KR20230160736A - 극 부호의 송수신을 위한 방법 및 장치 - Google Patents

Abstract

본 개시는 LTE와 같은 4G 통신 시스템 이후 보다 높은 데이터 전송률을 지원하기 위한 5G 또는 6G 통신 시스템에 관련된 것이다. 본 개시의 일 실시예에 따른 전자 장치는, 부호어 비트들에 대응되는 극 부호 시퀀스에 따라, 부호어 비트들에 인터리빙을 수행하고, 인터리빙된 부호어 비트들 각각을 블록들에 할당하며, 할당에 기초하여 인터리빙된 부호어 비트들에 블록 별로 모듈레이션을 수행한 결과 생성된 적어도 하나의 심볼을, 블록들 각각에 대응되는 적어도 하나의 리소스 블록을 통해 송신할 수 있다.

Description

극 부호의 송수신을 위한 방법 및 장치 {METHOD AND APPARATUS FOR TRANSMITTING AN RECEIVING POLAR CODE}

본 개시는 극 부호의 송수신을 위한 기술로, 보다 구체적으로는 극 부호의 송수신을 위해 인터리빙 및 디인터리빙을 수행하는 방법 및 그 장치에 관한 것이다.

무선 통신 세대를 거듭하면서 발전한 과정을 돌아보면 음성, 멀티미디어, 데이터 등 주로 인간 대상의 서비스를 위한 기술이 개발되어 왔다. 5G (5th-generation) 통신 시스템 상용화 이후 폭발적인 증가 추세에 있는 커넥티드 기기들이 통신 네트워크에 연결될 것으로 전망되고 있다. 네트워크에 연결된 사물의 예로는 차량, 로봇, 드론, 가전제품, 디스플레이, 각종 인프라에 설치된 스마트 센서, 건설기계, 공장 장비 등이 있을 수 있다. 모바일 기기는 증강현실 안경, 가상현실 헤드셋, 홀로그램 기기 등 다양한 폼팩터로 진화할 것으로 예상된다. 6G (6th-generation) 시대에는 수천억 개의 기기 및 사물을 연결하여 다양한 서비스를 제공하기 위해, 개선된 6G 통신 시스템을 개발하기 위한 노력이 이루어지고 있다. 이러한 이유로, 6G 통신 시스템은 5G 통신 이후 (beyond 5G) 시스템이라 불리어지고 있다.

2030년쯤 실현될 것으로 예측되는 6G 통신 시스템에서 최대 전송 속도는 테라 (즉, 1,000기가) bps, 무선 지연시간은 100마이크로초(μsec) 이다. 즉, 5G 통신 시스템대비 6G 통신 시스템에서의 전송 속도는 50배 빨라지고 무선 지연시간은 10분의 1로 줄어든다.

이러한 높은 데이터 전송 속도 및 초저(ultra low) 지연시간을 달성하기 위해, 6G 통신 시스템은 테라헤르츠(terahertz) 대역 (예를 들어, 95기가헤르츠(95GHz)에서 3테라헤르츠(3THz)대역과 같은)에서의 구현이 고려되고 있다. 테라헤르츠 대역에서는 5G에서 도입된 밀리미터파(mmWave) 대역에 비해 더 심각한 경로손실 및 대기흡수 현상으로 인해서 신호 도달거리, 즉 커버리지를 보장할 수 있는 기술의 중요성이 더 커질 것으로 예상된다. 커버리지를 보장하기 위한 주요 기술로서 RF(radio frequency) 소자, 안테나, OFDM (orthogonal frequency division multiplexing)보다 커버리지 측면에서 더 우수한 신규 파형(waveform), 빔포밍(beamforming) 및 거대 배열 다중 입출력(massive multiple-input and multiple-output; massive MIMO), 전차원 다중 입출력(full dimensional MIMO; FD-MIMO), 어레이 안테나(array antenna), 대규모 안테나(large scale antenna)와 같은 다중 안테나 전송 기술 등이 개발되어야 한다. 이 외에도 테라헤르츠 대역 신호의 커버리지를 개선하기 위해 메타물질(metamaterial) 기반 렌즈 및 안테나, OAM(orbital angular momentum)을 이용한 고차원 공간 다중화 기술, RIS(reconfigurable intelligent surface) 등 새로운 기술들이 논의되고 있다.

또한 주파수 효율 향상 및 시스템 네트워크 개선을 위해, 6G 통신 시스템에서는 상향링크(uplink)와 하향링크(downlink)가 동일 시간에 동일 주파수 자원을 동시에 활용하는 전이중화(full duplex) 기술, 위성(satellite) 및 HAPS(high-altitude platform stations)등을 통합적으로 활용하는 네트워크 기술, 이동 기지국 등을 지원하고 네트워크 운영 최적화 및 자동화 등을 가능하게 하는 네트워크 구조 혁신 기술, 스펙트럼 사용 예측에 기초한 충돌 회피를 통한 동적 주파수 공유 (dynamic spectrum sharing) 기술, AI (artificial intelligence)를 설계 단계에서부터 활용하고 종단간(end-to-end) AI 지원 기능을 내재화하여 시스템 최적화를 실현하는 AI 기반 통신 기술, 단말 연산 능력의 한계를 넘어서는 복잡도의 서비스를 초고성능 통신과 컴퓨팅 자원(mobile edge computing (MEC), 클라우드 등)을 활용하여 실현하는 차세대 분산 컴퓨팅 기술 등의 개발이 이루어지고 있다. 뿐만 아니라 6G 통신 시스템에서 이용될 새로운 프로토콜의 설계, 하드웨어 기반의 보안 환경의 구현 및 데이터의 안전 활용을 위한 메커니즘 개발 및 프라이버시 유지 방법에 관한 기술 개발을 통해 디바이스 간의 연결성을 더 강화하고, 네트워크를 더 최적화하고, 네트워크 엔티티의 소프트웨어화를 촉진하며, 무선 통신의 개방성을 높이려는 시도가 계속되고 있다.

이러한 6G 통신 시스템의 연구 및 개발로 인해, 사물 간의 연결뿐만 아니라 사람과 사물 간의 연결까지 모두 포함하는 6G 통신 시스템의 초연결성(hyper-connectivity)을 통해 새로운 차원의 초연결 경험(the next hyper-connected experience)이 가능해질 것으로 기대된다. 구체적으로 6G 통신 시스템을 통해 초실감 확장 현실(truly immersive extended reality; truly immersive XR), 고정밀 모바일 홀로그램(high-fidelity mobile hologram), 디지털 복제(digital replica) 등의 서비스 제공이 가능할 것으로 전망된다. 또한 보안 및 신뢰도 증진을 통한 원격 수술(remote surgery), 산업 자동화(industrial automation) 및 비상 응답(emergency response)과 같은 서비스가 6G 통신 시스템을 통해 제공됨으로써 산업, 의료, 자동차, 가전 등 다양한 분야에서 응용될 것이다.

본 개시의 실시예들은 종래 극부호 (polar code)가 적용된 비트-인터리빙된 부호화 변조 시스템(bit-interleaved coded modulation: BICM)에 대해 부가 백색 가우시안 잡음 채널에서의 복호 성능을 유지하면서 블록 페이딩 채널에서의 복호 성능을 향상시킬 수 있는 인터리빙 방법, 자원할당 방법 및 부호 설계 방법 등을 제공하고자 한다.

본 개시의 일 실시예에 따른 제 1 전자 장치가 극 부호를 송신하는 방법은, 부호어 비트들에 대응되는 극 부호 시퀀스에 따라, 부호어 비트들에 인터리빙을 수행하는 단계; 인터리빙된 부호어 비트들 각각을 블록들에 할당하는 단계; 및 할당에 기초하여 인터리빙된 부호어 비트들에 블록 별로 모듈레이션을 수행한 결과 생성된 적어도 하나의 심볼을, 블록들 각각에 대응되는 적어도 하나의 리소스 블록을 통해 송신하는 단계를 포함할 수 있다.

본 개시의 일 실시예에 따른 제 2 전자 장치가 극 부호를 수신하는 방법은, 제 1 전자 장치로부터 적어도 하나의 리소스 블록 각각을 통해 수신된 신호에 디모듈레이션을 수행하여 부호어 비트들을 획득하는 단계; 부호어 비트들에 대응되는 극 부호 시퀀스를 이용하여 부호어 비트들에 디인터리빙을 수행하는 단계; 및 디인터리빙된 부호어 비트들로 구성된 시퀀스에 복호를 수행하는 단계를 포함할 수 있다.

본 개시의 일 실시예에 따른 극 부호를 송신하는 제 1 전자 장치는 송수신부; 및 송수신부에 연결된 적어도 하나의 프로세서를 포함하고, 적어도 하나의 프로세서는: 부호어 비트들에 대응되는 극 부호 시퀀스에 따라, 부호어 비트들에 인터리빙을 수행하며, 인터리빙된 부호어 비트들 각각을 블록들에 할당하고, 할당에 기초하여 인터리빙된 부호어 비트들에 블록 별로 모듈레이션을 수행한 결과 생성된 적어도 하나의 심볼을, 블록들 각각에 대응되는 적어도 하나의 리소스 블록을 통해 송신할 수 있다.

본 개시의 일 실시예에 따른 극 부호를 수신하는 제 2 전자 장치는, 송수신부; 및 송수신부에 연결된 적어도 하나의 프로세서를 포함하고, 적어도 하나의 프로세서는: 제 1 전자 장치로부터 적어도 하나의 리소스 블록 각각을 통해 수신된 신호에 디모듈레이션을 수행하여 부호어 비트들을 획득하고, 부호어 비트들에 대응되는 극 부호 시퀀스를 이용하여, 부호어 비트들에 디인터리빙을 수행하며, 디인터리빙된 부호어 비트들로 구성된 시퀀스에 복호를 수행할 수 있다.

상술한 기술적 과제를 달성하기 위한 기술적 수단으로서 개시된 컴퓨터로 읽을 수 있는 기록매체는, 개시된 방법의 실시예들 중에서 적어도 하나를 컴퓨터에서 실행하기 위한 프로그램이 저장된 것일 수 있다.

다른 기술적 특징들은 다음의 도면들, 설명들 및 청구항들로부터 본 기술분야의 통상의 기술자에게 쉽사리 명확하게 될 수 있다.

아래의 "발명을 실시하기 위한 구체적인 내용의 설명"에 착수하기에 앞서, 본 특허 문서의 전체에 걸쳐 사용되는 특정 단어들 및 문구들의 정의들을 언급하는 것이 유리할 수 있다. "커플"이란 용어와 그 파생어들은 둘 이상의 엘리먼트들이 서로 물리적으로 접촉하든 아니든 간에, 그들 엘리먼트들 사이의 임의의 직접 또는 간접 통신을 말한다. "송신한다", "수신한다" 및 "통신한다"라는 용어들 뿐만 아니라 그 파생어들은 직접 통신 및 간접 통신 둘 다를 포함한다. "구비한다" 및 "포함한다"라는 용어들 뿐만 아니라 그 파생어들은, 제한 없는 포함을 의미한다. "또는"이란 용어는 포함적(inclusive)이며, "및/또는"을 의미한다. "~에 연관된"이란 문구 뿐만 아니라 그 파생어들은, ~를 포함한다, ~내에 포함된다, ~와 상호연결한다, ~를 담고 있다, ~내에 담긴다, ~에 또는 ~와 연결한다, ~에 또는 ~와 커플링한다, ~와 통신 가능하다, ~와 협력한다, ~를 인터리브한다, ~를 병치한다, ~에 근접된다, ~에 또는 ~와 결부된다, ~를 가진다, ~의 특성을 가진다, ~에 또는 ~와 관계를 가진다 등을 의미한다.

또한, 본 명세서에서, 일 구성요소가 다른 구성요소와 "연결된다" 거나 "접속된다" 등으로 언급된 때에는, 상기 일 구성요소가 상기 다른 구성요소와 직접 연결되거나 또는 직접 접속될 수도 있지만, 특별히 반대되는 기재가 존재하지 않는 이상, 중간에 또 다른 구성요소를 매개하여 연결되거나 또는 접속될 수도 있다고 이해되어야 할 것이다.

일 실시예에 따른 인터리버는 기존의 5G 극부호의 BICM 구조 취약성을 보완함으로써 부가 백색 가우시안 잡음 채널(additive white Gaussian noise channel: AWGNC)에서 좋은 성능을 유지하면서 블록 페이딩 채널의 다이버시티 효과로 인한 성능 개선 효과를 얻을 수 있다. 또한, 일 실시예에 따른 인터리빙 방법은 SC 복호 뿐 아니라 SCL 복호, CRC-aided SCL 복호 등의 다양한 복호화 방법에서도 우수한 성능을 확보할 수 있다. 또한 일 실시예에 따른 인터리빙 방법은 페이딩 채널뿐 아니라 AWGNC에서 rate-matching이 적용되었을 때에도 우수한 성능을 확보할 수 있다.

도 1은 극 부호의 채널 합성 및 채널 분리를 설명하기 위한 도면이다.
도 2는 5G-NR 표준에 채택된 시퀀스 및 를 위한 시퀀스를 설명하기 위한 도면이다.
도 3은 극부호의 천공과 단축을 설명하기 위한 도면이다.
도 4는 에서 4비트 천공된 극부호를 설명하기 위한 도면이다.
도 5는 에서 4비트 단축된 극부호를 설명하기 위한 도면이다.
도 6은 이분 그래프 상에서 길이가 인 극부호의 복호 예시에 관한 도면이다.
도 7은 5G-NR 상향링크를 위한 극부호를 활용한 송신 시스템 모델을 설명하기 위한 도면이다.
도 8은 서브블록 단위로 인터리빙을 수행하는 방법을 설명하기 위한 도면이다.
도 9는 극부호가 적용된 기존의 BICM 송수신 시스템 모델을 설명하기 위한 도면이다.
도 10a는 일 실시예에 따른 인터리빙 방법이 적용되는 논리적 리소스 블록들이 frequency hopping에 따라 물리적 리소스 블록에 할당되는 방법을 설명하기 위한 도면이다.
도 10b는 일 실시예에 따른 인터리빙 방법이 적용되는 논리적 리소스 블록들의 물리적 리소스 블록들로의 할당을 설명하기 위한 도면이다.
도 11은 특정 부호어 비트 패턴이 동시에 페이딩에 빠진 경우 극부호의 구조적 특성으로 인해 특정 소스비트의 신뢰도가 매우 낮아져 복호가 힘들어지는 경우를 설명하기 위한 도면이다.
도 12는 멀티 블록 페이딩 채널 전송 시 기존 polar-coded BICM과 일 실시예에 따른 BICM 시스템 송신기를 설명하기 위한 도면이다.
도 13은 멀티 블록 페이딩 채널 전송 시 종래 polar-coded BICM과 일 실시예에 따른 BICM 시스템이 적용된 수신기를 설명하기 위한 도면이다.
도 14는 일 실시예에 따른 전자 장치에서 송신된 신호가 비균질적인 채널을 효과적으로 이용하여 구조적 약점을 회피하고 높은 다이버시티를 확보하는 방법을 설명하기 위한 도면이다.
도 15는 상술한 검사 노드 업데이트 시 페이딩 변수의 업데이트 과정을 설명하기 위한 도면이다.
도 16은 변수 노드 업데이트 시 페이딩 확률변수의 업데이트 과정을 설명하기 위한 도면이다.
도 17은 소스비트들이 갖는 페이딩 확률 변수 업데이트를 설명하기 위한 도면이다.
도 18은 부호어 비트의 적절한 인터리빙을 통한 페이딩 블록 할당에 따른 비트별 다이버시티의 변화를 설명하기 위한 도면이다.
도 19는 부울 근사 기반의 다이버시티 분석을 기반으로, 종래 인터리빙 방법에 따른 다이버시티를 분석하고, 다이버시티와 시뮬레이션 성능과의 연관성을 비교하기 위한 도면이다.
도 20은 본 개시의 일 실시예에 따른 다이버시티를 보장하도록 하는 인터리빙 방법 및 효과를설명하기 위한 도면이다.
도 21은 본 개시의 일 실시예에 따른 변조된 부호어 비트들의 블록 할당 방법을 설명하기 위한 도면이다.
도 22는 본 개시의 일 실시예에 따른 변조된 부호어 비트들의 블록 할당 방법을 설명하기 위한 도면이다.
도 23은 부호 시퀀스 의 순서대로 나열된 비트 인덱스와 그에 대응하는 다이버시티 값을 설명하기 위한 도면이다.
도 24는 일 실시예에 따른 인터리버와 삼각 인터리버 각각에 대한 비트들의 신뢰도를 내림차순으로 나타낸 도면이다.
도 25는 AWGNC 및 블록 페이딩 채널에서 비대칭인 5G-NR 부호와 대칭성을 갖도록 변형된 부호의 블록 오율(block error rate: BLER) 0.1%를 달성하는 요구 SNR[dB] 성능을 비교한 그래프이다.
도 26은 인터리빙 유형 및 부호길이에 따른 다이버시티-2를 보장하는 최대 정보비트 수 를 비교한 도면이다.
도 27은 레이트-매칭(Rate-matching)이 적용되지 않은 극부호 모부호어(mother code) 와 6비트가 천공된 극부호의 일 실시예에 따른 보조 시퀀스를 기반으로 다이버시티를 할당하는 방법을 설명하기 위한 도면이다.
도 28은 레이트 매칭(Rate-matching)이 없는 극부호 모부호 경우와 2비트가 단축된 극부호의 일 실시예에 따른 보조 시퀀스에 따라 다이버시티를 할당하는 방법을 설명하기 위한 도면이다.
도 29는 일 실시예에 따른 시퀀스와 보조 시퀀스를 따로 정의하여 변조된 부호어 비트를 리소스 블록들에 할당하는 방법과 통합된 시퀀스를 사용하여 변조된 부호어 비트들을 할당하는 방법을 설명하기 위한 도면이다.
도 30은, 천공된 극부호를 위한 다이버시티 계산 방법을 설명하기 위한 도면이다.
도 31은 단축된 극부호의 다이버시티 업데이트 방법을 설명하기 위한 도면이다.
도 32는 SC 복호 하에서, 정보 비트 수에 따라 BLER=0.1%를 달성하는 요구 SNR[dB]을 인터리버 유형에 따라 나타낸 그래프이다.
도 33은 일 실시예에 따른 인터리빙 방법의 AWGNC에서의 성능을 설명하기 위한 그래프이다.
도 34는 AWGNC에서 rate-matching을 고려한 경우에 일 실시예에 따른 인터리빙 방법의 성능을 설명하기 위한 도면이다.
도 35는 다양한 복호 방법에 따른 일 실시예에 따른 인터리빙 방법의 성능을 설명하기 위한 그래프이다.
도 36은 인터리버 유형과 천공 비트 수에 따라 소스비트들이 갖는 다이버시티를 부호 시퀀스 의 순서대로 나타낸 도면이다.
도 37은 인터리버 유형에 따른 복호 성능을 설명하기 위한 그래프이다.
도 38은 인터리버 유형과 단축 비트 수에 따라 소스 비트들이 갖는 다이버시티를 부호 시퀀스 순서대로 나타낸 도면이다.
도 39는 극부호의 단축 성능을 분석하기 위한 그래프이다.
도 40은 일 실시예에 따른 인터리빙 방법이 적용된 신호를 송신하는 전자 장치의 블록도이다.
도 41은 일 실시예에 따른 인터리빙 방법이 적용된 신호를 수신하는 전자 장치의 블록도이다.

본 개시는 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고, 이를 상세한 설명을 통해 상세히 설명하고자 한다. 그러나, 이는 본 개시의 실시 형태에 대해 한정하려는 것이 아니며, 본 개시는 여러 실시예들의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.

실시예를 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 개시의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다. 또한, 명세서의 설명 과정에서 이용되는 숫자(예를 들어, 제 1, 제 2 등)는 하나의 구성요소를 다른 구성요소와 구분하기 위한 식별기호에 불과하다.

또한, 본 명세서에서, 일 구성요소가 다른 구성요소와 "연결된다" 거나 "접속된다" 등으로 언급된 때에는, 상기 일 구성요소가 상기 다른 구성요소와 직접 연결되거나 또는 직접 접속될 수도 있지만, 특별히 반대되는 기재가 존재하지 않는 이상, 중간에 또 다른 구성요소를 매개하여 연결되거나 또는 접속될 수도 있다고 이해되어야 할 것이다.

또한, 본 명세서에서 '~부(유닛)', '모듈' 등으로 표현되는 구성요소는 2개 이상의 구성요소가 하나의 구성요소로 합쳐지거나 또는 하나의 구성요소가 보다 세분화된 기능별로 2개 이상으로 분화될 수도 있다. 또한, 이하에서 설명할 구성요소 각각은 자신이 담당하는 주기능 이외에도 다른 구성요소가 담당하는 기능 중 일부 또는 전부의 기능을 추가적으로 수행할 수도 있으며, 구성요소 각각이 담당하는 주기능 중 일부 기능이 다른 구성요소에 의해 전담되어 수행될 수도 있음은 물론이다.

처리 흐름도 도면들의 각 블록과 흐름도 도면들의 조합들은 컴퓨터 프로그램 인스트럭션들에 의해 수행될 수 있음을 이해할 수 있을 것이다. 이들 컴퓨터 프로그램 인스트럭션들은 범용 컴퓨터, 특수용 컴퓨터 또는 기타 프로그램 가능한 데이터 프로세싱 장비의 프로세서에 탑재될 수 있으므로, 컴퓨터 또는 기타 프로그램 가능한 데이터 프로세싱 장비의 프로세서를 통해 수행되는 그 인스트럭션들이 흐름도 블록(들)에서 설명된 기능들을 수행하는 수단을 생성하게 된다. 이들 컴퓨터 프로그램 인스트럭션들은 특정 방식으로 기능을 구현하기 위해 컴퓨터 또는 기타 프로그램 가능한 데이터 프로세싱 장비를 지향할 수 있는 컴퓨터 이용 가능 또는 컴퓨터 판독 가능 메모리에 저장되는 것도 가능하므로, 그 컴퓨터 이용가능 또는 컴퓨터 판독 가능 메모리에 저장된 인스트럭션들은 흐름도 블록(들)에서 설명된 기능을 수행하는 인스트럭션 수단을 내포하는 제조 품목을 생산하는 것도 가능하다. 컴퓨터 프로그램 인스트럭션들은 컴퓨터 또는 기타 프로그램 가능한 데이터 프로세싱 장비 상에 탑재되는 것도 가능하므로, 컴퓨터 또는 기타 프로그램 가능한 데이터 프로세싱 장비 상에서 일련의 동작 단계들이 수행되어 컴퓨터로 실행되는 프로세스를 생성해서 컴퓨터 또는 기타 프로그램 가능한 데이터 프로세싱 장비를 수행하는 인스트럭션들은 흐름도 블록(들)에서 설명된 기능들을 실행하기 위한 단계들을 제공하는 것도 가능하다.

또한, 각 블록은 특정된 논리적 기능(들)을 실행하기 위한 하나 이상의 실행 가능한 인스트럭션들을 포함하는 모듈, 세그먼트 또는 코드의 일부를 나타낼 수 있다. 또, 몇 가지 대체 실행예들에서는 블록에서 언급된 기능들이 순서를 벗어나서 발생하는 것도 가능함을 주목해야 한다. 예를 들면, 잇달아 도시되어 있는 두 개의 블록들은 사실 실질적으로 동시에 수행되는 것도 가능하고 또는 그 블록들이 때때로 해당하는 기능에 따라 역순으로 수행되는 것도 가능하다.

채널 코딩(channel coding)은 데이터의 전송 시 잉여(redundancy) 비트들을 활용하여 메시지를 높은 신뢰도로 전송하는 기술로, 이를 위해서는 오류정정부호의 활용이 필수적이다. 클라우드 섀넌(Claude Shannon)은 신뢰성 있는 통신이 가능한 최대 정보 전송량을 '채널 용량(channel capacity)'으로 정의하였으며, 이후 Shannon의 채널 용량에 접근하기 위한 수많은 오류정정부호들에 대한 연구가 진행되어 왔다. Hamming, BCH (Bose-Chaudhuri-Hocquenghem), RS (Reed-Solomon) 부호와 같은 고전 부호들을 시작으로 터보(turbo) 부호, 저밀도 패리티 검사 부호(low-density parity-check: LDPC), 극부호(polar codes) 등의 다양한 현대 부호들이 새롭게 제안되었으며, LDPC 부호는 대표적인 채널용량-근접(capacity-approaching) 부호로 알려져 있다.

그 중에서도 극부호(polar codes)는 2009년 Arikan에 의해 처음 제안된 오류정정부호로, 다양한 종류의 이진 입력 이산 무기억 채널(binary-input discrete memoryless channels: BI-DMC)에서 부호길이가 길어질 때 점근적으로(asymptotically) 채널용량을 달성(capacity-achieving)하는 것이 이론적으로 증명된 첫 부호이다.

특히, 극부호는 3GPP (3rd Generation Partnership Project) 5G 표준화 과정을 통해 CRC 부호와 패리티 검사(parity-check: PC) 부호를 동시에 활용해 우수한 성능을 확보하고, 이를 기반으로 초광대역 통신(enhanced mobile broadband: eMBB) 제어용 채널을 위한 오류정정부호로 채택되었다. 더 나아가, 극부호는 짧은 길이에서의 강력한 복호 성능을 기반으로 B5G (beyond 5G) 및 6G 통신을 위한 채널 부호 후보로 꼽히고 있다.

5G 통신에 이어, B5G 및 6G 통신에서는 보다 실용적인 채널 모델에 대해 우수한 성능을 보장할 수 있는 부호설계, 혹은 부, 복호 기술에 관한 심화 연구가 필요하다. 6G 통신에서는 초고대역폭(ultra-high bandwidth), 초고신뢰, 초저지연 등의 높은 요구사항을 가지며, 저지연 조건 및 채널의 다양성 등을 가진다. 이 때 다이버시티 확보를 위해 비균질한(non-homogeneous 혹은 non-ergodic) 채널 및 자원을 통한 부호화된 신호가 전송될 수 있다. 예컨대 5G 통신에서는 변조된 부호어를 2개 이상의 서로 다른 리소스 블록으로 할당하는 주파수 호핑(frequency hopping)이나 리소스 할당 타입(resource allocation type)(3GPP, NR; Multiplexing and channel coding, TS 38.212, v 15.2.0, Sep. 2018, 이하 3GPP-1)의 시나리오를 고려하고 있다. 만약 주어진 비균질적인 채널을 효과적으로 활용하여 높은 다이버시티를 확보할 수 있다면, 5G-NR의 polar-coded BICM 설계 약점을 보완하여 더욱 우수한 복호 성능을 가질 것이다.

한편, AWGNC (additive white Gaussian noise channel) 혹은 플랫 페이딩 채널에서 우수한 성능을 보이는 기존의 부호 및 5G-NR 부호의 경우 비에르고딕(nonergodic) 블록 페이딩 채널 혹은 멀티 블록 페이딩 채널에서 특정 비트 패턴이 동시에 페이딩에 빠지는 경우, 극부호의 구조적 특성으로 인해 복호 성능이 크게 저하될 수 있다. 종래 BICM 시스템에서는 비트 인터리버가 있어서 부호어 비트들이 페이딩 블록들에 골고루 뿌려지게 되므로, 어느 정도의 다이버시티를 얻는 것이 가능하다. 하지만 복호 시 다양한 부호 파라미터에 대해서 꾸준히 다이버시티를 보장하는 설계를 제공하지는 못한다.

본 명세서에서는 기 설계된 극부호의 정보비트들에 높은 다이버시티를 정렬하도록 하는 BICM 설계를 함으로써 SC 복호 하에서 AWGNC 성능은 유지하면서 비에르고딕 블록 페이딩 채널 전송 환경에서 BLER 성능을 개선할 수 있는 강화된 극부호화 BICM 설계 및 전송 기술을 제시한다.

도 1은 극 부호의 채널 합성 및 채널 분리를 설명하기 위한 도면이다.

극부호(polar codes)는 채널 용량을 이론적으로 달성하는 오류정정부호로, 채널 합성(combining)과 채널 분리(splitting)의 두 단계 과정을 통해 통신을 하기에 매우 적합한 채널들과 신뢰도가 낮아 통신에 부적합한 채널들을 얻어낸다.

도 1을 참조하면, 개의 소스비트 와 생성 행렬(generator matrix) 는 크로네커 지수승(Kronecker product))과의 곱을 통해 코드워드 비트 들이 생성된다. 코드워드 벡터 와 소스 벡터 의 관계는 으로 표현될 수 있다. 그리고, 각각의 코드워드 비트들은 변조(modulation) 과정을 거친 후, i.i.d. (independent and identically distributed) 채널 를 통과해 수신신호 가 생성될 수 있다. 이 때 도메인의 비트 벡터를 입력으로 하고 수신 신호 를 출력으로 하는 하나의 커다란 합성 채널(combined channel) 를 얻을 수 있으며, 이 과정을 채널 합성(channel combining)이라 한다. 본 명세서에서 코드워드는 부호어와 동일한 의미로 사용될 수 있다.

채널 분리는 합성 로부터 각각의 소스비트들이 경험하는 가상의 분리 채널(virtual channel; split channel; bit channel) 들을 얻는 과정을 일컫는다. 극부호는 1비트씩 순차적으로 복호하는 방식을 사용하는데, 번째 소스비트의 값을 결정할 때 전체 수신신호 와 이전까지 복호한 소스비트들의 값()의 도움을 받아 복호가 수행될 수 있다. 즉, 일 때 ,이 얻어질 확률과 일 때 ,이 얻어질 확률의 로그 우도비(log-likelihood ratio: LLR) 부호에 따라 소스비트 값이 결정된다. 0보다 큰 값을 가지면, , 작은 값을 가지면 로 결정된다. 결과적으로 i.i.d.인 개의 채널 는 채널 합성과 분리 과정을 통해 생성된 분리채널들은 서로 다른 채널 퀄리티를 갖게 되며, 이들의 용량은 양극화되어 부호길이가 길어짐에 따라 상호 정보량 로 수렴하는 분리 채널의 비율이 와 같아지게 된다. 반대로, 으로 수렴하는 분리채널들의 비율은 이다. 개의 분리채널들에 대한 퀄리티를 근사하여 평가하기 위해 밀도 진화(density evolution), 가우시안 근사(Gaussian approximation), 양극화 신뢰도(polarization weight)와 같은 방법들이 사용될 수 있다. 더 나아가, 5G-NR 표준에서는 최대 모부호길이 를 위한 단일 시퀀스 를 부분 순서(partial order) 방법에 기반해 경험적인 방법으로 결정하고, 그보다 작은 모부호길이 를 위한 부호 시퀀스는 ordered 집합 혹은 시퀀스 로 결정하는 방법을 사용하였다. 본 명세서에서는 양극화 신뢰도에 기반한 설계로 얻어진 부호 시퀀스와 5G-NR 부호 시퀀스를 모두 고려해 발명 기술의 유효성을 평가한다.

먼저 " G. He et al., -expansion: a theoretical framework for fast and recursive construction of polar codes, in Proc. IEEE GLOBECOM, Singapore, Dec. 2017"에 기술된 양극화 신뢰도(polarization weight: PW) 방법에 대해 구체적으로 서술한다. 양극화 신뢰도는 각 분리채널들의 퀄리티를 가중치 합(weighted sum)으로 표현하는 방법이며, 부호 길이 에 대해 10진 인덱스가 인 비트채널 의 퀄리티는 수학식 1과 같이 표현될 수 있다.

[수학식 1]

이 때 는 인덱스 )의 이진 표현(binary expression) 내 비트값을 의미하며 와 같이 표현된다. 여기서 가 LSB (least significant bit), 이 MSB (most significant bit)이다. 또한

는 fitting parameter로, AWGNC 성능이 우수하도록

값을 조정해 나가며 최종적으로

로 결정될 수 있다. 예컨대 일 때 모든 8개 분리채널들의 퀄리티는 이고, 그 값이 클수록 신뢰도가 높다. 양극화 신뢰도 평가 방법은 분리채널들의 퀄리티가 채널 유형 및 부호 파라미터()에 관계없이 단순 가중치 합으로 계산될 수 있다. 즉, 각 채널 부호 파라미터에 따라 별개로 최적의 부호를 설계해서 사용하는 밀도 진화(density evolution)나 가우시안 근사(Gaussian approximation) 방법에 기반한 설계와는 다르게, 양극화 신뢰도 평가 방법은 단일 시퀀스(single sequence)로 여러 부호율을 지원할 수 있다.

5G-NR 부호 시퀀스는 단일 시퀀스로 모든 부호율을 지원할 수 있도록 설계되었고, 부분 순서(partial order)에 기반하는 점에서 PW 기반의 부호 시퀀스와 유사하나, 몇 가지 차이점이 존재한다. 먼저, 5G-NR 부호 시퀀스는 최대 모부호길이 를 위한 부호 시퀀스 만을 저장하여 활용한다. 예를 들어 부호길이 인 극부호를 위한 시퀀스를 사용하고 싶다면 를 위한 부호 시퀀스 에서 512보다 작은 인덱스가 선택되고, 선택된 인덱스들로 시퀀스가 구성된다 (sub-sequence; . 또한, 표준에 채택된 시퀀스 는 경험적인 설계를 통해 성능이 우수하도록 결정되었다.

도 2는 5G-NR 표준에 채택된 시퀀스 및 를 위한 시퀀스를 설명하기 위한 도면이다.

도 2를 참조하면, 음영으로 표시된 바와 같이, 부호 시퀀스 에서 512보다 작은 인덱스가 선택되고, 선택된 인덱스들로 시퀀스가 구성될 수 있다.

하지만, 기존 극부호의 부호 설계 시 2*2 양극화 커널 행렬(polarization kernel matrix)을 사용하기 때문에 최초 설계 부호길이는 로 제한된다. 극부호가 실제 어플리케이션에 적용되기 위해서는 다양한 부호길이나 부호율을 지원할 수 있어야 하므로, 천공(puncturing), 단축(shortening), 반복(repetition)과 같은 다양한 부호율 정합(rate-matching) 기술을 통해 요구 부호길이가 달성될 수 있어야 한다.

천공(puncturing)은 부호 변형 방법의 일종으로 모부호어 내 개의 코드워드 비트를 전송에서 제외하는 방법이다. 복호기를 포함한 수신단에서는 천공되는 비트들에 대한 어떠한 확률적인 정보(stochastic information)도 가지고 있지 않으므로, 복호 시에 천공된 비트들의 LLR은 0으로 입력되어야 한다. 특정 부호어 비트가 천공되면 몇몇 분리채널들의 대칭용량이 0으로 저하되는데, 이 때 capacity-0 분리채널에 대응되는 도메인 내 소스비트들을 불능 비트(incapable bit)라 한다. 이 때 incapable되는 비트들은 부호 설계에서 고정 비트(frozen bit)로 선정되고, 고정 비트는 통상 0의 값을 가진다. 를 도메인에서 천공 비트들의 인덱스 집합 (혹은 천공 패턴(puncturing pattern)), 를 도메인에서 이에 대응하는 incapable 비트들의 인덱스 집합 (혹은 불능 패턴(incapable pattern))이라 한다. 즉, 에 해당하는 비트들을 천공하면 에 해당하는 비트들이 incapable되어 데이터 전송에 사용할 수 없는 비트들이 된다.

도 3은 극부호의 천공과 단축을 설명하기 위한 도면이다.

도 3을 참조하면, 부호화기의 일부 출력 비트가 천공(puncturing)되면 이에 대응하는 부호화기의 입력 비트들이 불능(incapable) 비트가 되며, 부호화기의 일부 입력 비트들이 단축(shortening)되면 이에 대응하는 부호화기의 일부 출력 비트들이 고정(fixed)된다.

도 4는 에서 4비트 천공된 극부호를 설명하기 위한 도면이다.

도 4를 참조하면, 부호화기의 출력 비트들 중 의 인덱스를 갖는 부호어 비트들이 천공되는 경우, 이에 대응하는 부호화기의 입력 비트들인 가 불능 비트가 될 수 있다.

단축(shortening)은 극부호의 생성행렬 이 가지는 하방 삼각행렬(lower triangular matrix) 형태의 특성을 이용한다. 구체적으로, 부호화 시에 단축할 도메인 내 개의 비트들을 잘 골라내어 이들의 값을 0으로 고정하면, 도메인에서도 개만큼의 비트값이 0이 되도록 할 수 있다. 이렇게 고정된 부호어 비트들은 전송되지 않지만, 수신단에서는 정확히 이 부호어 비트들에 대한 정보를 가지고 있으므로 LLR의 절대값, 즉 신뢰도는 높은 값, 예를 들어 하드웨어에서 설정할 수 있는 최댓값으로 설정된다. 는 도메인에서 단축할 비트들의 인덱스 집합, 는 도메인에서 고정된 비트들의 인덱스 집합이라 한다. 즉, 에 해당하는 비트들을 단축하면 에 해당하는 비트들이 고정된다.

도 5는 에서 4비트 단축된 극부호를 설명하기 위한 도면이다.

도 5를 참조하면, 부호화기의 입력 비트들 중 의 인덱스를 갖는 소스비트들이 단축되는 경우, 에 해당하는 비트들이 고정된다.

극부호의 복호 방법으로는 '연속 제거(successive cancellation: SC)' 복호 방법이 이용될 수 있다. SC 복호는 생성행렬 에 대응되는 이분 그래프(bipartite graph) 내에서 연속 제거 복호를 고려한 신뢰 전파(belief-propagation: BP)로 구현될 수 있다. 각 노드에서 한 번의 2입력 1출력 연산을 하는 것으로 전체 SC 복호가 완료될 수 있다. SC 복호기는 추정된 소스 비트 벡터 　에 대하여 수학식 2에 따른 규칙에 의해 순차적으로 비트값을 결정한다.

[수학식 2]

수학식 2에서, 는

이며, 전술한 방법은 로그 우도 비(log-likelihood ratio: LLR) - BP 기반으로 구현될 수 있다.

도 6은 이분 그래프 상에서 길이가 인 극부호의 복호 예시에 관한 도면이다.

이분 그래프는 변수 노드(variable node; 원), 검사 노드(check node; 정사각형) 및 엣지들로 구성된다. 변수 노드는 단일 비트에 해당되는 반면 검사 노드는 모든 인접 변수 노드 값들의 이진 합(binary sum)이 0과 같은 선형 제약 조건을 나타낸다. 을 길이가 인 극부호에 대응하는 이분 그래프라 할 때, 이 그래프는 인덱스가 0 (-도메인에 인접)부터 (도메인에 인접)인 개의 스테이지로 구분될 수 있다. 또한 와 는 스테이지 stage-에서 번?? 변수 노드와 번째 검사 노드를 나타낸다. 그래프 은 에 대하여 변수 노드들의 집합 과 검사 노드들의 집합 , 그리고 이러한 노드들을 연결하는 엣지들로 구성된다. 과 은 각각 부호화기의 입력 벡터 와 출력 벡터 에 대응된다.

에 대해 와 에 연결된 변수 노드들은 내의 검사 노드들과 연결된다. 이분 그래프 상에서 SC 복호 과정에서는 매 에 대해 LLR 과 하드-결정 비트 값 의 두 가지 정보들을 주고받는다. LLR 값들은 그래프 상에서 우측에서 좌측으로 전파(propagation)되며, 하드-결정 비트 값들은 현재 추정된 부호화 입력 비트들에 기반하여 좌측에서 우측으로 전달된다. 를 부호어 비트 에 대한 intrinsic LLR ()이라 표기할 때, 전술한 바와 같이 가 천공 비트라면 이고 단축에 의해 고정된 비트라면 (혹은 구현 상 사용할 수 있는 큰 값, 예를 들어 최대값 )이다. Intrinsic LLR들은 모든 에 대해 stage-에서 로 설정되며, 스테이지 로부터 방향으로 LLR 메시지가 계산된다. LLR 기반으로 구현된 SC 복호(A. B. Stimming, M. B. Parizi, and A. Burg, "LLR-based successive cancellation list decoding of polar codes," IEEE Trans. Signal Process., vol. 63, no. 19, pp. 5165-5179, Oct. 2015, 이하 stimming 15)에서는 각 stage에서, 두 종류의 함수에 의해 LLR 값들이 갱신되며 에 대해 인 경우에는 수학식 3과 같은 LLR 갱신이 발생한다.

[수학식 3]

이 때는 와 둘 중 하나라도 0이면 이다. 반면, 인 경우에는 수학식 4와 같은 LLR 갱신이 일어난다.

[수학식 4]

이 때는 이 주로 모두 0일 때에만 출력이 이다.

한편, 임의의 정수 에 대하여, 이진 확장 을 고려할 때, ) 를 의 이진 표현이라 부르고, 와 교체 가능(interchangeable) 하게 사용하도록 한다. 즉, 7=(0111)과 같이 쓸 수 있도록 한다. 특히 이진 시퀀스 표현을 강조하고자 할 때, 와 같이 쓰기로 한다. 는 이진 표현 )의 무게(Hamming weight)로 0이 아닌 심볼의 수를 의미한다. 즉, 이며 이다. 또한, 　는 의 1의 보수(the one's complement)이며, 모든 의 값을 0로, 그리고 10으로 바꿔주면 된다. 　이다.

이하에서는 극부호의 정의 및 동작 설명을 위한 중요한 개념들을 소개하도록 한다. 먼저, binary domination이라는 정수 집합 내의 부분 순서 관계 (partial order relation)를 정의한다.

Definition 1. 임의의 두 정수 및 그 이진 표현 을 고려한다. 모든 에 대하여 를 만족하면 '가 에 의해 dominated된다 ( is dominated by )'고 표현하며 로 표기한다. 예를 들어, 에 대해 , 이므로 이다. 반면, 이므로 7과 8은 서로 비교 관계에 있지 않다. 즉, 7과 8에 대해서는, domination 관계를 판단할 수 없다.

Definition 2. 의 'dominated integer set' 는 로 정의된다.

예컨대, 에 대하여 이면 이다.

Definition 3. 의 'dominating integer set' 는 로 정의된다.

예컨대, 에 대하여 이면 이다.

Definition 4. (집합의 성질) 정수 집합 및 에 대해서 이면 집합 는 BD 성질을 갖는다고 한다 ( complies with binary domination).

Definition 5. (BD 시퀀스) 길이가 인 시퀀스 가 있다. 서로 다른 정수 에 대해서 이거나 둘 사이에 domination 비교를 할 수 없으면 시퀀스 는 BD 성질을 갖는 것으로 한다. 혹은 을 BD 시퀀스라 부르기로 한다.

Proposition 6. 하나의 BD 시퀀스 의 서브 시퀀스 를 가정한다. 그러면 의 원소들로 만들어진 집합 는 BD 성질을 만족한다.

Binary domination은 극부호의 천공 및 단축 패턴의 결정에도 중요한 역할을 하게 된다. 구체적으로 binary domination을 만족하는 임의의 천공 패턴은 에 대한 incapable 비트 패턴을 라 할 때, 집합 는 Definition 4의 BD 성질을 갖고 이 만족된다. 마찬가지로 binary domination을 만족하는 임의의 단축 패턴은 를 만족한다.

그리고 본 명세서에서 제안하는 기법은 다음 lemma의 결과에 기반한다.

Lemma 7. 임의의 유효한 incapable 비트 패턴 에 대하여, identical 천공 비트 패턴 이 incapable 비트 패턴 를 생성시킨다.

Lemma 7.에 의하면, 어떤 incapable 비트 패턴 이 유효하다면, 동일한 인덱스 집합으로 만든 천공 패턴이 를 incapable하게 만든다. 인덱스에 1의 보수를 적용한 reverse 천공 비트 패턴을 고려하여도 동일한 incapable 비트 패턴이 생성된다. (M. Jang et al., "Rate-matching of polar codes based on binary domination," IEEE Trans. on Commun. vol. 67, issue: 10, Oct. 2019)

도 6은 Binary domination을 준수하는 Identical 천공 비트 패턴과 reverse 천공 비트 패턴을 도시한 도면이다.

도 6을 참조하면, incapable 비트 패턴 에 대하여, 를 만족하는 동일한 identical 천공 비트 패턴 가 를 incapable하게 만듦을 확인할 수 있다.

제안하는 실시예들에 대응되는 종래 기술은 극부호가 적용된 BICM (Bit-interleaved coded-modulation) 모델이다. 5G-NR 극부호 기반의 BICM 시스템이 고려될 수 있다. 이하에서는, 우선, 5G-NR의 송수신 시스템 내 각 블록들의 역할 및 표기법들에 대해 상세히 설명하도록 한다.

도 7은 5G-NR 상향링크를 위한 극부호를 활용한 송신 시스템 모델을 설명하기 위한 도면이다. 도 7에서, 는 각 함수의 입출력에 해당하는 벡터이고, 는 벡터의 크기이다.

도 7에 따른 송신 시스템 모델에서는 5G-NR 극부호를 이용한 BICM 모델이 이용될 수 있다. 극부호는 물리적 상향링크 제어 채널(physical uplink control channel: PUCCH) 및 물리적 상향링크 공유채널(physical uplink shared channel: PUSCH)을 통해 상향링크 제어 정보(uplink control information: UCI)를 부호화 하는 데에 사용된다. 하향링크의 경우, 극부호는 물리적 하향링크 제어 채널을 통한 하향링크 제어 정보(physical downlink control channel: PDCCH) 및 물리적 방송 채널(physical broadcast channel: PBCH)의 페이로드를 부호화 하는 데에 사용된다.

5G 어플리케이션에서는 정보 비트 수가 로 고정되어 있고, 상위 통신 계층에서 요구하는 데이터율(data-rate) 를 달성하기 위한 길이 인 부호어의 전송을 고려한다. 이러한 요구사항을 만족하기 위해, 최초로 설계된 길이 의 극부호에 천공, 단축, 반복 등의 방법을 적용함으로써 부호율을 정합(rate-matching)할 수 있다.

도 7에서 이진 메시지 벡터 가 있고 길이가 이다. 부호화기는 ①벡터 에 CRC (cyclic redundancy check) 부호나 PC 부호 등의 외부부호를 연접하여 길이가 인 입력 벡터 를 생성할 수 있다.

이후, 전술한 부호 설계 방법을 통해 (표준의 경우 5G-NR 부호 시퀀스 의 순서에 기반하여) ②개의 분리채널들 중 신뢰도가 높은 개의 분리채널에 벡터 의 비트들이 매핑될 수 있다. 이 때, 나머지 분리채널은 송수신기가 알고 있는 벡터 (예를 들어 영벡터(zero vector)) 로 미리 결정, 즉 frozen된다. 매핑을 통해 생성된 벡터는 라 하고 의 dimension은 이다. 이후 생성행렬(generator matrix) 과의 곱을 통해 ③극부호화(polar encoding)가 수행되며, 극부호화를 수행한 결과 생성된 벡터 는 이다 (이 때 곱연산은 GF(2) (Galois field; 갈루아 필드) 상의 연산이다.). 두 단계의 부호화(외부 부호화+극 부호화) 후, ④서브블록 인터리버는 부호어 벡터를 32개의 동일한 크기의 블록으로 분할하여 각 블록을 간단한 규칙에 의해 치환(permutation)해 주어 벡터 를 생성한다. 이 때, 서브블록 인터리버는 다음 단계에서 수행할 천공/단축을 용이하게 하기 위한 과정이며, 이 때 서브블록 인터리빙 시퀀스를 부호율 정합 시퀀스(rate-matching sequence)라 부르기도 한다. 구체적으로, 개의 부호화된 비트들이 부호율 정합 과정에 앞서서 인터리빙되고, 인터리빙된 시퀀스에 맞추어 rate-matching 단계에서는 앞쪽부터 천공이 되거나, 뒤쪽부터 단축이 되어 길이가 조정된다. 이 인터리버 는 에 저장된 개의 부호화된 비트들을 길이가 인 32개의 서브블록으로 분할하며, 서브블록 단위로 인터리빙이 수행될 수 있다.

도 8은 서브블록 단위로 인터리빙을 수행하는 방법을 설명하기 위한 도면이다.

도 8에 명시된 32개의 인덱스는 여러 개의 비트들을 포함하고 있는 블록 인덱스이다. 부호화된 비트 로부터 인터리빙 후의 비트 는 아래의 수학식 5와 같이 표현될 수 있다.

[수학식 5]

이 때, 이며, 이다. 그리고, 는 내림 연산자로 입력보다 작거나 같은 가장 큰 정수이다.

이후 ⑤천공/단축/반복 등의 부호율 정합 기술을 통해 길이가 인 벡터 로부터 길이가 인 벡터 를 만들 수 있다. 5G NR 시스템의 경우 천공은 및 부호율 (즉, 낮은-중간 부호율) 영역에 적용되며, 인터리빙된 부호어 비트들의 첫 개의 비트들이 전송되지 않는다 (, ). 반면, 단축은 및 영역에 적용되며 인터리빙된 부호어 비트들의 마지막 개 비트들이 전송되지 않는다. 즉, 이다. 마지막으로, 본 명세서에서는 상술하고 있지 않지만, 반복은 인 경우에 적용되며 첫 개의 부호어 비트들이 재전송에 사용된다 (. 그리고 ⑥채널 인터리버를 통해 벡터 가 획득되며,

변조 후 벡터 는 변조기를 거쳐 ⑦채널을 통과하게 된다. 5G-NR 표준에서 사용하는 채널 인터리버는 삼각 인터리버 (triangular interleaver)이다. 삼각 인터리버는 이등변 직각삼각형의 폭(혹은 높이) 라는 단일 파라미터에 의해 정의된다. 구체적으로, 직각이등변 삼각형의 한 변의 길이 는

의 조건을 만족하는 최소 정수값으로 결정된다.

길이가 인 코드워드 비트들의 인덱스는 삼각 인터리버에 가로 방향으로 쓰이며(write), 모두 쓰여진 뒤에는 세로 방향으로 읽게(read) 된다. 예컨대 의 경우 로 결정된다. 예를 들어 (0,1,2,3,4,5,6,7)을 행 우선으로 차례로 쓰고(write) 열 우선으로 불러 읽으면(read) (0,4,7,1,5,2,6,3)의 인터리빙된 시퀀스를 갖게 된다. 일반적으로 채널 인터리버는 고차변조 시 심볼을 구성하는 비트들에 걸리는 페이딩 효과를 부호어 전체에 분산시키기 위해 사용되며, 인터리버를 사용하지 않은 경우 대비 AWGNC에서 큰 성능 이득을 갖는 것이 실험적으로 확인된 바 있다. 인터리버를 통해, 부호가 갖는 구조적 취약성이 개선될 수 있다.

6G 통신은 초고대역폭 및 초고신뢰, 초저지연 등의 높은 요구사항을 갖는다. 이 때 저지연 조건, 채널의 다양성 등으로 인해, 다이버시티를 확보하기 위해 비균질한(non-homogeneous) 채널 혹은 자원을 통하여 부호화된 신호가 전송될 수 있다. 또한, 이러한 전송은 비에르고딕 채널 혹은 멀티-블록 페이딩 채널 전송으로 근사화될 수 있다. 일반적으로는 전송 전 부호어 비트에 대해 BICM 시스템에 따름 채널 인터리빙을 통하여 약한 채널을 경험한 비트가 부호어 전반에 골고루 퍼지도록 조정될 수 있다. 이는 유한길이 부호의 약점으로 인해 낮은 채널 계수를 갖는 심볼들의 조합으로 인해 성능이 저하되는 것을 방지하기 위함이다. 특히, BICM 시스템은 연속적인 오류가 치명적인 컨볼루션 부호(convolutional codes)에서 가장 큰 효과를 얻을 수 있으며, 터보 부호 등 다른 부호들에 대해서도 BICM 시스템이 적용되어 왔다.

종래 5G-NR 표준의 채널 인터리버로 채택된 삼각 인터리버의 경우 의사 랜덤(pseudo-random) 인터리빙을 통해 전반적으로 부호의 약점을 회피하는 효과를 제공하고, AWGNC 및 빠른 페이딩 채널에서 성능 저하 영향을 완화하여 성능을 개선한 바 있다. 하지만, 삼각 인터리버는 블록 페이딩 채널에서 경험적으로 설계된 것으로, 이론적으로 다이버시티를 보장하는 설계는 아니다.

도 9는 극부호가 적용된 기존의 BICM 송수신 시스템 모델을 설명하기 위한 도면이다.

도 9를 참조하면, 극 부호화 이후 천공, 단축 등의 부호율 정합 기술을 통해 부호길이를 조정하고, BICM 인터리빙/변조화 이후 AWGNC/혹은 페이딩 채널을 경험한다.

한편 5G-NR에서는 주파수 다이버시티의 확보를 위하여 블록 페이딩 채널 전송과 유사한 자원 할당을 정의하고 있다. 예컨대 슬롯 내 주파수 호핑(intra-slot frequency hopping)과 같이 하나의 슬롯 내에서 시스템 대역폭의 절반만큼 떨어진 2개의 주파수 블록에 변조된 부호어를 전송하거나, 리소스 할당 유형(resource allocation type)[3GPP-1]과 같이 변조된 부호어를 수 개의 분리된 주파수 블록을 통하여 전송하는 시나리오가 정의되어 있다. 을 단일 부호어를 할당할 리소스 블록의 개수라고 할 때, 인트라-슬롯 주파수 호핑(intra-slot frequency hopping)의 경우 , 리소스 할당 유형은 뿐만 아니라 의 경우에 대해서 적용할 수 있으며, 변조 부호어를 개의 서로 다른 리소스 블록을 통해 전송한다. 본 명세서에서는 인 상황에 대한 부호어 비트 할당 상황을 중심으로 다루며, 인 경우에 대해서도 전 다이버시티(full-diversity)를 확보하기 위한 방법을 기술한다. 이때 인 경우와 인 경우 모두 하나의 부호어가 여러 개의 리소스 블록에 할당 될 때 동일한 분량으로 할당되거나 (균일 리소스 할당: uniform allocation) 서로 다른 분량으로 할당될 (비균일 리소스 할당: non-uniform allocation) 수 있다.

도 10a는 일 실시예에 따른 인터리빙 방법이 적용되는 논리적 리소스 블록들이 frequency hopping에 따라 물리적 리소스 블록에 할당되는 방법을 설명하기 위한 도면이다.

도 10a를 참조하면, 2개의 논리적 리소스 블록 내 자원들을 서로 다른 2개의 물리적 리소스 블록에 할당되어 전송될 수 있으며, 이는 슬롯 내 frequency hopping 자원 할당을 예로 들 수 있다. 본 개시의 일 실시예에 따른 인터리빙 방법은 논리적 리소스 블록들이 하나 이상의 슬롯들 상의 물리적 리소스 블록들에 할당되는 경우에 적용될 수 있다. 다만, 이는 일 예일 뿐, 시간 축 리소스의 단위가 하나의 슬롯에 한정되는 것은 아니다. 예를 들어, 미니 슬롯 등의 단위에 따라 리소스 블록의 할당이 수행될 수 있다.

도 10b는 일 실시예에 따른 인터리빙 방법이 적용되는 논리적 리소스 블록들의 물리적 리소스 블록들로의 할당을 설명하기 위한 도면이다.

도 10b를 참조하면, 4개의 논리적 리소스 블록 내 비트들이 4개의 물리적 리소스 블록으로 할당될 수 있다. 본 명세서에 개시된 실시예들은 도 9, 도 10a, 도 10b의 시나리오와 같이 수 개의 분리된 주파수 블록을 통한 변조된 부호어 전송을 고려한다. 위 시나리오들은 블록 내 자원들이 동질적 채널 특성을 가지며, 물리적으로 떨어진 블록의 채널과는 매우 낮은 상관성을 가져 마치 블록 단위의 페이딩 채널을 경험하는 것과 유사하다고 가정할 수 있다. 따라서 블록 페이딩 채널을 고려한 변조 부호화 기술 개발 및 개선된 BICM 기술에 관한 연구가 중요하고, 이는 본 발명 채널의 기본 가정이 된다.

도 11은 특정 부호어 비트 패턴이 동시에 페이딩에 빠진 경우 극부호의 구조적 특성으로 인해 특정 소스비트의 신뢰도가 매우 낮아져 복호가 힘들어지는 경우를 설명하기 위한 도면이다.

도 11을 참조하면, =8이며, 2개의 블록으로 부호어가 할당될 수 있다. 페이딩으로 인해 첫번째, 세번째, 네번째 부호어 비트가 페이딩에 빠진 경우, 구조적 특성으로 인해 4번째 정보 비트의 신뢰도가 매우 낮아질 수 있다.

5G-NR 표준의 BICM 인터리버로 사용되고 있는 삼각 인터리버는 의사 랜덤 인터리버의 일종이며, 심볼이 경험하는 페이딩 효과를 평균화하는 효과를 통해 랜덤 인터리버와 거의 비슷한 복호 성능을 가진다. 물론 삼각 인터리버가 고차변조 및 페이딩에서 여전히 매우 우수한 성능을 지원하는 인터리버로 고려되고 있으나, 일부 부호 파라미터에서 삼각 인터리버의 구조적 불완전성에 기인해 성능 저하가 발생하는 영역이 발생한다. 예컨대, 도 11과 같이 특정 비트 패턴이 동시에 페이딩에 빠졌을 때, 극부호의 구조적 설계 특성으로 인해 특정 정보 비트의 신뢰도가 매우 낮아지게 되며, 이는 다이버시티가 낮은 것으로 볼 수 있다. 낮은 다이버시티로 인해 복호 성능이 크게 저하될 수 있다. 이에 본 명세서의 실시예들에서는 계획적인 BICM 시스템 설계를 통해, SC 복호 하에서 정보비트들이 모두 전 다이버시티를 가질 수 있도록 한다. 이 때 정보집합에 포함된 모든 비트들이 전 다이버시티를 가지는 경우 부호 역시 전 다이버시티를 가진다. 궁극적으로 개선된 BICM 설계를 통해 AWGNC 성능은 유지하면서 다이버시티 효과를 통해 페이딩 성능을 개선하고자 한다.

도 12는 멀티 블록 페이딩 채널 전송 시 기존 polar-coded BICM과 일 실시예에 따른 BICM 시스템 송신기를 설명하기 위한 도면이다.

종래 polar-coded BICM 모델 내 BICM 인터리버는 페이딩 채널의 다양한 값을 부호어에 고르게 분산시키기 위하여 주로 의사 랜덤하게 체험적(heuristic)으로 설계되었다. 특히 극부호용 BICM 시스템으로 채택된 삼각 인터리버는 극부호 구조와의 비간섭성(incoherence) 덕택에 좋은 BICM 성능을 보인다. 하지만, 이러한 체험적인 설게는 적은 수의 페이딩 다이버시티를 갖는 블록 페이딩 채널에서 보장된 다이버시티를 제공하지는 못한다. 이와 달리, 본 명세서의 실시예에서 제안하고자 하는 인터리버는, 비균질적인 채널을 효과적으로 활용하여 SC 복호 시 각 정보비트들의 복호가 높은 다이버시티를 확보하도록 계획적으로 설계된 인터리버이다.

도 12를 참조하면, 일 실시예에 따른 전자 장치는, 2개 이상의 멀티 블록에 변조된 부호어가 나누어 할당될 때, rate-matching된 부호어 를 다이버시티를 고려하여 여러 개의 그룹으로 분류(classify)하고, 분류된 각 그룹의 부호어에 변조를 수행한 후, 이를 페이딩 채널로 할당할 수 있다. 전자 장치는 다이버시티를 고려하기 위해, 부호어 비트들의 인덱스에 대응되는 소스 비트들의 신뢰도(ex. 양극화 신뢰도)에 기초한 극 부호 시퀀스를 이용하여 부호어 혹은 에 인터리빙을 수행할 수 있다.

이 때 서로 다른 채널 블록 혹은 다른 리소스 그룹에 대응되는 비트 그룹들에 동일한 개수의 비트가 할당될 수도 있고, 다른 개수의 비트가 할당될 수도 있다.

도 13은 멀티 블록 페이딩 채널 전송 시 종래 polar-coded BICM과 일 실시예에 따른 BICM 시스템이 적용된 수신기를 설명하기 위한 도면이다.

채널을 통과한 수신 신호들은 도 13에서와 같이 각각 복조(demodulation) 과정을 수행한 후 복호 수행 직전에 합쳐진다.

도 14는 일 실시예에 따른 전자 장치에서 송신된 신호가 비균질적인 채널을 효과적으로 이용하여 구조적 약점을 회피하고 높은 다이버시티를 확보하는 방법을 설명하기 위한 도면이다.

도 14를 참조하면, 8개의 부호어 비트가 2개의 블록으로 할당될 수 있다. 도 12에서 전술한 바와 같이 계획적인 인터리빙을 수행하게 되면, 도 14와 같이 비균질적인 채널을 효과적으로 활용할 수 있게 되고 구조적 약점을 계획적으로 회피함으로써 높은 다이버시티를 갖게 된다.

인터리빙을 통해 갖는 비트들의 다이버시티를 어떻게 평가할 지, 다이버시티를 각 비트들에 어떤 방식으로 할당할 지에 대한 전략이 필요하다. 먼저, 본 명세서의 실시예들에서는 '페이딩 이벤트 의 부울(Boolean) 변수 근사'를 통한 다이버시티 업데이트 방법을 통해 정보 비트별 다이버시티를 계산하는 방법을 개시한다.

본 개시의 실시예들에서는 다이버시티를 고려한 인터리버 설계 방법을 제시한다. 기존의 5G-NR 극부호는 주로 AWGNC 성능을 기반으로 설계되었다. 본 개시의 실시예들에서는 종래 부호(e.g., 5G-NR 부호, PW 기반 부호) (즉, 부호 시퀀스 혹은 정보집합)을 바꾸지 않고, 부호어 비트의 계획적인 페이딩 블록 할당 혹은 인터리빙을 통해 정보비트들에 높은 전 다이버시티(high/full diversity)를 정렬하는 방법을 제안한다. 일 실시예에 따른 다이버시티 정렬 방법은 천공이나 단축된 극부호에 대해서도 효과적으로 동작하며 종래 기술에 비해 더 넓은 영역에서 높은 전 다이버시티(high/full diversity)를 가져 특정 부호 파라미터에서 큰 성능 이득을 제공한다.

-블록 페이딩 채널에서 Boolean 근사 기반의 다이버시티 분석

전술한 바와 같이, 부호화 된 후 천공/단축된 코드워드()는 비균질한 서로 다른 리소스 블록에 나누어 할당되어 전송될 수 있으며, 이 때 채널의 다양성으로부터 부호 다이버시티가 확보될 수 있다. 하나의 자원 내 심볼/비트들은 모두 동일한 페이딩 계수(를 겪는 것으로 가정하며, 들은 서로 독립이라 가정한다. 실제 주파수 호핑이나, 리소스 할당 타입과 같은 할당처럼 다이버시티를 고려한 자원 할당의 경우, 블록 내 자원들은 유사한 채널 특성을 가지며, 물리적으로 떨어져 할당된 블록의 채널 간에는 낮은 상관성을 가지기 때문에 위에서 가정한 채널 상황과 유사하다고 할 수 있다. 제안 시스템의 이론적 분석을 위하여 이상적인 블록 페이딩 채널을 가정하며, 이는 상술한 바와 같이 실제 시스템의 다이버시티 확보를 위한 리소스 할당 기법을 잘 근사할 수 있다.

이 때 전술한 바와 같이 부호어에 대한 블록 페이딩 채널의 블록의 개수를 이라 하며, 은 2 이상의 값을 갖는다. 이면 2 fading-block channel, 이면 4 fading-block channel이라 부르기로 한다. 본 명세서에서는 먼저 인 경우(일 예로, 슬롯 내 주파수 호핑(frequency hopping) 혹은 리소스 할당 타입 시나리오를 들 수 있음)의 인터리버 설계 방법에 대해 다루고, 인 시나리오로 확장하여 인터리버 설계 방법을 설명하도록 한다.

소스벡터 는 생성행렬 과 곱해져 부호어 벡터 를 생성하고, 내 부호어 비트들은 rate-matching 후 서로 다른 개의 리소스 블록들로 할당된다. 인 경우 블록 로 할당되는 비트들의 인덱스 집합을 라 하며, 각 집합에 포함된 원소들의 수를 라 한다. 이면 균일 리소스 할당, 이면 비균일 리소스 할당이다. 인 경우 블록 A,B,C,D로 할당되는 비트들의 인덱스 집합은 이며, 각 집합에 포함된 원소들의 수는 이다. 이면 균일 리소스 할당, 그렇지 않은 경우 비균일 리소스 할당이다. 인 경우에도 마찬가지로 정의될 수 있다.

도 14는 , 인 극부호의 부호화 구조 및 균일 리소스 할당 예시를 나타낸 것이다. 4개의 소스비트가 부호화되어 4개의 부호어 비트를 생성하며, 이 때 과 는 페이딩 계수가 인 블록 A로, 과 는 페이딩 계수가 인 블록 B로 할당된다. 이 때 블록 A와 B로 할당된 코드워드가 경험하는 페이딩을 부울 확률 변수A, 로 표현할 수 있다. 또한 위 도면과 무관하게 하나의 코드워드가 서로 다른 개의 리소스 블록으로 할당되는 경우, 각 블록에 상응하는 페이딩 이벤트는 으로 표현할 수 있다 (4블록의 경우 표현 편의 상 를 사용).

본 개시에 따른 실시예들에서는 실수값을 갖는 페이딩 계수 를 부울(Boolean) 변수로 근사하여 표현한다. 이면 가 충분히 작은 값을 가져서 페이딩에 걸린 상황, 이면 의 값이 충분히 커서 정상적인 송수신이 가능한 상황을 표시하도록 한다. 즉, 각 페이딩 이벤트(event)를 on-off로 근사하고, Genie-aided SC 복호 과정 상 메시지들의 페이딩 행태를 분석하고자 한다. 매 복호 스테이지(stage)마다 검사/변수노드에 해당하는 페이딩 확률변수 업데이트를 수행하여 최종적으로 소스비트들이 갖는 페이딩 확률변수를 간단하게 구할 수 있도록 한다. 이러한 이분법적인 근사는 페이딩 계수 값이 중간 정도에 해당되는 경우를 표현하지 못하지만, SC 복호 과정의 페이딩 동작을 효과적으로 표현 및 분석할 수 있게 해준다.

SC 복호의 검사/변수노드 처리에 대응되는 다이버시티 업데이트를 설명하고자 한다. 전술한 바와 같이, 극부호는 LLR 기반의 genie-aided SC 복호를 통하여 -domain의 비트들의 LLR로부터 검사노드(check node)와 변수노드 (variable node) 업데이트를 통해 -domain 내 비트들의 LLR을 얻어낼 수 있다 (Stimming15). 이 때 두 개의 입력 LLR 에 대해 검사노드 연산 과 결과를 수학식 6과 같이 나타낼 수 있다.

[수학식 6]

즉, 검사노드 연산 시에는 두 입력에 대한 min값만을 출력으로 가진다. 이 때 실수값을 갖는 과 에 본 발명에서 제안하는 Boolean 근사를 적용하면, 은 과 가 모두 0이 아닐 때에만 을 가진다. 위 검사노드 연산이 절대값의 최소값을 출력으로 하기 때문에, 두 입력의 페이딩 경향을 부울 변수 로 표현한다면, 출력 메시지의 페이딩은 부울 곱인 로 표현될 수 있다.

도 15는 상술한 검사 노드 업데이트 시 페이딩 변수의 업데이트 과정을 설명하기 위한 도면이다.

도 15를 참조하면, 에서 에서 1단계 검사노드 업데이트 시 페이딩 확률변수의 업데이트 과정이 표시되어 있다. 페이딩 블록 로 매핑된 부호어 비트 과 B로 매핑된 , 혹은 A로 매핑된 부호어 비트 와 B로 매핑된 가 검사 노드에서 만나 업데이트되면 로 업데이트된다.

반면, 변수노드 연산 의 경우 두 개의 입력 LLR 와 이전에 결정된 소스비트 값 을 이용해 LLR을 얻어낼 수 있으며, 이는 수학식 7과 같다.

[수학식 7]

즉, 변수 노드에서는 두 LLR의 addition 연산이 일어난다. 두 메시지 입력이 모두 페이딩에 빠지지는 경우를 제외하고는, 출력 메시지는 높은 확률로 페이딩에 빠지지 않게 된다. 입력 메시지의 페이딩 동작을 부울 확률변수 로 표현하면, 출력의 페이딩 동작은 OR 연산인 로 표현될 수 있다.

정리하면, 부울 함수 기반의 페이딩 근사 기법은 우선 각 페이딩 블록의 페이딩 이벤트를 단일 부울 변수로 표현하고, LLR 기반의 genie-aided SC 복호 과정을 추적하면서 각 복호 단계에서 LLR 메시지의 페이딩 특성을 부울 함수로 평가하는 것이다. 이 과정에서 두 가지 연산을 수행하게 되고, 다운그레이드 (downgrade)에 해당하는 검사 노드에서는 두 부울 변수의 곱, 업그레이드(upgrade)에 해당하는 변수 노드에서는 두 부울 변수의 OR 연산이 수행된다. 이를 통하여 u 도메인 비트들에 대응되는 부울 함수를 계산할 수 있고, 이에 대응되는 다이버시티를 계산할 수 있다.

도 16은 변수 노드 업데이트 시 페이딩 확률변수의 업데이트 과정을 설명하기 위한 도면이다.

도 16을 참조하여, 검사노드/변수노드 연산을 통해 부호어 비트들이 갖는 페이딩 확률변수가 어떻게 평가되고 소스비트들의 다이버시티가 계산되는 지를 상술한다. 도 16에서, ,이다.

의 경우, 총 두 번의 검사 노드 연산을 경험한다. 첫 번째 단계에서는 과 에 할당된 비트들이 갖는 페이딩 확률변수 , 두 번째 단계에서는 와 의 검사 노드 연산으로 얻어진 와 만나 검사노드 연산이 다시 한번 일어나게 되므로 이 갖는 페이딩 확률변수는 이다. 과는 다르게 는 1번의 검사노드 연산 후 1번의 변수노드 연산을 경험한다. 이를 다이버시티로 표현하면 이다. 마찬가지로 와 에 대해서도 각각 업데이트 과정을 수식으로 표현하면 (, 이다.

도 17은 소스비트들이 갖는 페이딩 확률 변수 업데이트를 설명하기 위한 도면이다.

도 17을 참조하면, , 이다.

이 경우 의 페이딩 (부울) 함수는 , 의 페이딩 함수는 로 표현된다. 이 때 소스비트들은 할당 패턴에 따라 (혹은 ), 를 가질 수 있다. 본 발명에서는 표현의 편의 상 소스비트들이 갖는 페이딩 확률변수의 상태에 대응하는 '생존 경우의 수(survival count; (일 때 , 일 때 )' 개념을 도입하여 이를 기반으로 다이버시티를 직간접적으로 평가하고자 한다. 는 인 경우에만 생존하므로 =1, (혹은 )는 =2, 는 =3으로 표현할 수 있다. 그림 17 예시의 경우 는 =1, 은 =3이다. 경우는 이 full 다이버시티 2에 대응된다.

소스비트 별 다이버시티의 평가는 genie-aided SC 복호에 기반한 것으로 앞선 비트들이 완벽하게 복호되었다는 가정을 하고 있다. 실제로 SC 복호를 하는 경우에는 평가된 다이버시티를 그대로 달성할 수 없게 된다. SC 복호의 특성 상, 앞선 정보비트들의 판별이 잘못되는 경우 이어지는 정보 비트의 신뢰도 평가나 다이버시티 평가를 보장할 수 없어서 앞선 비트의 다이버시티가 작은 경우 그 값의 지배를 받을 것이기 때문이다. 다만 소스비트가 고정비트 (frozen bit)인 경우는 자기 자신의 판별(복호) 및 뒤이은 소스비트의 복호에 영향을 미치지 않는다. 그러므로, 부호의 전 다이버시티 확보를 위하여 정보집합 에 대응되는 모든 비트들이 전 다이버시티를 가져야 한다, 이를 만족하는 를 최대화하는 것이 다이버시티를 보장하는 극부호 인터리버 설계를 제공하는 것이다.

한편, 부호의 파라미터가 주어진 상황을 고려하면 미리 정해진 정보비트들의 다이버시티만 고려할 수 있고, 복호 성능은 이중 최소 다이버시티의 영향을 받을 것이다. 본 명세서에서는 정보 집합 내 정보비트들이 모두 전 다이버시티(full-diversity)를 가지면, 부호의 다이버시티 역시 전 다이버시티를 가지는 것으로 정의한다. 구체적으로, 모든 정보비트들의 가 3인 경우에 부호가 전체 다이버시티를 가진다. 이외에도, 부호의 다이버시티가 A (혹은B)에 상응하는 확률변수를 가지면 다이버시티-1, AB에 상응하는 확률변수를 가지면 약한 다이버시티-1을 갖는다고 정의한다. 예컨대 8개의 소스비트들 중 4개를 선택해 데이터를 전송하는 상황 즉, 부호율이 0.5인 경우를 가정하도록 한다. 이 때 AWGNC 성능을 기반으로 설계된 부호의 경우 정보 집합은 인데, 집합 내 비트들의 최소 =1 (부호의 페이딩 확률변수가 AB)이므로 AWGN 부호 (AWGN 채널을 고려하여 설계된 부호: PW 기반의 부호, 5G-NR 부호)는 정보비트 중 약한 다이버시티-1을 갖는 비트가 존재한다. 반면 다이버시티만을 고려하여 부호를 설계하는 경우 을 정보집합으로 갖는데, 집합 내 비트들이 모두 이므로 이 부호는 다이버시티-2를 갖는다.

본 개시의 실시예들에서는 기존 부호를 바꾸지 않고 높은 부호 다이버시티를 갖도록 하기 위해, 적절한 BICM 인터리빙을 통한 페이딩 블록 할당을 적용하여 기 설계된 부호의 정보비트들에 높은 다이버시티를 부여할 수 있다.

도 18은 부호어 비트의 적절한 인터리빙을 통한 페이딩 블록 할당에 따른 비트별 다이버시티의 변화를 설명하기 위한 도면이다.

도 18의 왼쪽 그림처럼 와 같이 할당한 경우나, 도 18의 오른쪽 그림처럼 로 할당해준 경우나 모두 4개의 소스비트들이 페이딩 근사 함수 를 갖는다. 하지만, 그림에서 확인된 바와 같이 부호 다이버시티-2를 갖는 정보비트의 위치가 달라진다. AWGN code 내 정보비트들은 왼쪽 예시에서는 최소 =1로 약한 부호 다이버시티-1을 갖지만, 오른쪽 예시에서는 최소 =3을 가져 부호 다이버시티-2를 갖는다. 즉, 적절한 인터리빙을 통한 부호어 비트 분배로 이미 결정된 정보비트들에 높은 다이버시티를 할당해 줄 수 있으며, 본 명세서에서는 이를 다이버시티 정렬(diversity alignment)이라 부르기로 한다.

도 19는 부울 근사 기반의 다이버시티 분석을 기반으로, 종래 인터리빙 방법에 따른 다이버시티를 분석하고, 다이버시티와 시뮬레이션 성능과의 연관성을 비교하기 위한 도면이다.

도 19를 참조하면, 에서 신뢰도가 높은 비트부터 내림차순으로 각 비트가 갖는 를 나타낸 것으로, 2-4번째 열은 각각 인터리버가 없을 때(No), 블록 인터리버(Block), 삼각 인터리버(Tri)를 적용했을 때의 비트별 를 나타낸다. 그리고 그림 19(우)는 정보 비트 수에 따라 BLER=을 달성하는 필요 SNR[dB]을 나타낸 것이다. 즉, 이 값이 작을수록 성능이 우수하다.

또한, 도 19에는 2-페이딩 블록 채널에서 인터리버가 없을 때(NO), 블록 인터리버를 적용했을 때(BLK), 삼각 인터리버를 적용했을 때(TRI) 소스비트별 (부호 시퀀스 의 순서대로) 및 이에 대응하는 BLER=을 달성하는 필요 SNR[dB]이 개시되어 있다.

실험 결과, 블록 인터리버를 사용했을 때 로 증가할 때 =1인 비트가 정보집합 에 포함되면서 부호의 다이버시티가 2에서 약한 다이버시티-1로 떨어지므로 요구 SNR이 크게 증가하는 것을 확인할 수 있다. 더 나아가 인터리버가 없는 경우에도 index가 31인 비트가 에 포함될 때() 복호 성능이 크게 저하된다. 위 예시의 경우, 인터리버가 없을 때에는 , 블록 인터리버는 , 삼각 인터리버는 에서 다이버시티-1 (혹은 약한 다이버시티-1)로 떨어진다. 즉, 상대적으로 삼각 인터리버는 높은 에서도 다이버시티-2를 유지해 우수한 성능을 갖는다. 정리하면 본 개시의 실시예들에서 새롭게 고려하고 있는 Boolean 근사 기반의 다이버시티 분석은 실제 시뮬레이션 성능과 매우 밀접한 연관을 가지며 이를 통하여 종래 삼각 인터리버의 우수한 성능에 대한 설명도 가능하다.

도 19에서 삼각 인터리버가 가지는 비트별 를 참고하면, 삼각 인터리버는 전반적으로 높은 를 갖지만 최적의 다이버시티 배치를 갖지 못한다. 여기서 최적의 다이버시티 배치는 인 부호의 정보비트들이 모두 =3을 가져 다이버시티-2가 되도록 하는 배치를 의미한다. 이에 본 개시의 실시예들에서는 삼각 인터리버의 약점을 보완하고, 5G-NR 부호의 최적의 다이버시티 배치에 더욱 가깝도록 하여 우수한 페이딩 성능을 갖는 인터리빙 방법을 새롭게 제시한다. 우선 반복적인 다이버시티 평가를 통한 인터리버 최적화를 수행할 수 있다. 하지만, 이렇게 최적화된 인터리버는 부호율 및 길이 유연성이 제한될 수 있으므로, 좀 더 근본적인 다이버시티 정렬 기법을 제안하기로 한다.

- 극부호의 다이버시티 전송을 위한 인터리빙 방법

1) 인 경우 변조된 부호어 비트의 페이딩 블록 분배를 위한 인터리빙 방법

본 개시의 일 실시예에 따른 부호어 비트의 페이딩 블록 분배를 위한 인터리빙 방법을 통해, 기 설계된 온전한 길이의 극부호를 전송하여 에서 부호 다이버시티-2를 만족시킬 수 있다. 소개에 앞서, 인 경우 전-다이버시티를 갖는 소스 비트들의 개수에 대한 이론적인 상계를 먼저 제시한다.

Lemma. 일 때, 다이버시티-2를 갖는 최대 소스 비트들의 개수는 이다.

인터리빙을 수행하지 않는 경우에도 전-다이버시티를 갖는 비트들의 수가 항상 개가 나오기 때문에, 부호 설계의 자유도만 주어진다면 부호가 전-다이버시티를 달성하는 것은 매우 쉬운 일이다. 그러나 AWGNC에서 잘 설계된 부호가 미리 결정되어 있기 때문에, 인터리버 (혹은 비트 할당 패턴)을 잘 결정하여 기존의 정보 소스비트들이 전-다이버시티를 모두 가지도록 해야 한다. 따라서, 본 발명에서는 부호율 0.5까지 전-다이버시티를 보장하는 최적의 비트 할당 패턴을 출력으로 하는 새로운 탐욕적 알고리즘(greedy algorithm)을 제안한다. 에서의 알고리즘을 먼저 제안하고, 다음 절에서 의 최적 비트 할당 패턴 탐색 알고리즘으로 확장한다.

먼저 양극화 가중치나 5G-NR 방법으로 정의된 극부호 시퀀스 가 주어져 있을 때, 가장 신뢰도가 높은 정보비트부터 한 개씩 전-다이버시티를 만드는 것이 핵심이다. 먼저, 모든 부호어 비트들을 블록 으로 할당한다. 이 때 부울 근사에 기반한 다이버시티 분석 툴에 의하면 모든 소스 비트들이 다이버시티-1을 갖는다. 위의 초기 셋팅 과정 이후, 한 비트씩 랜덤하게 선택하여 블록 로 이동하고, 의 순서대로 전-다이버시티를 갖는 지 확인한다. 각 비트 이동 시마다, 위에서 제안한 부울 다이버시티 분석 툴을 이용해 전-다이버시티 달성 여부를 확인한다. 위 과정은 알고리즘 1에 나타나 있다.

예컨대 부호길이 이고, 일 때 최적 비트 할당 패턴 탐색 예제에 대해 상술한다. 먼저 모든 부호어 비트들을 블록 로 할당한다 (, ). 이후, 내 임의의 한 비트 (인덱스: )를 선택해서 블록 로 이동한 후 소스 비트 이 다이버시티-2를 갖는 지 확인한다. 만약 이 다이버시티-2를 가지면, , 로 업데이트한 후 다른 비트를 블록 로 이동해서 그 다음으로 신뢰도가 높은 이 다이버시티-2를 갖는지 확인한다. 이 알고리즘1은 모든 개의 정보 소스비트들이 전-다이버시티를 가지거나, 어떠한 이동에도 특정 소스 비트가 전-다이버시티를 갖지 못할 때까지 동작한다. 즉, 에 도달하거나, 다이버시티-인터리버를 찾지 못할 때 알고리즘1이 종료된다.

표 1은 알고리즘1의 다이버시티-인터리버 탐색 성공 확률을 나타낸다. 부호길이는 , 그리고 양극화 가중치 기반의 부호 설계 시퀀스를 고려하였다. 알고리즘1은 짧은-중간 부호길이에서 매우 높은 확률로 최적 인터리버 탐색에 성공하였으며, 의 매우 긴 부호길이에서도 20%의 확률로 탐색에 성공하였다. 결과적으로 AWGNC에서 잘 설계된 주어진 부호에 대하여, 매우 많은 전-다이버시티를 갖는 인터리버들이 알고리즘1을 통해 찾아진다.

표 1. 다이버시티-인터리버 탐색 성공 확률 () PW 부호 가정

표 2는 다양한 인터리버 종류들에 대해 전-다이버시티를 보장하는 최대 부호율을 비교한 것이다. Identity (interleaver가 적용되지 않은 경우), 정사각 블록 인터리버, 삼각 인터리버와 달리 항상 부호율-0.5에서 다이버시티-2를 보장한다.

표 2. 부호길이 및 인터리버 유형에 따른 전-다이버시티 보장 최대 부호율 비교()

최적화된 많은 형태의 인터리버들 중에서, 우리는 대칭성을 만족하면서 BD를 준수하는 부호 시퀀스 기반의 인터리버가 그 많은 인터리버들 중 하나임을 확인하였다. 즉, 우리는 알고리즘1에 이어 부호 시퀀스 을 인터리버 시퀀스로 사용하는 방법 역시 제안한다.

전술한 바와 같이 와 ()는 서로 다를 수 있다. 이 개념을 확장하며 인 경우에도모든 블록에 할당되는 비트가 동일한 경우 균일 리소스 할당이라고 부른다. 이 때 binary domination을 만족하는 및 분리채널들의 부호 시퀀스 의 순서대로 주어지는 인덱스의 ordered set (code ordered set) 에 대하여 로 결정한다. 이 과정은 부호어 벡터를 의 순서 대로 인터리빙을 한 후에 앞뒤로 양분하여 두 블록에 할당함으로써 달성할 수 있다. 이 때, Lemma 7에 기반하여 다음과 같은 결과를 얻을 수 있게 된다.

Theorem 8. 모부호 길이가 인 부호 시퀀스 로 정의되는 극부호에 대하여 부호 시퀀스 이 대칭인 경우, 부호어 벡터 를 에 기반하여 두 페이딩 블록에 할당했을 때, 의 정보 비트에 해당하는 u-domain 비트들이 다이버시티-2를 갖는다.

즉, 을 통한 부호어 인터리빙과 동일 블록 할당 방법이 부호율 에서 전 다이버시티를 만족시킬 수 있게 된다. 후술 하겠지만, 부호어 시퀀스가 대칭이 아니더라도 높은 대칭성을 갖는 경우에는 부호율 0.5에 근접하는 전 다이버시티 성능을 실현할 수 있다.

도 20은 본 개시의 일 실시예에 따른 다이버시티를 보장하도록 하는 인터리빙 방법 및 효과를설명하기 위한 도면이다. 도 20을 참조하면, 부호 시퀀스를 기반으로 코드워드 비트들을 서로 다른 2개의 리소스 블록으로 같은 개수만큼() 할당했을 때 (i.e., 인터리버 시퀀스 = 부호 시퀀스 ) 소스비트들이 갖는 다이버시티가 개시되어 있다. 부호길이 8의 경우 , 이 때 각각 균일 리소스 할당을 기반으로 블록 A와 B로 할당된 비트들의 인덱스 집합은 이다. 단, 여기서 는 ordered 집합 혹은 시퀀스를 집합으로 변환하는 함수이다. 이 경우 -domain에서 블록 A로 할당된 비트 인덱스와 같은 인덱스를 같는 -domain 내 비트들은 =3을, B로 할당된 비트 인덱스와 같은 인덱스를 같는 -domain 내 비트들은 1을 갖는다. 하지만, 부호 시퀀스 가 대칭이 아닌 경우는 full 다이버시티를 갖는 u-domain의 소스 비트들의 수가 감소할 수 있다. 이에 관한 자세한 서술은 다음 절에서 하도록 한다.

2) 인 경우 부호어 비트의 변조 후 페이딩 블록 분배를 위한 인터리빙 방법

알고리즘 2는 일 때 최적의 비트 할당 패턴을 탐색하는 방법을 나타낸다. 알고리즘 1에서와 유사하게, 초기 셋팅을 위해 모든 부호어 비트들을 블록 에 할당한다. 그리고 ()-튜플(tuple) 부호어 비트들 ()을 각각 블록 로 이동시킨 후, 의 첫 번째 소스비트가 다이버시티-을 갖는 지 확인한다. 성공하면, 로 업데이트한 후 위의 과정을 반복한다. 알고리즘 2는 에 도달하거나, 어떠한 튜플을 이동해도 전-다이버시티를 얻지 못할 때까지 반복된다.

표 3 및 표 4는 각각 일 때 종래 인터리버들과 알고리즘 2로 찾아낸 인터리버들의 전-다이버시티를 보장하는 최대 부호율 을 비교한 것이다. 아이덴티티 인터리버의 경우, 부호길이가 길어짐에 따라 가 점차 줄어든다. 삼각 인터리버는 아이덴티티, 정사각 블록 인터리버에 비해 높은 를 갖지만, 제안 인터리버가 훨씬 높은 부호율 영역까지 전-다이버시티를 갖는다.

표 3. 부호길이 및 인터리버 유형에 따른 전-다이버시티 보장 최대 부호율 비교()

표 4. 부호길이 및 인터리버 유형에 따른 전-다이버시티 보장 최대 부호율 비교()

도 21은 본 개시의 일 실시예에 따른 변조된 부호어 비트들의 블록 할당 방법을 설명하기 위한 도면이다.

도 21을 참조하면, 이다. 인 경우와 마찬가지로, 인 경우에도 최대한 많은 소스비트에서 다이버시티인 2를 확보하는 것이 중요하다. 블록 A, B, C로 할당되는 비트 수를 각각 로 표기할 때, 비트만큼 천공/단축되는 경우 값을 에 매우 가깝도록 결정할 수도 있으며 상황에 따라 로 비균일하게 할당될 수도 있다. 에서 을 갖는 비트 집합 에 해당하는 인덱스들을 임의로 B, C에 할당하는 경우 genie-aided SC 복호 하의 비트 별 다이버시티 값이 최소 2로 보장된다. 다만 이 경우는 전 다이버시티를 보장하는 것은 아니다.

도 22는 본 개시의 일 실시예에 따른 변조된 부호어 비트들의 블록 할당 방법을 설명하기 위한 도면이다.

도 22를 참조하면, 4개의 서로 다른 리소스 블록에 변조된 부호어 비트들을 할당할 수도 있다. 이 경우에 전술한 바와 같이 인 경우 를 만족하는 의 할당이 최대 까지 부호 다이버시티-2를 만족하므로, 도 22에서와 같이 4개의 블록으로 할당되는 경우에도 내 C, D로 할당되는 패턴에 관계없이 각 비트별 다이버시티로 최소값-2는 보장이 될 수 있다. 상황에 따라 로 서로 같은 수만큼의 비트들이 각 페이딩 블록으로 할당될 수 있으며, 가 서로 다른 값을 갖는 경우 비트들이 비균일하게 할당될 수도 있다.

부호 시퀀스의 대칭 여부에 따라 비트 별 다이버시티 2를 만족시키는 부호율의 범위가 달라질 수 있다. 이하에서는 부호 시퀀스가 대칭인 PW 시퀀스와 비대칭인 5G NR 부호 시퀀스를 고려하고, 이들이 다이버시티 2(인 경우 full-다이버시티)를 보장하는 부호율을 확인하고자 한다. 또한 5G NR 부호 시퀀스의 대칭화 수정을 통하여 좋은 AWGN 채널 성능 및 유연성을 보장하면서 다이버시티 성능을 확장시킨다.

구체적인 설명에 앞서 추가적인 표기법을 간략하게 소개하도록 한다. 집합 에 대하여, 의 여집합은 기호로 로 표기하며 이다. 또한, 집합 의 reverse set (혹은 1의 보수 집합(1's complementary set)) 로 정의한다. 집합 의 cardinality가 라 할 때, 여집합과 reverse set의 크기는 각각 이다. 예컨대 에 대하여 이면 와 는 각각 , 이다.

또한, 나열된 정수 집합 혹은 시퀀스(ordered set) 에 대해 가 이거나 이면 는 symmetric (이 경우, BD를 만족하면서 symmetric이면 BD-symmetric이라 부르기로 한다. 예를 들면, 이면, 이고 를 만족하므로 symmetric 시퀀스이고, BD 성질도 만족한다. 반면, 이면, 우선 BD를 만족하지 않고, 및 이므로 대칭(symmetry) 역시 만족하지 않는다. 결국 BD 성질 및 대칭(symmetry)를 만족하도록 설계된 부호에 대해서는 부호율 에서 다이버시티-2를 보장한다. 본 명세서에서는 제안된 인터리빙 및 블록 할당 기법이 BD 성질을 갖지만, 비대칭인 기존 5G-NR 부호에 대해서도 종래 인터리버들에 비해 전반적인 부호 파라미터에서 높은 부호 다이버시티를 확보할 수 있음을 보인다. BD 성질을 가지면서 symmetric 부호 시퀀스 polarization-weight (PW) 시퀀스를, BD를 따르지만 asymmetric한 code로는 5G-NR의 부호 시퀀스를 예제로 설명을 전개한다.

1) Symmetric code: polarization-weight (PW) 기반의 부호 시퀀스

극부호의 배경에서 기술된 바와 같이, 양극화 신뢰도는 분리채널들의 퀄리티를 가중치 합으로 근사하여 평가하는 방법으로, polarization-weight (PW) 기반의 부호 설계 시 얻어진 시퀀스 에 대하여 와 같이 대칭(symmetry)를 만족한다.

예를 들어, 의 경우 PW 기반의 부호 설계 방법을 가정하면 [63 62 61 59 55 47 60 31 58 57 54 53 46 51 45 30 43 29 56 39 27 52 23 50 44 49 15 42 28 41 38 26 37 25 22 35 21 48 14 19 13 40 11 36 24 7 34 20 33 18 12 17 10 9 6 5 32 3 16 8 4 2 1 0]이다. 따라서 [26 38 41 28 42 15 49 44 50 23 52 27 39 56 29 43 30 45 51 46 53 54 57 58 31 60 47 55 59 61 62 63], [0 1 2 4 8 16 3 32 5 6 9 10 17 12 18 33 20 34 7 24 36 11 40 13 19 14 48 21 35 22 25 37]이며, 모든 에 대해서 관계를 만족하므로, PW 기반의 부호 시퀀스는 BD 성질 및 대칭성을 만족 ()한다.

즉, SC 복호 하에서 단일 부호어가 2개의 서로 다른 페이딩 계수를 갖는 채널로 할당될 때, BD 성질 및 대칭성을 만족하는 부호 가 이면 에서 다이버시티-2를 보장한다.

2) Asymmetric code: 5G-NR 부호 시퀀스

PW 기반의 부호 시퀀스와 달리, 5G-NR 부호 시퀀스는 를 위한 단일 부호 시퀀스(신뢰도 오름차순 부호 시퀀스) 을 저장해 놓고, 를 위한 부호 시퀀스를 사용할 때에는 로 결정한다. 즉, 의 인덱스를 뽑아서 새로운 서브-부호 시퀀스를 구성한다. 이 때 은 경험적인 방법을 통해 AWGNC 성능이 우수하도록 결정된 부호이다.

도 23은 부호 시퀀스 의 순서대로 나열된 비트 인덱스와 그에 대응하는 다이버시티 값을 설명하기 위한 도면이다.

도 23을 참조하면, 의 경우, 5G-NR 부호 시퀀스는 [63 62 61 59 55 47 31 60 58 57 54 53 46 51 45 30 43 29 39 27 56 52 15 50 44 49 42 28 41 38 22 25 37 26 35 21 14 48 13 19 40 11 7 36 24 34 20 33 18 10 17 6 9 5 32 16 8 4 2 1 0] 이다. 따라서 [22 38 41 28 42 49 44 50 15 52 23 56 27 39 29 43 30 45 51 46 53 54 57 58 60 31 47 55 59 61 62 63], [0 1 2 4 8 16 32 3 5 9 6 17 10 18 12 33 20 34 24 36 7 11 40 19 13 48 14 21 35 26 37 25] 이다. 이 때, 이므로 를 위한 5G-NR 부호는 asymmetric한 부호이다.

비대칭성(Asymmetry)를 유도하는 비트 집합 으로 인해 symmetric 시퀀스와 비교할 때, =2 ()를 갖는 비트들이 생겨난다.

도 23은 에서 5G-NR 부호의 인덱스(소스비트)들을 부호 시퀀스 의 순서대로 나열한 것이며, 이에 따른 각 소스비트들의 를 나타낸 것이다. 이 때 첫 번째 박스의 첫 번째 행은 ), 두 번째 행은 에 대응된다. 에서 대칭(symmetry)를 위배하는 비트쌍은 각각 {41,22}. {37,26}이다.

먼저 에 해당하는 소스 비트들은 =3, 에 대응하는 비트들은 =1을 가지며 비대칭성을 유발하는 {41,22,37,26}의 비트들은 =2를 갖는다. 즉, 비대칭성(Asymmetry)을 발생시키는 첫 번째 비트의 위치가 다이버시티-1(혹은 약한 다이버시티-1)로 떨어지는 지점이 되므로, 이 비트의 위치에 따라 부호 다이버시티-2가 유지되는 최대 부호율 이 달라진다. 본 개시의 실시예들에서는 1) BD이지만 비대칭한 부호를 그대로 사용하고도 종래 삼각 인터리버 대비 우수한 복호 성능을 갖는지, 2) 비대칭성(Asymmetry)를 제거하는 방향으로 부호 혹은 부호 시퀀스를 재설계한 경우에도 페이딩 채널 성능과 AWGNC 성능을 확보할 수 있는 지를 모두 검토한다.

먼저, 일 실시예에 따른 전자 장치는1) 비대칭한 부호 시퀀스를 그대로 사용하고도 종래 삼각 인터리버 대비 우수한 다이버시티 및 복호 성능을 갖는 지 확인한다. 즉, 전자 장치는 5G-NR 부호 시퀀스 로부터 등의 부호를 뽑아서 사용했을 때 부호의 대칭성 여부를 확인하고 다이버시티에 얼마나 영향을 주는 지 분석한다.

도 24는 일 실시예에 따른 인터리버와 삼각 인터리버 각각에 대한 비트들의 신뢰도를 내림차순으로 나타낸 도면이다.

도 24를 참조하면, 각각에 대해 일 실시예에 따른 인터리버 와 삼각 인터리버를 각각 적용했을 때 비트들의 가 부호 시퀀스 의 순서대로 개시되어 있다.

에서 5G-NR 부호 (BD이고, asymmetric 부호)를 사용했을 때 부호 시퀀스 의 순서대로 나열된 비트들의 를 비교한다. 이미 언급한 바와 같이 5G NR 부호는 기 설계된 1024 길이의 한 시퀀스 의 서브 부시퀀스로, 길이에 따라서 대칭 (symmetric) 이 될 수도 있고, 비대칭 (asymmetric) 이 될 수도 있다. 결론적으로 는 에서 다이버시티-2를 보장하나, 에서는 에서 다이버시티-2가 손상되는 비트들이 존재한다.

먼저 부호 길이 =64의 경우 결과적으로 asymmetric한 부호 시퀀스가 얻어진다. 이 때 발명 부호어 비트 할당 방법(혹은 인터리빙 방법)을 고려하면 까지는 다이버시티-2를 보장할 수 있는데, 이는 종래 기술인 삼각 인터리버가 까지만 다이버시티-2를 보장하는 것에 비해 더 넓은 영역에서 다이버시티-2를 갖는다. 의 경우는 5G-NR 부호 시퀀스가 결과적으로 symmetric해서, 대칭인 시퀀스 사용 때와 마찬가지로 까지 즉 에서 다이버시티-2를 보장한다. 반면 삼각 인터리버가 적용된 경우는 에서 다이버시티-1로 떨어지므로, 에서 성능 이득을 확보하게 된다. 마지막으로 의 경우는 asymmetric한 부호 시퀀스로 =2를 갖는 비트는 에서 처음 등장한다. 5G-NR 부호에서 비대칭성을 유발하는 비트는 대체로 에 매우 가까운 쪽에서 등장한다. 종래 삼각 인터리버의 다이버시티-2 최대 보장 값은 에 불과한 반면, 발명 인터리버 5G-NR 부호 시퀀스의 조합은 까지 다이버시티-2를 보장하여 달성가능한 최대값 128과의 차이가 2에 불과하다. 이러한 이유로, 5G-NR 부호 시퀀스를 그대로 사용하여도 비대칭성이 크지 않아서 AWGNC 성능은 유지하면서, 페이딩 채널에서의 최적에 근접하는 성능 이득을 얻을 수 있다.

다음으로, 2) 주어진 부호 시퀀스가 비대칭인 경우 대칭화-하는 방향으로 부호를 재설계하여 블록 페이딩 채널에서 다이버시티를 최적화 할 수도 있다. 비대칭 부호 시퀀스를 그대로 사용하는 경우는 부호를 바꾸지 않으므로 AWGNC 성능은 같게 유지되는 반면, 부호를 재설계하는 방법은 2 블록 페이딩 채널에서는 까지 다이버시티-2를 유지해 우수한 성능을 보장할 수 있으나 부호가 바뀌므로 AWGNC 성능이 저하될 가능성도 존재한다. 하지만 5G-NR 부호에서 비대칭성(Asymmetry)을 유발시키는 비트들의 수는 1-2개 비트에 불과하고, 이들이 결과적으로 실제 시뮬레이션 성능에도 거의 영향을 미치지 않는다. 따라서, 5G-NR 부호를 사용하는 경우, symmetric한 polarization-weight (PW) 부호를 사용하는 경우 모두 AWGNC 성능은 같게 유지함과 동시에 페이딩 상황에서 종래 기술에 비해 큰 성능 이득을 확보할 수 있다.

도 25는 AWGNC 및 블록 페이딩 채널에서 비대칭인 5G-NR 부호와 대칭성을 갖도록 변형된 부호의 블록 오율(block error rate: BLER) 0.1%를 달성하는 요구 SNR[dB] 성능을 비교한 그래프이다.

도 25를 참조하면, , BPSK를 가정한다. 또한, 5G-NR 부호를 와 내 비대칭성을 발생시키는 비트들을 서로 치환하여 symmetric하도록 변형할 수 있다.

5G-NR 부호는 [63 62 61 59 55 47 31 60 58 57 54 53 46 51 45 30 43 29 39 27 56 52 15 50 44 49 42 28 41 38 22 25 37 26 35 21 14 48 13 19 40 11 7 36 24 34 20 33 18 10 17 6 9 5 32 16 8 4 2 1 0]의 시퀀스를 가지며, 수정된(modified) 부호는 비대칭성(Asymmetry)을 유발하는 {41,22}과 {37,26}을 서로 교체하여 [63 62 61 59 55 47 31 60 58 57 54 53 46 51 45 30 43 29 39 27 56 52 15 50 44 49 42 28 41 38 37 25 22 26 35 21 14 48 13 19 40 11 7 36 24 34 20 33 18 10 17 6 9 5 32 16 8 4 2 1 0] 의 시퀀스를 갖는다.

도 25의 그래프를 통해 BPSK-AWGNC 및 블록 페이딩 채널에서 BD-asymmetric한 5G-NR 부호와 대칭화된 변형된 부호의 BLER=0.1%를 달성하는 요구 SNR[dB]을 확인할 수 있다.

도 25의 좌측 그래프는 BPSK-AWGNC 성능을 나타낸 것으로, 변형 전과 후의 BLER=0.1%를 달성하는 성능이 거의 동일함을 확인할 수 있다. 또한, 도 25의 우측 그래프를 통해 BPSK-블록 페이딩 채널에서는 오히려 비대칭성(Asymmetry)을 제거하여 AWGN 채널 복호 성능을 개선하는 영역이 발생함을 확인할 수 있다.

본 개시의 일 실시예에 따른 인터리빙 방법을 사용할 경우, asymmetric한 5G-NR 부호를 그대로 사용하여도 종래 기술에 비해 넓은 영역에서 다이버시티-2를 가지며, 비대칭성(Asymmetry)을 제거하기 위해 부호를 변형하여도 AWGNC 성능은 유지하면서 페이딩 성능도 개선할 수 있음을 도 25의 그래프를 통해 확인할 수 있다.

도 26은 인터리빙 유형 및 부호길이에 따른 다이버시티-2를 보장하는 최대 정보비트 수 를 비교한 도면이다.

인터리버가 없거나, 블록 인터리버 (정사각 블록 인터리버)를 고려하는 경우 와 같이 낮은 부호율에서도 다이버시티-2를 온전히 보장하지 못하며, 특히 블록 인터리버의 경우 부호길이가 인 경우 구조적 특성과 맞물려 다이버시티가 크게 낮아지는 것을 확인할 수 있다. 반면, 종래 삼각 인터리버는 상대적으로 높은 부호율까지 다이버시티-2를 보장한다. 하지만, 본 개시의 일 실시예에 따른 인터리버는 더욱 높은 부호율까지 부호 다이버시티-2를 가지며, 부호율 영역에서는 삼각 인터리버 대비 높은 다이버시티에 의해 큰 성능 이득을 가질 수 있다.

- 부호율 정합을 고려한 극부호의 인터리빙 및 부호어 비트 할당 방법

극부호는 설계 특성 상 부호길이가 로 제한되는데, 이를 실제 실용적인 5G/B5G/혹은 6G 통신에 적용하기 위해서는 다양한 임의 부호길이 및 부호율을 유연하게 지원할 수 있어야 한다. 예컨대 50 비트 데이터를 1/2 부호율로 전송하기 위해 필요한 실효(effective) 부호길이 는 이다. 이 때 극부호는 비트로부터 36비트를 반복(repetition) 전송하거나, 비트로부터 28비트를 천공/혹은 단축할 수 있다. 표준에서 천공은 상대적으로 낮은-중간(low-to-moderate) 부호율 영역인 에 적용되며, 단축은 그보다 높은 부호율 전송에 적용된다.

표 5. 부호길이 및 천공/단축 비트 수에 따른 천공과 단축이 적용되는 영역 비교

표 5는 구체적으로 천공/단축 비트 수에 따라 각 기법이 적용되는 영역을 보여준다. 예컨대 의 경우 천공/단축 비트 수가 16개일 때 천공이 적용되는 영역은 이며, 단축은 상대적으로 높은 부호율인 인 경우에 적용된다. 천공은 상대적으로 낮은 부호율 영역에서 사용되므로, 종래 기술이 구조적 취약성으로 인해 또는 2를 가졌던 영역에서 발명 기술을 통해 충분한 다이버시티 개선 효과가 나타날 수 있다. 반면 단축은 에서 고려된다. 따라서 영역은 원래 전 (full) 다이버시티를 획득할 수 없으므로, 영역에서의 성능 개선을 기대할 수 있다. 본 개시의 실시예들에서는 부호율 정합까지 종합적으로 고려한 인터리버의 설계를 통해 극부호를 이용한 효율적인 다이버시티 전송이 가능하도록 한다.

- 천공/단축된 극부호의 다이버시티 보장을 위한 인터리버 및 부호어 할당 운용 방법

전술한 바와 같이 rate-matching이 없는 경우에는, 일 실시예에 따른 인터리빙 방법을 통해 BD 성질 및 대칭성을 만족하는 부호 시퀀스 에 대하여 앞쪽 절반에 해당하는 인덱스를 갖는 부호어 비트들과 나머지 절반에 해당하는 인덱스를 갖는 부호어 비트들을 각각 블록 A, B로 할당하면 에서 다이버시티-2가 보장될 수 있다. 부호 시퀀스 이 비대칭이더라도 종래 기술들에 비해 매우 높은 영역까지 다이버시티-2가 보장될 수 있다. 하지만, 천공/단축 등의 부호 변형이 적용되는 경우에는 5G NR의 천공/단축 기법의 특성으로 인하여 발명 기법의 자연스러운 적용 및 효과가 제한된다. 그러므로, 여기서는 변형된 부호를 위한 인터리빙 및 페이딩 블록 비트 할당 기법을 제안하고자 한다. 주로 균일 할당을 고려하지만, 블록별 비트 수가 거의 같은 준균일 할당도 발명 기법의 의도와 적용 범위를 벗어나지 않는다. 천공된 극부호의 경우 부호길이가 ()로 조정되며, 같은 수만큼의 변조된 부호어 비트를 서로 다른 페이딩 블록으로 할당할 때 균일 할당의 경우는 각각의 블록으로 할당되는 비트 수는 이다. 마찬가지로 단축된 극부호 역시 부호길이가 ()로 조정되며 역시 균일 할당의 경우 각각의 블록으로 할당되는 비트 수는 이다. 예컨대 부호길이가 8인 극부호()는 A, B로 각각 4비트씩 할당된다(). 하지만 2비트의 천공이 적용되는 경우 A, B로 각각 3비트씩 할당된다. 천공은 대체로 신뢰도가 낮은 소스비트에 대응하는 부호어 비트부터 천공되며, 인 경우 기존에 B로 할당되었던 4비트 중 2비트가 천공이 되므로(A:44, B:42) A로부터 1비트를 B로 이동하여 재할당해야 한다. B로 재할당되는 첫 번째 비트 인덱스를 라 할 때, A, B로 할당되는 비트 인덱스들의 집합 는 , 이다.

위에서 언급한 시나리오를 수식화하여 표현하면 다음과 같다.

천공 비트 수 (천공 인덱스 집합(천공 패턴): , ), 부호율 R=0.5에서의 정보비트 인덱스 집합을 라 할 때, 인 경우 , 이며 이다. 반면 인 경우 이다. 또한 로 2비트만큼 추가 천공하게 되는 경우 , 이며 가 증가할 때 는 에서 로 이동되는 번째 비트 인덱스이다. 이 때 는 정보비트들의 다이버시티를 최대화하도록 결정될 수 있으며, 다양한 값에 대해 를 순서대로 탐욕적으로 결정하여 높은 부호 다이버시티가 확보될 수 있다.

위의 방법은 부호 단축 상황에서도 동일하게 적용될 수 있다. 부호길이가 8인 극부호()가 2비트 단축()되면, A, B로 각각 3비트씩 할당될 수 있다. 단축은 대체로 신뢰도가 높은 소스비트에 대응하는 부호어 비트부터 단축되며, 인 경우 기존에 A로 할당되었던 4비트 중 2비트가 단축되므로(A:42, B:44) (천공과는 달리) B로부터 1비트가 A로 이동 되어야 한다. A로 이동 되는 첫 번째 비트 인덱스를 라 할 때, A로 이동되는 비트 인덱스들의 집합은 , 이다.

단축 비트 수 , 부호율 에서 정보비트 인덱스 집합 에 대해 인 경우 , 이다. 또한 로 2비트 추가 단축하는 경우 , 이며 가 증가할 때 는 에서 로 이동시키는 비트 인덱스이다. 와 마찬가지로 역시 정보비트들의 다이버시티가 향상되도록 결정될 수 있으며, 정해진 에 대해 최적화된 값들을 결정함으로써 높은 다이버시티가 확보될 수 있다.

위의 과정을 통해 결정된 값과 값들을 가지고 다양한 천공/단축 상황에서 높은 다이버시티를 확보하기 위해 비트들을 재할당할 수 있으며, 이를 운용하기 위해 본 개시에 따른 실시예들에서는 '보조 시퀀스(auxiliary sequence) , (는 의 길이)'를 도입한다. 이 때 는 전술한 바와 같이 천공된 극부호에 대해 블록 B에서 A로 이동시키는 (번째 비트 인덱스이며, 는 단축된 극부호에 대해 블록 A에서 B로 이동시키는 (번째 비트 인덱스이다. 다시 말해, 통상 부호길이가 인 경우, 절반 이상의 비트를 단축하거나 천공하는 경우는 발생하지 않으므로 보조 시퀀스의 길이는 이하의 길이로 정할 수 있다. 천공을 위한 보조 시퀀스 및 단축을 위한 보조 시퀀스를 생각할 수 있으면, 본 발명에서는 편의 상 천공 및 단축을 위한 두 시퀀스(sequence)를 연접한 하나의 보조 시퀀스를 고려하기로 한다. 가능한 최대 천공이나 단축의 길이를 고려하면, 보조 시퀀스 의 앞쪽 은 천공 모드 시 블록 A에서 B로 이동시킬 비트 인덱스들의 시퀀스이며, 시퀀스의 뒷부분은 은 단축 모드 시 리소스 B에서 A로 이동시킬 비트들의 인덱스 시퀀스이다. 본 명세서에서는 서로 다른 페이딩 블록에 같은 수만큼의 변조된 부호어 비트들을 할당하는 예제로 서술하고 있으나, 과 같이 서로 다른 수만큼의 변조된 부호어 비트들을 할당하게 되는 경우에도, 위에서 정의한 보조 시퀀스를 기반으로 더 많은 (혹은 적은) 수의 비트가 재할당될 수 있다.

도 27은 레이트-매칭(Rate-matching)이 적용되지 않은 극부호 모부호어(mother code) 와 6비트가 천공된 극부호의 일 실시예에 따른 보조 시퀀스를 기반으로 다이버시티를 할당하는 방법을 설명하기 위한 도면이다.

도 27을 참조하면, 으로 가정한다. 그리고 에 대해 미리 정의된 보조 시퀀스 를 활용해 천공이나 단축된 극부호에 대해 각 리소스 블록으로 할당할 변조 부호어 비트 인덱스들을 결정한다. Rate-matching이 없는 경우 로 할당함으로써 다이버시티-2를 보장한다. 천공된 극부호의 경우 미리 정의한 보조 시퀀스 을 기반으로 블록 A에서 B로 이동시킬 비트들을 결정한다. 예컨대 위 예제와 같이 의 6비트가 천공되는 경우, , 이다.

도 28은 레이트 매칭(Rate-matching)이 없는 극부호 모부호 경우와 2비트가 단축된 극부호의 일 실시예에 따른 보조 시퀀스에 따라 다이버시티를 할당하는 방법을 설명하기 위한 도면이다.

천공과 단축 모두 도 28에 주어진 보조 시퀀스 를 사용해 이동시킬 비트를 결정한다. 단축된 극부호의 경우 미리 정의한 보조 시퀀스를 기반으로 블록 B에서 A로 비트를 이동시킨다. 도 28에 도시된 바와 같이 (: 단축되는 비트들의 인덱스 집합; 단축 패턴)의 인덱스를 갖는 2비트가 단축되는 경우 이고, 이다. 이 때 이동시킬 비트의 우선순위를 결정하는 방법은 후술하도록 한다. 사용자 정의에 따라, 인 부호길이마다 1개의 보조 시퀀스를 정의하여 사용하거나(), 에 해당하는 단일 보조 시퀀스를 정의하여() rate-matching에 대응할 수 있다. 이 때 길이 이하의 다수의 변형 극부호에 대응하는 단일 보조 시퀀스를 사용하는 경우는 일정 수준의 성능(혹은 다이버시티) 타협이 필요할 것이다.

혹은, 극부호 시퀀스를 기반으로 한 인터리빙 시퀀스와 보조 시퀀스를 함께 사용하는 대신, 보조 시퀀스가 인터리빙 시퀀스에 반영되도록 하나의 통합된 시퀀스를 정의하여 활용할 수도 있다. (즉, 부호 변형(code modification)이 없을 때의 A, B 블록으로의 할당과, 부호 변형(code modification)을 위한 보조 시퀀스를 통한 재할당 과정을 하나의 통합 시퀀스로 정의할 수 있다.) 이 통합 시퀀스는 단축과 천공에 모두 대응 가능하며, 결과적으로 천공을 위한 보조 시퀀스와 단축을 위한 보조 시퀀스가 서로 대칭 관계에 있으므로 천공을 위한 보조 시퀀스만을 알고 있어도 대칭 관계를 이용하여 전체 통합 시퀀스의 설계가 가능하다.

도 29는 일 실시예에 따른 시퀀스와 보조 시퀀스를 따로 정의하여 변조된 부호어 비트를 리소스 블록들에 할당하는 방법과 통합된 시퀀스를 사용하여 변조된 부호어 비트들을 할당하는 방법을 설명하기 위한 도면이다.

도 29를 참조하면, 에서 6비트 천공 시 부호 시퀀스 기반의 인터리빙 시퀀스와 보조 시퀀스를 함께 사용하는 방법과, 하나의 통합된 시퀀스(i.e., 인터리빙 시퀀스에 보조 시퀀스를 반영하여 설계한 시퀀스)의 변조된 부호어 할당 방법이 개시되어 있다.

부호 시퀀스 기반의 인터리빙 시퀀스와 보조 시퀀스를 함께 사용하는 경우, 에서 가 천공된 후 가 되면서 auxiliary 시퀀스로부터 의 3비트()가 B로 재할당될 수 있다. 즉, 로 할당할 수 있다. 반면 하나의 통합된 시퀀스의 변조된 부호어 할당 방법의 경우 인터리빙 시퀀스에 보조 시퀀스가 반영되도록 재설계하면 이며 인 경우 천공된 비트를 제외하고 앞쪽부터 , 이후의 개의 비트가 각각 A, B블록으로 할당될 수 있다.

1) 천공된 극부호를 위한 보조 시퀀스 결정 방법

극부호가 천공되는 경우에 일 때, 부호어 비트 할당을 위한 보조 시퀀스를 설계하는 기법을 제시한다. 천공된 극부호(punctured polar code)는 부호어 로부터 개의 비트들을 천공해 길이가 인 를 전송한다. 천공된 비트들의 LLR은 0으로 설정되며, 천공된 비트들에 대응하여 -도메인 내에서는 천공되는 비트 수와 같은 개수만큼의 incapable 비트가 생성된다. 즉 를 만족하는 가 생성되며 는 BD (binary domination) 성질을 갖는다.

도 30은, 천공된 극부호를 위한 다이버시티 계산 방법을 설명하기 위한 도면이다.

도 30을 참조하면, 인 극부호의 다이버시티가 업데이트될 수 있다. 먼저 천공되는 비트들에 대응하는 페이딩 확률변수는 로 표기하면, 복호 시 천공비트들에 해당하는 LLR은 0이므로 고정된 페이딩으로 간주될 수 있으며, 0이 된다. 만약 0과 가 만나면, 검사 노드 쪽에 대응하는 업데이트는 두 확률변수의 곱 , 변수 노드 쪽에 대응하는 업데이트는 두 확률변수의 합 로 업데이트될 수 있다.

이 갖는 페이딩 부울 함수는 , 가 갖는 페이딩 부울 함수는 이다. 즉, 의 는 1, 의 는 3이며 인 (2,1) 극부호의 부호 다이버시티는 2이다.

이하에서는, 일 실시예에 따른 천공된 극부호에 대해 다른 리소스로 이동시킬 시퀀스는 알고리즘을 활용하여 최적화할 수 있다. 값을 결정하기 위한 알고리즘 3은 다음과 같다.

보조 시퀀스 설계의 예시로 PW 기반의 부호 시퀀스에 대해 보조 시퀀스를 결정하는 방법을 설명한다. 인 부호 에 대해, rate-matching이 없는 경우 (극부호 모부호의 경우) 이 최적의 다이버시티 할당 패턴이다. 만약 개의 비트가 천공되는 경우, 신뢰도가 가장 높은 개의 비트들이 다이버시티-2(혹은 =3)을 갖도록 값이 결정되어야 한다. 즉, 의 정보집합 ()의 부호 다이버시티가 2가 되도록 한다. 예컨대 이면 인덱스가 인 비트들이 =3이 되도록 값이 결정되어야 하며, 이면 인덱스가 인 비트들이 =3이 되도록 값이 결정되어야 한다.

에 포함된 비트 )가 VN 업데이트 과정에서 만나는 자기 자신을 제외한 인접 직접 경로 인덱스(adjacent direct path index)들의 집합을 라 표현한다. 여기서 직접 경로라는 것은 모든 부/복호 스테이지의 번째 시볼들을 연결하는 경로를 의미한다. 이러한 번째 심볼과 양극화 관게에 있는 직접 경로들의 인덱스의 집합이 가 된다. 이 때 이면 결과적으로 정보비트들이 높은 확률로 다이버시티-2를 가지는 것으로 기대할 수 있다. 반면, 이면 다이버시티-2를 보장할 수 없고 이들에 대해 '깊이-2 양극화(depth-2 polarization)' 업데이트 과정이 추적될 수 있다.

표 6. 일 때 에 포함된 비트들의 인접 경로 인덱스

예컨대 인 극부호의 정보집합은 이며, 이다. 또한 이며 의 후보집합은 이다. 에는 적어도 하나의 비트가 에 포함되어 있다. 결과적으로 높은 확률로 해당 인덱스를 갖는 소스비트들이 다이버시티-2를 갖는 것으로 기대한다. 하지만 는 모든 비트들이 에 포함되므로 다이버시티-2를 보장할 수가 없게 되고, 이들에 대해서 부호 시퀀스 의 순서대로 깊이-2 양극화 까지의 다이버시티 추적이 수행된다. 본 개시의 실시예에서는 이들의 다이버시티를 최대화하도록 값을 결정한다.

알고리즘 동작에 대한 추가적인 설명을 위하여 이분 그래프 상에서 복호 과정에 따른 메시지 별 페이딩 부울 함수를 로 정의한다. 여기서 는 직접 경로 및 심볼 인덱스이고, 는 깊이(depth) 혹은 층 인덱스이다. 이 때, 직접 경로 인덱스(direct path index)는 와 를 연결하는 경로 상의 공유되는 인덱스 를 의미한다. 또한, 깊이 인덱스 는 에서 스테이지(stage) 인덱스를 뺀 값으로 실제 채널에서 양극화된 정도를 의미한다. 참고로 깊이-인덱스는 이 도메인에 해당되는 반면, 스테이지 인덱스는 도메인부터 인덱싱이 시작된다.

인덱스가 7(0111)인 비트는 깊이-1 양극화 시 인덱스가 15인 비트와 만나 CN 연산을 수행하고(: 깊이-에서 직접 경로 인덱스 에 대응하는 페이딩 부울 변수), 깊이-2에서는 인덱스가 3인 비트와 만나 VN 연산을 수행한다. 이 때 인덱스가 3인 비트에 해당하는 페이딩 함수는 깊이-1에서 인덱스가 11인 비트와 CN 연산을 수행한 후 업데이트된 확률변수이다. 깊이-2 양극화 과정을 수행한 후 업데이트된 페이딩 함수는 수학식 8과 같이 주어진다.

[수학식 8]

이고, 는 이동시키지 않은 상태에서는 모두 A를 가지므로, 이다. 만약 이나 을 B로 옮기면, 로 기존의 A에 비해 중간 다이버시티(intermediate diversity)가 열화 되므로, 를 값을 결정하기 위한 후보들의 인덱스 집합이라 할 때 7과 15를 에서 제외될 수 있다.

다음으로 직접 경로 인덱스가 12인 경로에 대해서 깊이-2에서의 페이딩 함수는

이고, , 는 이동하지 상태에서는 A이므로 (이다. 만약 을 B로 옮기면, 로 기존의 A+B에 비해 중간 다이버시티가 열화 되므로 12 역시 에서 제외될 수 있다 ().

인덱스가 10인 비트에 해당하는 깊이-2에서의 페이딩 확률변수는

이고, 은 이동시키지 않은 상태에서는 A이므로 (=3)이다. 만약 또는 을 B로 옮기면 가 되므로, 기존의 A+B에 비해 중간 다이버시티(intermediate diversity; depth-k diversity (1<k<n))가 열화 된다. 따라서 10과 14 역시 에서 제외될 수 있다 (). 위의 과정은 를 만족하는 에 대해 depth-2 열화 를 유발하는 비트들을 제외하는 과정이다. 이제 다시 로 돌아가서, 이다. 이다. 이 때 을 B로 이동하면 로 을 만족하므로, 이다.

표 7. 일 때 에 포함된 비트들의 인접 경로 인덱스

인 경우, 이다. 인 극부호의 정보집합은 이며, 이다. 그리고 B에서 A로 이동할 비트 를 결정하기 위한 후보 인덱스 집합은 이다. 이 때 이지만, 이므로 일 실시예에 따른 전자 장치는 인덱스가 11, 7, 12인 비트들에 대한 다이버시티를 추적한다.

먼저 인덱스가 11인 비트에 해당하는 깊이-2에서의 페이딩 부울 함수는

로 주어진다. 이고 ,는 이동시키지 않은 상태에서 모두 를 가지므로 이다. 이 때 , 둘 중 어느 하나를 옮겨도 의 열화 는 발생하지 않으므로 해당 인덱스를 후보 집합에서 제외하지 않는다. 그 다음 인덱스가 7인 비트는

이고 은 이동시키지 않은 상태에서 이므로 이다. 만약 둘 중 하나를 옮기면 로 중간 다이버시티가 낮아지므로 에서 7과 15가 제외될 수 있다.

인덱스가 12인 비트의 경우

이고, , 은 이동시키지 않은 상태에서는 A이므로 (=3)이다. 만약 를 이동하면 다이버시티가 열화 되므로 에서 12를 제거한다 (). 에서와 마찬가지로 위의 과정은 를 만족하는 에 대해 depth-2 다이버시티 열화 를 유발하는 비트들을 제외하는 과정이다. 이제 다시 11(1011)로 돌아가서, (항상 =1)이다. 따라서, 일 실시예에 따른 전자 장치는 depth-3 이후의 과정에서 중간 단계 를 증가시키는 방향으로 B로의 이동 비트를 결정할 수 있다. 인덱스가 11인 비트는 Depth-3 이후에는 모두 VN 연산이 일어나며, 인덱스가 9와 10에 해당하는 경로와 만나 다이버시티 업데이트가 이루어진다. 경로 인덱스 9의 경우 depth-2 다이버시티를 보면 , 10의 경우 이다. 이 때 이나 이 B로 이동되는 경우 의 훼손이 발생하므로 인덱스 13과 14 역시 에서 제외한다 (). 이 둘 중 어떤 것을 선택해도 무방하며, 이 경우에는 이 인덱스를 갖는 소스비트의 신뢰도가 더 높은 것이 로 선택될 수 있다. 따라서 이다.

표 8. 일 때 에 포함된 비트들의 인접 경로 인덱스

인 경우, 이다. 또한 는 B에서 A로 이동할 값을 결정하기 위한 후보 비트 인덱스 집합이다. 인 극부호의 정보집합은 이며, 이다. 이 때 이지만, 이므로 일 실시예에 따른 전자 장치는 인덱스가 14, 13, 11, 7인 비트들에 대한 다이버시티를 추적한다.

인덱스가 14인 비트에 해당하는 깊이-2에서의 페이딩 확률변수는

이고, 이다. 이동시키지 않은 상태에서 이므로 14는 후보로 유지한다. 또한 비트 인덱스가 13인 비트에 해당하는 깊이-2에서의 중간 페이딩 확률변수는

이고, 이므로 이다. 이동시키지 않은 상태에서는 이고, 이들 중 한 비트가 B로 이동되어도 열화 되지 않으므로 후보로 보유한다. (). 인덱스 11의 깊이-2에서의 페이딩 확률변수는

이다. 이므로 이다. 이동시키지 않은 상태에서는 이고 이들 중 한 비트가 B로 이동되어도 열화 는 되지 않으므로 7과 15는 후보로 보유한다. 비트 라인 7의 깊이-2에서의 페이딩 부울 함수는

이다. 이므로 이다. 이동시키지 않으면 이나, 한 비트가 B로 이동되면 로 열화 되므로 7과 15를 후보에서 배제한다. 즉, 로 업데이트될 수 있다. 에서와 마찬가지로 위의 과정은 를 만족하는 에 대해 depth-2 다이버시티 열화 를 유발하는 비트들을 제외하는 과정이다. 다시 비트 인덱스 12를 조사해 보면 이다. 인덱스 11의 경우 이어서 =1이므로 depth-3 이후의 양극화 과정에서 중간 다이버시티 혹은 값을 개선시키는 것이 좋다. 직접 경로 인덱스 11은 depth-3과 4에서 각각 경로 9와 경로 10을 만나는데, , 이다. 따라서 9와 13은 이동 시 값의 열화 를 유발하므로 에서 제외하고 (), 은 열화를 유발하지 않으므로 후보로 유지한다. 이 때 조건에 맞지 않는 모든 비트들을 제외한 후 남은 내 원소들 중 가장 신뢰도가 높은 소스비트에 대응하는 인덱스인 가 로 결정될 수 있다 ().

표 9. 일 때 에 포함된 비트들의 인접 경로 인덱스

인 경우, 이다. 인 극부호의 정보집합은 이며, 이다. 이 때 이지만, 이므로 인덱스가 14, 13, 11인 비트들에 대한 다이버시티를 추적한다. 비트 인덱스 14의 경우 는 항상 이다. 13의 경우 이다. 이 두 비트 모두 depth-2 중간 다이버시티의 열화 를 유발하지 않으므로 에 보유한다. 11의 경우 이다. 두 비트 모두 중간 다이버시티의 열화 를 유발하지 않으므로 해당 비트들을 에서 제거하지 않는다. 이후 depth-3 이후 과정을 통해서도 제거되는 비트가 없으므로, 이들 중 신뢰도가 가장 높은 소스비트에 대응하는 인덱스가 로 결정될 수 있다 (). 따라서, 에서 천공을 위한 보조 시퀀스는 이다.

2) 단축된 극부호를 위한 보조 시퀀스 설계 방법

이하에서는, 극부호가 단축되는 경우에 일 때, 부호어 비트 재할당을 위한 일 실시예에 따른 보조 시퀀스 설계 방법을 설명하도록 한다. 단축된 극부호(shortened polar code)는 부호화 시 단축할 도메인 내 개의 비트들을 잘 골라내어 0으로 고정하면, 도메인에서도 개만큼의 비트값이 0으로 고정되어 이들을 전송하지 않는다. 단축 역시 를 만족하며 는 binary domination을 만족해야 한다. 5G-NR 표준에서는 주로 의 중간-높은 부호율 영역에서 단축이 고려된다.

도 31은 단축된 극부호의 다이버시티 업데이트 방법을 설명하기 위한 도면이다.

도 31을 참조하면, 이다. 단축되는 비트들의 페이딩 확률변수는 로 표기하며 이 비트들은 복호 시 정확하게 아는 정보이므로 무한대의 LLR을 갖는 것과 동치이며, 대응되는 페이딩 는 1로 표시할 수 있다. 만약 와 가 만나면, 검사 노드 쪽에 대응하는 업데이트는 두 확률변수의 곱 (천공의 경우 ), 변수 노드 쪽에 대응하는 업데이트는 두 확률변수의 OR 연산인 (천공의 경우 로 항상 업데이트된다. 그림 31의 경우, 이 갖는 페이딩 확률변수는 , 이 갖는 페이딩 확률변수는 이다. 즉, 의 는 1, 의 는 3이며, 인 (2,1) 극부호의 다이버시티는 2이다.

이하에서는 일 실시예에 따라 단축된 극부호에 대해 다른 리소스로 할당될 비트값을 결정하는 방법을 설명하도록 한다. 예를 들어, 의 경우, 부호 에 대해, rate-matching이 없는 경우 이 최적의 다이버시티 할당 패턴이다. 하지만, 만약 비트가 단축된 극부호의 경우, 신뢰도가 가장 높은 개의 비트들이 다이버시티-2 (혹은 =3)을 갖도록 값이 결정될 수 있다. 이 때, 천공되는 비트에 대응하는 incapable 비트들은 대체로 신뢰도가 매우 낮은 소스비트들이어서 정보집합에 영향을 주지 않는 반면, 단축되는 비트들은 대체로 양극화 신뢰도가 매우 높은 비트들이어서 정보집합이 크게 바뀔 수 있다.

일 실시예에 따른 전자 장치는 에서의 정보집합 ()의 부호 다이버시티가 2가 되도록 다른 리소스로 할당될 비트 값을 결정할 수 있다. 예컨대 ()이면 인덱스가 인 비트들이 =3이 되도록 값이 결정되어야 하며, ()이면 인덱스가 인 비트들이 =3이 되도록 값이 결정되어야 한다.

천공 때와 마찬가지로 에 포함된 비트 )가 VN 업데이트 과정에서 만나는 자기 자신을 제외한 인접 경로 인덱스(adjacent path index)들의 집합을 라 표현한다. 앞에서와 동일하게 이면 다이버시티-2를 보장할 수 없고 이들에 대해 '깊이-2 양극화(depth-2 polarization)' 업데이트 과정을 추적한다.

표 10. 일 때 에 포함된 비트들의 인접 경로 인덱스

예컨대 인 극부호의 정보집합은 이며, 이다. 먼저 첫 번째 이동할 비트 를 결정하고자 한다. 이 때, , 인 경우에 대한 depth-2 다이버시티를 조사해서 결정하고자 하며, 의 후보집합은 이다. 다시 말해, 는 값을 결정하기 위한 후보 비트들의 인덱스 집합이다. 에는 적어도 하나의 비트가 에 포함되어 있으므로 다이버시티-2가 보장된다고 가정한다. 하지만 는 모든 원소들이 에 포함되므로 다이버시티-2를 보장할 수가 없게 되고, 이들에 대해 부호 시퀀스 의 순서대로 (예: (12,10,9,6) ) 깊이-2 양극화까지의 다이버시티 추적을 수행한다. 천공에서와 같이 이들의 다이버시티를 최대화하도록 값을 결정한다.

인덱스가 12인 비트는 깊이-2 양극화 과정을 수행한 후 업데이트된 페이딩 확률변수가 아래와 같다.

이 때 이고 는 최초로 B이므로 이동시키지 않은 최초의 확률변수는 이다. 또한 이들 중 어떠한 비트를 이동하더라도 depth-2 중간 단계에서 계산된 의 열화 는 없으므로 은 유지한다. 다음으로 인덱스가 10인 비트는

이며, 이다. 결국 이다. 이동시키지 않는다면 이나, 2를 이동하는 경우 로 depth-2 중간 다이버시티가 열화 되므로 2를 에서 제거한다 (). 인덱스가 9인 비트는

이며, 이므로 이동시키지 않은 경우의 확률변수는 이다. 이 때 인덱스가 1이거나 5인 비트가 이동되면 로 열화 되므로 1과 5를 에서 제거한다 (). 마지막으로 인덱스가 6인 비트의 depth-2 다이버시티는

으로 주어지며, 이므로 이동시키지 않은 경우의 는 이다. 이 경우 어떤 비트를 이동하여도 중간 단계 다이버시티가 열화 되지 않으므로 를 유지한다. 위 과정은 depth-2 양극화 과정에서 의 열화 를 유도하는 비트들을 제거하는 과정이다.

다음 과정에서는 fine-tuning을 통해 (i.e., 깊이-3 이상의 업데이트 관찰) 다이버시티-2를 갖는 비트를 탐색한다. 인덱스가 12,10,9인 비트는 깊이-2에서 다이버시티-2를 만족한다. 반면, 6은 비트 이동 없이는 깊이-2에서 다이버시티-2를 보장하지 못한다. 이기 때문이다. 따라서 깊이-3으로 확장한다. 깊이-3에서는 을 만나는데, 는 어떠한 비트의 이동도 없는 경우에 를 가지나, '4'를 이동하는 경우 가 되어 다이버시티-2를 만족한다. 따라서 다.

표 11. 일 때 에 포함된 비트들의 인접 경로 인덱스

예컨대 인 극부호의 정보집합은 이며, 이다. 또한 , 이며 의 후보집합은 이다. 에는 적어도 하나의 비트가 에 포함되어 있으므로 다이버시티-2가 보장된다고 가정한다. 하지만 는 모든 비트들이 에 포함되므로 다이버시티-2를 보장할 수가 없게 되고, 이들에 대해 부호 시퀀스 의 순서대로 깊이-2 양극화까지의 다이버시티 추적을 수행한다.

먼저 인덱스가 12인 비트는 깊이-2 양극화 과정을 수행하면

이다. 이고, 이동시키지 않은 은 이므로, 최초의 확률변수는 이다. 또한 어떠한 비트를 이동하더라도 depth-2 중간 단계 의 열화 는 없으므로 는 유지한다. 다음으로 인덱스가 10인 비트는

이다. 이고 이동시키지 않은 은 이므로 이다. 만약 을 이동하면 열화 가 발생하므로 에서 2를 제거한다. 비트 인덱스 6은 에서 로 이동해도 의 변화에 영향을 주지 않으므로 보유한다. (). 다음으로 인덱스가 9인 비트는

이다. 이고 이동시키지 않은 이므로 이다. 만약 을 이동하면 열화 가 발생하므로 에서 1이 제거된다. 일 실시예에 따른 전자 장치는 5는 이동해도 에 영향을 주지 않으므로 이를 보유한다 (). 인덱스가 6,5인 비트는

이며 이고 이동시키지 않은 이므로 이다. 의 열화 를 유발하는 비트는 없으므로 6의 경우 에 변화를 주지 않는다. 인덱스 5의 경우 이고 이동시키지 않은 이므로 이다. 이동 시 열화 를 유발하는 비트는 없으므로 보유한다(). 위의 과정을 통해 depth-2 양극화 과정에서 의 열화 를 유발하는 비트들이 제거될 수 있다.

일 실시예에 따른 전자 장치는 다음 과정에서 깊이-3 이상의 업데이트를 관찰하며 다이버시티-2를 갖도록 하는 이동 비트를 결정할 수 있다. 비트 인덱스 7,12,10,9는 깊이-2에서 다이버시티-2가 달성될 수 있다. 반면 인덱스 6과 5의 이동 없이는 깊이-2에서 다이버시티-2가 보장되지 않는다.

6의 경우 깊이 3에서 와 VN 연산으로 만나므로 =3을 갖게 된다. 반면 5의 경우(B) 깊이-3에서 과 만난다. 만약 이 A로 이동하면 CN 연산을 통해 AB로 업데이트되므로 3은 이동할 수 없다 (). 이 때까지도 5는 =3으로 상향되지 못하므로 전자 장치는 깊이-4의 업데이트를 관찰할 수 있다. 깊이-4에서 인데, 이들 중 한 비트가 이동되면 의 degrade가 발생하므로 0과 8을 에서 제외될 수 있다. 위 과정을 통해 업데이트된 은 이며, 이들 중 더 신뢰도가 낮은 비트가 으로 선택될 수 있다.

결국, 깊이-2 양극화 과정에서 열화 를 유발하는 비트가 후보에서 제외되고, 깊이-3 이후 양극화 시 =3을 보장하는 방법으로 값들이 결정될 수 있다. 일 실시예에 따른 전자 장치는 위의 방법을 재귀적으로 수행하여, 으로 결정할 수 있다.

1)의 천공과 2)의 단축을 한꺼번에 운용하기 위해 '보조 시퀀스'가 정의될 수 있으며, 두 과정을 통해서 형성된 두 보조 시퀀스를 연접하여 통합된 보조 시퀀스 하나로 사용할 수 있다. 예를 들어 보조 시퀀스 의 앞쪽 은 천공, 뒤쪽 은 단축을 위해 사용될 수 있다. 의 경우 이다. 예컨대 4비트가 천공되는 경우 에 포함된 인덱스를 갖는 비트가 리소스 B로 이동되는 비트들이며, 6비트가 단축되는 경우 의 비트가 리소스 A로 이동되는 비트들이다. 단축을 위한 시퀀스 결정 방법은 위와 같은 depth-2 열화 방지 및 이후 depth에서의 upgrade 방법을 통해 최적화 될 수 있으나, 천공을 위해 결정된 시퀀스의 1의 보수 시퀀스로 direct하게 결정될 수도 있다.

예컨대 천공을 위한 서브-보조 시퀀스는 인데, 이 인덱스들의 각각의 1의 보수는 으로, 경험적으로 설계된 위의 방법과 같은 인덱스 시퀀스를 갖는다. 즉, 부호길이 에 대해 정의된 보조 시퀀스 은, 천공을 위한 보조 시퀀스 과 단축을 위한 보조 시퀀스 의 연접 으로 구성될 수 있다. 즉, 이다.

도 32는 SC 복호 하에서, 정보 비트 수에 따라 BLER=0.1%를 달성하는 요구 SNR[dB]을 인터리버 유형에 따라 나타낸 그래프이다. y값이 작을수록 인터리버의 성능이 우수하다.

도 32는, 2-블록 페이딩 채널을 가정한다. 도 32를 참조하면, 전술한 종래 인터리버의 성능 대비 일 실시예에 따른 인터리빙 방법의 성능이 가장 우수함을 확인할 수 있다. 특히 종래 기술들 중에서 가장 성능이 좋았던 삼각 인터리버 대비, 일 실시예에 따른 인터리버는 관심 부호율 영역인 중간 부호율에서 큰 성능 이득을 갖는다. 구체적으로 특정 부호 파라미터의 경우 5dB 내외의 성능 이득을 확보할 수 있으며, 해당 영역에서 발명 인터리버는 다이버시티-2를 보장하는 반면 종래 인터리버들은 다이버시티가 낮은 비트가 정보집합에 포함되어 상대적으로 저하된 성능을 갖는다.

도 33은 일 실시예에 따른 인터리빙 방법의 AWGNC에서의 성능을 설명하기 위한 그래프이다.

도 33을 참조하면, , 16QAM 변조 시, SC 복호(), SCL 복호(), 11비트 CRC 부호를 활용한 SCL 복호() 성능을 확인할 수 있다.

구체적으로, 복호 성능은 BLER=0.1%를 달성하는 요구 SNR[dB]을 나타낸 것으로, 그 값이 작을수록 성능이 우수하다. 도 33의 그래프를 통해, 인터리버를 적용하지 않은 경우에 비해 블록 인터리버의 성능이 소폭 우수하나, 삼각 인터리버가 훨씬 우수한 성능을 가지는 것을 확인할 수 있다. 이는 고차변조 시 삼각 인터리버가 심볼 내 페이딩 효과를 전반적으로 잘 분산하기 때문이다. 또한, 일 실시예에 따른 인터리버 역시 삼각 인터리버와 마찬가지로 거의 같은 수준의 성능을 유지하는 것을 확인할 수 있다.

도 34는 AWGNC에서 rate-matching을 고려한 경우에 일 실시예에 따른 인터리빙 방법의 성능을 설명하기 위한 도면이다. 구체적으로 인 경우 데이터 크기(에 따라 복호 성능을 나타내었는데, 예를 들어 인 경우 이므로 로부터 4비트 천공한 경우에 블록 오율 0.1%를 달성하는 요구 SNR[dB]이다. Rate-matching을 고려한 경우에도 발명 인터리버의 성능이 AWGNC에서의 성능이 삼각 인터리버와 동등한 수준으로 유지되는 것을 확인할 수 있다.

도 35는 다양한 복호 방법에 따른 일 실시예에 따른 인터리빙 방법의 성능을 설명하기 위한 그래프이다.

도 35에는 다양한 복호 방법에 대해, 부호율 별로 블록 오율 0.1%를 달성하는 요구 SNR에 대한 그래프가 도시되어 있다. 일 실시예에 따른 인터리버는 종래 인터리버 유형들에 비해 SC 복호 상에서 우수한 성능을 가지고, SCL, CRC-aided SCL에서도 성능이 유지되는 것을 확인할 수 있다. 또한, 부호길이가 커질 때 일 실시예에 따른 인터리버의 종래 삼각 인터리버 대비 높은 다이버시티를 갖는 영역이 넓어지므로 이에 따른 성능 이득 폭 역시 넓어진다.

도 36은 인터리버 유형과 천공 비트 수에 따라 소스비트들이 갖는 다이버시티를 부호 시퀀스 의 순서대로 나타낸 도면이다.

도 36에서 ) 로 가정하며, 블록 채널 인터리버, 삼각 채널 인터리버, 일 실시예에 따른 인터리버의 소스비트들이 가는 다이버시티, 가 부호 시퀀스 순서대로 제공된다.

구체적으로 각 인터리버 유형들에 대해 첫 번째 열은 신뢰도가 높은 비트들의 인덱스부터 내림차순으로 표현한 것이며, 두 번째 열은 rate-matching이 없을 때, 3-9번째 열은 rate-matching 시 를 나타낸다. 다이버시티(혹은 ) 분석 결과 (i.e., no rate-matching; plain 극부호) 시에는 전술한 바와 같이 일 실시예에 따른 인터리버가 에서 다이버시티-2를 갖는다. 즉, 에서 정보집합 내 모든 비트들의 =3을 갖는다. Rate-matching이 고려되지 않은 경우뿐만 아니라 여러 비트들이 천공되는 경우에도 일 실시예에 따른 인터리버는 가장 안정적으로 정보비트들에 높은 를 할당할 수 있다. 예컨대 삼각 인터리버는 천공 비트 수가 12,14일 때 까지만 다이버시티-2를 보장하나, 일 실시예에 따른 인터리버는 까지 다이버시티-2를 보장한다.

도 37은 인터리버 유형에 따른 복호 성능을 설명하기 위한 그래프이다.

도 37을 참조하면, 일 때 인터리버 유형에 따라 SNR vs. BLER 그래프가 도시되어 있다. 구체적으로 왼쪽 그래프는 (108,36) 부호, 오른쪽 그래프는 (88,33) 극부호의 성능을 나타낸다. 해당 파라미터에서 변형된 일 실시예에 따른 인터리버는 기존 기법에 비해 더 가파른 기울기 곡선을 가지는 것을 확인할 수 있으며, 특히 (88,33) 극부호에서는 유일하게 다이버시티-2를 보장한다. 이 때 BLER=0.1%를 달성하는 요구 SNR 이득은 약 6-7dB 내외이다.

도 38은 인터리버 유형과 단축 비트 수에 따라 소스 비트들이 갖는 다이버시티를 부호 시퀀스 순서대로 나타낸 도면이다.

도 38을 참조하면, 의 shortening 적용 시, 블록 채널 인터리버, 삼각 채널 인터리버, 일 실시예에 따른 인터리버에 대한 소스 비트들이 갖는 다이버시티 가 부호 시퀀스 의 순서대로 도시되어 있다.

일 실시예에 따른 인터리버는 rate-matching이 없는 경우 에서 항상 다이버시티-2를 갖는다. 즉, 에서 정보집합 내 모든 비트들의 =3을 갖는다. 그리고 블록 인터리버 나 삼각 인터리버 에 비해 다양한 단축 환경에서 높은 최대 정보 비트 수 를 가져 큰 성능 이득을 확보할 수 있다.

도 39는 극부호의 단축 성능을 분석하기 위한 그래프이다.

도 39를 참조하면, 에 대해 (20,9) 극부호의 단축 성능이 도시되어 있으며, 이 때 종래 기법들에 비해 일 실시예에 따른 인터리버는 다이버시티-2를 가져 큰 성능 이득을 얻을 수 있음을 확인할 수 있다.

도 40은 일 실시예에 따른 인터리빙 방법이 적용된 신호를 송신하는 전자 장치의 블록도이다.

도 40을 참조하면, 전자 장치(4000)는 송수신부(4010), 프로세서(4020), 및 메모리(4030)로 구성될 수 있다. 전술한 전자 장치(4000)의 극 부호를 송신하는 방법에 따라, 전자 장치(4000)의 송수신부(4010), 프로세서(4020), 및 메모리(4030)가 동작할 수 있다. 다만, 전자 장치(4000)의 구성 요소가 전술한 예에 한정되는 것은 아니다. 예를 들어, 전자 장치(4000)는 전술한 구성 요소들 보다 더 많은 구성 요소를 포함하거나 더 적은 구성 요소를 포함할 수도 있다. 일 실시예에서, 송수신부(4010), 프로세서(4020), 및 메모리(4030)는 하나의 칩(chip) 형태로 구현될 수도 있다. 또한, 프로세서(4020)는 하나 이상의 프로세서를 포함할 수 있다.

송수신부(4010)는 전자 장치(4000)의 수신부와 전자 장치(4000)의 송신부를 통칭한 것으로서, 다른 전자 장치 또는 네트워크 엔티티(Network Entity)와 신호를 송수신할 수 있다. 다른 전자 장치 또는 네트워크 엔티티와 송수신하는 신호는 제어 정보 및 데이터를 포함할 수 있다. 이를 위해, 송수신부(4010)는 전송되는 신호의 주파수를 상승 변환 및 증폭하는 RF 송신기와, 수신되는 신호를 저 잡음 증폭하고 주파수를 하강 변환하는 RF 수신기 등으로 구성될 수 있다. 다만, 이는 송수신부(4010)의 하나의 실시예이며, 송수신부(4010)의 구성 요소가 RF 송신기 및 RF 수신기에 한정되는 것은 아니다.

또한, 송수신부(4010)는 무선 채널을 통해 신호를 송수신하기 위한 기능들을 수행할 수 있다. 예를 들어, 송수신부(4010)는 무선 채널을 통해 신호를 수신하여 프로세서(4020)로 출력하고, 프로세서(4020)로부터 출력된 신호를 무선 채널을 통해 전송할 수 있다.

메모리(4030)는 전자 장치(4000)의 동작에 필요한 프로그램 및 데이터를 저장할 수 있다. 또한, 메모리(4030)는 다른 전자 장치 또는 네트워크 엔티티로부터 획득되는 신호에 포함된 제어 정보 또는 데이터를 저장할 수 있다. 메모리(4030)는 롬(ROM), 램(RAM), 하드디스크, CD-ROM 및 DVD 등과 같은 저장 매체 또는 저장 매체들의 조합으로 구성될 수 있다. 또한, 메모리(4030)는 별도로 존재하지 않고 프로세서(4020)에 포함되어 구성될 수도 있다. 메모리(4030)는 휘발성 메모리, 비휘발성 메모리 또는 휘발성 메모리와 비휘발성 메모리의 조합으로 구성될 수 있다. 그리고, 메모리(4030)는 프로세서(4020)의 요청에 따라 저장된 데이터를 제공할 수 있다.

프로세서(4020)는 상술한 본 개시의 실시예에 따라 전자 장치(4000)가 동작할 수 있도록 일련의 과정을 제어할 수 있다.

프로세서(4020)는, 극 부호 시퀀스를 구성하는 부호어 비트들의 인덱스에 대해 BD (binary domination) 대칭 여부를 식별할 수 있다. 프로세서(4020)는 부호어 비트들의 인덱스가 BD 대칭을 만족하는 경우, 부호어 비트들에 대응되는 소스 비트들의 신뢰도에 기초하여, 인덱스 오름차순으로 나열된 부호어 (에 인터리빙을 수행할 수 있다. 이 때 AWGN 부호의 정보비트들에 높은 다이버시티를 정렬하도록 하기 위해, 먼저 각 블록들의 페이딩 이벤트를 부울(Boolean) 근사에 기반하여 소스비트들의 다이버시티를 평가하는 방법을 사용하고, BD-대칭인 부호 시퀀스를 인터리버 시퀀스로 사용하여 정보 비트들이 높은 다이버시티를 갖도록 한다. 프로세서(4020)는 인터리빙된 부호어 비트들 각각을 블록들에 할당할 수 있다. 프로세서(4020)는 할당에 기초하여 인터리빙된 부호어 비트들에 블록 별로 모듈레이션을 수행한 결과 생성된 적어도 하나의 심볼을, 블록들 각각에 대응되는 적어도 하나의 리소스 블록을 통해 송신할 수 있다.

일 실시예에 따른 프로세서(4020)는 블록 1과 블록 2에 할당된 부호어 비트 패턴들에 대하여, 각 비트 패턴 내에서 BD 대칭을 깨트리는 부호어 비트 쌍들을 식별할 수 있다. 프로세서(4020)는 식별된 부호어 비트들을 서로 치환할 수 있다. 식별된 부호어 비트들을 서로 치환한 결과 획득된 극 부호 시퀀스에, 인터리빙이 수행될 수 있다.

프로세서(4020)는 극 부호 시퀀스에 천공 또는 단축이 적용된 경우, 블록들 중 제 1 블록에서 제 2 블록으로 이동할 수 있는 후보 부호어 비트들을 결정할 수 있다. 프로세서(4020)는 결정된 후보 부호어 비트들 각각이 이동하는 경우에 대한 다이버시티 값의 변화를 평가 및 식별할 수 있다. 프로세서(4020)는 식별된 다이버시티 값의 변화에 기초하여, 후보 부호어 비트들 중 이동 대상이 되는 적어도 하나의 부호어 비트를 결정할 수 있다.

예를 들어, 프로세서(4020)는 결정된 시퀀스에 포함된 부호어 비트들 각각이 이동하는 경우에 대한 깊이-2 양극화 과정에서의 다이버시티 값을 획득할 수 있다. 프로세서(4020)는 획득한 다이버시티 값과 결정된 시퀀스에 포함된 부호어 비트들 각각이 이동하기 전의 깊이 () 양극화 과정에서의 다이버시티 값을 비교할 수 있다. 비교 결과에 기초하여, 결정된 시퀀스에 포함된 부호어 비트들 중 이동 시 다이버시티 값이 증가하거나 유지되는 비트가 이동 대상이 되는 비트로 결정될 수 있다.

또한, 프로세서(4020)는 깊이 () 양극화 과정에서, 상기 이동 시 다이버시티 값이 증가하거나 유지되는 비트가 식별되지 않은 경우, 깊이 양극화 과정에서의 다이버시티 값을 획득할 수 있다.

일 실시예에 따른 프로세서(4020)는 결정된 적어도 하나의 부호어 비트로 구성된 보조 시퀀스를 기초로, 인터리빙된 부호어 비트들 각각을 블록들에 할당할 수 있다. 일 실시예에 따른 프로세서(4020)는 이동 대상이 되는 적어도 하나의 부호어 비트 및 부호어 비트들에 대응되는 소스 비트들의 신뢰도에 기초한 부호 시퀀스를 이용한 인터리빙을 수행할 수 있다.

도 41은 일 실시예에 따른 인터리빙 방법이 적용된 신호를 수신하는 전자 장치의 블록도이다.

도 41을 참조하면, 전자 장치(4100)는 송수신부(4110), 프로세서(4120), 및 메모리(4130)로 구성될 수 있다. 전술한 전자 장치(4100)의 극 부호를 송신하는 방법에 따라, 전자 장치(4100)의 송수신부(4110), 프로세서(4120), 및 메모리(4130)가 동작할 수 있다. 다만, 전자 장치(4100)의 구성 요소가 전술한 예에 한정되는 것은 아니다. 예를 들어, 전자 장치(4100)는 전술한 구성 요소들 보다 더 많은 구성 요소를 포함하거나 더 적은 구성 요소를 포함할 수도 있다. 일 실시예에서, 송수신부(4110), 프로세서(4120), 및 메모리(4130)는 하나의 칩(chip) 형태로 구현될 수도 있다. 또한, 프로세서(4120)는 하나 이상의 프로세서를 포함할 수 있다.

송수신부(4110)는 전자 장치(4100)의 수신부와 전자 장치(4100)의 송신부를 통칭한 것으로서, 다른 전자 장치 또는 네트워크 엔티티(Network Entity)와 신호를 송수신할 수 있다. 다른 전자 장치 또는 네트워크 엔티티와 송수신하는 신호는 제어 정보 및 데이터를 포함할 수 있다. 이를 위해, 송수신부(4110)는 전송되는 신호의 주파수를 상승 변환 및 증폭하는 RF 송신기와, 수신되는 신호를 저 잡음 증폭하고 주파수를 하강 변환하는 RF 수신기 등으로 구성될 수 있다. 다만, 이는 송수신부(4110)의 하나의 실시예이며, 송수신부(4110)의 구성 요소가 RF 송신기 및 RF 수신기에 한정되는 것은 아니다.

또한, 송수신부(4110)는 무선 채널을 통해 신호를 송수신하기 위한 기능들을 수행할 수 있다. 예를 들어, 송수신부(4110)는 무선 채널을 통해 신호를 수신하여 프로세서(4120)로 출력하고, 프로세서(4120)로부터 출력된 신호를 무선 채널을 통해 전송할 수 있다.

메모리(4130)는 전자 장치(4100)의 동작에 필요한 프로그램 및 데이터를 저장할 수 있다. 또한, 메모리(4130)는 다른 전자 장치 또는 네트워크 엔티티로부터 획득되는 신호에 포함된 제어 정보 또는 데이터를 저장할 수 있다. 메모리(4130)는 롬(ROM), 램(RAM), 하드디스크, CD-ROM 및 DVD 등과 같은 저장 매체 또는 저장 매체들의 조합으로 구성될 수 있다. 또한, 메모리(4130)는 별도로 존재하지 않고 프로세서(4120)에 포함되어 구성될 수도 있다. 메모리(4130)는 휘발성 메모리, 비휘발성 메모리 또는 휘발성 메모리와 비휘발성 메모리의 조합으로 구성될 수 있다. 그리고, 메모리(4130)는 프로세서(4120)의 요청에 따라 저장된 데이터를 제공할 수 있다.

프로세서(4120)는 상술한 본 개시의 실시예에 따라 전자 장치(4100)가 동작할 수 있도록 일련의 과정을 제어할 수 있다.

프로세서(4120)는 다른 전자 장치(예를 들어, 4000)로부터 적어도 하나의 리소스 블록 각각을 통해 수신된 신호에 디모듈레이션을 수행하여 부호어 비트들을 획득할 수 있다.

프로세서(4120)는 기 획득된 상기 부호어 비트들에 대응되는 소스 비트들의 신뢰도에 기초하여, 획득된 부호어 비트들에 디인터리빙을 수행할 수 있다. 프로세서(4120)는 디인터리빙된 부호어 비트들로 구성된 극 부호 시퀀스에 복호를 수행할 수 있다.

프로세서(4120)는 다른 전자 장치(예를 들어, 4000)에서 극 부호 시퀀스에 천공 또는 단축이 적용된 경우, 블록들 중 제 1 블록에서 제 2 블록으로 이동할 수 있는 후보 부호어 비트들 각각이 이동하는 경우에 대한 다이버시티 값의 변화를 기초로, 후보 부호어 비트들 중 이동 대상이 되는 것으로 결정된 적어도 하나의 부호어 비트를 식별할 수 있다. 프로세서(4120)는 식별된 적어도 하나의 부호어 비트 및 극 부호 시퀀스에 기초하여 부호어 비트들에 디인터리빙을 수행할 수 있다.

기기로 읽을 수 있는 저장매체는, 비일시적(non-transitory) 저장매체의 형태로 제공될 수 있다. 여기서, '비일시적 저장매체'는 실재(tangible)하는 장치이고, 신호(signal)(예: 전자기파)를 포함하지 않는다는 것을 의미할 뿐이며, 이 용어는 데이터가 저장매체에 반영구적으로 저장되는 경우와 임시적으로 저장되는 경우를 구분하지 않는다. 예로, '비일시적 저장매체'는 데이터가 임시적으로 저장되는 버퍼를 포함할 수 있다.

일 실시예에 따르면, 본 문서에 개시된 다양한 실시예들에 따른 방법은 컴퓨터 프로그램 제품(computer program product)에 포함되어 제공될 수 있다. 컴퓨터 프로그램 제품은 상품으로서 판매자 및 구매자 간에 거래될 수 있다. 컴퓨터 프로그램 제품은 기기로 읽을 수 있는 저장 매체(예: compact disc read only memory (CD-ROM))의 형태로 배포되거나, 또는 어플리케이션 스토어를 통해 또는 두개의 사용자 장치들(예: 스마트폰들) 간에 직접, 온라인으로 배포(예: 다운로드 또는 업로드)될 수 있다. 온라인 배포의 경우에, 컴퓨터 프로그램 제품(예: 다운로더블 앱(downloadable app))의 적어도 일부는 제조사의 서버, 어플리케이션 스토어의 서버, 또는 중계 서버의 메모리와 같은 기기로 읽을 수 있는 저장 매체에 적어도 일시 저장되거나, 임시적으로 생성될 수 있다.

Claims (22)

1. 제 1 전자 장치가 극 부호를 송신하는 방법에 있어서,
   부호어 비트들에 대응되는 극 부호 시퀀스에 따라, 상기 부호어 비트들에 인터리빙을 수행하는 단계;
   상기 인터리빙된 부호어 비트들 각각을 블록들에 할당하는 단계; 및
   상기 할당에 기초하여 상기 인터리빙된 부호어 비트들에 블록 별로 모듈레이션을 수행한 결과 생성된 적어도 하나의 심볼을, 상기 블록들 각각에 대응되는 적어도 하나의 리소스 블록을 통해 송신하는 단계를 포함하는, 방법.
2. 제1항에 있어서,
   상기 부호어 비트들 중 제 1 블록과 제 2 블록에 할당된 인덱스 패턴 간 BD (binary domination) 대칭을 깨트리는 부호어 비트들을 식별하는 단계; 및
   상기 식별된 부호어 비트들을 서로 치환하는 단계를 더 포함하고,
   상기 부호어 비트들에 인터리빙을 수행하는 단계는,
   상기 치환 후 획득된 부호어 비트들에, 상기 극 부호 시퀀스에 따라 상기 인터리빙을 수행하는, 방법.
3. 제1항에 있어서,
   상기 극 부호 시퀀스에 천공 또는 단축의 부호 변형이 적용된 경우, 상기 블록들 중 제 1 블록에서 제 2 블록으로 이동할 수 있는 후보 부호어 비트들을 결정하는 단계;
   상기 결정된 후보 부호어 비트들 각각이 이동하는 경우에 대한 다이버시티 값의 변화를 식별하는 단계; 및
   상기 식별된 다이버시티 값의 변화에 기초하여, 상기 후보 부호어 비트들 중 이동 대상이 되는 적어도 하나의 부호어 비트를 결정하는 단계를 더 포함하는, 방법.
4. 제3항에 있어서, 상기 할당하는 단계는,
   상기 결정된 적어도 하나의 부호어 비트로 구성된 보조 시퀀스를 기초로, 상기 인터리빙된 부호어 비트들을 서로 다른 블록들에 할당하는, 방법.
5. 제3항에 있어서, 상기 인터리빙을 수행하는 단계는,
   상기 이동 대상이 되는 적어도 하나의 부호어 비트 및 상기 부호어 비트들에 대응되는 미리 정의한 보조 시퀀스에 기반하여 인터리빙을 수행하고,
   상기 미리 정의한 보조 시퀀스는, 상기 극 부호 시퀀스와 보조 시퀀스를 통합하여 생성되는 것인, 방법.
6. 제3항에 있어서, 상기 다이버시티 값의 변화를 식별하는 단계는,
   상기 결정된 시퀀스에 포함된 부호어 비트들 각각이 이동하는 경우에 대한 깊이-2 양극화 과정에서의 다이버시티 값을 획득하는 단계; 및
   상기 획득한 다이버시티 값과 상기 결정된 시퀀스에 포함된 부호어 비트들 각각이 이동하기 전의 깊이 d 양극화 과정에서의 다이버시티 값을 비교하는 단계를 포함하고,
   상기 비교 결과에 기초하여, 상기 결정된 시퀀스에 포함된 부호어 비트들 중 이동 시 다이버시티 값이 증가하거나 유지되는 비트가 상기 이동 대상이 되는 비트로 결정되는, 방법.
7. 제6항에 있어서,
   상기 깊이 d 양극화 과정에서, 상기 이동 시 다이버시티 값이 증가하거나 유지되는 비트가 식별되지 않은 경우, 깊이 d+1 양극화 과정에서의 다이버시티 값을 획득하는 단계를 더 포함하는, 방법.
8. 제 2 전자 장치가 극 부호를 수신하는 방법에 있어서,
   제 1 전자 장치로부터 적어도 하나의 리소스 블록 각각을 통해 수신된 신호에 디모듈레이션 을 수행하여 부호어 비트들을 획득하는 단계;
   상기 부호어 비트들에 대응되는 극 부호 시퀀스를 이용하여 상기 부호어 비트들에 디인터리빙을 수행하는 단계; 및
   상기 디인터리빙된 부호어 비트들로 구성된 시퀀스에 복호를 수행하는 단계를 포함하는, 방법.
9. 제8항에 있어서,
   상기 제 1 전자 장치에서 상기 부호어 비트들에 천공 또는 단축의 부호 변형이 적용된 경우, 상기 블록들 중 제 1 블록에서 제 2 블록으로 이동할 수 있는 후보 부호어 비트들 각각이 이동하는 경우에 대한 다이버시티 값의 변화를 기초로, 상기 후보 부호어 비트들 중 이동 대상이 되는 적어도 하나의 부호어 비트가 결정되고,
   상기 디모듈레이션을 수행한 결과 획득된 부호어 비트들은, 상기 결정된 적어도 하나의 부호어 비트 및 상기 극 부호 시퀀스 에 기초하여 인터리빙된 것인, 방법.
10. 제9항에 있어서, 상기 디인터리빙을 수행하는 단계는,
    상기 결정된 적어도 하나의 부호어 비트로 구성된 보조 시퀀스를 기초로, 서로 다른 블록들에 할당된 부호어 비트들에 디인터리빙을 수행하는, 방법.
11. 제9항에 있어서, 상기 디인터리빙을 수행하는 단계는,
    상기 이동 대상이 되는 적어도 하나의 부호어 비트 및 상기 부호어 비트들에 대응되는 미리 정의한 보조 시퀀스에 기반하여, 상기 부호어 비트들에 디인터리빙을 수행하고,
    상기 미리 정의한 보조 시퀀스는, 상기 극 부호 시퀀스와 보조 시퀀스를 통합하여 생성되는 것인, 방법.
12. 극 부호를 송신하는 제 1 전자 장치에 있어서,
    송수신부; 및
    상기 송수신부에 연결된 적어도 하나의 프로세서를 포함하고, 상기 적어도 하나의 프로세서는:
    부호어 비트들에 대응되는 극 부호 시퀀스에 따라, 상기 부호어 비트들에 인터리빙을 수행하며,
    상기 인터리빙된 부호어 비트들 각각을 블록들에 할당하고,
    상기 할당에 기초하여 상기 인터리빙된 부호어 비트들에 블록 별로 모듈레이션을 수행한 결과 생성된 적어도 하나의 심볼을, 상기 블록들 각각에 대응되는 적어도 하나의 리소스 블록을 통해 송신하는, 제 1 전자 장치.
13. 제12항에 있어서, 상기 적어도 하나의 프로세서는,
    상기 부호어 비트들 중 제 1 블록과 제 2 블록에 할당된 인덱스 패턴 간 BD (binary domination) 대칭을 깨트리는 부호어 비트들을 식별하고,
    상기 식별된 부호어 비트들을 서로 치환하며,
    상기 식별된 부호어 비트들을 서로 치환한 결과 획득된 부호어 비트들에 상기 극 부호 시퀀스에 따라 상기 인터리빙을 수행하는, 제 1 전자 장치.
14. 제12항에 있어서, 상기 적어도 하나의 프로세서는,
    상기 극 부호 시퀀스에 천공 또는 단축의 부호 변형이 적용된 경우, 상기 블록들 중 제 1 블록에서 제 2 블록으로 이동할 수 있는 후보 부호어 비트들을 결정하고,
    상기 결정된 후보 부호어 비트들 각각이 이동하는 경우에 대한 다이버시티 값의 변화를 식별하며,
    상기 식별된 다이버시티 값의 변화에 기초하여, 상기 후보 부호어 비트들 중 이동 대상이 되는 적어도 하나의 부호어 비트를 결정하는, 제 1 전자 장치.
15. 제14항에 있어서, 상기 적어도 하나의 프로세서는,
    상기 결정된 적어도 하나의 부호어 비트로 구성된 보조 시퀀스를 기초로, 상기 인터리빙된 부호어 비트들을 서로 다른 블록들에 할당하는, 제 1 전자 장치.
16. 제14항에 있어서, 상기 적어도 하나의 프로세서는,
    상기 이동 대상이 되는 적어도 하나의 부호어 비트 및 상기 부호어 비트들에 대응되는 미리 정의한 보조 시퀀스에 기반하여 인터리빙을 수행하고,
    상기 미리 정의한 보조 시퀀스는, 상기 극 부호 시퀀스와 보조 시퀀스를 통합하여 생성되는 것인, 제 1 전자 장치.
17. 제14항에 있어서, 상기 적어도 하나의 프로세서는,
    상기 결정된 시퀀스에 포함된 부호어 비트들 각각이 이동하는 경우에 대한 깊이-2 양극화 과정에서의 다이버시티 값을 획득하고,
    상기 획득한 다이버시티 값과 상기 결정된 시퀀스에 포함된 부호어 비트들 각각이 이동하기 전의 깊이 d 양극화 과정에서의 다이버시티 값을 비교하며,
    상기 비교 결과에 기초하여, 상기 결정된 시퀀스에 포함된 부호어 비트들 중 이동 시 다이버시티 값이 증가하거나 유지되는 비트가 상기 이동 대상이 되는 비트로 결정되는, 제 1 전자 장치.
18. 제17항에 있어서, 상기 적어도 하나의 프로세서는,
    상기 깊이 d 양극화 과정에서, 상기 이동 시 다이버시티 값이 증가하거나 유지되는 비트가 식별되지 않은 경우, 깊이 d+1양극화 과정에서의 다이버시티 값을 획득하는, 제 1 전자 장치.
19. 극 부호를 수신하는 제 2 전자 장치에 있어서,
    송수신부; 및
    상기 송수신부에 연결된 적어도 하나의 프로세서를 포함하고, 상기 적어도 하나의 프로세서는:
    제 1 전자 장치로부터 적어도 하나의 리소스 블록 각각을 통해 수신된 신호에 디모듈레이션을 수행하여 부호어 비트들을 획득하고,
    상기 부호어 비트들에 대응되는 극 부호 시퀀스를 이용하여, 상기 부호어 비트들에 디인터리빙을 수행하며,
    상기 디인터리빙된 부호어 비트들로 구성된 시퀀스에 복호를 수행하는, 제 2 전자 장치.
20. 제19항에 있어서,
    상기 제 1 전자 장치에서 상기 부호어 비트들에 천공 또는 단축의 부호 변형이 적용된 경우, 상기 블록들 중 제 1 블록에서 제 2 블록으로 이동할 수 있는 후보 부호어 비트들 각각이 이동하는 경우에 대한 다이버시티 값의 변화를 기초로, 상기 후보 부호어 비트들 중 이동 대상이 되는 적어도 하나의 부호어 비트가 결정되고,
    상기 디모듈레이션을 수행한 결과 획득된 부호어 비트들은, 상기 결정된 적어도 하나의 부호어 비트 및 상기 극 부호 시퀀스 에 기초하여 인터리빙된 것인, 제 2 전자 장치.
21. 제20항에 있어서, 상기 적어도 하나의 프로세서는,
    상기 결정된 적어도 하나의 부호어 비트로 구성된 보조 시퀀스를 기초로, 서로 다른 블록들에 할당된 부호어 비트들에 디인터리빙을 수행하는, 제 2 전자 장치.
22. 제20항에 있어서, 상기 적어도 하나의 프로세서는,
    상기 이동 대상이 되는 적어도 하나의 부호어 비트 및 상기 부호어 비트들에 대응되는 미리 정의한 보조 시퀀스에 기반하여, 상기 부호어 비트들에 디인터리빙을 수행하고,
    상기 미리 정의한 보조 시퀀스는, 상기 극 부호 시퀀스와 보조 시퀀스를 통합하여 생성되는 것인, 제 2 전자 장치.
    

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