KR20230160001A - 이미지 센서 - Google Patents

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KR20230160001A
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node
signal
capacitor
transistor
pixel
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KR1020220059500A
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임정욱
박중석
유동석
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삼성전자주식회사
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Abstract

개선된 이미지 품질을 갖는 이미지 센서가 제공된다. 일 실시예에 따른 이미지 센서는 포토 다이오드, 일단이 포토 다이오드와 연결되고, 타단이 제1 노드에 연결된 전송 트랜지스터, 일단이 제1 노드에 연결된 제1 스위칭 트랜지스터, 제1 전극이 제1 스위칭 트랜지스터의 타단에 연결된 제1 커패시터, 제1 전극이 제1 노드와 연결된 제2 커패시터를 포함하되, 제1 커패시터의 제2 전극은 전원 전압을 인가받고, 제2 커패시터의 제2 전극은 부스팅 신호를 인가받도록 구성된다.

Description

이미지 센서{Image sensor}
본 발명은 이미지 센서에 관한 것이다.
이미지 감지 장치(image sensing device)는 광학 센서를 이용하여 이미지를 감지하는 장치이다. 이미지 감지 장치는 이미지 센서를 포함한다. 이미지 센서의 유형 중 하나는 CMOS 이미지 센서이다. CMOS 이미지 센서는 2차원적으로 배열된 복수개의 픽셀(PX)들을 구비할 수 있다. 픽셀(PX)들 각각은 포토 다이오드(photodiode, PD)를 포함할 수 있다. 포토다이오드는 입사되는 광을 전기 신호로 변환하는 역할을 할 수 있다.
최근 들어, 컴퓨터 산업과 통신 산업의 발달에 따라 디지털 카메라, 캠코더, 스마트폰, 게임 기기, 경비용 카메라, 의료용 마이크로 카메라, 로봇, 차량 등 다양한 분야에서 성능이 향상된 이미지 센서의 수요가 증대되고 있다.
본 발명이 해결하고자 하는 과제는 개선된 이미지 품질을 갖는 이미지 센서를 제공하는 것이다.
본 발명의 과제는 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제는 아래의 기재로부터 해당 기술 분야의 통상의 기술자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 이미지 센서는 포토 다이오드, 일단이 상기 포토 다이오드와 연결되고, 타단이 제1 노드에 연결된 전송 트랜지스터, 일단이 상기 제1 노드에 연결된 제1 스위칭 트랜지스터, 제1 전극이 상기 제1 스위칭 트랜지스터의 타단에 연결된 제1 커패시터, 제1 전극이 상기 제1 노드와 연결된 제2 커패시터를 포함하되, 상기 제1 커패시터의 제2 전극은 전원 전압을 인가받고, 상기 제2 커패시터의 제2 전극은 부스팅 신호를 인가받도록 구성된다.
상기 과제를 해결하기 위한 다른 실시예에 따른 이미지 센서는 포토 다이오드, 일단이 상기 포토 다이오드와 연결되고, 타단이 제1 노드에 연결된 전송 트랜지스터, 제1 전극이 상기 제1 노드와 연결되고, 제2 전극이 커패시터 전압 신호을 인가하는 커패시터 전압 라인에 연결된 제1 커패시터를 포함하되, 상기 커패시터 전압 신호는 하이 레벨과 로우 레벨을 스윙하는 신호 파형을 갖는다.
상기 과제를 해결하기 위한 또 다른 실시예에 따른 이미지 센서는 제1 포토 다이오드, 상기 제1 포토 다이오드와 분리된 제2 포토 다이오드, 일단이 상기 제1 포토 다이오드와 연결되고, 타단이 제1 노드에 연결된 제1 전송 트랜지스터, 일단이 상기 제1 노드에 연결되고, 타단이 제2 노드에 연결된 제1 연결 트랜지스터, 일단이 상기 제2 노드에 연결되고 타단이 제3 노드에 연결된 제2 연결 트랜지스터, 상기 제2 포토 다이오드와 상기 제3 노드 사이에 연결된 제2 전송 트랜지스터, 일단이 상기 제3 노드에 연결된 제1 스위칭 트랜지스터, 제1 전극이 상기 제1 스위칭 트랜지스터의 타단에 연결된 제1 커패시터, 및 제1 전극이 상기 제1 노드와 연결된 제2 커패시터를 포함하되, 상기 제1 커패시터의 제2 전극은 전원 전압을 인가받고, 상기 제2 커패시터의 제2 전극은 부스팅 신호를 인가받도록 구성된다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 일 실시예에 이미지 감지 장치의 블록도이다.
도 2는 일 실시예에 따른 이미지 센서의 적층 구조를 나타낸 개략적인 사시도이다.
도 3은 다른 실시예에 따른 이미지 센서의 적층 구조를 나타낸 개략적인 사시도이다.
도 4는 일 실시예에 따른 이미지 센서의 블록도이다.
도 5는 일 실시예에 따른 이미지 센서의 픽셀의 회로도이다.
도 6은 도 5의 회로 구조를 갖는 일 픽셀의 동작을 설명하기 위한 예시적인 타이밍도이다.
도 7은 도 6의 픽셀 동작에 의한 픽셀의 조도에 따른 신호 대 노이즈 비를 나타내는 그래프이다.
도 8 및 도 9는 부스팅 신호에 따른 화소의 일부 구성의 전위 레벨을 나타낸 도면들이다.
도 10은 일 실시예에 따른 픽셀의 개략적인 레이아웃도이다.
도 11은 도 10의 픽셀의 단면도이다.
도 12는 다른 실시예에 따른 일 픽셀의 회로도이다.
도 13은 도 12의 회로 구조를 갖는 일 픽셀의 동작을 설명하기 위한 예시적인 타이밍도이다.
도 14는 또 다른 실시예에 따른 일 픽셀의 회로도이다.
도 15는 도 14의 회로 구조를 갖는 일 픽셀의 동작을 설명하기 위한 예시적인 타이밍도이다.
도 16은 또 다른 실시예에 따른 일 픽셀의 회로도이다.
도 17은 도 16의 회로 구조를 갖는 일 픽셀의 동작을 설명하기 위한 예시적인 타이밍도이다.
도 18은 또 다른 실시예에 따른 일 픽셀의 회로도이다.
도 19는 도 18의 회로 구조를 갖는 픽셀의 개략적인 레이아웃도이다.
도 20은 또 다른 실시예에 따른 일 픽셀의 회로도이다.
도 21은 몇몇 실시예에 따른 이미지 센서의 픽셀의 부분 배치도이다.
도 22는 도 21의 일 픽셀의 회로도이다.
도 23은 도 22의 회로 구조를 갖는 일 픽셀의 동작을 설명하기 위한 예시적인 타이밍도이다.
도 24는 도 23의 픽셀 동작에 의한 픽셀의 조도에 따른 신호 대 노이즈 비를 나타내는 그래프이다.
도 25는 또 다른 실시예에 따른 일 픽셀의 회로도이다.
도 26은 도 25의 회로 구조를 갖는 일 픽셀의 예시적인 타이밍도이다.
도 27는 또 다른 실시예에 따른 일 픽셀의 회로도이다.
도 28은 도 27의 회로 구조를 갖는 일 픽셀의 예시적인 타이밍도이다.
도 29는 또 다른 실시예에 따른 일 픽셀의 회로도이다.
도 30은 몇몇 실시예에 따른 이미지 센서를 포함하는 차량에 대한 도면이다.
이하, 첨부된 도면을 참조하여 다양한 실시예들을 설명하도록 한다.
도 1은 일 실시예에 이미지 감지 장치의 블록도이다.
도 1을 참조하면, 이미지 센싱 장치(1)는 이미지 센서(10)와 이미지 신호 프로세서(900)를 포함할 수 있다.
이미지 센서(10)는 빛을 이용하여 센싱 대상의 이미지를 센싱하여, 픽셀(PX) 신호(SIG_PX)를 생성할 수 있다. 생성된 픽셀(PX) 신호(SIG_PX)는 예를 들어, 디지털 신호일 수 있지만, 이에 제한되는 것은 아니다. 또한, 픽셀(PX) 신호(SIG_PX)는 특정 신호 전압 또는 리셋 전압 등을 포함할 수도 있다. 픽셀(PX) 신호(SIG_PX)는 이미지 신호 프로세서(900)에 제공되어 처리될 수 있다.
이미지 센서(10)는 컨트롤 레지스터 블록(1110), 타이밍 제네레이터(1120), 로우(row) 드라이버(1130), 픽셀 어레이(PA), 리드아웃 회로(1150), 램프신호 생성기(1160), 및 버퍼부(1170)를 포함할 수 있다.
컨트롤 레지스터 블록(1110)은 이미지 센서(10)의 동작을 전체적으로 제어할 수 있다. 컨트롤 레지스터 블록(1110)은 타이밍 제네레이터(1120), 램프신호 생성기(1160) 및 버퍼부(1170)에 직접적으로 동작 신호를 전송할 수 있다.
타이밍 제네레이터(1120)는 이미지 센서(10)의 여러 구성 요소들의 동작 타이밍의 기준이 되는 신호를 발생할 수 있다. 타이밍 제네레이터(1120)에서 발생된 동작 타이밍 기준 신호는 로우 드라이버(1130), 리드아웃 회로(1150), 램프신호 생성기(1160) 등에 전달될 수 있다.
램프신호 생성기(1160)는 리드아웃 회로(1150)에 사용되는 램프 신호를 생성하고 전송할 수 있다. 리드아웃 회로(1150)는 상관 이중 샘플러(CDS), 비교기 등을 포함할 수 있는데, 램프신호 생성기(1160)는 상관 이중 샘플러(CDS), 비교기 등에 사용되는 램프 신호를 생성하고 전송할 수 있다.
버퍼부(1170)는 외부로 제공할 픽셀(PX) 신호(SIG_PX)를 임시적으로 저장하며, 픽셀(PX) 신호(SIG_PX)를 외부 메모리 또는 외부 장치로 전송하는 역할을 할 수 있다. 버퍼부(1170)는 DRAM 또는 SRAM과 같은 메모리를 포함할 수 있다.
픽셀 어레이(PA)는 외부 이미지를 센싱할 수 있다. 픽셀 어레이(PA)는 복수의 픽셀(PX)(또는 단위 픽셀(PX))을 포함할 수 있다. 로우 드라이버(1130)는 픽셀 어레이(PA)의 로우(row)를 선택적으로 활성화시킬 수 있다.
리드아웃 회로(1150)는 픽셀 어레이(PA)로부터 제공받은 픽셀(PX) 신호를 샘플링하고, 이를 램프 신호와 비교한 후, 비교 결과를 바탕으로 아날로그 이미지 신호(데이터)를 디지털 이미지 신호(데이터)로 변환할 수 있다.
이미지 신호 프로세서(900)는 이미지 센서(10)의 버퍼부(1170)로부터 출력된 픽셀(PX) 신호(SIG_PX)를 수신하고 수신된 픽셀(PX) 신호(SIG_PX)를 디스플레이에 용이하도록 가공하거나 처리할 수 있다. 이미지 신호 프로세서(900)는 이미지 센서(10)와 물리적으로 서로 분리되어 배치될 수 있다. 예를 들어, 이미지 센서(10)가 제1 칩에 탑재되고, 이미지 신호 프로세서(900)가 제2 칩에 탑재되어 소정의 인터페이스를 통해 서로 통신할 수 있다. 그러나, 실시예들이 이에 제한되는 것은 아니며, 이미지 센서(10)와 이미지 신호 프로세서(900)는 하나의 패키지, 예컨대 MCP(multi-chip package)로 구현될 수도 있다.
상술한 것처럼, 이미지 센서는 하나의 칩으로 제공될 수 있다. 예를 들어 상술한 모든 기능 블록들이 하나의 칩 내에서 구현될 수 있다. 그러나, 실시예가 이에 제한되는 것은 아니며, 복수의 칩에 기능 블록들이 나뉘어 제공될 수도 있다. 이미지 센서가 복수의 칩으로 제공되는 경우 각 칩들은 적층될 수 있다. 이하에서, 예시적인 이미지 센서의 칩 적층 구조에 대해 설명한다.
도 2는 일 실시예에 따른 이미지 센서의 적층 구조를 나타낸 개략적인 사시도이다. 도 2에서는 제1 방향(X), 제2 방향(Y) 및 제3 방향(Z)이 정의되어 있다. 제1 방향(X), 제2 방향(Y) 및 제3 방향(Z)은 상호 교차한다. 예를 들어, 제1 방향(X), 제2 방향(Y) 및 제3 방향(Z)은 서로 수직으로 교차할 수 있다. 제1 방향(X)과 제2 방향(Y)은 각각 수평 방향에 해당하고, 제3 방향(Z)은 수직 방향에 해당할 수 있다. 소자 내에서 제3 방향(Z)은 두께 방향 및/또는 깊이 방향을 나타낼 수 있다.
도 2를 참조하면, 이미지 센서(10)는 적층된 상부 칩(CHP1)과 하부 칩(CHP2)을 포함할 수 있다. 상부 칩(CHP1)은 픽셀 어레이(PA)를 포함할 수 있다. 하부 칩(CHP2)은 리드아웃 회로(1150)를 포함하는 아날로그 영역과 로직 영역(LC)을 포함할 수 있다. 하부 칩(CHP2)은 상부 칩(CHP1)의 하부에 배치되고, 상부 칩(CHP1)에 전기적으로 연결될 수 있다. 하부 칩(CHP2)은 상부 칩(CHP1)으로부터 픽셀(PX) 신호를 수신할 수 있고, 로직 영역(LC)은 해당 픽셀(PX) 신호를 수신할 수 있다.
하부 칩(CHP2)의 로직 영역(LC)에는 로직 소자들이 배치될 수 있다. 로직 소자들은 픽셀(PX)들로부터의 픽셀(PX) 신호를 처리하기 위한 회로들을 포함할 수 있다. 예를 들어 로직 소자들은 도 1의 컨트롤 레지스터 블록(1110), 타이밍 제네레이터(1120), 로우(row) 드라이버(1130), 리드아웃 회로(1150), 램프신호 생성기(1160) 등을 포함할 수 있다.
도 3은 다른 실시예에 따른 이미지 센서의 적층 구조를 나타낸 개략적인 사시도이다. 도 3의 실시예는 이미지 센서(11)가 메모리 칩(CHP3)을 더 포함하는 점에서 도 2의 실시예와 차이가 있다.
구체적으로 설명하면, 도 3에 도시된 바와 같이, 이미지 센서(11)는 상부 칩(CHP1), 하부 칩(CHP2) 및 메모리 칩(CHP3)을 포함할 수 있다. 상부 칩(CHP1), 하부 칩(CHP2) 및 메모리 칩(CHP3)은 제3 방향(Z)을 따라서 순차적으로 적층될 수 있다. 메모리 칩(CHP3)은 하부 칩(CHP2)의 하부에 배치될 수 있다. 메모리 칩(CHP3)은 메모리 장치를 포함할 수 있다. 예를 들어, 메모리 칩(CHP3)은 DRAM, SRAM 등의 휘발성 메모리 장치를 포함할 수 있다. 메모리 칩(CHP3)은 상부 칩(CHP1) 및 하부 칩(CHP2)으로부터 신호를 전달받아, 메모리 장치를 통하여 신호를 처리할 수 있다. 메모리 칩(CHP3)을 포함하는 이미지 센서(11)는 3 스택 이미지 센서에 해당될 수 있다.
이하, 이미지 센서의 픽셀 어레이(PA)에 대해 더욱 구체적으로 설명한다. 도 4는 일 실시예에 따른 이미지 센서의 블록도이다.
도 4를 참조하면, 픽셀 어레이(PA)는 복수의 픽셀(PX)들을 포함할 수 있다. 픽셀(PX)은 빛을 수신하여 하나의 픽셀(PX)에 해당하는 이미지를 출력하는 센싱 기본 단위일 수 있다. 각 픽셀(PX)은 광전 변환부를 구비할 수 있다.
복수의 픽셀(PX)들은 복수의 로우(row)와 복수의 컬럼(column)을 갖는 2차원 행렬 형상으로 배열될 수 있다. 설명의 편의상 로우는 도 4에서 제1 방향(X)으로 연장하는 배열을, 컬럼은 제2 방향(Y)으로 연장하는 배열을 지칭하지만, 로우와 컬럼이 지칭하는 배열은 서로 뒤바뀔 수도 있다. 또, 도면에서는 로우와 컬럼의 교차에 의해 이루어지는 평면 형상이 직사각 행렬 형상인 경우를 예시하였지만, 픽셀(PX) 배열이 갖는 행렬 형상은 다양하게 변형가능하다. 예를 들어, 로우 또는 컬럼의 연장 방향이 직선이 아닌 지그재그 형상일 수도 있고, 이웃하는 로우/컬럼에 위치하는 픽셀(PX)들이 서로 엇갈리도록 배치될 수도 있다.
로우 드라이버(1130)에는 복수의 구동 신호선(DRS)들이 연결된다. 복수의 구동 신호선(DRS)들은 로우 연장 방향(즉, 제1 방향(X))을 따라 연장할 수 있다. 복수의 구동 신호선(DRS)들은 픽셀(PX)이 배치된 유효 영역인 픽셀 어레이(PA)의 활성 영역을 제1 방향(X)으로 가로지를 수 있다. 복수의 구동 신호선(DRS)들은 로우 드라이버로부터 제공받은 구동 신호를 픽셀(PX)들에 전달할 수 있다. 구동 신호는 예를 들어, 선택 신호, 리셋 신호, 전송 신호 등을 포함할 수 있다.
일 실시예에서, 동일한 로우에 위치하는 픽셀(PX)들은 동일한 구동 신호선(DRS)에 연결될 수 있다. 또, 서로 다른 로우에 위치하는 픽셀(PX)들은 서로 다른 구동 신호선(DRS)들에 연결될 수 있다. 그러나, 실시예가 이에 제한되는 것은 아니며, 동일한 로우에 위치하는 픽셀(PX)들이 서로 다른 구동 신호선(DRS)에 연결되거나, 2 이상의 로우에 위치하는 픽셀(PX)들이 동일한 구동 신호선(DRS)에 연결될 수도 있다.
리드아웃 회로(1150)에는 복수의 출력 신호선(COL)이 연결될 수 있다. 복수의 출력 신호선(COL)은 컬럼 연장 방향(즉, 제2 방향(Y))을 따라 연장할 수 있다. 복수의 출력 신호선(COL)은 픽셀 어레이(PA)의 활성 영역을 제2 방향(Y)으로 가로지를 수 있다. 복수의 출력 신호선(COL)들은 픽셀(PX)들로부터 제공받은 출력 신호를 리드아웃 회로(1150)에 전달할 수 있다.
일 실시예에서, 동일한 컬럼에 위치하는 픽셀(PX)들은 동일한 출력 신호선(COL)에 연결될 수 있다. 또, 서로 다른 컬럼에 위치하는 픽셀(PX)들은 서로 다른 출력 신호선(COL)들에 연결될 수 있다. 그러나, 실시예가 이에 제한되는 것은 아니며, 동일한 컬럼에 위치하는 픽셀(PX)들이 서로 다른 출력 신호선(COL)에 연결되거나, 2 이상의 컬럼에 위치하는 픽셀(PX)들이 동일한 출력 신호선(COL)에 연결될 수도 있다.
도 5는 일 실시예에 따른 이미지 센서의 픽셀의 회로도이다. 도 5에서는 예를 들어, i번째 로우 및 j번째 컬럼에 위치하는 픽셀(PX)의 회로도를 예시한다. 해당 위치에서, 픽셀(PX)의 전송 트랜지스터(TST), 리셋 트랜지스터(RST), 스위칭 트랜지스터(SWT), 선택 트랜지스터(SLT)의 게이트는 각각 i번째 전송 라인, 리셋 라인, 스위칭 라인, 선택 라인에 연결될 수 있다. 또, 제2 커패시터(C2)는 i번째 부스팅(boosting) 라인에 연결될 수 있다.
소스 팔로워 트랜지스터(SFT)의 출력은 j번째 출력 신호선에 연결될 수 있다.
제1 전원 전압(VDD_1), 제2 전원 전압(VDD_2) 및 제3 전원 전압(VDD_3)은 각각 제1 전원 라인, 제2 전원 라인 및 제3 전원 라인에 연결될 수 있다. 제1 전원 라인, 제2 전원 라인 및 제3 전원 라인은 복수의 픽셀(PX)에 연결될 수 있다. 일 실시예에서, 제1 전원 라인, 제2 전원 라인 및 제3 전원 라인은 모든 픽셀(PX)에 연결되어, 모든 픽셀(PX)에 동일한 전압을 전달하는 공통 라인일 수 있다.
제1 전원 전압(VDD_1), 제2 전원 전압(VDD_2) 및 제3 전원 전압(VDD_3)은 서로 상이할 수도 있지만, 동일할 수도 있다. 예를 들어, 제1 전원 라인, 제2 전원 라인 및 제3 전원 라인은 서로 연결되어 있을 수 있다. 전원 전압(VDD_1, VDD_2, VDD_3)은 스윙하지 않는 기준 전압(예컨대, 직류 전압)일 수 있지만, 이에 제한되는 것은 아니다.
도 5를 참조하면, 픽셀(PX) 회로는 포토 다이오드(PD), 플로팅 확산 영역(FD)(FD; Floating Diffusion region), 복수의 트랜지스터 및 복수의 커패시터를 포함한다. 도면에서는 복수의 트랜지스터가 NMOS 트랜지스터인 경우를 예시하였지만, 이에 제한되는 것은 아니며 복수의 트랜지스터가 모두 PMOS 트랜지스터로 적용되거나, 일부는 NMOS 트랜지스터로, 다른 일부는 PMOS 트랜지스터로 적용될 수도 있다.
복수의 트랜지스터는 이에 제한되는 것은 아니지만, 전송 트랜지스터(TST), 소스 팔로워 트랜지스터(SFT), 선택 트랜지스터(SLT), 리셋 트랜지스터(RST) 및 스위칭 트랜지스터(SWT)를 포함할 수 있다. 복수의 커패시터는 제1 커패시터(C1)와 제2 커패시터(C2)를 포함할 수 있다.
포토 다이오드(PD)는 광전 변환 소자의 일종으로, 외부로부터 픽셀(PX)에 입사되는 빛으로부터 전하를 생성할 수 있다. 포토 다이오드(PD)는 대체로 입사되는 광량에 비례하여 전하를 생성할 수 있다. 생성된 전하의 일부 또는 전부는 포토 다이오드(PD) 내에 축적될 수 있다.
제1 노드(ND1)로 표기된 플로팅 확산 영역(FD)은 전송 트랜지스터(TST)를 통해 포토 다이오드(PD)에 의해 생성된 전하를 제공받는다. 플로팅 확산 영역(FD)은 회로도 상 제1 노드(ND1)와 동일 위치에 있는 것으로, 이하에서 때때로 혼용하여 사용된다.
플로팅 확산 영역(FD)은 기생 커패시턴스를 갖고 있기 때문에 전하가 누적적으로 저장될 수 있다. 플로팅 확산 영역(FD) 전하를 전압으로 전환하는 역할을 수행할 수 있다.
전송 트랜지스터(TST)는 포토 다이오드(PD)와 플로팅 확산 영역(FD) 사이에 배치된다. 전송 트랜지스터(TST)의 일단은 포토 다이오드(PD)와 연결되고, 타단은 플로팅 확산 영역(FD)과 연결될 수 있다. 전송 트랜지스터(TST)의 게이트는 해당 로우의 전송 라인에 연결된다. 전송 트랜지스터(TST)는 전송 라인으로부터 입력된 전송 신호(TSi)에 따라 포토 다이오드(PD)에 축적된 전하를 플로팅 확산 영역(FD)으로 전송할 수 있다.
소스 팔로워 트랜지스터(SFT)는 제1 전원 전압(VDD_1)을 제공하는 제1 전원 라인과 출력 신호선(COLj) 사이에 연결된다. 소스 팔로워 트랜지스터(SFT)의 게이트는 플로팅 확산 영역(FD)에 연결된다. 소스 팔로워 트랜지스터(SFT)는 게이트에 연결된 플로팅 확산 영역(FD)에 인가되는 전하에 의해 출력값이 조절된다.
선택 트랜지스터(SLT)는 소스 팔로워 트랜지스터(SFT)와 출력 신호선(COLj) 사이에 배치된다. 선택 트랜지스터(SLT)의 게이트는 해당 로우의 선택 라인에 연결된다. 선택 트랜지스터(SLT)는 선택 라인을 통해 입력된 선택 신호(SELi)에 따라 소스 팔로워 트랜지스터(SFT)와 출력 신호선(COLj)을 전기적으로 연결한다.
리셋 트랜지스터(RST)는 플로팅 확산 영역(FD)을 리셋시키기 위해 제공될 수 있다. 리셋 트랜지스터(RST)는 제2 전원 전압(VDD_2)을 제공하는 제2 전원 라인과 플로팅 확산 영역(FD) 사이에 배치된다.
리셋 트랜지스터(RST)의 게이트는 해당 로우의 리셋 라인에 연결된다. 리셋 트랜지스터(RST)는 리셋 라인을 통해 입력된 리셋 신호(RSi)에 따라 플로팅 확산 영역(FD)을 제2 전원 전압 단자와 연결하여, 플로팅 확산 영역(FD)을 제2 전원 전압(VDD_2)으로 리셋할 수 있다.
스위칭 트랜지스터(SWT)는 플로팅 확산 영역(FD)과 제1 커패시터(C1) 사이에 연결된다. 스위칭 트랜지스터(SWT)의 게이트는 해당 로우의 스위칭 라인에 연결된다. 스위칭 트랜지스터(SWT)는 스위칭 라인을 통해 입력된 스위칭 제어 신호(SWR)에 따라 제1 노드(ND1)와 제1 커패시터(C1)를 연결한다.
제1 커패시터(C1)는 스위칭 트랜지스터(SWT)와 제3 전원 전압(VDD_3)을 공급하는 제3 전원 라인 사이에 배치된다. 제1 커패시터(C1)는 포토 다이오드(PD)로부터 오버플로우되는 전하를 저장하는 역할을 할 수 있다. 즉, 제1 커패시터(C1)는 저장 커패시터의 일종일 수 있다.
제1 커패시터(C1)의 일 전극은 스위칭 트랜지스터(SWT)의 소스/드레인 영역에 연결된다. 제1 커패시터(C1)의 타 전극은 제3 전원 라인에 연결되어 제3 전원 전압(VDD_3)을 인가받는다. 제1 커패시터(C1)는 스위칭 트랜지스터(SWT)를 통해 플로팅 확산 영역(FD)에 연결된다.
제1 커패시터(C1)는 일 전극과 타 전극이 모두 금속으로 이루어진 금속 커패시터일 수 있지만 이에 제한되는 것은 아니다.
제2 커패시터(C2)는 플로팅 확산 영역(FD)과 부스팅 라인 사이에 연결된다. 제2 커패시터(C2)의 일 전극은 플로팅 확산 영역(FD)에 연결되고, 타 전극은 해당 로우의 부스팅 라인에 연결될 수 있다. 제2 커패시터(C2)는 부스팅 라인에 전달된 부스팅 신호(FDB)에 따라 플로팅 확산 영역(FD)의 전위를 부스팅하는 역할을 할 수 있다. 즉, 제2 커패시터(C2)는 부스팅 커패시터의 일종일 수 있다.
이하, 상기한 픽셀 회로의 동작에 대해 설명한다.
도 6은 도 5의 회로 구조를 갖는 일 픽셀의 동작을 설명하기 위한 예시적인 타이밍도이다. 도 6은 해당 시점에서 리드아웃 대상이 되는 로우에 위치하는 일 픽셀(PX)에 인가되는 신호의 타이밍을 도시한다. 동일 시점에서, 리드아웃 대상으로 선택되지 않은 다른 로우에 해당하는 픽셀(PX)들은 도시된 예와는 다른 신호들이 인가될 수 있다. 예를 들어, 리드아웃 대상으로 선택되지 않은 다른 로우에 해당하는 픽셀(PX)들은 도 6의 2개의 동작(OP1, OP2) 이전 또는 이후에 나타나는 신호 파형들이 인가될 수 있다.
도 6의 타이밍도에는 선택 신호(SEL), 리셋 신호(RS), 스위칭 제어 신호(SWR), 전송 신호(TS_1), 부스팅 신호(FDB)의 파형들이 순서대로 도시되어 있다. 각 신호 파형들은 하이 레벨의 전압과 로우 레벨의 전압 사이에서 스윙한다. 위 신호 파형들 중, 부스팅 신호(FDB)를 제외하고, 하이 레벨의 전압은 인가되는 트랜지스터를 턴온시키는 턴온 신호이고, 로우 레벨의 전압은 인가되는 트랜지스터를 턴오프시키는 턴오프 신호일 수 있다.
도 5 및 도 6을 참조하면, 픽셀(PX)의 리드아웃은 2개의 동작을 포함할 수 있다. 구체적으로, 픽셀(PX)의 리드아웃은 시간 순서대로 순차 진행되는 제1 동작(OP1) 및 제2 동작(OP2)을 포함할 수 있다. 각 동작은 신호 동작(S11, S2)을 포함하며, 각 동작은 리셋 동작(R1, R2)을 더 포함할 수 있다. 하나의 동작 내에서 리셋 동작은 신호 동작 이전에 수행될 수도 있고, 이후에 수행될 수도 있다. 일부 동작 내에서 리셋 동작은 생략될 수도 있다. 2개의 동작 동안 선택 신호(SEL)는 하이 레벨을 유지한다.
리드아웃 이전 시간 동안, 다시 말하면 제1 동작(OP1) 이전 시간 동안, 선택 신호(SEL), 스위칭 제어 신호(SWR), 전송 신호(TS) 및 부스팅 신호(FDB)는 로우 레벨을 유지하고, 리셋 신호(RS)는 하이 레벨을 유지한다.
제1 동작(OP1)은 제1 시간(t1)에 제1 리셋 동작(R1)이 먼저 수행된 후 제2 시간(t2)에 제1 신호 동작(S11)이 수행될 수 있다.
구체적으로, 제1 리셋 동작(R1)이 수행되는 제1 시간(t1)까지 선택 신호(SEL)는 로우 레벨에서 하이 레벨로 전환되고, 리셋 신호(RS)는 하이 레벨에서 로우 레벨로 전환되며, 스위칭 제어 신호(SWR)와 전송 신호(TS)는 기존 로우 레벨을 유지한다. 또한, 제1 리셋 동작(R1)이 수행되는 제1 시간(t1)까지 부스팅 신호(FDB)는 로우 레벨에서 하이 레벨로 전환된다. 즉, 제2 커패시터(C2)의 일 전극에 하이 레벨의 부스팅 신호(FDB)가 인가될 수 있다. 따라서, 제2 커패시터(C2)에 타 전극에 연결된 제1 노드(ND1), 다시 말하면 플로팅 확산 영역(FD)의 전위가 상승할 수 있다. 본 단계에서, 플로팅 확산 영역(FD)의 전위 상승은 부스팅 신호(FDB)의 크기에 비례할 수 있다.
제1 리셋 동작(R1) 동안 제1 노드(ND1)에 축적된 전하가 소스 팔로워 트랜지스터(SFT)를 통해 제1 리셋 전압(VR1)으로 변환되어 출력될 수 있다.
이어, 제2 시간(t2)에 제1 신호 동작(S11)이 수행될 수 있다. 제1 시간(t1)과 제2 시간(t2) 사이의 시간 구간 동안에, 전송 신호(TS)가 로우 레벨에서 하이 레벨로 전환되었다가 다시 로우 레벨로 전환될 수 있다. 전송 신호(TS)가 하이 레벨을 유지하는 동안, 전송 트랜지스터(TST)는 소정 시간 턴온되었다가 턴오프될 수 있다. 전송 트랜지스터(TST)가 턴온된 시간 동안 제1 노드(ND1)는 포토 다이오드(PD)와 연결될 수 있다. 이를 통해, 포토 다이오드(PD)에 저장되었던 전하가 제1 노드(ND1)(즉, 플로팅 확산 영역)로 전달될 수 있다. 제1 노드(ND1)에 전달된 전하는 소스 팔로워 트랜지스터(SFT)에 의해 제1 신호 전압(VS1)으로 변환되어 출력될 수 있다. 본 단계에서, 부스팅 신호(FDB)는 하이 레벨을 유지하므로, 플로팅 확산 영역(FD)은 부스트 신호(FDB)에 상응하는 만큼의 전위가 상승된 상태에 놓인다. 이처럼, 플로팅 확산 영역(FD)의 전위가 높아지면 전송 트랜지스터(TST)에 의한 전송 효율이 증가할 수 있다. 이에 대한 상세한 설명은 후술하기로 한다.
제1 동작(OP1)에 이어, 제2 동작(OP2)이 수행된다. 제2 동작(OP2)에서는 제3 시간(t3)에 제2 신호 동작(S2)이 먼저 수행된 후 제4 시간(t4)에 제2 리셋 동작(R2)이 수행될 수 있다.
구체적으로, 제2 시간(t2)과 제3 시간(t3) 사이의 시간 구간 동안에, 부스팅 신호(FDB)가 하이 레벨에서 로우 레벨로 전환된다. 그에 따라, 제1 노드(ND1)의 전위는 부스팅 신호(FDB)에 의해 상승하기 전의 상태로 복귀할 수 있다. 또, 스위칭 제어 신호(SWR)가 로우 레벨에서 하이 레벨로 전환되어 스위칭 트랜지스터(SWT)를 턴온시킨다. 그 결과, 제1 커패시터(C1)가 제1 노드(ND1)에 연결될 수 있다. 따라서, 상기 시간 동안 제1 커패시터(C1)에 축적되어 있던 전하가 제1 노드(ND1)로 전달될 수 있다. 제1 노드(ND1)에 전달된 전하는 소스 팔로워 트랜지스터(SFT)에 의해 제2 신호 전압(VS2)으로 변환되어 출력될 수 있다.
이어, 제4 시간(t4)에 제2 리셋 동작(R2)이 수행될 수 있다. 제3 시간(t3)과 제4 시간(t4) 사이에 리셋 신호(RS) 및 전송 신호(TS)가 로우 레벨에서 하이 레벨로 전환되었다가 다시 로우 레벨로 전환될 수 있다. 리셋 신호(RS) 및 전송 신호(TS)가 하이 레벨을 유지하는 동안 리셋 트랜지스터(RST)와 전송 트랜지스터(TST)가 턴온되어, 포토 다이오드(PD)와 제1 노드(ND1)의 전하가 리셋될 수 있다. 리셋된 포토 다이오드(PD)와 제1 노드(ND1)의 전하는 소스 팔로워 트랜지스터(SFT)에 의해 제2 리셋 전압(VS2)으로 변환되어 출력될 수 있다.
제2 동작(OP2) 이후, 선택 신호(SEL)와 스위칭 제어 신호(SWR)는 하이 레벨에서 로우 레벨로 전환되고, 리셋 신호(RS)는 로우 레벨에서 하이 레벨로 전환될 수 있다.
도 7은 도 6의 픽셀 동작에 의한 픽셀의 조도에 따른 신호 대 노이즈 비를 나타내는 그래프이다.
도 7에 도시된 바와 같이, 이미지 센서는 픽셀(PX)의 동작 동안 최소 조도(Min11, Min12)와 최대 조도(Max11, Max12)를 감지한다. 최소 조도(Min11, Min12)와 최대 조도(Max11, Max12)는 다이나믹 레인지에 관계된다. 상술한 바와 같이, 제1 동작(OP1)과 제2 동작(OP2)은 회로 연결에 차이가 있다. 따라서, 각 동작별로 다른 최소 조도와 최대 조도를 가질 수 있다. 즉, 각 세부 동작별로, 서로 다른 다이나믹 레인지를 가질 수 있다.
예를 들어, 포토 다이오드(PD)로부터 생성되어 제1 노드(ND1)에 전달된 전하를 출력하는 제1 동작(OP1)에서는 제1 노드(ND1)가 상대적으로 커패시턴스가 큰 제1 커패시터(C1)와 분리되어 있으므로, 픽셀(PX)이 상대적으로 작은 커패시턴스를 갖게 된다. 따라서, 제1 동작(OP1)의 제1 다이나믹 레인지(DR1)는 저조도의 다이나믹 레인지를 가져, 저조도 환경의 이미지 센싱에 유용하게 활용될 수 있다.
제2 동작(OP2)에서는 제1 커패시터(C1)에 전하를 출력한다. 제1 커패시터(C1)는 상대적으로 큰 커패시턴스를 가지므로, 제2 동작(OP2)에 의해 구현되는 제2 다이나믹 레인지(DR2)는 고조도의 다이나믹 레인지를 가질 수 있다. 구체적으로, 제1 다이나믹 레인지(DR1)와 제2 다이나믹 레인지(DR2)는 부분적으로 중첩하되, 제2 다이나믹 레인지(DR2)의 최소 조도(Min12)는 제1 다이나닉 레인지(DR1)의 최소 조도(Min11)와 최대 조도(Max11) 사이에 위치하고, 최대 조도(Max12)는 제1 다이나믹 레인지(DR1)의 최대 조도(Max11)보다 클 수 있다. 제2 다이나믹 레인지(DR2)는 고조도 환경의 이미지 센싱에 유용하게 활용될 수 있다.
이처럼, 하나의 픽셀(PX)에 대해 회로 연결을 다변화함으로써 다양한 범위의 다이나믹 레인지(DR)를 설정할 수 있다. 따라서, 픽셀(PX)이 제1 및 제2 다이나믹 레인지(DR1, DR2)를 포함하는 풀 다이나믹 레인지를 갖는 신호를 출력할 수 있으므로, 이미지 센서의 풀 웰 커패시티(FDR)가 증가할 수 있다. 또, 복수의 다이나믹 레인지가 중첩하여 설정됨에 따라, 넓은 조도 범위에서 요구되는 최소 기준인 기준 신호 대 노이즈 비(SNRmin) 이상의 출력을 얻을 수 있으므로, 이미지 센싱 품질이 개선될 수 있다.
이하, 부스팅 신호(FDB)에 의한 전송 효율이 증가에 대해 설명한다.
도 8 및 도 9는 부스팅 신호에 따른 화소의 일부 구성의 전위 레벨을 나타낸 도면들이다. 도 8 및 도 9에서는 포토 다이오드(PD), 전송 트랜지스터(TST)의 채널 영역(TST_CH), 플로팅 확산 영역(FD), 스위칭 트랜지스터(SWT)의 채널 영역(STW_CH), 제1 커패시터(C1)의 전위 레벨을 도시하고 있다. 도 8은 화소(PX)가 로우 레벨의 부스팅 신호를 인가받은 경우의 전위 레벨을, 도 9는 화소(PX)가 하이 레벨의 부스팅 신호를 인가받은 경우의 전위 레벨을 나타낸다.
도 8 및 도 9를 참조하면, 포토 다이오드(PD)에 빛이 수광되면 전하-정공쌍이 생성될 수 있다. 생성된 전하는 포토 다이오드(PD)에 축적될 수 있다. 포토 다이오드(PD)에서 생성된 전하 중 일부는 플로팅 확산 영역(FD)과 제1 커패시터(C1) 측으로 오버플로우될 수 있다. 제1 커패시터(C1)는 플로팅 확산 영역(FD) 대비 큰 용량을 가질 수 있다. 따라서, 제1 커패시터(C1)는 오버플로우된 많은 양의 전하를 축적할 수 있다.
전송 트랜지스터(TST)가 턴온하면, 포토 다이오드(PD)와 플로팅 확산 영역(FD) 사이의 전위 장벽이 없어지면서 포토 다이오드(PD)에 축적된 전하가 플로팅 확산 영역(FD) 측으로 전송될 수 있다. 포토 다이오드(PD)의 전송 효율은 포토 다이오드(PD)와 플로팅 확산 영역(FD)의 전위차(△V1, △V2)에 비례할 수 있다. 즉, 포토 다이오드(PD)와 플로팅 확산 영역(FD)의 전위차(△V1, △V2)가 클수록 플로팅 확산 영역(FD)이 포토 다이오드(PD)에 위치하는 전하를 더 강하게 끌어 당길 수 있다. 상술한 바와 같이, 부스팅 신호(FDB)가 하이 레벨을 신호를 가지면, 제2 커패시터(C2)를 통한 커플링 작용으로 플로팅 확산 영역(FD)의 전위가 증가할 수 있다. 즉, 도 10과 같이 하이 레벨의 부스팅 신호(FDB)를 인가받은 경우가, 도 9와 같이 로우 레벨의 부스팅 신호(FDB)를 인가받은 경우보다 포토 다이오드(PD)와 플로팅 확산 영역(FD) 간 더 큰 전위차를 나타낼 수 있다(즉, △V2>△V1). 따라서, 포토 다이오드(PD)의 전송 효율을 높여 포토 다이오드(PD)에 잔류하는 전하를 최소화할 수 있고, 그에 따라 보다 정확하게 이미지를 센싱할 수 있다.
도 6에 도시된 것처럼, 제1 동작(OP1)에서 부스팅 신호(FDB)의 하이 레벨 지속 시간은 전송 신호(TS)의 하이 레벨 지속 시간과 중첩할 수 있다. 구체적으로, 부스팅 신호(FDB)의 하이 레벨 지속 시간은 동일 동작 내의 전송 신호(TS)의 하이 레벨 지속 시간보다 크거나 같을 수 있다. 제1 동작(OP1)에서 부스팅 신호(FDB)의 라이징 에지는 전송 신호(TS)의 라이징 에지보다 이전에 위치하고, 부스팅 신호(FDB)의 폴링 에지는 전송 신호(TS)의 폴링 에지 이후에 위치할 수 있다.
한편, 도 6에 도시된 것처럼, 부스팅 신호(FDB)가 하이 레벨인 시점에서, 스위칭 제어 신호(SWR)는 로우 레벨을 유지한다. 따라서, 해당 시점에서 스위칭 트랜지스터(SWR)가 턴 오프되어 있으므로, 플로팅 확산 영역(FD)은 제1 커패시터(C1)와 전기적으로 연결되지 않을 수 있다.
만약, 도 6에 도시된 바와 달리, 플로팅 확산 영역(FD)에 용량이 큰 제1 커패시터(C1)가 연결된 상태에서 부스팅 신호(FDB)를 인가받을 경우, 플로팅 확산 영역(FD)에 연결된 전체 커패시턴스가 매우 큰 값을 갖게 될 것이다. 플로팅 확산 영역(FD)에 연결된 커패시턴스가 클수록 부스팅 신호(FDB)에 의한 전위 상승량은 작아질 수 있다. 따라서, 플로팅 확산 영역(FD)에 대한 부스팅 효율이 감소하고, 충분한 부스팅을 위해서는 더 많은 소비 전력을 필요로 하게 된다. 도 6의 실시예에서와 같이, 부스팅 구간에서 스위칭 트랜지스터(SWR) 턴오프시키면, 제1 커패시터(C1)에 의한 부스팅 저하가 최소화되어 양호한 부스팅 효율을 나타낼 수 있다.
계속해서, 상술한 픽셀(PX)의 개략적인 구조에 대해 설명한다.
도 10은 일 실시예에 따른 픽셀의 개략적인 레이아웃도이다. 도 10의 레이아웃도에서는 픽셀 내에 배치된 트랜지스터의 게이트, 광전 변환 영역 및 플로팅 확산 영역 간 상대적인 위치를 도시하였다.
도 10을 참조하면, 픽셀(PX)은 광전 변환 영역(LEC)을 포함한다. 광전 변환 영역(LEC)은 도 5의 포토 다이오드(PD)에 대응될 수 있다. 광전 변환 영역(LEC)은 외부로부터 입사되는 광의 양에 비례하여 전하를 생성할 수 있다.
또, 하나의 픽셀(PX) 내에는 전송 트랜지스터(TST)의 게이트(이하, 전송 게이트(TG)), 소스 팔로워 트랜지스터(SFT)의 게이트(이하, 소스 팔로워 게이트(SFG)), 선택 트랜지스터(SLT)의 게이트(이하, 선택 게이트(SG)), 리셋 트랜지스터(RST)의 게이트(이하, 리셋 게이트(RG)) 및 스위칭 트랜지스터(SWT)의 게이트(이하, 스위칭 게이트(SWG))가 배치된다. 도 6에서는 픽셀(PX) 영역의 중앙부에 전송 게이트(TG)가 위치하고, 전송 게이트(TG)의 제2 방향(Y) 일측(도 10에서 상부)에 선택 게이트(SG)와 소스 팔로워 게이트(SFG)가 제1 방향(X)으로 나란하게 배치되며, 전송 게이트(TG)의 제2 방향(Y) 타측(도 10에서 하부)에 리셋 게이트(RG)가 배치되고, 전송 게이트(TG)의 제1 방향(X) 일측(도 10에서 우측)에 배치된 경우를 예시하지만, 이들의 상대적인 위치 관계는 다양하게 변형가능하다. 또, 각 게이트들의 평면 형상이 직사각형 또는 정사각형인 경우가 예시되지만, 평면 형상은 다양하게 변형 가능하다.
평면도 상, 전송 게이트(TG)는 광전 변환 영역(LEC)과 적어도 부분적으로 중첩할 수 있다. 여기서 중첩의 기준은 두께 방향인 제3 방향(Z)이다. 일 실시예에서, 평면도 상, 전송 게이트(TG)는 광전 변환 영역(LEC)의 내부에 위치할 수 있다. 도면에서는 소스 팔로워 게이트(SFG), 리셋 게이트(RG), 선택 게이트(SG) 및 스위칭 게이트(SWG)가 광전 변환 영역(LEC)과 비중첩한 경우를 예시하고 있지만, 이들 중 적어도 하나 또는 모두가 광전 변환 영역(LEC)과 중첩하거나 평면도 상 그 내부에 위치할 수도 있다.
게이트들의 주변에는 트랜지스터 활성 영역(AG)이 배치될 수 있다. 트랜지스터 활성 영역은 불순물 영역을 포함하며, 불순물 영역은 트랜지스터의 소스/드레인 영역 및/또는 플로팅 확산 영역(FD)으로 활용될 수 있다. 몇몇 실시예에서, 트랜지스터의 소스/드레인 영역은 제1 소스/드레인 영역과 제2 소스/드레인 영역을 포함할 수 있다. 동일 트랜지스터의 제1 소스/드레인 영역과 제2 소스 드레인 영역 각각은 인가되는 전압에 따라 소스 영역이 될 수도 있고 드레인 영역이 될 수도 있다. 인가되는 전압이 동일하게 유지되는 시점에서, 동일 트랜지스터의 제1 소스/드레인 영역과 제2 소스 드레인 영역 중 어느 하나가 소스 영역이 되면, 다른 하나는 드레인 영역이 될 수 있다.
하나의 픽셀(PX)에는 하나 이상의 트랜지스터 활성 영역(AG)이 배치될 수 있다. 트랜지스터 활성 영역(AG)이 복수개인 경우 각 트랜지스터 활성 영역(AG)은 상호 분리될 수 있다.
전송 게이트(TG)의 일측에는 플로팅 확산 영역(FD)이 배치될 수 있다. 평면도 상, 플로팅 확산 영역(FD)은 전송 게이트(TG)와 인접할 수 있다. 도면에서는 플로팅 확산 영역(FD)의 일부가 광전 변환 영역(LEC)에 중첩하는 경우를 예시하고 있지만, 플로팅 확산 영역(FD)은 광전 변환 영역(LEC)과 완전히 비중첩하거나, 전부가 중첩할 수도 있다.
또, 리셋 게이트(RG)의 일측에는 리셋 트랜지스터(RST)의 제1 소스/드레인 영역이, 리셋 게이트(RG)의 타측에는 리셋 트랜지스터(RST)의 제2 소스/드레인 영역이 배치될 수 있다.
또, 선택 게이트(SG)의 일측에는 선택 트랜지스터(SLT)의 제1 소스/드레인 영역이, 타측에는 제2 소스/드레인 영역이 배치될 수 있다. 또, 소스 팔로워 게이트(SFG)의 일측에는 소스 팔로워 트랜지스터(SFT)의 제1 소스/드레인 영역이, 타측에는 제2 소스/드레인 영역이 배치될 수 있다. 선택 트랜지스터(SLT)의 제2 소스/드레인 영역과 소스 팔로워 트랜지스터(SFT)의 제1 소스/드레인 영역은 회로적으로 동일 노드에 연결되며, 물리적으로 일체로 형성될 수 있다.
또, 스위칭 게이트(SWG)의 일측에는 스위칭 트랜지스터(SWT)의 제1 소스/드레인 영역이, 타측에는 제2 소스/드레인 영역이 배치될 수 있다.
도 11은 도 10의 픽셀의 단면도이다.
도 10 및 도 11을 참조하면, 이미지 센서 또는 그에 포함된 픽셀(PX)은 기판(100), 광전 변환 영역(LEC), 활성 영역(AR4), 소스/드레인 영역(AR), 픽셀 분리막(PIL), 게이트(TG), 게이트 절연막(110) 및 게이트 스페이서(120)를 포함할 수 있다. 도 11의 단면도에서는 게이트로서 전송 게이트(TG)와 스위칭 게이트(SWG)이 도시되고, 트랜지스터 활성 영역으로 플로팅 확산 영역(FD), 스위칭 트랜지스터(SWT)의 제1 소스/드레인 영역(AR_SD1)과 제2 소스/드레인 영역(AR_SD2)이 도시되며, 이하에서 단면도에 도시된 내용을 기준으로 설명한다.
기판(100)은 반도체 기판일 수 있다. 예를 들어, 기판(100)은 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 기판(100)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘 게르마늄, 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있다. 기판(100)은 베이스 기판 상에 에피층이 형성된 것일 수도 있다.
기판(100)은 서로 반대되는 제1 면(100a) 및 제2 면(100b)을 포함할 수 있다. 이하의 실시예들에서, 경우에 따라 제1 면(100a)은 기판(100)의 전면(front side)으로 지칭되고, 제2 면(100b)은 기판(100)의 후면(back side)으로 지칭될 수 있다. 기판(100)의 제2 면(100b)은 광이 입사되는 수광면일 수 있다. 즉, 몇몇 실시예에 따른 이미지 센서는 후면 조사형(BSI) 이미지 센서일 수 있다.
몇몇 실시예에서, 기판(100)은 제1 도전형을 가질 수 있다. 예를 들어, 기판(100)은 p형 불순물(예를 들어, 붕소(B))을 포함할 수 있다. 이하의 실시예들에서 상기 제1 도전형은 p형인 것으로 설명되지만, 이는 예시적인 것일 뿐이고, 상기 제1 도전형은 n형일 수도 있음은 물론이다.
광전 변환 영역(LEC)은 기판(100) 내부에 배치될 수 있다. 광전 변환 영역(LEC)은 제1 면(100a)과 제2 면(100b)의 사이 공간에 위치할 수 있다. 광전 변환 영역(LEC)은 제1 면(100a)과 제2 면(100b)으로부터 각각 소정 거리 이격되어 배치될 수 있다.
광전 변환 영역(LEC)은 상기 제1 도전형과 다른 제2 도전형을 가질 수 있다. 이하의 실시예들에서, 상기 제2 도전형은 n형인 것으로 설명되지만, 이는 예시적인 것일 뿐이고, 상기 제2 도전형은 p형일 수도 있음은 물론이다. 광전 변환 영역(LEC)은 예를 들어, p형인 기판(100) 내에 n형 불순물(예를 들어, 인(P) 또는 비소(As))이 이온 주입되어 형성될 수 있다.
광전 변환 영역(LEC) 내에 주입된 불순물은 영역별로 다른 농도를 가질 수 있다. 이온 주입된 불순물은 기판(100) 내에서 확산될 수 있다. 이러한 확산 과정을 거치면서 광전 변환 영역(LEC)의 전체 체적을 확장하는 한편, 영역별로 다른 농도를 갖게 될 수 있다.
플로팅 확산 영역(FD)은 기판(100) 내부에 배치될 수 있다. 플로팅 확산 영역(FD)은 기판(100)의 제1 면(100a)에 인접하도록 배치될 수 있다. 플로팅 확산 영역(FD)은 제3 방향(Z)(즉, 두께 방향)으로 광전 변환 영역(LEC)과 이격할 수 있다.
플로팅 확산 영역(FD)은 상기 제2 도전형을 가질 수 있다. 예를 들어, 플로팅 확산 영역(FD)은 p형인 기판(100) 내에 n형 불순물이 이온 주입되어 형성된 제1 불순물 영역일 수 있다.
몇몇 실시예에서, 플로팅 확산 영역(FD)은 광전 변환 영역(LEC)보다 높은 불순물 농도로 상기 제2 도전형을 가질 수 있다. 예를 들어, 플로팅 확산 영역(FD)은 p형인 기판(100) 내에 고농도의 n형 불순물(n+)이 이온 주입되어 형성될 수 있다.
제1 소스/드레인 영역(AR_SD1)과 제2 소스/드레인 영역(AR_SD2)은 기판(100) 내부에 배치될 수 있다. 제1 소스/드레인 영역(AR_SD1)과 제2 소스/드레인 영역(AR_SD2)은 기판(100)의 제1 면(100a)에 인접하도록 배치될 수 있다.
제1 소스/드레인 영역(AR_SD1)과 제2 소스/드레인 영역(AR_SD2)은 상기 제2 도전형을 가질 수 있다. 예를 들어, 플로팅 확산 영역(FD)은 p형인 기판(100) 내에 n형 불순물이 이온 주입되어 형성된 제1 불순물 영역일 수 있다.
몇몇 실시예에서, 제1 소스/드레인 영역(AR_SD1)과 제2 소스/드레인 영역(AR_SD2)은 광전 변환 영역(LEC)보다 높은 불순물 농도로 상기 제2 도전형을 가질 수 있다. 예를 들어, 제1 소스/드레인 영역(AR_SD1)과 제2 소스/드레인 영역(AR_SD2)은 플로팅 확산 영역(FD)과 동일한 농도의 n형 불순물(n+)이 이온 주입되어 형성될 수 있지만, 이에 제한되는 것은 아니다.
기판(100) 내부에는 픽셀 분리막(PIL)이 더 배치될 수 있다. 픽셀 분리막(PIL)은 이웃하는 픽셀(PX)들을 상호 분리하는 역할을 할 수 있다. 픽셀 분리막(PIL)은 픽셀(PX)들간 전하의 드리프트를 차단하는 역할을 할 수 있다.
픽셀 분리막(PIL)은 평면도 상 픽셀(PX)의 경계 영역에 배치될 수 있다. 픽셀 분리막(PIL)은 평면도 상 픽셀(PX)의 경계를 따라 연속적으로 배치될 수 있다. 평면도 상, 픽셀 분리막(PIL)은 격자 형상을 가질 수 있다.
일 실시예에서, 픽셀 분리막(PIL)은 기판(100)의 제1 면(100a)으로부터 제2 면(100b)에까지 연장될 수 있다. 연장 방향을 기준으로, 픽셀 분리막(PIL)의 일단은 기판(100)의 제1 면(100a)에, 타단은 기판(100)의 제2 면(100b)에 놓일 수 있다. 다시 말하면, 픽셀 분리막(PIL)은 기판(100)을 제3 방향(Z)으로 관통하는 형상을 가질 수 있다. 그러나, 이에 제한되는 것은 아니며, 트렌치 형상과 같이 픽셀 분리막(PIL)의 일단 또는 타단이 기판(100)의 내부에 위치할 수도 있다.
픽셀 분리막(PIL)은 기판(100)의 구성 물질을 제거한 후, 제거된 공간에 분리막 물질을 채움으로써 형성될 수 있다.
일 실시예에서, 픽셀 분리막(PIL)은 배리어층(PIL_B)과 필링층(PIL_F)을 포함할 수 있다.
배리어층(PIL_B)은 픽셀 분리막(PIL)의 측벽을 이룰 수 있다. 배리어층(PIL_B)은 고유전율 절연 물질을 포함할 수 있지만, 이에 제한되는 것은 아니다. 배리어층(PIL_B)은 소정 공간을 정의하며, 그 공간 내에 필링층(PIL_F)이 배치될 수 있다. 필링층(PIL_F)은 갭필(gap-fill) 성능이 우수한 물질 예를 들어, 폴리 실리콘(poly-Si)을 포함할 수 있지만, 이에 제한되는 것은 아니다.
기판(100)의 제1 면(100a) 상에는 전송 게이트(TG) 및 스위칭 게이트(SWG)가 배치될 수 있다. 전송 게이트(TG)의 일 측면은 플로팅 확산 영역(FD)의 일 에지에 정렬되거나 그에 중첩할 수 있다. 스위칭 게이트(SWG)의 일 측면은 제1 소스/드레인 영역(AR_SD1)의 일 에지에, 타 측면은 제2 소스/드레인 영역(AR_SD2)의 일 에지에 각각 정렬되거나 그에 중첩할 수 있다.
전송 게이트(TG)와 스위칭 게이트(SWG)는 예를 들어, 불순물이 도핑된 폴리 실리콘(poly Si), 코발트 실리사이드 등의 금속 실리사이드, 티타늄 질화물 등의 금속 질화물, 및 텅스텐, 구리 및 알루미늄 등의 금속 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
게이트 절연막(110)은 기판(100)의 제1 면(100a) 상에 배치될 수 있다. 게이트 절연막(110)은 전송 게이트(TG)와 기판(100) 사이 및 스위칭 게이트(SWG)와 기판(100)에 배치될 수 있다. 게이트 절연막(110)은 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 탄질화물(SiCN) 및 실리콘 산화물보다 유전율이 작은 저유전율(low-k) 물질, 또는 실리콘 산화물보다 유전율이 큰 고유전율((high-k)) 물질 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
게이트 스페이서(120)는 전송 게이트(TG)와 스위칭 게이트(SWG)의 측면 상에 배치될 수 있다. 게이트 스페이서(120)는 실리콘 질화물, 실리콘 산질화물, 실리콘 탄질화물(SiCN), 실리콘 산탄질화물(SiOCN), 실리콘 붕소질화물(SiBN), 실리콘 산붕소질화물(SiOBN), 실리콘 산탄화물(SiOC) 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 게이트 스페이서(120)는 생략될 수도 있다.
도면에 도시되지는 않았지만, 리셋 트랜지스터(RST), 소스 팔로워 트랜지스터(SFT) 및 선택 트랜지스터(SLT)도 전송 트랜지스터(TST)나 스위칭 트랜지스터(SWT)처럼 도 7에서 예시된 게이트 절연막(110)과 게이트 스페이서(120)를 구비할 수 있다. 또한, 이들 트랜지스터는 스위칭 트랜지스터(SWT)와 마찬가지로 리셋 게이트(RG), 소스 팔로워 게이트(SFG) 및 선택 게이트(SG)를 중심으로 일측에 제1 소스/드레인 영역을 구비하고, 타측에 제2 소스/드레인 영역을 구비할 수 있다.
전송 게이트(TG) 및 스위칭 게이트(SWG) 상부에는 제1 층간 절연막(130)이 배치될 수 있다. 제1 층간 절연막(130) 상에는 제1 배선층(WR1)이 배치될 수 있다. 제1 배선층(WR1) 상에는 제2 층간 절연막(140)이 배치될 수 있다. 제2 층간 절연막(1400 상에는 제2 배선층(WR2)이 배치될 수 있다.
제1 층간 절연막(130)과 제2 층간 절연막(140)은 각각 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 저유전율 물질 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 제1 층간 절연막(130)과 제2 층간 절연막(140)은 동일한 물질로 이루어질 수도 있지만, 상이한 물질로 이루어질 수 있다. 또, 제1 층간 절연막(130)과 제2 층간 절연막(140)은 동일한 유전율을 가질 수도 있지만, 상이한 유전율을 가질 수도 있다. 구체적으로, 제2 층간 절연막(140)은 제1 커패시터(C1)와 제2 커패시터(C2)의 유전막으로 기능할 수 있다. 이러한 관점에서, 제2 층간 절연막(140)은 제1 층간 절연막(130)보다 더 높은 유전율을 갖는 물질로 이루어질 수 있다. 그러나, 적용 가능한 실시예가 이에 제한되는 것은 아니다.
제1 및 제2 배선층(WR1, WR2)은 각각 금속을 포함하여 이루어질 수 있다. 예를 들어, 제1 및 제2 배선층(WR1, WR2)은 각각 알루미늄(Al), 구리(Cu), 은(Ag), 티타늄(Ti), 몰리브덴(Mo), 니켈(Ni), 텅스텐(W), 코발트(Co), 루테늄(Ru) 또는 이들의 합금 등을 포함할 수 있다. 제1 및 제2 배선층(WR1, WR2)은 동일한 물질을 포함할 수도 있고, 상이한 물질을 포함할 수도 있다. 제1 및 제2 배선층(WR1, WR2)은 각각 단일막일 수도 있고, 복수의 도전막이 적층된 다중막일 수도 있다.
제1 및 제2 배선층(WR1, WR2)은 각각 복수의 도전 패턴을 포함할 수 있다.
제1 배선층(WR1)은 제1 도전 패턴(WR1_1), 제2 도전 패턴(WR1_2), 제3 도전 패턴(WR1_3), 제4 도전 패턴(WR1_4) 및 제5 도전 패턴(WR1_5)을 포함할 수 있다.
제1 도전 패턴(WR1_1)은 제1 커패시터(C1)의 일 전극이거나 그에 연결될 수 있다. 제1 도전 패턴(WR1_1)은 또한 제1 층간 절연막(130)을 관통하는 컨택홀을 통해 플로팅 확산 영역(TD)과 연결될 수 있다.
제2 도전 패턴(WR1_2)은 제2 커패시터(C2)의 일 전극이거나 그에 연결될 수 있다. 제2 도전 패턴(WR1_2)은 또한 제1 층간 절연막(130)을 관통하는 컨택홀을 통해 스위칭 트랜지스터(SWT)의 제1 소스/드레인 영역(AR_SD1)과 연결될 수 있다.
제3 도전 패턴(WR1_3)은 전송 라인과 연결될 수 있다. 제3 도전 패턴(WR1_3)은 또한 제1 층간 절연막(130)을 관통하는 컨택홀을 통해 전송 게이트(TG)와 연결될 수 있다.
제4 도전 패턴(WR1_4)은 스위칭 제어 라인과 연결될 수 있다. 제4 도전 패턴(WR1_4)은 또한 제1 층간 절연막(130)을 관통하는 컨택홀을 통해 스위칭 게이트(SWG)와 연결될 수 있다.
제5 도전 패턴(WR1_5)은 제1 층간 절연막(130)을 관통하는 컨택홀들을 통해 플로팅 확산 영역(FD) 및 스위칭 트랜지스터(SWT)의 제2 소스/드레인 영역(AR_SD2)과 연결될 수 있다. 즉, 플로팅 확산 영역(FD)과 스위칭 트랜지스터(SWT)의 제2 소스/드레인 영역(AR_SD2)은 제5 도전 패턴(WR1_5)을 통해 전기적으로 연결될 수 있다.
도시된 예와는 달리, 제5 도전 패턴(WR1_5)이 생략되고, 플로팅 확산 영역(FD)과 스위칭 트랜지스터(SWT)의 제2 소스/드레인 영역(AR_SD2)이 일체로 형성될 수도 있다.
제2 배선층(WR1)은 제6 도전 패턴(WR2_1)과 제7 도전 패턴(WR2_2)을 포함할 수 있다.
제6 도전 패턴(WR2_1)은 제3 전원 라인과 연결될 수 있다. 제6 도전 패턴(WR2_1)은 제1 커패시터(C1)의 타 전극이거나 그에 연결될 수 있다. 일 실시예에서, 제6 도전 패턴(WR2_1)은 제1 도전 패턴(WR1_1)과 제3 방향(Z)으로 중첩할 수 있다. 그러나, 이에 제한되는 것은 아니며, 제6 도전 패턴(WR2_1)이 제1 도전 패턴(WR1_1)에 대해 제3 방향(Z)으로 비중첩하되 상호 근접하게 위치함으로써 소정의 커패시턴스를 형성할 수 있다.
제7 도전 패턴(WR2_2)은 부스팅 라인에 연결될 수 있다. 제7 도전 패턴(WR2_2)은 제2 커패시터(C2)의 타 전극이거나 그에 연결될 수 있다. 일 실시예에서, 제7 도전 패턴(WR2_2)은 제2 도전 패턴(WR1_2)과 제3 방향(Z)으로 중첩할 수 있다. 그러나, 이에 제한되는 것은 아니며, 제7 도전 패턴(WR2_2)이 제2 도전 패턴(WR1_2)에 대해 제3 방향(Z)으로 비중첩하되 상호 근접하게 위치함으로써 소정의 커패시턴스를 형성할 수 있다.
몇몇 실시예에서, 이미지 센서(10)는 기판(100)의 제2 면(100b) 상에 배치된 컬러 필터(170), 마이크로 렌즈(180), 그리드 패턴(160) 및 패시배이션층(150)을 더 포함할 수 있다.
구체적으로, 기판의 제2 면(100b) 상에는 패시배이션층(150)이 배치될 수 있다. 패시배이션층(150)은 예를 들어, 고유전율 절연 물질을 포함할 수 있다. 또한, 패시배이션층(150)은 비정질(amorphous) 결정 구조를 포함할 수 있다.
도면에서는 패시배이션층(150)이 하나의 층으로 이루어진 경우를 예시하였지만, 이에 제한되지 않는다. 다른 몇몇 실시예에서, 패시배이션층(150)은 평탄화층 및/또는 반사 방지층을 더 포함할 수 있다. 이 경우, 평탄화층은 예를 들어, 실리콘 산화막 계열의 물질, 실리콘 질화막 계열의 물질, 수지 또는 이들의 조합 중 적어도 하나를 포함할 수 있다. 반사 방지층은 고유전율 물질 예를 들어, 하프늄 산화물(HfO2)을 포함할 수 있지만, 이에 제한되는 것은 아니다.
컬러 필터(170)는 패시배이션층(150) 상에 배치될 수 있다. 컬러 필터(170)는 각각의 단위 픽셀(PX)에 대응되도록 배열될 수 있다. 예를 들어, 컬러 필터(170)는 제1 방향(X) 및 제2 방향(Y)에 의해 정의되는 평면에서 2차원적으로(예를 들어, 행렬 형태로) 배열될 수 있다.
컬러 필터(170)는 픽셀(PX)마다 배치된 적색(red), 녹색(green), 또는 청색(blue)의 컬러 필터를 포함할 수 있다. 또한, 컬러 필터(170)는 옐로우 필터(yellow filter), 마젠타 필터(magenta filter) 및 시안 필터(cyan filter)를 포함할 수도 있고, 화이트 필터(white filter)를 더 포함할 수도 있다.
그리드 패턴(160)은 제2 기판(130)의 제2 면(100b) 상에서 격자 모양으로 형성되어 각각의 픽셀(PX)을 둘러싸도록 배치될 수 있다. 예를 들어, 그리드 패턴(160)은 패시배이션층(150) 상에서 컬러 필터(170)들 사이에 배치될 수 있다. 그리드 패턴(160)은 비스듬히 입사되는 입사광을 반사시켜 광전 변환 영역(LEC)에 보다 많은 입사광을 제공하는 역할을 수행할 수 있다.
마이크로 렌즈(180)는 컬러 필터(170) 상에 배치될 수 있다. 마이크로 렌즈(180)는 각각의 픽셀(PX)에 대응되도록 배열될 수 있다. 일 실시예에서, 하나의 마이크로 렌즈(180)는 하나의 컬러 필터(170) 상에 배치될 수 있다.
마이크로 렌즈(180)는 광전 변환 영역(LEC)을 커버하도록 배치될 수 있다. 마이크로 렌즈(180)는 입사된 빛을 광전 변환 영역(LEC)으로 집광하도록 볼록면을 가질 수 있다. 마이크로 렌즈(180)는 포토레지스트 물질 또는 열경화성 수지를 포함하여 이루어질 수 있지만, 이에 제한되는 것은 아니다.
이하, 다른 실시예들에 대해 설명한다. 이하의 실시예에서, 이미 설명된 구성과 동일한 구성에 대해서는 동일한 참조 부호를 부여하고, 중복 설명은 생략하거나 간략화한다.
도 12는 다른 실시예에 따른 일 픽셀의 회로도이다. 도 13은 도 12의 회로 구조를 갖는 일 픽셀의 동작을 설명하기 위한 예시적인 타이밍도이다.
도 12 및 도 13을 참조하면, 본 실시예에 따른 픽셀 회로는 제2 커패시터(C2)와 제1 노드(ND1) 사이에 스위칭 트랜지스터(SWT2)가 더 연결되고, 제2 커패시터(C2)가 부스트 전원 전압(VDD_B)을 제공하는 부스트 전원 라인에 연결된 점에서 도 5 및 도 6의 실시예와 상이하다. 복수의 스위칭 트랜지스터들을 서로 구분하기 위해, 제1 커패시터(C1)에 연결된 것을 제1 스위칭 트랜지스터(SWT1)로, 제2 커패시터(C2)에 연결된 것을 제2 스위칭 트랜지스터(SWT2)로 각각 지칭하기로 한다.
제1 스위칭 트랜지스터(SWT1)는 해당 로우에 인가되는 제1 스위칭 제어 신호(SWR1)에 응답하여 제1 커패시터(C1)와 제1 노드(ND1)를 연결할 수 있다. 제2 스위칭 트랜지스터(SWT2)는 해당 로우에 인가되는 제2 스위칭 제어 신호(SWR2)에 응답하여 제2 커패시터(C2)와 제1 노드(ND1)를 연결할 수 있다. 제2 스위칭 제어 신호(SWR2)는 제1 스위칭 제어 신호(SWR1)와 상이한 신호일 수 있다. 제1 스위칭 제어 신호(SWR1)와 제2 스위칭 제어 신호(SWR2)는 상이한 시점에서 하이 레벨을 가져, 상이한 시점에서 제1 스위칭 트랜지스터(SWT1)와 제2 스위칭 트랜지스터(SWT2)를 턴온시킬 수 있다.
제2 커패시터(C2)의 타 전극에 인가되는 부스트 전원 전압(VDD_B)은 도 5의 부스트 신호(FDB)와 달리 스윙하지 않는 기준 전압(예컨대, 직류 전압)일 수 있지만, 이에 제한되는 것은 아니다. 부스트 전원 라인은 모든 픽셀(PX)에 연결되어, 모든 픽셀(PX)에 동일한 전압을 전달하는 공통 라인일 수 있다. 일 실시예에서, 부스트 전원 라인은 제1 전원 라인, 제2 전원 라인 및 제3 전원 라인 중 적어도 하나와 연결되어 있을 수 있다.
도 13에 도시된 바와 같이, 부스트 전원 전압(VDD_B)은 동작 상태와 무관하게 일정한 전압 레벨을 가질 수 있다.
제2 스위칭 제어 신호(SWR2)는 도 6의 부스팅 신호(FDB)와 실질적으로 동일한 신호 파형을 가질 수 있다. 구체적으로, 제2 스위칭 제어 신호(SWR2)는 제1 시간(t1) 이전에 로우 레벨에서 하이 레벨로 전환되며, 제2 시간(t2)과 제3 시간(t3) 사이의 시간 구간에 다시 로우 레벨로 전환될 수 있다. 제2 스위칭 제어 신호(SWR2)가 하이 레벨을 유지하는 동안 제2 스위칭 트랜지스터(SWT2)가 턴온되어, 제1 노드(ND1)에 부스트 전원 전압(VDD_B)이 제공될 수 있다. 그에 따라, 제1 노드(ND1)(즉, 플로팅 확산 영역(FD))의 전위를 상승시킬 수 있음은 도 6에서 설명한 바와 같다. 따라서, 포토 다이오드(PD)의 전송 효율을 높여 포토 다이오드(PD)에 잔류하는 전하를 최소화할 수 있고, 그에 따라 보다 정확하게 이미지를 센싱할 수 있다.
도 14는 또 다른 실시예에 따른 일 픽셀의 회로도이다. 도 15는 도 14의 회로 구조를 갖는 일 픽셀의 동작을 설명하기 위한 예시적인 타이밍도이다.
도 14 및 도 15를 참조하면, 본 실시예에 따른 픽셀 회로는 스위칭 트랜지스터(도 5의 'SWT')와 제2 커패시터(도 5의 'C2')가 생략되고, 제1 커패시터(C1)에 제3 전원 전압(도 5의 'VDD_3')이 아닌 커패시터 전압 신호(VSC)를 전달하는 커패시터 전원 라인이 연결된 점에서 도 5 및 도 6의 실시예와 차이가 있다.
구체적으로, 커패시터 전압 신호(VSC)는 하이 레벨과 로우 레벨을 스윙하는 신호로, 로우마다 분리되어 제공된다.
커패시터 전압 신호(VSC)는 도 15에 도시된 것처럼, 도 6의 부스팅 신호(FDB)와 실질적으로 동일한 신호 파형을 가질 수 있다. 즉, 커패시터 전압 신호(VSC)는 제1 시간(t1) 이전에 로우 레벨에서 하이 레벨로 전환되며, 제2 시간(t2)과 제3 시간(t3) 사이의 시간 구간에 다시 로우 레벨로 전환될 수 있다.
커패시터 전압 신호(VSC)의 로우 레벨은 도 5의 제3 전원 전압(VDD_3)에 상응할 수 있다. 일 실시예에서, 커패시터 전압 신호(VSC)의 로우 레벨은 제1 전원 전압(VDD_1) 및 제2 전원 전압(VDD_2)과 동일하고, 하이 레벨은 그보다 클 수 있다.
커패시터 전압 신호(VSC)가 하이 레벨을 유지하는 동안 제1 노드(ND1)는 커패시터 전압 신호(VSC)의 하이 레벨과 로우 레벨의 차이에 상응하는 만큼 전위가 상승할 수 있다. 따라서, 포토 다이오드(PD)의 전송 효율을 높여 포토 다이오드(PD)에 잔류하는 전하를 최소화할 수 있고, 그에 따라 보다 정확하게 이미지를 센싱할 수 있다.
한편, 본 실시예의 제2 동작(OP2)에서 커패시터 전압 신호(VSC)은 로우 레벨을 유지하므로, 제1 노드(ND1)의 전위는 다시 원래의 전위로 되돌아갈 수 있다. 따라서, 도 6의 제2 동작(OP2)과 실질적으로 동일하게 동작할 수 있다.
도 16은 또 다른 실시예에 따른 일 픽셀의 회로도이다. 도 17은 도 16의 회로 구조를 갖는 일 픽셀의 동작을 설명하기 위한 예시적인 타이밍도이다.
도 16 및 도 17을 참조하면, 본 실시예에 따른 픽셀 회로는 제1 커패시터(C1)가 제3 전원 전압(VDD_3)이 아닌 커패시터 전압 신호(VSC)에 연결된 점에서 도 5 및 도 6의 실시예와 차이가 있다.
커패시터 전압 신호(VSC)는 도 14의 실시예와 유사하게 하이 레벨과 로우 레벨을 스윙하며, 로우마다 분리되어 제공된다.
도 17에 도시된 것처럼, 커패시터 전압 신호(VSC)는 부스트 신호(FDB)와 실질적으로 동일하거나, 유사한 신호 파형을 가질 수 있다. 커패시터 전압 신호(VSC)의 하이 레벨 구간과 부스트 신호(FDB)의 하이 레벨 구간을 적어도 부분적으로 중첩할 수 있다.
본 실시예의 경우, 제2 커패시터(C2)가 하이 레벨을 유지하면서 제1 노드(ND1)의 전위를 상승시키는 동안, 커패시터 전압 신호(VSC) 또한 하이 레벨을 유지하면서 제1 노드(ND1)의 전위를 더 상승시킬 수 있다. 따라서, 제1 동작(OP1)을 수행하는 동안 제1 노드(ND1)의 전위를 더욱 상승시킬 수 있으므로, 포토 다이오드(PD)의 전송 효율을 높여 포토 다이오드(PD)에 잔류하는 전하를 최소화할 수 있다.
도 18은 또 다른 실시예에 따른 일 픽셀의 회로도이다.
도 18의 실시예는 픽셀이 복수의 포토 다이오드(PDa, PDb, PDc, PDd)를 포함하고, 각 포토 다이오드(PDa, PDb, PDc, PDd)에 연결된 전송 트랜지스터(TSTa, TSTb, TSTc, TSTd)가 모두 제1 노드(ND1)에 연결될 수 있음을 예시한다. 도 18에서는 하나의 픽셀이 4개의 포토 다이오드(PDa, PDb, PDc, PDd)와 4개의 전송 트랜지스터(TSTa, TSTb, TSTc, TSTd)를 포함하는 경우를 예시하지만, 이들의 수는 다양하게 변형 가능하다.
각 전송 트랜지스터(TSTa, TSTb, TSTc, TSTd)는 서로 다른 전송 신호(TSa, TSb, TSc, TSd)를 인가받을 수 있다. 그러나, 이에 제한되는 것은 아니며, 각 전송 트랜지스터(TST1, TST2, TST3, TST4)가 동일한 전송 신호를 인가받을 수도 있다.
각 전송 트랜지스터(TSTa, TSTb, TSTc, TSTd)는 서로 다른 전송 신호(TSa, TSb, TSc, TSd)를 인가받는 경우, 픽셀은 복수의 동작을 통해 각 포토 다이오드(PDa, PDb, PDc, PDd)에 생성된 전하를 출력할 수 있다. 각 전송 트랜지스터(TSTa, TSTb, TSTc, TSTd)가 턴온되는 동안, 부스트 신호(FDB)를 하이 레벨로 유지하면 제1 노드(N1)의 전위가 상승하여 각 포토 다이오드(PDa, PDb, PDc, PDd)의 전송 효율을 높일 수 있다.
도 19는 도 18의 회로 구조를 갖는 픽셀의 개략적인 레이아웃도이다.
도 19를 참조하면, 포토 다이오드(PDa)에 상응하는 광전 변환 영역(LECa), 포토 다이오드(PDb)에 상응하는 광전 변환 영역(LECb), 포토 다이오드(PDc)에 상응하는 광전 변환 영역(LECc) 및 포토 다이오드(PDd)에 상응하는 광전 변환 영역(LECd)이 서로 분할 및 이격되어 배치된다. 각 전송 게이트(TGa, TGb, TGc, TGd)는 상호 분리되어 이격 배치되며, 각각 대응하는 포토 다이오드(PDa, PDb, PDc, PDd)에 적어도 부분적으로 중첩할 수 있다.
플로팅 확산 영역(FD)은 각 전송 게이트(TGa, TGb, TGc, TGd)에 의해 둘러싸여 배치된다. 이러한 레이아웃을 통해 각 전송 트랜지스터(TSTa, TSTb, TSTc, TSTd)가 하나의 일체화된 플로팅 확산 영역(FD)을 공유할 수 있다.
도 20은 또 다른 실시예에 따른 일 픽셀의 회로도이다.
도 20의 실시예는 픽셀 회로는 제1 노드(ND1)에 연결된 저장 커패시터가 복수개일 수 있음을 예시한다. 도 20에서는 2개의 저장 커패시터가 예시되어 있지만, 그 수는 변형 가능하다.
도 20을 참조하면, 제1 커패시터(C1)는 제1 서브 커패시터(C11) 및 제2 서브 커패시터(C12)를 포함할 수 있다. 또, 스위칭 트랜지스터(SWT)는 제1 서브 커패시터(C11)와 제1 노드(ND1) 간 연결을 제어하는 제1 서브 스위칭 트랜지스터(SWR_ S1) 및 제2 서브 커패시터(C12)와 제1 노드(ND1) 간 연결을 제어하는 제2 서브 스위칭 트랜지스터(SWR_ S2)를 포함할 수 있다.
제1 서브 커패시터(C11)는 제1 서브 스위칭 트랜지스터(SWT_s1)와 제3 전원 라인 사이에 연결되고, 제2 서브 커패시터(C12)는 제2 서브 스위칭 트랜지스터(SWT_s2)와 제4 전원 라인 사이에 연결될 수 있다. 제3 전원 라인은 제3 전원 전압(VDD_3)을 공급하고, 제4 전원 라인은 제4 전원 전압(VDD_4)을 공급할 수 있다. 제3 전원 전압(VDD_3)과 제4 전원 전압(VDD_4)은 동일한 전압일 수도 있지만, 상이한 전압일 수도 있다.
제1 서브 스위칭 트랜지스터(SWT_S1)의 게이트는 제1 서브 스위칭 제어 신호(SWR_S1)를 인가받고, 제2 서브 스위칭 트랜지스터(SWT_S2)의 게이트는 제2 서브 스위칭 제어 신호(SWR_S2)를 인가받을 수 있다.
본 실시예의 경우, 제1 서브 스위칭 트랜지스터(SWT_S1)와 제2 서브 스위칭 트랜지스터(SWT_S2)를 통해 제2 커패시터(C2)에 하이 레벨의 부스팅 신호(FDB)가 인가되는 동안 제1 서브 커패시터(C11)와 제2 서브 커패시터(C12)를 제1 노드(ND1)와 분리시킬 수 있다. 또, 제1 서브 스위칭 트랜지스터(SWT_S1)와 제2 서브 스위칭 트랜지스터(SWT_S2)가 독립적으로 구동됨에 따라, 제1 서브 커패시터(C11)와 제2 서브 커패시터(C12)에 축적된 전하를 각각 다른 동작을 통해 구분하여 출력할 수 있다.
본 실시예의 변형예로, 제1 서브 스위칭 트랜지스터(SWT_S1)의 게이트와 제2 서브 스위칭 트랜지스터(SWT_S2)의 게이트에 동일한 스위칭 제어 신호가 인가될 수도 있다.
상술한 실시예들을 통해 설명된 기술적 사상은 하나의 픽셀(PX)이 복수의 서브 픽셀을 포함하는 실시예에도 적용가능하다. 하나의 픽셀(PX) 내에 포함된 복수의 서브 픽셀은 각각 별도의 광전 변환 영역(LEC), 전송 트랜지스터(TST) 및 플로팅 확산 영역(FD)을 구비할 수 있다. 각 서브 픽셀은 독립된 플로팅 확산 영역(FD)을 구비하는 점에서, 복수의 포토 다이오드가 하나의 플로팅 확산 영역(FD)을 공유하는 도 18 및 도 19의 실시예의 픽셀과 구분될 수 있다. 이하에서, 픽셀이 복수의 서브 픽셀을 포함하는 실시예들에 대해 상세히 설명한다.
도 21은 몇몇 실시예에 따른 이미지 센서의 픽셀의 부분 배치도이다.
도 21을 참조하면, 픽셀(PX)은 제1 서브 픽셀(SPX1)과 제2 서브 픽셀(SPX2)을 포함한다. 평면도상 제1 서브 픽셀(SPX1)은 제2 서브 픽셀(SPX2)보다 넓은 면적을 갖는다. 후술하는 바와 같이 제1 서브 픽셀(SPX1)은 제1 광전 변환 영역(LEC1)을, 제2 서브 픽셀(SPX2)은 제2 광전 변환 영역(LEC2)을 각각 포함하는데, 평면도상 제1 광전 변환 영역(LEC1)이 제2 광전 변환 영역(LEC2)에 비해 넓은 면적을 가질 수 있다. 또, 제1 서브 픽셀(SPX1)은 제1 플로팅 확산 영역을, 제2 서브 픽셀(SPX2)은 제2 플로팅 확산 영역을 포함할 수 있다.
일 실시예에서, 제1 서브 픽셀(SPX1)은 8각형 형상이고, 제2 서브 픽셀(SPX2)은 4각형 형상일 수 있다. 제2 서브 픽셀(SPX2)은 제1 서브 픽셀(SPX1)의 8개의 변 중 하나의 변에 인접하여 배치될 수 있다. 제1 서브 픽셀(SPX1)의 일변과 제2 서브 픽셀(SPX2)의 일변은 서로 접촉할 수 있지만, 이에 제한되지 않는다.
도 22는 도 21의 일 픽셀의 회로도이다.
도 22를 참조하면, 픽셀 회로는 제1 포토 다이오드(PD1), 제2 포토 다이오드(PD2), 복수의 트랜지스터, 제1 커패시터(C1) 및 제2 커패시터(C2)를 포함할 수 있다.
복수의 트랜지스터는 전송 트랜지스터(TST), 소스 팔로워 트랜지스터(SFT), 선택 트랜지스터(SLT), 리셋 트랜지스터(RST), 스위칭 트랜지스터(SWT), 제1 연결 트랜지스터(CRT1) 및 제2 연결 트랜지스터(CRT2)를 포함할 수 있다. 전송 트랜지스터(TST)는 제1 전송 트랜지스터(TST1) 및 제2 전송 트랜지스터(TST2)를 포함할 수 있다.
제1 서브 픽셀(SPX1)은 제1 포토 다이오드(PD1)와 제1 전송 트랜지스터(TST1)를 포함하고, 제2 서브 픽셀(SPX2)은 제2 포토 다이오드(PD2)와 제2 전송 트랜지스터(TST2)를 포함할 수 있다.
제1 포토 다이오드(PD1)는 제1 광전 변환 영역(LEC1)에 대응하고, 제2 포토 다이오드(PD2)는 제2 광전 변환 영역(LEC2)에 대응할 수 있다. 평면도상 상대적으로 면적이 큰 제1 광전 변환 영역(LEC1)을 포함하는 제1 포토 다이오드(PD1)는 라지 포토 다이오드로, 상대적으로 작은 제2 광전 변환 영역(LEC2)을 포함하는 제2 포토 다이오드(PD2)는 스몰 포토 다이오드로 지칭될 수 있다.
제1 서브 픽셀(SPX1)과 제2 서브 픽셀(SPX2)은 하나의 소스 팔로워 트랜지스터(SFT), 하나의 선택 트랜지스터(SLT) 및 하나의 리셋 트랜지스터(RST)를 공유할 수 있다.
더욱 구체적으로 설명하면, 제1 전송 트랜지스터(TST1)는 제1 포토 다이오드(PD1)와 제1 노드(ND1) 사이에 배치된다. 제1 노드(ND1)는 제1 플로팅 확산 영역에 연결되거나, 그 자체가 제1 플로팅 확산 영역일 수 있다. 제1 전송 트랜지스터(TST1)의 게이트는 제1 전송 라인에 연결되어 제1 전송 신호(TS_1)를 제공받을 수 있다.
소스 팔로워 트랜지스터(SFT)는 제1 전원 전압(VDD_1)을 제공하는 제1 전원 라인과 해당 컬럼의 출력 신호선(COL) 사이에 연결된다. 소스 팔로워 트랜지스터(SFT)의 게이트는 제1 플로팅 확산 영역에 연결된 제1 노드(ND1)에 연결된다.
선택 트랜지스터(SLT)는 소스 팔로워 트랜지스터(SFT)와 출력 신호선(COL) 사이에 배치된다. 선택 트랜지스터(SLT)의 게이트는 해당 로우의 선택 라인에 연결되어 선택 신호(SEL)를 인가받을 수 있다.
제1 노드(ND1)와 제2 전원 전압(VDD_2)을 제공하는 제2 전원 라인 사이에는 제1 연결 트랜지스터(CRT1)와 리셋 트랜지스터(RST)가 배치된다. 제1 연결 트랜지스터(CRT1)와 리셋 트랜지스터(RST) 사이에는 제2 노드(ND2)가 정의된다.
제1 연결 트랜지스터(CRT1)는 제1 노드(ND1)와 제2 노드(ND2) 사이에 배치된다. 제1 연결 트랜지스터(CRT1)의 게이트는 연결 신호 라인에 연결된다. 제1 연결 트랜지스터(CRT1)는 제1 연결 신호 라인으로부터 제공되는 제1 연결 제어 신호(CR1)에 따라 제1 노드(ND1)와 제2 노드(ND2)를 연결하는 역할을 할 수 있다.
리셋 트랜지스터(RST)는 제2 전원 전압(VDD_2)을 제공하는 제2 전원 라인과 제2 노드(ND2) 사이에 배치된다. 리셋 트랜지스터(RST)의 게이트는 리셋 라인에 연결되어 리셋 신호(RS)를 제공받을 수 있다.
제2 포토 다이오드(PD2)와 제2 노드(ND2) 사이에는 제2 전송 트랜지스터(TST2)와 제2 연결 트랜지스터(CRT2)가 배치된다. 제2 전송 트랜지스터(TST2)와 제2 연결 트랜지스터(CRT2) 사이에는 제3 노드(ND3)가 정의된다.
제2 전송 트랜지스터(TST2)는 제2 포토 다이오드(PD2)와 제3 노드(ND3) 사이에 연결된다. 제3 노드(ND3)는 제2 플로팅 확산 영역에 연결되거나, 제2 플로팅 확산 영역 자체일 수 있다. 제2 전송 트랜지스터(TST2)의 게이트는 제2 전송 라인에 연결될 수 있다. 제2 전송 라인은 제1 전송 라인과 상이한 스캔 신호인 제2 전송 신호(TS_2)가 인가되며, 그에 따라 제1 전송 트랜지스터(TST1)와 제2 전송 트랜지스터(TST2)가 상이한 시점에 턴온 및 턴오프될 수 있다.
제2 연결 트랜지스터(CRT2)는 제3 노드(ND3)와 제2 노드(ND2) 사이에 배치된다. 제2 연결 트랜지스터(CRT2)의 게이트는 제2 연결 신호 라인에 연결된다. 제2 연결 트랜지스터(CRT2)는 제2 연결 신호 라인을 통해 인가되는 제2 연결 제어 신호(CR1)에 따라 제3 노드(ND3)와 제2 노드(ND2)를 연결하는 역할을 할 수 있다.
스위칭 트랜지스터(SWT)는 제3 노드(ND3)와 제1 커패시터(C1) 사이에 연결된다. 스위칭 트랜지스터(SWT)의 게이트는 해당 로우의 스위칭 라인에 연결된다. 스위칭 트랜지스터(SWT)는 스위칭 라인을 통해 입력된 스위칭 제어 신호(SWR)에 따라 제3 노드(ND3)와 제1 커패시터(C1)를 연결한다.
제1 커패시터(C1)는 스위칭 트랜지스터(SWT)와 제3 전원 전압(VDD_3)을 공급하는 제3 전원 라인 사이에 배치된다. 제1 커패시터(C1)는 포토 다이오드(PD)로부터 오버플로우되는 전하를 저장하는 역할을 할 수 있다. 즉, 제1 커패시터(C1)는 저장 커패시터의 일종일 수 있다.
제1 커패시터(C1)의 일 전극은 스위칭 트랜지스터(SWT)의 소스/드레인 영역에 연결된다. 제1 커패시터(C1)의 타 전극은 제3 전원 라인에 연결되어 제3 전원 전압(VDD_3)을 인가받는다. 제1 커패시터(C1)는 스위칭 트랜지스터(SWT)를 통해 제3 노드(ND3)에 연결된다.
제2 커패시터(C2)는 제3 노드(ND3)와 부스팅 라인 사이에 연결된다. 제2 커패시터(C2)의 일 전극은 제3 노드(ND3)에 연결되고, 타 전극은 해당 로우의 부스팅 라인에 연결될 수 있다. 제2 커패시터(C2)는 부스팅 라인에 전달된 부스팅 신호(FDB)에 따라 제3 노드(ND3)의 전위를 부스팅하는 역할을 할 수 있다. 즉, 제2 커패시터(C2)는 부스팅 커패시터의 일종일 수 있다.
도 23은 도 22의 회로 구조를 갖는 일 픽셀의 동작을 설명하기 위한 예시적인 타이밍도이다.
도 22 및 도 23을 참조하면, 픽셀(PX)의 리드아웃은 4개의 동작을 포함할 수 있다. 구체적으로, 픽셀(PX)의 리드아웃은 시간 순서대로 순차 진행되는 제1 동작(OP1a), 제2 동작(OP2a), 제3 동작(OP3a) 및 제4 동작(OP4a)을 포함할 수 있다. 각 동작은 신호 동작(S1a, S2a, S3a, S4a)을 포함하며, 각 동작은 리셋 동작(R1a, R2a, R3a, R4a)을 더 포함할 수 있다. 하나의 동작 내에서 리셋 동작은 신호 동작 이전에 수행될 수도 있고, 이후에 수행될 수도 있다. 일부 동작 내에서 리셋 동작은 생략될 수도 있다. 4개의 동작 동안 선택 신호(SEL)는 하이 레벨을 유지한다.
리드아웃 이전 시간 동안, 다시 말하면 제1 동작(OP1a) 이전 시간 동안, 선택 신호(SEL), 제2 연결 제어 신호(CR2), 스위칭 제어 신호(SWR), 제2 전송 신호(TS_2), 부스트 제어 신호(FDB) 및 제1 전송 신호(TS_1)는 로우 레벨을 유지하고, 리셋 신호(RS) 및 제1 연결 제어 신호(CR1)는 하이 레벨을 유지한다.
제1 동작(OP1a)은 제1 시간(t1)에 제1 리셋 동작(R1a)이 먼저 수행된 후 제2 시간(t2)에 제1 신호 동작(S1a)이 수행될 수 있다.
구체적으로, 제1 리셋 동작(R1a)이 수행되는 제1 시간(t1)까지 선택 신호(SEL)는 로우 레벨에서 하이 레벨로 전환되고, 리셋 신호(RS)와 제1 연결 제어 신호(CR1)는 하이 레벨에서 로우 레벨로 전환된다. 제1 리셋 동작(R1a) 동안 제1 노드(ND1)에 축적된 전하가 소스 팔로워 트랜지스터(SFT)를 통해 제1 리셋 전압(VR1a)으로 변환되어 출력될 수 있다.
이어, 제2 시간(t2)에 제1 신호 동작(S1a)이 수행될 수 있다. 제1 시간(t1)과 제2 시간(t2) 사이의 시간 구간 동안에, 제1 전송 신호(TS_1)가 로우 레벨에서 하이 레벨로 전환되었다가 다시 로우 레벨로 전환될 수 있다. 제1 전송 신호(TS_1)가 하이 레벨을 유지하는 동안, 제1 전송 트랜지스터(TST1)는 소정 시간 턴온되었다가 턴오프될 수 있다. 제1 전송 트랜지스터(TST1)가 턴온된 시간 동안 제1 노드(ND1)는 제1 포토 다이오드(PD1)와 연결될 수 있다. 이를 통해, 제1 포토 다이오드(PD1)에 저장되었던 전하가 제1 노드(ND1)(즉, 제1 플로팅 확산 영역)로 전달될 수 있다. 제1 노드(ND1)에 전달된 전하는 소스 팔로워 트랜지스터(SFT)에 의해 제1 신호 전압(VS1a)으로 변환되어 출력될 수 있다.
제1 동작(OP1a)에 이어, 제2 동작(OP2a)이 수행된다. 제2 동작(OP2a)에서는 제3 시간(t3)에 제2 신호 동작(S2a)이 먼저 수행된 후 제4 시간(t4)에 제2 리셋 동작(R2a)이 수행될 수 있다.
구체적으로, 제2 시간(t2)과 제3 시간(t3) 사이의 시간 구간 동안에, 제1 연결 제어 신호(CR1)는 로우 레벨에서 하이 레벨로 전환되어 제1 연결 트랜지스터(CRT1)를 턴온시킨다. 그 결과, 제1 노드(ND1)와 제2 노드(ND2)가 연결될 수 있다.
또한, 제2 시간(t2)과 제3 시간(t3) 사이의 시간 구간 동안, 제1 연결 트랜지스터(CRT1)가 턴온된 상태에서 제1 전송 신호(TS_1)가 로우 레벨에서 하이 레벨로 전환된 후 다시 로우 레벨로 전환될 수 있다. 제1 연결 트랜지스터(CRT1)와 제1 전송 트랜지스터(TST1)가 동시에 턴온된 시간 동안 제1 노드(ND1)는 제1 포토 다이오드(PD1) 및 제2 노드(ND2)와 연결될 수 있다. 따라서, 상기 시간 동안 제1 노드(ND1)에 제1 포토 다이오드(PD1) 및 제2 노드(ND2)의 전하가 전달될 수 있다. 제1 노드(ND1)에 전달된 전하는 소스 팔로워 트랜지스터(SFT)에 의해 제2 신호 전압(VS2a)으로 변환되어 출력될 수 있다.
이어, 제4 시간(t4)에 제2 리셋 동작(R2a)이 수행될 수 있다. 제3 시간(t3)과 제4 시간(t4) 사이에 리셋 신호(RS)가 로우 레벨에서 하이 레벨로 전환되었다가 다시 로우 레벨로 전환될 수 있다. 리셋 신호(RS)가 하이 레벨을 유지하는 동안 리셋 트랜지스터(RST)가 턴온되며, 제1 노드(ND1) 및 제2 노드(ND2)의 전하가 리셋될 수 있다. 리셋된 제1 노드(ND1)와 제2 노드(ND2)의 전하는 소스 팔로워 트랜지스터(SFT)에 의해 제2 리셋 전압(VS2a)으로 변환되어 출력될 수 있다.
제2 동작(OP2a)에 이어, 제3 동작(OP3a)이 수행된다. 제3 동작(OP3a)에서는 제5 시간(t5)에 제3 리셋 동작(R3a)이 먼저 수행된 후 제6 시간(t6)에 제3 신호 동작(S3a)이 수행될 수 있다.
구체적으로, 제4 시간(t4)과 제5 시간(t5) 사이의 시간 구간 동안에, 제2 연결 제어 신호(CR2)가 로우 레벨에서 하이 레벨로 전환되어 제2 연결 트랜지스터(CRT2)를 턴온시킨다. 그 결과, 제3 노드(ND3)와 제2 노드(ND2)가 연결될 수 있다. 제1 연결 트랜지스터(CR1)도 턴온 상태를 유지하고 있으므로, 제1 노드(ND1), 제2 노드(ND2) 및 제3 노드(ND3)가 모두 연결된 상태를 갖게 될 수 있다.
또, 상기 시간 구간 동안 부스팅 신호(FDB)가 로우 레벨에서 하이 레벨로 전환된다. 즉, 제2 커패시터(C2)의 일 전극에 하이 레벨의 부스팅 신호(FDB)가 인가될 수 있다. 따라서, 제2 커패시터(C2)에 타 전극에 연결된 제3 노드(ND3)의 전위가 상승할 수 있다.
제3 리셋 동작(R3a) 동안, 제1 노드(ND1), 제2 노드(ND2) 및 제3 노드(ND3)에 축적된 전하가 소스 팔로워 트랜지스터(SFT)를 통해 제3 리셋 전압(VR3a)으로 출력될 수 있다.
이어, 제6 시간(t6)에 제3 신호 동작(S3a)이 수행될 수 있다. 제5 시간(t5)과 제6 시간(t6) 사이의 시간 구간 동안에, 제2 전송 신호(TS_2)가 로우 레벨에서 하이 레벨로 전환되었다가 다시 로우 레벨로 전환될 수 있다. 제2 전송 신호(TS_2)가 하이 레벨을 유지하는 동안, 제2 전송 트랜지스터(TST2)는 소정 시간 턴온되었다가 턴오프될 수 있다. 제2 전송 트랜지스터(TST2)가 턴온된 시간 동안 제3 노드(ND3)는 제2 포토 다이오드(PD2)와 연결될 수 있다. 이를 통해, 제2 포토 다이오드(PD2)에 저장되었던 전하가 제3 노드(ND3)(즉, 제2 플로팅 확산 영역)로 전달될 수 있다. 제3 노드(ND3)에 전달된 전하는 소스 팔로워 트랜지스터(SFT)에 의해 제3 신호 전압(VS3a)으로 변환되어 출력될 수 있다. 본 단계에서, 부스팅 신호(FDB)는 하이 레벨을 유지하므로, 제3 노드(ND3)는 부스트 신호(FDB)에 상응하는 만큼의 전위가 상승된 상태에 놓인다. 그에 따라, 제2 전송 트랜지스터(TST2)에 의한 전송 효율이 증가할 수 있음은 도 6 내지 도 10을 참조하여 설명한 바와 같다.
제3 동작(OP3a)에 이어, 제4 동작(OP4a)이 수행된다. 제4 동작(OP4a)에서는 제7 시간(t7)에 제4 신호 동작(S4a)이 먼저 수행된 후 제8 시간(t8)에 제4 리셋 동작(R4a)이 수행될 수 있다.
구체적으로, 제6 시간(t6)과 제7 시간(t7) 사이의 시간 구간 동안에, 부스팅 신호(FDB)가 하이 레벨에서 로우 레벨로 전환된다. 그에 따라, 제3 노드(ND3)의 전위는 부스팅 신호(FDB)에 의해 상승하기 전의 상태로 복귀할 수 있다. 또, 스위칭 제어 신호(SWR)가 로우 레벨에서 하이 레벨로 전환되어 스위칭 트랜지스터(SWT)를 턴온시킨다. 그 결과, 제1 커패시터(C1)가 제3 노드(ND3)에 연결될 수 있다. 따라서, 상기 시간 동안 제1 커패시터(C1)에 축적되어 있던 전하가 제3 노드(ND3)로 전달될 수 있다. 제3 노드(ND3)에 전달된 전하는 소스 팔로워 트랜지스터(SFT)에 의해 제4 신호 전압(VS4a)으로 변환되어 출력될 수 있다.
이어, 제8 시간(t8)에 제4 리셋 동작(R4a)이 수행될 수 있다. 제7 시간(t7)과 제8 시간(t8) 사이에 리셋 신호(RS) 및 제2 전송 신호(TS_2)가 로우 레벨에서 하이 레벨로 전환되었다가 다시 로우 레벨로 전환될 수 있다. 리셋 신호(RS) 및 제2 전송 신호(TS_2)가 하이 레벨을 유지하는 동안 리셋 트랜지스터(RST)와 제2 전송 트랜지스터(TST2)가 턴온되어, 제2 포토 다이오드(PD2)와 제3 노드(ND3)의 전하가 리셋될 수 있다. 리셋된 제2 포토 다이오드(PD2)와 제3 노드(ND3)의 전하는 소스 팔로워 트랜지스터(SFT)에 의해 제4 리셋 전압(VS42a)으로 변환되어 출력될 수 있다.
제2 동작(OP2) 이후, 선택 신호(SEL)와 스위칭 제어 신호(SWR)는 하이 레벨에서 로우 레벨로 전환되고, 리셋 신호(RS)는 로우 레벨에서 하이 레벨로 전환될 수 있다.
제4 동작(OP4a) 이후, 선택 신호(SEL), 제2 연결 제어 신호(CR2) 및 스위칭 제어 신호(SWR)는 하이 레벨에서 로우 레벨로 전환되고, 리셋 신호(RS)는 로우 레벨에서 하이 레벨로 전환될 수 있다.
도 24는 도 23의 픽셀 동작에 의한 픽셀의 조도에 따른 신호 대 노이즈 비를 나타내는 그래프이다.
도 24에 도시된 바와 같이, 이미지 센서는 픽셀(PX)의 동작 동안 최소 조도(Min1, Min2, Min3, Min4)와 최대 조도(Max1, Max2, Max3, Max4)를 감지한다.
제1 포토 다이오드(PD1)로부터 생성되어 제1 노드(ND1)에 전달된 전하를 출력하는 제1 동작(OP1a)에서는 픽셀(PX)이 상대적으로 작은 커패시턴스를 가지므로, 제1 동작(OP1a)의 제1 다이나믹 레인지(DR1a)는 저조도의 다이나믹 레인지를 갖는다. 따라서, 제1 동작(OP1a)은 저조도 환경의 이미지 센싱에 유용하게 활용될 수 있다.
제2 동작(OP2a)에서는 제1 노드(ND1)와 제2 노드(ND2)를 연결하고 있으므로, 제1 동작(OP1a)에서보다 픽셀(PX)이 더 큰 커패시턴스를 가질 수 있다. 따라서, 제2 동작(OP2a)의 제2 다이나믹 레인지(DR2a)는 제1 다이나믹 레인지(DR1a)보다 더 큰 값을 갖는다. 제2 다이나믹 레인지(DR2a)는 제1 다이나믹 레인지(DR1a)와 일부 중첩하며, 제2 다이나믹 레인지(DR2a)를 나타내는 제2 동작(OP2a)은 제1 다이나믹 레인지(DR1a)를 나타내는 제1 동작(OP1a)보다 더 큰 최대 신호 대 노이즈 값(SNR)을 가질 수 있다.
제3 동작(OP3a)은 제2 포토 다이오드(PD2)로부터 생성되어 제3 노드(ND3)에 전달된 전하를 출력하는 동작이다. 제3 동작(OP2a)에서는 제1 노드(ND1)와 제2 노드(ND2) 뿐만 아니라 제3 노드(ND3)까지 연결되어 있으므로, 제2 동작(Opa)에서보다 더 큰 커패시턴스를 가질 수 있다. 따라서, 제3 동작(OP3a)의 제3 다이나믹 레인지(DR3a)는 제2 다이나믹 레인지(DR2a)보다 더 큰 값을 가질 수 있다. 제3 다이나믹 레인지(DR3a)는 제2 다이나믹 레인지(DR2a)와 일부 중첩하며, 최소 조도(Min3)는 제1 다이나믹 레인지(DR1a)의 최대 조도(Max1)보다 클 수 있지만 이에 제한되는 것은 아니다. 도면에서는 제3 다이나믹 레인지(DR3a)를 나타내는 제3 동작(OP3a)이 제2 다이나믹 레인지(DR2a)를 나타내는 제2 동작(OP2a)보다 작은 최대 신호 대 노이즈 값(SNR)을 갖는 경우를 예시하였지만, 실시예가 이에 제한되는 것은 아니다.
제4 동작(OP4a)은 제3 동작(OP3a)과 마찬가지로 제1 노드(ND1), 제2 노드(ND2) 및 제3 노드(ND3)가 함께 연결되어 있으며, 더 나아가 제3 노드(ND3)에 제1 커패시터(C1)가 더 연결되어 있다. 따라서, 제4 동작(OP4a)은 제3 동작(OP3a)보다 더 큰 커패시턴스를 가질 수 있다. 그 결과로서, 제4 동작(OP4a)의 제4 다이나믹 레인지(DR4a)는 제3 다이나믹 레인지(DR3a)보다 더 큰 값을 가질 수 있다. 제4 다이나믹 레인지(DR4a)는 제3 다이나믹 레인지(DR3a)와 일부 중첩하며, 최소 조도(Min4)는 제2 다이나믹 레인지(DR2a)의 최대 조도(Max2)보다 클 수 있지만 이에 제한되는 것은 아니다. 제4 다이나믹 레인지(DR4a)를 나타내는 제4 동작(OP4a)은 나머지 동작들보다 더 큰 최대 신호 대 노이즈 값(SNR)을 가질 수 있다.
이처럼, 픽셀(PX)이 서로 다른 크기의 제1 포토 다이오드(PD1)와 제2 포토 다이오드(PD2)를 갖는 경우, 노드들의 연결 관계를 다변화하여 다양한 범위의 다이나믹 레인지(DR)를 설정할 수 있다. 따라서, 픽셀(PX)이 제1 내지 제4 다이나믹 레인지(DR1a, DR2a, DR3a, DR4a)를 포함하는 풀 다이나믹 레인지를 갖는 신호를 출력할 수 있으므로, 이미지 센서의 풀 웰 커패시티(FDR)가 증가할 수 있다. 또, 복수의 다이나믹 레인지가 중첩하여 설정됨에 따라, 넓은 조도 범위에서 요구되는 최소 기준인 기준 신호 대 노이즈 비(SNRmin) 이상의 출력을 얻을 수 있으므로, 이미지 센싱 품질이 개선될 수 있다.
도 25는 또 다른 실시예에 따른 일 픽셀의 회로도이다. 도 26은 도 25의 회로 구조를 갖는 일 픽셀의 예시적인 타이밍도이다.
도 25 및 도 26의 실시예는 복수의 서브 픽셀을 포함하는 픽셀에서도, 도 12 및 도 13의 실시예에서와 같이 제2 커패시터(C2)와 제1 노드(ND1) 사이에 제2 스위칭 트랜지스터(SWT2)가 더 연결되고, 제2 커패시터(C2)가 부스트 전원 전압(VDD_B)을 제공하는 부스트 전원 라인에 연결될 수 있음을 예시한다.
본 실시예의 기본적인 구성과 동작은 도 22 및 도 23과 실질적으로 동일하고, 제2 스위칭 트랜지스터(SWT2) 및 부스트 전원 전압(VDD_B)을 제공하는 부스트 전원 라인과 이들에 의해 수행되는 동작은 도 12 및 도 13의 실시예를 통해 설명한 바와 동일하므로, 중복 설명은 생략하기로 한다.
본 실시예의 경우, 제2 포토 다이오드(PD2)의 전송 효율을 높여 제2 포토 다이오드(PD2)에 잔류하는 전하를 최소화할 수 있고, 이미지 센서의 풀 웰 커패시티(FDR)가 증가시킬 수 있다.
도 27는 또 다른 실시예에 따른 일 픽셀의 회로도이다. 도 28은 도 27의 회로 구조를 갖는 일 픽셀의 예시적인 타이밍도이다.
도 27 및 도 28의 실시예는 복수의 서브 픽셀을 포함하는 픽셀에서도, 도 16 및 도 17의 실시예에서와 같이 제1 커패시터(C1)가 제3 전원 전압(VDD_3)이 아닌 커패시터 전압 신호(VSC)에 연결될 수 있음을 예시한다.
본 실시예의 기본적인 구성과 동작은 도 22 및 도 23과 실질적으로 동일하고, 커패시터 전압 신호(VSC) 및 그에 따른 동작은 도 16 및 도 17의 실시예를 통해 설명한 바와 동일하므로, 중복 설명은 생략하기로 한다.
도 29는 또 다른 실시예에 따른 일 픽셀의 회로도이다.
도 29의 실시예는 복수의 서브 픽셀을 포함하는 픽셀에서도, 도 18의 실시예에서와 같이 제2 서브 픽셀(SPX)이 복수의 제2 서브 포토 다이오드(PD2a, PD2b, PD2c, PD2d)를 포함하고, 각 제2 서브 포토 다이오드(PD2a, PD2b, PD2c, PD2d)에 연결된 제2 서브 전송 트랜지스터(TST2a, TST2b, TST2c, TST2d)가 모두 제3 노드(ND3)에 연결될 수 있음을 예시한다.
본 실시예의 기본적인 구성과 동작은 도 22 및 도 23과 실질적으로 동일하고, 복수의 제2 서브 포토 다이오드(PD2a, PD2b, PD2c, PD2d)와 제2 서브 전송 트랜지스터(TST2a, TST2b, TST2c, TST2d) 및 그에 인가되는 제2 서브 전송 신호(TS_2a, TS_2b, TS_2c, TS_2d)는 도 16 및 도 17의 실시예를 통해 설명한 바와 동일하므로, 중복 설명은 생략하기로 한다.
도면으로 도시하지는 않았지만, 도 14 및 도 15의 실시예와 도 20의 실시예도 도 22 및 도 23의 실시예의 제2 서브 픽셀의 변형예로 조합될 수 있고, 기타 각 실시예들의 다양한 조합이 가능함은 물론이다.
이하, 도 30을 참조하여 몇몇 실시예에 따른 이미지 센서를 포함하는 차량에 대하여 설명한다.
도 30은 몇몇 실시예에 따른 이미지 센서를 포함하는 차량에 대한 도면이다.
도 30을 참조하면, 차량(700)은 복수 개의 전자 제어 장치(ECU: Electronic Control Unit, 710), 및 저장 장치(720)를 포함할 수 있다.
복수 개의 전자 제어 장치(710)의 각 전자 제어 장치는 차량(700)에 마련된 복수 개의 장치 중 적어도 하나의 장치에 전기적, 기계적, 통신적으로 연결되고, 어느 하나의 기능 수행 명령에 기초하여 적어도 하나의 장치의 동작을 제어할 수 있다.
여기서, 복수 개의 장치는 적어도 하나의 기능 수행을 위해 요구되는 이미지를 획득하는 이미지 센서(730)와, 적어도 하나의 기능을 수행하는 드라이빙 유닛(740)을 포함할 수 있다.
이미지 센서(730)에는 앞서 설명한 다양한 실시예들에 따른 이미지 센서들이 적용될 수 있다. 이미지 센서(730)는 오토모티브(automotive) 이미지 센서에 해당할 수 있다.
드라이빙 유닛(740)은 공조 장치의 팬 및 압축기, 통풍장치의 팬, 동력 장치의 엔진 및 모터, 조향 장치의 모터, 제동 장치의 모터 및 밸브, 도어나 테일 게이트의 개폐 장치 등을 포함할 수 있다.
복수 개의 전자 제어 장치(710)는, 예를 들어, 이더넷, 저전압 차동 신호(LVDS) 통신, LIN(Local Interconnect Network) 통신 중 적어도 하나를 이용하여 이미지 센서(730) 및 드라이빙 유닛(740)과 통신을 수행할 수 있다.
복수 개의 전자 제어 장치(710)는, 이미지 센서(730)를 통해 획득된 정보에 기초하여 기능 수행의 필요 여부를 판단하고 기능 수행이 필요하다고 판단되면 해당 기능을 수행하는 드라이빙 유닛(740)의 동작을 제어하되, 획득된 정보에 기초하여 그 동작 량을 제어할 수 있다. 이 때, 복수 개의 전자 제어 장치(710)는, 획득된 이미지를 저장 장치(720)에 저장하거나 저장 장치(720)에 저장된 정보를 리드하여 사용할 수 있다.
복수 개의 전자 제어 장치(710)는, 입력부(750)를 통해 입력된 기능 수행 명령에 기초하여 해당 기능을 수행하는 드라이빙 유닛(740)의 동작을 제어하는 것도 가능하고, 입력부(750)를 통해 입력된 정보에 대응하는 설정량을 확인하고 확인된 설정량에 기초하여 해당 기능을 수행하는 드라이빙 유닛(740)의 동작을 제어하는 것도 가능하다.
각 전자 제어 장치(710)는, 독립적으로 어느 하나의 기능을 제어하거나, 또는 다른 전자 제어 장치와 서로 연계하여 어느 하나의 기능을 제어할 수 있다.
예를 들어, 충돌 방지 장치의 전자 제어 장치는 거리 검출부를 통해 검출된 장애물과의 거리가 기준 거리 이내이면 스피커를 통해 장애물과의 충돌에 대한 경고음을 출력하도록 할 수 있다.
자율 주행 제어 장치의 전자 제어 장치는 차량용 단말기의 전자 제어 장치, 영상 획득부의 전자 제어 장치 및 충돌 방지 장치의 전자 제어 장치와 연계하여, 내비게이션 정보, 도로 영상 정보 및 장애물과의 거리 정보를 수신하고 수신된 정보들을 이용하여 동력 장치, 제동 장치 및 조향 장치를 제어함으로써 자율 주행을 수행할 수 있다.
연결 제어 장치(CCU: Connectivity Control Unit, 760)는 복수 개의 전자 제어 장치(710)들과 각각 전기적, 기계적, 통신적으로 연결되고, 복수 개의 전자 제어 장치(710)들과 각각 통신을 수행한다.
즉, 연결 제어 장치(760)는 차량 내부에 마련된 복수 개의 전자 제어 장치(710)들과 직접 통신을 수행하는 것도 가능하고, 외부의 서버와 통신을 수행하는 것도 가능하며, 인터페이스를 통해 외부 단말기와 통신을 수행하는 것도 가능하다.
여기서 연결 제어 장치(760)는 복수 개의 전자 제어 장치(710)들과 통신을 수행할 수 있고, 안테나(미도시)와 RF 통신을 이용하여 서버(810)와 통신을 수행할 수 있다.
또한, 연결 제어 장치(760)는 무선 통신으로 서버(810)와 통신을 수행할 수 있다. 이 때, 연결 제어 장치(760)와 서버(810) 간의 무선 통신은 와이파이(Wifi) 모듈, 와이브로(Wireless broadband) 모듈 외에도, GSM(global System for Mobile Communication), CDMA(Code Division Multiple Access), WCDMA(Wideband Code Division Multiple Access), UMTS(universal mobile telecommunications system), TDMA(Time Division Multiple Access), LTE(Long Term Evolution) 등 다양한 무선 통신 방식을 통해서 가능하다.
이상에서 설명한 이미지 센서는 광학 센서의 일종으로, 실시예들에 따른 사상은 이미지 센세 외에 반도체를 이용하여 입사되는 광량을 감지하는 다른 종류의 센서, 지문 센서, 거리 측정 센서등에 대해서도 적용 가능하다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 이미지 센서
100: 기판
LEC: 광전 변환 영역
TG: 전송 게이트
FD: 플로팅 확산 영역

Claims (10)

  1. 포토 다이오드;
    일단이 상기 포토 다이오드와 연결되고, 타단이 제1 노드에 연결된 전송 트랜지스터;
    일단이 상기 제1 노드에 연결된 제1 스위칭 트랜지스터;
    제1 전극이 상기 제1 스위칭 트랜지스터의 타단에 연결된 제1 커패시터;
    제1 전극이 상기 제1 노드와 연결된 제2 커패시터를 포함하되,
    상기 제1 커패시터의 제2 전극은 전원 전압을 인가받고,
    상기 제2 커패시터의 제2 전극은 부스팅 신호를 인가받도록 구성된 이미지 센서.
  2. 제1 항에 있어서,
    상기 부스팅 신호는 하이 레벨과 로우 레벨을 스윙하는 신호 파형을 갖는 이미지 센서.
  3. 제2 항에 있어서,
    상기 제1 노드는 상기 제2 커패시터의 상기 제2 전극에 상기 하이 레벨의 상기 부스팅 신호가 인가되면 전위가 상승하는 이미지 센서.
  4. 제3 항에 있어서,
    상기 하이 레벨의 상기 부스팅 신호가 인가될 때의 상기 포토 다이오드와 상기 제1 노드의 전위차는 상기 로우 레벨의 상기 부스팅 신호가 인가될 때의 상기 포토 다이오드와 상기 제1 노드의 전위차보다 큰 이미지 센서.
  5. 제1 항에 있어서,
    게이트가 상기 제1 노드에 연결된 소스 팔로워 트랜지스터를 더 포함하되,
    상기 소스 팔로워 트랜지스터는 상기 하이 레벨의 상기 부스팅 신호가 인가되는 동안 상기 스위칭 트랜지스터를 턴오프하고 상기 전송 트랜지스터를 턴온한 상태에서 상기 포토 다이오드에 제공된 전하를 출력하고,
    상기 로우 레벨의 상기 부스팅 신호가 인가되는 동안 상기 전송 트랜지스터를 턴오프하고 상기 스위칭 트랜지스터를 턴온한 상태에서 상기 제1 커패시터에 축적된 전하를 출력하도록 구성된 이미지 센서.
  6. 포토 다이오드;
    일단이 상기 포토 다이오드와 연결되고, 타단이 제1 노드에 연결된 전송 트랜지스터;
    제1 전극이 상기 제1 노드와 연결되고, 제2 전극이 커패시터 전압 신호을 인가하는 커패시터 전압 라인에 연결된 제1 커패시터를 포함하되,
    상기 커패시터 전압 신호는 하이 레벨과 로우 레벨을 스윙하는 신호 파형을 갖는 이미지 센서.
  7. 제1 포토 다이오드;
    상기 제1 포토 다이오드와 분리된 제2 포토 다이오드;
    일단이 상기 제1 포토 다이오드와 연결되고, 타단이 제1 노드에 연결된 제1 전송 트랜지스터;
    일단이 상기 제1 노드에 연결되고, 타단이 제2 노드에 연결된 제1 연결 트랜지스터;
    일단이 상기 제2 노드에 연결되고 타단이 제3 노드에 연결된 제2 연결 트랜지스터;
    상기 제2 포토 다이오드와 상기 제3 노드 사이에 연결된 제2 전송 트랜지스터;
    일단이 상기 제3 노드에 연결된 제1 스위칭 트랜지스터;
    제1 전극이 상기 제1 스위칭 트랜지스터의 타단에 연결된 제1 커패시터; 및
    제1 전극이 상기 제1 노드와 연결된 제2 커패시터를 포함하되,
    상기 제1 커패시터의 제2 전극은 전원 전압을 인가받고,
    상기 제2 커패시터의 제2 전극은 부스팅 신호를 인가받도록 구성된 이미지 센서.
  8. 제7 항에 있어서,
    상기 부스팅 신호는 하이 레벨과 로우 레벨을 스윙하는 신호 파형을 갖는 이미지 센서.
  9. 제8 항에 있어서,
    상기 제3 노드는 상기 제2 커패시터의 상기 제2 전극에 상기 하이 레벨의 상기 부스팅 신호가 인가되면 전위가 상승하는 이미지 센서.
  10. 제7 항에 있어서,
    게이트가 상기 제1 노드에 연결된 소스 팔로워 트랜지스터를 더 포함하되,
    상기 소스 팔로워 트랜지스터는 상기 하이 레벨의 상기 부스팅 신호가 인가되는 동안 상기 스위칭 트랜지스터를 턴오프하고 상기 전송 트랜지스터를 턴온한 상태에서 상기 포토 다이오드에 제공된 전하를 출력하고,
    상기 로우 레벨의 상기 부스팅 신호가 인가되는 동안 상기 전송 트랜지스터를 턴오프하고 상기 스위칭 트랜지스터를 턴온한 상태에서 상기 제1 커패시터에 축적된 전하를 출력하도록 구성된 이미지 센서.


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