KR20230158344A - Semiconductor package substrate, Semiconductor package including the same, and Method for manufacturing the semiconductor package substrate - Google Patents

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Abstract

본 발명의 일 실시예는, 다이 패드부와 리드부를 구비한 베이스 기판; 상기 베이스 기판 상에 배치되며, 니켈을 포함하는 니켈 도금층; 및 상기 베이스 기판의 리드부에 선택적으로 배치되며, 은을 포함하는 제1도금층;을 포함하는, 반도체 패키지 기판을 제공한다. One embodiment of the present invention includes a base substrate having a die pad portion and a lead portion; a nickel plating layer disposed on the base substrate and containing nickel; and a first plating layer selectively disposed on a lead portion of the base substrate and containing silver.

Description

반도체 패키지 기판, 이를 포함하는 반도체 패키지, 및 반도체 패키지 기판의 제조방법 {Semiconductor package substrate, Semiconductor package including the same, and Method for manufacturing the semiconductor package substrate} Semiconductor package substrate, semiconductor package including the same, and method for manufacturing the semiconductor package substrate {Semiconductor package substrate, Semiconductor package including the same, and Method for manufacturing the semiconductor package substrate}

본 발명의 실시예들은 반도체 패키지 기판, 이를 포함하는 반도체 패키지, 및 반도체 패키지 기판의 제조방법에 관한 것이다.Embodiments of the present invention relate to a semiconductor package substrate, a semiconductor package including the same, and a method of manufacturing the semiconductor package substrate.

반도체 패키지 기판은 반도체 칩을 인쇄회로기판 등의 외부 장치와 전기적으로 연결시켜주는 중간 부품이다. 반도체 패키지 기판은 반도체 칩을 지지하는 역할을 할 수 있으며, 반도체 칩과 반도체 패키지 기판은 와이어 본딩 또는 솔더 범프를 통해서 전기적으로 연결될 수 있다. A semiconductor package board is an intermediate component that electrically connects a semiconductor chip to external devices such as a printed circuit board. The semiconductor package substrate may serve to support the semiconductor chip, and the semiconductor chip and the semiconductor package substrate may be electrically connected through wire bonding or solder bumps.

반도체 패키지 기판은 고신뢰성을 확보하기 위해서 구리 소재로 패터닝된 리드프레임 구조에 니켈, 팔라듐, 및 금 또는 금-은 합금을 전면 적층 도금하여 제공될 수 있으며, 이러한 반도체 패키지 기판을 PPF(pre-plated frame)이라 한다. 이러한 PPF 구조 기반의 반도체 패키기 기판에서는 와이어 본딩을 위해서 최상층에 배치된 금 도금층은 높은 금 함량 및 높은 도금 두께가 필요하다. 신뢰성이 만족된느 수준의 금 또는 금-은 합금 도금층을 적용하는 경우, 금 또는 금-은 합금 도금층의 제조원가는 전체 제조원가의 50% 이상 차지하는 문제가 있다. In order to ensure high reliability, the semiconductor package substrate can be provided by fully laminating and plating nickel, palladium, and gold or gold-silver alloy on a lead frame structure patterned with copper material, and this semiconductor package substrate is called PPF (pre-plated). It is called frame. In such a PPF structure-based semiconductor packaging substrate, the gold plating layer disposed on the top layer requires a high gold content and a high plating thickness for wire bonding. When applying a gold or gold-silver alloy plating layer with satisfactory reliability, there is a problem in that the manufacturing cost of the gold or gold-silver alloy plating layer accounts for more than 50% of the total manufacturing cost.

본 발명의 실시예들은 반도체 패키지 기판, 이를 포함하는 반도체 패키지, 및 반도체 패키지 기판의 제조방법에 관한 것으로, 비용을 절감하면서도 고신뢰성을 가질 수 있는 반도체 패키지 기판 및 이를 포함하는 반도체 패키지, 반도체 패키지 기판의 제조방법을 제공하고자 한다.Embodiments of the present invention relate to a semiconductor package substrate, a semiconductor package including the same, and a method of manufacturing the semiconductor package substrate. A semiconductor package substrate capable of reducing cost and having high reliability, a semiconductor package including the same, and a semiconductor package substrate The purpose is to provide a manufacturing method.

본 발명의 일 실시예는, 다이 패드부와 리드부를 구비한 베이스 기판; 상기 베이스 기판 상에 배치되며, 니켈을 포함하는 니켈 도금층; 및 상기 베이스 기판의 리드부에 선택적으로 배치되며, 은을 포함하는 제1도금층;을 포함하는, 반도체 패키지 기판을 제공한다. One embodiment of the present invention includes a base substrate having a die pad portion and a lead portion; a nickel plating layer disposed on the base substrate and containing nickel; and a first plating layer selectively disposed on a lead portion of the base substrate and containing silver.

일 실시예에 있어서, 상기 니켈 도금층은 표면이 거칠게 구비되며, 니켈 도금층의 표면 거칠기(Ra)는 0.1∼2μm일 수 있다. In one embodiment, the nickel plating layer has a rough surface, and the surface roughness (Ra) of the nickel plating layer may be 0.1 to 2 μm.

일 실시예에 있어서, 상기 리드부에서 상기 니켈 도금층과 상기 제1도금층 사이에 형성된 팔라듐 도금층;을 더 포함할 수 있다. In one embodiment, the lead portion may further include a palladium plating layer formed between the nickel plating layer and the first plating layer.

일 실시예에 있어서, 상기 팔라듐 도금층의 두께는 0.002∼0.3μm이며, 표면이 거칠게 구비될 수 있다. In one embodiment, the palladium plating layer has a thickness of 0.002 to 0.3 μm and may have a rough surface.

일 실시예에 있어서, 상기 다이패드부의 가장자리영역에 배치되며, 은을 포함하는 제2도금층;을 더 포함할 수 있다. In one embodiment, the second plating layer is disposed on an edge area of the die pad portion and includes silver.

일 실시예에 있어서, 상기 다이패드부의 중심영역에 배치되며, 은을 포함하는 제3도금층;을 더 포함할 수 있다. In one embodiment, the third plating layer is disposed in the central area of the die pad portion and includes silver.

일 실시예에 있어서, 상기 제1도금층의 두께는 상기 니켈 도금층의 두께의 2배 내지 20배일 수 있다. In one embodiment, the thickness of the first plating layer may be 2 to 20 times the thickness of the nickel plating layer.

본 발명의 다른 실시예는, 상기 적어도 하나의 반도체 패키지 기판; 상기 다이 패드부에 배치된 반도체 칩; 및 상기 반도체 칩과 상기 제1도금층을 연결하는 본딩 와이어;를 포함하며, 상기 본딩 와이어는 구리(Cu)를 포함하는, 반도체 패키지 기판을 제공한다.Another embodiment of the present invention includes the at least one semiconductor package substrate; a semiconductor chip disposed on the die pad portion; and a bonding wire connecting the semiconductor chip and the first plating layer, wherein the bonding wire includes copper (Cu).

일 실시예에 있어서, 상기 반도체 칩과 상기 본딩 와이어를 덮는 몰드 수지;를 더 포함할 수 있다. In one embodiment, a mold resin covering the semiconductor chip and the bonding wire may be further included.

본 발명의 또 다른 실시예는, 베이스 금속을 다이 패드부와 리드부를 구비한 베이스 기판으로 가공하는 단계; 상기 베이스 기판 상에 니켈 도금층을 형성하는 단계; 베이스 기판 상에 선택적으로 은을 포함하는 제1도금층을 형성하는 단계;를 포함하는, 반도체 패키지 기판의 제조방법을 제공한다. Another embodiment of the present invention includes processing a base metal into a base substrate having a die pad portion and a lead portion; forming a nickel plating layer on the base substrate; A method of manufacturing a semiconductor package substrate is provided, including the step of selectively forming a first plating layer containing silver on a base substrate.

일 실시예에 있어서, 상기 니켈 도금층의 표면을 거칠게 하는 조화 공정을 수행하는 단계;를 더 포함하며, 상기 니켈 도금층의 표면 거칠기는 0.1∼2μm일 수 있다. In one embodiment, the method further includes performing a roughening process to roughen the surface of the nickel plating layer, and the surface roughness of the nickel plating layer may be 0.1 to 2 μm.

일 실시예에 있어서, 상기 니켈 도금층 상에 팔라듐 도금층을 형성하는 단계;를 더 포함할 수 있다. In one embodiment, forming a palladium plating layer on the nickel plating layer may be further included.

일 실시예에 있어서, 상기 팔라듐 도금층의 두께는 0.002∼0.3μm일 수 있다. In one embodiment, the thickness of the palladium plating layer may be 0.002 to 0.3 μm.

일 실시예에 있어서, 상기 제1도금층은 상기 리드부에 형성될 수 있다. In one embodiment, the first plating layer may be formed on the lead portion.

일 실시예에 있어서, 상기 다이패드부에 형성되는 제2도금층을 형성하는 단계;를 더 포함하며, 상기 제2도금층은 상기 제1도금층과 동일한 물질로 동시에 형성될 수 있다. In one embodiment, the method further includes forming a second plating layer formed on the die pad portion, wherein the second plating layer may be formed simultaneously with the same material as the first plating layer.

상기한 바와 같이, 본 발명의 실시예에 의한 반도체 패키지 기판은 니켈 도금층을 전면에 형성하고, 와이어 본딩을 위한 부분에만 선택적으로 은 함유량이 높은 제1도금층을 도입하고 있어 신뢰성을 확보하는 동시에 비용을 절감할 수 있다. As described above, the semiconductor package substrate according to an embodiment of the present invention has a nickel plating layer formed on the entire surface, and a first plating layer with a high silver content is selectively introduced only in the portion for wire bonding, thereby ensuring reliability and reducing costs. You can save money.

도 1은 본 발명의 일 실시예에 의한 반도체 패키지 기판을 이용하여 제조된 반도체 패키지의 개략적인 단면도이다.
도 2는 본 발명의 일 실시예에 의한 반도체 패키지 기판의 개략적인 단면도이다.
도 3은 도 2의 II부분을 확대한 확대도이다.
도 4는 본 발명의 다른 실시예에 의한 반도체 패키지 기판의 단면도의 일부이다.
도 5는 본 발명의 또 다른 일 실시예에 의한 반도체 패키지 기판의 개략적인 단면도이다.
도 6는 본 발명의 또 다른 일 실시예에 의한 반도체 패키지 기판의 개략적인 단면도이다.
도 7는 본 발명의 실시예에 따른 반도체 패키지 기판의 제조방법을 나타낸 순서도이다.
도 8 내지 도 12는 반도체 패키지 기판의 제조방법을 순차적으로 나타낸 단면도이다.1 is a schematic cross-sectional view of a semiconductor package manufactured using a semiconductor package substrate according to an embodiment of the present invention.
Figure 2 is a schematic cross-sectional view of a semiconductor package substrate according to an embodiment of the present invention.
Figure 3 is an enlarged view of part II of Figure 2.
Figure 4 is a portion of a cross-sectional view of a semiconductor package substrate according to another embodiment of the present invention.
Figure 5 is a schematic cross-sectional view of a semiconductor package substrate according to another embodiment of the present invention.
Figure 6 is a schematic cross-sectional view of a semiconductor package substrate according to another embodiment of the present invention.
Figure 7 is a flowchart showing a method of manufacturing a semiconductor package substrate according to an embodiment of the present invention.
8 to 12 are cross-sectional views sequentially showing a method of manufacturing a semiconductor package substrate.

본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다. Since the present invention can be modified in various ways and can have various embodiments, specific embodiments will be illustrated in the drawings and described in detail in the detailed description. The effects and features of the present invention and methods for achieving them will become clear by referring to the embodiments described in detail below along with the drawings. However, the present invention is not limited to the embodiments disclosed below and may be implemented in various forms.

이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings. When describing with reference to the drawings, identical or corresponding components will be assigned the same reference numerals and redundant description thereof will be omitted. .

이하의 실시예에서, 제1, 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용되었다. In the following embodiments, terms such as first and second are used not in a limiting sense but for the purpose of distinguishing one component from another component.

이하의 실시예에서, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.In the following examples, singular terms include plural terms unless the context clearly dictates otherwise.

이하의 실시예에서, 포함하다 또는 가지다 등의 용어는 명세서상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다. In the following embodiments, terms such as include or have mean that the features or components described in the specification exist, and do not exclude in advance the possibility of adding one or more other features or components.

이하의 실시예에서, 막, 영역, 구성 요소 등의 부분이 다른 부분 위에 또는 상에 있다고 할 때, 다른 부분의 바로 위에 있는 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다. In the following embodiments, when a part of a film, region, component, etc. is said to be on or on another part, it is not only the case where it is directly on top of the other part, but also when another film, region, component, etc. is interposed between them. Also includes cases where there are.

도면에서는 설명의 편의를 위하여 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.In the drawings, the sizes of components may be exaggerated or reduced for convenience of explanation. For example, the size and thickness of each component shown in the drawings are shown arbitrarily for convenience of explanation, so the present invention is not necessarily limited to what is shown.

어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 진행될 수 있다. In cases where an embodiment can be implemented differently, a specific process sequence may be performed differently from the described sequence. For example, two processes described in succession may be performed substantially at the same time, or may be performed in an order opposite to that in which they are described.

이하의 실시예에서, 막, 영역, 구성 요소 등이 연결되었다고 할 때, 막, 영역, 구성 요소들이 직접적으로 연결된 경우뿐만 아니라 막, 영역, 구성요소들 중간에 다른 막, 영역, 구성 요소들이 개재되어 간접적으로 연결된 경우도 포함한다. 예컨대, 본 명세서에서 막, 영역, 구성 요소 등이 전기적으로 연결되었다고 할 때, 막, 영역, 구성 요소 등이 직접 전기적으로 연결된 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 간접적으로 전기적 연결된 경우도 포함한다. In the following embodiments, when membranes, regions, components, etc. are connected, not only are the membranes, regions, and components directly connected, but also other membranes, regions, and components are interposed between the membranes, regions, and components. This includes cases where it is indirectly connected. For example, in this specification, when membranes, regions, components, etc. are said to be electrically connected, not only are the membranes, regions, components, etc. directly electrically connected, but also other membranes, regions, components, etc. are interposed between them. This also includes cases of indirect electrical connection.

이하, 본 발명의 실시 예를 첨부도면을 참조하여 상세히 설명하기로 하며, 첨부 도면을 참조하여 설명함에 있어, 동일하거나 대응하는 구성 요소는 동일한 도면번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings. In the description with reference to the accompanying drawings, identical or corresponding components will be assigned the same drawing numbers and overlapping descriptions thereof will be omitted. do.

도 1은 본 발명의 일 실시예에 의한 반도체 패키지 기판을 이용하여 제조된 반도체 패키지의 개략적인 단면도이다. 도 2는 본 발명의 일 실시예에 의한 반도체 패킨지 기판의 개략적인 단면도이다. 도 3은 도 2의 II부분을 확대한 확대도이다.1 is a schematic cross-sectional view of a semiconductor package manufactured using a semiconductor package substrate according to an embodiment of the present invention. Figure 2 is a schematic cross-sectional view of a semiconductor package substrate according to an embodiment of the present invention. Figure 3 is an enlarged view of part II of Figure 2.

도 1을 참조하면, 본 발명의 일 실시예에 의한 반도체 패키지(1000)는 반도체 패키지 기판(100), 반도체 칩(200), 반도체 칩(200)과 반도체 패키지 기판(100)을 연결하는 본딩 와이어(300)들, 및 몰드 수지(400)을 포함할 수 있다.Referring to FIG. 1, the semiconductor package 1000 according to an embodiment of the present invention includes a semiconductor package substrate 100, a semiconductor chip 200, and a bonding wire connecting the semiconductor chip 200 and the semiconductor package substrate 100. (300), and may include mold resin (400).

도 2를 참조하면, 본 발명의 일 실시예에 의한 반도체 패키지 기판(100)은 다이 패드부(die pad portion, 101)와 리드부(102)를 구비하는 베이스 기판(110), 베이스 기판(110) 상에 배치되며 니켈(Ni)을 포함하는 니켈 도금층(120), 및 리드부(102)에 선택적으로 배치되며 은(Ag)을 포함하는 제1도금층(140)을 포함한다. 또한, 반도체 패키지 기판(100)은, 상기 니켈 도금층(120)과 제1도금층(140) 사이에 배치된 팔라듐(Pd) 도금층(130)을 더 포함할 수 있다. Referring to FIG. 2, the semiconductor package substrate 100 according to an embodiment of the present invention includes a base substrate 110 having a die pad portion 101 and a lead portion 102, and a base substrate 110. ) and a nickel plating layer 120 containing nickel (Ni), and a first plating layer 140 selectively placed on the lead portion 102 and containing silver (Ag). Additionally, the semiconductor package substrate 100 may further include a palladium (Pd) plating layer 130 disposed between the nickel plating layer 120 and the first plating layer 140.

베이스 기판(110)은 다이 패드부(die pad portion, 101)와 리드부(102)를 구비한다. 다이 패드부(101)에 대응하는 반도체 패키지 기판(100)의 상면에는 반도체 칩(200)이 부착된다. 리드부(102)는 복수로 이루어질 수 있으며, 리드부(102)에 대응하는 반도체 패키지 기판(100)의 상면은 본딩 와이어(300)들에 의해 반도체 칩(200)과 연결될 수 있다. 도시되지 않았으나, 리드부(102)에 대응하는 반도체 패키지 기판(100)의 하면은 외부 장치(미도시)와 솔더 볼(미도시)을 통해 연결 될 수 있다. 이에 따라, 반도체 칩(200)에서 출력되는 전기 신호는 리드부(102)를 통해 외부 장치로 전달되고, 상기 외부 장치로부터 리드부(102)로 입력되는 전기 신호는 반도체 칩(200)으로 전달될 수 있다.The base substrate 110 includes a die pad portion (101) and a lead portion (102). A semiconductor chip 200 is attached to the upper surface of the semiconductor package substrate 100 corresponding to the die pad portion 101. The lead portion 102 may be comprised of a plurality, and the upper surface of the semiconductor package substrate 100 corresponding to the lead portion 102 may be connected to the semiconductor chip 200 through bonding wires 300 . Although not shown, the lower surface of the semiconductor package substrate 100 corresponding to the lead portion 102 may be connected to an external device (not shown) and a solder ball (not shown). Accordingly, the electrical signal output from the semiconductor chip 200 is transmitted to the external device through the lead portion 102, and the electrical signal input from the external device to the lead portion 102 is transmitted to the semiconductor chip 200. You can.

베이스 기판(110)은 금속 소재로 구비될 수 있다. 베이스 기판(110)은 구리(Cu) 또는 구리 합금(Cu alloy) 소재로 구성될 수 있다. 예컨대, 베이스 기판(110)은 구리(Cu)를 주 원료로 하고 철, 아연, 및/또는 인 등이 추가적으로 포함되어 구성될 수 있다. The base substrate 110 may be made of a metal material. The base substrate 110 may be made of copper (Cu) or copper alloy (Cu alloy) material. For example, the base substrate 110 may be made of copper (Cu) as a main raw material and may additionally contain iron, zinc, and/or phosphorus.

일부 실시예에서, 베이스 기판(110)은 구리(Cu) 97.4%, 철 2.4%, 아연 0.13%, 기타 0.03%를 포함하는 구리 합금으로 구성될 수 있다. 베이스 기판(110)은 약 100 μm 내지 150 μm의 두께로 구비될 수 있다. In some embodiments, the base substrate 110 may be made of a copper alloy containing 97.4% copper (Cu), 2.4% iron, 0.13% zinc, and 0.03% other. The base substrate 110 may have a thickness of approximately 100 μm to 150 μm.

베이스 기판(110)은 이러한 금속 소재의 베이스 금속을 가공하여 다이 패드부(101)와 리드부(102)를 포함하는 형상으로 준비될 수 있다.The base substrate 110 may be prepared into a shape including the die pad portion 101 and the lead portion 102 by processing the base metal of this metal material.

니켈 도금층(120)은 베이스 기판(110)의 상면, 하면, 및 측면을 적어도 일부 감싸도록 형성될 수 있다. 니켈 도금층(120)은 베이스 기판(110)의 다이 패드부(101)의 상면, 하면, 및 측면 중 적어도 일부에 배치될 수 있다. 또한, 니켈 도금층(120)은 베이스 기판(110)의 리드부(102)의 상면, 하면, 및 측면 중 적어도 일부에 배치될 수 있다.The nickel plating layer 120 may be formed to cover at least a portion of the top, bottom, and side surfaces of the base substrate 110 . The nickel plating layer 120 may be disposed on at least a portion of the top, bottom, and side surfaces of the die pad portion 101 of the base substrate 110. Additionally, the nickel plating layer 120 may be disposed on at least a portion of the top, bottom, and side surfaces of the lead portion 102 of the base substrate 110.

니켈 도금층(120)은 니켈(Ni) 또는 니켈 합금(Ni alloy)으로 형성될 수 있다. 니켈 도금층(120)이 니켈 합금으로 이루어지는 경우, 니켈에 첨가될 수 있는 금속으로는 팔라듐(Pd), 구리(Cu), 코발트(Co), 몰리브덴(Mo), 루테늄(Ru), 주석(Sn), 인듐(In), 및 은(Ag) 중 적어도 하나가 있으며, 이들의 분율의 합은 전체의 약 40wt%를 초과하지 않을 수 있다. The nickel plating layer 120 may be formed of nickel (Ni) or nickel alloy (Ni alloy). When the nickel plating layer 120 is made of a nickel alloy, metals that can be added to nickel include palladium (Pd), copper (Cu), cobalt (Co), molybdenum (Mo), ruthenium (Ru), and tin (Sn). , indium (In), and silver (Ag), and the sum of their fractions may not exceed about 40 wt% of the total.

니켈 도금층(120)은 베이스 기판(110)의 소재로 사용된 구리 또는 구리 합금이 확산되어 베이스 기판(110)의 표면에 구리산화물 또는 구리황화물이 생성되는 것을 방지할 수 있다.The nickel plating layer 120 can prevent copper or copper alloy used as a material of the base substrate 110 from diffusing and forming copper oxide or copper sulfide on the surface of the base substrate 110.

니켈 도금층(120)의 두께(t1)는 약 0.05∼4μm일 수 있다. 니켈 도금층(120)의 두께가 0.05μm 미만이면 구리 확산 방지의 효과가 미비할 수 있다. 경제적 비용과 공정 시간을 고려할 때, 니켈 도금층(120)의 두께는 4μm 이하인 것이 바람직하다.The thickness (t1) of the nickel plating layer 120 may be about 0.05 to 4 μm. If the thickness of the nickel plating layer 120 is less than 0.05 μm, the effect of preventing copper diffusion may be minimal. Considering economic cost and process time, the thickness of the nickel plating layer 120 is preferably 4 μm or less.

니켈 도금층(120)이 다이 패드부(101)의 하면 및 리드부(120)의 하면에 형성됨에 따라, 반도체 패키지 기판(100)을 외부 장치에 조립하기 위한 솔더링 공정 이전에 수행하는 주석 또는 주석 합금 도금층을 형성하는 공정이 불필요하게 된다. 니켈 도금층(120)은 솔더링 시 솔더 성분과 금속간 화합물층(IMC layer)층을 형성하게 되는 바, 솔더링 공정의 신뢰도를 확보할 수 있다.As the nickel plating layer 120 is formed on the lower surface of the die pad portion 101 and the lower surface of the lead portion 120, tin or tin alloy is performed before the soldering process for assembling the semiconductor package substrate 100 to an external device. The process of forming a plating layer becomes unnecessary. The nickel plating layer 120 forms a solder component and an intermetallic compound layer (IMC layer) during soldering, thereby ensuring the reliability of the soldering process.

일반적으로, 니켈 도금층(120)을 형성하지 않는 반도체 패키지 기판에서는 솔더링의 신뢰성을 확보하기 위해서 솔더링이 수행되는 영역에 주석 또는 주석 합금의 도금층을 형성하는 공정을 도입하고 있다.Generally, in semiconductor package substrates on which the nickel plating layer 120 is not formed, a process of forming a plating layer of tin or tin alloy in the area where soldering is performed is introduced to ensure reliability of soldering.

본 실시예에서는 니켈 도금층(120)을 도입하는 바, 솔더링이 수행되는 영역에 별도의 주석 또는 주석 합금의 도금층을 형성하지 않을 수 있어, 공정 시간 및 비용이 절감될 수 있다. In this embodiment, since the nickel plating layer 120 is introduced, a separate tin or tin alloy plating layer may not be formed in the area where soldering is performed, thereby reducing process time and cost.

니켈 도금층(120) 상에는 팔라듐 도금층(130)이 형성될 수 있다. 팔라듐 도금층(130)은 베이스 기판(110)의 상면, 하면, 및 측면을 적어도 일부 감싸도록 형성될 수 있다. 즉, 팔라듐 도금층(130)은 베이스 기판(110)의 다이 패드부(101)의 상면, 하면, 및 측면 중 적어도 일부에 배치될 수 있다. 또한, 팔라듐 도금층(130)은 베이스 기판(110)의 리드부(102)의 상면, 하면, 및 측면 중 적어도 일부에 배치될 수 있다.A palladium plating layer 130 may be formed on the nickel plating layer 120. The palladium plating layer 130 may be formed to cover at least a portion of the top, bottom, and side surfaces of the base substrate 110. That is, the palladium plating layer 130 may be disposed on at least a portion of the top, bottom, and side surfaces of the die pad portion 101 of the base substrate 110. Additionally, the palladium plating layer 130 may be disposed on at least a portion of the top, bottom, and side surfaces of the lid portion 102 of the base substrate 110.

팔라듐 도금층(130)은 팔라듐(Pd) 또는 팔라듐 합금(Pd alloy)으로 형성될 수 있다. 팔라듐 도금층(130)이 팔라듐 합금으로 이루어지는 경우, 팔라듐에 첨가될 수 있는 금속으로는 니켈(Ni), 구리(Cu), 코발트(Co), 몰리브덴(Mo), 루테늄(Ru), 주석(Sn), 인듐(In) 및 은(Ag) 중 적어도 하나가 있으며, 이들의 분율의 합은 전체의 약 40wt%를 초과하지 않을 수 있다. The palladium plating layer 130 may be formed of palladium (Pd) or palladium alloy (Pd alloy). When the palladium plating layer 130 is made of a palladium alloy, metals that can be added to palladium include nickel (Ni), copper (Cu), cobalt (Co), molybdenum (Mo), ruthenium (Ru), and tin (Sn). , indium (In), and silver (Ag), and the sum of their fractions may not exceed about 40 wt% of the total.

팔라듐 도금층(130)은 그 하부에 배치된 니켈 도금층(120) 또는 베이스 기판(110)에 포함된 니켈, 구리 등의 소재가 반도체 패키기 기판(110)의 표면으로 확산되는 것을 방지할 수 있다. 일부 실시예에서, 팔라듐 도금층(130)은 생략될 수 있다. The palladium plating layer 130 can prevent materials such as nickel and copper included in the nickel plating layer 120 or the base substrate 110 disposed below from diffusing to the surface of the semiconductor packaging substrate 110. In some embodiments, the palladium plating layer 130 may be omitted.

팔라듐 도금층(130)의 두께(t2)는 약 0.002∼0.3μm일 수 있다. 팔라듐 도금층(130)의 두께(t2)가 0.3μm 를 초과하는 경우, 고융점으로 인해 솔더의 납땜성이 저하될 수 있고, 니켈 도금층(120)의 표면 거칠기가 팔라듐 도금층(130)의 상면에 반영되지 않을 수 있다. 팔라듐 도금층(130)의 두께(t2)가 0.002μm 미만이면 니켈 확산 방지의 효과가 미비할 수 있다. The thickness (t2) of the palladium plating layer 130 may be about 0.002 to 0.3 μm. If the thickness (t2) of the palladium plating layer 130 exceeds 0.3 μm, the solderability of the solder may decrease due to the high melting point, and the surface roughness of the nickel plating layer 120 is reflected on the upper surface of the palladium plating layer 130. It may not work. If the thickness (t2) of the palladium plating layer 130 is less than 0.002 μm, the effect of preventing nickel diffusion may be minimal.

베이스 기판(110)의 리드부(102)에는 은(Ag)을 포함하는 제1도금층(140)이 배치된다. 제1도금층(140)에 포함된 은(Ag)의 함유량은 90%wt이상이거나 95%wt이상이거나, 또는 99%wt이상일 수 있다. A first plating layer 140 containing silver (Ag) is disposed on the lead portion 102 of the base substrate 110. The content of silver (Ag) contained in the first plating layer 140 may be 90% wt or more, 95% wt or more, or 99% wt or more.

제1도금층(140)은 와이어 본딩이 수행되는 영역에 선택적으로 형성될 수 있다. 제1도금층(140)은 은(Ag) 함유량이 90wt% 이상으로 구비된 은(Ag) 또는 은 합금(Ag alloy)로 형성될 수 있다. 제1도금층(140)이 은 합금으로 이루어지는 경우, 은에 첨가될 수 있는 금속으로는 니켈(Ni), 구리(Cu), 코발트(Co), 몰리브덴(Mo), 루테늄(Ru), 주석(Sn), 인듐(In) 및 팔라듐(Pd) 중 적어도 하나가 있으며, 이들의 분율의 합은 전체의 약 10wt%를 초과하지 않는 것이 바람직하다. The first plating layer 140 may be selectively formed in an area where wire bonding is performed. The first plating layer 140 may be formed of silver (Ag) or a silver alloy (Ag alloy) with a silver (Ag) content of 90 wt% or more. When the first plating layer 140 is made of a silver alloy, metals that can be added to silver include nickel (Ni), copper (Cu), cobalt (Co), molybdenum (Mo), ruthenium (Ru), and tin (Sn). ), indium (In), and palladium (Pd), and the sum of their fractions preferably does not exceed about 10 wt% of the total.

일반적으로, 와이어 본딩의 신뢰성을 확보하기 위해서 반도체 패키지 기판(110)의 최외곽층으로 금(Au) 또는 은(Ag)이 20%wt 내지 50%wt 함유된 금-은 합금(Au-Ag alloy)의 도금층을 반도체 패키지 기판(110)의 전면에 형성할 수 있다. 그러나, 이 경우 값비싼 귀금속인 금(Au)을 포함하는 바, 제조 비용이 상당히 증가될 수 있다.Generally, in order to ensure the reliability of wire bonding, a gold-silver alloy (Au-Ag alloy) containing 20% wt to 50% wt of gold (Au) or silver (Ag) is used as the outermost layer of the semiconductor package substrate 110. ) A plating layer can be formed on the entire surface of the semiconductor package substrate 110. However, in this case, since gold (Au), an expensive precious metal, is included, manufacturing costs may increase significantly.

본 실시예에서는, 최외곽층에 고가의 금(Au) 도금층을 도입하지 않고, 선택적인 부분에만 은(Ag)의 함유량이 높은 제1도금층(140)을 도입하고 있어, 와이어 본딩의 신뢰성을 높이는 동시에 제조 비용을 절감할 수 있다. In this embodiment, instead of introducing an expensive gold (Au) plating layer in the outermost layer, the first plating layer 140 with a high content of silver (Ag) is introduced only in selective parts, thereby increasing the reliability of wire bonding. At the same time, manufacturing costs can be reduced.

제1도금층(140)의 두께(t3)는 약 1∼10μm일 수 있다. 제1도금층(140)의 두께(t3)가 1μm 미만이면 와이어 본딩의 본딩성이 저하될 수 있다. 또한, 제1도금층(140)의 두께가 증가할 수록 와이어 본딩의 본딩성이 증가하나, 경제적 비용과 공정 시간을 고려할 때, 제1도금층(140)의 두께는 10μm 이하인 것이 바람직하다.The thickness t3 of the first plating layer 140 may be about 1 to 10 μm. If the thickness t3 of the first plating layer 140 is less than 1 μm, the bonding properties of wire bonding may deteriorate. In addition, as the thickness of the first plating layer 140 increases, the bonding property of wire bonding increases. However, considering economic cost and process time, the thickness of the first plating layer 140 is preferably 10 μm or less.

다시 도 1을 참조하면, 반도체 칩(200)은 반도체 패키지 기판(100)의 상면에 실장될 수 있다. 반도체 칩(200)은 다이 패드부(101)에 배치된 니켈 도금층(120) 또는 팔라듐 도금층(130) 상에 배치될 수 있다. 다이 패드부(101) 상에는 유기 피막층이 코팅될 수 있다. 반도체 칩(200)은 에폭시를 통해서 다이 패드부(101)의 그래핀층(130)에 접착될 수 있다. 이 경우, 다이 패드부(101) 상에는 유기물로 이루어진 유기 피막층(미도시)이 코팅될 수 있다. 상기 유기 피막층은 에폭시 블리드 아웃(epoxy bleed out) 현상을 방지하기 위한 것일 수 있다. Referring again to FIG. 1, the semiconductor chip 200 may be mounted on the top surface of the semiconductor package substrate 100. The semiconductor chip 200 may be disposed on the nickel plating layer 120 or palladium plating layer 130 disposed on the die pad portion 101. An organic film layer may be coated on the die pad portion 101. The semiconductor chip 200 may be adhered to the graphene layer 130 of the die pad portion 101 through epoxy. In this case, an organic coating layer (not shown) made of organic material may be coated on the die pad portion 101. The organic coating layer may be used to prevent epoxy bleed out.

반도체 칩(200)은 리드부(102)에 배치된 제1도금층(130)과 본딩 와이어(300)를 통해서 연결될 수 있다. 본딩 와이어(300)는 구리(Cu) 와이어로 구비될 수 있다. 본딩 와이어(300)가 구리(Cu)로 구비되는 경우 금(Ag)으로 구비되는 경우 보다 제조 비용을 줄일 수 있다. 또한, 본딩 와이어(300)가 구리(Cu)로 구비되는 경우 은(Ag) 함유량이 높은 제1도금층(130)과의 결합력이 향상될 수 있다. The semiconductor chip 200 may be connected to the first plating layer 130 disposed on the lead portion 102 through a bonding wire 300. The bonding wire 300 may be provided as a copper (Cu) wire. When the bonding wire 300 is made of copper (Cu), manufacturing costs can be reduced compared to when the bonding wire 300 is made of gold (Ag). Additionally, when the bonding wire 300 is made of copper (Cu), bonding strength with the first plating layer 130 having a high silver (Ag) content can be improved.

몰드 수지(400)는 반도체 패키지 기판(100)에 실장된 반도체 칩(200) 및 본딩 와이어(300)를 덮어, 반도체 패키지 기판(100)의 상면을 인캡슐레이션한다. 몰드 수지(400)는 에폭시 몰딩 컴파운드(Epoxy Mold Compound)와 같은 수지로 구비될 수 있다. The mold resin 400 covers the semiconductor chip 200 and the bonding wire 300 mounted on the semiconductor package substrate 100 and encapsulates the upper surface of the semiconductor package substrate 100. The mold resin 400 may be made of a resin such as epoxy mold compound.

도 2의 II 부분의 확대도인 도 3을 참조하면, 니켈 도금층(120)의 표면은 조화 공정을 통해서 거칠게 구비될 수 있다. 니켈 도금층(120)의 표면이 거칠게 형성됨에 따라, 니켈 도금층(120) 상에 형성되는 도금층들, 팔라듐 도금층(130) 및/또는 제1도금층(140)과의 접촉 면적이 넓어지기 때문에 니켈 도금층(120)과 팔라듐 도금층(130) 및/또는 제1도금층(140)과의 밀착력이 향상될 수 있다. 또한, 반도체 패키지 기판(100) 상에 배치되는 반도체 칩(도 1의 200) 접착을 위해 도포되는 에폭시 및 밀봉을 위해 도포되는 몰드 수지(400)와의 밀착력도 강화시킬 수 있다. Referring to FIG. 3 , which is an enlarged view of portion II of FIG. 2 , the surface of the nickel plating layer 120 may be roughened through a roughening process. As the surface of the nickel plating layer 120 is formed to be rough, the contact area with the plating layers formed on the nickel plating layer 120, the palladium plating layer 130, and/or the first plating layer 140 increases, so that the nickel plating layer ( Adhesion between 120) and the palladium plating layer 130 and/or the first plating layer 140 may be improved. In addition, adhesion with the epoxy applied for adhesion to the semiconductor chip (200 in FIG. 1) disposed on the semiconductor package substrate 100 and the mold resin 400 applied for sealing can be strengthened.

니켈 도금층(120)의 표면 거칠기(surface roughness: Ra)는 0.1∼2μm인 것이 바람직하다. 니켈 도금층(120)의 표면 거칠기가 0.1μm 미만인 경우, 몰드 수지(400) 등과의 밀착력에서 효과가 없을 수 있으며, 표면 거칠기가 2μm를 초과하는 경우, 니켈 도금층(120)이 불안정하게 형성되어 일부가 벗겨지는 필링 현상이 발생할 수 있다. 니켈 도금층(120)의 조화 처리는 전해도금방식 또는 습식 에칭방식으로 진행할 수 있다. The surface roughness (Ra) of the nickel plating layer 120 is preferably 0.1 to 2 μm. If the surface roughness of the nickel plating layer 120 is less than 0.1 μm, it may not be effective in adhesion to the mold resin 400, etc., and if the surface roughness exceeds 2 μm, the nickel plating layer 120 is formed unstable and some parts may be damaged. Peeling may occur. The roughening treatment of the nickel plating layer 120 may be performed using an electroplating method or a wet etching method.

팔라듐 도금층(130)의 표면은 니켈 도금층(120)의 표면 거칠기가 반영되어 거칠게 형성될 수 있다. 팔라듐 도금층(130)의 두께(t2)는 니켈 도금층(120)의 두께(t1)비해 작게 형성되는 바, 별도의 조화 공정을 거치지 않더라도 니켈 도금층(120)의 표면 거칠기가 팔라듐 도금층(130)의 상면에 반영될 수 있다. 팔라듐 도금층(130)의 표면이 거칠게 형성됨에 따라 팔라듐 도금층(130) 상에 직접 접하여 형성되는 제1도금층(140)과의 밀착력이 향상될 수 있다. The surface of the palladium plating layer 130 may be formed to be rough by reflecting the surface roughness of the nickel plating layer 120. The thickness (t2) of the palladium plating layer 130 is smaller than the thickness (t1) of the nickel plating layer 120, so even without a separate roughening process, the surface roughness of the nickel plating layer 120 is the upper surface of the palladium plating layer 130. can be reflected in As the surface of the palladium plating layer 130 is formed to be rough, adhesion with the first plating layer 140 formed in direct contact with the palladium plating layer 130 may be improved.

또한, 팔라듐 도금층(130)의 표면이 거칠게 형성됨에 따라 반도체 패키지 기판(100) 상에 배치되는 반도체 칩(도 1의 200) 접착을 위해 도포되는 에폭시 및 밀봉을 위해 도포되는 몰드 수지(400)와의 밀착력도 강화시킬 수 있다. In addition, as the surface of the palladium plating layer 130 is formed to be rough, the epoxy applied for adhesion to the semiconductor chip (200 in FIG. 1) disposed on the semiconductor package substrate 100 and the mold resin 400 applied for sealing Adhesion can also be strengthened.

팔라듐 도금층(130)의 두께(t2)는 약 0.002∼0.3μm일 수 있다. 팔라듐 도금층(130)의 두께(t2)가 0.3μm 를 초과하는 경우, 고융점으로 인해 솔더의 납땜성이 저하될 수 있고, 니켈 도금층(120)의 표면 거칠기가 팔라듐 도금층(130)의 상면에 반영되지 않을 수 있다. 팔라듐 도금층(130)의 두께(t2)가 0.002μm 미만이면 니켈 확산 방지의 효과가 미비할 수 있다. 팔라듐 도금층(130)의 두께(t2)는 니켈 도금층(120)의 두께(t1)보다 작게 구비될 수 있다.The thickness (t2) of the palladium plating layer 130 may be about 0.002 to 0.3 μm. If the thickness (t2) of the palladium plating layer 130 exceeds 0.3 μm, the solderability of the solder may decrease due to the high melting point, and the surface roughness of the nickel plating layer 120 is reflected on the upper surface of the palladium plating layer 130. It may not work. If the thickness (t2) of the palladium plating layer 130 is less than 0.002 μm, the effect of preventing nickel diffusion may be minimal. The thickness t2 of the palladium plating layer 130 may be smaller than the thickness t1 of the nickel plating layer 120.

일부 실시예에서, 제1도금층(140)의 두께(t3)는 니켈 도금층(120)의 두께(t1)의 두께보다 크게 구비될 수 있다. 예컨대, 제1도금층(140)의 두께(t3)는 니켈 도금층(120)의 두께(t1)의 2배 내지 20배일 수 있다. In some embodiments, the thickness t3 of the first plating layer 140 may be greater than the thickness t1 of the nickel plating layer 120. For example, the thickness t3 of the first plating layer 140 may be 2 to 20 times the thickness t1 of the nickel plating layer 120.

제1도금층(140)은 선택적 부분에만 형성되는 바, 두께(t3)를 두껍게 하더라도 제조 비용의 증가는 미비할 수 있다. 반면, 니켈 도금층(120)은 베이스 기판(110)의 전면에 형성되는 바, 니켈 도금층(120)의 두께(t2)의 두께는 제1도금층(140)보다 작게 형성하는 것이 제조 비용 절감에 효과적일 수 있다. Since the first plating layer 140 is formed only in selective areas, the increase in manufacturing cost may be minimal even if the thickness t3 is increased. On the other hand, since the nickel plating layer 120 is formed on the entire surface of the base substrate 110, it is effective to reduce manufacturing costs if the thickness t2 of the nickel plating layer 120 is formed smaller than that of the first plating layer 140. You can.

도 4는 본 발명의 다른 실시예에 따른 반도체 패키지 기판의 일부를 개략적으로 나타낸 단면도이다. 도 4에 있어서, 도 3과 동일한 참조부호는 동일한 부재를 나타내다. Figure 4 is a cross-sectional view schematically showing a portion of a semiconductor package substrate according to another embodiment of the present invention. In Figure 4, the same reference numerals as in Figure 3 indicate the same members.

도 4를 참조하면, 반도체 패키지 기판(100)은 베이스 기판(110), 조화면을 포함하는 니켈 도금층(120), 및 상기 니켈 도금층(120) 상에 배치되며 은(Ag) 을 포함하는 제1도금층(140)을 포함한다.Referring to FIG. 4, the semiconductor package substrate 100 includes a base substrate 110, a nickel plating layer 120 including a roughened surface, and a first layer disposed on the nickel plating layer 120 and containing silver (Ag). Includes a plating layer 140.

본 실시예에서, 도 3의 팔라듐 도금층(130)은 형성하지 않을 수 있다. 이에 따라, 제1도금층(140)은 니켈 도금층(120)과 직접 접할 수 있다. 니켈 도금층(120)의 상면은 조화 가공되어 거칠게 구비되는 바, 제1도금층(140)은 니켈 도금층(120)과 밀착력이 향상될 수 있다. 니켈 도금층(120)은 베이스 기판(110)에 전면에 배치되는 바, 추후에 반도체 패키지 기판(100) 상에 배치되는 반도체 칩(도 1의 200) 접착을 위해 도포되는 에폭시 및 밀봉을 위해 도포되는 몰드 수지(도 1의 400)와의 밀착력도 강화될 수 있다. In this embodiment, the palladium plating layer 130 of FIG. 3 may not be formed. Accordingly, the first plating layer 140 can be in direct contact with the nickel plating layer 120. Since the upper surface of the nickel plating layer 120 is roughened and roughened, the adhesion of the first plating layer 140 to the nickel plating layer 120 can be improved. The nickel plating layer 120 is disposed on the front surface of the base substrate 110, and the epoxy applied for adhesion to the semiconductor chip (200 in FIG. 1) later placed on the semiconductor package substrate 100 and the epoxy applied for sealing. Adhesion with the mold resin (400 in FIG. 1) can also be strengthened.

본 실시예에 따르면, 팔라듐 도금층을 형성하지 않더라도, 니켈 도금층(120)의 표면에 조화 처리를 하고, 제1도금층(140)을 충분히 두껍게 하는 것으로 반도체 패키지 기판(100)의 조립 신뢰성을 확보할 수 있다. According to this embodiment, even if the palladium plating layer is not formed, the assembly reliability of the semiconductor package substrate 100 can be secured by roughening the surface of the nickel plating layer 120 and making the first plating layer 140 sufficiently thick. there is.

또한, 팔라듐 도금층(130)을 형성하지 않고, 은(Ag)을 포함하는 제1도금층(140)은 선택적으로 배치되는 바, 제조 비용이 절감될 수 있다.In addition, the first plating layer 140 containing silver (Ag) is selectively disposed without forming the palladium plating layer 130, so manufacturing costs can be reduced.

도 5는 본 발명의 다른 실시예에 따른 반도체 패키지 기판의 일부를 개략적으로 나타낸 단면도이다. 도 5에 있어서, 도 2와 동일한 참조부호는 동일한 부재를 나타내다. Figure 5 is a cross-sectional view schematically showing a portion of a semiconductor package substrate according to another embodiment of the present invention. In Figure 5, the same reference numerals as in Figure 2 indicate the same members.

도 5를 참조하면, 본 발명의 일 실시예에 의한 반도체 패키지 기판(100)은 다이 패드부(die pad portion, 101)와 리드부(102)를 구비하는 베이스 기판(110), 베이스 기판(110) 상에 배치되며 니켈(Ni)을 포함하는 니켈 도금층(120), 및 리드부(102)에 선택적으로 배치되며 은(Ag)을 포함하는 제1도금층(140)을 포함한다. 또한, 반도체 패키지 기판(100)은, 상기 니켈 도금층(120)과 제1도금층(140) 사이에 배치된 팔라듐(Pd) 도금층(130)을 더 포함할 수 있다. Referring to FIG. 5, the semiconductor package substrate 100 according to an embodiment of the present invention includes a base substrate 110 having a die pad portion 101 and a lead portion 102, and a base substrate 110. ) and a nickel plating layer 120 containing nickel (Ni), and a first plating layer 140 selectively placed on the lead portion 102 and containing silver (Ag). Additionally, the semiconductor package substrate 100 may further include a palladium (Pd) plating layer 130 disposed between the nickel plating layer 120 and the first plating layer 140.

본 실시예에서, 다이 패드부(101)에는 은(Ag)를 포함하는 제2도금층(143)이 선택적인 영역에 배치될 수 있다. 예컨대, 제2도금층(143)은 다이 패드부(101)의 가장자리에 배치될 수 있다. 반도체 패키지 기판(100)의 설계에 따라 다이 패드부(101)에도 와이어 본딩이 수행되는 영역이 필요할 수 있으며, 이 경우, 와이어 본딩이 수행되는 영역에 제2도금층(143)을 형성할 수 있다. 제2도금층(143)은 은(Ag) 함유량이 90wt% 이상 포함될 수 있다. 제2도금층(143)은 제1도금층(140)과 동일한 물질로 동시에 형성될 수 있다. 제2도금층(143)의 두께는 약 1∼10μm일 수 있다.In this embodiment, the second plating layer 143 containing silver (Ag) may be disposed in a selective area on the die pad portion 101. For example, the second plating layer 143 may be disposed at the edge of the die pad portion 101. Depending on the design of the semiconductor package substrate 100, the die pad portion 101 may also require an area where wire bonding is performed. In this case, the second plating layer 143 may be formed in the area where wire bonding is performed. The second plating layer 143 may contain silver (Ag) of 90 wt% or more. The second plating layer 143 may be formed simultaneously with the same material as the first plating layer 140. The thickness of the second plating layer 143 may be about 1 to 10 μm.

니켈 도금층(120)의 표면은 조화 가공되어 표면 거칠기(surface roughness: Ra)가 0.1∼2μm일 수 있다. 이에 따라, 니켈 도금층(120) 상에 형성되는 팔라듐 도금층(130), 제1도금층(140), 제2도금층(143)과의 밀착력이 향상될 수 있다. 또한, 반도체칩(200, 도 1)을 밀봉하는 몰딩수지(400, 도 1)와의 밀착력이 향상될 수 있다.The surface of the nickel plating layer 120 may be roughened to have a surface roughness (Ra) of 0.1 to 2 μm. Accordingly, adhesion with the palladium plating layer 130, the first plating layer 140, and the second plating layer 143 formed on the nickel plating layer 120 can be improved. Additionally, adhesion with the molding resin 400 (FIG. 1) that seals the semiconductor chip 200 (FIG. 1) can be improved.

일부 실시예에서, 제2도금층(143)의 두께는 니켈 도금층(120)의 두께의 두께보다 크게 구비될 수 있다. 예컨대, 제2도금층(143)의 두께는 니켈 도금층(120)의 두께의 2배 내지 20배일 수 있다. In some embodiments, the thickness of the second plating layer 143 may be greater than the thickness of the nickel plating layer 120. For example, the thickness of the second plating layer 143 may be 2 to 20 times the thickness of the nickel plating layer 120.

제2도금층(143)은 선택적 부분에만 형성되는 바, 두께 두껍게 하더라도 제조 비용의 증가는 미비할 수 있다. 반면, 니켈 도금층(120)은 베이스 기판(110)의 전면에 형성되는 바, 니켈 도금층(120)의 두께(t2)의 두께는 제2도금층(143)보다 작게 형성하는 것이 제조 비용 절감에 효과적일 수 있다. Since the second plating layer 143 is formed only in selective areas, the increase in manufacturing cost may be minimal even if the thickness is increased. On the other hand, since the nickel plating layer 120 is formed on the entire surface of the base substrate 110, it is effective to reduce manufacturing costs if the thickness t2 of the nickel plating layer 120 is formed smaller than that of the second plating layer 143. You can.

도 6은 본 발명의 다른 실시예에 따른 반도체 패키지 기판의 일부를 개략적으로 나타낸 단면도이다. 도 6에 있어서, 도 2와 동일한 참조부호는 동일한 부재를 나타내다. Figure 6 is a cross-sectional view schematically showing a portion of a semiconductor package substrate according to another embodiment of the present invention. In Figure 6, the same reference numerals as in Figure 2 indicate the same members.

도 6을 참조하면, 본 발명의 일 실시예에 의한 반도체 패키지 기판(100)은 다이 패드부(die pad portion, 101)와 리드부(102)를 구비하는 베이스 기판(110), 베이스 기판(110) 상에 배치되며 니켈(Ni)을 포함하는 니켈 도금층(120), 및 리드부(102)에 선택적으로 배치되며 은(Ag)을 포함하는 제1도금층(140)을 포함한다. 또한, 반도체 패키지 기판(100)은, 상기 니켈 도금층(120)과 제1도금층(140) 사이에 배치된 팔라듐(Pd) 도금층(130)을 더 포함할 수 있다. Referring to FIG. 6, the semiconductor package substrate 100 according to an embodiment of the present invention includes a base substrate 110 having a die pad portion 101 and a lead portion 102, and a base substrate 110. ) and a nickel plating layer 120 containing nickel (Ni), and a first plating layer 140 selectively placed on the lead portion 102 and containing silver (Ag). Additionally, the semiconductor package substrate 100 may further include a palladium (Pd) plating layer 130 disposed between the nickel plating layer 120 and the first plating layer 140.

본 실시예에서, 다이 패드부(101)에는 은(Ag)를 포함하는 제3도금층(145)이 선택적인 영역에 배치될 수 있다. 예컨대, 제3도금층(145)은 다이 패드부(101)의 중심영역에 배치될 수 있다. 제3도금층(145)는 반도체칩(200, 도 1)이 부착되는 영역에 형성될 수 있다. In this embodiment, the third plating layer 145 containing silver (Ag) may be disposed in a selective area on the die pad portion 101. For example, the third plating layer 145 may be disposed in the central area of the die pad portion 101. The third plating layer 145 may be formed in the area where the semiconductor chip 200 (FIG. 1) is attached.

제3도금층(145)가 형성됨에 따라, 에폭시의 블리드 아웃 현상이 최소화될 수 있다. 에폭시를 사용하여 반도체 칩(200)을 접합할 때 에폭시 블리드 아웃 (epoxy bleed out; EBO)현상이 발생할 수 있다. 특히, 표면에 거칠기 처리를 한 경우 표면적 상승 효과로 EBO 현상이 심하게 발생할 수 있다. 예컨대, 니켈 도금층(120) 및/또는 팔라듐 도금층(130)의 표면이 거칠게 형성되는 경우, EBO 현상이 나타날 수 있다. 본 실시예에서는, 제3도금층(145)를 반도체 칩(200)이 형성되는 다이 패드부(101)의 중심영역에 형성하여 이러한 EBO 현상을 방지할 수 있다.As the third plating layer 145 is formed, the epoxy bleed-out phenomenon can be minimized. When bonding the semiconductor chip 200 using epoxy, an epoxy bleed out (EBO) phenomenon may occur. In particular, when the surface is roughened, the EBO phenomenon may occur severely due to the effect of increasing the surface area. For example, if the surface of the nickel plating layer 120 and/or the palladium plating layer 130 is formed to be rough, an EBO phenomenon may occur. In this embodiment, the EBO phenomenon can be prevented by forming the third plating layer 145 in the central area of the die pad portion 101 where the semiconductor chip 200 is formed.

제3도금층(145)은 은(Ag) 함유량이 90wt% 이상 포함될 수 있다. 제3도금층(145)은 제1도금층(140)과 동일한 물질로 동시에 형성될 수 있다. 제3도금층(145)의 두께는 약 1∼10μm일 수 있다.The third plating layer 145 may contain silver (Ag) of 90 wt% or more. The third plating layer 145 may be formed simultaneously with the same material as the first plating layer 140. The thickness of the third plating layer 145 may be about 1 to 10 μm.

도 7는 본 발명의 실시예에 따른 반도체 패키지 기판의 제조방법을 나타낸 순서도이다. 도 8 내지 도 12는 반도체 패키지 기판의 제조방법을 순차적으로 나타낸 단면도이다.Figure 7 is a flowchart showing a method of manufacturing a semiconductor package substrate according to an embodiment of the present invention. 8 to 12 are cross-sectional views sequentially showing a method of manufacturing a semiconductor package substrate.

도 7을 참조하면, 본 발명의 실시예에 따른 반도체 패키지 기판의 제조방법은 베이스 금속을 가공하여 형상화된 베이스 기판을 형성하는 단계(S1), 베이스 기판 상에 니켈 도금층을 형성하는 단계(S2), 베이스 기판 상에 팔라듐 도금층을 형성하는 단계(S3), 및 베이스 기판 상에 선택적으로 은을 포함하는 제1도금층을 형성하는 단계(S4)를 포함한다.Referring to FIG. 7, the method of manufacturing a semiconductor package substrate according to an embodiment of the present invention includes forming a shaped base substrate by processing the base metal (S1) and forming a nickel plating layer on the base substrate (S2). , forming a palladium plating layer on the base substrate (S3), and selectively forming a first plating layer containing silver on the base substrate (S4).

먼저, 도 8을 참조하면, 금속 소재로 구비된 베이스 금속(110')을 준비한다. 베이스 금속(110')은 구리(Cu) 또는 구리 합금(Cu alloy) 소재로 구성될 수 있다. 예컨대, 베이스 금속(110')은 구리(Cu)를 주 원료로 하고 철, 아연, 및/또는 인 등이 추가적으로 포함되어 구성될 수 있다. 일부 실시예에서, 베이스 금속(110')은 구리(Cu) 97.4%, 철 2.4%, 아연 0.13%, 기타 0.03%를 포함하는 구리 합금으로 구성될 수 있다. 베이스 금속(110')은 약 100 μm 내지 150 μm의 두께로 구비될 수 있다. First, referring to FIG. 8, a base metal 110' made of a metal material is prepared. The base metal 110' may be made of copper (Cu) or copper alloy (Cu alloy) material. For example, the base metal 110' may be composed of copper (Cu) as a main raw material and may additionally include iron, zinc, and/or phosphorus. In some embodiments, the base metal 110' may be composed of a copper alloy containing 97.4% copper (Cu), 2.4% iron, 0.13% zinc, and 0.03% other. The base metal 110' may have a thickness of approximately 100 μm to 150 μm.

그 다음, 도 9를 참조하면, 베이스 금속(110')을 가공하여 다이 패드부(101)와 리드부(102)가 구비된 베이스 기판(110)을 형성한다.(S1)Next, referring to FIG. 9, the base metal 110' is processed to form a base substrate 110 provided with a die pad portion 101 and a lead portion 102. (S1)

베이스 기판(110)을 가공하기 위해서, 베이스 기판(110) 상에 포토레지스트 패턴을 형성한 후, 금속 에칭 공정을 수행할 수 있다. 상기 에칭 공정은 습식 공정일 수 있다. 또는, 베이스 기판(110)을 가공하기 위해서 스탬핑 공법을 수행할 수 있다. 또는, 베이스 기판(110)을 가공하기 위해서 레이저 빔을 조사하여 패턴을 형성하는 공정으로 수행할 수 있다. 이러한 공정에 의해서 다이 패드부(101)와 리드부(102)가 구비된 베이스 기판(110)을 형성할 수 있다.In order to process the base substrate 110, a photoresist pattern may be formed on the base substrate 110, and then a metal etching process may be performed. The etching process may be a wet process. Alternatively, a stamping method may be performed to process the base substrate 110. Alternatively, in order to process the base substrate 110, a process of forming a pattern by irradiating a laser beam may be performed. Through this process, the base substrate 110 provided with the die pad portion 101 and the lead portion 102 can be formed.

그 다음, 도 10을 참조하면, 베이스 기판(110) 상에 니켈 도금층(120)을 형성한다.(S2)Next, referring to FIG. 10, a nickel plating layer 120 is formed on the base substrate 110 (S2).

니켈 도금층(120)은 베이스 기판(110)의 상면, 하면, 및 측면을 적어도 일부 덮도록 형성할 수 있다. 니켈 도금층(120)을 형성하기 전에, 베이스 기판(110)을 세정, 연마 등 전처리 공정을 수행 한 후, 전해 도금법을 이용하여 니켈 도금층(120)을 형성할 수 있다. 예컨대, 베이스 기판(110)을 니켈 이온이 포함된 금속 이온 용액조에 침지하여 고전류 밀도를 인가하여 전해 도금할 수 있다.The nickel plating layer 120 may be formed to cover at least a portion of the top, bottom, and side surfaces of the base substrate 110 . Before forming the nickel plating layer 120, the base substrate 110 may be subjected to a pretreatment process such as cleaning and polishing, and then the nickel plating layer 120 may be formed using an electrolytic plating method. For example, the base substrate 110 may be electroplated by immersing it in a metal ion solution containing nickel ions and applying a high current density.

다음으로, 니켈 도금층(120)의 표면을 거칠게 하기 위해서 조화 가공을 수행할 수 있다. 조화 가공은 전해도금방식 혹은 습식 에칭방식으로 진행할 수 있다. 예컨대, 니켈 설페이트(Nickel sulfate) 30g/l, 암모늄 설페이트(Ammonium sulfate) 30g/l, 나트륨 설페이트(Sodium sulfate) 50g/l, 염화나트륨(Sodium chloride) 20g/l, 붕산(Boric acid) 25g/l을 기본으로 하는 약품을 사용하여, 10 ASD(Ampere/100㎠) 이상 고전류 밀도를 인가하여 급속한 성장을 통해 표면이 거칠 니켈 도금층(120)을 형성할 수 있다. 또는, 니켈 도금층(120)을 소정의 두께로 형성한 이후에 습식 에칭 방식을 통해서 니켈 도금층(120)의 표면을 거칠게 가공할 수 있다.Next, roughening processing may be performed to roughen the surface of the nickel plating layer 120. Coarse processing can be performed by electroplating or wet etching. For example, 30g/l of nickel sulfate, 30g/l of ammonium sulfate, 50g/l of sodium sulfate, 20g/l of sodium chloride, and 25g/l of boric acid. Using a basic chemical, a nickel plating layer 120 with a rough surface can be formed through rapid growth by applying a high current density of 10 ASD (Ampere/100㎠) or more. Alternatively, after forming the nickel plating layer 120 to a predetermined thickness, the surface of the nickel plating layer 120 can be roughened through a wet etching method.

그 다음, 도 11을 참조하면, 베이스 기판(110) 상에 팔라듐 도금층(130)을 형성한다.(S3) 일부 실시예에서, 팔라듐 도금층(130)은 형성하지 않을 수 있다.Next, referring to FIG. 11, a palladium plating layer 130 is formed on the base substrate 110 (S3). In some embodiments, the palladium plating layer 130 may not be formed.

팔라듐 도금층(130)은 베이스 기판(110)의 상면, 하면, 및 측면을 적어도 일부 덮도록 형성할 수 있다. 팔라듐 도금층(130)은 니켈 도금층(120) 상에 형성될 수 있다. 팔라듐 도금층(130)은 전해 도금법을 이용하여 형성할 수 있다. 팔라듐 도금층(130)의 표면은 니켈 도금층(120)의 표면의 거칠기가 반영되어 거칠게 형성될 수 있다. The palladium plating layer 130 may be formed to cover at least a portion of the top, bottom, and side surfaces of the base substrate 110. The palladium plating layer 130 may be formed on the nickel plating layer 120. The palladium plating layer 130 can be formed using an electrolytic plating method. The surface of the palladium plating layer 130 may be formed to be rough by reflecting the roughness of the surface of the nickel plating layer 120.

그 다음, 도 12를 참조하면, 베이스 기판(110)의 일부 영역에 은을 포함하는 제1도금층(140)을 형성할 수 있다. 제1도금층(140)은 베이스 기판(110)에 마스크를 부착한 후 도금을 이용하여 형성할 수 있다. 또는, 베이스 기판(110) 상에 감광막을 패터닝 한 후 도금을 이용하여 제1도금층(140)을 형성할 수 있다. 이 때, 제1도금층의 형성은 Strip to Strip 이나 Reel to Reel 방식으로 모두 형성가능하다.Next, referring to FIG. 12, a first plating layer 140 containing silver may be formed in a partial area of the base substrate 110. The first plating layer 140 can be formed by attaching a mask to the base substrate 110 and then using plating. Alternatively, the first plating layer 140 may be formed by patterning the photosensitive film on the base substrate 110 and then using plating. At this time, the first plating layer can be formed using either Strip to Strip or Reel to Reel methods.

제1도금층(140)은 베이스 기판(110)의 리드부(102)의 일부 영역에 형성될 수 있다. 도면에는 도시되지 않았으나, 제1도금층(140)은 다이 패드부(101)에 형성되는 제2도금층(143, 도 5) 및/또는 제3도금층(145, 도 6)와 동시에 형성될 수 있다.The first plating layer 140 may be formed in a partial area of the lead portion 102 of the base substrate 110. Although not shown in the drawing, the first plating layer 140 may be formed simultaneously with the second plating layer 143 (FIG. 5) and/or the third plating layer 145 (FIG. 6) formed on the die pad portion 101.

이와 같이 본 발명은 도면에 도시된 일 실시예를 참고로 하여 설명하였으나 이는 예시적인 것에 불과하며 당해 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 실시예의 변형이 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다. As such, the present invention has been described with reference to an embodiment shown in the drawings, but this is merely an example, and those skilled in the art will understand that various modifications and variations of the embodiment are possible therefrom. Therefore, the true scope of technical protection of the present invention should be determined by the technical spirit of the appended claims.

1000: 반도체 패키지
100: 반도체 패키지 기판
110: 베이스 기판
120: 니켈 도금층
130: 팔라듐 도금층
140: 제1도금층
143: 제2도금층
145: 제3도금층
200: 반도체 칩
300: 본딩 와이어
400: 몰드 수지1000: Semiconductor package
100: Semiconductor package substrate
110: base substrate
120: Nickel plating layer
130: Palladium plating layer
140: First plating layer
143: Second plating layer
145: Third plating layer
200: semiconductor chip
300: bonding wire
400: mold resin

Claims (15)

다이 패드부와 리드부를 구비한 베이스 기판;
상기 베이스 기판 상에 배치되며, 니켈을 포함하는 니켈 도금층; 및
상기 베이스 기판의 리드부에 선택적으로 배치되며, 은을 포함하는 제1도금층;을 포함하는, 반도체 패키지 기판.A base substrate having a die pad portion and a lead portion;
a nickel plating layer disposed on the base substrate and containing nickel; and
A semiconductor package substrate comprising: a first plating layer selectively disposed on a lead portion of the base substrate and containing silver. 제1항에 있어서,
상기 니켈 도금층은 표면이 거칠게 구비되며, 니켈 도금층의 표면 거칠기는 0.1∼2μm인, 반도체 패키지 기판.According to paragraph 1,
A semiconductor package substrate wherein the nickel plating layer has a rough surface, and the surface roughness of the nickel plating layer is 0.1 to 2 μm. 제1항에 있어서,
상기 리드부에서 상기 니켈 도금층과 상기 제1도금층 사이에 형성된 팔라듐 도금층;을 더 포함하는, 반도체 패키지 기판.According to paragraph 1,
A semiconductor package substrate further comprising a palladium plating layer formed between the nickel plating layer and the first plating layer in the lead portion. 제3항에 있어서,
상기 팔라듐 도금층의 두께는 0.002∼0.3μm이며, 표면이 거칠게 구비된, 반도체 패키지 기판.According to paragraph 3,
The thickness of the palladium plating layer is 0.002 to 0.3 μm, and the semiconductor package substrate has a rough surface. 제1항에 있어서,
상기 다이 패드부의 가장자리영역에 배치되며, 은을 포함하는 제2도금층;을 더 포함하는, 반도체 패키지 기판.According to paragraph 1,
A semiconductor package substrate further comprising a second plating layer disposed on an edge area of the die pad portion and containing silver. 제1항에 있어서,
상기 다이 패드부의 중심영역에 배치되며, 은을 포함하는 제3도금층;을 더 포함하는, 반도체 패키지 기판.According to paragraph 1,
A semiconductor package substrate further comprising a third plating layer disposed in the central area of the die pad portion and containing silver. 제1항에 있어서,
상기 제1도금층의 두께는 상기 니켈 도금층의 두께의 2배 내지 20배인, 반도체 패키지 기판.According to paragraph 1,
A semiconductor package substrate wherein the thickness of the first plating layer is 2 to 20 times the thickness of the nickel plating layer. 제1항 내지 제7항 중 적어도 하나의 반도체 패키지 기판;
상기 다이 패드부에 배치된 반도체 칩; 및
상기 반도체 칩과 상기 제1도금층을 연결하는 본딩 와이어;를 포함하며,
상기 본딩 와이어는 구리(Cu)를 포함하는, 반도체 패키지 기판.At least one semiconductor package substrate of claims 1 to 7;
a semiconductor chip disposed on the die pad portion; and
It includes a bonding wire connecting the semiconductor chip and the first plating layer,
A semiconductor package substrate wherein the bonding wire includes copper (Cu). 제8항에 있어서,
상기 반도체 칩과 상기 본딩 와이어를 덮는 몰드 수지;를 더 포함하는, 반도체 패키지.According to clause 8,
A semiconductor package further comprising a mold resin covering the semiconductor chip and the bonding wire. 베이스 금속을 다이 패드부와 리드부를 구비한 베이스 기판으로 가공하는 단계;
상기 베이스 기판 상에 니켈 도금층을 형성하는 단계;
베이스 기판 상에 선택적으로 은을 포함하는 제1도금층을 형성하는 단계;를 포함하는, 반도체 패키지 기판의 제조방법.Processing the base metal into a base substrate having a die pad portion and a lead portion;
forming a nickel plating layer on the base substrate;
A method of manufacturing a semiconductor package substrate comprising: selectively forming a first plating layer containing silver on a base substrate. 제10항에 있어서,
상기 니켈 도금층의 표면을 거칠게 하는 조화 공정을 수행하는 단계;를 더 포함하며, 상기 니켈 도금층의 표면 거칠기는 0.1∼2μm인, 반도체 패키지 기판의 제조방법.According to clause 10,
The method of manufacturing a semiconductor package substrate further includes: performing a roughening process to roughen the surface of the nickel plating layer, wherein the surface roughness of the nickel plating layer is 0.1 to 2 μm. 제10항에 있어서,
상기 니켈 도금층 상에 팔라듐 도금층을 형성하는 단계;를 더 포함하는, 반도체 패키지 기판의 제조방법.According to clause 10,
A method of manufacturing a semiconductor package substrate, further comprising forming a palladium plating layer on the nickel plating layer. 제12항에 있어서,
상기 팔라듐 도금층의 두께는 0.002∼0.3μm인, 반도체 패키지 기판의 제조방법.According to clause 12,
A method of manufacturing a semiconductor package substrate, wherein the palladium plating layer has a thickness of 0.002 to 0.3 μm. 제10항에 있어서,
상기 제1도금층은 상기 리드부에 형성되는, 반도체 패키지 기판의 제조방법.According to clause 10,
A method of manufacturing a semiconductor package substrate, wherein the first plating layer is formed on the lead portion. 제14항에 있어서,
상기 다이 패드부에 형성되는 제2도금층을 형성하는 단계;를 더 포함하며,
상기 제2도금층은 상기 제1도금층과 동일한 물질로 동시에 형성되는, 반도체 기판의 제조방법.
According to clause 14,
It further includes forming a second plating layer formed on the die pad portion,
A method of manufacturing a semiconductor substrate, wherein the second plating layer is formed simultaneously with the same material as the first plating layer.
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