KR20230158128A - Dram 커맨드 스트리크 효율 관리 - Google Patents

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KR20230158128A
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어드밴스드 마이크로 디바이시즈, 인코포레이티드
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Abstract

메모리 제어기는 커맨드 큐 및 DRAM으로의 전송을 위해 커맨드 큐로부터 엔트리들을 선택하기 위한 중재기를 포함한다. 중재기는 연속적인 판독 커맨드들의 스트리크들 및 연속적인 기입 커맨드들의 스트리크들을 트랜잭션한다. 중재기는 중재기에 의해 선택될 수 있는 지정된 유형의 커맨드의 수에 기초하여 적어도 최소 버스트 길이에 대한 스트리크를 트랜잭션한다. 최소 버스트 길이에 따라, 중재기는 버스트 내 효율성을 나타내는 하나 이상의 조건으로 구성된 제1 세트에 기초하여 상이한 유형의 새로운 커맨드 스트리크를 시작할지 여부를 결정한다.

Description

DRAM 커맨드 스트리크 효율 관리
컴퓨터 시스템은 전형적으로 메인 메모리용으로 저렴한 고밀도 동적 랜덤 액세스 메모리(DRAM) 칩을 사용한다. 오늘날 판매되는 대부분의 DRAM 칩은 합동 전자 장치 엔지니어링 협의회(JEDEC)에 의해 공표된 다양한 더블 데이터 레이트(DDR, double data rate) DRAM 표준과 호환된다. DDR DRAM들은 고속 액세스 회로들을 갖는 종래의 DRAM 메모리 셀 어레이들을 사용하여 높은 전송 레이트들을 달성하고 메모리 버스의 이용을 개선한다.
전형적인 DDR 메모리 제어기는 보류 중인 판독 및 기입 요청들을 저장하기 위한 큐를 유지하여, 메모리 제어기가 보류 중인 요청들을 비순차적으로 선택하고 그에 의해 효율을 증가시킬 수 있게 한다. 예를 들어, 메모리 제어기는 큐로부터 ("페이지 히트들"로 지칭되는) 주어진 메모리 랭크에서의 동일한 로우(row)에 대한 다수의 메모리 액세스 요청들을 비순차적으로 검색하고 그들을 메모리 시스템에 연속하여 발행하여, 현재 로우를 프리차지하고 다른 로우를 반복하여 활성화하는 오버헤드를 회피할 수 있다. 그러나, DDR5와 같은 현대의 메모리 기술들에서 이용 가능한 버스 대역폭을 이용하면서 깊은 큐로부터 액세스들을 스캐닝하고 선택하는 것은 알려진 메모리 제어기들로 달성하기 어려워졌다. 메모리 제어기들은 버스 효율을 개선하기 위해 판독 커맨드들 또는 기입 커맨드들의 스트리크(streak)들을 생성하는 것과 같은 기법들을 이용할 수 있다. 그러나, 그러한 기법들에는 현재 스트리크의 부분이 아닌 커맨드들을 지연시키는 것으로부터 발생하는 레이턴시 우려들, 및 판독 스트리크로부터 기입 스트리크로 그리고 그 반대로 커맨드 버스를 "턴어라운드"하는 것과 연관된 추가적인 성능 오버헤드와 같은, 성능 트레이드-오프들이 따른다.
도 1은 종래 기술에서 알려진 가속 처리 유닛(APU) 및 메모리 시스템을 블록도 형태로 예시한다.
도 2는 몇몇 실시예에 따른, 도 1의 것과 같은 APU에서 사용하기에 적합한 메모리 제어기를 블록도 형태로 예시한다.
도 3은 몇몇 실시예들에 따른, 도 2의 메모리 제어기의 부분의 블록도를 예시한다.
도 4는 일부 실시예에 따른, 스트리크 효율을 관리하기 위한 프로세스의 흐름도이다.
도 5는 일부 추가 실시예에 따른, 스트리크 효율을 관리하기 위한 다른 프로세스의 흐름도이다.
하기의 설명에서, 상이한 도면에서의 동일한 참조 번호의 사용은 유사하거나 동일한 아이템을 지시한다. 달리 언급되지 않는 한, 단어 "결합된" 및 그의 연관된 동사 형태는 당업계에 공지된 수단에 의한 직접적인 연결 및 간접적인 전기 연결 둘 모두를 포함하며, 달리 언급되지 않는 한, 직접적인 연결에 대한 임의의 설명은 적합한 형태의 간접적인 전기 연결을 사용하는 대안적인 실시예도 암시한다.
메모리 제어기는 메모리 액세스 요청들을 수신하기 위한 제1 입력을 갖는 커맨드 큐, 및 적어도 하나의 동적 랜덤 액세스 메모리(DRAM)에 접속하도록 적응된 메모리 채널에 결합하기 위한 출력을 갖는 메모리 인터페이스 큐를 포함한다. 중재기는 커맨드 큐로부터 엔트리들을 선택하고, 그들을 메모리 인터페이스 큐에 배치하여 그들이 메모리 채널을 통해 송신되게 하기 위해 커맨드 큐에 접속된다. 중재기는 메모리 채널을 통해 연속적인 판독 커맨드들의 스트리크들 및 연속적인 기입 커맨드들의 스트리크들을 트랜잭션하도록 동작 가능하다. 중재기는 중재기에 의해 선택될 수 있는 지정된 유형의 커맨드 수에 기초하여 적어도 최소 버스트 길이에 대한 스트리크를 트랜잭션하도록 작동할 수 있다. 최소 버스트 길이에 따라, 중재기는 버스트 내 효율을 나타내는 하나 이상의 조건의 제1 세트에 기초하여 상이한 유형의 커맨드의 새로운 스트리크 시작을 결정하도록 작동할 수 있다.
이 방법에는 메모리 채널을 통해 연속적인 판독 커맨드의 스트리크 및 연속적인 기입 커맨드의 스트리크를 트랜잭션하는 단계가 포함된다. 이 방법에는 중재기에 의해 선택될 수 있는 지정된 유형의 커맨드의 수에 기초하여 적어도 최소 버스트 길이에 대한 스트리크를 트랜잭션하는 단계가 포함된다. 최소 버스트 길이에 따라, 이 방법에는 버스트 내 효율을 나타내는 하나 이상의 조건의 제1 세트에 기초하여 상이한 유형의 커맨드의 새로운 스트리크를 시작하도록 결정하는 단계가 포함된다.
데이터 처리 시스템은 중앙 처리 유닛, 중앙 처리 유닛에 접속된 데이터 패브릭, 및 중앙 처리 유닛으로부터의 메모리 요청들을 이행하기 위해 데이터 패브릭에 접속된 메모리 제어기를 포함한다. 메모리 제어기는 메모리 액세스 요청을 수신하기 위한 제1 입력을 갖는 커맨드 큐 및 적어도 하나의 동적 랜덤 액세스 메모리(DRAM) 모듈에 연결하기 위해 조정된 메모리 채널에 결합하기 위한 출력을 갖는 메모리 인터페이스 큐를 포함한다. 중재기는 커맨드 큐로부터 엔트리들을 선택하고, 그들을 메모리 인터페이스 큐에 배치하여 그들이 메모리 채널을 통해 송신되게 하기 위해 커맨드 큐에 접속된다. 중재기는 메모리 채널을 통해 연속적인 판독 커맨드들의 스트리크들 및 연속적인 기입 커맨드들의 스트리크들을 트랜잭션하도록 동작 가능하다. 중재기는 중재기에 의해 선택될 수 있는 지정된 유형의 커맨드 수에 기초하여 적어도 최소 버스트 길이에 대한 스트리크를 트랜잭션하도록 작동할 수 있다. 최소 버스트 길이에 따라, 중재기는 버스트 내 효율을 나타내는 하나 이상의 조건의 제1 세트에 기초하여 상이한 유형의 커맨드의 새로운 스트리크 시작을 결정하도록 작동할 수 있다.
도 1은 종래 기술에서 알려진 가속 처리 유닛(APU)(100) 및 메모리 시스템(130)을 블록도 형태로 예시한다. APU(100)는 호스트 데이터 처리 시스템에서 프로세서로서 사용하기에 적합한 집적 회로이며, 일반적으로 중앙 처리 유닛(CPU) 코어 컴플렉스(110), 그래픽 코어(120), 한 세트의 디스플레이 엔진들(122), 메모리 관리 허브(140), 데이터 패브릭(125), 한 세트의 주변 제어기들(160), 한 세트의 주변 버스 제어기들(170), 및 시스템 관리 유닛(SMU)(180)을 포함한다.
CPU 코어 컴플렉스(110)는 CPU 코어(112) 및 CPU 코어(114)를 포함한다. 이 예에서, CPU 코어 컴플렉스(110)는 2개의 CPU 코어를 포함하지만, 다른 실시예에서 CPU 코어 컴플렉스(110)는 임의의 수의 CPU 코어를 포함할 수 있다. CPU 코어(112 및 114) 각각은 제어 패브릭을 형성하는 시스템 관리 네트워크(SMN)에 그리고 데이터 패브릭(125)에 양방향으로 연결되고, 데이터 패브릭(125)에 메모리 액세스 요청을 제공할 수 있다. CPU 코어(112 및 114) 각각은 단일 코어일 수 있거나, 추가로 캐시와 같은 특정 자원을 공유하는 2개 이상의 단일 코어를 갖는 코어 컴플렉스일 수 있다.
그래픽 코어(120)는 고집적 및 병렬 방식으로 정점 처리, 프래그먼트 처리, 셰이딩, 텍스처 블렌딩 등과 같은 그래픽 동작을 수행할 수 있는 고성능 그래픽 처리 유닛(GPU)이다. 그래픽 코어(120)는 SMN 및 데이터 패브릭(125)에 양방향으로 연결되고, 데이터 패브릭(125)에 메모리 액세스 요청을 제공할 수 있다. 이와 관련하여, APU(100)는 CPU 코어 컴플렉스(110) 및 그래픽 코어(120)가 동일한 메모리 공간을 공유하는 통합 메모리 아키텍처, 또는 CPU 코어 컴플렉스(110) 및 그래픽 코어(120)가 메모리 공간의 일부를 공유하는 반면, 그래픽 코어(120)가 또한 CPU 코어 컴플렉스(110)에 의해 액세스 가능하지 않은 프라이빗 그래픽 메모리를 사용하는 메모리 아키텍처를 지원할 수 있다.
디스플레이 엔진(122)은 모니터 상에서의 디스플레이를 위해 그래픽 코어(120)에 의해 생성된 객체를 렌더링하고 래스터화한다. 그래픽 코어(120) 및 디스플레이 엔진들(122)은 메모리 시스템(130) 내의 적절한 어드레스들로의 균일한 변환을 위해 공통 메모리 관리 허브(140)에 양방향으로 접속되고, 메모리 관리 허브(140)는 그러한 메모리 액세스들을 생성하고 메모리 시스템으로부터 반환된 판독 데이터를 수신하기 위해 데이터 패브릭(125)에 양방향으로 접속된다.
데이터 패브릭(125)은 임의의 메모리 액세싱 에이전트와 메모리 관리 허브(140) 사이에서 메모리 액세스 요청 및 메모리 응답을 라우팅하기 위한 크로스바 스위치를 포함한다. 그것은 또한 시스템 구성에 기초하여 메모리 액세스의 목적지를 결정하기 위한, 기본 입력/출력 시스템(BIOS)에 의해 정의된, 시스템 메모리 맵뿐만 아니라, 각각의 가상 연결을 위한 버퍼를 포함한다.
주변 제어기(160)는 범용 직렬 버스(USB) 제어기(162) 및 직렬 고급 기술 결합(SATA) 인터페이스 제어기(164)를 포함하며, 이들 각각은 시스템 허브(166) 및 SMN 버스에 양방향으로 연결된다. 이들 2개의 제어기는 단지 APU(100)에서 사용될 수 있는 주변 제어기의 예시일 뿐이다.
주변 버스 제어기(170)는 시스템 제어기 또는 "사우스브리지(Southbridge)"(SB)(172) 및 PCIe(Peripheral Component Interconnect Express) 제어기(174)를 포함하고, 이들 각각은 입력/출력(I/O) 허브(176) 및 SMN 버스에 양방향으로 연결된다. I/O 허브(176)는 또한 시스템 허브(166) 및 데이터 패브릭(125)에 양방향으로 연결된다. 따라서, 예를 들어, CPU 코어는 데이터 패브릭(125)이 I/O 허브(176)를 통해 라우팅하는 액세스를 통해 USB 제어기(162), SATA 인터페이스 제어기(164), SB(172), 또는 PCIe 제어기(174) 내 레지스터를 프로그래밍할 수 있다. APU(100)용 소프트웨어 및 펌웨어는, 판독 전용 메모리(ROM), 플래시 이이피롬(EEPROM, electrically erasable programmable ROM) 등과 같은 다양한 비휘발성 메모리 타입 중 임의의 것일 수 있는, 시스템 데이터 드라이브 또는 시스템 BIOS 메모리(도시되지 않음)에 저장된다. 전형적으로, BIOS 메모리는 PCIe 버스를 통해 액세스되고, 시스템 데이터 드라이브는 SATA 인터페이스를 통해 액세스된다.
SMU(180)는 APU(100) 상의 자원들의 동작을 제어하고 이들 사이의 통신을 동기화하는 로컬 제어기이다. SMU(180)는 APU(100) 상의 다양한 프로세서의 파워-업 시퀀싱을 관리하고 리셋, 활성화 및 다른 신호를 통해 다수의 오프-칩 디바이스를 제어한다. SMU(180)는 APU(100)의 컴포넌트 각각에 대한 클록 신호를 제공하기 위해, 위상 고정 루프(PLL)와 같은, 하나 이상의 클록 소스(도시되지 않음)를 포함한다. SMU(180)는 또한 다양한 프로세서 및 다른 기능 블록에 대한 전력을 관리하고, 측정된 전력 소비 값을 CPU 코어(112 및 114) 및 그래픽 코어(120)로부터 수신하여 적절한 전력 상태를 결정할 수 있다.
메모리 관리 허브(140) 및 그의 연관된 물리적 인터페이스(PHY)(151 및 152)는 이 실시예에서 APU(100)와 통합된다. 메모리 관리 허브(140)는 메모리 채널(141 및 142) 및 전력 엔진(149)을 포함한다. 메모리 채널(141)은 호스트 인터페이스(145), 메모리 채널 제어기(143), 및 물리적 인터페이스(147)를 포함한다. 호스트 인터페이스(145)는 직렬 프레즌스 검출 링크(serial presence detect link, SDP)를 통해 메모리 채널 제어기(143)를 데이터 패브릭(125)에 양방향으로 연결한다. 물리적 인터페이스(147)는 메모리 채널 제어기(143)를 PHY(151)에 양방향으로 접속하고, 예시적인 실시예에서 DDR PHY 인터페이스(DFI) 사양을 따른다. 메모리 채널(142)은 호스트 인터페이스(146), 메모리 채널 제어기(144) 및 물리적 인터페이스(148)를 포함한다. 호스트 인터페이스(146)는 다른 SDP를 통해 메모리 채널 제어기(144)를 데이터 패브릭(125)에 양방향으로 연결된다. 물리적 인터페이스(148)는 메모리 채널 제어기(144)를 PHY(152)에 양방향으로 연결하고, DFI 사양을 따른다. 전력 엔진(149)은 SMN 버스를 통해 SMU(180)에, APB를 통해 PHY들(151 및 152)에 양방향으로 접속되고, 또한 메모리 채널 제어기들(143 및 144)에 양방향으로 접속된다. PHY(151)는 메모리 채널(131)에 대한 양방향 연결을 갖는다. PHY(152)는 양방향 연결 메모리 채널(133)을 갖는다.
메모리 관리 허브(140)는 2개의 메모리 채널 제어기를 갖는 메모리 제어기의 인스턴스화이고, 아래에서 추가로 설명될 방식으로 메모리 채널 제어기(143) 및 메모리 채널 제어기(144) 둘 모두의 동작을 제어하기 위해 공유 전력 엔진(149)을 사용한다. 메모리 채널(141 및 142) 각각은 DDR 버전 5(DDR5), DDR 버전 4(DDR4), 저전력 DDR4(LPDDR4), 그래픽 DDR 버전 5(GDDR5), 및 고대역폭 메모리(HBM)와 같은 최신 DDR 메모리에 연결될 수 있고, 미래의 메모리 기술에 안성맞춤일 수 있다. 이들 메모리는 높은 버스 대역폭 및 고속 동작을 제공한다. 동시에, 그들은 또한 랩톱 컴퓨터와 같은 배터리 구동 애플리케이션의 전력을 절약하기 위해 저전력 모드를 제공하고, 내장형 열 모니터링도 제공한다.
메모리 시스템(130)은 메모리 채널(131) 및 메모리 채널(133)을 포함한다. 메모리 채널(131)은 이 예에서 별개의 랭크에 대응하는 대표적인 듀얼 인라인 메모리 모듈(DIMM)(134, 136, 및 138)을 포함하여, DDRx 버스(132)에 연결된 DIMM의 세트를 포함한다. 마찬가지로, 메모리 채널(133)은 대표적인 DIMM(135, 137, 및 139)을 포함하여, DDRx 버스(129)에 연결된 DIMM의 세트를 포함한다.
APU(100)는 호스트 데이터 처리 시스템의 중앙 처리 유닛(CPU)으로서 동작하고, 현대의 컴퓨터 시스템에서 유용한 다양한 버스 및 인터페이스를 제공한다. 이러한 인터페이스는 2개의 더블 데이터 레이트(DDRx) 메모리 채널, PCIe 링크에 대한 연결을 위한 PCIe 루트 컴플렉스, USB 네트워크에 대한 연결을 위한 USB 제어기, 및 SATA 대용량 저장 디바이스에 대한 인터페이스를 포함한다.
APU(100)는 또한 다양한 시스템 모니터링 및 전력 절약 기능을 구현한다. 특히, 하나의 시스템 모니터링 기능은 열 모니터링이다. 예를 들어, APU(100)가 뜨거워지면, SMU(180)는 CPU 코어(112 및 114) 및/또는 그래픽 코어(120)의 주파수 및 전압을 감소시킬 수 있다. APU(100)가 너무 뜨거워지면, 그것은 완전히 셧다운될 수 있다. 열 이벤트(thermal event)는 또한 SMN 버스를 통해 SMU(180)에 의해 외부 센서로부터 수신될 수 있고, SMU(180)는 이에 응답하여 클록 주파수 및/또는 전원 전압을 감소시킬 수 있다.
도 2는 도 1의 것과 같은 APU에서 사용하기에 적합한 메모리 제어기(200)를 블록도 형태로 예시한다. 메모리 제어기(200)는 일반적으로 메모리 채널 제어기(210) 및 전력 제어기(250)를 포함한다. 메모리 채널 제어기(210)는 일반적으로 인터페이스(212), 메모리 인터페이스 큐(214), 커맨드 큐(220), 어드레스 생성기(222), 콘텐츠 어드레싱 가능 메모리(CAM)(224), 리플레이 큐(230)를 포함하는 리플레이 제어 로직(231), 리프레시 제어 로직 블록(232), 타이밍 블록(234), 페이지 테이블(236), 중재기(238), 에러 정정 코드(ECC) 체크 회로(242), ECC 생성 블록(244), 데이터 버퍼(246), 및 리프레시 로직(247)을 포함한다.
인터페이스(212)는 외부 버스를 통한 데이터 패브릭(125)에 대한 제1 양방향 접속을 갖고, 출력을 갖는다. 메모리 제어기(200)에서, 이러한 외부 버스는 "AXI4"로 알려진, 영국 캠브리지 소재의 에이알엠 홀딩스, 피엘씨(ARM Holdings, PLC)에 의해 지정된 고급 확장 가능 인터페이스(advanced extensible interface) 버전 4와 호환되지만, 다른 실시예에서는 다른 타입의 인터페이스일 수 있다. 인터페이스(212)는 FCLK(또는 MEMCLK) 도메인으로 알려진 제1 클록 도메인으로부터 UCLK 도메인으로 알려진 메모리 제어기(200)의 내부에 있는 제2 클록 도메인으로 메모리 액세스 요청들을 옮긴다. 유사하게, 메모리 인터페이스 큐(214)는 UCLK 도메인으로부터 DFI 인터페이스와 연관된 DFICLK 도메인으로 메모리 액세스들을 제공한다.
주소 생성기(222)는 AXI4 버스를 통해 데이터 패브릭(125)으로부터 수신된 메모리 액세스 요청의 주소를 디코딩한다. 메모리 액세스 요청은 정규화된 포맷으로 표현되는 물리적 주소 공간에서의 액세스 주소를 포함한다. 어드레스 생성기(222)는 정규화된 어드레스를, 메모리 시스템(130) 내의 실제 메모리 디바이스를 어드레싱할 뿐만 아니라 관련 액세스를 효율적으로 스케줄링하는 데 사용될 수 있는 포맷으로 변환한다. 이러한 포맷은 메모리 액세스 요청을 특정 랭크, 로우 어드레스(row address), 컬럼 어드레스(column address), 뱅크 어드레스, 및 뱅크 그룹과 연관시키는 영역 식별자를 포함한다. 시동 시에, 시스템 BIOS는 메모리 시스템(130) 내의 메모리 디바이스에 질의하여 그들의 크기 및 구성을 결정하고, 어드레스 생성기(222)와 연관된 구성 레지스터의 세트를 프로그래밍한다. 어드레스 생성기(222)는 구성 레지스터에 저장된 구성을 사용하여 정규화된 어드레스를 적절한 포맷으로 변환한다. 커맨드 큐(220)는 CPU 코어(112 및 114) 및 그래픽 코어(120)와 같은, APU(100) 내의 메모리 액세싱 에이전트로부터 수신된 메모리 액세스 요청의 큐이다. 커맨드 큐(220)는 어드레스 생성기(222)에 의해 디코딩된 어드레스 필드뿐만 아니라, 액세스 타입 및 서비스 품질(QoS) 식별자를 포함하여, 중재기(238)가 메모리 액세스를 효율적으로 선택하는 것을 가능하게 하는 다른 어드레스 정보를 저장한다. CAM(224)은 기입 후 기입(WAW) 및 기입 후 판독(RAW) 순서화 규칙과 같은 순서화 규칙을 시행하기 위한 정보를 포함한다.
에러 정정 코드(ECC) 생성 블록(244)은 메모리에 전송될 기입 데이터의 ECC를 결정한다. ECC 체크 회로(242)는 수신된 ECC를 인입 ECC에 대해 체크한다.
리플레이 큐(230)는 어드레스 및 커맨드 패리티 응답과 같은 응답을 대기하고 있는, 중재기(238)에 의해 픽된 선택된 메모리 액세스를 저장하기 위한 임시 큐이다. 리플레이 제어 로직(231)은 반환된 ECC가 정확한지 또는 에러를 나타내는지를 결정하기 위해 ECC 체크 회로(242)에 액세스한다. 리플레이 제어 로직(231)은 이러한 사이클 중 하나의 패리티 또는 ECC 에러의 경우에 액세스가 리플레이되는 리플레이 시퀀스를 개시하고 제어한다. 리플레이된 커맨드는 메모리 인터페이스 큐(214)에 배치된다.
리프레시 제어 로직(232)은 메모리 액세싱 에이전트로부터 수신된 정상 판독 및 기입 메모리 액세스 요청과는 별도로 생성되는 다양한 파워다운, 리프레시, 및 종단 저항(ZQ) 교정 사이클을 위한 상태 머신을 포함한다. 예를 들어, 메모리 랭크가 프리차지 파워다운에 있는 경우, 리프레시 사이클을 실행하기 위해 주기적으로 어웨이크되어야 한다. 리프레시 제어 로직(232)은 DRAM 칩 내의 메모리 셀의 스토리지 커패시터로부터의 전하 누설에 의해 야기되는 데이터 에러를 방지하기 위해, 지정된 조건에 응답하여 그리고 주기적으로 리프레시 커맨드를 생성한다. 리프레시 제어 로직(232)은 활성화 카운터(248)를 포함하고, 이 활성화 카운터는 이 실시예에서 메모리 채널을 통해 메모리 영역으로 전송되는 활성화 커맨드의 롤링 수(rolling number)를 카운트하는 각각의 메모리 영역에 대한 카운터를 갖는다. 메모리 영역은 일부 실시예에서는 메모리 뱅크이고, 다른 실시예에서는 아래에 추가로 논의되는 바와 같이 메모리 서브-뱅크이다. 게다가, 리프레시 제어 로직(232)은 시스템에서의 열 변화로 인한 온-다이 종단 저항에 있어서의 미스매치를 방지하기 위해 ZQ를 주기적으로 교정한다.
중재기(238)는 커맨드 큐(220)에 양방향으로 연결되고 메모리 채널 제어기(210)의 핵심이며, 메모리 버스의 사용을 개선하기 위해 액세스를 지능적으로 스케줄링하여 효율을 개선한다. 중재기(238)는 타이밍 블록(234)을 사용하여 커맨드 큐(220)의 특정 액세스가 DRAM 타이밍 파라미터에 기초하여 발급될 수 있는지 여부를 결정함으로써 적절한 타이밍 관계를 수행한다. 예를 들어, 각각의 DRAM은, "tRC"로 알려진, 활성화 커맨드 사이의 최소 지정된 시간을 갖는다. 타이밍 블록(234)은 JEDEC 사양에서 지정된 이 타이밍 파라미터 및 다른 타이밍 파라미터에 기초하여 적격성을 결정하는 카운터의 세트를 유지하고, 리플레이 큐(230)에 양방향으로 연결된다. 페이지 테이블(236)은 중재기(238)에 대한 메모리 채널의 각각의 뱅크 및 랭크 내의 활성 페이지에 관한 상태 정보를 유지하고, 리플레이 큐(230)에 양방향으로 연결된다.
인터페이스(212)로부터 수신된 기입 메모리 액세스 요청에 응답하여, ECC 생성 블록(244)은 기입 데이터에 따라 ECC를 계산한다. 데이터 버퍼(246)는 수신된 메모리 액세스 요청에 대한 기입 데이터 및 ECC를 저장한다. 그것은 중재기(238)가 메모리 채널로의 디스패치를 위해 대응하는 기입 액세스를 픽할 때 조합된 기입 데이터/ECC를 메모리 인터페이스 큐(214)에 출력한다.
전력 제어기(250)는 일반적으로 진보된 확장 가능 인터페이스 버전 1(AXI)에 대한 인터페이스(252), 진보된 주변 버스(APB) 인터페이스(254), 및 전력 엔진(260)을 포함한다. 인터페이스(252)는 도 2에 별도로 도시된 "EVENT_n"으로 라벨링된 이벤트 신호를 수신하기 위한 입력, 및 출력을 포함하는, SMN에 대한 제1 양방향 접속을 갖는다. APB 인터페이스(254)는 인터페이스(252)의 출력에 접속된 입력, 및 APB를 통한 PHY에 대한 접속을 위한 출력을 갖는다. 전력 엔진(260)은 인터페이스(252)의 출력에 접속된 입력, 및 메모리 인터페이스 큐(214)의 입력에 접속된 출력을 갖는다. 전력 엔진(260)은 구성 레지스터들(262)의 세트, 마이크로컨트롤러(μC)(264), 셀프 리프레시 컨트롤러(SLFREF/PE)(266), 및 신뢰성 있는 판독/기입 타이밍 엔진(RRW/TE)(268)을 포함한다. 구성 레지스터들(262)은 AXI 버스를 통해 프로그래밍되고, 메모리 제어기(200) 내의 다양한 블록들의 동작을 제어하기 위한 구성 정보를 저장한다. 따라서, 구성 레지스터들(262)은 도 2에 상세히 도시되지 않은 이러한 블록들에 접속된 출력들을 갖는다. SLFREF/PE(266)는 리프레시 제어 로직(232)에 의한 리프레시의 자동 생성 외에도 리프레시의 수동 생성을 가능하게 하는 엔진이다. 신뢰성 있는 판독/기입 타이밍 엔진(268)은 DDR 인터페이스 최대 판독 레이턴시(MRL) 트레이닝 및 루프백 테스팅과 같은 목적을 위해 메모리 또는 I/O 디바이스에 연속적인 메모리 액세스 스트림을 제공한다.
메모리 채널 제어기(210)는 연관된 메모리 채널로의 디스패치를 위해 메모리 액세스를 픽할 수 있게 하는 회로부를 포함한다. 원하는 중재 결정을 행하기 위해, 어드레스 생성기(222)는 어드레스 정보를, 메모리 시스템 내의 랭크, 로우 어드레스, 컬럼 어드레스, 뱅크 어드레스, 및 뱅크 그룹을 포함하는 프리디코딩된 정보로 디코딩하고, 커맨드 큐(220)는 프리디코딩된 정보를 저장한다. 구성 레지스터(262)는 수신된 어드레스 정보를 어드레스 생성기(222)가 어떻게 디코딩하는지를 결정하기 위한 구성 정보를 저장한다. 중재기(238)는 서비스 품질(QoS) 요건과 같은 다른 기준을 관찰하면서 메모리 액세스를 효율적으로 스케줄링하기 위해, 디코딩된 어드레스 정보, 타이밍 블록(234)에 의해 표시된 타이밍 적격성 정보, 및 페이지 테이블(236)에 의해 표시된 활성 페이지 정보를 사용한다. 예를 들어, 중재기(238)는 메모리 페이지를 변경하는 데 요구되는 프리차지 및 활성화 커맨드의 오버헤드를 회피하기 위해 개방된 페이지에 대한 액세스를 위한 선호도를 구현하고, 이들을 다른 뱅크에 대한 판독 및 기입 액세스와 인터리빙함으로써 하나의 뱅크에 대한 오버헤드 액세스를 숨긴다. 특히 정상 동작 동안, 중재기(238)는 보통, 페이지가 상이한 페이지를 선택하기 전에 프리차지될 필요가 있을 때까지, 페이지를 상이한 뱅크에서 개방된 상태로 유지한다. 중재기(238)는, 일부 실시예에서, 각각의 커맨드의 타겟 메모리 영역에 대한 활성화 카운터(248)의 각각의 값에 적어도 기초하여 커맨드 선택에 대한 적격성을 결정한다.
도 3은 몇몇 실시예들에 따른, 도 2의 메모리 제어기(200)의 부분(300)의 블록도를 예시한다. 부분(300)은 중재기(238) 및 중재기(238)의 동작과 연관된 제어 회로들(360)의 세트를 포함한다. 중재기(238)는 부중재기들(305)의 세트 및 최종 중재기(350)를 포함한다. 부중재기들(305)은 부중재기(310), 부중재기(320), 및 부중재기(330)를 포함한다. 부중재기(310)는 "PH ARB"로 라벨링된 페이지 히트 중재기(312), 및 출력 레지스터(314)를 포함한다. 페이지 히트 중재기(312)는 커맨드 큐(220)에 접속된 제1 입력, 제2 입력, 및 출력을 갖는다. 레지스터(314)는 페이지 히트 중재기(312)의 출력에 접속된 데이터 입력, UCLK 신호를 수신하기 위한 클록 입력, 및 출력을 갖는다. 부중재기(320)는 "PC ARB"로 라벨링된 페이지 충돌 중재기(322), 및 출력 레지스터(324)를 포함한다. 페이지 충돌 중재기(322)는 커맨드 큐(220)에 접속된 제1 입력, 제2 입력, 및 출력을 갖는다. 레지스터(324)는 페이지 충돌 중재기(322)의 출력에 접속된 데이터 입력, UCLK 신호를 수신하기 위한 클록 입력, 및 출력을 갖는다. 부중재기(330)는 "PM ARB"로 라벨링된 페이지 누락 중재기(332), 및 출력 레지스터(334)를 포함한다. 페이지 누락 중재기(332)는 커맨드 큐(220)에 접속된 제1 입력, 제2 입력, 및 출력을 갖는다. 레지스터(334)는 페이지 누락 중재기(332)의 출력에 접속된 데이터 입력, UCLK 신호를 수신하기 위한 클록 입력, 및 출력을 갖는다. 최종 중재기(350)는 리프레시 제어 로직(232)의 출력에 접속된 제1 입력, 페이지 폐쇄 예측기(362)로부터의 제2 입력, 출력 레지스터(314)의 출력에 접속된 제3 입력, 출력 레지스터(324)의 출력에 접속된 제4 입력, 출력 레지스터(334)의 출력에 접속된 제5 입력, "CMD1"로 라벨링된 큐(214)에 제1 중재 승자를 제공하기 위한 제1 출력, 및 "CMD2"로 라벨링된 큐(214)에 제2 중재 승자를 제공하기 위한 제2 출력을 갖는다.
제어 회로들(360)은 도 2에 대하여 이전에 설명된 바와 같은 타이밍 블록(234) 및 페이지 테이블(236), 및 페이지 폐쇄 예측기(362), 현재 모드 레지스터(302), 및 교차-모드 인에이블 로직(304)을 포함한다. 타이밍 블록(234)은 교차-모드 인에이블 로직(304)에 접속된 출력, 페이지 히트 중재기(312), 페이지 충돌 중재기(322), 및 페이지 누락 중재기(332)에 접속된 입력 및 출력을 갖는다. 페이지 테이블(234)은 리플레이 큐(230)의 출력에 접속된 입력, 리플레이 큐(230)의 입력에 접속된 출력, 커맨드 큐(220)의 입력에 접속된 출력, 타이밍 블록(234)의 입력에 접속된 출력, 및 페이지 폐쇄 예측기(362)의 입력에 접속된 출력을 갖는다. 페이지 폐쇄 예측기(362)는 페이지 테이블(236)의 하나의 출력에 접속된 입력, 출력 레지스터(314)의 출력에 접속된 입력, 및 최종 중재기(350)의 제2 입력에 접속된 출력을 갖는다. 교차-모드 인에이블 로직(304)은 현재 모드 레지스터(302)에 접속된 입력, 및 커맨드 큐(220)에 접속된 입력, 최종 중재기(350)에 접속된 입력 및 출력, 및 페이지 히트 중재기(310), 페이지 충돌 중재기(320), 및 페이지 누락 중재기(330)에 접속된 입력 및 출력을 갖는다.
동작 시에, 중재기(238)는 현재 모드(판독 스트리크가 진행 중인지 또는 기입 스트리크가 진행 중인지를 나타냄), 각각의 엔트리의 페이지 상태, 각각의 메모리 액세스 요청의 우선순위, 및 요청들 사이의 종속성들을 고려함으로써 커맨드 큐(220) 및 리프레시 제어 로직(232)으로부터 메모리 액세스 커맨드들을 선택한다. 우선순위는 AXI4 버스로부터 수신되고 커맨드 큐(220)에 저장된 요청들의 서비스 품질 또는 QoS에 관련되지만, 메모리 액세스의 유형 및 중재기(238)의 동적 동작에 기초하여 변경될 수 있다. 중재기(238)는 기존의 집적 회로 기술의 처리 및 송신 한계들 사이의 미스매치를 해결하기 위해 병렬로 동작하는 3개의 부중재기들을 포함한다. 각자의 부중재들의 승자들은 최종 중재기(350)에 제시된다. 최종 중재기(350)는 리프레시 제어 로직(232)으로부터의 리프레시 동작뿐만 아니라 이러한 3개의 부중재 승자들 사이에서 선택하며, 판독 또는 기입 커맨드를 페이지 폐쇄 예측기(362)에 의해 결정되는 바와 같은 자동-프리차지 커맨드를 갖는 판독 또는 기입으로 추가로 수정할 수 있다.
교차-모드 인에이블 로직(304)은 메모리 채널을 통한 판독 커맨드들의 스트리크들 및 기입 커맨드들의 스트리크들을 야기하도록 동작한다. 어느 한 유형의 커맨드들의 현재 스트리크 동안, 교차-모드 인에이블 로직(304)은 도 4 및 도 5에 대하여 아래에서 추가로 설명되는 바와 같이 메모리 채널의 데이터 버스 효율의 표시자를 모니터링한다. 데이터 버스 효율의 표시자가 데이터 버스 효율이 지정된 임계치보다 낮다는 것을 나타내는 것에 응답하여, 교차-모드 인에이블 로직(304)은 현재 스트리크를 중단하고, 다른 유형의 스트리크를 시작하고, 현재 모드 레지스터(302) 내의 현재 모드를 변경한다.
페이지 히트 중재기(312), 페이지 충돌 중재기(322), 및 페이지 누락 중재기(332) 각각은 이러한 각자의 카테고리들에 속하는 커맨드 큐(220) 내의 커맨드들의 타이밍 적격성을 결정하기 위해 타이밍 블록(234)의 출력에 접속된 입력을 갖는다. 타이밍 블록(234)은 각각의 랭크 내의 각각의 뱅크에 대한 특정 동작들과 관련된 지속기간들을 카운트하는 이진 카운터들의 어레이를 포함한다. 상태를 결정하는 데 필요한 타이머들의 수는 타이밍 파라미터, 주어진 메모리 유형에 대한 뱅크들의 수, 및 주어진 메모리 채널 상에서 시스템에 의해 지원되는 랭크들의 수에 의존한다. 구현되는 타이밍 파라미터들의 수는 결국 시스템에서 구현되는 메모리의 유형에 의존한다. 예를 들어, GDDR5 메모리들은 다른 DDRx 메모리 유형들보다 더 많은 타이밍 파라미터들을 따르기 위해 더 많은 타이머들을 필요로 한다. 이진 카운터들로서 구현되는 일반적인 타이머들의 어레이를 포함함으로써, 타이밍 블록(234)은 상이한 메모리 유형들에 대해 스케일링되고 재사용될 수 있다. 교차-모드 인에이블 로직(304)으로부터의 입력들은 어느 유형의 커맨드들(판독 또는 기입)을 최종 중재기(350)에 대한 후보들로서 제공할지를 부중재기들에게 시그널링한다.
페이지 히트는 개방된 페이지에 대한 판독 또는 기입 사이클이다. 페이지 히트 중재기(312)는 개방된 페이지들에 대한 커맨드 큐(220) 내의 액세스들 사이에서 중재한다. 타이밍 블록(234) 내의 타이머들에 의해 추적되고 페이지 히트 중재기(312)에 의해 체크되는 타이밍 적격성 파라미터들은, 예를 들어, 로우 어드레스 스트로브(row address strobe, RAS) 대 컬럼 어드레스 스트로브(column address strobe, CAS) 지연 시간(tRCD) 및 CAS 레이턴시(tCL)를 포함한다. 예를 들어, tRCD는 페이지가 RAS 사이클에서 개방된 후에 페이지에 대한 판독 또는 기입 액세스 전에 경과해야 하는 최소 시간량을 지정한다. 페이지 히트 중재기(312)는 액세스들의 할당된 우선순위에 기초하여 부중재 승자를 선택한다. 일 실시예에서, 우선순위는 4-비트 1-핫 값(4-bit, one-hot value)이며, 따라서 이는 4개의 값들 사이의 우선순위를 나타내지만, 이러한 4-레벨 우선순위 스킴은 단지 하나의 예일 뿐이라는 것이 명백해야 한다. 페이지 히트 중재기(312)가 동일한 우선순위 레벨에 있는 2개 이상의 요청들을 검출하는 경우, 가장 오래된 엔트리가 승리한다.
페이지 충돌은 뱅크 내의 다른 로우가 현재 활성화된 때의 뱅크 내의 하나의 로우에 대한 액세스이다. 페이지 충돌 중재기(322)는 대응하는 뱅크 및 랭크에서 현재 개방된 페이지와 충돌하는 페이지들에 대한 커맨드 큐(220) 내의 액세스들 사이에서 중재한다. 페이지 충돌 중재기(322)는 프리차지 커맨드의 발행을 야기하는 부중재 승자를 선택한다. 타이밍 블록(234) 내의 타이머들에 의해 추적되고 페이지 충돌 중재기(322)에 의해 체크되는 타이밍 적격성 파라미터들은, 예를 들어, 활성-프리차지 커맨드 기간(tRAS)을 포함한다. 페이지 충돌 중재기(322)는 액세스의 할당된 우선순위에 기초하여 부중재 승자를 선택한다. 페이지 충돌 중재기(322)가 동일한 우선순위 레벨에 있는 2개 이상의 요청들을 검출하는 경우, 가장 오래된 엔트리가 승리한다.
페이지 누락은 프리차지된 상태에 있는 뱅크에 대한 액세스이다. 페이지 누락 중재기(332)는 프리차지된 메모리 뱅크들에 대한 커맨드 큐(220) 내의 액세스들 사이에서 중재한다. 타이밍 블록(234) 내의 타이머들에 의해 추적되고 페이지 누락 중재기(332)에 의해 체크되는 타이밍 적격성 파라미터들은, 예를 들어, 프리차지 커맨드 기간(tRP)을 포함한다. 동일한 우선순위 레벨에 있는 페이지 누락들인 2개 이상의 요청들이 있는 경우, 가장 오래된 엔트리가 승리한다.
각각의 부중재기는 그들 각자의 부중재 승자에 대한 우선순위 값을 출력한다. 최종 중재기(350)는 페이지 히트 중재기(312), 페이지 충돌 중재기(322), 및 페이지 누락 중재기(332) 각각으로부터의 부중재 승자들의 우선순위 값들을 비교한다. 최종 중재기(350)는 한 번에 2개의 부중재 승자를 고려하여 상대적 우선순위 비교들의 세트를 수행함으로써 부중재 승자들 사이의 상대적 우선순위를 결정한다. 부중재기들은 각각의 모드(판독 및 기입)에 대한 커맨드들을 중재하기 위한 로직의 세트를 포함할 수 있으며, 따라서 현재 모드가 변경될 때, 이용 가능한 후보 커맨드들의 세트가 부중재 승자들로서 빠르게 이용 가능하다.
3개의 부중재 승자 사이의 상대적 우선순위를 결정한 후에, 최종 중재기(350)는 이어서 부중재 승자들이 충돌하는지(즉, 그들이 동일한 뱅크 및 랭크로 지향되는지)를 결정한다. 그러한 충돌들이 없는 경우, 최종 중재기(350)는 최고 우선순위들을 갖는 최대 2개의 부중재 승자를 선택한다. 충돌들이 있는 경우, 최종 중재기(350)는 다음의 규칙들을 따른다. 페이지 히트 중재기(312)의 부중재 승자의 우선순위 값이 페이지 충돌 중재기(322)의 것보다 더 높고, 그들이 둘 모두가 동일한 뱅크 및 랭크에 대한 것인 경우, 최종 중재기(350)는 페이지 히트 중재기(312)에 의해 표시된 액세스를 선택한다. 페이지 충돌 중재기(322)의 부중재 승자의 우선순위 값이 페이지 히트 중재기(312)의 것보다 더 높고, 그들이 둘 모두가 동일한 뱅크 및 랭크에 대한 것인 경우, 최종 중재기(350)는 여러 개의 추가적인 인자들에 기초하여 승자를 선택한다. 몇몇 경우에, 페이지 폐쇄 예측기(362)는 자동 프리차지 속성을 설정함으로써 페이지가 페이지 히트 중재기(312)에 의해 표시된 액세스의 끝에서 폐쇄되게 한다.
페이지 히트 중재기(312) 내에서, 우선순위는 메모리 액세싱 에이전트로부터의 요청 우선순위에 의해 초기에 설정되지만, 액세스들의 유형(판독 또는 기입) 및 액세스들의 시퀀스에 기초하여 동적으로 조정된다. 일반적으로, 페이지 히트 중재기(312)는 더 높은 암시적 우선순위를 판독들에 할당하지만, 기입들이 완료를 향해 진행하는 것을 보장하기 위해 우선순위 상승 메커니즘을 구현한다.
페이지 히트 중재기(312)가 판독 또는 기입 커맨드를 선택할 때마다, 페이지 폐쇄 예측기(362)는 자동-프리차지(AP) 속성을 갖는 커맨드를 전송할지 여부를 결정한다. 판독 또는 기입 사이클 동안, 자동-프리차지 속성은 미리 정의된 어드레스 비트로 설정되고, 자동-프리차지 속성은 판독 또는 기입 사이클이 완료된 후에 DDR 디바이스가 페이지를 폐쇄하게 하며, 이는 메모리 제어기가 그 뱅크에 대한 별개의 프리차지 커맨드를 나중에 전송할 필요성을 방지한다. 페이지 폐쇄 예측기(362)는 선택된 커맨드와 동일한 뱅크에 액세스하는 커맨드 큐(220) 내에 이미 존재하는 다른 요청들을 고려한다. 페이지 폐쇄 예측기(362)가 메모리 액세스를 AP 커맨드로 변환하면, 그 페이지에 대한 다음 액세스는 페이지 누락일 것이다.
상이한 메모리 액세스 유형에 대해 상이한 부중재기를 사용함으로써, 각 중재기는 모든 액세스 유형(페이지 히트, 페이지 누락 및 페이지 충돌; 단일 중재기를 포함하는 실시예도 구상되고 있지만)을 중재해야 할 때보다 더 간단한 로직으로 구현될 수 있다. 이에 따라 중재 로직은 단순화될 수 있고 중재기(238)의 크기는 비교적 작게 유지될 수 있다.
다른 실시예들에서, 중재기(238)는 상이한 수의 부중재기들을 포함할 수 있다. 또 다른 실시예들에서, 중재기(238)는 특정 유형의 2개 이상의 부중재기를 포함할 수 있다. 예를 들어, 중재기(238)는 2개 이상의 페이지 히트 중재기, 2개 이상의 페이지 충돌 중재기, 및/또는 2개 이상의 페이지 누락 중재기를 포함할 수 있다.
도 4는 몇몇 실시예들에 따른, 스트리크 효율을 관리하기 위한 프로세스의 흐름도(400)이다. 몇몇 버전들에서, 프로세스는 (도 2의 중재기(238)와 같은) 메모리 제어기의 중재기 내부의 모니터링 로직 회로부에서 구현된다. 다른 버전들에서, 프로세스는 전술된 부중재기들(305) 및 최종 중재기(350)와는 상이한 중재 방법들을 사용하면서 유사한 기능을 갖는 디지털 로직 또는 제어기에 의해 수행될 수 있다. 이 프로세스는 일반적으로 데이터 버스 사용 효율을 개선하기 위해 커맨드의 스트리크의 턴어라운드를 수행하여, 현재 모드를 기입으로부터 판독으로 또는 판독으로부터 기입으로 변경할 시기를 결정하는 역할을 한다. 프로세스는 판독 또는 기입 커맨드들의 스트리크의 길이를 결정하는 다른 기법들과 결합하여 사용될 수 있다.
프로세스는 각 커맨드의 스트리크의 시작 부분인 블록(402)에서 시작되며, 스트리크에서 버스팅될 커맨드(판독 또는 기입) 모드에 대해 현재 커맨드 큐에 있는 커맨드의 스냅샷 또는 수를 결정한다. 일부 실시예에서, 이 스냅샷 수는 스트리크 턴어라운드 프로세스에 의해 추적되고 새로운 스트리크가 시작될 때 사용할 수 있다. 일부 실시예에서, 프로세스는 이전 스트리크를 종료하기로 결정한 후 커맨드 큐에 진입한 임의의 새로운 커맨드를 설명하기 위해 스냅샷 수를 업데이트한다.
블록(404)에서, 프로세스는 블록(402)의 커맨드 수의 스냅샷에 기초하여, 스트리크에서 전송할 최소 커맨드 수인 최소 버스트 길이를 결정한다. 따라서, 최소 버스트 길이는 메모리 제어기의 현재 조건에 따라 조정된다. 이 실시예에서, 최소 버스트 길이는 스냅샷을 스케일링하거나 중재기에 제공된 미리 결정된 계수를 곱하여 계산된다. 블록(404)에 도시된 바와 같이, 제1 계수"판독 전자 효율성"은 판독 스트리크에 사용되고, 제2 계수"기입 전자 효율성"은 기입 스트리크에 사용된다. 일부 실시예에서, 스냅샷은 중재기에 의해 선택될 수 있는 새로운 현재 모드의 커맨드 중 "차단"되지 않은, 즉 교차 모드 활성화로 인해 페이지 충돌이 발생하지 않은 커맨드를 고려하도록 조정된다. 이 조정은 최소 버스트 길이를 스케일링된 스냅샷 수와 교차 모드 활성화에 의해 차단되지 않은 새로운 현재 모드 요청의 총 수 중 더 낮은 값으로 설정하여 이루어진다. 이 조정은 스트리크 턴어라운드 시, 교차 모드 요청이 페이지 히트가 되고 동일한 뱅크의 현재 모드 요청이 페이지 충돌이 되는 시나리오를 고려하여 이루어진다. 프로세스는 교차 모드 히트와 충돌하는 이러한 현재 모드 페이지 충동을 새로운 스트리크에 대해 예약할 수 있는 커맨드 수에 포함하지 않으며, 그렇지 않으면 최소 스트리크 길이는 교차 모드 활성화로 인한 교차 모드 ACT의 이점을 상쇄할 수 있다.
블록(406)에서, 프로세스는 스트리크에 대한 커맨드를 전송하기 시작하고, 블록(404)에서 설정한 최소 버스트 길이에 도달할 때까지 스트리크의 크기 (스트리크에서 전송된 커맨드의 수)를 모니터링한다.
블록(408) 및 블록(410)은 최소 버스트 길이에 도달한 후 전송되는 각 커맨드에 대해 수행된다. 블록(408)에서, 최소 버스트 길이에 따라, 프로세스는 아래에서 추가로 설명되는 바와 같이, 버스트 내 효율을 나타내는 하나 이상의 조건의 제1 세트를 모니터링한다. 이 실시예에서, 버스트 간 효율을 나타내는 제2 조건 세트도 블록(408)에서 모니터링된다. 일부 다른 실시예에서, 효율 조건은 최소 버스트 길이에 따른 버스트 내 효율에 대해서만 모니터링된다. 일부 실시예에서 조건 세트를 모니터링하는 것은 버스 사용 효율 또는 CAS 지연 시간과 같은 하나 이상의 지표를 계산하는 것을 포함한다. 효율성 조건을 모니터링하는 것은 또한 사용 가능한 현재 모드 또는 교차 모드 커맨드와 같은 메모리 제어기에서의 모니터링 조건을 포함할 수 있다. 복수의 CAS 지연 시간 조건을 사용하는 예시적인 실시예가 도 5와 관련하여 아래에 설명된다.
블록(410)에서, 프로세스는 모니터링된 조건이 스트리크를 종료하고 다른 모드의 새로운 스트리크를 시작하는 것이 더 효율적이라는 것을 나타내는지 여부에 기초하여 스트리크를 종료할지 여부를 결정한다. 일부 실시예에서, 적어도 제1 조건 세트(버스트 내 효율)가 블록(410)에서 결정을 내리는 데 사용된다. 다른 실시예에서, 제1 조건 세트 및 제2 조건 세트의 조합이 사용된다. 제1 조건 세트 및 제2 조건 세트는 다양한 실시예에서 각각 하나 이상의 조건을 포함할 수 있다. 프로세스가 블록(410)에서 스트리크를 종료하기로 결정하지 않으면, 프로세스는 블록(408)으로 복귀하여 새로운 커맨드가 전송될 때 스트리크를 계속 모니터링한다. 프로세스가 블록(410)에서 스트리크를 종료하기로 결정하면, 프로세스는 블록(412)으로 이동하여 현재 모드를 변경하고, 이전 스트리크에서 교차 모드 커맨드이던 커맨드 유형의 새로운 커맨드 스트리크를 시작한다. 조건 세트가 스트리크 종료를 나타내는지 여부를 결정하기 위해, 하나 이상의 조건이 임계값과 비교되거나, 서로 비교될 수 있다. 일부 실시예에서, 버스트 간 효율과 관련된 제2 조건 세트는 새로운 스트리크를 시작하기 위해 프로세스를 턴어라운드하는 데 걸리는 시간을 적어도 부분적으로 기준으로 하는 임계값과 비교된다.
일반적으로, 설명된 프로세스는 공지된 다른 스트리크 관리 프로세스에 비해 다양한 메모리 액세스 워크로드를 관리하기에 적합한 몇 가지 이점이 있다. 이는 또한 다양한 스트리크 관리 기술에서 발생하기 쉬운 몇 가지 문제를 해결한다. 예를 들어, 버스트 내 효율 관리를 단독으로 사용하면 교차 모드 스트리크에 대해 버스팅하기 위한 효율적인 커맨드 세트가 없을 때 버스트 내 관리가 스트리크를 종료하도록 빈번하게 결정하기 때문에 스트리크의 과도한 회전율을 유발하는 경향이 있다. 특히 뱅크 레벨 병렬 처리가 좋지 않은 워크로드의 경우, 이러한 과도한 회전율은 전반적인 효율성을 저하시킨다. 최소 임계값을 사용하면 이러한 문제를 완화할 수 있는 것처럼 보이지만, 이는 관련된 문제가 있다. 최소 임계값이 너무 크면 최소 임계값에 도달하기 전에 버스트가 비효율적으로 될 수 있다. 최소 버스트 길이가 너무 짧으면 턴어라운드가 더 많이 발생한다. 또한, 최소 버스트 임계값은 워크로드에 따라 달라지므로 한 유형의 워크로드에 대해 선택된 임계값이 다른 유형의 워크로드에 적합하지 않을 수 있음을 의미한다.
적응형 최소 버스트 길이만 사용하면 버스트 간 효율성이 개선되는 경향이 있지만, 이는 버스트 내 효율성이 저하될 수 있는 다양한 상황과 워크로드에 대한 충분한 관리 기능을 제공하지 못한다. 예를 들어, 특정 워크로드에 대해 높은 수준의 효율성을 달성하기에 버스트가 충분히 오래 계속되지 않을 수 있다. 표시된 프로세스는 버스트 내 효율 관리와 적응형 최소 버스트 길이를 결합하여 이 문제를 해결한다.
도 5는 몇몇 추가적인 실시예들에 따른, 스트리크 효율을 관리하기 위한 프로세스의 흐름도(500)이다. 이 프로세스는 일반적으로 메모리 제어기의 중재기(도 2의 중재기(238)와 같은) 내부의 로직을 모니터링하여, 시스템 메모리에 전송되는 연속적인 판독 커맨드의 스트리크와 연속적인 기입 커맨드의 스트리크를 트랜잭션하는 방식으로 수행된다. 표시된 프로세스는 도 4의 프로세스의 예시적인 실시예이며, 일반적으로 두 개 이상의 인접한 CAS 커맨드 사이의 간격을 버스트 내 효율 지표로 사용하고, 또한 다른 CAS 간격을 버스트 간 효율 지표로 사용한다.
새로운 스트리크가 시작되면 블록(502)에서 턴어라운드 모니터 프로세스가 시작된다. 적응형 최소 버스트 길이는 도 4와 관련하여 전술된 바와 같이 결정된다. 블록(504)에서, 최소 버스트 길이가 충족될 때까지 스트리크의 초기 커맨드가 커맨드 버스를 통해 전송된다.
최소 버스트 길이가 충족되면, 프로세스는 스트리크에서 전송된 각 커맨드에 대해 여러 검사를 수행하여 스트리크를 종료해야 하는지 또는 계속해야 하는지를 결정한다. 블록(506)에서 현재 커맨드가 전송된다. 블록(508)에서, 프로세스는 중재기에서 현재 모드 커맨드만 전송할 수 있는지 여부를 결정한다. 예를 들어, 현재 스트리크가 기입 스트리크인 경우, 블록(508)에서는 기입 커맨드만 보류 중인지 여부를 결정한다. 만약 그렇다면, 프로세스는 스트리크를 계속하여 블록(506)으로 복귀하여 다음 커맨드를 전송한다. 그렇지 않은 경우, 프로세스는 블록(510)으로 이동하며, 중재기에서 교차 모드 커맨드만 사용할 수 있는지 여부를 결정한다. 만약 그렇다면, 프로세스는 현재 스트리크를 종료하고 새로운 스트리크를 시작한다.
블록(510)에서, 여전히 현재 모드 커맨드를 사용할 수 있는 경우, 프로세스는 블록(512)으로 계속 진행하여, "CAS-대-CAS" 간격으로 지칭되는 CAS 커맨드 사이의 간격에 기초하여 각 커맨드의 버스트 내 효율을 모니터링한다. 일부 실시예에서, 간격은 중재기에서 복수의 후보 커맨드에 대해 결정된다. 간격은 컬럼 주소 스트로브(CAS) 커맨드 사이의 하나 이상의 시간 간격을 측정 또는 투영한 것이다. 이 간격에는 가장 최근에 전송된 CAS 커맨드와 선택된 후속 CAS 커맨드를 전송할 수 있는 시간 사이의 시간 간격이 포함된다. 이 계산을 통해 각 후보 커맨드의 버스트 내 데이터 버스 효율을 예측할 수 있다. 이 실시예에서, 클록 사이클의 간격은, 고효율 커맨드로 간주되어야 하는지 여부를 결정하기 위해 미리 결정된 임계값과 비교된다.
블록(514)에서, 프로세스는 후보로 사용할 수 있는 임의의 교차 모드 커맨드가 고효율을 갖는지 여부를 결정한다. 이용 가능한 고효율 교차-모드 커맨드들이 존재하지 않는 경우, 프로세스는 현재 스트리크를 계속한다. 이 예에서, 블록(514)은 교차 모드 커맨드의 잠재적인 CAS-대-CAS 임계값에 기초한 효율 지표인, 버스트 간 효율을 나타내는 하나 이상의 효율 조건을 사용한다. 일반적으로, 블록(514)에서 중재기에서 선택 가능한 교차 모드 커맨드에 대한 효율 지표가 계산되고, 교차 모드 커맨드가 고효율인지 여부를 결정하기 위해 임계값(526) 또는 임계값(528) 중 하나와 비교된다. 표시자가 클록 사이클 단위로 직접 계산된 CAS-대-CAS 간격인 경우, 이 표시자는 저비용이 고효율을 시그널링하는 비용 함수로서 취급될 수 있다. 이 검사는 턴어라운드가 수행된 후 다른 모드에서 고효율 커맨드를 사용할 수 없어 프로세스가 다시 반복적으로 턴어라운드되는 시나리오를 방지할 수 있다는 이점이 있다. 교차 모드 커맨드에 사용되는 임계값은 판독 커맨드가 현재 모드일 때 비교에 사용되는 "교차 모드 기입 CAS 갭 임계값"(526) 및 기입 커맨드가 현재 모드일 때 사용되는 "교차 모드 판독 CAS 갭 임계값"(528)이다. 이 실시예에서, 임계값(526) 및 임계값(528)은 각 커맨드 유형의 커맨드에 대한 최소 CAS-대-CAS 타이밍, 스트리크 턴어라운드를 수행하는 데 걸리는 시간, 사용되는 버스트 길이(각 CAS 커맨드에 대해 전송되거나 당겨진 데이터 비트 수) 및 랭크 스위치 및 뱅크 그룹 스위치의 가능성과 같은 다른 고려 사항을 고려하도록 선택되는 조정 가능한 구성 레지스터 값에 기초하여 설정된다.
블록(514)에서 사용 가능한 고효율 현재 모드 커맨드가 존재하는 경우, 프로세스는 블록(516)으로 이동하여, 고효율 임계값에 약간 근접하지만 전체적으로 비효율적인 스트리크를 제공하는 커맨드 시퀀스가 계속되는 것을 방지하기 위해 다른 유형의 버스트 내 효율 지표를 사용한다. 블록(516)은 가장 최근에 전송된 CAS 커맨드와 세 개의 CAS 커맨드 전에 발생한 이전 CAS 커맨드 사이의 간격을 제공하는 "마지막 3" 현재 모드 CAS-대-CAS 간격을 계산한다. 이러한 "마지막 3" 간격이 지정된 임계치보다 큰 경우, 프로세스는 현재 스트리크를 종료하고 턴어라운드를 수행한다.
"마지막 3" 간격이 지정된 임계값 내에 있는 경우, 블록(516)의 프로세스는 블록(518)으로 이동한다. 블록(518)에서는, 후보 커맨드의 CAS 대 CAS 간격을 임계값(522) 또는 임계값(524) 중 하나와 비교함으로써 현재 모드에 사용 가능한 고효율 현재 모드 커맨드가 있는지 여부를 검사한다. 사용 가능한 고효율 현재 모드 커맨드가 존재하는 경우, 프로세스는 현재 스트리크를 계속한다. 만약 그렇지 않다면, 프로세스는 블록(520)으로 이동하여 현재 스트리크를 종료한다. 각각의 도시된 경우에서 스트리크를 종료하는 것은 다른 모드의 스트리크가 시작되는 턴어라운드 프로세스를 야기한다.
블록(518)에 공급되는 임계값에 표시된 바와 같이, 현재 모드가 판독인지 기입인지에 따라 커맨드의 효율성을 모니터링하기 위해 블록(518)에서 두 개의 상이한 임계값(522) 및 임계값(524)이 사용된다. 현재 모드 커맨드에 사용되는 임계값은 기입 커맨드가 현재 모드일 때 비교에 사용되는"현재 모드 기입 CAS 갭 임계값"(522) 및 판독 커맨드가 현재 모드일 때 사용되는"현재 모드 판독 CAS 갭 임계값"(524)이다. 이 실시예에서, 임계값(522) 및 임계값(524)은, 각 커맨드 유형의 커맨드에 대한 최소 CAS-대-CAS 타이밍, 사용된 버스트 길이(각 CAS 커맨드에 대해 전송되거나 당겨진 데이터 비트의 수) 및 랭크 스위치 및 뱅크 그룹 스위치의 가능성 등의 다른 고려 사항을 고려하도록 선택되는 조정 가능한 구성 레지스터 값에 기초하여 설정된다. 최소 원하는 버스트 길이가 이미 달성되었기 때문에, 표시된 프로세스는 버스트 내 효율 관리와 관련된 과도한 스트리크 턴어라운드를 고려해야 하는 방식에 비해 버스트 내 효율을 관리하는 데 있어서 더 큰 유연성을 허용한다. 이 실시예에서, 블록(512)에서 모니터링되는 버스트 내 효율 조건은 스트리크를 종료할지 여부를 결정하기 위해 블록(516) 및 블록(518)에서 사용된다. 다른 실시예에서, 블록(516)은 사용되지 않는다. 다양한 실시예에서, 유사한 결과를 달성하기 위해 다른 공정 결정 흐름이 사용된다.
이 실시예의 프로세스는 현재 스트리크를 종료할지 여부를 결정하기 위해 여러 가지 다른 결정을 사용하지만, 다른 실시예에서는 설명된 모든 조건 결정보다 적은 수의 결정을 포함할 수 있다. 또한, 흐름도(500)의 다양한 결정이 특정 순서로 도시되어 있지만, 이는 제한적인 것이 아니며, 다양한 실시예는 선택된 블록을 상이한 순서로 또는 동시에 수행하는 회로를 사용하여 유사한 기능을 달성할 수 있다.
도 2의 메모리 제어기(200), 또는 중재기(238) 및 리프레시 제어 로직(232)과 같은 그의 임의의 부분들은 프로그램에 의해 판독될 수 있고 집적 회로들을 제조하기 위해 직접적으로 또는 간접적으로 사용될 수 있는 데이터베이스 또는 다른 데이터 구조의 형태로 컴퓨터 액세스 가능 데이터 구조에 의해 설명되거나 표현될 수 있다. 예를 들어, 이 데이터 구조는 베릴로그(Verilog) 또는 VHDL과 같은 고급 설계 언어(HDL)의 하드웨어 기능의 동작 레벨 설명 또는 레지스터 전달 레벨(RTL) 설명일 수 있다. 설명은 합성 라이브러리로부터 게이트의 리스트를 포함하는 네트리스트를 생성하기 위해 설명을 합성할 수 있는 합성 도구에 의해 판독될 수 있다. 네트리스트는 집적 회로를 포함하는 하드웨어의 기능도 나타내는 게이트의 세트를 포함한다. 이어서 네트리스트는 마스크에 적용될 기하학적 형상을 설명하는 데이터 세트를 생성하도록 배치 및 라우팅될 수 있다. 그 다음 마스크는 집적 회로를 생성하기 위해 다양한 반도체 제작 단계에서 사용될 수 있다. 대안적으로, 컴퓨터 액세스 가능 저장 매체 상의 데이터베이스는, 원하는 바에 따라, 네트리스트(합성 라이브러리를 갖거나 갖지 않음) 또는 데이터 세트, 또는 그래픽 데이터 시스템(GDS) II 데이터일 수 있다.
특정 실시예가 설명되었지만, 이들 실시예에 대한 다양한 변형이 당업자에게 명백할 것이다. 예를 들어, 메모리 채널 제어기(210) 및/또는 전력 엔진(250)의 내부 아키텍처는 상이한 실시예에서 다를 수 있다. 메모리 제어기(200)는 고대역폭 메모리(HBM) 등과 같은 DDRx 이외의 다른 유형의 메모리에 인터페이스될 수 있다. 예시된 실시예는 별개의 DIMM 또는 SIMM에 대응하는 메모리의 각각의 랭크를 보여주었지만, 다른 실시예에서 각각의 모듈은 다수의 랭크를 지원할 수 있다. 또 다른 실시예는 다른 타입의 DRAM 모듈 또는 특정 모듈에 포함되지 않는 DRAM, 예를 들어 호스트 마더보드에 장착된 DRAM을 포함할 수 있다. 따라서, 개시된 실시예의 범위 내에 속하는 개시된 실시예의 모든 변형을 포함하는 것이, 첨부된 청구범위에 의해 의도된다.

Claims (20)

  1. 메모리 제어기로서,
    메모리 액세스 요청들을 수신하기 위한 제1 입력을 갖는 커맨드 큐,
    적어도 하나의 동적 랜덤 액세스 메모리(DRAM)에 결합하도록 적응된 메모리 채널에 결합하기 위한 출력을 갖는 메모리 인터페이스 큐, 및
    커맨드 큐로부터 엔트리를 선택하고 상기 메모리 인터페이스 큐에 배치하여 상기 메모리 채널을 통해 전송되도록 하는 상기 커맨드 큐에 결합된 중재기를 포함하고, 상기 중재기는,
    메모리 채널을 통해 연속적인 판독 커맨드의 스트리크 및 연속적인 기입 커맨드의 스트리크를 트랜잭션하고;
    상기 중재기에 의해 선택될 수 있는 지정된 유형의 커맨드 수에 기초하여 적어도 최소 버스트 길이에 대한 스트리크를 트랜잭션하며; 및
    상기 최소 버스트 길이에 따라, 버스트 내 효율을 나타내는 하나 이상의 조건의 제1 세트에 기초하여 상이한 유형의 새로운 커맨드 스트리크를 시작하기로 결정하도록 작동할 수 있는, 메모리 제어기.
  2. 제1항에 있어서, 상기 최소 버스트 길이는 스트리크에 사용 가능한 커맨드의 수에 선택된 비율을 곱한 값으로 계산되는, 메모리 제어기.
  3. 제1항에 있어서, 상기 중재기는 상기 최소 버스트 길이에 따라, 상기 버스트 간 효율을 나타내는 하나 이상의 조건으로 구성된 제2 세트를 모니터링하고, 새로운 커맨드 스트리크를 시작할지 여부를 결정하는 것이 상기 제1 조건 세트 및 상기 제2 조건 세트에 따라 결정하도록 추가로 작동할 수 있는, 메모리 제어기.
  4. 제3항에 있어서, 상기 중재기는 현재 트랜잭션 중인 커맨드 유형의 현재 모드를 가지며, 상기 유형은 판독 및 기입 중 하나이고, 다른 유형의 교차 모드이며, 제2 조건 세트는 스트리크에서 전송된 이전 명령으로 정의된 CAS-대-CAS 간격 내에서 컬럼 주소 스트로브(CAS) 커맨드를 전송할 수 있는 교차 모드 명령이 사용 가능하다는 지표를 포함하는, 메모리 제어기.
  5. 제4항에 있어서, 제1 간격은 읽기 커맨드가 교차 모드인 경우, 상기 정의된 CAS-대-CAS 간격에 사용되고, 상기 제1 간격과 상이한 제2 간격은 기입 커맨드가 교차 모드인 경우, 상기 정의된 CAS-대-CAS 간격에 사용되는, 메모리 제어기.
  6. 제1항에 있어서, 상기 제1 조건 세트에는 CAS 커맨드 사이의 하나 이상의 간격에 대한 측정이 포함되는, 메모리 제어기.
  7. 제6항에 있어서, 상기 제 1 조건 세트에는 가장 최근에 전송된 CAS 커맨드와 선택된 후속 CAS 커맨드를 전송할 수 있는 시간 사이의 간격이 포함되는, 메모리 제어기.
  8. 방법으로서,
    메모리 채널을 통해 연속적인 판독 커맨드의 스트리크 및 연속적인 기입 커맨드의 스트리크를 트랜잭션하는 단계;
    상기 중재기에 의해 선택될 수 있는 지정된 유형의 커맨드 수에 기초하여 적어도 최소 버스트 길이에 대한 스트리크를 트랜잭션하는 단계; 및
    상기 최소 버스트 길이에 따라, 버스트 내 효율을 나타내는 하나 이상의 조건의 제1 세트에 기초하여 상이한 유형의 새로운 커맨드 스트리크를 시작하기로 결정하는 단계를 포함하는, 방법.
  9. 제8항에 있어서, 상기 최소 버스트 길이는 스트리크에 사용 가능한 커맨드의 수에, 선택된 비율을 곱한 값으로 계산되는, 방법.
  10. 제8항에 있어서, 상기 최소 버스트 길이에 따라, 버스트 간 효율을 나타내는 하나 이상의 조건의 제2 세트를 모니터링하고, 상기 제1 조건 세트 및 상기 제2 조건 세트에 기초하여 새로운 커맨드 스트리크를 시작하도록 결정하는 단계를 추가로 포함하는, 방법.
  11. 제10항에 있어서, 상기 중재기는 현재 트랜잭션 중인 커맨드 유형의 현재 모드를 가지고, 상기 유형은 판독 및 기입 중 하나이며, 다른 유형의 교차 모드이며, 상기 제2 조건 세트는 컬럼 주소 스트로브(CAS) 커맨드가 정의된 CAS-대-CAS 간격 내에서 스트리크에서 전송된 이전 커맨드로 전송될 수 있는 교차 모드 커맨드를 사용할 수 있다는 지표를 포함하는, 방법.
  12. 제11항에 있어서, 제1 간격은 판독 커맨드가 상기 교차 모드인 경우, 상기 정의된 CAS-대-CAS 간격에 사용되고, 상기 제1 간격과 상이한 제2 간격은 기입 커맨드가 상기 교차 모드인 경우, 상기 정의된 CAS-대-CAS 간격에 사용되는, 방법.
  13. 제8항에 있어서, 상기 제1 조건 세트에는 CAS 커맨드 사이의 하나 이상의 간격 측정이 포함되는, 방법.
  14. 제13항에 있어서, 상기 제1 조건 세트에는 가장 최근에 전송된 CAS 커맨드와 선택된 후속 CAS 커맨드를 전송할 수 있는 시간 사이의 간격이 포함되는, 방법.
  15. 데이터 처리 시스템으로서,
    중앙 처리 유닛;
    상기 중앙 처리 유닛에 결합된 데이터 패브릭; 및
    상기 중앙 처리 유닛으로부터의 메모리 요청들을 이행하기 위해 상기 데이터 패브릭에 결합된 메모리 제어기를 포함하고, 상기 메모리 제어기는,
    메모리 액세스 요청들을 수신하기 위한 제1 입력을 갖는 커맨드 큐,
    적어도 하나의 동적 랜덤 액세스 메모리(DRAM)에 결합하도록 적응된 메모리 채널에 결합하기 위한 출력을 갖는 메모리 인터페이스 큐,
    커맨드 큐로부터 엔트리를 선택하고 상기 메모리 인터페이스 큐에 배치하여 상기 메모리 채널을 통해 전송되도록 하는 상기 커맨드 큐에 결합된 중재기를 포함하고, 상기 중재기는,
    메모리 채널을 통해 연속적인 판독 커맨드의 스트리크 및 연속적인 기입 커맨드의 스트리크를 트랜잭션하고;
    상기 중재기에 의해 선택될 수 있는 지정된 유형의 커맨드 수에 기초하여 적어도 최소 버스트 길이에 대한 스트리크를 트랜잭션하며; 및
    상기 최소 버스트 길이에 따라, 버스트 내 효율을 나타내는 하나 이상의 조건의 제1 세트에 기초하여 상이한 유형의 새로운 커맨드 스트리크를 시작할지 여부를 결정하도록 작동할 수 있는, 데이터 처리 시스템.
  16. 제15항에 있어서, 상기 최소 버스트 길이는 사용 가능한 스트리크에 사용 가능한 커맨드의 수에, 선택된 비율을 곱한 값으로 계산되는, 데이터 처리 시스템.
  17. 제15항에 있어서, 상기 중재기는, 상기 최소 버스트 길이에 따라, 상기 버스트 간 효율을 나타내는 하나 이상의 조건으로 구성된 제2 세트를 모니터링하고, 상기 제1 조건 세트 및 상기 제2 조건 세트에 기초하여 새로운 커맨드 스트리크를 시작할지 여부를 결정하도록 추가로 작동하는, 데이터 처리 시스템.
  18. 제17항에 있어서, 상기 중재기는 현재 트랜잭션 중인 커맨드 유형의 현재 모드를 가지며, 상기 유형은 판독 및 기입 중 하나이고, 다른 유형의 교차 모드이며, 상기 제2 조건 세트는 스트리크에서 전송된 이전의 커맨드에 정의된 CAS-대-CAS 간격 내에서 컬럼-주소-스트로브(CAS) 커맨드를 전송할 수 있는 교차 모드 커맨드가 사용될 수 있다는 지표를 포함하는, 데이터 처리 시스템.
  19. 제18항에 있어서, 제1 간격은 판독 커맨드가 상기 교차 모드인 경우, 상기 정의된 CAS-대-CAS 간격에 사용되고, 상기 제1 간격과 상이한 제2 간격은 상기 기입 커맨드가 교차 모드인 경우 상기 정의된 CAS-대-CAS 간격에 사용되는, 데이터 처리 시스템.
  20. 제15항에 있어서, 상기 제1 조건 세트에는 CAS 커맨드 사이의 하나 이상의 간격 측정이 포함되는, 데이터 처리 시스템.
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