KR20230154374A - 전자 장치 및 전자 장치 검사 방법 - Google Patents

전자 장치 및 전자 장치 검사 방법 Download PDF

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KR20230154374A
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Abstract

본 발명의 일 실시예에 따른 전자 장치는 제1 영역 및 상기 제1 영역과 제1 방향으로 인접한 제2 영역을 포함하는 액티브 영역 및 상기 액티브 영역과 인접한 주변 영역이 정의된 표시 패널, 복수의 제1 회로 필름들, 복수의 제2 회로 필름들, 제1 회로 기판, 제2 회로 기판, 제1 회로 케이블, 제2 회로 케이블, 및 메인 회로 기판을 포함하고, 상기 메인 회로 기판은 상기 표시 패널에 전원을 제공하는 전원 생성부, 상기 제1 회로 케이블 및 상기 전원 생성부와 전기적으로 연결되고, 상기 제1 영역에 제공되는 제1 전류를 측정하는 제1 전원 측정부, 상기 제2 회로 케이블 및 상기 전원 생성부와 전기적으로 연결되고, 상기 제2 영역에 제공되는 제2 전류를 측정하는 제2 전원 측정부, 및 상기 제1 전류 및 상기 제2 전류 각각과 기준 전류를 근거로 상기 전원을 차단하는 과전류 보호부를 포함할 수 있다.

Description

전자 장치 및 전자 장치 검사 방법{DISPLAY MODULE AND DISPLAY MODULE TESTING METHOD}
본 발명은 신뢰성이 향상된 전자 장치 및 전자 장치 검사 방법에 관한 것이다.
텔레비전, 휴대 전화, 태블릿 컴퓨터, 네비게이션, 게임기 등과 같은 멀티 미디어 장치에 사용되는 다양한 전자 장치들이 개발되고 있다.
이러한 전자 장치들의 사용 분야가 다양해짐에 따라 전자 장치들에 표시되는 영상을 표시하기 위한 표시 패널의 종류도 다양해지고 있다.
최근 들어, 표시 패널은 발광형 표시 패널을 포함하고, 발광형 표시 패널은 유기발광 표시 패널 또는 퀀텀닷 발광 표시 패널 등을 포함할 수 있다.
본 발명은 신뢰성이 향상된 전자 장치 및 전자 장치 검사 방법을 제공하는 것을 목적으로 한다.
본 발명의 일 실시예에 따른 전자 장치는 제1 영역 및 상기 제1 영역과 제1 방향으로 인접한 제2 영역을 포함하는 액티브 영역 및 상기 액티브 영역과 인접한 주변 영역이 정의된 표시 패널, 상기 제1 영역과 전기적으로 연결된 복수의 제1 회로 필름들, 상기 제2 영역과 전기적으로 연결된 복수의 제2 회로 필름들, 상기 복수의 제1 회로 필름들과 전기적으로 연결된 제1 회로 기판, 상기 복수의 제2 회로 필름들과 전기적으로 연결된 제2 회로 기판, 상기 제1 회로 기판과 전기적으로 연결된 제1 회로 케이블, 상기 제2 회로 기판과 전기적으로 연결된 제2 회로 케이블, 및 상기 제1 회로 케이블 및 상기 제2 회로 케이블과 전기적으로 연결되고, 영상 신호를 수신하고 보호 신호를 출력하는 메인 회로 기판을 포함하고, 상기 메인 회로 기판은 상기 표시 패널에 전원을 제공하는 전원 생성부, 상기 제1 회로 케이블 및 상기 전원 생성부와 전기적으로 연결되고, 상기 제1 회로 케이블 및 상기 제1 회로 기판을 통해 상기 제1 영역에 제공되는 제1 전류를 측정하는 제1 전원 측정부, 상기 제2 회로 케이블 및 상기 전원 생성부와 전기적으로 연결되고, 상기 제2 회로 케이블 및 상기 제2 회로 기판을 통해 상기 제2 영역에 제공되는 제2 전류를 측정하는 제2 전원 측정부, 및 상기 제1 전류 및 상기 제2 전류 각각과 상기 영상 신호를 근거로 출력된 기준 전류를 근거로 상기 전원을 차단하는 상기 보호 신호를 출력 여부를 판단하는 과전류 보호부를 포함할 수 있다.
상기 제1 회로 케이블은 상기 전원 생성부와 전기적으로 연결된 제1 전원 패드 및 상기 제1 전원 패드와 상기 제1 방향으로 이격된 복수의 제1 패드를 포함하고, 상기 제2 회로 케이블은 상기 전원 생성부와 전기적으로 연결된 제2 전원 패드 및 상기 제2 전원 패드와 상기 제1 방향으로 이격된 제2 패드를 포함하고, 상기 표시 패널은 상기 제1 전원 패드 및 상기 제2 전원 패드와 전기적으로 연결된 전원 라인을 포함하고, 상기 전원 라인은 상기 제1 방향으로 연장될 수 있다.
상기 제1 전원 패드에는 상기 제1 전류가 제공되고, 상기 제2 전원 패드에는 상기 제2 전류가 제공될 수 있다.
상기 복수의 제1 회로 필름들 및 상기 복수의 제2 회로 필름들 각각에 실장된 구동칩을 더 포함할 수 있다.
상기 메인 회로 기판은 영상 신호를 수신하고, 상기 영상 신호를 근거로 상기 제1 영역 및 상기 제2 영역에 대한 전류 제어 신호를 생성하며, 상기 영상 신호를 근거로 전체 로드를 산출하는 전체 로드 산출부, 상기 영상 신호를 수신하고, 상기 영상 신호 및 상기 전류 제어 신호를 근거로 제1 로드를 산출하는 제1 로드 산출부, 및 상기 영상 신호를 수신하고, 상기 영상 신호 및 상기 전류 제어 신호를 근거로 제2 로드를 산출하는 제2 로드 산출부를 더 포함할 수 있다.
상기 전체 로드, 상기 제1 로드, 및 상기 제2 로드를 근거로 상기 표시 패널에 제공되는 전체 목표 전류, 상기 제1 영역에 제공되는 제1 목표 전류, 및 상기 제2 영역에 제공되는 제2 목표 전류를 산출하고, 상기 전체 목표 전류, 상기 제1 목표 전류, 및 상기 제2 목표 전류를 상기 과전류 보호부에 제공하는 목표 전류 설정부를 더 포함할 수 있다.
상기 과전류 보호부는 상기 제1 목표 전류 및 상기 제2 목표 전류를 근거로 상기 기준 전류를 출력할 수 있다.
상기 기준 전류는 사전에 저장된 상기 제1 목표 전류, 상기 제2 목표 전류, 및 상기 기준 전류 사이의 룩업 테이블을 근거로 전류값이 출력될 수 있다.
상기 기준 전류는 상기 제1 목표 전류 및 상기 제2 목표 전류 각각을 소정의 비율만큼 곱한 전류값을 가질 수 있다.
상기 제1 영역은 상기 액티브 영역의 절반이고, 상기 제2 영역은 상기 액티브 영역의 나머지 절반일 수 있다.
상기 기준 전류는 전체 기준 전류, 상기 제1 영역에 대한 제1 기준 전류, 및 상기 제2 영역에 대한 제2 기준 전류를 포함할 수 있다.
상기 기준 전류는 상기 제1 전류 및 상기 제2 전류 각각 보다 클 수 있다.
상기 과전류 보호부는 상기 제1 전류 또는 상기 제2 전류 중 적어도 하나가 상기 기준 전류보다 큰 경우, 상기 보호 신호를 출력할 수 있다. .
상기 과전류 보호부는 상기 제1 회로 케이블 또는 상기 제2 회로 케이블의 연결 여부를 판단할 수 있다.
본 발명의 일 실시예에 따른 전자 장치 검사 방법은 제1 영역 및 상기 제1 영역과 제1 방향으로 인접한 제2 영역을 포함하는 액티브 영역 및 상기 액티브 영역과 인접한 주변 영역이 정의된 표시 패널 및 상기 표시 패널과 전기적으로 연결된 상기 표시 패널에 제1 전원 및 제2 전원을 포함하는 전원을 제공하고, 영상 신호를 수신하는 메인 회로 기판을 포함하는 전자 장치를 제공하는 단계, 상기 제1 영역에 상기 제1 전원을 제공하는 단계, 상기 제2 영역에 상기 제2 전원을 제공하는 단계, 상기 제1 전원의 제1 전류를 측정하는 단계, 상기 제2 전원의 제2 전류를 측정하는 단계, 및 상기 제1 전류 및 상기 제2 전류 각각과 상기 영상 신호를 근거로 출력된 기준 전류를 근거로 상기 전원을 차단하는 단계를 포함할 수 있다.
영상 신호를 수신하고, 상기 영상 신호를 근거로 상기 제1 영역 및 상기 제2 영역에 대한 전류 제어 신호를 생성하며, 상기 영상 신호를 근거로 전체 로드를 산출하는 단계를 더 포함할 수 있다.
상기 영상 신호를 수신하고, 상기 영상 신호 및 상기 전류 제어 신호를 근거로 제1 로드를 산출하는 단계 및 상기 영상 신호를 수신하고, 상기 영상 신호 및 상기 전류 제어 신호를 근거로 제2 로드를 산출하는 단계를 더 포함할 수 있다.
상기 전체 로드를 근거로 상기 표시 패널에 제공되는 전체 목표 전류, 상기 제1 로드를 근거로 상기 제1 영역에 제공되는 제1 목표 전류, 및 상기 제2 로드를 근거로 상기 제2 영역에 제공되는 제2 목표 전류를 산출하는 단계를 더 포함하고, 상기 전원을 차단하는 단계는 상기 전체 목표 전류, 상기 제1 목표 전류, 및 상기 제2 목표 전류 각각을 근거로 상기 기준 전류를 산출하는 단계를 포함할 수 있다.
상기 전원을 차단하는 단계는 상기 기준 전류가 상기 제1 전류 및 상기 제2 전류 각각 보다 크면 상기 전원을 차단하지 않는 단계를 포함할 수 있다.
상기 전원을 차단하는 단계는 상기 제1 전류 또는 상기 제2 전류 중 적어도 하나가 상기 기준 전류보다 큰 경우, 상기 전원을 차단하는 단계를 포함할 수 있다.
상술된 바에 따르면, 전자 장치는 표시 패널에 제공되는 전류의 과전류 여부를 용이하게 판단할 수 있다. 과전류 보호부는 기준 전류를 실시간으로 측정되는 제1 전류와 제2 전류와 비교하여 전원의 차단 여부를 판단할 수 있다. 과전류 보호부는 표시 패널에 과전류가 제공되는 것을 방지할 수 있다. 과전류 보호부는 상기 과전류로 인해 전원 라인이 열화(burnt)되어 소손되는 현상을 방지할 수 있다. 즉, 표시 패널의 안정성이 확보될 수 있다. 따라서, 신뢰성이 향상된 전자 장치를 제공할 수 있다.
도 1a는 본 발명의 일 실시예에 따른 전자 장치의 사시도이다.
도 1b는 본 발명의 일 실시예에 따른 전자 장치의 단면도이다.
도 2a는 본 발명의 일 실시예에 따른 전자 장치의 사시도이다.
도 2b는 본 발명의 일 실시예에 따른 전자 장치의 단면도이다.
도 3은 본 발명의 일 실시예에 따른 전자 장치의 평면도이다.
도 4는 본 발명의 일 실시예에 따른 도 3의 I-I'를 따라 절단한 단면도이다.
도 5는 본 발명의 일 실시예에 따른 메인 회로 기판을 도시한 블록도이다.
도 6은 본 발명의 일 실시예에 따른 로드 대 전류의 그래프를 도시한 것이다.
도 7은 본 발명의 일 실시예에 따른 전자 장치를 도시한 평면도이다.
도 8은 본 발명의 일 실시예에 따른 로드 대 전류의 그래프를 도시한 것이다.
도 9는 본 발명의 일 실시예에 따른 전자 장치를 도시한 평면도이다.
도 10은 본 발명의 일 실시예에 따른 로드 대 전류의 그래프를 도시한 것이다.
본 명세서에서, 어떤 구성요소(또는 영역, 층, 부분 등)가 다른 구성요소 “상에 있다”, “연결된다”, 또는 “결합된다”고 언급되는 경우에 그것은 다른 구성요소 상에 직접 배치/연결/결합될 수 있거나 또는 그들 사이에 제3의 구성요소가 배치될 수도 있다는 것을 의미한다.
동일한 도면부호는 동일한 구성요소를 지칭한다. 또한, 도면들에 있어서, 구성요소들의 두께, 비율, 및 치수는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. “및/또는”은 연관된 구성요소들이 정의할 수 있는 하나 이상의 조합을 모두 포함한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
또한, “아래에”, “하측에”, “위에”, “상측에” 등의 용어는 도면에 도시된 구성요소들의 연관관계를 설명하기 위해 사용된다. 상기 용어들은 상대적인 개념으로, 도면에 표시된 방향을 기준으로 설명된다.
"포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 본 명세서에서 사용된 모든 용어 (기술 용어 및 과학 용어 포함)는 본 발명이 속하는 기술 분야의 당업자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 또한, 일반적으로 사용되는 사전에서 정의된 용어와 같은 용어는 관련 기술의 맥락에서 갖는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하고, 여기서 명시적으로 정의되지 않는 한 너무 이상적이거나 지나치게 형식적인 의미로 해석되어서는 안된다.
이하, 도면을 참조하여 본 발명의 실시예들을 설명한다.
도 1a는 본 발명의 일 실시예에 따른 전자 장치의 사시도이고, 도 1b는 본 발명의 일 실시예에 따른 전자 장치의 단면도이다.
도 1a 및 도 1b를 참조하면, 전자 장치(1000)는 영상을 실질적으로 생성하는 구성일 수 있다. 전자 장치(1000)는 발광형 전자 장치 또는 수광형 전자 장치일 수 있다. 예를 들어, 유기 발광 표시 장치, 퀀텀닷 발광 표시 장치, 마이크로 엘이디 표시 장치, 나노 엘이디 표시 장치, 액정 표시 장치, 전기영동 표시 장치, 일렉트로웨팅 표시 장치, 및 MEMS 표시 장치 중 어느 하나일 수 있으며, 특별히 제한되지 않는다.
전자 장치(1000)는 표시 패널(DP)을 포함할 수 있다. 표시 패널(DP)은 제1 기판(100, 또는 하부 표시 기판) 및 제1 기판(100)과 마주하며 이격된 제2 기판(200, 또는 상부 표시 기판)을 포함할 수 있다. 제1 기판(100) 및 제2 기판(200) 사이에는 소정의 셀갭이 형성될 수 있다. 셀갭은 제1 기판(100) 및 제2 기판(200)을 결합하는 실런트(SLM)에 의해 유지될 수 있다. 셀갭에는 절연물질이 충전될 수 있다.
제1 기판(100)의 베이스 기판과 제2 기판(200)의 베이스 기판 사이에는 이미지 생성을 위한 계조 표시 패널이 배치될 수 있다. 계조 표시 패널은 전자 장치(1000)의 종류에 따라 액정층, 유기 발광층, 무기 발광층(예를 들어, 퀀텀닷 발광층, LED 발광층), 또는 전기영동층을 포함할 수 있다.
전자 장치(1000)는 표시면(IS)을 통해 이미지를 표시할 수 있다. 도 1b에 도시된 제2 기판(200)의 외면(200-OS)이 도 1의 표시면(IS)으로 정의될 수 있다.
표시면(IS)은 제1 방향(DR1) 및 제2 방향(DR2)이 정의하는 면과 평행할 수 있다. 표시면(IS)은 액티브 영역(AA) 및 주변 영역(NA)을 포함할 수 있다. 액티브 영역(AA)에는 화소(PX)가 배치되고, 주변 영역(NA)에는 화소(PX)가 배치되지 않을 수 있다. 주변 영역(NA)은 표시면(IS)의 테두리를 따라 정의될 수 있다. 주변 영역(NA)은 액티브 영역(AA)을 에워쌀 수 있다. 본 발명의 일 실시예에서 주변 영역(NA)은 생략되거나 액티브 영역(AA)의 일 측에만 배치될 수도 있다.
표시면(IS)의 법선 방향, 즉, 전자 장치(1000)의 두께 방향은 제3 방향(DR3)이 지시할 수 있다. 이하에서 설명되는 각 층들 또는 유닛들의 전면(또는 상면)과 배면(또는 하면)은 제3 방향(DR3)에 의해 구분될 수 있다.
본 발명의 일 실시예에서 평면형 표시면(IS)을 구비한 전자 장치(1000)를 도시하였으나, 이에 제한되지 않는다. 전자 장치(1000)는 곡면형 표시면 또는 입체형 표시면을 포함할 수도 있다. 입체형 표시면은 서로 다른 방향을 지시하는 복수 개의 표시 영역들을 포함할 수 있다.
도 2a는 본 발명의 일 실시예에 따른 전자 장치의 사시도이다. 도 2b는 본 발명의 일 실시예에 따른 표시 패널의 단면도이다. 도 2a를 설명함에 있어서, 도 1a를 통해 설명된 구성 요소에 대해서는 유사한 도면 부호를 병기하고 이에 대한 설명은 생략된다.
도 2a 및 도 2b를 참조하면, 전자 장치(1000-1)는 표시면(IS-1)을 통해 이미지를 표시할 수 있다. 표시면(IS-1)은 제1 방향(DR1) 및 제2 방향(DR2)이 정의하는 면과 평행할 수 있다. 표시면(IS-1)은 액티브 영역(AA-1) 및 주변 영역(NA-1)을 포함할 수 있다.
표시 패널(DP-1)은 베이스층(BL), 회로소자층(DP-CL), 표시소자층(DP-LED), 및 광학 구조물층(OSL)을 포함할 수 있다. 베이스층(BL)은 합성수지기판 또는 유리기판을 포함할 수 있다. 회로 소자층(DP-CL)은 적어도 하나의 절연층과 회로 소자를 포함한다. 회로 소자는 신호라인, 화소의 구동회로 등을 포함한다. 코팅, 증착 등에 의한 절연층, 반도체층 및 도전층 형성공정과 포토리소그래피 공정에 의한 절연층, 반도체층 및 도전층의 패터닝 공정을 통해 회로 소자층(DP-CL)이 형성될 수 있다. 표시소자층(DP-LED)은 적어도 표시소자를 포함한다. 광학 구조물층(OSL)은 표시소자로부터 제공된 광의 컬러를 변환할 수 있다. 광학 구조물층(OSL)은 광 제어 패턴 및 광의 변환 효율을 증가시키기 위한 구조물을 포함할 수 있다.
도 3은 본 발명의 일 실시예에 따른 전자 장치의 평면도이다.
도 3을 참조하면, 표시 패널(DP)은 복수의 신호 배선들(GL1-GLn, DL1-DLm), 전원 라인(PL), 및 화소들(PX11-PXnm)을 포함할 수 있다. 복수의 신호 배선들(GL1-GLn, DL1-DLm), 전원 라인(PL), 및 화소들(PX11-PXnm)의 평면 상 배치 관계를 도시하였다. 복수의 신호 배선들(GL1-GLn, DL1-DLm)은 복수의 게이트 배선들(GL1-GLn) 및 복수의 데이터 배선들(DL1-DLm)을 포함할 수 있다.
표시 패널(DP)은 액티브 영역(AA) 및 액티브 영역(AA)과 인접한 주변 영역(NA)을 포함할 수 있다. 액티브 영역(AA)과 주변 영역(NA)은 복수의 화소들(PX11-PXnm)의 배치 유무에 의해 구분될 수 있다. 복수의 화소들(PX11-PXnm)은 액티브 영역(AA)에 배치되고, 주변 영역(NA)에 배치되지 않을 수 있다.
복수의 화소들(PX11-PXnm) 각각은 복수의 게이트 배선들(GL1-GLn) 중 대응하는 게이트 배선과 복수의 데이터 배선들(DL1-DLm) 중 대응하는 데이터 배선에 연결될 수 있다. 복수의 화소들(PX11-PXnm) 각각은 전원 라인(PL)과 전기적으로 연결될 수 있다. 복수의 화소들(PX11-PXnm) 각각은 화소 구동 회로 및 표시 소자를 포함할 수 있다. 복수의 화소들(PX11-PXnm)의 화소 구동 회로의 구성에 따라 더 많은 종류의 신호 배선이 전자 장치(1000)에 구비될 수 있다.
스캔 구동 회로(GDC) 및 복수의 패드들(PD)은 주변 영역(NA)에 배치될 수 있다. 스캔 구동 회로(GDC)는 전자 장치(1000) 내의 회로들과 동일한 공정을 통해 형성될 수 있다. 복수의 패드들(PD) 중 일부는 복수의 데이터 배선들(DL1-DLm)에 전기적으로 연결될 수 있다. 복수의 패드들(PD) 중 다른 일부는 전원 라인(PL)과 전기적으로 연결될 수 있다.
액티브 영역(AA)은 제1 영역(AR1) 및 제2 영역(AR2)을 포함할 수 있다. 제1 영역(AR1) 및 제2 영역(AR2)은 제1 방향(DR1)으로 서로 이격될 수 있다. 제1 영역(AR1)은 액티브 영역(AA)의 절반일 수 있다. 제2 영역(AR2)은 액티브 영역(AA)의 나머지 절반일 수 있다. 다만, 이는 예시적인 것으로 본 발명의 일 실시예에 따른 제1 영역(AR1) 및 제2 영역(AR2) 각각의 면적은 이에 제한되지 않는다. 예를 들어, 제1 영역(AR1) 및 제2 영역(AR2) 중 하나가 나머지 하나의 면적보다 클 수도 있다.
복수의 제1 회로 필름들(311)은 제1 영역(AR1)과 전기적으로 연결될 수 있다. 복수의 제1 회로 필름들(311)은 주변 영역(NA)에 배치된 복수의 패드들(PD)에 접속될 수 있다. 복수의 제1 회로 필름들(311)은 표시 패널(DP)을 구동하기 위한 전기적 신호들을 표시 패널(DP)에 제공할 수 있다. 복수의 제1 회로 필름들(311)은 복수의 패드들(PD)을 통해 표시 패널(DP)과 전기적으로 연결될 수 있다. 본 발명의 일 실시예에서 복수의 제1 회로 필름들(311) 각각은 연성 회로 필름으로 도시되었다.
복수의 제2 회로 필름들(312)은 제2 영역(AR2)과 전기적으로 연결될 수 있다. 복수의 제2 회로 필름들(312)은 주변 영역(NA)에 배치된 복수의 패드들(PD)에 접속될 수 있다. 복수의 제2 회로 필름들(312)은 표시 패널(DP)을 구동하기 위한 전기적 신호들을 표시 패널(DP)에 제공할 수 있다. 복수의 제2 회로 필름들(312)은 복수의 패드들(PD)을 통해 표시 패널(DP)과 전기적으로 연결될 수 있다. 본 발명의 일 실시예에서 복수의 제2 회로 필름들(312) 각각은 연성 회로 필름으로 도시되었다.
구동칩(320)은 복수의 제1 회로 필름들(311) 및 복수의 제2 회로 필름들(312) 각각에 실장될 수 있다. 예를 들어, 구동칩(320)은 복수의 제1 회로 필름들(311) 및 복수의 제2 회로 필름들(312) 각각에 칩 온 필름(chip on film, COF) 방식으로 실장될 수 있다. 구동칩(320)은 표시 패널(DP)에 전기적 신호를 전달하는 구동칩일 수 있다. 데이터 구동 회로는 구동칩(320)에 구성된 일부 회로일 수 있다. 구동칩(320)은 주변 영역(NA)에 배치된 패드들(PD)을 통해 복수의 화소들(PX11-PXnm)과 전기적으로 연결될 수 있다.
제1 회로 기판(330)은 복수의 제1 회로 필름들(311)과 전기적으로 연결될 수 있다. 제1 회로 기판(330)은 메인 회로 기판(370)에서 전달된 신호들을 복수의 제1 회로 필름들(311)에 전달할 수 있다. 본 발명의 일 실시예에서 제1 회로 기판(330)은 인쇄 회로 기판으로 도시되었다.
제2 회로 기판(340)은 복수의 제2 회로 필름들(312)과 전기적으로 연결될 수 있다. 제2 회로 기판(340)은 메인 회로 기판(370)에서 전달된 신호들을 복수의 제2 회로 필름들(312)에 전달할 수 있다. 본 발명의 일 실시예에서 제2 회로 기판(340)은 인쇄 회로 기판으로 도시되었다.
제1 회로 케이블(350)은 제1 회로 기판(330)과 전기적으로 연결될 수 있다. 제1 회로 케이블(350)은 제1 회로 기판(330) 및 메인 회로 기판(370) 사이에 배치되어 제1 회로 기판(330) 및 메인 회로 기판(370)을 전기적으로 연결할 수 있다. 본 발명의 일 실시예에서 제1 회로 케이블(350)은 플랫 플렉시블 케이블(Flat Flexible Cable, FFC로 도시되었다. 제1 회로 케이블(350)은 제1 전원 패드(PD1-1), 제2 전원 패드(PD2-1), 및 복수의 패드들(PD3-1)을 포함할 수 있다. 복수의 패드들(PD3-1)은 제1 전원 패드(PD1-1) 및 제2 전원 패드(PD2-1) 사이에 배치될 수 있다. 복수의 패드들(PD3-1)은 제1 전원 패드(PD1-1) 및 제2 전원 패드(PD2-1)과 제1 방향(DR1)으로 이격될 수 있다.
평면 상에서 보았을 때, 제1 전원 패드(PD1-1) 및 제2 전원 패드(PD2-1) 각각의 면적은 복수의 패드들(PD3-1) 각각의 면적보다 클 수 있다. 제1 전원 패드(PD1-1)은 전원을 표시 패널(DP)에 제공할 수 있다. 상기 전원은 전원 라인(PL)에 제공될 수 있다. 제2 전원 패드(PD2-1)는 공통 전원을 표시 패널(DP)에 제공할 수 있다. 상기 공통 전원은 상기 전원보다 낮은 전압 레벨을 가질 수 있다. 복수의 패드들(PD3-1)은 메인 회로 기판(370)에서 전달된 전기적 신호를 표시 패널(DP)에 전달할 수 있다. 상기 전기적 신호는 표시 패널(DP)을 구동하기 위한 신호일 수 있다. 상기 전기적 신호는 상기 전원 및 상기 공통 전압보다 낮은 전압 레벨을 가질 수 있다.
본 발명과 달리, 제1 전원 패드(PD1-1) 및 제2 전원 패드(PD2-1) 각각의 면적이 복수의 패드들(PD3-1)보다 작거나 같은 경우, 상기 전기적 신호보다 고 전압, 고 전류를 갖는 상기 전원 및 상기 공통 전원을 용이하게 전달하지 못할 수 있다. 하지만, 본 발명에 따르면, 상기 전원 및 상기 공통 전원을 표시 패널(DP)에 전달하기 위한 제1 전원 패드(PD1-1) 및 제2 전원 패드(PD2-1) 각각의 면적은 복수의 패드들(PD3-1)의 면적보다 클 수 있다. 즉, 제1 전원 패드(PD1-1) 및 제2 전원 패드(PD2-1)는 고 전류를 갖는 상기 전원 및 상기 공통 전원을 표시 패널(DP)에 용이하게 각각 전달할 수 있다. 따라서, 신뢰성이 향상된 전자 장치(1000)를 제공할 수 있다.
제2 회로 케이블(360)은 제2 회로 기판(340)과 전기적으로 연결될 수 있다. 제2 회로 케이블(360)은 제2 회로 기판(340) 및 메인 회로 기판(370) 사이에 배치되어, 제2 회로 기판(340) 및 메인 회로 기판(370)을 전기적으로 연결할 수 있다. 본 발명의 일 실시예에서 제2 회로 케이블(360)은 플랫 플렉시블 케이블로 도시되었다. 제2 회로 케이블(360)은 제1 전원 패드(PD1-2), 제2 전원 패드(PD2-2), 및 복수의 패드들(PD3-2)을 포함할 수 있다. 복수의 패드들(PD3-2)은 제1 전원 패드(PD1-2) 및 제2 전원 패드(PD2-2) 사이에 배치될 수 있다. 복수의 패드들(PD3-2)은 제1 전원 패드(PD1-2) 및 제2 전원 패드(PD2-2)와 제1 방향(DR1)으로 이격될 수 있다.
평면 상에서 보았을 때, 제1 전원 패드(PD1-2) 및 제2 전원 패드(PD2-2) 각각의 면적은 복수의 패드들(PD3-2) 각각의 면적보다 클 수 있다. 제1 전원 패드(PD1-2)은 전원을 표시 패널(DP)에 제공할 수 있다. 상기 전원은 전원 라인(PL)에 제공될 수 있다. 제2 전원 패드(PD2-2)는 공통 전원을 표시 패널(DP)에 제공할 수 있다. 상기 공통 전원은 상기 전원보다 낮은 전압 레벨을 가질 수 있다. 복수의 패드들(PD3-2)은 메인 회로 기판(370)에서 전달된 전기적 신호를 표시 패널(DP)에 전달할 수 있다. 상기 전기적 신호는 표시 패널(DP)을 구동하기 위한 신호일 수 있다. 상기 전기적 신호는 상기 전원 및 상기 공통 전압보다 낮은 전압 레벨을 가질 수 있다.
본 발명에 따르면, 상기 전원 및 상기 공통 전원을 표시 패널(DP)에 전달하기 위한 제1 전원 패드(PD1-2) 및 제2 전원 패드(PD2-2) 각각의 면적은 복수의 패드들(PD3-2)의 면적보다 클 수 있다. 즉, 제1 전원 패드(PD1-2) 및 제2 전원 패드(PD2-2)는 고 전류를 갖는 상기 전원 및 상기 공통 전원을 표시 패널(DP)에 용이하게 각각 전달할 수 있다. 따라서, 신뢰성이 향상된 전자 장치(1000)를 제공할 수 있다.
메인 회로 기판(370)은 제1 회로 케이블(350) 및 제2 회로 케이블(360)과 전기적으로 연결될 수 있다. 본 발명의 일 실시예에서 메인 회로 기판(370)은 인쇄 회로 기판으로 도시되었다.
메인 회로 기판(370)은 전원 생성부(371), 제1 전원 측정부(372), 및 제2 전원 측정부(373)를 포함할 수 있다. 전원 생성부(371)는 상기 전원 및/또는 상기 공통 전원을 생성할 수 있다. 전원 생성부(371)는 표시 패널(DP)에 상기 전원 및/또는 상기 공통 전원을 제공할 수 있다. 제1 전원 측정부(372)는 제1 회로 케이블(350) 및 전원 생성부(371) 사이에 배치되어, 제1 회로 케이블(350) 및 전원 생성부(371)와 전기적으로 연결될 수 있다. 제2 전원 측정부(373)은 제2 회로 케이블(360) 및 전원 생성부(371) 사이에 배치되어, 제2 회로 케이블(360) 및 전원 생성부(371)와 전기적으로 연결될 수 있다. 메인 회로 기판(370)에 대해서는 후술된다.
본 발명의 일 실시예에 따른 복수의 제1 회로 필름들(311) 및 복수의 제2 회로 필름들(312) 각각은 표시 패널(DP)의 배면으로 밴딩될 수 있다. 그에 따라 제1 회로 기판(330), 제2 회로 기판(340), 제1 회로 케이블(350), 제2 회로 케이블(360), 및 메인 회로 기판(370)은 표시 패널(DP)의 배면과 마주할 수 있다.
도 4는 본 발명의 일 실시예에 따른 도 3의 I-I'를 따라 절단한 단면도이다.
도 3 및 도 4를 참조하면, 전자 장치(1000)는 제1 기판(100) 및 제1 기판(100)과 마주하며 이격된 제2 기판(200)을 포함할 수 있다. 제1 기판(100) 및 제2 기판(200) 사이에는 소정의 셀갭(GAP)이 형성될 수 있다. 셀갭(GAP)은 제1 기판(100)과 제2 기판(200)을 결합하는 실런트에 의해 유지될 수 있다. 실런트는 도 1에 도시된 주변 영역(NA, 도 1 참조)에 배치될 수 있다. 본 발명의 일 실시예에서 셀갭(GAP)에 합성 수지물질이 배치될 수도 있다. 다만, 이는 예시적인 것으로 본 발명의 일 실시예에 따른 전자 장치(1000)의 구조는 이에 제한되지 않는다. 예를 들어, 제2 기판(200)의 일부 구성은 제1 기판(100) 위에 직접 배치되어 도 2b의 표시 패널(DP-1)을 구성할 수도 있다.
표시 패널(DP)에는 제1 화소 영역(PXA1), 제2 화소 영역(PXA2), 제3 화소 영역(PXA3), 및 주변 영역(NPXA)이 정의될 수 있다.
제1 기판(100)은 제1 베이스 기판(BS1, 또는 베이스 기판), 회로층(CCL), 표시 소자층(EL), 및 박막 봉지층(TFE)을 포함할 수 있다. 회로층(CCL)은 제1 베이스 기판(BS1) 위에 배치될 수 있다. 회로층(CCL)은 복수의 절연층들, 복수의 도전층들, 및 반도체층을 포함할 수 있다. 표시 소자층(EL)은 회로층(CCL) 위에 배치될 수 있다. 박막 봉지층(TFE)은 표시 소자층(EL) 위에 배치되며, 표시 소자층(EL)을 밀봉할 수 있다.
제1 베이스 기판(BS1)은 실리콘 기판, 플라스틱 기판, 유리 기판, 절연 필름, 또는 복수의 절연층들을 포함하는 적층 구조체일 수 있다.
회로층(CCL)은 복수의 트랜지스터들 및 복수의 절연층들(IL1, IL2, IL3, IL4)을 포함할 수 있다. 도 4에서는 하나의 구동 트랜지스터(T-D)가 예시적으로 도시되었다. 복수의 절연층들(IL1, IL2, IL3, IL4)은 제1 절연층(IL1), 제2 절연층(IL2), 제3 절연층(IL3), 및 제4 절연층(IL4)을 포함할 수 있다.
제1 절연층(IL1)은 제1 베이스 기판(BS1) 위에 배치되고, 구동 트랜지스터(T-D)는 제1 절연층(IL1) 위에 배치될 수 있다. 구동 트랜지스터(T-D)는 액티브(A-D), 소스(S-D), 드레인(D-D), 및 게이트(G-D)를 포함할 수 있다.
액티브(A-D), 소스(S-D), 및 드레인(D-D)은 반도체 패턴의 도핑 농도 또는 전도성에 따라 구분되는 영역일 수 있다. 액티브(A-D), 소스(S-D), 및 드레인(D-D)은 제1 절연층(IL1) 위에 배치될 수 있다. 액티브(A-D), 소스(S-D), 및 드레인(D-D)은 제1 베이스 기판(BS1)보다 제1 절연층(IL1)에 대해 높은 접착력을 가질 수 있다.
제1 절연층(IL1)은 액티브(A-D), 소스(S-D), 및 드레인(D-D)의 하면을 보호하는 배리어층일 수 있다. 이 경우, 제1 절연층(IL1)은 제1 베이스 기판(BS1) 자체 또는 제1 베이스 기판(BS1)을 통해 유입되는 오염이나 습기 등이 액티브(A-D), 소스(S-D), 및 드레인(D-D)으로 침투되는 것을 차단할 수 있다. 또는, 제1 절연층(IL1)은 제1 베이스 기판(BS1)을 통해 입사되는 외부 광이 액티브(A-D)로 입사되는 것을 차단하는 광 차단층일 수 있다. 이 경우, 제1 절연층(IL1)은 차광 물질을 더 포함할 수 있다.
제2 절연층(IL2)은 제1 절연층(IL1) 위에 배치되며, 액티브(A-D), 소스(S-D), 및 드레인(D-D)을 커버할 수 있다. 제2 절연층(IL2)은 무기 물질을 포함할 수 있다. 상기 무기 물질은 실리콘 나이트라이드, 실리콘 옥시 나이트라이드, 실리콘 옥사이드, 티타늄옥사이드 및 알루미늄옥사이드 중 적어도 어느 하나를 포함할 수 있다.
게이트(G-D)는 제2 절연층(IL2) 위에 배치될 수 있다. 제3 절연층(IL3)은 제2 절연층(IL2) 위에 배치되며, 게이트(G-D)를 커버할 수 있다. 제3 절연층(IL3)은 단일층 또는 복수의 층으로 구성될 수 있다. 예를 들어, 상기 단일층은 무기층을 포함할 수 잇다. 상기 복수의 층은 유기층 및 무기층을 포함할 수 있다.
제4 절연층(IL4)은 제3 절연층(IL3) 위에 배치될 수 있다. 제4 절연층(IL4)은 단일층 또는 복수의 층으로 구성될 수 있다. 예를 들어, 상기 단일층은 유기층을 포함할 수 잇다. 상기 복수의 층은 유기층 및 무기층을 포함할 수 있다. 제4 절연층(IL4)은 상부에 평탄면을 제공하는 평탄화층일 수 있다.
표시 소자층(EL)은 제4 절연층(IL4) 위에 배치될 수 있다. 표시 소자층(EL)은 발광 소자(OLED) 및 화소 정의막(PDL)을 포함할 수 있다. 본 실시예에서 발광 소자(OLED)는 유기발광 다이오드일 수 있으나, 이에 제한되는 것은 아니다. 예를 들어, 발광 소자(OLED)는 마이크로 엘이디 소자 또는 나노 엘이디 소자일 수도 있다. 화소 정의막(PDL)은 유기층일 수 있다.
발광 소자(OLED)는 제1 전극(AE3, 이하 제3 화소 전극), 정공 제어층(HCL), 발광층(EML), 전자 제어층(ECL), 및 제2 전극(CE, 또는 공통 전극)을 포함할 수 있다. 제3 화소 전극(AE3)은 화소 별로 분리되어 제공될 수 있다. 발광 소자(OLED)는 제1 화소 영역(PXA1)과 중첩하는 제1 발광 소자, 제2 화소 영역(PXA2)과 중첩하는 제2 발광 소자, 제3 화소 영역(PXA3)과 중첩하는 제3 발광 소자, 및 제4 화소 영역(PXA4)과 중첩하는 제4 발광 소자를 포함할 수 있다. 도 4에서는 예시적으로 제1 발광 소자가 포함하는 제1 화소 전극(AE1), 제2 발광 소자가 포함하는 제2 화소 전극(AE2), 및 제3 발광 소자가 포함하는 제3 화소 전극(AE3)이 도시되었다.
제1 화소 전극(AE1)은 제1 화소 영역(PXA1)에 대응하여 배치되고, 제2 화소 전극(AE2)은 제2 화소 영역(PXA2)에 대응하여 배치되고, 제3 화소 전극(AE3)은 제3 화소 영역(PXA3)에 대응하여 배치될 수 있다. 여기서 "대응한다"는 것은 전자 장치(1000)의 두께 방향(DR3)에서 보았을 때 두 구성이 중첩한다는 것을 의미하며 동일한 면적으로 제한되지 않는다.
제1 화소 전극(AE1), 제2 화소 전극(AE2), 및 제3 화소 전극(AE3)은 제4 절연층(IL4) 상에 배치될 수 있다. 제1 화소 전극(AE1), 제2 화소 전극(AE2), 및 제3 화소 전극(AE3) 각각은 대응하는 구동 트랜지스터와 직접 또는 간접적으로 전기적으로 연결될 수 있다. 예를 들어, 제2 화소 전극(AE2)은 도 4에 도시된 구동 트랜지스터(T-D)와 직접 또는 간접적으로 연결될 수 있다. 도 4에서 제2 화소 전극(AE2)과 구동 트랜지스터(T-D)의 연결구조는 미도시 하였다.
화소 정의막(PDL)은 제1 화소 전극(AE1), 제2 화소 전극(AE2), 및 제3 화소 전극(AE3) 각각의 일부분을 노출시킬 수 있다. 예를 들어, 화소 정의막(PDL)에는 발광 개구부들(OP)이 정의될 수 있다. 발광 개구부들(OP)에 의해 제1 화소 전극(AE1), 제2 화소 전극(AE2), 및 제3 화소 전극(AE3) 각각의 일부분이 노출될 수 있다.
발광 개구부들(OP)에 의해 제1 발광 영역(EA1), 제2 발광 영역(EA2), 및 제3 발광 영역(EA3)이 각각 정의될 수 있다. 또한, 제1 발광 영역(EA1)은 제1 화소 영역(PXA1)에 대응하여 정의되고, 제2 발광 영역(EA2)은 제2 화소 영역(PXA2)에 대응하여 정의되고, 제3 발광 영역(EA3)은 제3 화소 영역(PXA3)에 대응하여 정의될 수 있다. 여기서 "대응한다"는 것은 전자 장치(1000)의 두께 방향(DR3)에서 보았을 때 두 구성이 중첩한다는 것을 의미하며 동일한 면적으로 제한되지 않는다.
정공 제어층(HCL), 발광층(EML), 전자 제어층(ECL), 및 제2 전극(CE)은 제1 화소 영역(PXA1), 제2 화소 영역(PXA2), 제3 화소 영역(PXA3), 및 주변 영역(NPXA)에 공통으로 배치될 수 있다. 정공 제어층(HCL)은 정공 수송층을 포함하고, 정공 주입층을 더 포함할 수 있다.
발광층(EML)은 단층 구조를 갖거나, 템덤 구조를 가질 수 있다. 발광층(EML)은 소스광으로써 블루광을 생성할 수 있다. 블루광은 410nm(nanometer) 내지 480nm 파장을 포함할 수 있다. 블루광의 발광 스펙트럼은 440nm 내지 460 nm 범위에 속하는 피크 파장을 가질 수 있다. 발광층(EML)은 제1 내지 제3 화소 영역들(PXA1, PXA2, PXA3)에 공통적으로 배치되거나, 독립적으로 배치될 수 있다. 독립적으로 배치된다는 것은 제1 내지 제3 화소 영역들(PXA1, PXA2, PXA3)마다 발광층(EML)이 분리된 것을 의미한다.
전자 제어층(ECL)은 전자 수송층을 포함하고, 전자 주입층을 더 포함할 수 있다. 제2 전극(CE)는 전자 제어층(ECL) 상에 배치될 수 잇다. 제2 전극(CE)은 복수 개의 화소들(PX, 도 1 참조)에 공통적으로 배치될 수 있다.
박막 봉지층(TFE)은 제2 전극(CE) 위에 배치될 수 있다. 예를 들어, 박막 봉지층(TFE)은 표시 소자층(EL) 위에 직접 배치될 수 있다. 박막 봉지층(TFE)은 순차적으로 적층된 제1 무기 봉지층(ITL1), 유기 봉지층(OTL), 및 제2 무기 봉지층(ITL2)을 포함할 수 있다. 유기 봉지층(OTL)은 제1 무기 봉지층(ITL1)과 제2 무기 봉지층(ITL2) 사이에 배치될 수 있다. 제1 무기 봉지층(ITL1) 및 제2 무기 봉지층(ITL2)은 무기 물질을 증착하여 형성될 수 있고, 유기 봉지층(OTL)은 유기 물질을 증착, 프린팅 또는 코팅하여 형성될 수 있다.
제1 무기 봉지층(ITL1) 및 제2 무기 봉지층(ITL2)은 수분 및 산소로부터 표시 소자층(EL)을 보호하고, 유기 봉지층(OTL)은 먼지 입자와 같은 이물질로부터 표시 소자층(EL)을 보호한다. 제1 무기 봉지층(ITL1) 및 제2 무기 봉지층(ITL2)은 실리콘 나이트라이드, 실리콘 옥시 나이트라이드, 실리콘 옥사이드, 티타늄옥사이드 및 알루미늄옥사이드 중 적어도 어느 하나를 포함할 수 있다. 유기 봉지층(OTL)은 고분자, 예를 들어 아크릴 계열 유기층을 포함할 수 있다. 다만, 이는 예시적인 것으로 이에 제한되는 것은 아니다.
도 4에서는 박막 봉지층(TFE)이 2 개의 무기층과 1 개의 유기층을 포함하는 것을 예시적으로 도시하였으나, 이에 제한되는 것은 아니다. 예를 들어, 박막 봉지층(TFE)은 3 개의 무기층과 2 개의 유기층을 포함할 수도 있고, 이 경우, 무기층과 유기층은 번갈아 가며 적층된 구조를 가질 수 있다. 미-도시되었으나, 전자 장치(1000)는 박막 봉지층(TFE)의 상측에 출광 효율을 향상시키기 위한 굴절률 제어층을 더 포함할 수 있다.
제2 표시 기판(200)은 제1 표시 기판(100) 위에 배치될 수 있다. 제2 표시 기판(200)은 제2 베이스 기판(BS2, 또는 커버 베이스 기판), 제1 컬러 필터(CF1), 제2 컬러 필터(CF2), 제3 컬러 필터(CF3), 제1 광 제어 패턴(WC1), 제2 광 제어 패턴(WC2), 제3 광 제어 패턴(WC3), 분할 격벽(BW), 및 복수의 절연층들(200-1, 200-2, 200-3)을 포함할 수 있다.
제2 베이스 기판(BS2)은 실리콘 기판, 플라스틱 기판, 유리 기판, 절연 필름, 또는 복수의 절연층들을 포함하는 적층 구조체일 수 있다. 제2 베이스 기판(BS2)의 하면(BS2-B)은 플랫할 수 있다.
제2 베이스 기판(BS2)의 일면 상에는 복수의 컬러 필터들(CF1, CF2, CF3)이 배치될 수 있다. 예를 들어, 제2 베이스 기판(BS2)의 하면에 복수의 컬러 필터들(CF1, CF2, CF3)가 배치될 수 있다. 제1 컬러 필터(CF1)는 제1 발광 영역(EA1)에 중첩하여 배치될 수 있고, 제2 컬러 필터(CF2)는 제2 발광 영역(EA2)에 중첩하여 배치될 수 있고, 제3 컬러 필터(CF3)는 제3 발광 영역(EA3)에 중첩하여 배치될 수 있다.
제2 컬러 필터(CF2)는 제2 화소 영역(PXA2) 및 주변 영역(NPXA)에 배치될 수 있다. 제2 컬러 필터(CF2)에는 복수의 개구부들이 정의될 수 있다. 복수의 개구부들은 제1 화소 영역(PXA1) 및 제3 화소 영역(PXA3)을 정의할 수 있다. 제1 컬러 필터(CF1)는 제1 화소 영역(PXA1)과 중첩하며 배치되고, 제3 컬러 필터(CF3)는 제3 화소 영역(PXA3)과 중첩하며 배치될 수 있다.
주변 영역(NPXA)에서 분할 격벽(BW) 위에는 제3 컬러 필터(CF3)가 배치될 수 있다. 제3 컬러 필터(CF3) 위에는 제1 컬러 필터(CF1)가 배치될 수 있다. 제1 컬러 필터(CF1) 위에는 제2 컬러 필터(CF2)가 배치될 수 있다.
제1 내지 제3 컬러 필터들(CF1, CF2, CF3) 각각은 특정한 파장범위의 광을 투과시키고, 해당 파장범위 외의 광은 차단시킨다. 제1 내지 제3 컬러 필터들(CF1, CF2, CF3) 각각은 베이스 수지 및 베이스 수지에 분산된 염료 및/또는 안료를 포함한다. 베이스 수지는 염료 및/또는 안료가 분산되는 매질로서, 일반적으로 바인더로 지칭될 수 있는 다양한 수지 조성물로 이루어질 수 있다.
제1 컬러 필터(CF1)는 제1 컬러광을 투과시키고, 제2 컬러 필터(CF2)는 발광층(EML)으로부터 제공된 소스광을 투과시키고, 제3 컬러 필터(CF3)는 제3 컬러광을 투과시킬 수 있다. 예를 들어, 제1 컬러 필터(CF1)는 적색 컬러 필터이고, 제2 컬러 필터(CF2)는 청색 컬러 필터이고, 제3 컬러 필터(CF3)는 녹색 컬러 필터일 수 있다. 본 발명의 일 실시예에서, 제1 컬러 필터(CF1) 및 제3 컬러 필터(CF3)는 황색 컬러 필터일 수 있다. 이 경우, 제1 컬러 필터(CF1)와 제3 컬러 필터(CF3)는 서로 연결되어 제공될 수도 있다.
제1 컬러 필터(CF1)는 제2 컬러 필터(CF2)에 인접하여 배치될 수 있다. 제3 컬러 필터(CF3)는 제1 컬러 필터(CF1), 및 제2 컬러 필터(CF2)와 중첩될 수 있다. 복수의 컬러 필터들(CF1, CF2, CF3) 모두가 중첩하는 영역은 광을 차단시킬 수 있다. 이 경우, 차광성 물질을 포함하는 블랙 매트리스(미도시)를 포함하지 않을 수 있다. 복수의 컬러 필터들(CF1, CF2, CF3) 모두가 중첩하는 영역은 주변 영역(NPXA)에 대응할 수 있고, 분할 격벽(BW)과 대응될 수 있다. "대응된다"는 것은 표시 패널(DP)의 두께 방향(DR3)에서 보았을 때 두 구성이 중첩한다는 것을 의미하며 동일한 면적으로 제한되지 않는다.
제1 절연층(200-1)은 제1 컬러 필터(CF1), 제2 컬러 필터(CF2), 및 제3 컬러 필터(CF3) 아래에 배치되며, 제1 컬러 필터(CF1), 제2 컬러 필터(CF2), 및 제3 컬러 필터(CF3)를 커버할 수 있다. 제2 절연층(200-2)은 제1 절연층(200-1)을 커버하며 하측에 평탄면을 제공할 수 있다. 제1 절연층(200-1)은 무기막이고, 제2 절연층(200-2)은 유기막일 수 있다. 다만, 이는 예시적인 것으로 본 발명의 일 실시예에 따른 제2 절연층(200-2)은 생략될 수도 있다.
분할 격벽(BW)은 제2 절연층(200-2) 아래에 배치될 수 있다. 분할 격벽(BW)은 주변 영역(NPXA)에 배치될 수 있다. 분할 격벽(BW)에는 복수의 제1 개구부들(BW-OP1)이 정의될 수 있다. 분할 격벽(BW)은 소정의 값 이하의 투과율을 갖는 물질을 포함할 수 있다. 예를 들어, 분할 격벽(BW)은 차광성 물질을 포함할 수 있으며, 예를 들어, 통상의 블랙 성분을 포함할 수 있다. 분할 격벽(BW)은 베이스 수지에 혼합된 블랙 염료, 블랙 안료를 포함할 수 있다. 예를 들어, 분할 격벽(BW)은 프로필렌 글리콜 메틸 에테르 아세테이트(propylene glycol methyl ether acetate), 3-메톡시부틸 아세테이트(3-methoxy-n-butyl acetate), 아크릴레이트 모노머(acrylate monomer), 아크릴 모노머(acryl320 monomer), 유기 안료(organ320 pigment), 및 아크릴레이트 에스터(acrylate ester) 중 적어도 어느 하나를 포함할 수 있다.
분할 격벽(BW)의 하면(BW-B)은 박막 봉지층(TFE)과 마주하는 면에 정의될 수 있다.
복수의 제1 개구부들(BW-OP1)은 제1 화소 영역(PXA1), 제2 화소 영역(PXA2), 및 제3 화소 영역(PXA3)에 각각 대응될 수 있다. 복수의 제1 개구부들(BW-OP1)은 제1 발광 영역(EA1), 제2 발광 영역(EA2), 및 제3 발광 영역(EA3)에 각각 대응될 수 있다. "대응된다"는 것은 표시 패널(DP)의 두께 방향(DR3)에서 보았을 때 두 구성이 중첩한다는 것을 의미하며 동일한 면적으로 제한되지 않는다.
제1 광 제어 패턴(WC1)은 복수의 제1 개구부들(BW-OP1) 중 일 개구 내 측에 배치되며, 소스광을 제1 컬러광으로 변환할 수 있다. 제2 광 제어 패턴(WC2)은 복수의 제1 개구부들(BW-OP1) 중 일 개구 내 측에 배치되며, 소스광을 투과시킬 수 있다. 제3 광 제어 패턴(WC3)은 복수의 제1 개구부들(BW-OP1) 중 일 개구 내 측에 배치되며, 소스광을 제2 컬러광을 변환할 수 있다.
제1 광 제어 패턴(WC1), 제2 광 제어 패턴(WC2), 및 제3 광 제어 패턴(WC3) 각각은 잉크젯 공정에 의해 형성될 수 있다. 분할 격벽(BW)에 의해 정의된 공간, 예를 들어 복수의 제1 개구부들(BW-OP1) 각각으로 조성물들이 제공되어 제1 광 제어 패턴(WC1), 제2 광 제어 패턴(WC2), 및 제3 광 제어 패턴(WC3)이 형성될 수 있다.
제1 광 제어 패턴(WC1) 및 제3 광 제어 패턴(WC3) 각각은 베이스 수지, 양자점, 및 산란 입자를 포함할 수 있고, 제2 광 제어 패턴(WC2)은 베이스 수지 및 산란 입자를 포함할 수 있다. 다만, 이는 예시적인 것으로 본 발명의 일 실시예에 따른 제1 광 제어 패턴(WC1), 제2 광 제어 패턴(WC2), 및 제3 광 제어 패턴(WC3) 각각은 베이스 수지 및 산란 입자를 포함하고, 제1 광 제어 패턴(WC1), 제2 광 제어 패턴(WC2), 및 제3 광 제어 패턴(WC3) 중 적어도 두 개의 패턴들은 양자점을 포함할 수 있다. 본 발명의 일 실시예에서, 산란 입자는 제1 광 제어 패턴(WC1), 제2 광 제어 패턴(WC2), 및 제3 광 제어 패턴(WC3) 중 어느 하나로부터 생략될 수도 있다.
베이스 수지는 양자점, 또는 산란 입자가 분산되는 매질로서, 일반적으로 바인더로 지칭될 수 있는 다양한 수지 조성물로 이루어질 수 있다. 다만, 그에 제한되는 것은 아니며, 본 명세서에서 양자점을 분산 배치시킬 수 있는 매질이면 그 명칭, 추가적인 다른 기능, 구성 물질 등에 상관없이 베이스 수지로 지칭될 수 있다. 베이스 수지는 고분자 수지일 수 있다. 예를 들어, 베이스 수지는 아크릴계 수지, 우레탄계 수지, 실리콘계 수지, 에폭시계 수지 등일 수 있다. 베이스 수지는 투명 수지일 수 있다.
산란 입자는 티타늄옥사이드(TiO2) 또는 실리카계 나노 입자 등일 수 있다. 산란 입자는 입사된 광을 산란시켜 외부로 제공되는 광량을 증가시킬 수 있다. 본 발명의 일 실시예에서, 제1 광 제어 패턴(WC1) 및 제3 광 제어 패턴(WC3) 중 적어도 어느 하나는 산란 입자를 포함하지 않을 수도 있다.
양자점은 입사되는 광의 파장을 변환하는 입자일 수 있다. 양자점은 수 나노미터 크기의 결정 구조를 가진 물질로, 수백에서 수천 개 정도의 원자로 구성되며, 작은 크기로 인해 에너지 밴드 갭(band gap)이 커지는 양자 구속(quantum confinement) 효과를 나타낸다. 양자점에 밴드 갭보다 에너지가 높은 파장의 빛이 입사하는 경우, 양자점은 그 빛을 흡수하여 들뜬 상태로 되고, 특정 파장의 광을 방출하면서 바닥 상태로 떨어진다. 방출된 파장의 빛은 밴드 갭에 해당되는 값을 갖는다. 양자점은 그 크기와 조성 등을 조절하면 양자 구속 효과에 의한 발광 특성을 조절할 수 있다.
양자점들 각각의 코어는 II-VI족 화합물, III-V족 화합물, III-VI족 화합물, I-III-VI족 화합물, IV-VI족 화합물, IV족 원소, IV족 화합물 및 이들의 조합에서 선택될 수 있다.
II-VI족 화합물은 CdSe, CdTe, CdS, ZnS, ZnSe, ZnTe, ZnO, HgS, HgSe, HgTe, MgSe, MgS 및 이들의 혼합물로 이루어진 군에서 선택되는 이원소 화합물; CdSeS, CdSeTe, CdSTe, ZnSeS, ZnSeTe, ZnSTe, HgSeS, HgSeTe, HgSTe, CdZnS, CdZnSe, CdZnTe, CdHgS, CdHgSe, CdHgTe, HgZnS, HgZnSe, HgZnTe, MgZnSe, MgZnS 및 이들의 혼합물로 이루어진 군에서 선택되는 삼원소 화합물; 및 HgZnTeS, CdZnSeS, CdZnSeTe, CdZnSTe, CdHgSeS, CdHgSeTe, CdHgSTe, HgZnSeS, HgZnSeTe, HgZnSTe 및 이들의 혼합물로 이루어진 군에서 선택되는 사원소 화합물로 이루어진 군에서 선택될 수 있다.
III-VI족 화합물은 In2S3, In2Se3 등과 같은 이원소 화합물; InGaS3, InGaSe3 등과 같은 삼원소 화합물; 또는 이의 임의의 조합을 포함할 수 있다.
I-III-VI족 화합물은 AgInS, AgInS2, CuInS, CuInS2, AgGaS2, CuGaS2 CuGaO2, AgGaO2, AgAlO2 및 이들의 혼합물로 이루어진 군에서 선택되는 삼원소 화합물, 또는 AgInGaS2, CuInGaS2 등의 사원소 화합물로부터 선택될 수 있다.
III-V족 화합물은 GaN, GaP, GaAs, GaSb, AlN, AlP, AlAs, AlSb, InN, InP, InAs, InSb 및 이들의 혼합물로 이루어진 군에서 선택되는 이원소 화합물; GaNP, GaNAs, GaNSb, GaPAs, GaPSb, AlNP, AlNAs, AlNSb, AlPAs, AlPSb, InGaP, InAlP, InNP, InNAs, InNSb, InPAs, InPSb 및 이들의 혼합물로 이루어진 군에서 선택되는 삼원소 화합물; 및 GaAlNP, GaAlNAs, GaAlNSb, GaAlPAs, GaAlPSb, GaInNP, GaInNAs, GaInNSb, GaInPAs, GaInPSb, InAlNP, InAlNAs, InAlNSb, InAlPAs, InAlPSb 및 이들의 혼합물로 이루어진 군에서 선택되는 사원소 화합물로 이루어진 군에서 선택될 수 있다. 한편, III-V족 화합물은 II족 금속을 더 포함할 수 있다. 예를 들어, III- II-V족 화합물로 InZnP 등이 선택될 수 있다.
IV-VI족 화합물은 SnS, SnSe, SnTe, PbS, PbSe, PbTe 및 이들의 혼합물로 이루어진 군에서 선택되는 이원소 화합물; SnSeS, SnSeTe, SnSTe, PbSeS, PbSeTe, PbSTe, SnPbS, SnPbSe, SnPbTe 및 이들의 혼합물로 이루어진 군에서 선택되는 삼원소 화합물; 및 SnPbSSe, SnPbSeTe, SnPbSTe 및 이들의 혼합물로 이루어진 군에서 선택되는 사원소 화합물로 이루어진 군에서 선택될 수 있다. IV족 원소로는 Si, Ge 및 이들의 혼합물로 이루어진 군에서 선택될 수 있다. IV족 화합물로는 S320, SiGe 및 이들의 혼합물로 이루어진 군에서 선택되는 이원소 화합물일 수 있다.
이때, 이원소 화합물, 삼원소 화합물 또는 사원소 화합물은 균일한 농도로 입자 내에 존재하거나, 농도 분포가 부분적으로 다른 상태로 나누어져 동일 입자 내에 존재하는 것일 수 있다. 또한 하나의 양자점이 다른 양자점을 둘러싸는 코어/쉘 구조를 가질 수도 있다. 코어와 쉘의 계면은 쉘에 존재하는 원소의 농도가 중심으로 갈수록 낮아지는 농도 구배(gradient)를 가질 수 있다.
몇몇 실시예에서, 양자점들은 전술한 나노 결정을 포함하는 코어 및 상기 코어를 둘러싸는 쉘을 포함하는 코어-쉘 구조를 가질 수 있다. 상기 양자점들의 쉘은 상기 코어의 화학적 변성을 방지하여 반도체 특성을 유지하기 위한 보호층 역할 및/또는 양자점들에 전기 영동 특성을 부여하기 위한 차징층(charging layer)의 역할을 수행할 수 있다. 상기 쉘은 단층 또는 다중층일 수 있다. 코어와 쉘의 계면은 쉘에 존재하는 원소의 농도가 중심으로 갈수록 낮아지는 농도 구배(gradient)를 가질 수 있다. 상기 양자점들의 쉘의 예로는 금속 또는 비금속의 산화물, 반도체 화합물 또는 이들의 조합 등을 들 수 있다.
예를 들어, 상기 금속 또는 비금속의 산화물은 SiO2, Al2O3, TiO2, ZnO, MnO, Mn2O3, Mn3O4, CuO, FeO, Fe2O3, Fe3O4, CoO, Co3O4, NiO 등의 이원소 화합물, 또는 MgAl2O4, CoFe2O4, NiFe2O4, CoMn2O4등의 삼원소 화합물을 예시할 수 있으나 본 발명이 이에 제한되는 것은 아니다.
또, 상기 반도체 화합물은 CdS, CdSe, CdTe, ZnS, ZnSe, ZnTe, ZnSeS, ZnTeS, GaAs, GaP, GaSb, HgS, HgSe, HgTe, InAs, InP, InGaP, InSb, AlAs, AlP, AlSb등을 예시할 수 있으나 본 발명이 이에 제한되는 것은 아니다.
양자점들은 약 45nm 이하, 바람직하게는 약 40nm 이하, 더욱 바람직하게는 약 30nm 이하의 발광 파장 스펙트럼의 반치폭(full width of half maximum, FWHM)을 가질 수 있으며, 이 범위에서 색순도나 색재현성을 향상시킬 수 있다. 또한 이러한 양자점들을 통해 발광되는 광은 전 방향으로 방출되는바, 광 시야각이 향상될 수 있다.
또한, 양자점들의 형태는 당 분야에서 일반적으로 사용하는 형태의 것으로 특별히 한정하지 않지만, 보다 구체적으로 구형, 피라미드형, 다중 가지형(multi-arm), 또는 입방체(cub320)의 나노 입자, 나노 튜브, 나노와이어, 나노 섬유, 나노 판상 입자 등의 형태의 것을 사용할 수 있다.
양자점들은 입자 크기에 따라 방출하는 광의 색상을 조절 할 수 있으며, 이에 따라 양자점들은 청색, 적색, 녹색 등 다양한 발광 색상을 가질 수 있다.
제3 절연층(200-3)은 분할 격벽(BW), 제1 광 제어 패턴(WC1), 제2 광 제어 패턴(WC2), 및 제3 광 제어 패턴(WC3)을 커버할 수 있다. 예를 들어, 제3 절연층(200-3)은 분할 격벽(BW), 제1 광 제어 패턴(WC1), 제2 광 제어 패턴(WC2), 및 제3 광 제어 패턴(WC3)을 밀봉하는 무기막일 수 있다.
도 5는 본 발명의 일 실시예에 따른 메인 회로 기판을 도시한 블록도이다.
도 3 및 도 5를 참조하면, 메인 회로 기판(370)은 전원 생성부(371), 제1 전원 측정부(372), 제2 전원 측정부(373), 전체 로드 산출부(374), 제1 로드 산출부(375), 제2 로드 산출부(376), 목표 전류 설정부(377), 및 과전류 보호부(378)를 포함할 수 있다.
전원 생성부(371)는 전원(ELVDD)을 생성할 수 있다. 전원 생성부(371)는 표시 패널(DP)에 전원(ELVDD)을 제공할 수 있다.
제1 전원 측정부(372)는 제1 회로 케이블(350) 및 전원 생성부(371)와 전기적으로 연결될 수 있다. 제1 전원 측정부(372)는 제1 영역(AR1)에 제공되는 전원의 제1 전류(RSC)를 측정할 수 있다. 제1 전류(RSC)는 제1 전원 패드(PD1-1)를 통해 전원 라인(PL)으로 제공될 수 있다.
제2 전원 측정부(373)는 제2 회로 케이블(360) 및 전원 생성부(371)와 전기적으로 연결될 수 있다. 제2 전원 측정부(373)는 제2 영역(AR2)에 제공되는 전원의 제2 전류(LSC)를 측정할 수 있다. 제2 전류(LSC)는 제1 전원 패드(PD1-2)를 통해 전원 라인(PL)으로 제공될 수 있다.
본 발명과 달리, 전원(ELVDD)을 하나의 배선으로 전원 라인(PL)에 전달하는 경우, 상기 배선에는 전원(ELVDD)의 높은 전압 레벨으로 인해 높은 전류가 흐를 수 있다. 이로 인해, 상기 배선이 손상될 수 있다. 전원(ELVDD)는 상기 배선을 통해 전원 라인(PL)에 전달될 수 있다. 따라서, 전원 라인(PL)이 손상될 수 있다. 하지만, 본 발명에 따르면, 전원(ELVDD)은 제1 전류(RSC) 및 제2 전류(LSC)로 병렬로 나누어져 전원 라인(PL)에 제공될 수 있다. 제1 전류(RSC)는 제1 회로 케이블(350), 제1 회로 기판(330), 및 복수의 제1 회로 필름들(311)을 통해 전원 라인(PL)에 전달될 수 있다. 제2 전류(LSC)는 제2 회로 케이블(360), 제2 회로 기판(340), 및 복수의 제2 회로 필름들(312)을 통해 전원 라인(PL)에 전달될 수 있다. 제1 전류(RSC) 및 제2 전류(LSC)로 나누어 전원(ELVDD)을 전원 라인(PL)에 전달하는 경우, 하나의 배선으로 전원 라인(PL)에 전달하는 경우에 비해 낮은 전류로 표시 패널(DP)에 전원(ELVDD)을 전달할 수 있다. 즉, 복수의 제1 회로 필름들(311), 복수의 제2 회로 필름들(312), 제1 회로 기판(330), 제2 회로 기판(340), 제1 회로 케이블(350), 제2 회로 케이블(360), 및 메인 회로 기판(370) 각각의 배선 및 전원 배선(PL)의 손상이 방지될 수 있다. 따라서, 신뢰성이 향상된 전자 장치(1000)를 제공할 수 있다.
전체 로드 산출부(374)는 영상 신호(RGB)를 수신할 수 있다. 전체 로드 산출부(374)는 영상 신호(RGB)를 근거로 표시 패널(DP)의 로드를 출력할 수 있다. 이 때 상기 로드는 표시 패널(DP)에서 발광하는 화소의 비율 등을 지칭할 수 있다. 예를 들어, 표시 패널(DP)이 풀 화이트로 발광하는 경우, 상기 로드는 100%로 설정될 수 있다. 전체 로드 산출부(374)는 영상 신호(RGB)를 근거로 전체 로드(TL)를 산출할 수 있다.
전체 로드 산출부(374)는 외부로부터 제한 신호(NPC)를 수신할 수 있다. 전자 장치(1000)는 소비전력을 최소화하기 위해 영상 신호(RGB)의 로드에 대응하여 표시 패널(DP)에 흐르는 전류를 제한할 수 있다. 상기 전류는 제한 신호(NPC)를 근거로 제한될 수 있다. 이는 Net Power Control로 지칭될 수 있다. 제한 신호(NPC)는 전류를 스케일링하기 위한 전류 제어 신호(SF)를 산출하기 위해 사용자로부터 임의로 설정되어 제공될 수 있다. 제한 신호(NPC)는 0보다 크고 1과 동일하거나 낮은 값으로 설정될 수 있다. 예를 들어, 제한 신호(NPC)는 0.2(20%)로 제공될 수 있다. 다만, 이는 예시적인 것으로 본 발명의 일 실시예에 따른 제한 신호(NPC)는 이에 제한되지 않는다.
전체 로드 산출부(374)는 영상 신호(RGB)의 전체 로드(TL)에 대응하여 표시 패널(DP)의 전류량이 제한되도록 영상 신호(RGB)의 데이터의 비트를 제어할 수 있다. 이는 data scaling으로 지칭될 수 있다. 전체 로드 산출부(374)는 영상 신호(RGB)의 전체 로드(TL) 및 제한 신호(NPC)를 근거로 전류 제어 신호(SF)를 생성할 수 있다. 전류 제어 신호(SF)는 0 내지 1 사이의 값을 가질 수 있으며, 생성된 전류 제어 신호(SF)가 1과 동일하거나 1보다 큰 경우, 전류 제어 신호(SF)는 1로 제한될 수 있다. 제한 신호(NPC)는 사용자에 의해 상수로 제공되고, 전체 로드(TL) 및 상기 전류 제어 신호(SF)는 서로 반비례할 수 있다. 예를 들어, 제한 신호(NPC)가 0.2이고, 상기 로드가 1.0(100%)인 경우, 전류 제어 신호(SF)는 0.2(20%)일 수 있다. 이 경우, 전류에 비례하는 패널 최대 휘도가 600 nit인 경우, 전류 제어 신호(SF)에 의해 로드 최대 발광 휘도는 120 nit가 될 수 있다. 다만, 이는 예시적인 것으로 본 발명의 일 실시예에 따른 전류 제어 신호(SF)는 이에 제한되지 않는다.
제1 로드 산출부(375)는 영상 신호(RGB) 및 전류 제어 신호(SF)를 수신할 수 있다. 제1 로드 산출부(375)는 영상 신호(RGB) 중 제1 영역(AR1)에 대한 영상 신호 및 전류 제어 신호(SF)를 근거로 제1 로드(RL)를 산출할 수 있다. 제1 로드(RL)는 제1 영역(AR1)에 대한 로드를 제공할 수 있다. 제2 로드 산출부(376)는 영상 신호(RGB) 및 전류 제어 신호(SF)를 수신할 수 있다. 제2 로드 산출부(376)는 영상 신호(RGB) 중 제2 영역(AR2)에 대한 영상 신호 및 전류 제어 신호(SF)를 근거로 제2 로드(LL)를 산출할 수 있다 제2 로드(LL)는 제2 영역(AR2)에 대한 로드를 제공할 수 있다. 예를 들어, 제2 로드 산출부(376)는 영상 신호(RGB)로부터 전체 로드(TL)가 1.0(100%)로 판단되고, 제1 로드(RL)가 0.5(50%)인 경우, 제2 영역(AR2)에 대한 상기 영상 신호 및 전류 제어 신호(SF)를 근거로 제2 로드(LL)를 0.5(50%)로 출력할 수 있다. 또는, 제2 로드 산출부(376)는 영상 신호(RGB)로부터 전체 로드(TL)가 0.2(20%)로 판단되고, 제1 로드(RL)가 0.19(19%)인 경우, 제2 영역(AR2)에 대한 상기 영상 신호 및 전류 제어 신호(SF)를 근거로 제2 로드(LL)를 0.01(1%)로 출력할 수 있다.목표 전류 설정부(377)는 전체 로드(TL), 제1 로드(RL), 및 제2 로드(LL)를 수신할 수 있다. 목표 전류 설정부(377)는 전체 로드(TL), 제1 로드(RL), 및 제2 로드(LL)를 근거로 전체 목표 전류(TTC), 제1 목표 전류(RTC), 제2 목표 전류(LTC)를 선택할 수 있다. 전체 목표 전류(TTC)는 표시 패널(DP)에 제공되는 전류를 지칭할 수 있다. 목표 전류 설정부(377)는 사전에 저장된 전체 로드(TL) 및 전체 목표 전류(TTC) 사이의 룩업 테이블을 근거로 전체 목표 전류(TTC)를 선택할 수 있다. 제1 목표 전류(RTC)는 제1 영역(AR1)에 제공되는 전류를 지칭할 수 있다. 목표 전류 설정부(377)는 사전에 저장된 제1 로드(RL) 및 제1 목표 전류(RTC) 사이의 룩업 테이블을 근거로 제1 목표 전류(RTC)를 선택할 수 있다. 제2 목표 전류(LTC)는 제2 영역(AR2)에 제공되는 전류를 지칭할 수 있다. 목표 전류 설정부(377)는 사전에 저장된 제2 로드(LL) 및 제2 목표 전류(LTC) 사이의 룩업 테이블을 근거로 제2 목표 전류(LTC)를 선택할 수 있다.
과전류 보호부(378)는 제1 목표 전류(RTC) 및 제2 목표 전류(LTC)를 근거로 기준 전류(OCP)를 출력할 수 있다.
예를 들어, 기준 전류(OCP)는 외부의 메모리 등에 룩업 테이블의 형태로 저장되어 과전류 보호부(378)는 목표 전류(TTC), 제1 목표 전류(RTC), 제2 목표 전류(LTC) 근거로 상황에 적합한 기준 전류(OCP)와 대응될 수 있다.
또는, 기준 전류(OCP)는 제1 목표 전류(RTC) 및 제2 목표 전류(LTC) 각각으로부터 소정의 비율만큼 곱하여 산출될 수 있다. 예를 들어, 과전류 보호부(378)는 기준 전류(OCP)의 마진을 20%로 설정할 수 있다. 이 경우, 과전류 보호부(378)는 제1 목표 전류(RTC) 및 제2 목표 전류(LTC) 각각의 120%에 해당하는 전류를 기준 전류(OCP)로 설정할 수 있다.
다만, 이는 예시적인 것으로 본 발명의 일 실시예에 따른 기준 전류(OCP)를 산출하는 방법은 이에 제한되지 않는다. 예를 들어, 기준 전류(OCP)는 제1 목표 전류(RTC) 및 제2 목표 전류(LTC)에 관계없이 사전에 정해진 소정의 전류값을 가질 수 있다. 예를 들어, 기준 전류(OCP)는 4mA(milliampere)로 설정될 수 있다.
기준 전류(OCP)는 전체 기준 전류, 제1 기준 전류, 및 제2 기준 전류를 포함할 수 있다. 상기 제1 기준 전류는 제1 영역(AR1)에 대한 기준 전류를 산출한 것일 수 있다. 상기 제2 기준 전류는 제2 영역(AR2)에 대한 기준 전류를 산출한 것일 수 있다. 기준 전류(OCP)는 제1 전류(RSC) 또는 제2 전류(LSC)가 과전류 상태인지 여부를 판단하기 위한 기준을 제공할 수 있다.
과전류 보호부(378)는 제1 전류(RSC) 및 제2 전류(LSC) 각각과 기준 전류(OCP)를 근거로 전원(ELVDD)를 차단할지 여부를 판단할 수 있다. 과전류 보호부(378)는 표시 패널(DP)의 제1 영역(AR1) 및 제2 영역(AR2)에 각각 제공될 제1 목표 전류(RTC) 및 제2 목표 전류(LTC)를 근거로 제공된 기준 전류(OCP)와 실제로 측정된 제1 전류(RSC) 및 제2 전류(LSC)를 비교하여 과전류 여부를 판단하고, 전원(ELVDD)의 차단 여부를 판단할 수 있다. 전원(ELVDD)를 차단해야 하는 경우, 과전류 보호부(378)는 보호 신호(PS)를 생성할 수 있다. 보호 신호(PS)는 전원 생성부(371)에서 생성된 전원(ELVDD)을 차단하여 표시 패널(DP)에 과전류가 인가되는 것을 방지할 수 있다. 전자 장치(1000)는 보호 신호(PS)를 통해 표시 패널(DP)을 보호할 수 있다.
도 6은 본 발명의 일 실시예에 따른 로드 대 전류의 그래프를 도시한 것이다.
도 5 및 도 6을 참조하면, 과전류 보호부(378)는 기준 전류(OCP), 전체 목표 전류(TTC), 제1 전류(RSC), 및 제2 전류(LSC)를 비교할 수 있다.
정상 상태에서 기준 전류(OCP)는 제1 전류(RSC) 및 제2 전류(LSC) 각각 보다 클 수 있다. 예를 들어, 전체 목표 전류(TTC)는 제1 전류(RSC) 및 제2 전류(LSC)의 합일 수 있다. 기준 전류(OCP)는 전체 목표 전류(TTC)보다 클 수 있다. 기준 전류(OCP)는 제1 전류(RSC) 및 제2 전류(LSC)의 합보다 클 수 있다.
과전류 보호부(378)는 기준 전류(OCP)가 제1 전류(RSC) 및 제2 전류(LSC) 각각 보다 크면 전원(ELVDD)을 차단하지 않을 수 있다.
본 발명에 따르면, 전자 장치(1000)는 표시 패널(DP)에 제공되는 전류의 과전류 여부를 용이하게 판단할 수 있다. 과전류 보호부(378)는 기준 전류(OCP)를 실시간으로 측정되는 제1 전류(RSC)와 제2 전류(LSC)와 비교하여 전원(ELVDD)의 차단 여부를 판단할 수 있다. 과전류 보호부(378)는 표시 패널(DP)에 과전류가 제공되는 것을 방지할 수 있다. 과전류 보호부(378)는 상기 과전류로 인해 전원 라인(PL)이 열화(burnt)되어 소손되는 현상을 방지할 수 있다. 즉, 전원 라인(PL)의 안정성이 확보될 수 있다. 따라서, 신뢰성이 향상된 전자 장치(1000)를 제공할 수 있다.
도 7은 본 발명의 일 실시예에 따른 전자 장치를 도시한 평면도이고, 도 8은 본 발명의 일 실시예에 따른 로드 대 전류의 그래프를 도시한 것이다. 도 7에서는 제2 회로 케이블(360)이 제2 회로 기판(340)에 오체결된 상태를 예시적으로 도시하였다. 도 7을 설명함에 있어서 도 3을 통해 설명된 구성 요소에 대해서는 동일한 도면 부호를 병기하고 이에 대한 설명은 생략된다.
도 5, 도 7, 및 도 8을 참조하면, 전원 생성부(371)에서 생성된 전원(ELVDD)은 제1 전원 및 제2 전원을 포함할 수 있다.
전자 장치(1000)의 제조 공정에서 제2 회로 케이블(360)이 제2 회로 기판(340)에 오체결되면 제2 회로 케이블(360)의 제1 전원 패드(PD1-2)의 저항이 증가될 수 있다.
상기 제1 전원은 제1 회로 케이블(350)을 통해 제1 영역(AR1)에 제공될 수 있다. 상대적으로 저항이 낮은 제1 회로 기판(330)으로 흐르는 제1 전류(RSC-1)의 전류량이 증가할 수 있다.
상기 제2 전원은 제2 회로 케이블(360)을 통해 제2 영역(AR2)에 제공될 수 있다. 상대적으로 저항이 높은 제2 회로 기판(340)으로 흐르는 제2 전류(LSC-1)의 전류량이 감소할 수 있다.
즉, 제2 회로 케이블(360)의 오체결로 인해 전원(ELVDD)을 전달하는 연성 회로 필름의 전류가 제1 회로 케이블(350)로 비정상적으로 쏠리는 현상이 발생될 수 있다.
제1 전원 측정부(372)는 제1 전류(RSC-1)를 측정할 수 있다. 예를 들어, 정상 상태에서의 전자 장치(1000)의 제1 전류(RSC, 도 3 참조)는 0.8A(ampere)이지만, 오체결된 상태에서의 전자 장치(1000)의 제1 전류(RSC-1)는 최대 10.8A까지 증가할 수 있다.
제2 전원 측정부(373)는 제2 전류(LSC-1)를 측정할 수 있다.
과전류 보호부(378)는 제1 전원 측정부(372) 및 제2 전원 측정부(373)로부터 제1 전류(RSC-1) 및 제2 전류(LSC-1)를 각각 수신할 수 있다. 과전류 보호부(378)는 제1 전류(RSC-1) 및 제2 전류(LSC-1) 각각과 기준 전류(OCP)를 근거로 전원(ELVDD)를 차단할지 여부를 판단할 수 있다.
과전류 보호부(378)는 기준 전류(OCP), 전체 목표 전류(TTC), 제1 전류(RSC-1), 및 제2 전류(LSC-1)를 비교할 수 있다.
제2 회로 케이블(360)이 오체결된 상태에서 제1 전류(RSC-1)는 기준 전류(OCP)보다 클 수 있다.
과전류 보호부(378)는 제1 전류(RSC-1) 또는 제2 전류(LSC-1) 중 적어도 하나가 기준 전류(OCP)보다 큰 경우, 보호 신호(PS)를 생성할 수 있다. 보호 신호(PS)는 전원 생성부(371)에서 생성된 전원(ELVDD)을 차단할 수 있다. 과전류 보호부(378)는 표시 패널(DP)에 과전류(IEL1)가 인가되는 것을 방지할 수 있다.
과전류 보호부(378)는 과전류(IEL1) 여부를 근거로 제1 회로 케이블(350) 및 제2 회로 케이블(360)의 연결 여부를 판단할 수 있다.
본 발명에 따르면, 전자 장치(1000)는 표시 패널(DP)에 제공되는 전류의 과전류 여부를 용이하게 판단할 수 있다. 과전류 보호부(378)는 기준 전류(OCP)를 실시간으로 측정되는 제1 전류(RSC-1) 및 제2 전류(LSC-1)와 비교하여 전원(ELVDD)의 차단 여부를 판단할 수 있다. 과전류 보호부(378)는 보호 신호(PS)를 통해 전원 생성부(371)의 전원(ELVDD)를 차단할 수 있다. 과전류 보호부(378)는 표시 패널(DP)에 과전류(IEL1)가 제공되는 것을 방지할 수 있다. 과전류 보호부(378)는 과전류(IEL1)로 인해 복수의 패드들(PD) 및 전원 라인(PL)이 열화(burnt)되는 현상을 방지할 수 있다. 즉, 제1 영역(AR1) 및 제2 영역(AR2) 사이의 과전류(IEL1)가 흐를 수 있는 영역(AA)에 소손이 발생되는 현상을 방지할 수 있다. 따라서, 신뢰성이 향상된 전자 장치(1000)를 제공할 수 있다.
또한, 본 발명에 따르면, 과전류 보호부(378)는 전자 장치(1000)의 검사 단계에서 과전류(IEL1) 인가 여부를 판단할 수 있다. 과전류 보호부(378)는 과전류(IEL1) 여부를 근거로 제1 회로 케이블(350) 및 제2 회로 케이블(360)의 연결 여부를 판단하여 사용자에게 제공할 수 있다. 전자 장치(1000)의 제조 공정에서 제2 회로 케이블(360)이 제2 회로 기판(340)에 오체결되는 경우, 전자 장치(1000)의 검사 과정에서 과전류 보호부(378)는 이를 용이하게 판단할 수 있다. 사용자는 제2 회로 케이블(360) 및 제2 회로 기판(340)의 오체결을 용이하게 감지하고, 제2 회로 케이블(360) 및 제2 회로 기판(340)이 정상적으로 결합될 수 있도록 해결할 수 있다. 사용자는 제2 회로 케이블(360) 및 제2 회로 기판(340)을 다시 체결하고, 전자 장치(1000)가 정상적으로 동작하도록 제어할 수 있다. 따라서, 신뢰성이 향상된 전자 장치(1000)를 제공할 수 있다.
도 9는 본 발명의 일 실시예에 따른 전자 장치를 도시한 평면도이고, 도 10은 본 발명의 일 실시예에 따른 로드 대 전류의 그래프를 도시한 것이다. 도 9에서는 제1 회로 케이블(350)이 제1 회로 기판(330)에 오체결된 상태를 예시적으로 도시하였다. 도 9를 설명함에 있어서 도 3 및 도 7을 통해 설명된 구성 요소에 대해서는 동일한 도면 부호를 병기하고 이에 대한 설명은 생략된다.
도 5, 도 9, 도 10을 참조하면, 전자 장치(1000)의 제조 공전에서 제1 회로 케이블(350)이 제1 회로 기판(330)에 오체결되면 제1 회로 케이블(350)의 제1 전원 패드(PD1-1)의 저항이 증가될 수 있다.
전원(ELVDD)의 제1 전원은 제1 회로 케이블(350)을 통해 제1 영역(AR1)에 제공될 수 있다. 상대적으로 저항이 높은 제1 회로 기판(330)으로 흐르는 제1 전류(RSC-2)의 전류량이 감소할 수 있다.
전원(ELVDD)의 제2 전원은 제2 회로 케이블(360)을 통해 제2 영역(AR2)에 제공될 수 있다. 상대적으로 저항이 낮은 제2 회로 기판(340)으로 흐르는 제2 전류(LSC-2)의 전류량이 증가할 수 있다.
즉, 제1 회로 케이블(350)의 오체결로 인해 전원(ELVDD)을 전달하는 연성 회로 필름의 전류가 제2 회로 케이블(360)으로 비정상적으로 쏠리는 현상이 발생될 수 있다.
제1 전원 측정부(372)는 제1 전류(RSC-2)를 측정할 수 있다.
제2 전원 측정부(373)는 제2 전류(LSC-2)를 측정할 수 있다. 예를 들어, 정상 상태에서의 전자 장치(1000)의 제2 전류(LSC, 도 3 참조)는 0.8A일 수 있고, 오체결된 상태에서의 전자 장치(1000)의 제2 전류(LSC-2)는 최대 10.8A까지 증가할 수 있다.
과전류 보호부(378)는 제1 전원 측정부(372) 및 제2 전원 측정부(373)로부터 제1 전류(RSC-2) 및 제2 전류(LSC-2)를 각각 수신할 수 있다. 과전류 보호부(378)는 제1 전류(RSC-2) 및 제2 전류(LSC-2) 각각과 기준 전류(OCP)를 근거로 전원(ELVDD)를 차단할지 여부를 판단할 수 있다.
과전류 보호부(378)는 기준 전류(OCP), 전체 목표 전류(TTC), 제1 전류(RSC-2), 및 제2 전류(LSC-2)를 비교할 수 있다.
제2 회로 케이블(360)이 오체결된 상태에서 제1 전류(RSC-2)는 기준 전류(OCP)보다 클 수 있다.
과전류 보호부(378)는 제1 전류(RSC-2) 또는 제2 전류(LSC-2) 중 적어도 하나가 기준 전류(OCP)보다 큰 경우, 보호 신호(PS)를 생성할 수 있다. 보호 신호(PS)는 전원 생성부(371)에서 생성된 전원(ELVDD)을 차단할 수 있다. 과전류 보호부(378)는 표시 패널(DP)에 과전류(IEL2)가 인가되는 것을 방지할 수 있다.
본 발명에 따르면, 전자 장치(1000)는 표시 패널(DP)에 제공되는 전류의 과전류 여부를 용이하게 판단할 수 있다. 과전류 보호부(378)는 기준 전류(OCP)를 실시간으로 측정되는 제1 전류(RSC-2) 및 제2 전류(LSC-2)와 비교하여 전원(ELVDD)의 차단 여부를 판단할 수 있다. 과전류 보호부(378)는 보호 신호(PS)를 통해 전원 생성부(371)의 전원(ELVDD)를 차단할 수 있다. 과전류 보호부(378)는 표시 패널(DP)에 과전류(IEL2)가 제공되는 것을 방지할 수 있다. 과전류 보호부(378)는 과전류(IEL2)로 인해 복수의 패드들(PD) 및 전원 라인(PL)이 열화(burnt)되는 현상을 방지할 수 있다. 즉, 제1 영역(AR1) 및 제2 영역(AR2) 사이의 과전류(IEL2)가 흐를 수 있는 영역(AA)에 소손이 발생되는 현상을 방지할 수 있다. 따라서, 신뢰성이 향상된 전자 장치(1000)를 제공할 수 있다.
또한, 본 발명에 따르면, 과전류 보호부(378)는 전자 장치(1000)의 검사 단계에서 과전류(IEL2) 여부를 판단할 수 있다. 과전류 보호부(378)는 과전류(IEL2) 인가 여부를 근거로 제1 회로 케이블(350) 및 제2 회로 케이블(360)의 연결 여부를 판단하여 사용자에게 제공할 수 있다. 전자 장치(1000)의 제조 공정에서 제1 회로 케이블(350)이 제1 회로 기판(330)에 오체결되는 경우, 전자 장치(1000)의 검사 과정에서 과전류 보호부(378)는 이를 용이하게 판단할 수 있다. 사용자는 제1 회로 케이블(350) 및 제1 회로 기판(330)의 오체결을 용이하게 감지하고, 제1 회로 케이블(350) 및 제1 회로 기판(330)이 정상적으로 결합되도록 해결할 수 있다. 사용자는 제1 회로 케이블(350) 및 제1 회로 기판(330)을 다시 체결하고, 전자 장치(1000)가 정상적으로 동작하도록 제어할 수 있다. 따라서, 신뢰성이 향상된 전자 장치(1000)를 제공할 수 있다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다.
1000: 전자 장치 DP: 표시 패널
370: 메인 회로 기판 371: 전원 생성부
372: 제1 전원 측정부 373: 제2 전원 측정부
RSC: 제1 전류 LSC: 제2 전류
378: 과전류 보호부 OCP: 기준 전류
PS: 보호 신호

Claims (20)

  1. 제1 영역 및 상기 제1 영역과 제1 방향으로 인접한 제2 영역을 포함하는 액티브 영역 및 상기 액티브 영역과 인접한 주변 영역이 정의된 표시 패널;
    상기 제1 영역과 전기적으로 연결된 복수의 제1 회로 필름들;
    상기 제2 영역과 전기적으로 연결된 복수의 제2 회로 필름들;
    상기 복수의 제1 회로 필름들과 전기적으로 연결된 제1 회로 기판;
    상기 복수의 제2 회로 필름들과 전기적으로 연결된 제2 회로 기판;
    상기 제1 회로 기판과 전기적으로 연결된 제1 회로 케이블;
    상기 제2 회로 기판과 전기적으로 연결된 제2 회로 케이블; 및
    상기 제1 회로 케이블 및 상기 제2 회로 케이블과 전기적으로 연결되고, 영상 신호를 수신하고 보호 신호를 출력하는 메인 회로 기판을 포함하고,
    상기 메인 회로 기판은,
    상기 표시 패널에 전원을 제공하는 전원 생성부;
    상기 제1 회로 케이블 및 상기 전원 생성부와 전기적으로 연결되고, 상기 제1 회로 케이블 및 상기 제1 회로 기판을 통해 상기 제1 영역에 제공되는 제1 전류를 측정하는 제1 전원 측정부;
    상기 제2 회로 케이블 및 상기 전원 생성부와 전기적으로 연결되고, 상기 제2 회로 케이블 및 상기 제2 회로 기판을 통해 상기 제2 영역에 제공되는 제2 전류를 측정하는 제2 전원 측정부; 및
    상기 제1 전류 및 상기 제2 전류 각각과 상기 영상 신호를 근거로 출력된 기준 전류를 근거로 상기 전원을 차단하는 상기 보호 신호를 출력 여부를 판단하는 과전류 보호부를 포함하는 전자 장치.
  2. 제1 항에 있어서,
    상기 제1 회로 케이블은 상기 전원 생성부와 전기적으로 연결된 제1 전원 패드 및 상기 제1 전원 패드와 상기 제1 방향으로 이격된 복수의 제1 패드를 포함하고,
    상기 제2 회로 케이블은 상기 전원 생성부와 전기적으로 연결된 제2 전원 패드 및 상기 제2 전원 패드와 상기 제1 방향으로 이격된 제2 패드를 포함하며,
    상기 표시 패널은 상기 제1 전원 패드 및 상기 제2 전원 패드와 전기적으로 연결된 전원 라인을 포함하고,
    상기 전원 라인은 상기 제1 방향으로 연장된 전자 장치.
  3. 제2 항에 있어서,
    상기 제1 전원 패드에는 상기 제1 전류가 제공되고,
    상기 제2 전원 패드에는 상기 제2 전류가 제공되는 전자 장치.
  4. 제1 항에 있어서,
    상기 복수의 제1 회로 필름들 및 상기 복수의 제2 회로 필름들 각각에 실장된 구동칩을 더 포함하는 전자 장치.
  5. 제1 항에 있어서,
    상기 메인 회로 기판은,
    영상 신호를 수신하고, 상기 영상 신호를 근거로 상기 제1 영역 및 상기 제2 영역에 대한 전류 제어 신호를 생성하며, 상기 영상 신호를 근거로 전체 로드를 산출하는 전체 로드 산출부;
    상기 영상 신호를 수신하고, 상기 영상 신호 및 상기 전류 제어 신호를 근거로 제1 로드를 산출하는 제1 로드 산출부; 및
    상기 영상 신호를 수신하고, 상기 영상 신호 및 상기 전류 제어 신호를 근거로 제2 로드를 산출하는 제2 로드 산출부를 더 포함하는 전자 장치.
  6. 제5 항에 있어서,
    상기 전체 로드, 상기 제1 로드, 및 상기 제2 로드를 근거로 상기 표시 패널에 제공되는 전체 목표 전류, 상기 제1 영역에 제공되는 제1 목표 전류, 및 상기 제2 영역에 제공되는 제2 목표 전류를 산출하고, 상기 전체 목표 전류, 상기 제1 목표 전류, 및 상기 제2 목표 전류를 상기 과전류 보호부에 제공하는 목표 전류 설정부를 더 포함하는 전자 장치.
  7. 제6 항에 있어서,
    상기 과전류 보호부는 상기 제1 목표 전류 및 상기 제2 목표 전류를 근거로 상기 기준 전류를 출력하는 전자 장치.
  8. 제7 항에 있어서,
    상기 기준 전류는 사전에 저장된 상기 제1 목표 전류, 상기 제2 목표 전류, 및 상기 기준 전류 사이의 룩업 테이블을 근거로 전류값이 출력되는 전자 장치.
  9. 제7 항에 있어서,
    상기 기준 전류는 상기 제1 목표 전류 및 상기 제2 목표 전류 각각을 소정의 비율만큼 곱한 전류값을 갖는 전자 장치.
  10. 제1 항에 있어서,
    상기 제1 영역은 상기 액티브 영역의 절반이고, 상기 제2 영역은 상기 액티브 영역의 나머지 절반인 전자 장치.
  11. 제1 항에 있어서,
    상기 기준 전류는 전체 기준 전류, 상기 제1 영역에 대한 제1 기준 전류, 및 상기 제2 영역에 대한 제2 기준 전류를 포함하는 전자 장치.
  12. 제1 항에 있어서,
    상기 기준 전류는 상기 제1 전류 및 상기 제2 전류 각각 보다 큰 전자 장치.
  13. 제1 항에 있어서,
    상기 과전류 보호부는 상기 제1 전류 및 상기 제2 전류 중 적어도 하나가 상기 기준 전류보다 큰 경우, 상기 보호 신호를 출력하는 전자 장치.
  14. 제1 항에 있어서,
    상기 과전류 보호부는 상기 제1 회로 케이블 또는 상기 제2 회로 케이블의 연결 여부를 판단하는 전자 장치.
  15. 제1 영역 및 상기 제1 영역과 제1 방향으로 인접한 제2 영역을 포함하는 액티브 영역 및 상기 액티브 영역과 인접한 주변 영역이 정의된 표시 패널 및 상기 표시 패널과 전기적으로 연결된 상기 표시 패널에 제1 전원 및 제2 전원을 포함하는 전원을 제공하고, 영상 신호를 수신하는 메인 회로 기판을 포함하는 전자 장치를 제공하는 단계;
    상기 제1 영역에 상기 제1 전원을 제공하는 단계;
    상기 제2 영역에 상기 제2 전원을 제공하는 단계;
    상기 제1 전원의 제1 전류를 측정하는 단계;
    상기 제2 전원의 제2 전류를 측정하는 단계; 및
    상기 제1 전류 및 상기 제2 전류 각각과 상기 영상 신호를 근거로 출력된 기준 전류를 근거로 상기 전원을 차단하는 단계를 포함하는 전자 장치 검사 방법.
  16. 제15 항에 있어서,
    영상 신호를 수신하고, 상기 영상 신호를 근거로 상기 제1 영역 및 상기 제2 영역에 대한 전류 제어 신호를 생성하며, 상기 영상 신호를 근거로 전체 로드를 산출하는 단계를 더 포함하는 전자 장치 검사 방법.
  17. 제16 항에 있어서,
    상기 영상 신호를 수신하고, 상기 영상 신호 및 상기 전류 제어 신호를 근거로 제1 로드를 산출하는 단계; 및
    상기 영상 신호를 수신하고, 상기 영상 신호 및 상기 전류 제어 신호를 근거로 제2 로드를 산출하는 단계를 더 포함하는 전자 장치 검사 방법.
  18. 제17 항에 있어서,
    상기 전체 로드를 근거로 상기 표시 패널에 제공되는 전체 목표 전류, 상기 제1 로드를 근거로 상기 제1 영역에 제공되는 제1 목표 전류, 및 상기 제2 로드를 근거로 상기 제2 영역에 제공되는 제2 목표 전류를 산출하는 단계를 더 포함하고,
    상기 전원을 차단하는 단계는 상기 전체 목표 전류, 상기 제1 목표 전류, 및 상기 제2 목표 전류 각각을 근거로 상기 기준 전류를 산출하는 단계를 포함하는 전자 장치 검사 방법.
  19. 제15 항에 있어서,
    상기 전원을 차단하는 단계는 상기 기준 전류가 상기 제1 전류 및 상기 제2 전류 각각 보다 크면 상기 전원을 차단하지 않는 단계를 포함하는 전자 장치 검사 방법.
  20. 제15 항에 있어서,
    상기 전원을 차단하는 단계는 상기 제1 전류 또는 상기 제2 전류 중 적어도 하나가 상기 기준 전류보다 큰 경우, 상기 전원을 차단하는 단계를 포함하는 전자 장치 검사 방법.

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