KR20230148087A - 공통 애노드와 절연된 복수의 캐소드 구조를 가지고 있는 vcsel 기반 광학 소자 및 광학 모듈 - Google Patents
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Abstract
공통 애노드 구조를 갖는 VCSEL 및 VCSEL 어레이를 개시한다.
본 실시예의 일 측면에 의하면, n타입 반도체 기판과 상기 n타입 반도체 기판 상에 형성되며, 기 설정된 반사도를 갖는 n타입 반사부와 정공과 전자를 재결합시켜 광을 발진하는 하나 이상의 활성층과 상기 n타입 반사부와 상기 활성층 중 최하층 사이에 위치하며, 전류의 캐리어 타입을 변경하는 하부 터널링 정션층과 상기 n타입 반사부의 상부에 위치하며, 상기 n타입 반사부와 쌍을 이루어 빛이 공진하도록 유도하는 p타입 반사부와 상기 활성층 중 최상층과 상기 p타입 반사부 사이에 위치하여 전류의 캐리어 타입을 변경하는 상부 터널링 정션층과 양 반사부 사이에 위치하여, 광자 가둠 효과 및 전자 가둠 효과를 제공하여 발진 효율을 향상시키는 산화막층과 상기 p타입 반사부 상부에 위치하며, 상기 p타입 반사부에서 전류가 밖으로 나올 수 있도록 전기적으로 연결하는 p타입 메탈층 및 상기 n타입 반사부와 전기적으로 연결되어 전류를 공급할 수 있도록 하는 n타입 메탈층을 포함하는 것을 특징으로 하는 VCSEL을 제공한다.
본 실시예의 일 측면에 의하면, n타입 반도체 기판과 상기 n타입 반도체 기판 상에 형성되며, 기 설정된 반사도를 갖는 n타입 반사부와 정공과 전자를 재결합시켜 광을 발진하는 하나 이상의 활성층과 상기 n타입 반사부와 상기 활성층 중 최하층 사이에 위치하며, 전류의 캐리어 타입을 변경하는 하부 터널링 정션층과 상기 n타입 반사부의 상부에 위치하며, 상기 n타입 반사부와 쌍을 이루어 빛이 공진하도록 유도하는 p타입 반사부와 상기 활성층 중 최상층과 상기 p타입 반사부 사이에 위치하여 전류의 캐리어 타입을 변경하는 상부 터널링 정션층과 양 반사부 사이에 위치하여, 광자 가둠 효과 및 전자 가둠 효과를 제공하여 발진 효율을 향상시키는 산화막층과 상기 p타입 반사부 상부에 위치하며, 상기 p타입 반사부에서 전류가 밖으로 나올 수 있도록 전기적으로 연결하는 p타입 메탈층 및 상기 n타입 반사부와 전기적으로 연결되어 전류를 공급할 수 있도록 하는 n타입 메탈층을 포함하는 것을 특징으로 하는 VCSEL을 제공한다.
Description
본 발명은 공통 애노드 구조와 절연된 복수의 캐소드 구조를 가지고 있는 VCSEL 기반 광학 소자 및 광학 모듈에 관한 것이다.
이 부분에 기술된 내용은 단순히 본 발명의 일 실시예에 대한 배경 정보를 제공할 뿐 종래기술을 구성하는 것은 아니다.
일반적으로, 반도체 레이저 다이오드는 측면 발광 레이저 다이오드(EEL, Edge Emitting Laser Diode, 이하 'EEL'로 약칭함) 및 수직 공진형 표면 발광 레이저 다이오드(VCSEL: Vertical Cavity Surface Emitting Laser, 이하 'VCSEL'로 약칭함)를 포함한다. EEL은 소자의 적층면과 평행 방향을 이루는 공진구조를 갖기 때문에, 레이저 빔을 적층면과 평행한 방향으로 발진시키며, VCSEL은 소자의 적층면과 수직 방향인 공진구조를 가짐으로써, 레이저 빔을 소자의 적층면과 수직 방향으로 발진시킨다.
VCSEL은 EEL에 비해 광 이득 길이(Gain Length)가 짧아, 저전력 구현이 가능하며, 고밀도 집적화가 가능하므로 대량 생산에 유리하다는 장점이 있다. 또한, VCSEL은 단일 종단 모드(Single Longitudinal Mode)로 레이저 빔을 발진시킬 수 있으며, 웨이퍼 상에서의 테스트가 가능하다. 더욱이, VCSEL은 고속 변조가 가능하고, 원형의 빔을 발진시킬 수 있기 때문에, 광섬유와의 커플링(Coupling)이 용이하고 2차원적인 면 어레이(Array)가 가능하다.
VCSEL은 주로, 광통신, 광 인터커넥션 및 광 픽업 등에서의 광학장치 내의 광원으로 사용되어 왔다. 그러나 최근들어, VCSEL은 라이다(LiDAR), 안면 인식, 모션 인식, AR(Augmented Reality) 또는 VR(Virtual Reality) 장치 등의 화상 형성장치 내의 광원으로까지 그 사용범위가 확대되고 있다.
VCSEL은 주로, 광통신, 광 인터커넥션 및 광 픽업 등에서의 광학장치 내의 광원으로 사용되어 왔다. 그러나 최근들어, VCSEL은 라이다(LiDAR), 안면 인식, 모션 인식, AR(Augmented Reality) 또는 VR(Virtual Reality) 장치 등의 화상 형성장치 내의 광원으로까지 그 사용범위가 확대되고 있다. 특히, VCSEL은 전술한 장점을 갖기 때문에, 라이다 장치로의 사용이 증가하고 있다.
라이다 장치에 사용됨에 있어 출력을 향상시키기 위해, VCSEL은 복수 개의 VCSEL이 하나의 채널을 형성하며, 이러한 채널이 하나 이상 배치된 어레이 형태로 구현된다.
라이다 장치는 원거리까지 대상물을 감지하기 위해 강한 세기(Intensity)의 광을 출력하는 동시에, 사람이 대상일 경우 안구 보호를 위해 광의 지속시간을 최소화하여야 한다. 라이다 장치 내 광원(VCSEL 어레이)은 세기가 강하며 지속시간이 짧은 펄스 형태의 광을 출력해야 한다. 이를 위해, 라이다 장치 내 광원으로는 상대적으로 큰 동작전압이 인가되어야 한다.
종래의 라이다 장치 내 VCSEL 어레이(광원)는 n타입 반도체 기판과 n타입 전극을 하단에 배치시키고, 캐소드(Cathode)를 공통으로 사용하는 형태(Common Cathode)로 구현되어 왔다. 공통 캐소드 구조를 갖는 VCSEL 어레이는 각 채널 간 VCSEL들에 개별적으로 동작전압이 인가되며, 각 채널 간 VCSEL들의 캐소드에 공통으로 단일의 드라이버 FET(Field Effect Transistor)가 연결되어 On/Off가 제어된다. 다만, 이와 같이, 단일의 드라이버 FET가 VCSEL 어레이 내 모든 VCSEL에 전기적으로 연결되기 때문에, 선택된 VCSEL의 펄스 구동 시 펄스와 펄스 사이의 드라이버 FET이 off되는 경우, 동작전압이 인가되지 않은(즉, 선택되지 않은) VCSEL들에 드라이버 FET로 인한 역전압이 인가된다. 이는 VCSEL의 수명을 떨어뜨리는 문제를 야기한다. 또한, 다른 채널의 VCSEL이 선택되어 동작하도록 함에 있어서, 통상적으로 인가되는 기존 동작전압에 추가적으로 기생 인덕턴스로 인한 전압강하를 보상하기 위해 추가된 전압이 인가되어야 하기에, 인가하여야 하는 동작전압의 크기를 키워야 하는 불편을 야기해왔다.
본 발명의 일 실시예는, 공통 애노드 구조를 가져, 주어진 전압에서 더 큰 광출력을 가지는 VCSEL 및 VCSEL 어레이를 제공하는 데 일 목적이 있다.
본 실시예의 일 측면에 의하면, n타입 반도체 기판과 상기 n타입 반도체 기판 상에 형성되며, 기 설정된 반사도를 갖는 n타입 반사부와 정공과 전자를 재결합시켜 광을 발진하는 하나 이상의 활성층과 상기 n타입 반사부와 상기 활성층 중 최하층 사이에 위치하며, 전류의 캐리어 타입을 변경하는 하부 터널링 정션층과 상기 n타입 반사부의 상부에 위치하며, 상기 n타입 반사부와 쌍을 이루어 빛이 공진하도록 유도하는 p타입 반사부와 상기 활성층 중 최상층과 상기 p타입 반사부 사이에 위치하여 전류의 캐리어 타입을 변경하는 상부 터널링 정션층과 양 반사부 사이에 위치하여, 광자 가둠 효과 및 전자 가둠 효과를 제공하여 발진 효율을 향상시키는 산화막층과 상기 p타입 반사부 상부에 위치하며, 상기 p타입 반사부에서 전류가 밖으로 나올 수 있도록 전기적으로 연결하는 p타입 메탈층 및 상기 n타입 반사부와 전기적으로 연결되어 전류를 공급할 수 있도록 하는 n타입 메탈층을 포함하는 것을 특징으로 하는 VCSEL을 제공한다.
본 실시예의 일 측면에 의하면, 상기 p타입 반사부는 상기 n타입 반사부의 반사율보다 더 작은 반사율을 가지는 것을 특징으로 한다.
본 실시예의 일 측면에 의하면, 상기 p타입 반사부 및 상기 n타입 반사부는 분산 브레그 반사경 구조(DBR)를 포함하는 것을 특징으로 한다.
본 실시예의 일 측면에 의하면, 상기 p타입 반사부는 상기 n타입 반사부보다 더 적은 수의 DBR 페어수를 포함하는 것을 특징으로 한다.
본 실시예의 일 측면에 의하면, 상기 활성층은 다중양자우물을 포함하는 P-N 접합인 것을 특징으로 한다.
본 실시예의 일 측면에 의하면, 상기 활성층은 전류의 캐리어 타입을 변경하는 터널링 정션층이 각각의 활성층 사이에 존재하는 것을 특징으로 한다.
본 실시예의 일 측면에 의하면, 복수의 VCSEL 에미터들이 병렬 연결된 복수의 VCSEL 어레이를 포함하고, 상기 복수의 VCSEL 어레이는 모든 어레이들이 공유하는 공통의 n타입 반도체 기판과 상기 n타입 반도체 기판 상에 형성되며, 기 설정된 반사도를 갖는 n타입 반사부와 정공과 전자를 재결합시켜 광을 발진하는 하나 이상의 활성층과 상기 n타입 반사부와 상기 활성층 중 최하층 사이에 위치하며, 전류의 캐리어 타입을 변경하는 하부 터널링 정션층과 상기 n타입 반사부의 상부에 위치하며, 상기 n타입 반사부와 쌍을 이루어 빛이 공진하도록 유도하는 p타입 반사부와 상기 활성층 중 최상층과 상기 p타입 반사부 사이에 위치하여 전류의 캐리어 타입을 변경하는 상부 터널링 정션층과 양 반사부 사이에 위치하여, 광자 가둠 효과 및 전자 가둠 효과를 제공하여 발진 효율을 향상시키는 산화막층과 상기 p타입 반사부 상부에 위치하며, 상기 p타입 반사부에서 전류가 밖으로 나올 수 있도록 전기적으로 연결하는 p타입 메탈층 및 상기 n타입 반사부와 전기적으로 연결되어 전류를 공급할 수 있도록 하는 n타입 메탈층을 포함하는 것을 특징으로 하는 VCSEL 어레이를 제공한다.
본 실시예의 일 측면에 의하면, 상기 p타입 메탈층은 크롬(Cr), 티타늄(Ti), 백금(Pt) 및 금(Au) 중 하나 이상의 메탈 적층으로 구현되는 것을 특징으로 한다.
본 실시예의 일 측면에 의하면, 상기 n타입 메탈층은 금(Au), 저마늄(Ge) 또는 니켈(Ni) 중 하나 이상의 메탈 적층으로 구현되는 것을 특징으로 한다.
본 실시예의 일 측면에 의하면, 상기 상부 터널링 정션층 및 하부 터널링 정션층은 하이도핑 n타입층 및 하이도핑 p타입층을 포함하는 것을 특징으로 한다.
본 실시예의 일 측면에 의하면, 복수의 VCSEL 에미터들이 병렬 연결된 복수의 VCSEL 어레이 및 각 VCSEL 어레이의 캐소드에 연결되어, 각각의 VCSEL 어레이들이 서로간에 독립적으로 동작 여부를 결정하는 복수의 드라이버 FET를 포함하며, 상기 복수의 VCSEL 어레이는 모든 어레이들이 공유하는 공통의 n타입 반도체 기판과 상기 n타입 반도체 기판 상에 형성되며, 기 설정된 반사도를 갖는 n타입 반사부와 정공과 전자를 재결합시켜 광을 발진하는 하나 이상의 활성층과 상기 n타입 반사부와 상기 활성층 중 최하층 사이에 위치하며, 전류의 캐리어 타입을 변경하는 하부 터널링 정션층과 상기 n타입 반사부의 상부에 위치하며, 상기 n타입 반사부와 쌍을 이루어 빛이 공진하도록 유도하는 p타입 반사부와 상기 활성층 중 최상층과 상기 p타입 반사부 사이에 위치하여 전류의 캐리어 타입을 변경하는 상부 터널링 정션층과 양 반사부 사이에 위치하여, 광자 가둠 효과 및 전자 가둠 효과를 제공하여 발진 효율을 향상시키는 산화막층과 상기 p타입 반사부 상부에 위치하며, 상기 p타입 반사부에서 전류가 밖으로 나올 수 있도록 전기적으로 연결하는 p타입 메탈층 및 상기 n타입 반사부와 전기적으로 연결되어 전류를 공급할 수 있도록 하는 n타입 메탈층을 포함하는 것을 특징으로 하는 VCSEL 어레이를 제공한다.
본 실시예의 일 측면에 의하면, 상기 p타입 반사부는 상기 n타입 반사부의 반사율보다 더 작은 반사율을 가지는 것을 특징으로 한다.
본 실시예의 일 측면에 의하면, 상기 p타입 반사부 및 상기 n타입 반사부는 분산 브레그 반사경 구조(DBR)를 포함하는 것을 특징으로 한다.
본 실시예의 일 측면에 의하면, 상기 p타입 반사부는 상기 n타입 반사부보다 더 적은 수의 DBR 페어수를 포함하는 것을 특징으로 한다.
본 실시예의 일 측면에 의하면, 상기 활성층은 다중양자우물을 포함하는 P-N 접합인 것을 특징으로 한다.
본 실시예의 일 측면에 의하면, 상기 활성층은 전류의 캐리어 타입을 변경하는 터널링 정션층이 각각의 활성층 사이에 존재하는 것을 특징으로 한다.
이상에서 설명한 바와 같이, 본 발명의 일 측면에 따르면, 공통 애노드 구조를 가져, 주어진 전압에서 더 큰 광출력을 가질 수 있도록 한 장점이 있다.
도 1은 본 발명의 일 실시예에 따른 VCSEL 어레이의 구동 회로도이다.
도 2는 본 발명의 제1 실시예에 따른 VCSEL의 단면도이다.
도 3은 본 발명의 제2 실시예에 따른 VCSEL의 단면도이다.
도 4는 본 발명의 제3 실시예에 따른 VCSEL의 단면도이다.
도 5는 본 발명의 제4 실시예에 따른 VCSEL의 단면도이다.
도 6은 본 발명의 일 실시예에 따른 VCSEL 어레이의 상이한 채널 간 VCSEL의 단면도이다.
도 7은 본 발명의 일 실시예에 따른 VCSEL 어레이의 a-a' 부분의 단면도이다.
도 8은 본 발명의 일 실시예에 따른 VCSEL 어레이의 b-b' 부분의 단면도이다.
도 2는 본 발명의 제1 실시예에 따른 VCSEL의 단면도이다.
도 3은 본 발명의 제2 실시예에 따른 VCSEL의 단면도이다.
도 4는 본 발명의 제3 실시예에 따른 VCSEL의 단면도이다.
도 5는 본 발명의 제4 실시예에 따른 VCSEL의 단면도이다.
도 6은 본 발명의 일 실시예에 따른 VCSEL 어레이의 상이한 채널 간 VCSEL의 단면도이다.
도 7은 본 발명의 일 실시예에 따른 VCSEL 어레이의 a-a' 부분의 단면도이다.
도 8은 본 발명의 일 실시예에 따른 VCSEL 어레이의 b-b' 부분의 단면도이다.
아래에서는 첨부한 도면을 참조하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 본 발명의 실시예를 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "전기적으로 연결"되어 있는 경우도 포함한다. 또한 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미하며, 하나 또는 그 이상의 다른 특징이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
이하의 실시예는 본 발명의 이해를 돕기 위한 상세한 설명이며, 본 발명의 권리 범위를 제한하는 것이 아니다. 따라서 본 발명과 동일한 기능을 수행하는 동일 범위의 발명 역시 본 발명의 권리 범위에 속할 것이다.
또한, 본 발명의 각 실시예에 포함된 각 구성, 과정, 공정 또는 방법 등은 기술적으로 상호간 모순되지 않는 범위 내에서 공유될 수 있다.
도 1은 본 발명의 일 실시예에 따른 VCSEL 어레이의 구동 회로도이다.
도 1를 참조하면, 본 발명의 일 실시예에 따른 VCSEL 어레이(100)는 하나 이상의 VCSEL 채널(110) 및 드라이버 FET(120)를 포함한다.
VCSEL 어레이(100)는 하나 이상의 VCSEL 채널(110)을 포함한다. 각 VCSEL 채널(110)은 일 끝단으로 동작전압(VH)을 인가받으며, 다른 일 끝단은 드라이버 FET(120)와 연결되어 동작여부를 제어받는다. 이때, 각 VCSEL 채널(110)의 일 끝단은 서로 공통(연결)되어, 모든 VCSEL 채널(110)에 동일한 동작전압이 인가된다. 각 VCSEL 채널(110)의 다른 일 끝단에 연결된 드라이버 FET(120)가 온(On) 되는지 오프(Off) 되는지에 따라 특정 VCSEL 채널(110)이 동작할지 여부가 결정된다.
VCSEL 채널(110)은 병렬로 연결되어 있는 복수의 VCSEL(115)을 포함한다. 이때, 각 VCSEL(115)의 애노드(Anode)는 채널의 일 끝단을 향해, 각 VCSEL(115)의 캐소드(Cathode)는 드라이버 FET(120)를 향해 배치된다. 이에 따라, VCSEL 어레이(100) 내 모든 VCSEL의 애노드는 공통되는 특징을 갖는다.
각 채널 내 VCSEL들의 애노드가 공통되며, 각 채널에 서로 다른 드라이버 FET(120)가 연결됨에 따라 다음과 같은 효과가 발생한다. 하나의 드라이버 FET가 모든 채널에 연결되는 것이 아니라 각 채널에 서로 다른 드라이버 FET(120)가 연결되기 때문에, 종래와 같이 제1 채널이 선택되어 구동하며 드라이버 FET가 Off(펄스와 펄스 사이) 되더라도, 제2 채널은 제1 채널의 드라이버 FET로 인한 영향을 받지 않는다. 이에 따라, 동작하지 않는 채널들에 지속적인 역전압이 인가되는 상황이 아니기 때문에, 동작하지 않는 채널 내 VCSEL들의 불필요한 수명 단축도 방지할 수 있다.
또한, 각 채널마다 서로 다른 드라이버 FET가 연결되기 때문에, 필연적으로 발생하게 되는 기생 인덕턴스가 서로 다른 채널 간에 영향을 미치지 않을 수 있다.
VCSEL 어레이(100) 또는 VCSEL 어레이 내 각 채널(110)이 공통 애노드 구조를 가질 수 있도록, 각 VCSEL(115)은 도 2 내지 5에 도시된 구조를 갖는다.
도 2는 본 발명의 제1 실시예에 따른 VCSEL의 단면도이다.
도 2를 참조하면, 본 발명의 제1 실시예에 따른 VCSEL(115)은 n타입 반도체 기판(210), n타입 반사층(215), n타입층(220), 하부 터널링 정션층(224a, 228a), 상부 터널링 정션층(224b, 228b), 활성층(Active Layer, 230), p타입층(235), 산화막층(Oxidation Layer, 240), p타입 반사층(245), p타입 컨택층(250), p타입 메탈층(255) 및 n타입 메탈층(260)을 포함한다.
VCSEL 어레이(100) 또는 VCSEL 어레이 내 각 채널(110)이 공통 애노드 구조를 가질 수 있도록 하는 VCSEL(115)은 후술하여 설명할 바와 같이 n타입 반도체 기판(210) 상에 각 층이 성장하게 된다. p타입 반도체 기판은 n타입 반도체 기판(210)에 비해 상대적으로 도핑을 많이 할 수 없으며, 도핑을 많이 한다 하더라도 캐리어의 이동도(Carrier Mobility)가 떨어지기에 저항이 상당히 커진다. 이에 따라, p타입 반도체 기판을 포함하는, 공통 애노드 구조를 가질 수 있도록 하는 VCSEL은 상대적으로 큰 저항을 갖기에 전압강하가 많이 일어나게 되며, 열도 상대적으로 많이 발생시키게 된다. 반면, n타입 반도체 기판(210)을 포함하는 VCSEL(115)은 전술한 문제를 해소할 수 있다.
n타입 반도체 기판(210)은 VCSEL(115)의 각 구성을 지지한다. n타입 반도체 기판(210)은 p타입 기판에 비해 상대적으로 전기전도도가 우수한 특징을 갖는다. n타입 반도체 기판(210)은 플렉서블한 특성을 가질 수도 있고, 그렇지 않은 특성(Rigid)을 가질 수도 있다.
n타입 반사층(215)은 n형 도펀트가 도핑된 반도체 물질로 구성될 수 있으며, Al을 포함하는 반도체 물질인 AlGaAs로 구성될 수 있다. n타입 반사층(215)은 복수의 DBR(Distributed Bragg Reflector, 또는 '분산 브래그 리플렉터') 페어로 구성된다. DBR 페어는 80 내지 95%의 높은 알루미늄(Al) 비율을 포함하는 고 알루미늄 구성층(High Al Composition Layer)과 5 내지 20%의 낮은 알루미늄 비율을 포함하는 저 알루미늄 구성층(Low Al Composition Layer)을 하나의 페어로 하여 복수 개 구현된다. n타입 반사층(215)은 p타입 반사층(245) 보다 더 많은 DBR 페어수를 포함하여, 상대적으로 더 높은 반사도(Reflectivity)를 갖는다. 이에, 활성층(230)에서 발진되는 광 또는 레이저는 상대적으로 페어 수가 적어 낮은 반사도를 갖는 p타입 반사층(245) 방향으로 발진된다.
n타입층(220)은 n타입 반사층(215) 상에 성장하여, VCSEL(115)의 광학적 위상(Optical Phase)을 조정한다.
n타입층(220) 상에, 보다 구체적으로, n타입 반사층(215)과 후술할 활성층 중 최하층 사이에 하부 터널링 정션층(224a, 228a)이 성장한다. 하부 터널링 정션층(224a, 228a)은 전류의 캐리어 타입을 변환하여 전자의 터널링 현상이 일어날 수 있도록 하는 동시에, n타입층(220) 상에 p타입을 갖는 층들이 성장할 수 있도록 한다. 하부 터널링 정션층(224a, 228a)은 하이 도핑 n타입층(224a) 및 하이 도핑 p타입층(228a)을 포함한다. 각 층(224a, 228a)은 예를 들어, n++ 및 p++ 층으로 구현될 수 있으며, InGaAs, InGaP, InP, GaAs, AlGaAs, AlGaAsP, GaAsP 중 일부 또는 전부로 구성된 n타입층 또는 p타입층에 불순불이 1*1019/cm3 이상으로 도핑된다.
활성층(230)은 n타입 반사층(215)에서 생성된 정공과 p타입 반사층(245)에서 생성된 전자가 만나 재결합하는 층으로서, 전자와 정공의 재결합에 의해 빛이 생성된다. 활성층(230)은 다중양자우물(Multiple Quantum Well, MQW)로 구현될 수 있으며, 에너지 밴드가 서로 다른 우물층(미도시)과 장벽층(미도시)이 교대로 한번 또는 그 이상 적층되는 구조를 갖는다. 활성층(240)의 우물층(미도시)/장벽층(미도시)은 InGaAs/AlGaAs, InGaAs/GaAs, InGaAs/GaAsP 또는 InGaAs/AlGaAsP 등으로 구성될 수 있다.
상부 터널링 정션층 (224b, 228b)은 하부 터널링 정션층(224a, 228a)과 동일한 이유로, 활성층(230) 상에, 보다 구체적으로, 활성층(230) 중 최상층과 후술할 p타입 반사층(245) 사이에 성장한다. 상부 터널링 정션층 (224b, 228b)도 마찬가지로, 하이 도핑 n타입층(224b) 및 하이 도핑 p타입층(228b)을 포함한다.
상부 터널링 정션층 (224b, 228b)은 활성층(230)에 인접하여 위치하거나, 활성층(230)을 기준으로 50 내지 200nm 내에 위치한다. 특히, 상부 터널링 정션층 (224b, 228b)은 활성층(230)의 광학 필드(Optical Field)의 노드 포지션(Node Position)인 λ/4 및 3λ/4 지점에 위치할 수 있다. 또한, 활성층(230)이 n타입 반도체 기판(210)상에 성장할 수 있도록 하고, n타입 반도체 기판(210)상에 성장하는 메탈층(260)이 애노드로서 역할을 수행할 수 있도록 하는 동시에, p타입 반사층 등(245, 250, 255)이 성장할 수 있도록, 상부 터널링 정션층 (224b, 228b)은 활성층(230)의 개수보다 한층 더 많은 개수만큼 성장한다.
p타입층(235)은 하이 도핑 p타입층(228b) 상에 성장하여, VCSEL(115)의 광학적 위상(Optical Phase)을 조정한다.
n타입층(220) 또는 p타입층(235)의 두께는 다음과 같이 조정될 수 있다. 각 반사층(215, 245) 사이의 길이는 하부 터널링 정션층 및 상부 터널링 정션층이 없을 때의 각 반사층 사이의 길이보다 파장(λ)의 정수배만큼 길어지도록, n타입층(220) 또는 p타입층(235)의 두께가 조정될 수 있다. 편의상 n타입층(220)의 두께가 조정될 수 있으나, 반드시 이에 한정되는 것은 아니고, p타입층(235)의 두께가 조정될 수도 있다. 전술한 바와 같이 조정될 경우, 각 반사층에서 반사되는 광에 공진이 일아날 수 있다.
산화막층(240)은 산화(Oxidation)공정을 거치며 일정 길이의 산화된 부분이 형성되며, 산화된 부분의 길이에 따라 출력되는 레이저의 특성 및 개구부의 직경을 결정한다. 산화막층(240)은 n타입 반사층(215) 및 p타입 반사층(245) 보다 높은 농도(예를 들어 95% 이상)의 알루미늄(Al)으로 구성될 수 있다. 알루미늄 농도가 높을수록, 산화되는 속도가 증가한다. 산화막층(240)이 양 반사층(215, 245)보다 상대적으로 높은 알루미늄 농도로 구현됨에 따라, 추후 산화를 진행함에 있어 선택적으로 산화를 진행할 수 있게 된다. 예를 들어, 산화막층(230)은 Al 비율이 95% 이상의 AlGaAs로 구현되며, 각 반사층(215, 245)은 Al 비율이 5%~95% 사이의 AlGaAs로 구현될 수 있다.
또한, 산화막층(240)은 광자 가둠효과 및 전자 가둠효과를 제공하여 발진 효율을 향상시킨다.
산화막층(240)은 하이 도핑 n타입층(224) 및 하이 도핑 p타입층(228) 중 어느 하나에 인접하여 형성되며, 양자의 사이(224/228, 240)에는 광학적 위상을 조정하기 위해 n타입층 또는 p타입층이 위치할 수 있다.
p타입 반사층(245)은 p형 도펀트가 도핑된 반도체 물질로 구성될 수 있으며, Al을 포함하는 반도체 물질인 AlGaAs로 구성될 수 있다. p타입 반사층(245)도 마찬가지로 복수의 DBR 페어로 구성된다. 전술한 대로, p타입 반사층(245)은 n타입 반사층(215)보다 상대적으로 적은 개수의 DBR 페어를 포함하기에, 상대적으로 낮은 반사도를 갖는다. 이에, 활성층(230)에서 발진되는 광 또는 레이저는 p타입 반사층(245)으로 발진된다.
p타입 컨택층(250)은 p타입 반사층(245) 상에 성장하여, p타입 반사층(245)과 p타입 메탈층(255) 간을 연결한다.
p타입 메탈층(255)은 캐소드로서 (-)전극과 연결되어 VCSEL(115)이 외부로부터 전자를 공급받을 수 있도록 한다. p타입 메탈층(255)은 p타입 반사층(245)에서 전류가 밖으로 나올 수 있도록 전기적으로 연결한다. p타입 메탈층(255)은 크롬(Cr), 티타늄(Ti), 백금(Pt) 및 금(Au) 중 어느 하나의 메탈 적층으로 구현될 수 있다.
n타입 메탈층(260)은 n타입 반도체 기판(210)의 하단(n타입 반사층이 성장한 방향의 반대방향)에 성장하여, 애노드로서 (+)전극과 연결되며 VCSEL(115)이 외부로부터 정공을 공급받을 수 있도록 한다. n타입 메탈층(260)은 금(Au), 저마늄(Ge) 및 니켈(Ni) 중 하나 이상의 메탈 적층으로 구현될 수 있다.
이처럼, n타입 반도체 기판(210)에서 각 층이 성장하더라도, n타입 반도체 기판(210) 상에 하이 도핑층(224, 228)이 성장함에 따라 n타입 반도체 기판도 애노드로서 동작할 수 있다.
도 3은 본 발명의 제2 실시예에 따른 VCSEL의 단면도이다.
도 3을 참조하면, 본 발명의 제2 실시예에 따른 VCSEL(115)은 본 발명의 제1 실시예에 따른 VCSEL(115)의 모든 구성을 포함하되, 복수의 활성층(230a 내지 230c) 및 활성층보다 하나 더 많은 개수의 하이 도핑 n타입층(224a 내지 224c)/하이 도핑 p타입층(228a 내지 228c)을 포함한다.
VCSEL(115) 내 복수의 활성층이 포함됨에 따라, VCSEL(115)은 출력될 광의 세기를 향상시킬 수 있는 장점을 갖는다.
도 4는 본 발명의 제3 실시예에 따른 VCSEL의 단면도이고, 도 5는 본 발명의 제4 실시예에 따른 VCSEL의 단면도이다.
도 4 및 5를 참조하면, 본 발명의 제3 또는 제4 실시예에 따른 VCSEL(115)은 본 발명의 제2 실시예에 따른 VCSEL(115) 내 모든 구성을 포함하되, 복수의 산화막층(240b 및 240c)을 더 포함한다.
산화막층(240b 및 240c)은, 본 발명의 제3 실시예에 따른 VCSEL(115)과 같이 활성층(230) 및 하이도핑 n타입층(224)의 사이에 위치할 수도 있고, 본 발명의 제4 실시예에 따른 VCSEL(115)과 같이 하이도핑 p타입층(228) 및 활성층(230)의 사이에 위치할 수도 있다.
VCSEL(115)은 추가로 활성층(230)을 더 포함함에 따라, 출력될 레이저의 특성 및 개구부의 직경을 보다 정밀히 조정할 수 있다.
도 4 및 5에는 도시되어 있지 않으나, 광학적 위상을 조정하기 위해, 활성층(230)과 하이도핑층(224, 228) 사이에 n타입층 또는 p타입층이 추가로 위치할 수 있다.
도 6은 본 발명의 일 실시예에 따른 VCSEL 어레이의 상이한 채널 간 VCSEL의 단면도이다.
VCSEL 어레이의 서로 다른 채널(110) 간 VCSEL(115)들은 적어도 기판(210) 및 기판의 하단에 성장한 n타입 메탈층(260)을 공통으로 하는 공통 애노드 구조를 갖는다. 전술한 대로, VCSEL(115)이 제1 내지 제4 실시예 중 어떠한 실시예로 구현된다 하더라도 기판의 하단에 성장한 n타입 메탈층(260)은 애노드(+)로 동작한다. 이에 따라, 일 채널(110) 내 인접한 VCSEL(115)들은 적어도 기판(210) 및 n타입 메탈층(260)을 공통으로 하는 공통 애노드 구조를 가지며, 캐소드(-)로 동작하는 반대측 메탈층(255)이 각 드라이버 FET(120)와 연결하게 된다.
도 7은 본 발명의 일 실시예에 따른 VCSEL 어레이의 a-a' 부분의 단면도이고, 도 8은 본 발명의 일 실시예에 따른 VCSEL 어레이의 b-b' 부분의 단면도이다.
도 7 및 8을 참조하면, VCSEL(115)의 외곽에는 절연층(710), 예를 들어, 이산화 규소(SiO2) 또는 질화 규소(Si3N4)이 도포된다. 절연층(710)이 도포되며, VCSEL(115)의 각 구성이 외부로 드러나는 것을 방지하며, 외부 환경으로부터 보호될 수 있다.
p타입 컨택층(250)의 상부에서 절연층(710)의 일 부분(715)에 식각이 진행된다. 이후, 절연층(710) 상으로 p타입 메탈층(255)이 성장하며, 식각된 부분(715)을 거쳐 p타입 컨택층(250)과 p타입 메탈층(255)이 전기적으로 연결된다.
도 7에 도시된 바와 같이, 서로 다른 채널 간의 VCSEL들은 p타입 메탈층(255)이 서로 연결되지 않음에 따라, 각 채널 간에는 서로 다른 드라이버 FET가 연결될 수 있도록 한다.
한편, 도 8에 도시된 바와 같이, 동일한 채널 간의 VCSEL들은 p타입 메탈층(255)이 서로 연결됨에 따라, 하나의 드라이버 FET가 각 채널 내 모든 VCSEL과 연결될 수 있다.
이상의 설명은 본 실시예의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 실시예가 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 실시예들은 본 실시예의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 실시예의 기술 사상의 범위가 한정되는 것은 아니다. 본 실시예의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 실시예의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
100: VCSEL 어레이
110: VCSEL 채널
115: VCSEL
120: 드라이버 FET
210: n타입 반도체 기판
215: n타입 반사층
220: n타입층
224: 하이 도핑 n타입층
228: 하이 도핑 p타입층
230: 활성층
235: p타입층
240: 산화막층
245: p타입 반사층
250: p타입 컨택층
255: p타입 메탈층
260: n타입 메탈층
310: 제1 n타입층
710: 절연층
110: VCSEL 채널
115: VCSEL
120: 드라이버 FET
210: n타입 반도체 기판
215: n타입 반사층
220: n타입층
224: 하이 도핑 n타입층
228: 하이 도핑 p타입층
230: 활성층
235: p타입층
240: 산화막층
245: p타입 반사층
250: p타입 컨택층
255: p타입 메탈층
260: n타입 메탈층
310: 제1 n타입층
710: 절연층
Claims (16)
- n타입 반도체 기판;
상기 n타입 반도체 기판 상에 형성되며, 기 설정된 반사도를 갖는 n타입 반사부;
정공과 전자를 재결합시켜 광을 발진하는 하나 또는 복수의 활성층;
상기 n타입 반사부와 상기 활성층 중 최하층 사이에 위치하며, 전류의 캐리어 타입을 변경하는 하부 터널링 정션층;
상기 n타입 반사부의 상부에 위치하며, 상기 n타입 반사부와 쌍을 이루어 빛이 공진하도록 유도하는 p타입 반사부;
상기 활성층 중 최상층과 상기 p타입 반사부 사이에 위치하여 전류의 캐리어 타입을 변경하는 상부 터널링 정션층;
양 반사부 사이에 위치하여, 광자 가둠 효과 및 전자 가둠 효과를 제공하여 발진 효율을 향상시키는 산화막층;
상기 p타입 반사부 상부에 위치하며, 상기 p타입 반사부에서 전류가 밖으로 나올 수 있도록 전기적으로 연결하는 p타입 메탈층; 및
상기 n타입 반사부와 전기적으로 연결되어 전류를 공급할 수 있도록 하는 n타입 메탈층
을 포함하는 것을 특징으로 하는 VCSEL. - 제1항에 있어서,
상기 p타입 반사부는,
상기 n타입 반사부의 반사율보다 더 작은 반사율을 가지는 것을 특징으로 하는 VCSEL. - 제2항에 있어서,
상기 p타입 반사부 및 상기 n타입 반사부는,
분산 브레그 반사경 구조(DBR)를 포함하는 것을 특징으로 하는 VCSEL. - 제3항에 있어서,
상기 p타입 반사부는,
상기 n타입 반사부보다 더 적은 수의 DBR 페어수를 포함하는 것을 특징으로 하는 VCSEL. - 제1항에 있어서,
상기 활성층은,
다중양자우물을 포함하는 P-N 접합인 것을 특징으로 하는 VCSEL. - 제1항에 있어서,
상기 활성층은,
전류의 캐리어 타입을 변경하는 터널링 정션층이 각각의 활성층 사이에 존재하는 것을 특징으로 하는 VCSEL. - 복수의 VCSEL 에미터들이 병렬 연결된 복수의 VCSEL 어레이를 포함하고,
상기 복수의 VCSEL 어레이는,
모든 어레이들이 공유하는 공통의 n타입 반도체 기판;
상기 n타입 반도체 기판 상에 형성되며, 기 설정된 반사도를 갖는 n타입 반사부;
정공과 전자를 재결합시켜 광을 발진하는 하나 이상의 활성층;
상기 n타입 반사부와 상기 활성층 중 최하층 사이에 위치하며, 전류의 캐리어 타입을 변경하는 하부 터널링 정션층;
상기 n타입 반사부의 상부에 위치하며, 상기 n타입 반사부와 쌍을 이루어 빛이 공진하도록 유도하는 p타입 반사부;
상기 활성층 중 최상층과 상기 p타입 반사부 사이에 위치하여 전류의 캐리어 타입을 변경하는 상부 터널링 정션층;
양 반사부 사이에 위치하여, 광자 가둠 효과 및 전자 가둠 효과를 제공하여 발진 효율을 향상시키는 산화막층;
상기 p타입 반사부 상부에 위치하며, 상기 p타입 반사부에서 전류가 밖으로 나올 수 있도록 전기적으로 연결하는 p타입 메탈층; 및
상기 n타입 반사부와 전기적으로 연결되어 전류를 공급할 수 있도록 하는 n타입 메탈층
을 포함하는 것을 특징으로 하는 VCSEL 어레이. - 제7항에 있어서,
상기 p타입 메탈층은,
크롬(Cr), 티타늄(Ti), 백금(Pt) 및 금(Au) 중 하나 이상의 메탈 적층으로 구현되는 것을 특징으로 하는 VCSEL 어레이. - 제7항에 있어서,
상기 n타입 메탈층은,
금(Au), 저마늄(Ge) 또는 니켈(Ni) 중 하나 이상의 메탈 적층으로 구현되는 것을 특징으로 하는 VCSEL 어레이. - 제7항에 있어서,
상기 상부 터널링 정션층 및 하부 터널링 정션층은,
하이도핑 n타입층 및 하이도핑 p타입층을 포함하는 것을 특징으로 하는 VCSEL 어레이. - 복수의 VCSEL 에미터들이 병렬 연결된 복수의 VCSEL 어레이; 및
각 VCSEL 어레이의 캐소드에 연결되어, 각각의 VCSEL 어레이들이 서로간에 독립적으로 동작 여부를 결정하는 복수의 드라이버 FET를 포함하며,
상기 복수의 VCSEL 어레이는,
모든 어레이들이 공유하는 공통의 n타입 반도체 기판;
상기 n타입 반도체 기판 상에 형성되며, 기 설정된 반사도를 갖는 n타입 반사부;
정공과 전자를 재결합시켜 광을 발진하는 하나 이상의 활성층;
상기 n타입 반사부와 상기 활성층 중 최하층 사이에 위치하며, 전류의 캐리어 타입을 변경하는 하부 터널링 정션층;
상기 n타입 반사부의 상부에 위치하며, 상기 n타입 반사부와 쌍을 이루어 빛이 공진하도록 유도하는 p타입 반사부;
상기 활성층 중 최상층과 상기 p타입 반사부 사이에 위치하여 전류의 캐리어 타입을 변경하는 상부 터널링 정션층;
양 반사부 사이에 위치하여, 광자 가둠 효과 및 전자 가둠 효과를 제공하여 발진 효율을 향상시키는 산화막층;
상기 p타입 반사부 상부에 위치하며, 상기 p타입 반사부에서 전류가 밖으로 나올 수 있도록 전기적으로 연결하는 p타입 메탈층; 및
상기 n타입 반사부와 전기적으로 연결되어 전류를 공급할 수 있도록 하는 n타입 메탈층
을 포함하는 것을 특징으로 하는 VCSEL 어레이. - 제11항에 있어서,
상기 p타입 반사부는,
상기 n타입 반사부의 반사율보다 더 작은 반사율을 가지는 것을 특징으로 하는 VCSEL 어레이. - 제12항에 있어서,
상기 p타입 반사부 및 상기 n타입 반사부는,
분산 브레그 반사경 구조(DBR)를 포함하는 것을 특징으로 하는 VCSEL 어레이. - 제13항에 있어서,
상기 p타입 반사부는,
상기 n타입 반사부보다 더 적은 수의 DBR 페어수를 포함하는 것을 특징으로 하는 VCSEL 어레이. - 제11항에 있어서,
상기 활성층은,
다중양자우물을 포함하는 P-N 접합을 특징으로 하는 VCSEL 어레이. - 제11항에 있어서,
상기 활성층은,
전류의 캐리어 타입을 변경하는 터널링 정션층이 각각의 활성층 사이에 존재하는 것을 특징으로 하는 VCSEL 어레이.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| PCT/KR2023/004511 WO2023200169A1 (ko) | 2022-04-15 | 2023-04-04 | 공통 애노드와 절연된 복수의 캐소드 구조를 가지고 있는 vcsel 기반 광학 소자 및 광학 모듈 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR20220046610 | 2022-04-15 | ||
| KR1020220046610 | 2022-04-15 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20230148087A true KR20230148087A (ko) | 2023-10-24 |
Family
ID=88515319
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020220184335A KR20230148087A (ko) | 2022-04-15 | 2022-12-26 | 공통 애노드와 절연된 복수의 캐소드 구조를 가지고 있는 vcsel 기반 광학 소자 및 광학 모듈 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20230148087A (ko) |
-
2022
- 2022-12-26 KR KR1020220184335A patent/KR20230148087A/ko unknown
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