KR20230145909A - 반전된 고종횡비 콘택(harc) 구조물 및 공정 - Google Patents

반전된 고종횡비 콘택(harc) 구조물 및 공정 Download PDF

Info

Publication number
KR20230145909A
KR20230145909A KR1020230019532A KR20230019532A KR20230145909A KR 20230145909 A KR20230145909 A KR 20230145909A KR 1020230019532 A KR1020230019532 A KR 1020230019532A KR 20230019532 A KR20230019532 A KR 20230019532A KR 20230145909 A KR20230145909 A KR 20230145909A
Authority
KR
South Korea
Prior art keywords
wafer
semiconductor chip
chip architecture
pattern
contact
Prior art date
Application number
KR1020230019532A
Other languages
English (en)
Inventor
함부현
홍병학
서강일
정명훈
이승영
홍원혁
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to TW112110033A priority Critical patent/TW202341261A/zh
Priority to EP23165072.2A priority patent/EP4261882A1/en
Publication of KR20230145909A publication Critical patent/KR20230145909A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H01L23/49844—Geometry or layout for devices being provided for in H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5286—Arrangements of power or ground buses
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53257—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being a refractory metal
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/535—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including internal interconnections, e.g. cross-under constructions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/072—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00 the devices being arranged next to each other

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Geometry (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

반도체 칩 아키텍처는 웨이퍼와, 상기 웨이퍼의 제1 측 상에 배치되고, 상기 웨이퍼의 상기 제1 측 상의 반도체 소자와, 상기 웨이퍼 내의 STI(shallow trench isolation) 구조물과, 상기 반도체 소자 및 상기 웨이퍼 상의 ILD(interlayer dielectric) 구조물을 포함하는 FEOL(front-end-of-line) 층과, 상기 FEOL층 상에 배치되고, 콘택 및 상기 콘택에 연결된 비아를 포함하는 MOL(middle-of-line) 층과, 상기 웨이퍼의 상기 제1 측 상에 위치하며 수평 방향으로 상기 비아에 인접한 절연층과, 상기 웨이퍼의 상기 제1 측과 반대되는 제2 측으로부터 상기 웨이퍼를 관통하는 파워 레일을 포함하고, 상기 비아는 상기 ILD 구조물, 상기 STI 구조물, 및 상기 웨이퍼를 관통하여 수직 방향으로 연장되어 상기 파워 레일과 접한다.

Description

반전된 고종횡비 콘택(HARC) 구조물 및 공정 {Reversed high aspect ratio contact (HARC) structure and process}
본 개시의 예시적인 실시예들은 반도체 칩 아키텍처에 포함된 반전된 HARC(high aspect ratio contact) 구조물 및 그 제조 방법에 관한 것이다.
반도체 칩 아키텍처에 포함되는 트랜지스터들의 크기가 작아짐에 따라 콤팩트한 크기의 제한된 면적 내에 여러 개의 트랜지스터들을 수직으로 적층하는 다중 적층형 반도체 칩이 개발되고 있다. 예를 들면, 3 차원(3D) 적층형 반도체 칩 아키텍처 또는 후면 파워 레일 반도체 칩 아키텍처와 같은 다중 스택 반도체 칩 아키텍처를 구현하기 위해서는 HARC(high aspect ratio contact) 구조물이 필요하다. 그러나, HARC 구조 제조 공정에서 예를 들면 HARC 비아와 콘택 구조물의 정렬이 어려울 수 있다. HARC 비아와 콘택 구조물과의 사이의 오정렬은 반도체 칩 아키텍처의 성능 저하를 초래할 수 있다.
이 배경기술 부분에 개시된 정보는 본 출원의 실시예들을 달성하기 전에 발명자들이 이미 알고 있거나 실시예들을 달성하는 과정에서 습득한 기술 정보이다. 따라서, 이미 공지된 선행 기술에 해당하지 않는 정보를 포함할 수 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 반도체 칩 아키텍처에 포함되는 HARC(reverse high aspect ratio contact) 구조물 및 그 제조 방법을 제공하는 것이다.
예시적인 실시예의 일 양태에 따르면, 반도체 칩 아키텍처는 웨이퍼와, 상기 웨이퍼의 제1 측 상에 배치되고, 상기 웨이퍼의 상기 제1 측 상의 반도체 소자와, 상기 웨이퍼 내의 STI(shallow trench isolation) 구조물과, 상기 반도체 소자 및 상기 웨이퍼 상의 ILD(interlayer dielectric) 구조물을 포함하는 FEOL(front-end-of-line) 층과, 상기 FEOL층 상에 배치되고, 콘택 및 상기 콘택에 연결된 비아를 포함하는 MOL(middle-of-line) 층과, 상기 웨이퍼의 상기 제1 측 상에 위치하며 수평 방향으로 상기 비아에 인접한 절연층과, 상기 웨이퍼의 상기 제1 측과 반대되는 제2 측으로부터 상기 웨이퍼를 관통하는 파워 레일을 포함하고, 상기 비아는 상기 ILD 구조물, 상기 STI 구조물, 및 상기 웨이퍼를 관통하여 수직 방향으로 연장되어 상기 파워 레일과 접한다.
예시적인 실시예의 다른 양태에 따르면, 반도체 칩 아키텍처는 웨이퍼와, 상기 웨이퍼의 제1 측 상에 배치되고, 상기 웨이퍼의 상기 제1 측 상의 반도체 소자와, 상기 웨이퍼 내의 STI(shallow trench isolation) 구조물과, ILD(interlayer dielectric) 구조물을 포함하는 FEOL(front-end-of-line) 층과, 상기 FEOL층 상에 배치되고, 콘택 및 상기 콘택에 연결된 비아를 포함하는 MOL(middle-of-line) 층과, 상기 웨이퍼의 상기 제1 측 상에 위치하며 수평 방향으로 상기 비아에 인접한 게이트 폴리 컷 패턴과, 상기 웨이퍼의 상기 제1 측과 반대되는 제2 측으로부터 상기 웨이퍼를 관통하는 파워 레일을 포함하고, 상기 비아는 상기 ILD 구조물, 상기 STI 구조물, 및 상기 웨이퍼를 관통하여 수직 방향으로 연장되어 상기 파워 레일과 접한다.
예시적인 실시예의 다른 양태에 따르면, 산화물층을 포함하는 웨이퍼를 형성하고, 상기 웨이퍼의 제1 측 위에 반도체 소자를 형성하고, 상기 반도체 소자 및 상기 웨이퍼 상에 ILD(interlayer dielectric) 구조물을 형성하고, 제1 패턴 및 제2 패턴을 포함하는 자기 정렬 콘택(SAC) 패턴을 기반으로 상기 ILD 구조물을 패터닝하고, 상기 제1 패턴을 기반으로 상기 ILD 구조물 및 상기 웨이퍼를 상기 산화물층의 레벨까지 식각하여 제1 트렌치를 형성하고, 상기 제2 패턴을 기반으로 상기 ILD 구조물을 상기 반도체 소자의 레벨까지 식각하여 상기 SAC 패턴을 기반으로 제2 트렌치들을 형성하고, 상기 제1 트렌치 및 상기 제2 트렌치들을 적어도 하나의 금속 물질로 채워 각각 비아 및 콘택들을 형성하고, 상기 웨이퍼의 상기 제1 측과 반대되는 제2 측으로부터 상기 웨이퍼를 관통하는 파워 레일을 형성하여 상기 파워 레일이 상기 비아에 접하도록 한다.
본 발명의 예시적인 실시예들의 상기 및/또는 다른 양태, 특징 및 이점은 첨부된 도면과 함께 취해진 다음의 설명으로부터 더욱 명백해질 것이다.
도 1은 예시적인 실시예에 따른 BSPDN(back side power distribution network) 반도체 칩 아키텍처의 사시도이다.
도 2a, 도 2b, 및 도 2c는 반도체 칩 아키텍처에서 HARC 비아 구조물을 제조하는 방법을 설명하는 단면도들이다.
도 3a는 반도체 칩 아키텍처의 평면도이다.
도 3b는 도 2b의 HARC 비아 구조물을 포함하는 반도체 칩 아키텍처의 평면도이다.
도 4a, 도 4b, 도 4c, 도 4d, 도 4e, 도 4f, 도 4g, 및 도 4h는 본 발명의 일 실시예에 따른 HARC 비아 구조물을 포함하는 BSPDN 반도체 칩 아키텍처의 제조 방법을 설명하는 단면도들이다.
도 5a, 도 5b, 및 도 5c는 본 발명의 다른 실시예에 따른 반도체 칩 아키텍처에서 HARC 비아 구조물을 제조하는 방법을 설명하는 단면도들이다.
도 6a, 도 6b, 및 도 6c는 본 발명의 다른 실시예에 따른 반도체 칩 아키텍처에서 HARC 비아 구조물을 제조하는 방법을 설명하는 단면도들이다.
도 7a는 도 4d의 반도체 칩 아키텍처에서 자기정렬 콘택(SAC) 패턴의 평면도이다.
도 7b는 도 5b의 HARC 비아 구조물을 포함하는 반도체 칩 아키텍처에서 SAC 패턴의 평면도이다.
도 7c는 도 6b의 HARC 비아 구조물을 포함하는 반도체 칩 아키텍처에서 SAC 패턴의 평면도이다.
도 8은 본 발명의 일 실시예에 따른 HARC 비아 구조물을 포함하는 BSPDN 반도체 칩 아키텍처의 제조 방법을 설명하는 플로차트이다.
도 9는 본 발명의 다른 실시예에 따른 반도체 칩 아키텍처에서 HARC 비아 구조물을 형성하는 방법을 설명하는 플로차트이다.
도 10은 본 발명의 또 다른 실시예에 따른 반도체 칩 아키텍처에서 HARC 비아 구조물을 형성하는 방법을 설명하는 플로차트이다.
도 11은 본 발명의 예시적인 실시예에 따른 반도체 칩 아키텍처를 집적할 수 있는 반도체 아키텍처를 설명하는 도면이다.
도 12는 본 발명의 예시적인 실시예에 따른 전자 시스템의 개략적인 블록도이다.
여기에서 설명하는 실시예들은 예시적인 것이므로 본 발명은 이에 한정되지 않고 다른 다양한 형태로 구현될 수 있다. 다음의 설명에서 제공되는 각각의 예시적인 실시예들은 본 명세서에 제공되거나 본 명세서에 제공되지 않지만 본 개시와 일치하는 또 다른 예시 또는 다른 예시적 실시예의 하나 이상의 특징과 연관되는 것으로부터 배제되지 않는다. 예를 들면, 특정한 예 또는 예시적인 실시예에서 설명된 사항이 그것과 다른 예 또는 실시예에서 설명되지 않더라도, 그 설명에서 달리 언급되지 않는 한, 다른 예 또는 실시예와 관련되거나 결합된 것으로 이해될 수 있다.
또한, 원리, 양태, 예 및 예시적인 실시예의 모든 설명은 이들의 구조적 및 기능적 등가물을 포함하는 것으로 이해되어야 한다. 또한, 이들 균등물은 현재 공지된 균등물뿐만 아니라 향후 개발될 균등물, 즉 그 구조에 관계없이 동일한 기능을 수행하도록 발명된 모든 장치를 포함하는 것으로 이해되어야 한다.
반도체 소자의 요소, 성분, 층, 패턴, 구조, 영역 등(이하, "요소"로 총칭함)이 반도체 소자의 다른 요소의 "위에", "아래에", "연결된" 또는 "결합된" 것으로 언급된 것은 상기 다른 요소에 바로 위, 바로 아래, 직접 연결 또는 직접 결합되거나, 이들 사이에 중간 요소(들)가 존재할 수 있다. 반면, 반도체 소자의 요소를 "바로 위", "바로 아래", "직접 연결" 또는 "직접 결합"하는 경우 이들 사이에 중간 요소는 존재하지 않는다. 본 명세서 전반에 걸쳐 동일한 참조 번호는 동일한 요소를 지칭한다.
본 명세서에서 "위", "아래", " 탑(top) ", "바텀(bottom) " 등과 같은 공간적으로 상대적인 용어들은 도면에 예시한 바와 같이 다른 요소(들)에 대한 하나의 요소의 관계를 기술하기 위하여 설명의 편의를 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시된 방향에 추가하여 사용 또는 동작 중인 반도체 소자의 상이한 방향을 포함하는 것을 의도한 것으로 이해되어야 한다. 예를 들면, 도면의 반도체 소자를 뒤집으면 다른 요소의 "아래"로 설명된 요소는 다른 요소의 "위"로 향하게 된다. 따라서, "아래"라는 용어는 위 및 아래의 방향을 모두 포함할 수 있다. 반도체 소자는 다른 방향(90 도 회전 방향 또는 다른 방향)으로 향할 수 있으며 여기에서 사용된 공간적으로 상대적인 설명자는 그에 따라 해석될 수 있다.
본 명세서에서 사용되는 "~ 중 적어도 하나"와 같은 표현은 요소들의 목록 앞에 있을 때 요소들의 전체 목록에 해당하는 것이고 그 목록의 개별 요소들에 해당하는 것은 아니다. 예를 들면, "a, b 및 c 중 적어도 하나"라는 표현은 a 만, b 만, c 만, a 와 b 모두, a와 c 모두, b와 c 모두, 또는 a, b 및 c 모두를 포함하는 것으로 이해되어야 한다. 여기서, "동일"이라는 용어가 둘 이상의 요소들의 크기를 비교하기 위해 사용되는 경우, "실질적으로 동일"한 크기를 포함할 수 있다.
본 명세서에서 "제1", "제2", "제3", "제4" 등의 용어가 다양한 요소들을 설명하기 위해 사용될 수 있지만, 이러한 요소들이 이들 용어에 의해 제한되어서는 안된다. 이들 용어는 한 요소를 다른 요소와 구별하는 데에만 사용된다. 따라서, 이하에서 논의되는 제1 요소는 본 발명의 사상을 벗어나지 않는 범위 내에서 제2 요소로 명명될 수 있다.
또한, 장치 또는 구조물을 제조하는 특정 단계 또는 동작이 다른 단계 또는 동작보다 나중에 설명되더라도 상기 다른 단계 또는 동작이 상기 특정 단계 또는 동작의 후에 수행되는 것으로 기재된 경우가 아니면 상기 특정 단계 또는 동작이 다른 단계 또는 작업보다 나중에 수행될 수 있다.
예시적 실시예들은 그 예시적 실시예들(및 중간 구조들)의 개략적 예시인 단면 예시를 참조하여 설명된다. 따라서, 예를 들면 제조 기술 및/또는 공차의 결과로서 도시된 형상이 달라질 수 있다. 따라서, 예시적인 실시예들은 도시된 영역의 특정 형상에 한정되는 것으로 해석되어서는 안되며, 예를 들면 제조 과정에서 발생하는 형상의 편차를 포함하는 것으로 해석되어야 한다. 예를 들면, 직사각형으로 도시된 이온 주입 영역은 전형적으로 둥근 형상 또는 곡선 형상일수도 있고, 이온 주입 영역으로부터 이온 비주입 영역으로의 이원적 변화보다는 이들 가장자리에서 이온 주입 농도 구배를 가질 수 있다. 유사하게, 이온 주입에 의해 형성된 매립 영역은 상기 매립 영역과 이온 주입이 수행되는 표면 사이의 영역에 약간의 이온 주입을 야기할 수 있다. 따라서, 도면에 도시된 영역은 본질적으로 도식적이며 그 형상은 소자의 영역의 실제 형상을 예시하기 위한 것이 아니며 본 발명의 범위를 제한하려는 의도가 아니다. 또한, 도면에서 층들 및 영역들의 크기들 및 상대적인 크기들은 명확성을 위해 과장되게 표현될 수 있다.
간결함을 위해, 반도체 소자에 대한 일반적인 요소들은 여기에서 자세히 설명하거나 설명하지 않을 수 있다.
이하, 첨부 도면을 참조하여 실시예들을 상세히 설명한다. 여기에서 설명하는 실시예들은 예시적인 실시예들이므로 본 발명이 이들에 한정되는 것은 아니다.
도 1은 예시적인 실시예에 따른 BSPDN(back side power distribution network) 반도체 칩 아키텍처의 사시도이다.
도 1에 예시한 바와 같이, BSPDN 반도체 칩 아키텍처(1)는 웨이퍼(100), 웨이퍼(100)의 제1 측(전면측)에 제공되는 신호 배선층(200a), 및 상기 제1 측 반대측인 웨이퍼(100)의 제2 측(후면측)에 제공되는 PDN(power distribution network)층(200b)을 포함할 수 있다.
웨이퍼(100)는 예를 들면, 실리콘(Si) 기판, 유리 기판, 사파이어 기판 등을 포함할 수 있으나 이들에 한정되지 않는다. 도 1에 예시한 바와 같이, 웨이퍼(100)는 원형 패널일 수 있으나, 웨이퍼(100)의 형상은 이에 한정되지 않는다. 예를 들면, 웨이퍼(100)는 정방형 패널일 수 있다. 웨이퍼(100)는 단일층 또는 다중층을 포함할 수 있다.
본 실시예에 따른 BSPDN 반도체 칩 아키텍처(1)는 웨이퍼(100)의 제1 측으로부터 PDN을 제거함으로써 라우팅 혼잡을 줄이고 BSPDN 반도체 칩의 크기를 줄일 수 있다.
도 1에 도시된 바와 같이, 신호 배선층(200a)과 PDN 층(200b)은 이들 사이에 웨이퍼(100)에 의해 간격을 두고 각각 분리되어 있으며, 이들 2 개의 층들 중 적어도 하나는 실시예들에 따라 웨이퍼(100)에 본딩되거나 웨이퍼(100)와 함께 집적되거나, 하나 이상의 중간층이 웨이퍼(100)와의 사이에 제공될 수 있다.
도 2a 및 도 2b는 반도체 칩 아키텍처에서 HARC(high aspect ratio contact) 비아 구조물을 제조하는 방법을 설명하는 도면들이다.
도 2a를 참조하면, HARC 비아 구조물을 제조하는 방법은 소자 기판(웨이퍼)(1100)을 제공하는 것을 포함할 수 있다. 소자 기판(1100)은 실리콘(Si)과 같은 반도체 물질로 형성되거나, SOI(silicon-on-insulator) 기판의 일부일 수 있으나, 이들에 한정되는 것은 아니다. 소자 기판(1100)은 산화물을 포함하는 산화물층(1110)을 포함할 수 있다.
소자 기판(1100)에 복수의 STI(shallow trench isolation) 구조물(1120)이 형성될 수 있다. STI 구조물(1120)은 D2 방향으로 수평으로 연장되고 D1 방향으로 수평으로 서로 이격될 수 있으며, 실리콘 산화물(SiO) 또는 실리콘 질화물(SiN)로 이루어질 수 있으나, 이들에 한정되지 않는다. 반도체 소자(1130)는 소자 기판(1100)의 제1 측에 형성될 수 있으며, STI 구조물(1120)에 의해 D1 방향으로 서로 분리될 수 있다. 반도체 소자(1130)는 트랜지스터들을 포함할 수 있다. 트랜지스터들은 각각 소스/드레인 영역들일 수 있는 에피택셜층, 채널 구조물들을 형성하는 핀들, 게이트 구조물 등을 포함할 수 있으나, 이들에 한정되지 않는다. 하기에 기술된 트랜지스터들은 하나 이상의 FinFET, 나노와이어 트랜지스터들, 나노시트 트랜지스터들 등일 수 있다.
STI 구조물(1120) 및 반도체 소자(1130) 상에 층간절연(ILD) 구조물(1140)이 형성될 수 있다. ILD 구조물(1140)은 STI 구조물(1120) 및 반도체 소자(1130)의 노출 표면 상에 형성될 수 있다. 또한, 스페이서층(1111)은 반도체 소자(1130)와 ILD 구조물(1140) 사이, 및 STI 구조물(1120)과 소자 기판(1100) 사이에 형성될 수 있다.
도 2a에 예시한 바와 같이, ILD 구조물(1140), 질화물 스페이서층(1111), STI 구조물(1120), 및 소자 기판(1100)을 산화물층(1110) 레벨까지 식각하여 수직 방향(-D3 방향)으로 제1 트렌치를 형성할 수 있다. 상기 제1 트렌치는 예를 들면, 텅스텐(W) 또는 코발트(Co)와 같은 금속 물질로 채워져 HARC 비아(1116)를 형성할 수 있다. HARC 비아(1116)는 반도체 소자(1130)에 인접하게 형성될 수 있으며, 반도체 소자(1130)의 제1 측(상면) 또는 질화물 스페이서층(1111)의 상면으로부터 산화물층(1110)의 레벨, 예를 들면 산화물층(1110)의 상면 레벨까지 수직으로 연장될 수 있다.
도 2b를 참조하면, 하나 이상의 질화물 스페이서층(1111) 및 HARC 비아(1116)를 반도체 소자(1130)의 상면 레벨까지 식각하여 하나 이상의 제2 트렌치를 형성할 수 있다. 상기 제2 트렌치는 예를 들면 텅스텐(W) 또는 코발트(Co)와 같은 금속 물질로 채워져서 활성 게이트 상부 콘택(1115)을 형성할 수 있다.
활성 게이트 상부 콘택(1115)은 하나 이상의 반도체 소자(1130) 및 HARC 비아(1116)의 상면들에 직접 접할 수 있다. 활성 게이트 상부 콘택(1115) 및 HARC 비아(1116)는 반도체 칩 아키텍처의 MOL(middle-of-line) 층에 포함되는 구조물들일 수 있으나, 이에 한정되지 않는다.
또한, 도 2c에 도시된 바와 같이, 전원을 분배하기 위한 파워 레일을 포함하는 BEOL(back-end-of-line) 층이 소자 기판(1100)의 제2 측에 제공될 수 있다.
예를 들면, 도 2c를 참조하면, 도 2b의 결과물을 뒤집고 캐리어 웨이퍼(1100')를 제공할 수 있다. 캐리어 웨이퍼(1100')는 Si를 포함할 수 있다. 캐리어 웨이퍼(1100') 상에 제1 BEOL 층(1190)이 형성될 수 있다. 제1 BEOL 층(1190) 상에 BEOL 콘택 구조물(1170)이 형성될 수 있고, BEOL 콘택 구조물(1170)에 인접하게 그리고 제1 BEOL 층(1190)과 ILD 구조물(1140) 사이에 ILD 구조물(1180)이 형성될 수 있다.
도 2b에 도시된 반도체 칩 아키텍처를 뒤집고 ILD 구조물(1180)에 부착하여 활성 게이트 상부 콘택(1115)이 ILD 구조물(1180) 및 BEOL 콘택 구조물(1170)에 접하도록 할 수 있다.
소자 기판(1100)은 질화물 스페이서층(1111)까지 식각되어 STI 구조물(1120), HARC 비아(1116) 및 반도체 소자(1130)를 노출시킬 수 있다. 복수의 STI 구조물(1120)의 상면들 및 측면들, HARC 비아(1116)의 상면 및 측면, 및 반도체 소자(130)의 상면들이 노출될 수 있다. 여기서, 복수의 STI 구조물(1120)의 상면들은 도 2b에서 그 저면을 의미하고, HARC 비아(1116)의 상면은 도 2b에서 그 저면을 의미하고, 반도체 소자(1130)의 상면은 도 2b에서 그 저면을 의미한다.
도 2c를 참조하면. 복수의 STI 구조물(1120), HARC 비아(1116) 및 반도체 소자(1130) 상에 ILD 구조물(1140')이 제공된다. ILD 구조물(1140')은 패턴화되고 식각되어 HARC 비아(1116)의 상면을 노출시키는 트렌치들을 형성할 수 있다. 트렌치들을 금속 물질로 채워서 후면 파워 레일(1210)을 형성할 수 있다. 후면 파워 레일(1210)은 HARC 비아(1116)의 상면과 접할 수 있다. 후면 파워 레일(1210)은 예를 들면 TSV(through-silicon via) 또는 매립 파워 레일(BPR: buried power rail)일 수 있다. 또한, 후면 파워 레일(1210)은 구리(Cu), Co, W, 몰리브덴(Mo) 또는 루테늄(Ru)을 포함할 수 있으나, 이들에 한정되지 않는다. 제2 BEOL 층(1190')이 ILD 구조물(1140') 상에 제공되어 후면 파워 레일(1210)에 연결될 수 있다. 도 2c에서의 반도체 칩 아키텍처는 도 1의 I-I' 단면도에 해당하는 BSPDN 반도체 칩 아키텍처(10)로 지칭될 수 있다.
활성 게이트 상부 콘택(1115) 및 HARC 비아(1116)는 반도체 소자(1130)를 소자 기판(1100)의 제2 측으로부터 제공된 매립 파워 레일에 연결할 수 있다. HARC 비아(1116)는 소자 기판(1100)을 통해 소자 기판(1100)의 제2 측으로부터 연장되는 매립 파워 레일에 연결될 수 있다.
도 2a 및 도 2b를 참조하면, 홀 식각 공정에 따라 HARC 비아(1116) 및 활성 게이트 상부 콘택(1115)을 위한 트렌치들이 개별적으로 식각되므로 HARC 비아(1116) 및 활성 게이트 상부 콘택(1115)을 적절하게 정렬하거나 공정 마진을 확보하기 어려울 수 있다. 또한, 깊은 콘택 표면 손상이 발생할 수 있다.
도 3a는 반도체 칩 아키텍처의 평면도이고, 도 3b는 도 2b의 HARC 비아 구조물을 포함하는 반도체 칩 아키텍처의 평면도이다.
도 3a에 예시한 바와 같이, 반도체 칩 아키텍처는 반도체 소자(1130) 및 ILD 구조물(1140)를 포함할 수 있다. 반도체 소자(1130)는 게이트 구조물(1117)과 게이트 구조물(1117)의 측면들에 제공된 복수의 스페이서층(1112)을 포함할 수 있다.
도 3b를 참조하면, 반도체 칩 아키텍처의 일부(I)에 도시된 바와 같이, 인접한 두 개의 게이트 구조물(1117) 각각의 스페이서층(1112) 사이에서 HARC 비아(1116)에 대응하는 원형 영역이 패터닝되어 HARC 비아(1116)기 형성되고, 인접한 두 개의 게이트 구조물(1117) 각각의 스페이서층(1112) 사이에서 활성 게이트 상부 콘택(1115)에 대응하는 타원형 영역이 패터닝되어 활성 게이트 상부 콘택(1115)이 형성된다.
그러나, 인접한 두 개의 게이트 구조물(1117) 각각의 스페이서층(1112) 사이의 폭이 약 20 nm이면 활성 게이트 상부 콘택(1115)에 대응하는 타원형 영역을 HARC 비아(1116)에 대응하는 원형 영역에 정렬 및 식각하는 것이 어려울 수 있다. 또한, HARC 비아(1116) 및 활성 게이트 상부 콘택(1115)을 형성하기 위한 트렌치들을 형성할 때 깊은 콘택 표면 손상이 발생할 수 있고, 제조 비용이 증가할 수 있다.
도 4a, 도 4b, 도 4c, 도 4d, 도 4e, 도 4f, 도 4g, 및 도 4h는 본 발명의 일 실시예에 따른 HARC 비아 구조물을 포함하는 BSPDN 반도체 칩 아키텍처의 제조 방법을 나타내는 도면들이다.
도 4a를 참조하면, BSPDN 반도체 칩 아키텍처의 제조 방법은 소자 기판(웨이퍼)(100)을 제공하는 공정을 포함할 수 있다. 본 명세서에서, 소자 기판(100)은 웨이퍼(100)로 칭해질 수도 있다. 소자 기판(100)은 반도체 물질, 예를 들면 Si로 형성될 수 있고, SOI 기판의 일부일 수 있으나, 이에 한정되지 않는다. 소자 기판(100)은 산화물을 포함하는 산화물층(110)을 포함할 수 있다.
소자 기판(100)에 복수의 STI 구조물(120)이 형성될 수 있다. STI 구조물(120)은 D2 방향으로 수평으로 연장되고 D1 방향으로 서로 이격될 수 있으며, SiO 또는 SiN을 포함할 수 있으나, 이들에 한정되지 않는다. 반도체 소자(130)는 소자 기판(100)의 제1 측 위에 형성될 수 있으며, 복수의 STI 구조물(120)에 의해 D1 방향으로 서로 분리될 수 있다. 반도체 소자(130)는 트랜지스터들을 포함할 수 있다. 트랜지스터들 각각은 소스/드레인 영역들일 수 있는 에피텍셜층, 채널 구조물들을 형성하는 핀들, 및 상기 핀들을 둘러싸는 게이트 구조물을 포함할 수 있으나, 이들에 한정되지 않는다. 여기서, 반도체 소자(130)는 소스/드레인 영역들, 핀들 및 게이트 구조물을 포함하는 FEOL(front-end-of-line) 층을 의미할 수 있다. 하기에 기술된 트랜지스터들은 하나 이상의 FinFET, 나노와이어 트랜지스터, 나노시트 트랜지스터 등일 수 있다.
도 4b를 참조하면, STI 구조물(120) 및 반도체 소자(130) 상에 ILD 구조물(140)이 형성될 수 있다. ILD 구조물(140)은 STI 구조물(120) 및 반도체 소자(130)의 노출 표면 상에 형성될 수 있다. 또한, 반도체 소자(130)와 ILD 구조물(140) 사이, 및 STI 구조물(120)와 소자 기판(100) 사이에 질화물 스페이서층(111)이 형성될 수 있다.
도 4c를 참조하면, ILD 구조물(140)을 식각하여 STI 구조물(120)의 상면에 대응하는 소자 기판(100)의 상면 레벨까지 연장되는 트렌치를 형성할 수 있고, 상기 트렌치를 SiN, SiCN(silicon carbon-nitride), 이온 도핑된 탄소(ion-doped carbon) 등으로 채워 절연층(112)을 형성할 수 있다. 절연층(112)은 반도체 소자(130)에 수평 방향으로 인접하게 형성될 수 있다.
도 4d를 참조하면, ILD 구조물(140) 상에 반전 콘택 구조물 패턴이 라인형 SAC(self-aligned contact)로서 인쇄된다. 상기 라인형 SAC 패턴은, 도 7a에서 보다 상세히 후술하는 바와 같이, 절연층(112) 및 제1 스페이서층(123)을 기반으로 형성되고 HARC 비아(116)에 대응하는 제1 영역을 포함하고, 또한 2 개의 활성 게이트 상부 콘택(115)에 대응하는 제2 영역들을 포함한다. ILD 구조물(140) 및 소자 기판(100)은 상기 제1 영역을 기반으로 하여 산화물층(110)의 상면 레벨까지 식각되어 HARC 비아(116)에 대응하는 트렌치(114)가 형성된다. ILD 구조물(140) 및 하나 이상의 질화물 스페이서층(111)은 동일한 패턴에 포함된 제2 영역을 기반으로 하여 반도체 소자(130)의 상면 레벨까지 식각되어 라인형 SAC 패턴을 기반으로 하는 2 개의 활성 게이트 상부 콘택(115)에 대응하는 복수의 트렌치(113)가 형성된다. 트렌치(114, 113)는 별도의 식각 공정을 통해 형성될 수 있다.
도 4e를 참조하면, 트렌치(114, 113)를 W 또는 Co와 같은 금속 물질로 채워져 HARC 비아(116) 및 활성 게이트 상부 콘택(115)을 형성할 수 있다. HARC 비아(116) 및 활성 게이트 상부 콘택(115)은 일체로 형성될 수 있다.
HARC 비아(116) 및 활성 게이트 상부 콘택(115)은 하나 이상의 반도체 소자(130)와 접하고, HARC 비아(116)는 소자 기판(100)에서 산화물층의 상면 레벨까지 연장된다. 활성 게이트 상부 콘택(115) 및 HARC 비아(116)는 반도체 칩 아키텍처의 MOL(middle-of-line) 층에 포함된 구조물일 수 있으나, 이에 한정되지 않는다.
도 4f를 참조하면, 도 4e의 시스템을 뒤집고 캐리어 웨이퍼(100')를 제공할 수 있다. 캐리어 웨이퍼(100')는 Si를 포함할 수 있다. 캐리어 웨이퍼(100') 상에 제1 BEOL 층(190)이 형성될 수 있다. 제1 BEOL 층(190) 상에 BEOL 콘택 구조물(170)이 형성될 수 있고, ILD 구조물(180)이 BEOL 콘택 구조물(170)에 인접하게 그리고 제1 BEOL 층(190)과 ILD 구조물(140) 사이에 형성될 수 있다.
도 4e에 도시된 반도체 칩 아키텍처를 뒤집고 ILD 구조물(180)에 부착하여 활성 게이트 상부 콘택(115)이 ILD 구조물(180) 및 BEOL 콘택 구조물(170)에 접하도록 할 수 있다.
도 4g를 참조하면, 소자 기판(100)을 질화물 스페이서층(111)까지 식각하여 STI 구조물(120), HARC 비아(116), 및 반도체 소자(130)를 노출시킬 수 있다. 복수의 STI 구조물(120)의 상면들 및 측면들, HARC 비아(116)의 상면 및 측면, 및 반도체 소자(130)의 상면들이 노출될 수 있다. 여기서, 복수의 STI 구조물(120)의 상면들은 도 4e에서 그 저면을 의미하고, HARC 비아(116)의 상면은 도 4e에서 그 저면을 의미하고, 반도체 소자(130)의 상면은 도 4e에서 그 저면을 의미한다.
도 4h를 참조하면, STI 구조물(120), HARC 비아(116), 및 반도체 소자(130) 상에 ILD 구조물(140')이 제공된다. ILD 구조물(140')을 패터닝하고 식각하여 HARC 비아(116)의 상면을 노출시키는 복수의 트렌치를 형성할 수 있다. 상기 복수의 트렌치를 금속 물질로 채워서 후면 파워 레일(210)을 형성할 수 있다. 후면 파워 레일(210)은 HARC 비아(116)의 상면들과 접할 수 있다. 후면 파워 레일(210)은 실리콘 비아(TSV) 또는 BPR(buried power rail)일 수 있다. 또한, 후면 파워 레일(210)은 구리(Cu), Co, W, 몰리브덴(Mo) 또는 루테늄(Ru)을 포함할 수 있으나, 이들에 한정되지 않는다. 제2 BEOL 층(190')이 ILD 구조물(140) 상에 제공되어 후면 파워 레일(210)에 연결될 수 있다. 도 4h의 반도체 칩 아키텍처는 도 1의 I-I' 단면도에 대응하는 BSPDN 반도체 칩 아키텍처(10)로 지칭될 수 있다.
도 5a, 도 5b, 및 도 5c는 본 발명의 다른 실시예에 따른 반도체 칩 아키텍처에서 HARC 비아 구조물을 제조하는 방법을 나타내는 단면도들이다.
도 5a를 참조하면, 제2 스페이서층(121)을 기반으로 ILD 구조물(140)를 식각하여 STI 구조물(120)의 상면에 대응하는 소자 기판(100)의 상면 레벨까지 연장된 트렌치를 형성하고, 상기 트렌치를 예를 들면, SiN, SiCN, 이온 도핑 된 탄소 등과 같은 물질로 채워 절연층(112')을 형성 할 수 있다. 절연층(112')은 반도체 소자(130)에 인접하게 형성될 수 있다.
도 5b를 참조하면, 반전 콘택 구조물 패턴이 라인형 SAC(self-aligned contact)로서 인쇄된다. 상기 라인형 SAC 패턴은, 도 7b를 참조하여 보다 상세히 후술하는 바와 같이, HARC 비아(116')(도 5c 참조)에 대응하여 절연층(112') 및 제1 스페이서층(123)을 기반으로 형성된 제1 영역을 포함하며, 또한 2 개의 활성 게이트 상부 콘택(115')(도 5c 참조)에 대응하는 제2 영역을 포함한다. ILD 구조물(140) 및 소자 기판(100)을 상기 제1 영역에 기반하여 산화물층(110)의 상면 레벨까지 식각하여 HARC 비아(116')에 대응하는 트렌치(114')를 형성하고, 상기 제2 영역에 기반하여 ILD 구조물(140) 및 하나 이상의 질화물 스페이서층(111)을 반도체 소자(130)의 상면 레벨까지 식각하여 라인형 SAC 패턴을 기반으로 하는 2 개의 활성 게이트 상부 콘택(115')에 대응하는 복수의 트렌치(113')를 형성한다. 트렌치(114')와 복수의 트렌치(113')는 별도의 식각 공정을 통해 형성될 수 있다.
도 5c를 참조하면, 트렌치(114' 및 113')를 예를 들면 W 또는 Co와 같은 금속 재료로 채워 HARC 비아(116') 및 활성 게이트 상부 콘택(115')을 형성할 수 있다. HARC 비아(116')와 활성 게이트 상부 콘택(115')은 일체로 형성될 수 있다.
HARC 비아(116') 및 활성 게이트 상부 콘택(115')은 반도체 소자(130)에 접하고 HARC 비아(116')는 소자 기판(100)의 산화물층의 상면 레벨까지 연장된다. 활성 게이트 상부 콘택(115') 및 HARC 비아(116')는 반도체 칩 아키텍처의 MOL(middle-of-line) 층에 포함된 구조물일 수 있으나, 이에 제한되지 않는다.
도 5c에 도시된 바와 같이 HARC 비아(116') 및 활성 게이트 상부 콘택(115')은 반도체 소자(130)에 접할 수 있고 HARC 비아(116')는 매립형 파워 레일(210)에 접할 수 있다.
도 6a, 도 6b, 및 도 6c는 본 발명의 다른 실시예에 따른 반도체 칩 아키텍처에서 HARC 비아 구조물을 제조하는 방법을 나타내는 단면도들이다.
도 6a를 참조하면, 반도체 소자(130)에 인접하여 게이트 폴리 컷 패턴(117')이 형성될 수 있다. 도 7c에 보다 상세히 도시된 바와 같이, 게이트 폴리 컷 패턴(117')이 게이트 구조물(117) 및 제1 스페이서층(123)이 연장되는 D1 방향에 수직한 D2 방향으로 수평으로 연장된다.
라인형 SAC 패턴이 게이트 폴리 컷 패턴(117')을 기반으로 HARC 비아(116")(도 6c 참조)에 대응하는 제1 영역과 2 개의 활성 게이트 상부 콘택(115"))(도 6c 참조)에 대응하는 복수의 제2 영역 상에 제공된다.
도 6b를 참조하면, 게이트 폴리 컷 패턴(117') 및 제1 스페이서층(123)을 기반으로 형성된 제1 영역을 기반으로 ILD 구조물(140) 및 소자 기판(100)을 산화물층(110)의 상면 레벨까지 식각하여 HARC 비아(116")에 대응하는 트렌치(114")를 형성한다. 복수의 제2 영역에 기초하여 ILD 구조물(140) 및 하나 이상의 질화물 스페이서층(111)을 반도체 소자(130)의 상면 레벨까지 식각하여 라인형 SAC 패턴을 기반으로 하여 2 개의 활성 게이트 상부 콘택(115")에 대응하는 복수의 트렌치(113")를 형성한다. 트렌치(114") 및 복수의 트렌치(113")는 별도의 식각 공정을 통해 형성될 수 있다.
도 6c를 참조하면, 트렌치(114" 및 113")를 예를 들면 W 또는 Co와 같은 금속 재료로 채워 HARC 비아(116") 및 활성 게이트 상부 콘택(115")를 형성할 수 있다. HARC 비아(116")와 활성 게이트 상부 콘택(115")는 일체로 형성될 수 있다.
HARC 비아(116") 및 활성 게이트 상부 콘택(115")은 반도체 소자(130)에 접할 수 있고 HARC 비아(116")는 도 4h에 도시된 바와 같은 매립형 파워 레일(210)에 접할 수 있다.
도 7a는 도 4e의 HARC 비아를 포함하는 반도체 칩 아키텍처에서 SAC 패턴의 평면도이다.
도 7a를 참조하면, 반도체 칩 아키텍처는 ILD 구조물(140) 및 반도체 소자(130)를 포함한다. 반도체 소자(130)는 게이트 구조물(117)과, D1 방향으로 수평으로 연장되는 게이트 구조물(117)의 측면들에 제공된 복수의 제1 스페이서층(123)을 포함한다.
반도체 칩 아키텍처의 부분(A)에 도시된 바와 같이, HARC 비아(116)에 대응하는 제1 패턴(119)을 패터닝한 후 제2 패턴(118)을 패터닝한다. 제1 패턴(119)은 복수의 제1 스페이서층(123) 및 절연층(112)을 기반으로 패터닝된다. 제2 패턴(118)은 활성 게이트 상부 콘택(115)에 대응하는 면적보다 큰 면적을 기반으로 패터닝되며, 게이트 구조물(117)의 측면들에 제공된 복수의 제1 스페이서층(123)을 포함한다.
HARC 비아(116)에 대응하는 제1 패턴(119)을 포함하는 라인형 SAC 패턴을 기반으로 ILD 구조물(140) 및 소자 기판(100)을 산화물층(110)의 상면 레벨까지 식각하여 HARC 비아(116)에 대응하는 트렌치(114)를 형성한다. 제2 패턴(118)을 포함하는 라인형 SAC 패턴을 기반으로 ILD 구조물(140) 및 하나 이상의 질화물 스페이서층(111)을 반도체 소자(130)의 상면 레벨까지 식각하여 2 개의 활성 게이트 상부 콘택(115)에 대응하는 복수의 트렌치(113)를 형성한다. 트렌치(114)와 복수의 트렌치(113)는 별도로 식각될 수 있다.
트렌치(114, 113)를 금속 물질로 채워 HARC 비아(116) 및 활성 게이트 상부 콘택(115)을 형성할 수 있다.
따라서, 라인형 SAC 패턴을 기반으로 HARC 비아(116)에 대한 활성 게이트 상부 콘택(115)의 정렬이 향상되고 공정 마진이 확보될 수 있다. 또한, 깊은 콘택 표면 손상을 방지할 수 있다.
도 7b는 도 5c의 HARC 비아를 포함하는 반도체 칩 아키텍처에서 SAC 패턴의 평면도이다.
도 7b를 참조하면, 반도체 칩 아키텍처는 ILD 구조물(140) 및 반도체 소자(130)를 포함한다. 반도체 소자(130)는 게이트 구조물(117)과, 게이트 구조물(117)의 D1 방향으로 연장되는 측면에 제공된 제1 스페이서층(123)을 포함한다. 또한, 반도체 칩 아키텍처는 게이트 구조물(117) 및 제1 스페이서층(123)에 수직인 D2 방향으로 연장되는 제2 스페이서층(121)을 포함한다.
반도체 칩 아키텍처의 부분(B)에 도시된 바와 같이, HARC 비아(116)에 대응하는 제1 패턴(119')을 패터닝한 후 제2 패턴(118')을 패터닝한다. 제1 패턴(119')은 제1 스페이서층(123), 절연층(112') 및 제2 스페이서층(121)을 기반으로 패터닝된다. 제2 패턴(118')은 활성 게이트 상부 콘택(115')에 대응하는 영역보다 큰 영역에 기반하여 패터닝되고, 게이트 구조물(117)의 측면들 위에 제공된 복수의 제1 스페이서층(123)을 포함한다.
HARC 비아(116')에 대응하는 제1 패턴(119')을 포함하는 라인형 SAC 패턴을 기반으로 ILD 구조물(140) 및 소자 기판(100)을 산화물층(110)의 상면 레벨까지 식각하여 HARC 비아(116')에 대응하는 트렌치(114')를 형성한다. 제2 패턴(118')을 포함하는 라인형 SAC 패턴을 기반으로 ILD 구조물(140) 및 하나 이상의 질화물 스페이서층(111)을 반도체 소자(130)의 상면 레벨까지 식각하여 2 개의 활성 게이트 상부 콘택(115')에 대응하는 복수의 트렌치(113')를 형성한다. 트렌치(114')와 복수의 트렌치(113')는 별도로 식각될 수 있다.
트렌치(114', 113')를 금속 물질로 채워 HARC 비아(116') 및 활성 게이트 상부 콘택(115')를 형성한다.
따라서, 라인형 SAC 패턴을 기반으로 HARC 비아(116')에 대한 활성 게이트 상부 콘택(115')의 정렬이 향상되고 공정 마진이 확보될 수 있다. 또한, 깊은 콘택 표면 손상을 방지할 수 있다.
도 7c는 도 6c의 HARC 비아를 포함하는 반도체 칩 아키텍처에서 SAC 패턴의 평면도이다.
도 7c를 참조하면, 반도체 칩 아키텍처는 ILD 구조물(140) 및 반도체 소자(130)를 포함한다. 반도체 소자(130)는 게이트 구조물(117)과, 게이트 구조물(117)의 측면들에 제공된 복수의 제1 스페이서층(123)을 포함한다. 또한, 반도체 칩 아키텍처는 게이트 구조물(117) 및 제1 스페이서층(123)에 수직인 D1 방향으로 수평으로 연장되는 게이트 폴리 컷 패턴(117')을 포함한다.
반도체 칩 아키텍처의 부분(C)에 도시된 바와 같이, 제1 스페이서층(123)을 포함하는 패턴(118")을 식각하여 제1 스페이서층(123)과 게이트 폴리 컷 패턴(117')을 기반으로 HARC 비아(116")를 형성하고, 라인형 SAC 패턴을 기반으로 활성 게이트 상부 콘택(115")을 형성한다. 패턴(118")은 활성 게이트 상부 콘택(115") 및 HARC 비아(116")에 대응하는 면적보다 크며, 게이트 구조물(117)의 측면들에 제공된 복수의 제1 스페이서층(123)을 포함한다.
게이트 폴리 컷 패턴(117') 및 제1 스페이서층(123)을 기반으로 ILD 구조물(140) 및 소자 기판(100)을 산화물층(110)의 상면 레벨까지 식각하여 HARC 비아(116")에 대응하는 트렌치(114")를 형성한다. 패턴(118")을 포함하는 라인형 SAC 패턴을 기반으로 ILD 구조물(140) 및 하나 이상의 질화물 스페이서층(111)을 반도체 소자(130)의 상면 레벨까지 식각하여 2 개의 활성 게이트 상부 콘택(115")에 대응하는 복수의 트렌치(113")를 형성한다. 트렌치(114") 및 복수의 트렌치(113")는 별도로 식각될 수 있다.
트렌치(114" 및 113")를 금속 물질로 채워 HARC 비아(116") 및 활성 게이트 상부 콘택(115")을 형성할 수 있다.
따라서, 활성 게이트 상부 콘택(115")과 HARC 비아(116") 사이의 정렬이 개선될 수 있고 깊은 콘택 표면 손상이 방지될 수 있다. 또한, 도 7c에 따른 실시예에서는 HARC 비아(116")에 대응하는 영역의 역 패터닝이 필요하지 않으므로 제조 공정이 단순화되고 비용이 절감될 수 있다.
도 8은 본 발명의 일 실시예에 따른 HARC 비아를 포함하는 반도체 칩 아키텍처의 제조 방법을 설명하기 위한 플로차트이다.
공정 S110에서, 반도체 칩 아키텍처의 FEOL(front-end-of-line) 층을 형성한다. 상기 FEOL 층은 산화물층을 포함하는 소자 기판, 상기 소자 기판에 제공된 STI 구조물들, 상기 소자 기판의 상면 위에 제공된 반도체 소자들, 상기 반도체 소자들 및 상기 STI 구조물들 상에 제공된 ILD 구조물을 포함한다.
공정 S120에서, ILD 구조물을 STI 구조물의 상면 레벨까지 식각하여 제1 트렌치를 형성하고, 상기 제1 트렌치에 절연 물질을 채워 절연층을 형성한다.
공정 S130에서, HARC 비아에 대응하여 상기 절연층 및 복수의 제1 스페이서층을 기반으로 형성된 제1 패턴을 포함하는 라인형 SAC 패턴을 기반으로, 상기 ILD 구조물, 상기 질화물 스페이서층, 상기 STI 구조물, 및 상기 소자 기판을 상기 산화물층의 상면 레벨까지 식각하여 제2 트렌치를 형성한다.
공정 S140에서, 제2 패턴을 포함하는 라인형 SAC 패턴을 기반으로 상기 ILD 구조물 및 상기 하나 이상의 질화물 스페이서층을 상기 반도체 소자의 상면 레벨까지 식각하여 2 개의 활성 게이트 상부 콘택에 대응하는 제3 트렌치들을 형성한다.
공정 S150에서, 상기 제2 트렌치를 금속 물질로 채워 HARC(high aspect ratio contact) 비아를 형성하고, 상기 제3 트렌치들을 금속 물질로 채워 활성 게이트 상부 콘택을 형성한다.
도 9는 본 발명의 다른 실시예에 따른 반도체 칩 아키텍처에서 HARC 비아 구조물을 제조하는 방법을 설명하기 위한 플로차트이다.
공정 S210에서, 반도체 칩 아키텍처의 FEOL 층을 형성한다. 상기 FEOL 층은 산화물층을 포함하는 소자 기판, 상기 소자 기판에 제공된 STI 구조물들, 상기 소자 기판의 제1 측에 제공된 반도체 소자들, 상기 반도체 소자들 및 STI 구조물들 상에 제공된 ILD 구조물을 포함한다.
공정 S220에서, 상기 ILD 구조물을 상기 STI 구조물의 상면 레벨까지 식각하고 상기 제1 트렌치에 절연 물질을 채워 절연층을 형성한다.
공정 S230에서, HARC 비아에 대응하여 절연층, 제1 스페이서층들, 및 제2 스페이서층들을 기반으로 형성된 제1 패턴을 포함하는 라인형 SAC 패턴을 기반으로, 상기 ILD 구조물, 상기 질화물 스페이서층, 상기 STI 구조물, 및 상기 소자 기판을 상기 산화물층의 상면 레벨까지 식각하여 제2 트렌치를 형성한다.
공정 S240에서, 제2 패턴을 포함하는 라인형 SAC 패턴을 기반으로 상기 ILD 구조물 및 상기 하나 이상의 질화물 스페이서층을 상기 반도체 소자의 상면 레벨까지 식각하여 2 개의 활성 게이트 상부 콘택에 대응하는 제3 트렌치들을 형성한다.
공정 S250에서, 상기 제2 트렌치를 금속 물질로 채워 HARC(high aspect ratio contact) 비아를 형성하고, 상기 제3 트렌치들을 금속 물질로 채워 활성 게이트 상부 콘택을 형성한다.
도 10은 또 다른 예시적인 실시예에 따른 HARC 비아를 포함하는 반도체 칩 아키텍처를 제조하는 방법을 설명하기 위한 플로차트이다.
공정 S310에서, 반도체 칩 아키텍처의 FEOL(front-end-of-line) 층을 형성한다. 상기 FEOL 층은 산화물층을 포함하는 소자 기판, 상기 소자 기판에 제공된 STI 구조물들, 상기 소자 기판의 제1 측에 제공된 반도체 소자들, 상기 반도체 소자들 및 상기 STI 구조물들 상에 제공된 ILD 구조물을 포함한다.
공정 S320에서, 상기 게이트 구조물들의 측면들에 제공된 게이트 폴리 컷 패턴 및 스페이서층들을 기반으로 상기 ILD 구조물 상에 라인형 SAC(self-aligned contact)패턴으로서 반전 콘택 구조물 패턴을 인쇄한다.
공정 S330에서, HARC 비아에 대응하여 게이트 폴리 컷 층 및 제1 스페이서층들을 기반으로 형성된 제1 패턴을 포함하는 라인형 SAC 패턴 기반으로, 상기 ILD 구조물, 상기 질화물 스페이서층, 상기 STI 구조물, 및 상기 소자 기판을 상기 산화물층의 상면 레벨까지 식각하여 제2 트렌치를 형성한다.
공정 S340에서, 제2 패턴을 포함하는 라인형 SAC 패턴을 기반으로 상기 ILD 구조물 및 상기 하나 이상의 질화물 스페이서층을 상기 반도체 소자의 상면 레벨까지 식각하여 2 개의 활성 게이트 상부 콘택에 대응하는 복수의 제3 트렌치를 형성한다.
공정 S350에서, 상기 제2 트렌치를 금속 물질로 채워 HARC(high aspect ratio contact) 비아를 형성하고, 상기 복수의 제3 트렌치를 금속 물질로 채워 활성 게이트 상부 콘택을 형성한다.
도 11은 예시적인 실시예에 따른 반도체 칩 아키텍처를 집적할 수 있는 반도체 아키텍처를 예시한다.
도 11을 참조하면, 본 발명의 일 실시예에 따른 반도체 패키지(2000)는 기판(2100) 상에 실장된 프로세서(2200) 및 반도체 소자(2300)를 포함할 수 있다. 프로세서(2200) 및/또는 반도체 소자(2300)는 전술한 반도체 칩 아키텍처들 중 하나 이상을 포함할 수 있다.
도 12는 예시적인 실시예에 따른 전자 시스템의 개략적인 블록도이다.
도 12를 참조하면, 실시예에 따른 전자 시스템(3000)은 버스(3400)를 이용하여 데이터 통신을 수행하는 마이크로프로세서(3100), 메모리(3200), 및 유저 인터페이스(3300)를 포함할 수 있다. 마이크로프로세서(3100)는 CPU(central processing unit) 또는 어플리케이션 프로세서(AP)를 포함할 수 있다. 전자 시스템(3000)은 마이크로프로세서(3100)와 직접 통신하는 RAM(random access memory)(3500)을 더 포함할 수 있다. 마이크로프로세서(3100) 및/또는 RAM(3500)은 단일 모듈 또는 패키지로 구현될 수 있다. 유저 인터페이스(3300)는 전자 시스템(3000)에 데이터를 입력하거나 전자 시스템(3000)으로부터 데이터를 출력하는데 이용될 수 있다. 예를 들면, 유저 인터페이스(3300)는 키보드, 터치 패드, 터치 스크린, 마우스, 스캐너, 음성 검출기, 액정 표시 장치(LCD), 마이크로 발광 소자(LED), 유기 발광 다이오드(OLED) 소자, 능동 매트릭스 발광 다이오드(AMOLED) 소자, 프린터, 조명, 또는 기타 다양한 입/출력 장치를 제한 없이 사용할 수 있다. 메모리(3200)는 마이크로프로세서(3100)의 동작 코드, 마이크로프로세서(3100)에 의해 처리된 데이터, 또는 외부 장치로부터 수신된 데이터를 저장할 수 있다. 메모리(3200)는 메모리 컨트롤러, 하드 디스크, 또는 SSD(solid state drive)를 포함할 수 있다.
전자 시스템(3000)에서 적어도 마이크로프로세서(3100), 메모리(3200) 및/또는 RAM(3500)은 전술한 실시예에서 설명한 바와 같은 반도체 칩 아키텍처를 포함할 수 있다.
본 명세서에서 기술되는 실시예들은 단지 설명적인 의미에서 고려되어야 하며 한정적인 것이 아니다. 각각의 실시예에서 특징 또는 양태에 대한 설명은 일반적으로 다른 실시예의 다른 유사한 특징 또는 양태에 대하여도 적용될 수 있는 것으로 간주되어야 한다.
이상 첨부 도면들을 참조하여 실시예들을 설명하였으나, 이하의 청구범위 및 그 균등물에 의해 정의되는 사상 및 범위를 벗어나지 않는 범위 내에서 형태 및 세부 사항의 다양한 변경이 이루어질 수 있음은 당업자에게 자명할 것이다.
112: 절연층, 115: 활성 게이트 상부 콘택, 116: HARC 비아, 120: STI 구조물, 130: 반도체 소자, 140: ILD 구조물, 170: BEOL 콘택 구조물, 190: 제1 BEOL 층.

Claims (20)

  1. 웨이퍼와,
    상기 웨이퍼의 제1 측 상에 배치되고, 상기 웨이퍼의 상기 제1 측 상의 반도체 소자와, 상기 웨이퍼 내의 STI(shallow trench isolation) 구조물과, 상기 반도체 소자 및 상기 웨이퍼 상의 ILD(interlayer dielectric) 구조물을 포함하는 FEOL(front-end-of-line) 층과,
    상기 FEOL층 상에 배치되고, 콘택 및 상기 콘택에 연결된 비아를 포함하는 MOL(middle-of-line) 층과,
    상기 웨이퍼의 상기 제1 측 상에 위치하며 수평 방향으로 상기 비아에 인접한 절연층과,
    상기 웨이퍼의 상기 제1 측과 반대되는 제2 측으로부터 상기 웨이퍼를 관통하는 파워 레일을 포함하고,
    상기 비아는 상기 ILD 구조물, 상기 STI 구조물, 및 상기 웨이퍼를 관통하여 수직 방향으로 연장되어 상기 파워 레일과 접하는 반도체 칩 아키텍처.
  2. 제1항에 있어서,
    상기 비아는 상기 ILD 구조물 및 상기 웨이퍼를 상기 수직 방향으로 관통하여 상기 파워 레일에 접하는 HARC(high aspect ratio contact) 비아인 반도체 칩 아키텍처.
  3. 제1항에 있어서,
    상기 절연층은 상기 콘택의 상면 레벨로부터 상기 STI 구조물의 상면까지 상기 수직 방향으로 연장되고, 상기 수평 방향에서 상기 비아의 측면에 직접 접하는 반도체 칩 아키텍처.
  4. 제1항에 있어서,
    상기 반도체 소자는 게이트 구조물과 상기 게이트 구조물의 측면들에 제공된 제1 스페이서층들을 포함하고,
    상기 콘택은 상기 수평 방향으로 서로 대면하는 인접한 게이트 구조물들의 측면들 바로 위에서 제1 스페이서층들 사이에 배치된 반도체 칩 아키텍처.
  5. 제4항에 있어서,
    상기 제1 스페이서층들이 연장되는 방향에 수직한 방향에서 상기 수평 방향으로 연장되는 제2 스페이서층을 더 포함하고,
    상기 비아는 상기 수평 방향에서 상기 제2 스페이서층에 가장 인접한 반도체 칩 아키텍처.
  6. 제3항에 있어서,
    상기 절연층은 실리콘 질화물(SiN), 실리콘 탄화질화물(SiCN), 및 이온 도핑된 탄소(C) 중 하나를 포함하는 반도체 칩 아키텍처.
  7. 웨이퍼와,
    상기 웨이퍼의 제1 측 상에 배치되고, 상기 웨이퍼의 상기 제1 측 상의 반도체 소자와, 상기 웨이퍼 내의 STI(shallow trench isolation) 구조물과, ILD(interlayer dielectric) 구조물을 포함하는 FEOL(front-end-of-line) 층과,
    상기 FEOL층 상에 배치되고, 콘택 및 상기 콘택에 연결된 비아를 포함하는 MOL(middle-of-line) 층과,
    상기 웨이퍼의 상기 제1 측 상에 위치하며 수평 방향으로 상기 비아에 인접한 게이트 폴리 컷 패턴과,
    상기 웨이퍼의 상기 제1 측과 반대되는 제2 측으로부터 상기 웨이퍼를 관통하는 파워 레일을 포함하고,
    상기 비아는 상기 ILD 구조물, 상기 STI 구조물, 및 상기 웨이퍼를 관통하여 수직 방향으로 연장되어 상기 파워 레일과 접하는 반도체 칩 아키텍처.
  8. 제7항에 있어서,
    상기 비아는 상기 ILD 구조물 및 상기 웨이퍼를 상기 수직 방향으로 관통하여 상기 파워 레일에 접하는 HARC(high aspect ratio contact) 비아인 반도체 칩 아키텍처.
  9. 제7항에 있어서,
    상기 반도체 소자는 게이트 구조들 및 상기 게이트 구조들의 측면 바로 위에 있는 스페이서층들을 포함하고,
    상기 콘택은 상기 수평 방향으로 서로 대면하는 인접한 게이트 구조물들의 바로 위에서 상기 스페이서층들 사이에 배치된 반도체 칩 아키텍처.
  10. 제9항에 있어서,
    상기 게이트 폴리 컷 패턴은 상기 게이트 구조물들이 연장되는 방향에 수직한 방향에서 상기 수평 방향으로 연장되고, 상기 수평 방향에서 상기 비아에 가장 인접한 반도체 칩 아키텍처.
  11. 제7항에 있어서,
    상기 콘택 및 상기 비아는 텅스텐(W) 및 코발트(Co) 중 하나를 포함하는 반도체 칩 아키텍처.
  12. 산화물층을 포함하는 웨이퍼를 형성하는 단계와,
    상기 웨이퍼의 제1 측 위에 반도체 소자를 형성하는 단계와,
    상기 반도체 소자 및 상기 웨이퍼 상에 ILD(interlayer dielectric) 구조물을 형성하는 단계와,
    제1 패턴 및 제2 패턴을 포함하는 자기 정렬 콘택(SAC) 패턴을 기반으로 상기 ILD 구조물을 패터닝하는 단계와,
    상기 제1 패턴을 기반으로 상기 ILD 구조물 및 상기 웨이퍼를 상기 산화물층의 레벨까지 식각하여 제1 트렌치를 형성하고, 상기 제2 패턴을 기반으로 상기 ILD 구조물을 상기 반도체 소자의 레벨까지 식각하여 상기 SAC 패턴을 기반으로 제2 트렌치들을 형성하는 단계와,
    상기 제1 트렌치 및 상기 제2 트렌치들을 적어도 하나의 금속 물질로 채워 각각 비아 및 콘택들을 형성하는 단계와,
    상기 웨이퍼의 상기 제1 측과 반대되는 제2 측으로부터 상기 웨이퍼를 관통하는 파워 레일을 형성하여 상기 파워 레일이 상기 비아에 접하도록 하는 단계를 포함하는 반도체 칩 아키텍처의 제조 방법.
  13. 제12항에 있어서,
    상기 제1 트렌치를 식각하기 전에, 상기 ILD 구조물을 상기 웨이퍼의 상기 제1 측의 레벨까지 식각하여 제3 트렌치를 형성하는 단계와,
    상기 제3 트랜치를 절연 물질로 채워 절연층을 형성하는 단계를 더 포함하는 반도체 칩 아키텍처의 제조 방법.
  14. 제13항에 있어서,
    상기 제1 트렌치는 게이트 구조물들의 측면들 바로 위에 배치된 상기 절연층 및 제1 스페이서층들을 기반으로 형성된 상기 제1 패턴에 기반하여 식각되고,
    상기 비아는 상기 절연층에 인접하게 형성되는 반도체 칩 아키텍처의 제조 방법.
  15. 제14항에 있어서,
    상기 제2 트렌치들은 상기 제1 스페이서층들 및 상기 제1 트렌치를 기반으로 형성된 상기 제2 패턴에 기반하여 식각되는 반도체 칩 아키텍처의 제조 방법.
  16. 제13항에 있어서,
    상기 제1 트렌치는 상기 절연층에 기반하여 형성된 상기 제1 패턴, 게이트 구조물들의 측면들에 구비된 제1 스페이서층들, 및 상기 제1 스페이서층들이 연장되는 방향에 수직인 방향으로 수평으로 연장되는 제2 스페이서층을 기반으로 식각되는 반도체 칩 아키텍처의 제조 방법.
  17. 제12항에 있어서,
    게이트 구조물들 사이에서 상기 게이트 구조물들이 연장되는 방향에 수직인 방향으로 연장되는 게이트 폴리 컷 패턴을 형성하는 단계를 더 포함하는 반도체 칩 아키텍처의 제조 방법.
  18. 제17항에 있어서,
    상기 제1 트렌치는 상기 게이트 구조물들의 측면들 바로 위에 형성된 상기 게이트 폴리 컷 패턴 및 상기 제1 스페이서층들을 기반으로 형성된 상기 제1 패턴을 기반으로 식각되는 반도체 칩 아키텍처의 제조 방법.
  19. 제18항에 있어서,
    상기 제2 트렌치는 상기 제1 스페이서층들 및 상기 제1 트렌치를 기반으로 형성된 상기 제2 패턴을 기반으로 식각되는 반도체 칩 아키텍처의 제조 방법.
  20. 제18항에 있어서,
    상기 비아는 상기 게이트 폴리 컷 패턴에 가장 인접하게 형성되는 반도체 칩 아키텍처의 제조 방법.
KR1020230019532A 2022-04-11 2023-02-14 반전된 고종횡비 콘택(harc) 구조물 및 공정 KR20230145909A (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
TW112110033A TW202341261A (zh) 2022-04-11 2023-03-17 半導體晶片架構以及製造其的方法
EP23165072.2A EP4261882A1 (en) 2022-04-11 2023-03-29 Reversed high aspect ratio contact (harc) structure and process

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US202263329720P 2022-04-11 2022-04-11
US63/329,720 2022-04-11
US17/887,203 US20230326858A1 (en) 2022-04-11 2022-08-12 Reversed high aspect ratio contact (harc) structure and process
US17/887,203 2022-08-12

Publications (1)

Publication Number Publication Date
KR20230145909A true KR20230145909A (ko) 2023-10-18

Family

ID=88239877

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020230019532A KR20230145909A (ko) 2022-04-11 2023-02-14 반전된 고종횡비 콘택(harc) 구조물 및 공정

Country Status (2)

Country Link
US (1) US20230326858A1 (ko)
KR (1) KR20230145909A (ko)

Also Published As

Publication number Publication date
US20230326858A1 (en) 2023-10-12

Similar Documents

Publication Publication Date Title
US9379042B2 (en) Integrated circuit devices having through silicon via structures and methods of manufacturing the same
US9449970B2 (en) Semiconductor devices and methods of forming the same
US10366970B2 (en) 3D semiconductor device and structure
US20070128813A1 (en) Silicon-on-insulator (soi) read only memory (rom) array and method of making a soi rom
US10043781B2 (en) 3D semiconductor device and structure
US9953972B2 (en) Semiconductor system, device and structure
EP4002435A1 (en) Semiconductor device with backside power distribution network and method of manufacturing the same
US11856751B2 (en) Drain sharing for memory cell thin film access transistors and methods for forming the same
US20240063123A1 (en) Through silicon buried power rail implemented backside power distribution network semiconductor architecture and method of manufacturing the same
KR20110043987A (ko) 수직형 반도체 소자, 메모리 소자, 및 그 제조 방법
US20230354572A1 (en) Memory device and layout, manufacturing method of the same
CN116097915A (zh) 具有垂直晶体管的存储器器件及其形成方法
KR20230145909A (ko) 반전된 고종횡비 콘택(harc) 구조물 및 공정
EP4261882A1 (en) Reversed high aspect ratio contact (harc) structure and process
US20190279990A1 (en) Bitcell layout for a two-port sram cell employing vertical-transport field-effect transistors
TWI801832B (zh) 記憶體電路、記憶體單元以及記憶體單元的操作方法
KR20220104617A (ko) 에피택시얼층 직접 연결을 사용하는 후면 배전 네트워크 반도체 아키텍처 및 그의 제조 방법
CN116895634A (zh) 半导体芯片架构及其制造方法
EP4227994A1 (en) Stack of chips that share power rails
CN116097918A (zh) 具有垂直晶体管的存储器器件及其形成方法
US20220336355A1 (en) Thermal budget enhanced buried power rail and method of manufacturing the same
US20230371244A1 (en) Memory device having vertical transistors and method for forming the same
WO2023216884A1 (en) Memory device having vertical transistors and method for forming the same
CN118213344A (zh) 具有背面接触的半导体单元及其形成方法
KR20240094992A (ko) 필라 패터닝을 사용하는 후면 콘택 형성