KR20230143645A - 표시 장치 - Google Patents

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KR20230143645A
KR20230143645A KR1020220042090A KR20220042090A KR20230143645A KR 20230143645 A KR20230143645 A KR 20230143645A KR 1020220042090 A KR1020220042090 A KR 1020220042090A KR 20220042090 A KR20220042090 A KR 20220042090A KR 20230143645 A KR20230143645 A KR 20230143645A
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electrode
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gate
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김근우
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삼성디스플레이 주식회사
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Abstract

표시 장치가 제공된다. 표시 장치는 제k 스캔 라인, 및 상기 제k 스캔 라인과 교차하는 제j 데이터 라인에 접속되는 서브 화소를 구비하고, 상기 서브 화소는, 발광 소자, 게이트 전극에 인가된 데이터 전압에 따라 상기 발광 소자에 구동 전류를 제공하고, 제1 하부 배선을 포함하는 구동 트랜지스터, 상기 구동 트랜지스터의 게이트 전극에 연결되고, 서로 직렬로 연결된 제1 서브 트랜지스터 및 제2 서브 트랜지스터, 및 상기 제1 서브 트랜지스터와 상기 제2 서브 트랜지스터 사이를 연결하는 제1 노드를 포함하고, 상기 제1 노드는 상기 제1 하부 배선에 연결된다.

Description

표시 장치 {DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것이다.
정보화 사회가 발전함에 따라 영상을 표시하기 위한 표시 장치에 대한 요구가 다양한 형태로 증가하고 있다. 예를 들어, 표시 장치는 스마트폰, 디지털 카메라, 노트북 컴퓨터, 네비게이션, 스마트 워치 및 스마트 텔레비전과 같이 다양한 전자기기에 적용되고 있다. 표시 장치는 액정 표시 장치(Liquid Crystal Display Device), 전계 방출 표시 장치(Field Emission Display Device), 유기 발광 표시 장치(Organic Light Emitting Display Device) 등과 같은 평판 표시 장치일 수 있다.
유기 발광 표시 장치는 복수의 화소들을 포함할 수 있으며, 복수의 화소들 각각은 발광 소자, 게이트 전극의 전압에 따라 전원으로부터 발광 소자에 공급되는 구동 전류의 양을 조절하는 구동 트랜지스터, 및 스캔 라인의 스캔 신호들에 따라 스위칭 되는 복수의 스위칭 트랜지스터를 포함한다. 복수의 스위칭 트랜지스터들 중 일부는 누설 전류를 방지하기 위해 서로 직렬로 연결된 듀얼 트랜지스터로 형성될 수 있다.
한편, 표시 장치는 소비 전력을 감소하기 위해 프레임간 계조의 변화가 큰 영상은 고주파수로 구동하고, 프레임간 계조의 변화가 크지 않은 정지 영상은 저주파수로 구동하는 가변 리프레쉬 레이트(variable refresh rate: VRR) 구동방식이 제안되었다. 저주파 구동 방식 또는 가변 리프레쉬 레이트(VRR) 구동 방식의 경우, 누설 전류(leakage current) 특성이 우수한 경우에 소비 전력의 감소가 더 효과적으로 적용될 수 있다.
본 발명이 해결하고자 하는 과제는 누설 전류를 특성을 개선하여 휘도 개선 및 소비 전력이 개선된 표시 장치를 제공하고자 하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 제k 스캔 라인, 및 상기 제k 스캔 라인과 교차하는 제j 데이터 라인에 접속되는 서브 화소를 구비하고, 상기 서브 화소는, 발광 소자, 게이트 전극에 인가된 데이터 전압에 따라 상기 발광 소자에 구동 전류를 제공하고, 제1 하부 배선을 포함하는 구동 트랜지스터, 상기 구동 트랜지스터의 게이트 전극에 연결되고, 서로 직렬로 연결된 제1 서브 트랜지스터 및 제2 서브 트랜지스터, 및 상기 제1 서브 트랜지스터와 상기 제2 서브 트랜지스터 사이를 연결하는 제1 노드를 포함하고, 상기 제1 노드는 상기 제1 하부 배선에 연결된다.
상기 다른 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 기판, 상기 기판 상에 배치되는 제1 하부 배선, 상기 제1 하부 배선 상에 배치되는 버퍼막, 상기 버퍼막 상에 배치되며, 상기 제1 하부 배선과 중첩하는 제1 채널, 및 제1 노드 영역을 통해 서로 연결된 제1 서브 채널과 제2 서브 채널을 포함하는 액티브층, 상기 액티브층 상에 배치되는 게이트 절연막, 상기 게이트 절연막 상에 배치되며, 상기 제1 채널 및 상기 제1 하부 배선과 중첩하는 게이트 전극, 및 상기 제1 서브 채널 및 상기 제2 서브 채널과 모두 중첩하는 제k 스캔 라인을 포함하는 제1 게이트 도전층, 상기 제1 게이트 도전층 상에 배치되는 제1 층간 절연막, 상기 제1 층간 절연막 상에 배치되는 제2 게이트 도전층, 상기 제2 게이트 도전층 상에 배치되는 제2 층간 절연막, 및 상기 제2 층간 절연막 상에 배치되는 제1 연결 전극을 포함하고, 상기 제1 연결 전극은 제1 브릿지 콘택홀을 통해 상기 제1 하부 배선에 연결되고, 제2 브릿지 콘택홀을 통해 상기 제1 서브 채널과 상기 제2 서브 채널 사이의 제1 노드 영역에 연결된다.
일 실시예에 따른 표시 장치에 의하면, 듀얼 트랜지스터들 사이의 연결 노드에 배선을 연결함으로써, 듀얼 트랜지스터들의 게이트 전극의 전압이 변화함에 따라 듀얼 트랜지스터들의 사이의 연결 노드의 전압이 변화하는 것을 방지할 수 있다. 이에 따라, 표시 장치의 누설 전류 특성이 개선될 수 있다.
일 실시예에 따른 표시 장치에 의하면, 저주파 구동 방식 또는 가변 리프레쉬 레이트(VRR) 구동 방식에서 휘도 저하 및 소비 전력 저하가 개선될 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치를 보여주는 사시도이다.
도 2는 일 실시예에 따른 표시 장치를 보여주는 평면도이다.
도 3은 일 실시예에 따른 서브 화소를 보여주는 회로도이다.
도 4는 일 실시예에 따른 서브 화소에 인가되는 제k 발광 신호, 제k 스캔 초기화 신호, 제k 스캔 기입 신호, 제k+1 스캔 기입 신호, 및 제1 노드 전압을 보여주는 파형도이다.
도 5 내지 도 9는 도 4의 제1 기간, 제2 기간, 제3 기간, 및 제4 기간 동안 서브 화소의 구동 방법을 설명하기 위한 회로도들이다.
도 10은 저주파 구동 시, 누설 전류에 의한 휘도 변화를 나타낸 그래프이다.
도 11은 제1 노드의 전압 변화에 따른 누설 전류 변화를 나타낸 그래프이다.
도 12는 일 실시예에 따른 서브 화소를 상세히 보여주는 레이아웃 도이다.
도 13은 도 12의 I-I'의 일 예를 보여주는 단면도이다.
도 14는 도 12의 II-II'의 일 예를 보여주는 단면도이다.
도 15는 다른 실시예에 따른 서브 화소를 보여주는 회로도이다.
도 16은 또 다른 실시예에 따른 서브 화소를 보여주는 회로도이다.
도 17은 또 다른 실시예에 따른 화소에 인가되는 제k 발광 신호, 제k 스캔 초기화 신호, 제k 스캔 기입 신호, 제k+1 스캔 기입 신호, 제2 노드 전압을 보여주는 파형도이다.
도 18은 도 17의 제1 기간, 제2 기간, 제3 기간, 및 제4 기간 동안 서브 화소의 구동 방법을 설명하기 위한 회로도들이다.
도 19는 또 다른 실시예에 따른 서브 화소를 상세히 보여주는 레이아웃 도이다.
도 20은 도 19의 III-III'의 일 예를 보여주는 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되지 않는다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하 첨부된 도면을 참조하여 구체적인 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 표시 장치를 보여주는 사시도이다. 도 2는 일 실시예에 따른 표시 장치를 보여주는 평면도이다.
본 명세서에서, “상부”, “탑”, “상면”은 표시 패널(10)을 기준으로 상부 방향, 즉 Z축 방향을 가리키고, “하부”, “바텀”, “하면”은 표시 패널(10)을 기준으로 하부 방향, 즉 Z축 방향의 반대 방향을 가리킨다. 또한, “좌”, “우”, “상”, “하”는 표시 패널(10)을 평면에서 바라보았을 때의 방향을 가리킨다. 예를 들어, “좌”는 X축 방향의 반대 방향, “우”는 X축 방향, “상”은 Y축 방향, “하”는 Y축 방향의 반대 방향을 가리킨다.
도 1 및 도 2를 참조하면, 표시 장치(1)는 동영상이나 정지영상을 표시하는 장치로서, 모바일 폰(mobile phone), 스마트 폰(smart phone), 태블릿 PC(tablet personal computer), 및 스마트 워치(smart watch), 워치 폰(watch phone), 이동 통신 단말기, 전자 수첩, 전자 책, PMP(portable multimedia player), 네비게이션, UMPC(Ultra Mobile PC) 등과 같은 휴대용 전자 기기뿐만 아니라, 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷(internet of things, IOT) 등의 다양한 제품의 표시 화면으로 사용될 수 있다.
표시 장치(1)는 유기 발광 다이오드를 이용하는 유기 발광 표시 장치, 양자점 발광층을 포함하는 양자점 발광 표시 장치, 무기 반도체를 포함하는 무기 발광 표시 장치, 및 초소형 발광 다이오드(micro light emitting diode(LED))를 이용하는 초소형 발광 표시 장치와 같은 발광 표시 장치일 수 있다. 이하에서는, 표시 장치(1)가 유기 발광 표시 장치인 것을 중심으로 설명하였으나, 본 발명은 이에 제한되지 않는다.
표시 장치(1)는 표시 패널(10), 표시 구동 회로(20), 및 회로 보드(30)를 포함한다.
표시 패널(10)은 제1 방향(X)의 단변과 제1 방향(X)과 교차하는 제2 방향(Y)의 장변을 갖는 직사각형 형태의 평면으로 형성될 수 있다. 제1 방향(X)의 단변과 제2 방향(Y)의 장변이 만나는 코너(corner)는 소정의 곡률을 갖도록 둥글게 형성되거나 직각으로 형성될 수 있다. 표시 패널(10)의 평면 형태는 사각형에 한정되지 않고, 다른 다각형, 원형 또는 타원형으로 형성될 수 있다. 표시 패널(10)은 평탄하게 형성될 수 있으나, 이에 한정되지 않으며, 좌우측 끝단에 형성되며, 일정한 곡률을 갖거나 변화하는 곡률을 갖는 곡면부를 포함할 수 있다. 이외에, 표시 패널(10)은 구부러지거나, 휘어지거나, 벤딩되거나, 접히거나, 말릴 수 있도록 유연하게 형성될 수 있다.
표시 패널(10)은 서브 화소(SP)들이 형성되어 영상을 표시하는 표시 영역(DA)과 표시 영역(DA)의 주변 영역인 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DA)에는 서브 화소(SP)들 뿐만 아니라, 서브 화소(SP)들에 접속되는 스캔 라인(SL)들, 발광 라인(EL)들, 데이터 라인(DL)들, 및 제1 구동 전압 라인(VDDL)이 배치될 수 있다. 스캔 라인(SL)들과 발광 라인(EL)들은 제1 방향(X)으로 나란하게 형성되고, 데이터 라인(DL)들은 제1 방향(X)과 교차하는 제2 방향(Y)으로 나란하게 형성될 수 있다. 제1 구동 전압 라인(VDDL)은 표시 영역(DA)에서 제2 방향(Y)으로 나란하게 형성될 수 있다. 표시 영역(DA)에서 제2 방향(Y)으로 나란하게 형성된 제1 구동 전압 라인(VDDL)은 비표시 영역(NDA)에서 서로 연결될 수 있다.
서브 화소(SP)들 각각은 스캔 라인(SL)들 중 적어도 어느 하나, 데이터 라인(DL)들 중 어느 하나, 발광 라인(EL)들 중 적어도 하나, 제1 구동 전압 라인(VDDL)에 접속될 수 있다. 도 2에서는 서브 화소(SP)들 각각이 2 개의 스캔 라인(SL)들, 1 개의 데이터 라인(DL), 1 개의 발광 라인(EL), 및 제1 구동 전압 라인(VDDL)에 접속된 것을 예시하였지만, 이에 한정되지 않는다. 예를 들어, 서브 화소(SP)들 각각은 2 개의 스캔 라인(SL)들이 아닌 4 개의 스캔 라인(SL)들에 접속될 수도 있다.
서브 화소(SP)들 각각은 구동 트랜지스터, 적어도 하나의 트랜지스터, 발광 소자, 및 커패시터를 포함할 수 있다. 트랜지스터는 스캔 라인(SL)으로부터 스캔 신호가 인가되는 경우 턴-온되며, 이로 인해 데이터 라인(DL)의 데이터 전압은 구동 트랜지스터의 게이트 전극에 인가될 수 있다. 구동 트랜지스터는 게이트 전극에 인가된 데이터 전압에 따라 발광 소자에 구동 전류를 공급함으로써 발광할 수 있다. 구동 트랜지스터와 적어도 하나의 트랜지스터는 박막 트랜지스터(thin film transistor)일 수 있다. 발광 소자는 구동 트랜지스터의 구동 전류에 따라 발광할 수 있다. 발광 소자는 애노드 전극, 유기 발광층, 및 캐소드 전극을 포함하는 유기 발광 다이오드(organic light emitting diode)일 수 있다. 커패시터는 구동 트랜지스터의 게이트 전극에 인가된 데이터 전압을 일정하게 유지하는 역할을 할 수 있다.
비표시 영역(NDA)은 표시 영역(DA)의 바깥쪽에서부터 표시 패널(10)의 가장자리까지의 영역으로 정의될 수 있다. 비표시 영역(NDA)에는 스캔 라인(SL)들에 스캔 신호들을 인가하기 위한 스캔 구동 회로(40), 및 데이터 라인(DL)들과 표시 구동 회로(20) 사이의 팬 아웃 라인(FL)들, 및 표시 구동 회로(20)에 접속되는 패드(DP)들이 배치될 수 있다. 표시 구동 회로(20)와 패드(DP)들은 표시 패널(10)의 일 측 가장자리에 배치될 수 있다. 패드(DP)들은 표시 구동 회로(20)보다 표시 패널(10)의 일 측 가장자리에 인접하게 배치될 수 있다.
스캔 구동 회로(40)는 복수의 스캔 제어 라인(SCL)을 통해 표시 구동 회로(20)에 연결될 수 있다. 스캔 구동 회로(40)는 복수의 스캔 제어 라인(SCL)을 통해 표시 구동 회로(20)로부터 스캔 제어 신호(SCS)와 발광 제어 신호(ECS)를 입력 받을 수 있다. 스캔 구동 회로(40)는 스캔 구동부와 발광 제어 구동부를 포함할 수 있다. 스캔 라인(SL)들은 도 3과 같이 제k 스캔 초기화 라인(GILk), 제k 스캔 기입 라인(GWLk), 및 제k+1 스캔 기입 라인(GWLk+1)을 포함할 수 있다.
표시 구동 회로(20)는 집적회로(integrated circuit, IC)로 형성되어 COG(chip on glass) 방식, COP(chip on plastic) 방식, 또는 초음파 접합 방식으로 표시 패널(10) 상에 부착될 수 있으나, 이에 한정되지 않는다. 예를 들어, 표시 구동 회로(20)는 회로 보드(30) 상에 부착될 수 있다.
회로 보드(30)는 이방성 도전 필름(anisotropic conductive film)을 이용하여 패드(DP)들 상에 부착될 수 있다. 이로 인해, 회로 보드(30)의 리드 라인들은 패드(DP)들에 전기적으로 연결될 수 있다. 회로 보드(30)는 연성 인쇄 회로 보드(flexible prinited circuit board), 인쇄 회로 보드(printed circuit board) 또는 칩온 필름(chip on film)과 같은 연성 필름(flexible film)일 수 있다.
도 3은 일 실시예에 따른 서브 화소를 보여주는 회로도이다.
도 3을 참조하면, 서브 화소(SP)는 제k(k는 양의 정수) 스캔 소기화 라인(GILk), 제k 스캔 기입 라인(GWLk), 제k+1 스캔 기입 라인(GWLk+1), 제k 발광 라인(ELk), 및 제j(j는 양의 정수) 데이터 라인(DLj)에 접속될 수 있다. 또한, 서브 화소(SP)는 제1 구동 전압이 공급되는 제1 구동 전압 라인(VDDL), 초기화 전압(Vini)이 공급되는 초기화 전압 라인(VIL), 및 제2 구동 전압이 공급되는 제2 구동 전압 라인(VSSL)에 접속될 수 있다.
서브 화소(SP)는 구동 트랜지스터(DT), 발광 소자(Light Emitting Element, LE), 스위치 소자들, 및 커패시터(Cst) 등을 포함한다. 스위치 소자들은 제1 내지 제6 트랜지스터들(ST1, ST2, ST3, ST4, ST5, ST6)을 포함한다.
구동 트랜지스터(DT)는 게이트 전극(DTG), 제1 전극, 제2 전극, 및 제1 하부 배선(110)을 포함할 수 있다. 게이트 전극(DTG)은 구동 트랜지스터(DT)의 액티브층의 상부에 배치되는 상부 게이트 전극이고, 제1 하부 배선(110)은 구동 트랜지스터(DT)의 액티브층의 하부에 배치되는 하부 게이트 전극일 수 있다. 게이트 전극(DTG)은 구동 트랜지스터(DT)의 주 게이트 전극이고, 제1 하부 배선(110)은 구동 트랜지스터(DT)의 보조 게이트 전극일 수 있다.
구동 트랜지스터(DT)는 게이트 전극(DTG)에 인가되는 데이터 전압에 따라 드레인-소스간 전류(Ids, 이하 “구동 전류”라 칭함)를 제어한다. 구동 트랜지스터(DT)의 채널을 통해 흐르는 구동 전류(Ids)는 수학식 1과 같이 구동 트랜지스터(DT)의 게이트-소스 간의 전압(Vsg)과 문턱전압(threshold voltage) 간의 차이의 제곱에 비례한다.
Figure pat00001
수학식 1에서, k'는 구동 트랜지스터의 구조와 물리적 특성에 의해 결정되는 비례 계수, Vsg는 구동 트랜지스터의 게이트-소스간 전압, Vth는 구동 트랜지스터의 문턱전압을 의미한다.
구동 트랜지스터(DT)의 제1 하부 배선(110)은 듀얼 트랜지스터인 제2 트랜지스터(ST2)의 두 서브 트랜지스터의 연결 노드인 제1 노드(N1)에 연결될 수 있다. 즉, 제1 하부 배선(110)은 제1 서브 트랜지스터(ST2-1)의 제1 전극과 제2 서브 트랜지스터(ST2-2)의 제2 전극에 대응되는 제1 노드(N1)에 연결될 수 있다.
발광 소자(LE)는 구동 전류(Ids)에 따라 발광한다. 발광 소자(LE)의 발광량은 구동 전류(Ids)에 비례할 수 있다.
발광 소자(LE)는 애노드 전극, 캐소드 전극, 및 애노드 전극과 캐소드 전극 사이에 배치된 유기 발광층을 포함하는 유기발광 다이오드일 수 있다. 또는, 발광 소자(LE)는 애노드 전극, 캐소드 전극, 및 애노드 전극과 캐소드 전극 사이에 배치된 무기 반도체를 포함하는 무기 발광 소자일 수 있다. 또는, 발광 소자(LE)는 애노드 전극, 캐소드 전극, 및 애노드 전극과 캐소드 전극 사이에 배치된 양자점 발광층을 포함하는 양자점 발광 소자일 수 있다. 또는, 발광 소자(LE)는 마이크로 발광 다이오드(micro light emitting diode)일 수 있다. 13에서 발광 소자(LE)의 애노드 전극은 제1 전극(171)에 대응되며, 캐소드 전극은 제2 전극(173)에 대응된다.
발광 소자(LE)의 애노드 전극은 제4 트랜지스터(ST4)의 제1 전극과 제6 트랜지스터(ST6)의 제2 전극에 접속되며, 캐소드 전극은 제2 구동 전압 라인(VSSL)에 접속될 수 있다.
제1 트랜지스터(ST1)는 제k 스캔 기입 라인(GWLk)의 제k 스캔 기입 신호에 의해 턴-온되어 구동 트랜지스터(DT)의 제1 전극과 제j 데이터 라인(DLj)을 접속시킨다. 제1 트랜지스터(ST1)의 게이트 전극은 제k 스캔 기입 라인(GWLk)에 접속되고, 제1 전극은 구동 트랜지스터(DT)의 제1 전극에 접속되며, 제2 전극은 제j 데이터 라인(DLj)에 접속될 수 있다.
제2 트랜지스터(ST2)는 제1 서브 트랜지스터(ST2-1)와 제2 서브 트랜지스터(ST2-2)가 직렬로 연결된 듀얼 트랜지스터로 형성될 수 있다. 제1 서브 트랜지스터(ST2-1)와 제2 서브 트랜지스터(ST2-2)는 제k 스캔 기입 라인(GWLk)의 제k 스캔 기입 신호에 의해 턴-온되어 구동 트랜지스터(DT)의 게이트 전극(DTG)과 제2 전극을 접속시킨다. 즉, 제1 서브 트랜지스터(ST2-1)와 제2 서브 트랜지스터(ST2-2)가 턴-온되는 경우, 구동 트랜지스터(DT)의 게이트 전극(DTG)과 제2 전극이 접속되므로, 구동 트랜지스터(DT)는 다이오드(diode)로 구동한다.
제1 서브 트랜지스터(ST2-1)의 게이트 전극은 제k 스캔 기입 라인(GWLk)에 접속되고, 제1 전극은 제2 서브 트랜지스터(ST2-2)의 제2 전극 및 제1 노드(N1)에 접속되며, 제2 전극은 구동 트랜지스터(DT)의 게이트 전극(DTG)에 접속될 수 있다. 제2 서브 트랜지스터(ST2-2)의 게이트 전극은 제k 스캔 기입 라인(GWLk)에 접속되고, 제1 전극은 구동 트랜지스터(DT)의 제2 전극에 접속되며, 제2 전극은 제1 서브 트랜지스터(ST2-1)의 제1 전극 및 제1 노드(N1)에 접속될 수 있다. 본 명세서에서, 제1 노드(N1)는 듀얼 트랜지스터를 이루는 두개의 서브 트랜지스터의 사이의 "연결 노드"일 수 있다. 예를 들어, 제1 노드(N1)는 제1 서브 트랜지스터(ST2-1)와 제2 서브 트랜지스터(ST2-2) 사이의 연결 노드로 지칭될 수 있다. 제1 노드(N1)는 제1 서브 트랜지스터(ST2-1)의 제1 전극과 제2 서브 트랜지스터(ST2-2)의 제2 전극을 연결할 수 있다. 한편, 제1 노드(N1), 제1 서브 트랜지스터(ST2-1)의 제1 전극, 및 제2 서브 트랜지스터(ST2-2)의 제2 전극은 용어상 혼용될 수 있다.
일 실시예에서, 제1 노드(N1)는 구동 트랜지스터(DT)의 제1 하부 배선(110)에 연결될 수 있다. 제1 서브 트랜지스터(ST2-1)의 제1 전극과 제2 서브 트랜지스터(ST2-2)의 제2 전극은 각각 구동 트랜지스터(DT)의 제1 하부 배선(110)에 연결될 수 있다. 제1 노드(N1)가 제1 하부 배선(110)에 연결됨으로써, 서브 트랜지스터들 사이의 연결 노드의 전압이 그와 인접한 신호 배선의 전압 변화에 따라 변화하는 것을 방지할 수 있다. 예를 들어, 제1 노드(N1)가 플로팅(floating)되지 않고 제1 하부 배선(110)에 연결됨으로써, 그에 인접한 제k 스캔 기입 라인(GWLk)의 전압 변화에 따라 제1 노드(N1)의 전압이 변화하는 것을 방지할 수 있다.
제3 트랜지스터(ST3)는 제3 서브 트랜지스터(ST3-1)와 제4 서브 트랜지스터(ST3-2)가 직렬로 연결된 듀얼 트랜지스터로 형성될 수 있다. 제3 서브 트랜지스터(ST3-1)와 제4 서브 트랜지스터(ST3-2)는 제k 스캔 초기화 라인(GILk)의 제k 스캔 초기화 신호에 의해 턴-온되어 구동 트랜지스터(DT)의 게이트 전극(DTG)과 초기화 전압 라인(VIL)을 접속시킨다. 구동 트랜지스터(DT)의 게이트 전극(DTG)은 초기화 전압 라인(VIL)의 초기화 전압(Vini)으로 방전될 수 있다.
제3 서브 트랜지스터(ST3-1)의 게이트 전극은 제k 스캔 초기화 라인(GILk)에 접속되고, 제1 전극은 구동 트랜지스터(DT)의 게이트 전극(DTG)에 접속되며, 제2 전극은 제4 서브 트랜지스터(ST3-2)의 제1 전극 및 제2 노드(N2)에 접속될 수 있다. 제4 서브 트랜지스터(ST3-2)의 게이트 전극은 제k 스캔 초기화 라인(GILk)에 접속되고, 제1 전극은 제3 서브 트랜지스터(ST3-1)의 제2 전극 및 제2 노드(N2)에 접속되며, 제2 전극은 초기화 전압 라인(VIL)에 접속될 수 있다. 도 3에서, 제3 서브 트랜지스터(ST3-1)의 제2 전극과 제4 서브 트랜지스터(ST3-2)의 제1 전극은 각각 제2 노드(N2)로 지칭될 수 있다. 본 명세서에서, 제2 노드(N2)는 듀얼 트랜지스터를 이루는 두개의 서브 트랜지스터의 사이의 "연결 노드"일 수 있다. 예를 들어, 제2 노드(N2)는 제3 서브 트랜지스터(ST3-1)와 제4 서브 트랜지스터(ST3-2) 사이의 연결 노드로 지칭될 수 있다. 제2 노드(N2)는 제3 서브 트랜지스터(ST3-1)의 제2 전극과 제4 서브 트랜지스터(ST3-2)의 제1 전극을 연결할 수 있다. 한편, 제2 노드(N2), 제3 서브 트랜지스터(ST3-1)의 제2 전극, 및 제4 서브 트랜지스터(ST3-2)의 제1 전극은 용어상 혼용될 수 있다.
제4 트랜지스터(ST4)는 제k+1 스캔 기입 라인(GWLk+1)의 제k+1 스캔 기입 신호에 의해 턴-온되어 발광 소자(LE)의 애노드 전극과 초기화 전압 라인(VIL)을 접속시킨다. 발광 소자(LE)의 애노드 전극은 초기화 전압(Vini)으로 방전될 수 있다. 제4 트랜지스터(ST4)의 게이트 전극은 제k+1 스캔 기입 라인(GWLk+1)에 접속되고, 제1 전극은 발광 소자(LE)의 애노드 전극에 접속되며, 제2 전극은 초기화 전압 라인(VIL)에 접속된다.
제5 트랜지스터(ST5)는 제k 발광 라인(ELk)의 제k 발광 신호에 의해 턴-온되어 구동 트랜지스터(DT)의 제1 전극과 제1 구동 전압 라인(VDDL)을 접속시킨다. 제5 트랜지스터(ST5)의 게이트 전극은 제k 발광 라인(ELk)에 접속되고, 제1 전극은 제1 구동 전압 라인(VDDL)에 접속되며, 제2 전극은 구동 트랜지스터(DT)의 제1 전극에 접속된다.
제6 트랜지스터(ST6)는 구동 트랜지스터(DT)의 제2 전극과 발광 소자(LE)의 애노드 전극 사이에 접속된다. 제6 트랜지스터(ST6)는 제k 발광 라인(ELk)의 제k 발광 신호에 의해 턴-온되어 구동 트랜지스터(DT)의 제2 전극과 발광 소자(LE)의 애노드 전극을 접속한다. 제6 트랜지스터(ST6)의 게이트 전극은 제k 발광 라인(ELk)에 접속되고, 제1 전극은 구동 트랜지스터(DT)의 제2 전극에 접속되며, 제2 전극은 발광 소자(LE)의 애노드 전극에 접속된다. 제5 트랜지스터(ST5)와 제6 트랜지스터(ST6)가 모두 턴-온되는 경우, 구동 전류(Ids)는 발광 소자(LE)에 공급될 수 있다.
커패시터(Cst)는 구동 트랜지스터(DT)의 제2 전극과 제1 구동 전압 라인(VDDL) 사이에 형성된다. 커패시터(Cst)의 일 전극은 구동 트랜지스터(DT)의 제2 전극에 접속되고, 타 전극은 제1 구동 전압 라인(VDDL)에 접속될 수 있다.
제1 내지 제6 트랜지스터(ST1, ST2, ST3, ST4, ST5, ST6), 및 구동 트랜지스터(DT) 각각의 제1 전극이 소스 전극인 경우, 제2 전극은 드레인 전극일 수 있다. 또는, 제1 내지 제6 트랜지스터(ST1, ST2, ST3, ST4, ST5, ST6), 및 구동 트랜지스터(DT) 각각의 제1 전극이 드레인 전극인 경우, 제2 전극은 소스 전극일 수 있다.
제1 내지 제6 트랜지스터(ST1, ST2, ST3, ST4, ST5, ST6), 및 구동 트랜지스터(DT) 각각의 액티브층 폴리 실리콘(Poly Silicon), 아몰포스 실리콘, 및 산화물 반도체 중 어느 하나로 형성될 수도 있다. 제1 내지 제6 트랜지스터(ST1, ST2, ST3, ST4, ST5, ST6), 및 구동 트랜지스터(DT) 각각의 반도체층이 폴리 실리콘으로 형성되는 경우, 그를 형성하기 위한 공정은 저온 폴리 실리콘(Low Temperature Poly Silicon: LTPS) 공정일 수 있다.
또한, 도 3에서는 제1 내지 제6 트랜지스터(ST1, ST2, ST3, ST4, ST5, ST6), 및 구동 트랜지스터(DT)가 P 타입 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)으로 형성된 것을 중심으로 설명하였으나, 이에 한정되지 않으며, N 타입 MOSFET으로 형성될 수도 있다. 제1 내지 제6 트랜지스터(ST1, ST2, ST3, ST4, ST5, ST6), 및 구동 트랜지스터(DT)가 N 타입 MOSFET으로 형성되는 경우, N 타입 MOSFET의 특성에 맞도록 도 4의 타이밍 도는 수정되어야 할 것이다.
제1 구동 전압 라인(VDDL)의 제1 구동 전압, 제2 구동 전압 라인(VSSL)의 제2 구동 전압, 초기화 전압 라인(VIL)의 초기화 전압(Vini)은 구동 트랜지스터(DT)의 특성, 발광 소자(LE)의 특성 등을 고려하여 설정될 수 있다. 예를 들어, 구동 트랜지스터(DT)의 소스 전극에 공급되는 데이터 전압(Vdata)과 초기화 전압(Vini) 간의 전압 차는 구동 트랜지스터(DT)의 문턱전압(Vth)보다 크도록 설정될 수 있다.
도 4는 일 실시예에 따른 서브 화소에 인가되는 제k 발광 신호, 제k 스캔 초기화 신호, 제k 스캔 기입 신호, 제k+1 스캔 기입 신호, 및 제1 노드 전압을 보여주는 파형도이다.
도 3에 도 4를 결부하면, 제k 스캔 초기화 라인(GILk)에 인가되는 제k 스캔 초기화 신호(GIk)는 제3 트랜지스터(ST3)의 턴-온과 턴-오프를 제어하기 위한 신호이다. 제k 스캔 기입 라인(GWLk)에 인가되는 제k 스캔 기입 신호(GWk)는 제1 트랜지스터(ST1)와 제2 트랜지스터(ST2) 각각의 턴-온과 턴-오프를 제어하기 위한 신호이다. 제k+1 스캔 기입 라인(GWLk+1)에 인가되는 제k+1 스캔 기입 신호(GWk+1)는 제4 트랜지스터(ST4)의 턴-온과 턴-오프를 제어하기 위한 신호이다. 제k 발광 라인(ELk)에 인가되는 제k 발광 신호(EMk)는 제5 트랜지스터(ST5)와 제6 트랜지스터(ST6)를 제어하기 위한 신호이다. 제1 전압(Vn1)은 일 실시예에 따라 제1 노드(N1)에 제1 하부 배선(110)이 연결된 표시 장치(1)에서, 제1 노드(N1)의 전압이다. 비교 전압(Vn1')은 비교예에 따라 제1 노드(N1)에 제1 하부 배선(110)이 연결되지 않은 표시 장치(1')에서, 제1 노드(N1)의 전압이다.
제k 스캔 초기화 신호(GIk), 제k 스캔 기입 신호(GWk), 제k+1 스캔 기입 신호(GWk+1), 및 제k 발광 신호(EMk)는 1 프레임 기간을 주기로 발생할 수 있다. 1 프레임 기간은 제1 내지 제4 기간들(t1~t4)로 구분될 수 있다. 제1 기간(t1)은 구동 트랜지스터(DT)의 게이트 전극(DTG)을 초기화하는 기간이고, 제2 기간(t2)은 구동 트랜지스터(DT)의 게이트 전극(DTG)에 데이터 전압(Vdata)을 공급하고 구동 트랜지스터(DT)의 문턱전압(Vth)을 샘플링하는 기간이며, 제3 기간(t3)은 발광 소자(LE)의 애노드 전극을 초기화하는 기간이고, 제4 기간(t4)은 발광 소자(LE)를 발광하는 기간이다.
제k 스캔 초기화 신호(GIk), 제k 스캔 기입 신호(GWk), 제k+1 스캔 기입 신호(GWk+1)는 제1 내지 제3 기간들(t1, t2, t3) 동안 순차적으로 제1 게이트 전압(V1)으로 출력될 수 있다. 예를 들어, 제k 스캔 초기화 신호(GIk)는 제1 기간(t1) 동안 제1 게이트 전압(V1)을 가지며, 나머지 기간들 동안 제2 게이트 전압(V2)을 가질 수 있다. 제k 스캔 기입 신호(GWk)는 제2 기간(t2) 동안 제1 게이트 전압(V1)을 가지며, 나머지 기간들 동안 제2 게이트 전압(V2)을 가질 수 있다. 제k+1 스캔 기입 신호(GWk+1)는 제3 기간(t3) 동안 제1 게이트 전압(V1)을 가지며, 나머지 기간들 동안 제2 게이트 전압(V2)을 가질 수 있다.
제k 발광 신호(EMk)는 제4 기간(t4) 동안 제1 게이트 전압(V1)을 가지며, 나머지 기간들 동안 제2 게이트 전압(V2)을 가질 수 있다.
도 4에서는 제1 기간(t1), 제2 기간(t2), 및 제3 기간(t3) 각각이 1 수평 기간인 것으로 예시하였다. 1 수평 기간은 표시 패널(10)의 어느 스캔 라인에 접속된 서브 화소(SP)들 각각에 데이터 전압이 공급되는 기간을 지시하므로, 1 수평 라인 스캔 기간으로 정의될 수 있다. 데이터 전압들은 스캔 신호들 각각의 게이트 온 전압인 제1 게이트 전압(V1)에 동기화하여 데이터 라인들에 공급될 수 있다.
제1 게이트 전압(V1)은 제1 내지 제6 트랜지스터(ST1, ST2, ST3, ST4, ST5, ST6) 각각을 턴-온시킬 수 있는 턴-온 전압에 해당한다. 제2 게이트 전압(V2)은 제1 내지 제6 트랜지스터(ST1, ST2, ST3, ST4, ST5, ST6) 각각을 턴-오프시킬 수 있는 턴-오프 전압에 해당한다. 제1 게이트 전압(V1)은 게이트 로우 전압이고, 제2 게이트 전압(V2)은 게이트 하이 전압일 수 있다.
도 5 내지 도 9는 도 4의 제1 기간, 제2 기간, 제3 기간, 및 제4 기간 동안 서브 화소의 구동 방법을 설명하기 위한 회로도들이다. 도 10은 저주파 구동 시, 누설 전류에 의한 휘도 변화를 나타낸 그래프이다. 도 11은 제1 노드의 전압 변화에 따른 누설 전류 변화를 나타낸 그래프이다.
이하에서, 도 5 내지 도 9를 결부하여 제1 내지 제4 기간들(t1~t4) 동안 서브 화소(SP)의 동작을 상세히 설명한다. 한편, 도 7은 제2 기간(t2)과 제3 기간(t3) 사이인 제k 스캔 기입 신호(GWk)의 상승 시간(rt1)의 동작을 설명하기 위한 서브 화소(SP)의 회로도이다.
먼저, 도 5를 참조하면, 제1 기간(t1) 동안 제k 스캔 초기화 라인(GILk)에는 제1 게이트 전압(V1)을 갖는 제k 스캔 초기화 신호(GIk)가 공급된다. 제1 기간(t1) 동안 제3 트랜지스터(ST3)는 제1 게이트 전압(V1)을 갖는 제k 스캔 초기화 신호(GIk)에 의해 턴-온된다. 제3 트랜지스터(ST3)의 턴-온으로 인해, 구동 트랜지스터(DT)의 게이트 전극(DTG)은 초기화 전압 라인(VIL)의 초기화 전압(Vini)으로 초기화된다.
그 다음, 도 6을 참조하면, 제2 기간(t2) 동안 제k 스캔 기입 라인(GWLk)에는 제1 게이트 전압(V1)을 갖는 제k 스캔 기입 신호(GWk)가 공급된다. 제2 기간(t2) 동안 제1 트랜지스터(ST1)와 제2 트랜지스터(ST2) 각각은 제1 게이트 전압(V1)을 갖는 제k 스캔 기입 신호(GWk)에 의해 턴-온된다.
제2 트랜지스터(ST2)의 턴-온으로 인해 구동 트랜지스터(DT)의 게이트 전극(DTG)과 제2 전극이 서로 접속되며, 구동 트랜지스터(DT)는 다이오드로 구동한다. 제1 트랜지스터(ST1)의 턴-온으로 인해, 구동 트랜지스터(DT)의 제1 전극에는 데이터 전압(Vdata)이 공급된다. 상술한 바와 같이, 데이터 전압(Vdata)과 초기화 전압(Vini) 간의 전압 차(Vdata-Vini)는 구동 트랜지스터(DT)의 문턱전압(Vth)보다 클 수 있다. 이때, 구동 트랜지스터(DT)의 제1 전극과 게이트 전극(DTG) 간의 전압 차(Vsg=Vdata-Vini)가 문턱전압(Vth)보다 크기 때문에, 구동 트랜지스터(DT)는 게이트 전극(DTG)과 제1 전극 간의 전압 차(Vsg)가 문턱전압(Vth)에 도달할 때까지 전류패스를 형성하게 된다. 이로 인해, 구동 트랜지스터(DT)의 게이트 전극(DTG)과 제2 전극은 제2 기간(t2) 동안 데이터 전압(Vdata)과 구동 트랜지스터(DT)의 문턱전압(Vth)의 차전압(Vdata-Vth)까지 상승한다. 커패시터(Cst)에는 "Vdata-Vth"가 저장될 수 있다.
그리고 나서, 도 7을 참조하면, 제k 스캔 기입 신호(GWk)의 상승 시간(rt1) 동안 제1 노드(N1)의 제1 전압(Vn1) 변화에 따라 누설 전류(Ioff)가 발생할 수 있다. 제k 스캔 기입 신호(GWk)의 상승 시간(rt1)은 제k 스캔 기입 신호(GWk)가 제1 게이트 전압(V1)에서 제2 게이트 전압(V2)으로 상승하는 시간을 지칭한다. 예를 들어, 제1 게이트 전압(V1)이 -7V이고, 제2 게이트 전압(V2)이 7V인 경우, 상승 시간(rt1) 동안 제k 스캔 기입 신호(GWk)의 전압이 14V 증가할 수 있다.
비교예에 따른 표시 장치(1')에서, 제1 노드(N1)에 제1 하부 배선(110)이 연결되지 않은 경우, 제1 노드(N1)는 전기적으로 플로팅(floating)된 노드일 수 있다. 이에 따라, 제1 노드(N1)의 전압(즉, 비교 전압(Vn1'))은 그에 인접한 제k 스캔 기입 라인((GWLk)의 전압 변화에 따라 변화할 수 있다. 예를 들어, 제1 노드(N1)의 전압은 상승 시간(rt1) 동안 약 5V 증가할 수 있다. 제1 노드(N1)의 전압이 증가할수록 제1 노드(N1)와 구동 트랜지스터(DT)의 게이트 전극(DTG) 간에 전압차(Vn1'-Vg)가 발생하므로, 제1 노드(N1)에서 게이트 전극(DTG)으로 흐르는 누설 전류(Ioff)가 발생할 수 있다.
일 실시예에 따른 표시 장치(1)에서, 제1 노드(N1)에 제1 하부 배선(110)이 연결된 경우, 제1 노드(N1)의 전압(즉, 제1 전압(Vn1))은 제k 스캔 기입 라인(GWLk)의 전압 변화에도 불구하고, 일정하거나 변화가 미미할 수 있다. 예를 들어, 제1 노드(N1)의 전압은 상승 시간(rt1) 동안 제k 스캔 기입 신호(GWk)의 전압이 증가함에도 불구하고, 일정할 수 있다. 이에 따라, 제1 노드(N1)와 구동 트랜지스터(DT)의 게이트 전극(DTG) 간에 전압차(Vn1-Vg)가 0에 근접하므로, 제1 노드(N1)에서 게이트 전극(DTG)으로 흐르는 누설 전류(Ioff)가 최소화될 수 있다.
그 다음, 도 8을 참조하면, 제3 기간(t3) 동안 제k+1 스캔 기입 라인(GWLk+1)에는 제1 게이트 전압(V1)을 갖는 제k+1 스캔 기입 신호(GWk+1)가 공급된다. 제3 기간(t3) 동안 제4 트랜지스터(ST4)는 제1 게이트 전압(V1)을 갖는 제k+1 스캔 기입 신호(GWk+1)에 의해 턴-온된다. 제4 트랜지스터(ST4)의 턴-온으로 인해, 발광 소자(LE)의 애노드 전극은 초기화 전압 라인(VIL)의 초기화 전압(Vini)으로 초기화된다.
그리고, 도 9를 참조하면, 제4 기간(t4) 동안 제k 발광 라인(ELk)에는 제1 게이트 전압(V1)을 갖는 제k 발광 신호(EMk)가 공급된다. 제4 기간(t4) 동안 제5 트랜지스터(ST5)와 제6 트랜지스터들(ST6) 각각은 제1 게이트 전압(V1)을 갖는 제k 발광 신호(EMk)에 의해 턴-온된다.
제5 트랜지스터(ST5)의 턴-온으로 인해, 구동 트랜지스터(DT)의 제1 전극은 제1 구동 전압 라인(VDDL)에 접속된다. 제6 트랜지스터(ST6)의 턴-온으로 인해, 구동 트랜지스터(DT)의 제2 전극은 발광 소자(LE)의 애노드 전극에 접속된다.
제5 트랜지스터(ST5)와 제6 트랜지스터(ST6)가 턴-온되는 경우, 구동 트랜지스터(DT)의 게이트 전극(DTG)의 전압에 따라 흐르는 구동 전류(Ids)가 발광 소자(LE)에 공급될 수 있다. 구동 전류(Ids)는 수학식 2와 같이 정의될 수 있다.
Figure pat00002
수학식 2에서, k'는 구동 트랜지스터(DT)의 구조와 물리적 특성에 의해 결정되는 비례 계수, Vth는 구동 트랜지스터(DT)의 문턱전압, ELVDD는 제1 구동 전압 라인(VDDL)의 제1 구동 전압, Vdata는 데이터 전압을 가리킨다. 구동 트랜지스터(DT)의 게이트 전압은 (Vdata-Vth)이고, 제1 전극의 전압은 ELVDD이다. 수학식 2를 정리하면, 수학식 3이 도출된다.
Figure pat00003
결국, 수학식 3과 같이 구동 전류(Ids)는 구동 트랜지스터(DT)의 문턱전압(Vth)에 의존하지 않게 된다. 즉, 구동 트랜지스터(DT)의 문턱전압(Vth)은 보상된다.
앞서 살펴본 바와 같이, 제1 노드(N1)의 전압이 감소할수록 제1 노드(N1)와 게이트 전극(DTG) 간의 전압차가 감소할 수 있다. 제1 노드(N1)와 게이트 전극(DTG) 간의 전압차가 감소할수록, 누설 전류(Ioff)가 감소할 수 있다. 예를 들어, 도 11을 참조하면, 제1 서브 트랜지스터(ST2-1)의 드레인-소스 전압(Vds)의 절댓값이 감소할수록 누설 전류(Ioff)가 감소한다. 제1 서브 트랜지스터(ST2-1)의 드레인-소스 전압(Vds)은 구동 트랜지스터(DT)의 게이트 전극(DTG)의 전압(Vg)과 제1 노드(N1)의 전압차와 동일할 수 있다. 게이트 전극(DTG)의 전압(Vg)과 제1 노드(N1)의 전압차의 절댓값이 감소할수록 누설 전류(Ioff)가 감소한다. 따라서, 예를 들어, 제1 노드(N1)의 전압이 비교 전압(Vn1')을 갖는 경우보다 제1 전압(Vn1)을 갖는 경우 누설 전류(Ioff)의 양이 감소할 수 있다. 즉, 제1 노드(N1)에 제1 하부 배선(110)이 연결된 경우, 표시 장치(1)의 누설 전류(Ioff)까 최소화될 수 있다.
특히, 저주파 구동의 경우, 누설 전류(Ioff)에 의해 게이트 전극(DTG)의 전압(Vg)이 누설되는 기간이 고주파로 구동되는 경우보다 길어질 수 있다. 누설 전류(Ioff)에 따라 게이트 전극(DTG)의 전압(Vg)의 전압 변화가 증가하므로, 휘도의 변화 및 소비 전력 저하를 초래할 수 있다(도 10 참조). 휘도의 변화는 사용자에게 플리커(flicker)로 인식될 수 있다. 본 실시예에 따른 표시 장치(1)에서 제1 노드(N1)에 제1 하부 배선(110)을 연결함으로써, 제1 노드(N1)의 전압을 일정하게 유지할 수 있고, 누설 전류(Ioff)에 의해 게이트 전극(DTG)의 전압(Vg)이 누설되는 것을 방지할 수 있다. 누설 전류(Ioff)의 감소에 따라, 표시 장치(1)의 휘도 변화에 따른 플리커 현상을 개선하고, 소비 전력을 개선할 수 있다. 이에 제한되는 것은 아니지만, 저주파 구동은 60Hz이하이고, 고주파 구동은 60Hz보다 높은 주파수를 가질 수 있다.
이하, 서브 화소(SP)의 레이아웃 도를 참고하여 제1 노드(N1)에 제1 하부 배선(110)을 연결한 표시 장치(1)의 실시예를 설명한다.
도 12는 일 실시예에 따른 서브 화소를 상세히 보여주는 레이아웃 도이다. 도 12에는 서브 화소(SP)의 하부 금속층, 액티브층, 제1 게이트 금속층(도 13의 'GTL1'), 제2 게이트 금속층(도 13의 'GTL2'), 및 데이터 금속층(도 13의 'DTL')이 도시되어 있다.
액티브층은 구동 트랜지스터(DT) 및 제1 내지 제6 트랜지스터들(ST1, ST2, ST3, ST4, ST5, ST6) 각각의 액티브층, 제1 전극, 및 제2 전극을 포함할 수 있다. 제1 게이트 금속층(GTL1)은 구동 트랜지스터(DT) 및 제1 내지 제6 트랜지스터들(ST1, ST2, ST3, ST4, ST5, ST6) 각각의 게이트 전극, 제k 스캔 초기화 라인(GILk), 제k 스캔 기입 라인(GWLk), 제k 발광 라인(ELk), 제k+1 스캔 기입 라인(GWLk+1)을 포함할 수 있다. 제2 게이트 금속층(GTL2)은 수평 구동 전압 라인(VDDL1) 및 초기화 전압 라인(VIL)을 포함할 수 있다. 데이터 금속층(DTL)은 제1 브릿지 전극(BE1), 초기화 연결 전극(VIE), 제j 데이터 라인(DLj), 수직 구동 전압 라인(VDDL2), 애노드 연결 전극(ANDE), 및 제1 연결 전극(CE1)을 포함할 수 있다. 한편, 수평 구동 전압 라인(VDDL1)과 수직 구동 전압 라인(VDDL2)은 제1 구동 전압 라인(VDDL)을 구성할 수 있다.
구동 트랜지스터(DT)는 액티브층(DTA), 게이트 전극(DTG), 제1 전극(DTS), 제2 전극(DTD), 및 제1 하부 배선(110)을 포함할 수 있다. 구동 트랜지스터(DT)의 액티브층(DTA)은 구동 트랜지스터(DT)의 게이트 전극(DTG)과 중첩하고, 제1 하부 배선(110)과 중첩할 수 있다. 구동 트랜지스터(DT)의 게이트 전극(DTG)은 액티브층(DTA) 상에 배치되고, 제1 하부 배선(110)은 액티브층(DTA) 아래에 배치될 수 있다.
게이트 전극(DTG)은 제1 콘택홀(CNT1)을 통해 제1 브릿지 전극(BE1)에 연결될 수 있다. 제1 브릿지 전극(BE1)은 제2 콘택홀(CNT2)을 통해 제1 서브 트랜지스터(ST2-1)의 제2 전극(D2-1)에 연결될 수 있다. 제1 브릿지 전극(BE1)은 제k 스캔 기입 라인(GWLk)과 교차할 수 있다.
제1 하부 배선(110)은 제1 브릿지 콘택홀(BCNT1)을 통해 제1 연결 전극(CE1)에 연결될 수 있다. 제1 연결 전극(CE1)은 제2 브릿지 콘택홀(BCNT2)을 통해 제1 노드 영역(NA1)에 연결될 수 있다. 제1 노드 영역(NA1)은 제1 서브 트랜지스터(ST2-1)와 제2 서브 트랜지스터(ST2-2) 사이의 영역으로서, 제1 서브 트랜지스터(ST2-1)의 제1 전극(S2-1)과 제2 서브 트랜지스터(ST2-2)의 제2 전극(D2-2)을 포함할 수 있다. 즉, 제2 연결 전극(CE1)은 제2 브릿지 콘택홀(BCNT2)을 통해 제1 서브 트랜지스터(ST2-1)의 제1 전극(S2-1) 및 제2 서브 트랜지스터(ST2-2)의 제2 전극(D2-2)에 연결될 수 있다.
구동 트랜지스터(DT)의 제1 전극(DTS)은 제2 트랜지스터(ST1)의 제1 전극(S1)에 접속될 수 있다. 구동 트랜지스터(DT)의 제2 전극(DTD)은 제2 서브 트랜지스터(ST2-1)의 제1 전극(S2-1)과 제5 트랜지스터(ST6)의 제1 전극(S5)에 접속될 수 있다.
제1 트랜지스터(ST1)는 액티브층(ACT1), 게이트 전극(G1), 제1 전극(S1), 및 제2 전극(D1)을 포함할 수 있다. 제1 트랜지스터(ST1)의 게이트 전극(G1)은 제k 스캔 기입 라인(GWLk)의 일 부분으로, 제1 트랜지스터(ST1)의 액티브층(ACT1)과 제k 스캔 기입 라인(GWLk)의 중첩 영역일 수 있다. 제1 트랜지스터(ST1)의 제1 전극(S1)은 구동 트랜지스터(DT)의 제1 전극(DTS)에 접속될 수 있다. 제1 트랜지스터(ST1)의 제2 전극(D1)은 제3 콘택홀(CNT3)을 통해 제j 데이터 라인(DLj)과 접속될 수 있다.
제2 트랜지스터(ST2)는 듀얼 트랜지스터로 형성될 수 있다. 제2 트랜지스터(ST2)는 제1 서브 트랜지스터(ST2-1)와 제2 서브 트랜지스터(ST2-2)를 포함할 수 있다.
제1 서브 트랜지스터(ST2-1)는 액티브층(ACT2-1), 게이트 전극(G2-1), 제1 전극(S2-1), 및 제2 전극(D2-1)을 포함할 수 있다. 제1 서브 트랜지스터(ST2-1)의 게이트 전극(G2-1)은 제k 스캔 기입 라인(GWLk)의 일 부분으로, 제1 서브 트랜지스터(ST2-1)의 액티브층(ACT2-1)과 제k 스캔 기입 라인(GWLk)의 중첩 영역일 수 있다. 제1 서브 트랜지스터(ST2-1)의 제1 전극(S2-1)은 제2 서브 트랜지스터(ST2-2)의 제2 전극(D2-2)에 접속될 수 있다. 제1 서브 트랜지스터(ST2-1)의 제2 전극(D2-1)은 제2 콘택홀(CNT2)을 통해 제1 브릿지 전극(BE1)에 접속될 수 있다.
제2 서브 트랜지스터(ST2-2)는 액티브층(ACT2-2), 게이트 전극(G2-2), 제1 전극(S2-2), 및 제2 전극(D2-2)을 포함할 수 있다. 제2 서브 트랜지스터(ST2-2)의 게이트 전극(G2-2)은 제k 스캔 기입 라인(GWLk)의 일 부분으로, 제2 서브 트랜지스터(ST2-2)의 액티브층(ACT2-2)과 제k 스캔 기입 라인(GWLk)의 중첩 영역일 수 있다. 제2 서브 트랜지스터(ST2-2)의 제1 전극(S2-2)은 구동 트랜지스터(DT)의 제2 전극(DTD)에 접속될 수 있다. 제2 서브 트랜지스터(ST2-2)의 제2 전극(D2-2)은 제1 서브 트랜지스터(ST2-1)의 제1 전극(S2-1)에 접속될 수 있다.
제1 노드 영역(NA1)은 제1 서브 트랜지스터(ST2-1)의 제1 전극(S2-1)과 제2 서브 트랜지스터(ST2-2)의 제2 전극(D2-2)을 포함할 수 있다. 제1 노드 영역(NA1)은 도 3의 회로도에서, 제1 노드(N1)에 대응될 수 있다. 제1 노드 영역(NA1)은 제1 방향(X축 방향)으로 연장된 라인과 제2 방향(Y축 방향)으로 연장된 라인이 교차하는 지점에서 다각형 또는 원형으로 확장된 영역을 가질 수 있다. 상기 확장된 영역에서, 제1 노드 영역(NA1)은 제2 브릿지 콘택홀(BCNT2)을 통해 제1 연결 전극(CE1)에 연결될 수 있다. 제1 연결 전극(CE1)은 제k 스캔 기입 라인(GWLk)과 교차할 수 있다. 제1 연결 전극(CE1)을 통해 제1 노드 영역(NA1)과 제1 하부 배선(110)이 연결될 수 있다.
제3 트랜지스터(ST3)는 듀얼 트랜지스터로 형성될 수 있다. 제3 트랜지스터(ST3)는 제3 서브 트랜지스터(ST3-1)와 제4 서브 트랜지스터(ST3-2)를 포함할 수 있다.
제3 서브 트랜지스터(ST3-1)는 액티브층(ACT3-1), 게이트 전극(G3-1), 제1 전극(S3-1), 및 제2 전극(D3-1)을 포함할 수 있다. 제3 서브 트랜지스터(ST3-1)의 게이트 전극(G3-1)은 제k 스캔 초기화 라인(GILk)의 일 부분으로, 제3 서브 트랜지스터(ST3-1)의 액티브층(ACT3-1)과 제k 스캔 초기화 라인(GILk)의 중첩 영역일 수 있다. 제3 서브 트랜지스터(ST3-1)의 제1 전극(S3-1)은 제2 콘택홀(CNT2)을 통해 제1 브릿지 전극(BE1)에 접속될 수 있다. 제3 서브 트랜지스터(ST3-1)의 제2 전극(D3-1)은 제4 서브 트랜지스터(ST3-2)의 제1 전극(S3-2)에 접속될 수 있다.
제4 서브 트랜지스터(ST3-2)는 액티브층(ACT3-2), 게이트 전극(G3-2), 제1 전극(S3-2), 및 제2 전극(D3-2)을 포함할 수 있다. 제4 서브 트랜지스터(ST3-2)의 게이트 전극(G3-2)은 제k 스캔 초기화 라인(GILk)의 일 부분으로, 제4 서브 트랜지스터(ST3-2)의 액티브층(ACT3-2)과 제k 스캔 초기화 라인(GILk)의 중첩 영역일 수 있다. 제4 서브 트랜지스터(ST3-2)의 제1 전극(S3-2)은 제3 서브 트랜지스터(ST3-1)의 제2 전극(D3-1)에 접속될 수 있다. 제4 서브 트랜지스터(ST3-2)의 제2 전극(D3)은 제4 콘택홀(CNT4)을 통해 초기화 연결 전극(VIE)에 접속될 수 있다.
제4 트랜지스터(ST4)는 액티브층(ACT4), 게이트 전극(G4), 제1 전극(S4), 및 제2 전극(D4)을 포함할 수 있다. 제4 트랜지스터(ST4)의 게이트 전극(G4)은 제k+1 스캔 기입 라인(GWLk+1)의 일 부분으로, 제4 트랜지스터(ST4)의 액티브층(ACT4)과 제k+1 스캔 기입 라인(GWLk+1)의 중첩 영역일 수 있다. 제4 트랜지스터(ST4)의 제1 전극(S4)은 제6 콘택홀(CNT6)을 통해 애노드 연결 전극(ANDE)에 접속될 수 있다. 애노드 연결 전극(ANDE)은 애노드 콘택홀(AND_CNT)을 통해 후술할 발광 소자(LE)의 제1 전극(도 13의 '171')에 연결될 수 있다. 제4 트랜지스터(ST4)의 제2 전극(D4)은 제4 콘택홀(CNT4)을 통해 다음 서브 화소(SP)의 초기화 연결 전극(VIE)에 접속될 수 있다. 초기화 연결 전극(VIE)은 제5 콘택홀(CNT5)을 통해 초기화 전압 라인(VIL)에 접속될 수 있다. 초기화 연결 전극(VIE)은 제k 스캔 초기화 라인(GILk)과 교차하도록 배치될 수 있다.
제5 트랜지스터(ST5)는 액티브층(ACT5), 게이트 전극(G5), 제1 전극(S5), 및 제2 전극(D5)을 포함할 수 있다. 제5 트랜지스터(ST5)의 게이트 전극(G5)은 제k 발광 라인(ELk)의 일 부분으로, 제5 트랜지스터(ST5)의 액티브층(ACT5)과 제k 발광 라인(ELk)의 중첩 영역일 수 있다. 제5 트랜지스터(ST5)의 제1 전극(S5)은 제7 콘택홀(CNT7)을 통해 수직 구동 전압 라인(VDDL2)에 접속될 수 있다. 제5 트랜지스터(ST5)의 제2 전극(D5)은 구동 트랜지스터(DT)의 제1 전극(DTS)에 접속될 수 있다.
제6 트랜지스터(ST6)는 액티브층(ACT6), 게이트 전극(G6), 제1 전극(S6), 및 제2 전극(D6)을 포함할 수 있다. 제6 트랜지스터(ST6)의 게이트 전극(G6)은 제k 발광 라인(ELk)의 일 부분으로, 제6 트랜지스터(ST6)의 액티브층(ACT6)과 제k 발광 라인(ELk)의 중첩 영역일 수 있다. 제6 트랜지스터(ST6)의 제1 전극(S6)은 구동 트랜지스터(DT)의 제2 전극(DTD)에 접속될 수 있다. 제6 트랜지스터(ST6)의 제2 전극(D6)은 제6 콘택홀(CNT6)을 통해 애노드 연결 전극(ANDE)에 접속될 수 있다.
커패시터(Cst)의 제1 전극(C1)은 구동 트랜지스터(DT)의 제2 전극(DTD)의 일 부분이며, 커패시터(Cst)의 제2 전극(C2)은 구동 트랜지스터(DT)의 제1 전극(DTS) 및 제2 전극(DTD)과 중첩하는 수평 구동 전압 라인(VDDL1)일 수 있다. 수평 구동 전압 라인(VDDL1)은 제8 콘택홀(CNT8)을 통해 수직 구동 전압 라인(VDDL2)에 접속될 수 있다. 수평 구동 전압 라인(VDDL1)은 제k 스캔 기입 라인(GWLk)과 나란한 제1 방향(X축 방향)으로 배치되며, 수직 구동 전압 라인(VDDL2)은 제j 데이터 라인(DLj)과 나란한 제2 방향(Y축 방향)으로 배치될 수 있다.
일 실시예에서, 제k 스캔 기입 라인(GWLk)은 제1 방향(X)으로 연장되며, 제2 방향(Y)으로 적어도 일부 돌출된 돌출부를 포함할 수 있다. 제k 스캔 기입 라인(GWLk)은 제1 방향(X)으로 연장되어 제2 서브 트랜지스터(ST2-2)의 액티브층(ACT2-2)(또는 제2 서브 채널)과 중첩하며, 제k 스캔 기입 라인(GWLk)의 돌출부는 제1 서브 트랜지스터(ST2-1)의 액티브층(ACT2-1)(또는 제1 서브 채널)과 중첩할 수 있다. 제k 스캔 기입 라인(GWLk) 중 제1 방향(X)으로 연장된 부분은 제1 연결 전극(CE1) 중 제2 방향(Y)으로 연장된 부분과 교차할 수 있다
도 13은 도 12의 I-I'의 일 예를 보여주는 단면도이다. 도 14는 도 12의 II-II'의 일 예를 보여주는 단면도이다.
도 13 및 도 14를 참조하면, 제1 기판(SUB1) 상에는 박막 트랜지스터층, 발광 소자층, 및 봉지층(TFE)이 순차적으로 형성될 수 있다. 박막 트랜지스터층은 복수의 도전층들 및 복수의 절연층들을 포함하여, 발광 소자(LE)를 구동하기 위한 신호를 공급할 수 있다.
박막 트랜지스터층은 하부 금속층, 버퍼막(BF), 액티브층, 게이트 절연막(130), 제1 게이트층(GTL1), 제1 층간 절연막(141), 제2 게이트층(GTL2), 제2 층간 절연막(142), 데이터 금속층(DTL), 및 평탄화막(160)을 포함한다.
하부 금속층은 제1 기판(SUB1) 상에 배치되며, 버퍼막(BF)에 의해 덮일 수 있다. 하부 금속층은 제1 하부 배선(110)을 포함할 수 있다. 제1 하부 배선(110)은 구동 트랜지스터(DT)의 액티브층(DTA), 및 게이트 전극(DTG)의 일부와 중첩할 수 있다. 제1 하부 배선(110)은 외부로부터 유입되는 광이 제1 기판(SUB1)을 통해 구동 트랜지스터(DT)의 액티브층(DTA)에 입사되는 것을 차단하고, 회로 소자들에 인가되는 전압 변동에 의해 제1 기판(SUB1)의 전위가 변화하는 것을 차단하는 차폐 배선일 수 있다. 제1 하부 배선(110)은 구동 트랜지스터(DT)의 보조 게이트 전극(sub gate electrode) 또는 하부 게이트 전극(bottom gate electrode)일 수 있다. 구동 트랜지스터(DT)는 상부 게이트 전극(DTG)과 제1 하부 배선(110)으로 이루어진 더블 게이트 전극을 가질 수 있다.
제1 하부 배선(110)은 제1 브릿지 콘택홀(BCNT1)을 통해 제1 연결 전극(CE1)에 연결될 수 있다. 제1 연결 전극(CE1)은 제2 브릿지 콘택홀(BCNT1)을 통해 제1 서브 트랜지스터(ST2-1)의 제1 전극(S2-1) 또는 제2 서브 트랜지스터(ST2-2)의 제2 전극(D2-2)에 연결될 수 있다. 제1 하부 배선(110)은 제1 연결 전극(CE1)을 통해 제1 서브 트랜지스터(ST2-1)의 제1 전극(S2-1) 또는 제2 서브 트랜지스터(ST2-2)의 제2 전극(D2-2)에 연결될 수 있다. 다시 말해, 제1 하부 배선(110)은 제1 연결 전극(CE1)을 통해 제1 노드 영역(NA1)에 연결될 수 있다. 제1 하부 배선(110)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
제1 기판(SUB1) 및 제1 하부 배선(110)의 일면 상에는 버퍼막(BF)이 형성될 수 있다. 버퍼막(BF)은 투습에 취약한 제1 기판(SUB1)을 통해 침투하는 수분으로부터 박막 트랜지스터들과 발광 소자층의 유기 발광층(172)을 보호하기 위해 제1 기판(SUB1)의 일면 상에 형성될 수 있다. 버퍼막(BF)은 교번하여 적층된 복수의 무기막들로 이루어질 수 있다. 예를 들어, 버퍼막(BF)은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 및 알루미늄옥사이드층 중 하나 이상의 무기막이 교번하여 적층된 다중막으로 형성될 수 있다. 버퍼막(BF)은 생략될 수 있다.
제1 기판(SUB1) 또는 버퍼막(BF) 상에는 액티브층이 형성될 수 있다. 액티브층은 다결정 실리콘, 단결정 실리콘, 저온 다결정 실리콘, 비정질 실리콘, 또는 산화물 반도체를 포함할 수 있다.
액티브층이 다결정 실리콘으로 이루어지는 경우, 액티브층에 이온을 도핑시킴으로써 액티브층은 도전성을 가질 수 있다. 이로 인해, 액티브층은 구동 트랜지스터(DT)와 제1 내지 제6 스위칭 트랜지스터들(ST1~ST6)의 액티브층들 뿐만 아니라 제1 전극들과 제2 전극들을 포함할 수 있다. 예를 들어, 액티브층은 구동 트랜지스터(DT)의 액티브층(DTA), 제1 전극(DTS), 및 제2 전극(DTD)을 포함할 수 있다. 액티브층은 제1 트랜지스터(ST1), 제2 트랜지스터(ST2-1, ST2-2), 및 제6 트랜지스터(ST6)의 액티브층(ACT1, ACT2-1, ACT2-2, ACT6), 제1 전극(S1, S2-1, S2-2, S6), 및 제2 전극(D1, D2-1, D2-2, D6)을 포함할 수 있다. 본 명세서에서, 구동 트랜지스터(DT)의 액티브층(DTA)은 "제1 채널"으로 지칭되며, 제2 트랜지스터(ST2-1, ST2-2)의 액티브층(ACT2-1, ACT2-2)은 "제2 채널"으로 지칭될 수 있다. 제1 서브 트랜지스터(ST2-1)의 액티브층(ACT2-1)은 제1 서브 채널로 지칭되고, 제2 서브 트랜지스터(ST2-2)의 액티브층(ACT2-2)은 제2 서브 채널로 지칭될 수 있다.
액티브층 상에는 게이트 절연막(130)이 형성될 수 있다. 게이트 절연막(130)은 무기막, 예를 들어 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층으로 형성될 수 있다.
게이트 절연막(130) 상에는 제1 게이트층(GTL1)이 형성될 수 있다. 제1 게이트층(GTL1)은 구동 트랜지스터(DT)와 제1 내지 제6 스위칭 트랜지스터들(ST1~ST6)의 게이트 전극들, 스캔 라인들(GILk, GWLk, GWLk+1)들, 및 발광 라인(ELk)을 포함할 수 있다. 또한, 제1 게이트층(GTL1)은 커패시터(Cst)의 일 전극인 제1 커패시터 전극(C1)을 포함할 수 있다. 예를 들어, 제1 게이트층(GTL1)은 구동 트랜지스터(DT)의 게이트 전극(DTG), 제1 트랜지스터(ST1), 제2 트랜지스터(ST2-1, ST2-2), 및 제6 트랜지스터(ST6)의 게이트 전극들(G1, G2-1, G2-2, G6)을 포함할 수 있다. 게이트 전극(DTG)은 제1 하부 배선(110) 및 제1 채널(DTA)과 중첩할 수 있다. 이에 제한되지 않으나, 제1 트랜지스터(ST1)의 게이트 전극(G1)과 제2 트랜지스터(ST2-1, ST2-2)의 게이트 전극(G2-1, G2-2)은 제k 스캔 기입 라인(GWLk)의 일부이며, 제6 트랜지스터(ST6)의 게이트 전극(G6)은 제k 발광 라인(ELk)의 일부일 수 있다. 제k 스캔 기입 라인(GWLk)은 제2 채널로 지칭되는 제2 트랜지스터(ST2-1, ST2-2)의 액티브층(ACT2-1, ACT2-2)과 적어도 두번 중첩할 수 있다. 구체적으로, 제2 채널 중 제1 서브 채널(ACT2-1)은 제1 서브 트랜지스터(ST2-1)의 게이트 전극(G2-1)과 중첩하고, 제2 채널 중 제2 서브 채널(ACT2-2)은 제2 서브 트랜지스터(ST2-2)의 게이트 전극(G2-2)과 중첩할 수 있다.
제1 게이트층(GTL1)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
제1 게이트층(GTL1) 상에는 제1 층간 절연막(141)이 형성될 수 있다. 제1 층간 절연막(141)은 무기막, 예를 들어 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층으로 형성될 수 있다. 제1 층간 절연막(141)은 복수의 무기막을 포함할 수 있다.
제1 층간 절연막(141) 상에는 제2 게이트층(GTL2)이 형성될 수 있다. 제2 게이트층(GTL2)은 커패시터(Cst)의 타 전극인 제2 커패시터 전극(C2)을 포함할 수 있다. 제2 커패시터 전극(C2)은 수평 구동 전압 라인(도 12의 'VDDL1')과 일체화될 수 있다. 제2 게이트층(GTL2)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
제2 게이트층(GTL2) 상에는 제2 층간 절연막(142)이 형성될 수 있다. 제2 층간 절연막(142)은 무기막, 예를 들어 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층으로 형성될 수 있다. 제2 층간 절연막(142)은 복수의 무기막을 포함할 수 있다.
제2 층간 절연막(142) 상에는 데이터 금속층(DTL)이 형성될 수 있다. 데이터 금속층(DTL)은 제j 데이터 라인(DLj), 수직 구동 전압 라인(VDDL2), 제1 브릿지 전극(BE1), 애노드 연결 전극(ANDE), 및 제1 연결 전극(CE1)을 포함할 수 있다. 제j 데이터 라인(DLj)은 제3 콘택홀(CNT3)을 통해 제1 트랜지스터(ST1)의 제1 전극(S1)에 연결될 수 있다. 제1 브릿지 전극(BE1)은 제1 콘택홀(CNT1)을 통해 구동 트랜지스터(DT)의 게이트 전극(DTG)에 연결되고, 제2 콘택홀(CNT2)을 통해 제1 서브 트랜지스터(ST2-1)의 제2 전극(D2-1)에 연결될 수 있다. 애노드 연결 전극(ANDE)은 제6 콘택홀(CNT6)을 통해 제6 트랜지스터(ST6)의 제2 전극(D6)에 연결될 수 있다. 애노드 연결 전극(ANDE)은 애노드 콘택홀(AND_CNT)을 통해 발광 소자(LE)의 제1 전극(171)에 연결될 수 있다. 제1 연결 전극(CE1)은 제1 브릿지 콘택홀(BCNT1)을 통해 제1 노드 영역(NA1)에 연결되며, 제2 브릿지 콘택홀(BCNT2)을 통해 제1 하부 배선(110)에 연결될 수 있다.
데이터 금속층(DTL)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
데이터 금속층(DTL) 상에는 액티브층, 제1 게이트층(GTL1), 제2 게이트층(GTL2), 및 데이터 금속층(DTL)으로 인한 단차를 평탄하게 하기 위한 평탄화막(160)이 형성될 수 있다. 평탄화막(160)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다.
제1 콘택홀(CNT1)은 제1 층간 절연막(141)과 제2 층간 절연막(142)을 관통하여 구동 트랜지스터(DT)의 게이트 전극(DTG)을 노출하는 홀일 수 있다. 제1 브릿지 전극(BE1)은 제1 콘택홀(CNT1)을 통해 구동 트랜지스터(DT)의 게이트 전극(DTG)에 접속될 수 있다.
제2 콘택홀(CNT2)은 게이트 절연막(130), 제1 층간 절연막(141), 및 제2 층간 절연막(142)을 관통하여 제1 서브 트랜지스터(ST2-1)의 제2 전극(D2-1)을 노출하는 홀일 수 있다. 제1 브릿지 전극(BE1)은 제2 콘택홀(CNT2)을 통해 제1 서브 트랜지스터(ST2-1)의 제2 전극(D2-1)에 접속될 수 있다.
제3 콘택홀(CNT3)은 게이트 절연막(130), 제1 층간 절연막(141), 및 제2 층간 절연막(142)을 관통하여 제1 트랜지스터(ST1)의 제1 전극(S1)을 노출하는 홀일 수 있다. 제j 데이터 라인(DLj)은 제3 콘택홀(CNT3)을 통해 제1 트랜지스터(ST1)의 제1 전극(S1)에 접속될 수 있다.
제6 콘택홀(CNT6)은 게이트 절연막(130), 제1 층간 절연막(141), 및 제2 층간 절연막(142)을 관통하여 제6 트랜지스터(ST6)의 제2 전극(D6)을 노출하는 홀일 수 있다. 애노드 연결 전극(ANDE)은 제6 콘택홀(CNT6)을 통해 제6 트랜지스터(ST6)의 제2 전극(D6)에 접속될 수 있다. 애노드 콘택홀(AND_CNT)은 평탄화막(160)을 관통하여 애노드 연결 전극(ANDE)을 노출하는 홀일 수 있다.
제1 브릿지 콘택홀(BCNT1)은 버퍼막(BF), 게이트 절연막(130), 제1 층간 절연막(141), 및 제2 층간 절연막(142)을 관통하여 제1 하부 배선(110)을 노출하는 홀일 수 있다. 제1 연결 전극(CE1)은 제1 브릿지 콘택홀(BCNT1)을 통해 제1 하부 배선(110)에 접속될 수 있다.
제2 브릿지 콘택홀(BCNT2)은 게이트 절연막(130), 제1 층간 절연막(141), 및 제2 층간 절연막(142)을 관통하여 제1 서브 트랜지스터(ST2-1)의 제1 전극(S2-1)과 제2 서브 트랜지스터(ST2-2)의 제2 전극(D2-2)을 노출하는 홀일 수 있다. 제2 브릿지 콘택홀(BCNT2)은 제1 노드 영역(NA1)을 노출하는 홀일 수 있다. 제1 연결 전극(CE1)은 제2 브릿지 콘택홀(BCNT2)을 통해 제1 서브 트랜지스터(ST2-1)의 제1 전극(S2-1)과 제2 서브 트랜지스터(ST2-2)의 제2 전극(D2-2)에 접속될 수 있다.
박막 트랜지스터층 상에는 발광 소자층이 형성된다. 발광 소자층은 발광 소자(LE)들과 화소 정의막(180)을 포함한다.
발광 소자(LE)들과 화소 정의막(180)은 평탄화막(160) 상에 형성된다. 발광 소자(LE)들 각각은 제1 전극(171), 유기 발광층(172), 및 제2 전극(173)을 포함할 수 있다.
제1 전극(171)은 평탄화막(160) 상에 형성될 수 있다. 제1 전극(171)은 평탄화막(160)을 관통하는 애노드 콘택홀(AND_CNT)을 통해 애노드 연결 전극(ANDE)에 접속될 수 있다.
유기 발광층(172)을 기준으로 제2 전극(173) 방향으로 발광하는 상부 발광(top emission) 구조에서 제1 전극(171)은 알루미늄과 티타늄의 적층 구조(Ti/Al/Ti), 알루미늄과 ITO의 적층 구조(ITO/Al/ITO), APC 합금, 및 APC 합금과 ITO의 적층 구조(ITO/APC/ITO)와 같은 반사율이 높은 금속물질로 형성될 수 있다. APC 합금은 은(Ag), 팔라듐(Pd), 및 구리(Cu)의 합금이다.
화소 정의막(180)은 발광 영역(EA)을 정의하는 역할을 하기 위해 평탄화막(250) 상에서 제1 전극(171)을 구획하도록 형성될 수 있다. 화소 정의막(180)은 제1 전극(171)의 가장자리를 덮도록 형성될 수 있다. 화소 정의막(180)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다.
발광 영역(EA)은 제1 전극(171), 유기 발광층(172), 및 제2 전극(173)이 순차적으로 적층되어 제1 전극(171)으로부터의 정공과 제2 전극(173)으로부터의 전자가 유기 발광층(172)에서 서로 결합되어 발광하는 영역을 나타낸다.
제1 전극(171)과 화소 정의막(180) 상에는 유기 발광층(172)이 형성된다. 유기 발광층(172)은 유기 물질을 포함하여 소정의 색을 발광할 수 있다. 예를 들어, 유기 발광층(172)은 정공 수송층(hole transporting layer), 유기 물질층, 및 전자 수송층(electron transporting layer)을 포함할 수 있다. 유기 발광층(172)은 적색, 녹색, 또는 청색광을 발광할 수 있다.
제2 전극(173)은 유기 발광층(172) 상에 형성된다. 제2 전극(173)은 유기 발광층(172)을 덮도록 형성될 수 있다. 제2 전극(173)은 화소마다 공통적으로 형성되는 공통 전극일 수 있다. 제2 전극(173)은 광을 투과시킬 수 있는 ITO, IZO와 같은 투명한 금속물질(TCO, Transparent Conductive Material), 또는 마그네슘(Mg), 은(Ag), 또는 마그네슘(Mg)과 은(Ag)의 합금과 같은 반투과 금속물질(Semi-transmissive Conductive Material)로 형성될 수 있다.
발광 소자층 상에는 봉지층(TFE)이 형성될 수 있다. 봉지층(TFE)은 발광 소자층에 산소 또는 수분이 침투되는 것을 방지하기 위해 적어도 하나의 무기막을 포함할 수 있다. 또한, 봉지층(TFE)은 먼지와 같은 이물질로부터 발광 소자층을 보호하기 위해 적어도 하나의 유기막을 포함할 수 있다.
일 실시예에 따른 표시 장치(1)에서, 제1 연결 전극(CE1)에 의해 제1 노드 영역(NA1)의 제1 서브 트랜지스터(ST2-1)의 제1 전극(S2-1)과 제2 서브 트랜지스터(ST2-2)의 제2 전극(D2-2)은 제1 하부 배선(110)에 연결될 수 있다.
제1 서브 트랜지스터(ST2-1)의 제1 전극(S2-1)과 제2 서브 트랜지스터(ST2-2)의 제2 전극(D2-2)이 제1 하부 배선(110)에 연결됨으로써 제1 노드 영역(NA1)이 스캔 라인 또는 발광 라인의 전압 변화에 영향받는 것을 최소화할 수 있다. 몇몇 실시예에서, 제1 서브 트랜지스터(ST2-1)와 제2 서브 트랜지스터(ST2-2)의 게이트 전극(G2-1, G2-2)은 제k 스캔 기입 라인(GWLk)의 일부분일 수 있다. 제1 노드 영역(NA1)이 제1 하부 배선(110)에 연결됨으로써 제k 스캔 기입 신호(GWk)가 변화하더라도, 제1 서브 트랜지스터(ST2-1)의 제1 전극(S2-1)과 제2 서브 트랜지스터(ST2-2)의 제2 전극(D2-2)의 전압이 변화하는 것을 방지할 수 있다. 제1 노드 영역(NA1)의 전압이 일정하게 유지됨으로써, 누설 전류(Ioff)에 의해 게이트 전극(DTG)의 전압(Vg)이 누설되는 것을 방지할 수 있다. 누설 전류(Ioff)가 최소화됨에 따라, 표시 장치(1)의 휘도 변화에 따른 플리커 현상을 개선하고, 소비 전력을 개선할 수 있다.
도 15는 다른 실시예에 따른 서브 화소를 보여주는 회로도이다.
일 실시예에 따른 표시 장치(1_1)에서, 제2 트랜지스터(ST2)의 게이트 전극은 제k 스캔 제어 라인(GCLk)에 연결되며, 제3 트랜지스터(ST3)의 제2 전극은 제1 초기화 전압 라인(VIL1)에 연결되며, 제4 트랜지스터(ST4)의 제2 전극은 제2 초기화 전압 라인(VIL2)에 연결된다는 점에서 이전 실시예와 다르다. 이에 제한되지 않으나, 제k 스캔 제어 라인(GCLk)은 스캔 라인의 일부로서, 제k 스캔 기입 라인(GWLk)과 동시에 턴-온될 수 있다. 제k 스캔 제어 라인(GCLk)은 스캔 라인의 일부로서, 제k 스캔 기입 라인(GWLk)과 별개로 턴-온될 수 있다. 제k 스캔 제어 라인(GCLk)의 턴-온 주기는 제k 스캔 기입 라인(GWLk)의 턴-온 주기보다 길 수 있다. 제1 초기화 전압 라인(VIL1)과 제2 초기화 전압 라인(VIL2)은 서로 다른 전압을 갖거나, 동일한 전압을 가질 수 있다.
본 실시예에서, 제1 노드(N1)는 구동 트랜지스터(DT)의 하부 게이트 전극인 제1 하부 배선(110)에 연결된다는 점은 이전 실시예와 동일하다. 도시하지는 않았으나, 도 12 내지 도 14와 같이 데이터 도전층(DTL)의 제1 연결 전극(CE1)에 의해 제1 서브 트랜지스터(ST2-1)의 제1 전극(S2-1)과 제2 서브 트랜지스터(ST2-2)의 제2 전극(D2-2)은 제1 하부 배선(110)에 연결될 수 있다.
본 실시예에서, 제1 서브 트랜지스터(ST2-1)의 게이트 전극(G2-1)과 제2 서브 트랜지스터(ST2-2)의 게이트 전극(G2-2)은 제k 스캔 제어 라인(GCLk)에 접속될 수 있다. 단면도 상, 제1 서브 트랜지스터(ST2-1)와 제2 서브 트랜지스터(ST2-2)의 게이트 전극(G2-1, G2-2)은 제k 스캔 제어 라인(GCLk)의 일부분일 수 있다. 제1 노드(N1)가 제1 하부 배선(110)에 연결됨으로써 제k 스캔 제어 라인(GCLk)의 전압 변화에 따라 제1 노드(N1)의 전압이 변화하는 것을 방지할 수 있다. 제1 노드(N1)의 전압이 일정하게 유지됨으로써, 누설 전류(Ioff)에 의해 게이트 전극(DTG)의 전압(Vg)이 누설되는 것을 방지할 수 있다. 누설 전류(Ioff)가 최소화됨에 따라, 표시 장치(1_1)의 휘도 변화에 따른 플리커 현상을 개선하고, 소비 전력을 개선할 수 있다.
이하, 또 다른 실시예에 따른 표시 장치(1_2)에 대해 설명한다.
도 16은 또 다른 실시예에 따른 서브 화소를 보여주는 회로도이다.
본 실시예에 따른 서브 화소(SP)에서, 제1 노드(N1)와 제1 하부 배선(110)이 서로 연결된 것을 생략하고, 제2 노드(N2)와 제2 하부 배선(120)이 연결된 실시예에 대해 설명한다. 도시하지 않았으나, 몇몇 실시예에서 서브 화소(SP)는 제1 노드(N1)와 제1 하부 배선(110)이 연결되고, 제2 노드(N2)와 제2 하부 배선(120)이 연결될 수도 있다. 이하, 중복된 설명을 생략하고 차이점을 위주로 설명한다.
제2 서브 트랜지스터(ST2-2)는 게이트 전극(G2-2), 제2 하부 배선(120), 제1 전극, 및 제2 전극을 포함할 수 있다. 게이트 전극(G2-2)은 제2 서브 트랜지스터(ST2-2)의 액티브층의 상부에 배치되는 상부 게이트 전극이고, 제2 하부 배선(120)은 제2 서브 트랜지스터(ST2-2)의 액티브층의 하부에 배치되는 하부 게이트 전극일 수 있다. 게이트 전극(G2-2)은 제2 서브 트랜지스터(ST2-2)의 주 게이트 전극이고, 제2 하부 배선(120)은 제2 서브 트랜지스터(ST2-2)의 보조 게이트 전극일 수 있다.
제3 서브 트랜지스터(ST3-1)의 게이트 전극은 제k 스캔 초기화 라인(GILk)에 접속되고, 제1 전극은 구동 트랜지스터(DT)의 게이트 전극(DTG)에 접속되며, 제2 전극은 제4 서브 트랜지스터(ST3-2)의 제1 전극 및 제2 노드(N2)에 접속될 수 있다. 제4 서브 트랜지스터(ST3-2)의 게이트 전극은 제k 스캔 초기화 라인(GILk)에 접속되고, 제1 전극은 제3 서브 트랜지스터(ST3-1)의 제2 전극 및 제2 노드(N2)에 접속되며, 제2 전극은 초기화 전압 라인(VIL)에 접속될 수 있다. 제2 노드(N2)는 제3 서브 트랜지스터(ST3-1)와 제4 서브 트랜지스터(ST3-2) 사이의 연결 노드이며, 제3 서브 트랜지스터(ST3-1)의 제2 전극과 제4 서브 트랜지스터(ST3-2)의 제1 전극을 연결할 수 있다.
제2 서브 트랜지스터(ST2-2)의 제2 하부 배선(120)은 듀얼 트랜지스터인 제3 트랜지스터(ST3)의 두 서브 트랜지스터의 연결 노드인 제2 노드(N2)에 연결될 수 있다. 즉, 제2 하부 배선(120)은 제3 서브 트랜지스터(ST3-1)의 제2 전극과 제4 서브 트랜지스터(ST3-2)의 제1 전극에 연결될 수 있다. 제2 노드(N2)가 제2 하부 배선(120)에 연결됨으로써, 서브 트랜지스터들 사이의 연결 노드의 전압이 그와 인접한 신호 배선의 전압 변화에 따라 변화하는 것을 방지할 수 있다. 예를 들어, 제2 노드(N2)가 플로팅(floating)되지 않고, 제2 하부 배선(120)에 연결됨으로써, 그에 인접한 제k 스캔 초기화 라인(GILk)의 전압 변화에 따라 제2 노드(N2)의 전압이 변화하는 것을 방지할 수 있다.
도 17은 또 다른 실시예에 따른 화소에 인가되는 제k 발광 신호, 제k 스캔 초기화 신호, 제k 스캔 기입 신호, 제k+1 스캔 기입 신호, 제2 노드 전압을 보여주는 파형도이다. 도 18은 제k 스캔 초기화 신호의 상승 시간의 동작을 설명하기 위한 서브 화소의 회로도이다.
도 17을 참조하면, 제2 전압(Vn2)은 일 실시예에 따라 제2 노드(N2)에 제2 하부 배선(120)이 연결된 표시 장치(1_2)에서, 제2 노드(N2)의 전압이다. 비교 전압(Vn2')은 비교예에 따라 제2 노드(N2)에 제2 하부 배선(120)이 연결되지 않은 표시 장치(1')에서, 제2 노드(N2)의 전압이다. 도 18을 참조하면, 제k 스캔 초기화 신호(GIk)의 상승 시간(rt2)은 제1 기간(t1)과 제2 기간(t2)의 사이 기간일 수 있다.
제k 스캔 초기화 신호(GIk)의 상승 시간(rt2) 동안 제2 노드(N2)의 제2 전압(Vn2) 변화에 따라 누설 전류(Ioff)가 발생할 수 있다. 제k 스캔 초기화 신호(GIk)의 상승 시간(rt2)은 제k 스캔 초기화 신호(GIk)가 제1 게이트 전압(V1)에서 제2 게이트 전압(V2)으로 상승하는 시간을 지칭한다. 예를 들어, 제1 게이트 전압(V1)이 -7V이고, 제2 게이트 전압(V2)이 7V인 경우, 상승 시간(rt2) 동안 제k 스캔 초기화 신호(GIk)의 전압이 14V 증가할 수 있다.
비교예에 따른 표시 장치(1')에서, 제2 노드(N2)에 제2 하부 배선(120)이 연결되지 않은 경우, 제2 노드(N2)는 전기적으로 플로팅(floating)된 노드일 수 있다. 이에 따라, 제2 노드(N2)의 전압(즉, 비교 전압(Vn2'))은 그에 인접한 제k 스캔 초기화 라인(GILk)의 전압 변화에 따라 변화할 수 있다. 예를 들어, 제2 노드(N2)의 전압은 상승 시간(rt2) 동안 약 5V 증가할 수 있다. 제2 노드(N2)의 전압이 증가할수록 제2 노드(N2)와 구동 트랜지스터(DT)의 게이트 전극(DTG) 간에 전압차(Vn2'-Vg)가 발생하므로, 제2 노드(N2)에서 게이트 전극(DTG)으로 흐르는 누설 전류(Ioff)가 발생할 수 있다.
일 실시예에 따른 표시 장치(1_2)에서, 제2 노드(N2)에 제2 하부 배선(120)이 연결된 경우, 제2 노드(N2)의 전압(즉, 제2 전압(Vn2))은 제k 스캔 초기화 라인(GILk)의 전압 변화에도 불구하고, 일정하거나 변화가 미미할 수 있다. 예를 들어, 제2 노드(N2)의 전압은 상승 시간(rt2) 동안 제k 스캔 초기화 신호(GIk)의 전압이 증가함에도 불구하고, 일정할 수 있다. 이에 따라, 제2 노드(N2)와 구동 트랜지스터(DT)의 게이트 전극(DTG) 간에 전압차(Vn2-Vg)가 0에 근접하므로, 제2 노드(N2)에서 게이트 전극(DTG)으로 흐르는 누설 전류(Ioff)가 최소화될 수 있다. 누설 전류(Ioff)가 최소화됨에 따라, 표시 장치(1_2)의 휘도 변화에 따른 플리커 현상을 개선하고, 소비 전력을 개선할 수 있다.
이하, 도 19 및 도 20을 참고하여 제2 노드(N2)에 제2 하부 배선(120)을 연결한 표시 장치(1_2)의 실시예를 설명한다.
도 19는 또 다른 실시예에 따른 서브 화소를 상세히 보여주는 레이아웃 도이다. 도 20은 도 19의 III-III'의 일 예를 보여주는 단면도이다.
도 19 및 도 20에는 도 12에는 서브 화소(SP)의 하부 금속층, 액티브층, 제1 게이트 금속층(GTL1), 제2 게이트 금속층GTL2), 및 데이터 도전층(DTL)이 도시되어 있다. 도면에서, 서브 화소(SP)의 일부분인 제1 트랜지스터(ST1), 제2 트랜지스터(ST2)의 제1 서브 트랜지스터(ST2-1) 및 제2 서브 트랜지스터(ST2-2), 및 제3 트랜지스터(ST3)의 제3 서브 트랜지스터(ST3-1) 및 제4 서브 트랜지스터(ST3-2)가 도시되어 있다.
하부 금속층은 제2 하부 배선(120)을 포함할 수 있다. 제2 하부 배선(120)은 제1 기판(SUB1) 상에 배치되며, 버퍼막(BF)에 의해 덮일 수 있다. 제2 하부 배선(120)은 제2 서브 트랜지스터(ST2-2)의 액티브층(ACT2-2), 및 게이트 전극(G2-2)과 중첩할 수 있다. 제2 하부 배선(120)은 제1 하부 배선(110)과 동일한 기능을 하는 차폐 배선일 수 있다. 제2 하부 배선(120)은 제2 서브 트랜지스터(ST2-2)의 보조 게이트 전극(sub gate electrode) 또는 하부 게이트 전극(bottom gate electrode)일 수 있다. 제2 서브 트랜지스터(ST2-2)는 상부 게이트 전극(G2-2)과 제2 하부 배선(120)으로 이루어진 더블 게이트 전극을 가질 수 있다. 제2 하부 배선(120)은 제1 하부 배선(110)과 동일한 물질을 포함할 수 있다.
제2 하부 배선(120)은 제3 브릿지 콘택홀(BCNT3)을 통해 제2 연결 전극(CE2)에 연결될 수 있다. 제2 연결 전극(CE2)은 제4 브릿지 콘택홀(BCNT4)을 통해 제3 서브 트랜지스터(ST3-1)의 제2 전극(D3-1)과 제4 서브 트랜지스터(ST3-2)의 제1 전극(S3-2)에 연결될 수 있다. 제2 하부 배선(120)은 제2 연결 전극(CE2)을 통해 제3 서브 트랜지스터(ST3-1)의 제2 전극(D3-1)과 제4 서브 트랜지스터(ST3-2)의 제1 전극(S3-2)에 연결될 수 있다. 다시 말해, 제2 하부 배선(120)은 제2 연결 전극(CE2)을 통해 제2 노드 영역(NA2)에 연결될 수 있다.
액티브층은 제2 서브 트랜지스터(ST2-2), 제3 서브 트랜지스터(ST3-1), 및 제4 서브 트랜지스터(ST3-2)의 액티브층(ACT2-2, ACT3-1, ACT3-2), 제1 전극(S2-2, S3-1, S3-2), 및 제2 전극(D2-2, D3-1, D3-2)을 포함할 수 있다. 본 명세서에서, 제2 서브 트랜지스터(ST2-2)의 액티브층(ACT2-2)은 도 13 및 도 14에서 상술한 바와 같이 "제2 채널"으로 지칭되고, 제3 트랜지스터(ST3-1, ST3-2)의 액티브층(ACT3-1, ACT3-2)은 "제3 채널"으로 지칭될 수 있다. 구체적으로, 제3 서브 트랜지스터(ST3-1)의 액티브층(ACT3-1)은 제3 서브 채널로 지칭되고, 제4 서브 트랜지스터(ST3-2)의 액티브층(ACT3-2)은 제4 서브 채널로 지칭될 수 있다.
제1 게이트층(GTL1)은 제2 서브 트랜지스터(ST2-2), 제3 서브 트랜지스터(ST3-1), 및 제4 서브 트랜지스터(ST3-2)의 게이트 전극(G2-2, G3-1, G3-2)을 포함할 수 있다. 제2 서브 트랜지스터(ST2-2)의 게이트 전극(G2-2)은 제2 하부 배선(120) 및 제2 서브 채널(ACT2-1)과 중첩할 수 있다. 제3 서브 트랜지스터(ST3-1), 및 제4 서브 트랜지스터(ST3-2)의 게이트 전극(G3-1, G3-2)은 제k 스캔 초기화 라인(GILk)의 일부일 수 있다. 제k 스캔 초기화 라인(GILk)은 제3 채널로 지칭되는 제3 채널로 지칭되는 제3 트랜지스터(ST3-1, ST3-2)의 액티브층(ACT3-1, ACT3-2)과 적어도 두번 중첩할 수 있다. 구제적으로, 제3 채널의 제3 서브 채널(ACT3-1)은 제3 서브 트랜지스터(ST3-1)의 게이트 전극(G3-1)과 중첩하고, 제3 채널의 제4 서브 채널(ACT3-2)은 제4 서브 트랜지스터(ST3-2)의 게이트 전극(G3-2)과 중첩할 수 있다.
데이터 금속층(DTL)은 제2 연결 전극(CE2)을 포함할 수 있다. 제2 연결 전극(CE2)은 제3 브릿지 콘택홀(BCNT3)을 통해 제2 노드 영역(NA2)에 연결되며, 제4 브릿지 콘택홀(BCNT4)을 통해 제2 하부 배선(120)에 연결될 수 있다.
제3 브릿지 콘택홀(BCNT3)은 버퍼막(BF), 게이트 절연막(130), 제1 층간 절연막(141), 및 제2 층간 절연막(142)을 관통하여 제2 하부 배선(120)을 노출하는 홀일 수 있다. 제2 연결 전극(CE2)은 제3 브릿지 콘택홀(BCNT3)을 통해 제2 하부 배선(120)에 접속될 수 있다.
제4 브릿지 콘택홀(BCNT4)은 게이트 절연막(130), 제1 층간 절연막(141), 및 제2 층간 절연막(142)을 관통하여 제3 서브 트랜지스터(ST3-1)의 제2 전극(D3-1)과 제4 서브 트랜지스터(ST3-2)의 제1 전극(S3-2)을 노출하는 홀일 수 있다. 제4 브릿지 콘택홀(BCNT4)은 제2 노드 영역(NA2)을 노출하는 홀일 수 있다. 제2 연결 전극(CE2)은 제4 브릿지 콘택홀(BCNT4)을 통해 제3 서브 트랜지스터(ST3-1)의 제2 전극(D3-1)과 제4 서브 트랜지스터(ST3-2)의 제1 전극(S3-2)에 접속될 수 있다.
일 실시예에 따른 표시 장치(1_2)에서, 제3 서브 트랜지스터(ST3-1)의 제2 전극(D3-1)과 제4 서브 트랜지스터(ST3-2)의 제1 전극(S3-2)이 제2 하부 배선(120)에 연결됨으로써 제2 노드 영역(NA2)이 스캔 라인 또는 발광 라인의 전압 변화에 영향받는 것을 최소화할 수 있다. 예를 들어, 제2 노드 영역(NA2)이 제2 하부 배선(120)에 연결됨으로써 제k 스캔 초기화 신호(GIk)가 변화하더라도, 제2 노드 영역(NA2)의 전압이 변화하는 것을 방지할 수 있다. 제2 노드 영역(NA2)의 전압이 일정하게 유지됨으로써, 누설 전류(Ioff)에 의해 게이트 전극(DTG)의 전압(Vg)이 누설되는 것을 방지할 수 있다. 누설 전류(Ioff)가 최소화됨에 따라, 표시 장치(1_2)의 휘도 변화에 따른 플리커 현상을 개선하고, 소비 전력을 개선할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
1: 표시 장치 10: 표시 패널
DT: 구동 트랜지스터 ST1~ST6: 제1 내지 제6 트랜지스터
LE: 발광 소자 110, 120: 하부 배선
ST2-1, ST2-2, ST3-1, ST3-2: 제1 내지 제4 서브 트랜지스터

Claims (20)

  1. 제k 스캔 라인, 및 상기 제k 스캔 라인과 교차하는 제j 데이터 라인에 접속되는 서브 화소를 구비하고,
    상기 서브 화소는,
    발광 소자;
    게이트 전극에 인가된 데이터 전압에 따라 상기 발광 소자에 구동 전류를 제공하고, 제1 하부 배선을 포함하는 구동 트랜지스터;
    상기 구동 트랜지스터의 게이트 전극에 연결되고, 서로 직렬로 연결된 제1 서브 트랜지스터 및 제2 서브 트랜지스터; 및
    상기 제1 서브 트랜지스터와 상기 제2 서브 트랜지스터 사이를 연결하는 제1 노드를 포함하고,
    상기 제1 노드는 상기 제1 하부 배선에 연결되는 표시 장치.
  2. 제1 항에 있어서,
    상기 제1 하부 배선은 상기 구동 트랜지스터의 게이트 전극과 중첩하는 표시 장치.
  3. 제2 항에 있어서,
    상기 구동 트랜지스터의 게이트 전극은 상기 구동 트랜지스터의 상부 게이트 전극이고, 상기 제1 하부 배선은 상기 구동 트랜지스터의 하부 게이트 전극인 표시 장치.
  4. 제1 항에 있어서,
    상기 제1 서브 트랜지스터 및 상기 제2 서브 트랜지스터 각각은 상기 제k 스캔 라인에 연결되는 게이트 전극을 포함하는 표시 장치.
  5. 제4 항에 있어서,
    상기 제k 스캔 라인에 따른 제k 스캔 신호의 상승 시간에 상기 제1 노드의 전압이 일정한 표시 장치.
  6. 제4 항에 있어서,
    상기 서브 화소는 상기 구동 트랜지스터의 일 전극과 상기 제j 데이터 라인 사이에 연결되는 제1 트랜지스터를 더 포함하고,
    상기 제k 스캔 라인은 제k 스캔 기입 라인으로서, 상기 제1 트랜지스터의 게이트 전극에 접속되는 표시 장치.
  7. 제1 항에 있어서,
    상기 제1 서브 트랜지스터는 상기 구동 트랜지스터의 일 전극에 연결된 제1 전극, 및 상기 제2 서브 트랜지스터의 제1 전극 및 상기 제1 노드에 연결된 제2 전극을 포함하고,
    상기 제2 서브 트랜지스터는 상기 제1 노드 및 상기 제1 서브 트랜지스터의 제2 전극에 연결된 제1 전극, 및 상기 구동 트랜지스터의 게이트 전극에 연결된 제2 전극을 포함하는 표시 장치.
  8. 제1 항에 있어서,
    상기 서브 화소는, 상기 제1 하부 배선과 상기 제1 노드를 연결하는 제1 연결 전극을 더 포함하고,
    상기 제1 연결 전극은 제1 브릿지 콘택홀을 통해 상기 제1 하부 배선에 연결되며, 제2 브릿지 콘택홀을 통해 상기 제1 서브 트랜지스터의 일 전극과 상기 제2 서브 트랜지스터의 일 전극에 연결되는 표시 장치.
  9. 제8 항에 있어서,
    상기 제1 연결 전극은 상기 제k 스캔 라인과 교차하는 표시 장치.
  10. 제1 항에 있어서,
    상기 제k 스캔 라인은 서로 이격된 제k 스캔 기입 라인과 제k 스캔 제어 라인을 포함하고,
    상기 서브 화소는 상기 구동 트랜지스터의 일 전극과 상기 제j 데이터 라인 사이에 연결되는 제1 트랜지스터를 더 포함하며,
    상기 제1 서브 트랜지스터의 게이트 전극 및 상기 제2 서브 트랜지스터의 게이트 전극은 상기 제k 스캔 제어 라인에 연결되며,
    상기 제1 트랜지스터의 게이트 전극은 상기 제k 스캔 기입 라인에 연결되는 표시 장치.
  11. 제1 항에 있어서,
    상기 서브 화소는,
    상기 제2 서브 트랜지스터의 게이트 전극과 중첩하는 제2 하부 배선;
    상기 구동 트랜지스터의 게이트 전극에 연결되고, 서로 직렬로 연결된 제3 서브 트랜지스터 및 제4 서브 트랜지스터; 및
    상기 제3 서브 트랜지스터와 상기 제4 서브 트랜지스터 사이를 연결하는 제2 노드를 포함하고,
    상기 제2 노드는 상기 제2 하부 배선에 연결되는 표시 장치.
  12. 제11 항에 있어서,
    상기 제3 서브 트랜지스터는 상기 구동 트랜지스터의 게이트 전극에 연결된 제1 전극, 및 상기 제4 서브 트랜지스터의 제1 전극 및 상기 제2 노드에 연결된 제2 전극을 포함하고,
    상기 제4 서브 트랜지스터는 상기 제2 노드 및 상기 제3 서브 트랜지스터의 제2 전극에 연결된 제1 전극, 및 초기화 전압 라인에 연결된 제2 전극을 포함하는 표시 장치.
  13. 제11 항에 있어서,
    상기 제k 스캔 라인은 제k 스캔 초기화 라인을 포함하고,
    상기 제3 서브 트랜지스터 및 상기 제4 서브 트랜지스터 각각은 상기 제k 스캔 초기화 라인에 연결되며,
    상기 제k 스캔 초기화 라인의 제k 스캔 초기화 신호에 따라 상기 구동 트랜지스터의 게이트 전극이 초기화되는 표시 장치.
  14. 제13 항에 있어서,
    상기 제k 스캔 초기화 라인에 따른 제k 스캔 초기화 신호의 상승 시간에 상기 제2 노드의 전압이 일정한 표시 장치.
  15. 제11 항에 있어서,
    상기 서브 화소는, 상기 제2 하부 배선과 상기 제2 노드를 연결하는 제2 연결 전극을 더 포함하고,
    상기 제2 연결 전극은 제3 브릿지 콘택홀을 통해 상기 제2 하부 배선에 연결되며, 제4 브릿지 콘택홀을 통해 상기 제3 서브 트랜지스터의 일 전극과 상기 제4 서브 트랜지스터의 일 전극에 연결되는 표시 장치.
  16. 기판;
    상기 기판 상에 배치되는 제1 하부 배선;
    상기 제1 하부 배선 상에 배치되는 버퍼막;
    상기 버퍼막 상에 배치되며, 상기 제1 하부 배선과 중첩하는 제1 채널, 및 제1 노드 영역을 통해 서로 연결된 제1 서브 채널과 제2 서브 채널을 포함하는 액티브층;
    상기 액티브층 상에 배치되는 게이트 절연막;
    상기 게이트 절연막 상에 배치되며, 상기 제1 채널 및 상기 제1 하부 배선과 중첩하는 게이트 전극, 및 상기 제1 서브 채널 및 상기 제2 서브 채널과 모두 중첩하는 제k 스캔 라인을 포함하는 제1 게이트 도전층;
    상기 제1 게이트 도전층 상에 배치되는 제1 층간 절연막;
    상기 제1 층간 절연막 상에 배치되는 제2 게이트 도전층;
    상기 제2 게이트 도전층 상에 배치되는 제2 층간 절연막; 및
    상기 제2 층간 절연막 상에 배치되는 제1 연결 전극을 포함하고,
    상기 제1 연결 전극은 제1 브릿지 콘택홀을 통해 상기 제1 하부 배선에 연결되고, 제2 브릿지 콘택홀을 통해 상기 제1 서브 채널과 상기 제2 서브 채널 사이의 제1 노드 영역에 연결되는 표시 장치.
  17. 제16 항에 있어서,
    상기 제1 브릿지 콘택홀은 상기 버퍼막, 상기 게이트 절연막, 상기 제1 층간 절연막, 및 상기 제2 층간 절연막을 관통하여 상기 제1 하부 배선을 노출하고, 상기 제2 브릿지 콘택홀은 상기 게이트 절연막, 상기 제1 층간 절연막, 및 상기 제2 층간 절연막을 관통하여 상기 제1 노드 영역을 노출하는 표시 장치.
  18. 제16 항에 있어서,
    상기 제k 스캔 라인은 일 방향으로 연장되어 상기 제2 서브 채널과 중첩되며, 적어도 부분적으로 상기 일 방향과 교차하는 타 방향으로 돌출되어 상기 제1 서브 채널과 중첩되고,
    상기 제1 연결 전극은 상기 타 방향으로 연장되어 상기 제k 스캔 라인과 중첩하는 부분을 포함하는 표시 장치.
  19. 제16 항에 있어서,
    상기 기판 상에 배치되며, 상기 버퍼막에 의해 덮이는 제2 하부 배선;
    상기 버퍼막 상에 배치되며, 상기 게이트 절연막에 의해 덮이며, 제2 노드 영역을 통해 서로 연결된 제3 서브 채널 및 제4 서브 채널;
    상기 게이트 절연막 상에 배치되며, 상기 제2 서브 채널 및 상기 제2 하부 배선과 중첩하는 서브 게이트 전극, 및 상기 제3 채널과 적어도 두번 중첩하는 제k 스캔 초기화 라인; 및
    상기 제2 층간 절연막 상에 배치되는 제2 연결 전극을 더 포함하고,
    상기 제2 연결 전극은 제3 브릿지 콘택홀을 통해 상기 제2 하부 배선에 연결되고, 제4 브릿지 콘택홀을 통해 상기 제3 서브 채널과 상기 제4 서브 채널 사이의 상기 제2 노드 영역에 연결되는 표시 장치.
  20. 제19 항에 있어서,
    상기 제3 브릿지 콘택홀은 상기 버퍼막, 상기 게이트 절연막, 상기 제1 층간 절연막, 및 상기 제2 층간 절연막을 관통하여 상기 제2 하부 배선을 노출하고, 상기 제4 브릿지 콘택홀은 상기 게이트 절연막, 상기 제1 층간 절연막, 및 상기 제2 층간 절연막을 관통하여 상기 제2 노드 영역을 노출하는 표시 장치.
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