KR20230143146A - 전이 금속 디칼코제나이드 박막을 구비하는 반도체재료 및 그 제조 방법, 및 상기 반도체 재료를 구비하는 수광 소자 - Google Patents

전이 금속 디칼코제나이드 박막을 구비하는 반도체재료 및 그 제조 방법, 및 상기 반도체 재료를 구비하는 수광 소자 Download PDF

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다츠야 나카자와
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다나카 기킨조쿠 고교 가부시키가이샤
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Abstract

본 발명은 MX2(M은 전이 금속, X는 산소 이외의 칼코겐 원자)로 나타나는 전이 금속 디칼코제나이드로 이루어지는 박막이 기재 상에 형성된 반도체 재료에 관한 것이다. 본 발명에서는, 박막 상에, 금속 N으로 이루어지는 금속 나노 입자를 수식함으로써, 전이 금속 디칼코제나이드 박막 표면의 결함 부위를 수식하고, 이에 의해 박막의 반도체 특성이 향상된다. 이 금속 나노 입자는, 귀금속의 나노 입자가 바람직하다. 또한, 기재 상의 전이 금속 디칼코제나이드 박막의 전이 금속 M은, Pt, Pd 중 어느 하나의 황화물, 셀레늄화물, 테루륨화물이 바람직하다. 그리고, 금속 나노 입자의 수식 공정은, 원자층 증착법(ALD)을 적용하는 것이 특히 바람직하다.

Description

전이 금속 디칼코제나이드 박막을 구비하는 반도체 재료 및 그 제조 방법, 및 상기 반도체 재료를 구비하는 수광 소자
본 발명은 전이 금속 디칼코제나이드로 이루어지는 박막을 구비하는 반도체 재료에 관한 것이다. 상세하게는, 표면 결함이 수복되어 있고 응답 특성이 우수한 전이 금속 디칼코제나이드 박막을 구비하는 반도체 재료 및 그 제조 방법에 관한 것이다.
근년, 수광 소자나 태양 전지 등의 수광 디바이스나 전계 효과 트랜지스터(FET) 등의 반도체 디바이스를 구성하는 반도체 재료로서, 전이 금속 디칼코제나이드(TMDC: Transition Metal Dichalcogenide)가 주목받고 있다. 전이 금속 디칼코제나이드란, 전이 금속에 속하는 제3족 원소 내지 제11족 원소의 금속(M)과, 산소를 제외한 칼코겐 원소(X)의 화합물(MX2)이다. 전이 금속 디칼코제나이드는, 중심 금속 M의 종류에 기초하여, 특이한 전기적 특성이나 광반도체 특성을 나타내고, 이것에 의해 상기한 각종 용도에 이용된다(예를 들어, 특허문헌 1).
전이 금속 디칼코제나이드의 응용이 특히 기대되는 용도로서, 센서 등의 수광 소자를 구성하는 광전 변환 소자를 들 수 있다. 그 일례로서, LIDAR(Light Detection and Ranging)에 적용되는 수광 소자에 대하여 설명한다. LIDAR란, 레이저광을 사용한 센싱 기술이며, 레이저광을 대상물에 조사하고, 그 반사광을 수광 소자로 감지하여 대상물과의 거리·각도를 검출하는 시스템이다. LIDAR는, 카메라나 밀리미터파 레이더에 의한 검출 시스템에 반하여, 대상물과의 거리·각도를 고정밀도로 검출할 수 있다는 이점이 있다. 그리고, 지금까지 LIDAR는, 자동차 자동 운전·드론·선박 등에 있어서의 리모트 센싱 시스템으로서 활용되는 기술이다. 또한, 최근에는, 스마트폰이나 태블릿 등에 있어서의 얼굴 인증 기술이나 확장 현실(AR) 기술에도 응용되고 있다.
지금까지, LIDAR의 수광 소자에 대한 적용이 검토되고 있는 반도체 재료로서는, HgCdTe 합금(Hg1-XCdXTe 합금: MCT 합금)이나 InGaAs 합금(In1-XGaXAs 합금)을 들 수 있다(예를 들어, 특허문헌 2, 특허문헌 3). 이들 반도체 합금은, 적당한 조성(x)을 설정함으로써 밴드 갭이 조정 가능하여, 1 내지 30㎛의 광범위한 적외선의 검출이 가능하다. 이들 합금을 사용한 수광 소자(광전도 소자)도 이미 시판되고 있다.
그러나, HgCdTe 합금이나 InGaAs 합금의 LIDAR의 수광 소자에 적용할 때에는, 몇몇 문제가 지적되고 있다. 이들 문제점으로서는, 먼저, 그 성능면에서의 문제가 예로 들어지고 있다. HgCdTe 합금은, 실온에서의 SN비가 낮기 때문에, 노이즈의 발생 없이 동작시키기 위해서는 소자의 냉각이 필요로 된다. 그 냉각 온도로서는 80K 이하라고도 말해지고 있다. 그 때문에, 실온에서 사용되는 시스템에 대하여 냉각 기구의 부가가 필요하게 되는데, 이것은 소형화가 필수인 드론, 스마트폰 등에는 바람직하지 않다. 또한, 실온에서의 운용이 전제가 되는 자동차 기기에도 사용하기 어렵다. 그리고, InGaAs 합금도 실온 하에서의 응답성이 부족한 것이 지적되고 있고, 이것에 추가로 작동 전압이 높고 구조적으로 불안정하다고 하는 문제도 있다.
또한, HgCdTe 합금 및 InGaAs 합금을 사용하는 디바이스에 있어서는, 비용면에서도 문제가 있다. 이들 합금을 원하는 조성으로 제조하기 위해서는, MBE(분자선 에피택시법)의 이용이 필수가 되어 있다. MBE는 초고진공 하에서 실시되는 박막 형성 프로세스이며, 원하는 두께의 박막 형성에 요하는 시간이 길기 때문에 제조 효율이 낮다. 또한, HgCdTe 합금 및 InGaAs 합금을 MBE로 제조하는 경우에는, 기판 재질이 고가인 CdZnTe, GaAs 등에 한정되어 있다. 이들의 제조 효율과 기판 비용에 기인하여 HgCdTe 합금 및 InGaAs 합금을 적용하는 수광 소자는 고비용이 된다. 이 비용면의 문제는, LIDAR의 보급의 장벽이 되고 있다.
그래서, LIDAR 등의 수광 소자로서 기대되는 것이 전이 금속 디칼코제나이드이다. 전이 금속 디칼코제나이드는, 층상 구조를 갖는 2차원 재료이며, 그 층수에 따라서 밴드 갭이 변화하는 광 응답성을 발휘할 수 있다. 그리고, 전이 금속 디칼코제나이드는, 실온 영역에서의 SN비가 높은 것이 보고되어 있어, 실온 영역에서의 사용에 있어서의 성능 상의 문제를 해결한다.
또한, 전이 금속 디칼코제나이드는, 여러가지 박막 형성 프로세스로 제조 가능하다. 특히, 화학 기상 증착법(CVD법)·원자층 증착법(ALD법) 등의 화학 증착법에 의한 제조가 가능하다. 화학 증착법에서는, 고수율의 박막 형성 프로세스로서 알려져 있다. 또한, 화학 증착법에 의한 전이 금속 디칼코제나이드의 제조 시에는, 기판 재질의 선택지가 넓어, Si 웨이퍼나 유리 기판(SiO2)에도 성막 가능하다. 따라서, 전이 금속 디칼코제나이드에 의한 반도체 재료는, 비용면에서도 우위에 있는 것으로 생각된다.
일본 특허 공표 제2018-525516호 공보 일본 특허 공고 평6-9240호 공보 일본 특허 공개 제2007-165359호 공보
상술한 바와 같이, 전이 금속 디칼코제나이드는, HgCdTe 합금 등의 종래의 광반도체 재료에 대하여 많은 이점을 갖는다. 그러나, 전이 금속 디칼코제나이드는, 비교적 신규 재료이며, 그 특성 개선이나 효율적인 제조 프로세스 개발 등에 있어서 미지인 부분이 많은 재료이기도 하다. 상기에서 예시한 LIDAR 등의 수광 소자에 대한 적용에 대해서도, 소정의 파장 영역에 있어서의 수광 감도를 가질뿐만 아니라, 더 높은 수광 감도·응답 특성과 같은 성능 개선이 요구된다.
본 발명은 이상과 같은 배경 하에서 이루어진 것이며, 전이 금속 디칼코제나이드 박막을 구비하는 반도체 재료이며, 종래보다도 성능 향상을 도모할 수 있는 것을 제공하는 것을 목적으로 한다. 또한, 이러한 전이 금속 디칼코제나이드 박막을 구비하는 반도체 재료의 제조 방법, 개량 방법을 제시한다.
상기 과제의 해결을 위하여, 본 발명자 등은 예의 검토를 행하여, 전이 금속 디칼코제나이드의 성능 향상의 기점으로서, 표면 결함의 존재에 착안하였다. 전이 금속 디칼코제나이드는, 금속 원자와 칼코겐 원자가 이온 결합 및/또는 공유 결합에 의해 결합하고, 그들이 규칙적으로 배치된 2차원 물질이다. 이상적인 전이 금속 디칼코제나이드에 있어서는, 각 구성 원자의 배열 규칙성이 무너질 일 없다. 그러나, 실제로는, 전이 금속 디칼코제나이드 박막의 표면에는, 그 제조 프로세스에 따르지 않고 결함이 존재한다. 이 표면 결함이란, 전위나 격자 결함 외에, 격자 결함 부근의 댕글링 본드(미결합손)나 에지 사이트와 같은 원자 배열의 규칙성을 흐트러뜨리는 인자이다. 그리고, 이러한 표면 결함은, 캐리어를 트랩하여 재결합에 의한 리크 패스의 기점이 되므로, 전이 금속 디칼코제나이드가 원래 발휘해야 할 반도체 특성을 성능시키는 요인이 될 수 있다.
따라서, 전이 금속 디칼코제나이드로 이루어지는 반도체 재료의 성능 향상을 위해서는, 그 제조 과정에서 표면 결함의 생성을 억제하는 것이 필요하다고 할 수 있다. 그러나, 규칙성이 완전히 유지되어 결함을 전혀 포함하지 않는 전이 금속 디칼코제나이드를 제조하는 것은 반드시 용이한 것이라고는 할 수 없고, 제조 방법만으로부터의 어프로치는 현실적 수단이라고는 말하기 어렵다. 그래서, 본 발명자 등은, 임의로 제조된 전이 금속 디칼코제나이드의 박막 표면에 대해서, 결함 부분이 우선적으로 금속 나노 입자를 수식하여, 결함에 의한 캐리어의 트랩을 억제하는 것에 상도하였다.
즉, 본 발명은, 기재와, 상기 기재 상에 형성되어, MX2(M은 전이 금속, X는 칼코겐)로 나타나는 전이 금속 디칼코제나이드로 이루어지는 박막을 포함하는 반도체 재료이며, 금속 N으로 이루어지고, 상기 박막의 표면을 수식하는 금속 나노 입자를 구비하는 것을 특징으로 하는 반도체 재료이다.
상기한 바와 같이, 본 발명에 관계되는 전이 금속 디칼코제나이드를 구비하는 반도체 재료는, 기재 및 전이 금속 디칼코제나이드로 이루어지는 박막에 추가로, 박막 상의 금속 나노 입자를 기본적 구성으로 한다. 이하, 본 발명에 관계되는 반도체 재료의 구성 및 제조 방법, 그리고 본 발명에 관계되는 반도체 재료를 적용한 수광 소자에 대하여 설명한다.
(A) 본 발명에 관계되는 반도체 재료의 구성
(A-1) 기재
기재는, 전이 금속 디칼코제나이드로 이루어지는 박막을 지지하기 위한 부재이다. 기재의 재질에 대해서는, 전이 금속 디칼코제나이드로 이루어지는 박막을 지지할 수 있는 것이라면, 어떤 재질이어도 된다. 예를 들어, 유리, 석영, 실리콘, 세라믹스 혹은 금속 등의 재질이 예시된다. 또한, 기재의 형상 및 치수는, 특별히 한정되지 않는다.
(A-2) 전이 금속 디칼코제나이드 박막
상기한 바와 같이, 전이 금속 디칼코제나이드란, 전이 금속에 속하는 제4족 원소 내지 제11족 원소의 금속(M)과, 산소를 제외한 칼코겐 원소(X)의 화합물(MX2)이다. 본 발명에 관계되는 반도체 재료의 전이 금속으로서는, 구체적으로는, 텅스텐(W), 몰리브덴(Mo), 백금(Pt), 루테늄(Ru), 로듐(Rh), 팔라듐(Pd), 오스뮴(Os), 이리듐(Ir), 하프늄(Hf), 지르코늄(Zr) 등을 들 수 있다. 또한, 칼코겐 원소는, 황(S), 셀레늄(Se), 텔루륨(Te)을 들 수 있다.
그리고, 본 발명에서 바람직한 전이 금속 디칼코제나이드는, 전이 금속이 백금족 금속(Pt, Pd)의 칼코제나이드이다. 구체적으로는, PtSe2, PtS2, PtTe2, PdSe2, PdS2, PdTe2이다. 이들 전이 금속 디칼코제나이드는, Mo, W를 중심 금속으로 하는 전이 금속 디칼코제나이드에 대하여 1eV 정도 밴드 갭이 작고, 전이 금속 디칼코제나이드의 특징인 높은 이동도(캐리어 모빌리티)를 갖는 것으로부터, 광 응답 특성이 우수할 것으로 예측된다.
전이 금속 디칼코제나이드는, 각 구성 원소가 이온 결합 및/또는 공유 결합에 의해 견고하게 결합한 2차원 물질이며, 전이 금속 디칼코제나이드의 박막은, 상기 2차원 물질로 이루어지는 단위층이 층상으로 적층된 구조를 갖는다. 단위층은, 비교적 약한 결합(반데르발스힘)에 의해 결합한다. 본 발명에 있어서의 전이 금속 디칼코제나이드의 박막에 있어서도, 상기 단위층을 단층 또는 복수층으로 구성할 수 있다. 이 층수에 따라 반도체 박막으로서의 밴드 갭이 변화하기 때문에, 적용할 디바이스에 맞춰서 층수를 조정한다. 따라서, 본 발명에서 전이 금속 디칼코제나이드 박막의 두께를 제한할 필요는 없다. 예를 들어, LIDAR용의 광학 소자에 대한 적용에는, 이 층수는 1층 이상 4층 이하로 하는 것이 바람직하고, 1층 이상 2층 이하로 하는 것이 보다 바람직하다. 이때의 박막 두께는, 0.5 내지 5㎚가 된다.
(A-3) 금속 나노 입자
(A-3-1) 금속 나노 입자의 작용 및 구성
금속 나노 입자에 의한 전이 금속 디칼코제나이드 박막의 표면의 수식은, 본 발명의 주요한 특징이다. 여기서, 본 발명에 있어서 수식이란, 물리 흡착·화학 흡착 등의 흡착력이나, 금속 결합·이온 결합·공유 결합 등의 결합력에 의해, 금속 나노 입자와 전이 금속 디칼코제나이드 박막이 결합한 상태이다. 금속 나노 입자를 전이 금속 디칼코제나이드 박막의 결함 부위에 수식함으로써, 상기한 결함에 의한 캐리어의 트랩이 저지된다. 이에 의해, 불필요한 캐리어의 재결합에 의한 응답 특성의 저하가 억제된다.
금속 나노 입자란, 금속 N으로 이루어지는 나노 사이즈의 입자이다. 금속 나노 입자에 의한, 캐리어 트랩의 저지의 기구는, 전이 금속 디칼코제나이드와 금속 나노 입자 간에 형성되는 쇼트키 접합에 기초한다. 쇼트키 접합의 형성에 의해 밴드 벤딩이 발생하여, 금속 나노 입자에 전자가 유입된다. 유입된 전자는, 쇼트키 장벽에 의해 전이 금속 디칼코제나이드 박막으로 되돌아가기 어려워지기 때문에, 캐리어와의 재결합이 억제되어, 전자 수명이 향상되게 된다.
이 나노 사이즈의 금속 나노 입자의 입경은, 구체적으로는 2㎚ 이상 50㎚ 이하로 하는 것이 바람직하다. 과도하게 소입경인 금속 나노 입자는 형성이 곤란한 것으로부터 하한값은 2㎚로 하였다. 한편, 50㎚를 초과하는 금속 나노 입자는, 쇼트키 장벽이 높아져 공핍층의 두께가 필요 이상으로 두꺼워지는 것에 의해 반도체층에의 핫일렉트론의 주입 효과가 없어진다는 점에서 바람직하지 않다. 또한, 금속 나노 입자의 평균 입경은 보다 바람직하게는, 20㎚ 이상 50㎚ 이하로 한다. 상기한 금속 나노 입자와 전이 금속 디칼코제나이드 박막의 국소적인 쇼트키 결합을 보다 유효하게 형성할 수 있기 때문이다.
금속 나노 입자를 구성하는 금속 N으로서는, 박막을 구성하는 전이 금속 디칼코제나이드(MX2: PtSe2 등)의 밴드 갭보다도 큰 일함수(Work Function)를 갖는 금속인 것이 바람직하다. 일함수가 큰 금속을 접합함으로써, 상기한 쇼트키 접합에 의한 캐리어 트랩의 억제 작용이 보다 명확해진다. 쇼트키 접합의 형성에 의한 국소적인 표면 전해의 증대와 그것에 의한 공핍층의 폭 및 높이의 증가는, 빛 에너지에 의해 여기된 전자와 캐리어의 공간적 분리를 증강하여, 전자의 수명을 길게 한다. 일함수가 큰 금속 나노 입자를 전이 금속 디칼코제나이드 박막에 수식함으로써, 상기 작용이 유공하게 발현하여 광 전류를 상승시킬 수 있다.
상기에서 예로 든 바람직한 전이 금속 디칼코제나이드의 대표적인 밴드 갭은, PtSe2(1.20eV(단층) 내지 0.21eV(2층)), PtS2(2.66eV(단층) 내지 0.25eV(2층)), PdSe2(2.55eV(단층) 내지 1.89eV(2층)), PtS2(1.28eV(단층) 내지 1.03eV(2층))이다. 본 발명에 있어서의 금속 N은 일함수가 3.0eV 이상인 금속이 바람직하고, 4.0eV 이상의 일함수를 갖는 금속이 보다 바람직하다.
금속 N의 적합한 구체예로서는, 귀금속을 들 수 있다. 귀금속은 일함수가 큰 경향이 있는 금속이다. 또한, 귀금속은 내환경성이 우수하기 때문에, 나노 입자와 같은 비표면적이 높은 상태에 있더라도 안정적으로 존재 가능한 것으로부터도 귀금속의 나노 입자가 바람직하다. 적합한 귀금속으로서는, Au, Ag, Pt, Pd, Ir, Ru를 들 수 있다. 이들 귀금속의 일함수는, Au: 5.47eV, Ag: 4.64eV, Pt: 5.64eV:, Pd: 4.9eV, Ir: 5.35eV, Ru: 4.68eV인 것이 알려져 있다. 단, 귀금속 이외의 금속이더라도, 용도에 따라서 W, Mo, Ni 등의 일함수가 비교적 높은 금속은, 금속 N으로서 적용될 가능성을 갖는다. 이들 금속의 일함수는, W: 4.52eV, Mo: 4.45eV, Ni: 5.15eV인 것이 알려져 있다.
또한, 전이 금속 디칼코제나이드 박막 표면을 수식하는 금속 나노 입자의 구성 금속 N은 전이 금속 디칼코제나이드 박막을 구성하는 금속 M과 같은 금속 원소여도 되고, 상이한 금속 원소여도 된다.
(A-3-2) 금속 나노 입자의 수식에 의한 박막의 표면 형태
상기 금속 나노 입자는, 전이 금속 디칼코제나이드 박막 표면에 있어서의 결함을 우선적으로 수식한다. 따라서, 본 발명에 관계되는 반도체 재료는, 미시적으로 입자상의 요철이 형성된 표면 형태를 갖는다. 후술하는 바와 같이, 박막 표면의 결함 부위는, 표면 에너지가 높아져 있어, 미세한 금속 나노 입자는 표면 에너지가 높은 개소에 우선적으로 결합된다. 따라서, 박막 표면에 적당한 양의 금속 나노 입자를 적절한 속도로 공급함으로써, 결함 부위가 우선적으로 수식된다. 단, 결함을 우선적으로 수식한다고 칭한 바와 같이, 결함에만 금속 나노 입자가 수식된 상태에 한정되지 않고, 결함 이외의 영역에 금속 나노 입자가 결합하고 있어도 된다. 또한, 금속 나노 입자는, 단독 입자가 개개에 분산된 상태여도 되고, 연결되어 있어도 된다.
무엇보다, 과잉의 금속 나노 입자에 의한 수식은, 박막을 도체화하여 반도체로서의 특성을 소실시키게 된다. 예를 들어, 박막 표면을 전면적 또는 이것에 준한 상태로 피복하도록 금속 나노 입자를 수식하는 것은 바람직하지 않다. 이 수식하는 금속 나노 입자의 양에 대해서는, 박막의 표면적에 대한 금속 나노 입자가 차지하는 비율(밀도)에 의해 규제할 수 있다.
구체적인 기준으로서는, 금속 나노 입자로 수식된 전이 금속 디칼코제나이드로 이루어지는 박막의 표면을 관찰하였을 때, 관찰 시야 영역의 면적을 기준으로 하여, 박막 상의 금속 나노 입자의 면적(박막 표면에 대한 투영 면적)의 합계 면적의 면적 비율이 5% 이상으로 하는 것이 바람직하다. 5% 미만이면, 금속 나노 입자에 의한 수식의 작용이 나타나기 어렵기 때문이다. 이 면적 비율의 하한값에 대해서는, 결함을 극히 약간 포함하는 전이 금속 디칼코제나이드 박막 표면에의 적용을 고려한 것이다. 한편, 금속 나노 입자의 면적률이 과도하게 높으면, 상기한 바와 같이, 박막이 도통하여 반도체 재료로서의 기능을 상실한다. 그 때문에, 금속 나노 입자의 면적률은, 20% 이하로 하는 것이 바람직하다.
금속 나노 입자의 면적 비율의 측정의 구체적인 방법으로서는, 금속 나노 입자로 수식된 전이 금속 디칼코제나이드로 이루어지는 박막의 표면에 대하여, 주사형 전자 현미경을 사용하여 배율 50000배 내지 100000배로 표면 관찰하였을 때의 반사 전자상의 관찰 시야 영역에 기초하여 행하는 것이 바람직하다. 이 배율의 이유는, 배율이 너무 낮아도 격자 결함과 금속 나노 입자의 관찰을 할 수 없고, 배율이 너무 높아도 관찰 시야 영역에 있어서의 격자 결함과 금속 나노 입자의 분포에 치우침이 발생하여 관찰 결과에 변동이 생기기 때문이다.
(A-4) 본 발명에 관계되는 반도체 재료의 구체적 용도
본 발명에 관계되는 반도체 재료는, 일반적인 반도체 재료로서 적용되고, 용도는 특별히 한정되지 않는다. 예를 들어, 광전 변환 소자, 수광 소자, 전계 효과 트랜지스터, 광학 센서, 광 검출기, 광자기 메모리 소자 등의 폭넓은 용도의 반도체 재료로서 이용할 수 있다. 특히, 본 발명은 광학 디바이스에 적용되는 광반도체 재료로서 적합하며, 광전 변환 소자 등에의 적용에 있어서 유용하다. 보다 구체적으로는, 본 발명은 수광 소자로서 적합하며, 근적외선 영역(파장 0.7 내지 3㎛)에서 사용 가능하고, 또한, 우수한 수광 감도를 갖는 것으로부터, LIDAR 용도의 수광 소자에 적합하다.
(B) 본 발명에 관계되는 반도체 재료의 제조 방법
이어서, 본 발명에 관계되는 반도체 재료의 제조 방법에 대하여 설명한다. 지금까지 설명한 바와 같이, 본 발명은 전이 금속 디칼코제나이드로 이루어지는 박막의 표면에, 금속 나노 입자를 수식하는 것을 특징으로 한다. 금속 나노 입자를 수식하는 공정을 필수로 하지만, 그 전후의 공정인 전이 금속 디칼코제나이드 박막을 성막하는 공정과, 금속 나노 입자 수식 후의 공정에 관한 제한은 없다. 따라서, 본 발명에 관계되는 반도체 재료의 제조 방법은, 기재 상에, 전이 금속 디칼코제나이드 MX2로 이루어지는 박막을 형성하는 공정(성막 공정)과, 상기 박막의 표면에, 금속 N으로 이루어지는 금속 나노 입자를 수식하는 공정(수식 공정)을 포함하고, 상기 금속 나노 입자를 수식하는 공정으로서, 원자층 증착법을 이용하는 것을 특징으로 하는 반도체 재료의 제조 방법이다. 이하, 각 공정에 대하여 설명한다.
(B-1) 전이 금속 디칼코제나이드 박막의 성막 공정
기재에의 전이 금속 디칼코제나이드 박막의 성막 방법에 대해서는, 특별히 한정되지 않고, 종래의 전이 금속 디칼코제나이드의 제조 방법이 적용된다. 전이 금속 디칼코제나이드의 제조 방법으로서는, 기판 상에 형성한 전이 금속 박막을 칼코겐 원소 분위기(황 가스나 셀레늄 가스 등)에서 열처리하여 칼코제나이드로 하는 금속막 반응법 외에, 스퍼터링법(반응성 스퍼터링법), 진공 증착법 등의 물리 증착법이나 화학 기상 증착법(CVD법)이나 원자층 증착법(ALD법) 등의 화학 증착법과 같은 박막 형성 프로세스를 들 수 있다. 본 발명에 있어서는, 후자의 물리 증착법이나 화학 증착법의 적용이 바람직하다. 특히 바람직한 성막 방법은, 화학 증착법이다. 화학 증착법에 의하면, 균일한 목적 조성(MX2)의 전이 금속 디칼코제나이드 박막을 효율적으로 얻을 수 있기 때문이다.
(B-2) 금속 나노 입자의 수식 공정
상기에서 성막된 전이 금속 디칼코제나이드 박막 표면의 결함을 금속 나노 입자로 수식한다. 이 금속 나노 입자의 수식 공정에 있어서는, 원자층 증착법(ALD법)을 사용한다. 원자층 증착법이란, 피처리물의 표면에 수식하는 금속의 착체로 이루어지는 전구체(프리커서)를 포함하는 원료 가스를 접촉시켜서 전구체를 피처리물의 표면에 흡착시키는 흡착 공정과, 잉여의 상기 원료 가스를 배기하는 제1 배기 공정과, 피처리물의 표면에 흡착한 전구체와 반응 가스를 표면 상에서 반응시켜서 금속 나노 입자를 형성하는 반응 공정과, 잉여의 상기 반응 가스를 배기하는 제2 배기 공정을 1 사이클로 하여 이 사이클을 반복하는 박막 형성 프로세스이다.
원자층 증착법은, 1 원자층 단위의 성막을 가능하게 하여, 막 두께를 고정밀도로 제어할 수 있는 것을 특징으로 하는 성막 방법이다. 본 발명자 등이 금속 나노 입자의 수식을 위하여 원자층 증착법의 적용을 필수로 하는 것은, 이 프로세스의 상기한 특성에 착안했기 때문이다. 그리고, 이것에 추가로, 결함을 포함하는 전이 금속 디칼코제나이드 박막의 표면 상태와, 미반응 상태의 전구체 분자(금속 착체의 분자)의 거동의 관계에 착안했기 때문이다. 전이 금속 디칼코제나이드 박막에 있어서, 그 규칙성을 흐트러뜨리는 결함 부위는 표면 에너지가 높게 되어 있다. 그리고, 반응기에 도입되어 기재 상에서 확산하는 미반응된 전구체 분자는, 표면 에너지가 높은 부위에 대하여 선택적으로 흡착하는 성질을 갖는다. 이러한 결함 부위와 전구체 분자의 상호 작용은, 본 발명이 목적으로 하는 전이 금속 디칼코제나이드 박막의 결함에 대한 우선적인 수식에 유효하게 작용한다.
이에 반해, 원자층 증착법과 동일하게 화학 증착법에 속하고, 동종의 전구체를 사용하여 성막하는 화학 기상 증착법(CVD법)은 열·반응 가스 등에 의해 석출된 금속을 기재에 퇴적시켜서 성막하는 방법이며, 상기와 같은 금속 나노 입자의 선택적인 수식 작용에는 부족하다. 또한, 스퍼터링 등의 물리 증착법은, 운동량 등의 부여에 의해 비산시킨 금속 입자를 기재에 퇴적시키는 방법이므로, 본 발명에 있어서의 금속 나노 입자의 선택적인 수식은 곤란하다.
본 발명의 금속 나노 입자의 수식 공정은, 기본적으로는 일반적인 원자층 증착법에 따라서, 상기한 전구체 가스의 공급 및 배출과, 반응 가스의 공급 및 배출을 하나의 증착 사이클로 하여, 당해 사이클의 반복에 의해 구성된다. 금속 나노 입자의 전구체에 대해서는, 금속 나노 입자를 구성하는 금속 N을 필수로 포함하는 화합물(착체)이 사용되는데, 화학 증착법에서 통상 사용 가능한 금속 착체를 사용할 수 있다. 예를 들어, 백금에 대해서는, 디메틸(N,N-디메틸-3-부탄-1-아민-N)백금(DDAP), 1,5-헥사디엔디메틸백금(HDMP), (트리메틸)메틸시클로펜타디에닐백금(MeCpPtMe3), 비스(아세틸아세토나토)백금(Pt(acac)2) 등의 유기 백금 화합물이 사용된다. 또한, 팔라듐에 대해서는, 비스(헥사플루오로아세틸아세토나토)(Pd(hfac)2), 시클로펜타디에닐알릴팔라듐(CpPd(allyl)), 비스(메틸알릴)팔라듐(Pd(Meallyl)2) 등의 유기 팔라듐 화합물이, 루테늄에 대해서는, 디카르보닐-비스(5-메틸-2,4-헥산디오나토)루테늄, 헥사카르보닐[메틸-(1-메틸프로필)-부텐-아미나토]디루테늄, 도데카카르보닐톨릴테늄(DCR) 등의 유기 루테늄 화합물이, 금에 대해서는 트리메틸포스피노트리메틸금 등의 유기 금 화합물이, 이리듐에 대해서는, 트리스(아세틸아세토나토)이리듐(Ir(acac)3), (시클로헥사디에닐)메틸시클로펜타디에닐이리듐((MeCp)Ir(CHD)) 등의 유기 이리듐 화합물이, 은에 대해서는, 트리에틸포스핀(6,6,7,7,8,8,8-헵타플루오로-2,2-디메틸-3,5-옥탄디오네이트)은(I)(Ag(fod)(PEt3)), 1-5시클로옥타디엔헥사플루오로아세틸아세토네이트은(I)([(hfac)(1,5-COD)Ag]) 등의 유기 은 화합물 등이 사용된다.
원자층 증착법에서는, 전구체인 금속 착체를 기화하여, 적절하게 캐리어 가스와 함께 기재에 공급된다. 캐리어 가스는, 아르곤이나 질소 등의 불활성 가스가 통상 사용된다. 전구체 가스의 공급에 의해, 전구체 분자가 선택적으로 전이 금속 디칼코제나이드 박막의 표면 결함에 흡착한다. 그 후, 반응기 내의 잉여의 전구체 가스를 배출한다.
전이 금속 디칼코제나이드 박막 표면에 전구체를 흡착시킨 후, 반응 가스를 도입하여 결함 부위에 금속 나노 입자를 형성한다. 반응 가스는, 전구체가 되는 금속 착체의 종류나 반응성에 따라 결정되지만, 통상적으로, 수소, 암모니아, 히드라진 등의 환원성 가스나, 산소, 오존 등의 산화성 가스가 사용된다. 또한, 질소 등의 불활성 가스도 원용 플라스마에 의해 플라스마화함으로써 반응 가스로 할 수 있다. 원용 플라스마는, 환원성 가스나 산화성 가스에 사용해도 된다. 반응 가스 공급 후에는 잉여 가스를 배출한다.
이상의 공정을 1 사이클로 하여 복수회 반복함으로써 소정량의 금속 나노 입자가 전이 금속 디칼코제나이드 박막 표면에 수식된다. 이 수식 공정에서의 처리 온도는 사용하는 전구체에 따라서 100℃ 이상 350℃ 이하로 하고, 주로 기재의 가열에 의해 처리 온도가 설정된다.
본 발명에서, 전이 금속 디칼코제나이드 박막 표면을 수식하는 금속 나노 입자의 양(밀도)은 상기한 원자층 증착법의 전구체 및 반응 가스의 공급량과, 사이클수에 따라 조정 가능하다. 일례로서의 조건으로서는, 전구체는, 5sccm 이상 100sccm 이하의 불활성 가스를 캐리어 가스로 하면서 반응 용기 내에 반송된다. 또한, 반응 가스의 공급량은 100 내지 300sccm이다. 반응 가스는, 상기한 바와 같이, 수소, 암모니아, 히드라진 등의 환원성 가스나, 산소, 오존 등의 산화성 가스를 사용할 수 있는데, 바람직하게는 수소 또는 산소이다. 그리고, 반응 용기 및 기재는 100℃ 이상 350℃ 이하로 가열하는 것이 바람직하다.
그리고, 사이클수는 적절한 나노 입자의 피복률이 되도록 설정된다. 예를 들어, 백금 나노 입자의 수식 시에 DDAP을 사용할 때, 반응 가스에 수소를 사용한 경우에는 5 내지 100 사이클로 할 수 있고, 반응 가스에 산소를 사용한 경우에는 10 내지 200 사이클로 할 수 있다.
이상 설명한 금속 나노 입자의 수식 공정에 의해, 본 발명의 반도체 재료를 제조할 수 있다. 또한, 금속 나노 입자의 수식 공정 후의 처리로서는, 임의로 플라스마 처리나 산 처리를 행할 수 있다. 그리고, 이상의 공정에 의해 제조된 반도체 재료는, 필요에 따라 전극을 부여함으로써 반도체 소자로 할 수 있다.
이상 설명한 바와 같이, 본 발명에 관계되는 반도체 재료는, 종래의 전이 금속 디칼코제나이드보다도 우수한 수광 감도를 가져서, 수광 소자로서 유용하다. 또한, 본 발명에 관계되는 반도체 재료 및 그 제조 방법은, 높은 수광 감도·낮은 제조 비용·실온 하에서의 사용이라고 하는 모든 조건을 충족하여, LIDAR용의 수광 소자로서 특히 적합하다.
도 1은 제1 실시 형태 및 비교예 1에서 제조한 반도체 재료(Pt/PtSe2)의 표면 형태를 나타내는 SEM 화상.
도 2는 제1 실시 형태 및 비교예 1의 반도체 재료의 IR 응답 특성을 도시하는 도면.
도 3은 제1 실시 형태 및 비교예 1의 반도체 재료의 캐리어 수명 특성을 도시하는 도면.
도 4는 제2 실시 형태 및 비교예 2의 반도체 재료의 IR 응답 특성을 도시하는 도면.
도 5는 제2 실시 형태 및 비교예 2의 반도체 재료의 캐리어 수명 특성을 도시하는 도면.
도 6은 제3 실시 형태에서 제조한 반도체 재료(Ru/PtSe2)의 표면 형태를 나타내는 SEM 화상.
도 7은 제3 실시 형태의 반도체 재료의 IR 응답 특성을 도시하는 도면.
제1 실시 형태: 이하, 본 발명의 실시 형태에 대하여 설명한다. 본 실시 형태에서는, 전이 금속 디칼코제나이드로서 PtSe2로 이루어지는 박막을 기재 상에 형성하였다. 그리고, 금속 나노 입자로서 Pt 입자를 상기 박막의 표면에 수식하여 반도체 재료를 제작하였다. 제조한 반도체 재료에 대해서, 근적외선에 대한 광 응답 특성을 평가함과 함께, 표면 형태를 검토하였다.
[반도체 재료의 제조]
전이 금속 디칼코제나이드 박막의 형성
기재로서, SiO2 유리 기판(치수: 20×20 두께 1.5㎜)을 준비하고, 이 기재에 CVD법(열CVD)에 의해 PtSe2 박막을 성막하였다. 먼저, 기판을 CVD 장치(핫월식 횡형 CVD 장치)에 세트함과 함께, 기판의 상류측에 셀레늄 분말 5g을 배치하였다. 기판 온도와 셀레늄 분말의 온도는 각각 제어 가능하게 되어 있다. 성막 전에 반응기 내를 아르곤 가스(200sccm)로 퍼지하였다.
그리고, 박막 원료로서 백금 착체(디메틸(N,N-디메틸-3-부탄-1-아민-N)백금(DDAP))를 사용하여, 백금 착체를 가열 기화하여 캐리어 가스와 함께 반응기 내에 도입하고, 기판 상에서 기화한 백금 착체를 분해시킴과 함께, 백금과 셀레늄을 반응시켜서 PtSe2를 석출하여 박막을 형성하였다. 성막 조건은 이하와 같다. 이 성막 공정에서 기재 상에 성막된 PtSe2 박막의 막 두께는, 4㎚였다. 또한, 이 PtSe2 박막은, n형 반도체의 경향을 나타내는 반도체 재료이다.
·원료 가열 온도: 67℃
·캐리어 가스: 아르곤/10sccm
·기판 온도/셀레늄 분말 가열 온도: 400℃/220℃
·성막 시간: 15분
금속 나노 입자의 수식 공정
이어서, 상기에서 성막한 PtSe2 박막에 대해서, 그 박막의 표면에 원자층 증착법에 의해 Pt 나노 입자를 수식하였다. 사용한 장치는, PtSe2 박막을 성막한 CVD 장치와 동일한 것을 사용하였다. 또한, Pt 나노 입자의 전구체(원료 가스)가 되는 백금 착체도 상기와 동일한 DDAP을 사용하였다. 반응기 내에 PtSe2 박막을 성막한 기판을 배치하고, 아르곤(80sccm)으로 퍼지한 후, 하기 (1) 내지 (4)를 1 사이클로 하였다.
(1) 원료 가스 도입
·원료 가열 온도: 67℃
·캐리어 가스: 아르곤/10sccm
·도입 시간: 4초
(2) 원료 가스 배출
·아르곤 가스(80sccm)로 퍼지
·도입 시간: 5초
(3) 반응 가스 도입
·반응 가스: 순 산소/150sccm
·도입 시간: 7초
(4) 반응 가스 배출
·아르곤 가스(80sccm)로 퍼지
·도입 시간: 5초
본 실시 형태에서는, 상기 (1) 내지 (4)를 10 사이클 행하여, PtSe2 박막 표면에 Pt 나노 입자를 수식하여 반도체 재료를 제조하였다.
비교예 1: 상기한 제1 실시 형태에 대한 비교예로서, PtSe2 박막의 표면 결함의 수식이 없는 반도체 재료를 제조하였다. 이 비교예는, 제1 실시 형태와 마찬가지로 하여 기판에 PtSe2 박막을 성막한 후, Pt 나노 입자의 수식을 하지 않고 반도체 재료로 하였다.
[금속 나노 입자의 평균 입경 및 면적 비율의 측정]
제1 실시 형태의 반도체 재료의 표면에 있어서의 Pt 나노 입자에 대해서, 그 평균 입경과 면적 비율의 측정을 행하였다. 도 1에, 제1 실시 형태에서 제조한 반도체 재료(Pt/PtSe2)의 SEM상의 일례를 도시하였다. Pt 나노 입자의 평균 입경의 측정에서는, 주사형 전자 현미경(SEM)으로 배율 50000배로 표면 관찰을 행하였다. 그리고, SEM 화상에 기초하여 Pt 나노 입자의 입경과 면적률을 구하였다. 입경의 측정은, 화상으로부터 임의로 50개의 입자를 추출하고, 각각에 대하여 긴 직경과 짧은 직경을 측정하여 그들의 평균값을 입경으로 하고, 측정한 입자의 평균 입경을 산출하였다. 금속 나노 입자의 면적 비율은, 화상의 관찰 영역에 차지하는 금속 나노 입자의 면적의 비율을 백분율(%)로 계산하였다. 이 계산은, 화상 해석 소프트웨어(명칭: ImageJ)로 행하고, 해석 조건으로서 화상을 8비트로 변환 후, 2치화 처리를 행하고, 나노 입자의 평균 입경 및 전나노 입자의 면적과 측정 영역의 면적으로부터 면적률을 얻었다. 그 결과, Pt 나노 입자의 평균 입경은 22.73㎚였다. 또한, Pt 나노 입자의 면적 비율은, 12.54%였다.
[반도체 재료의 광 응답성의 평가]
상기에서 제작한 제1 실시 형태 및 비교예 1의 반도체 재료에 대해서, 근적외선에 대한 광 응답성을 측정하였다. 측정 방법으로서는, 반도체 재료의 표면에 빗형 전극을 형성한 후, 근적외선을 조사하고, 멀티미터를 사용하여 광 전류를 실온에서 측정하였다. 빗형 전극은, Pt 나노 입자가 수식된 PtSe2 박막의 표면에 대하여 Ti막(막 두께 5㎚), Au막(막 두께 40㎚)의 순으로 빗형으로 패터닝하여 형성하였다. 조사하는 근적외선은, 파장 940㎚로 하였다. 근적외선의 조사는, 40초의 간격을 마련하면서, 20초간의 조사를 단속적으로 행하였다. 4 단자법은, 바이어스 전압으로서 0.5V를 부하하였다. 이 측정 결과를 도 2에 도시한다.
이 응답 특성의 측정 결과로부터, Pt 나노 입자가 수식된 PtSe2 박막을 포함하는 반도체 재료(제1 실시 형태)는 종래의 PtSe2 박막을 포함하는 반도체 재료(비교예 1)에 비하여, 약 5배의 광 전류를 발생시킬 수 있음을 알았다. 이것으로부터, PtSe2 박막에 Pt 나노 입자를 수식함으로써, 수광 감도가 우수한 광반도체 재료가 되는 것을 확인할 수 있었다.
[개회로 전압 감쇠법에 의한 캐리어 수명의 평가]
Pt 나노 입자로 수식된 PtSe2 박막에 대해서, 개회로 전압 감쇠법(OCVD법)을 사용하여 캐리어 수명의 측정을 행하였다. 상기 빗형으로 패터닝한 Pt 나노 입자가 수식된 PtSe2 박막의 전극을 프로브 스테이션 시스템에 접속하였다. 광 응답성의 평가와 마찬가지로 940㎚의 적외선을 조사하여 광전 효과를 발현시켰다. 그리고, 적외선의 조사를 멈추었을 때의 전압 저하와 시간의 관계를 프로브 스테이션으로 측정하고, 캐리어 수명 τ를 다음 식에 기초하여 산출하였다.
도 3은, 캐리어 수명 특성의 측정 결과를 도시하는 도면이다. 이 시험 결과로부터, 제1 실시 형태의 Pt 나노 입자가 수식된 PtSe2 박막을 포함하는 반도체 재료의 전자 수명은 38.1 피코초였다. 한편 종래의 금속 나노 입자의 수식이 없는 PtSe2 박막을 포함하는 반도체 재료의 전자 수명은 1.96 피코초였다. 이 결과로부터, Pt 나노 입자의 수식에 의한 캐리어 트랩의 억제의 결과로서 전자의 수명이 길어졌다고 할 수 있다. 이 전자 수명에 관한 평가 결과로부터도, PtSe2 박막에 Pt 나노 입자를 수식함으로써, 수광 감도가 우수한 광반도체 재료로 할 수 있음을 확인할 수 있었다.
제2 실시 형태:
본 실시 형태에서는, 전이 금속 디칼코제나이드 박막으로서 PdSe2로 이루어지는 박막을 기재 상에 형성하고, 금속 나노 입자로서 Pt 입자를 박막 표면에 수식하여 반도체 재료를 제작하였다. 제1 실시 형태와 마찬가지로, 각 반도체 재료에 대해서, 표면 형태를 검토함과 함께 반도체 특성을 평가하였다.
[반도체 재료의 제조]
전이 금속 디칼코제나이드 박막의 형성
본 실시 형태에서는, 먼저, 기재에 Pd 박막을 형성하고, 이것을 셀레늄화함으로써 전이 금속 디칼코제나이드 박막(PdSe2 박막)을 제조하였다. 기재로서, SiO2 유리 기판(치수: 20×20 두께 1.5㎜)을 준비하고, 이 기재에 진공 증착법(열 증착법)에 의해 Pd 박막을 성막하였다. 기판을 진공 챔버 상면에 세트하고 대향하는 챔버 하부에 Pd 증착원을 텅스텐 보트에 얹고 10-6Pa 오더 이하로 될 때까지 챔버 내를 감압하였다. 그 후, 텅스텐 보트에 전류를 흘려 저항 가열에 의해 Pd 증착원을 가열·기화시킴으로써 대향하는 기판에 Pd를 성막하였다. 이때, 막 두께 측정기를 사용하여 Pd 박막의 막 두께를 1㎚가 될 때까지 증착을 행하였다.
이어서, 셀레늄화를 위해서, Pd를 증착한 기판을 관상로에 세트함과 함께, 기판의 상류측에 셀레늄 분말 5g을 배치하였다. 이때, 기판 온도와 셀레늄 분말의 온도는 각각 제어 가능하게 되어 있다. 성막 전에 반응기 내를 아르곤 가스(60sccm)로 퍼지하였다. 성막의 조건은 이하와 같다. 이 일련의 공정에서 기재 상에 성막된 PdSe2 박막의 막 두께는 4㎚였다. 또한, 이 PdSe2 박막은, n형 반도체의 경향을 나타내는 반도체 재료이다.
·아르곤 가스 유량: 60sccm
·기판 온도/셀레늄 분말 가열 온도: 400℃/220℃
·셀레늄화 시간: 90분
금속 나노 입자의 수식 공정
이어서, 상기에서 성막한 PdSe2 박막에 대해서, 그 박막의 표면에 원자층 증착법에 의해 Pt 나노 입자를 수식하였다. 사용한 장치는, 제1 실시 형태에서 PtSe2 박막의 성막 및 Pt 입자를 수식했을 때에 사용한 CVD 장치와 동일한 것을 사용하였다. 또한, Pt 나노 입자의 전구체(원료 가스)가 되는 Pt 착체도 상기와 동일한 DDAP을 사용하였다. 반응기 내에 PtSe2 박막을 성막한 기판을 배치하고, 아르곤(80sccm)으로 퍼지한 후, 하기 (1) 내지 (4)를 1 사이클로 하였다. 또한, 기판
(1) 원료 가스 도입
·원료 가열 온도: 67℃
·캐리어 가스: 아르곤/10sccm
·도입 시간: 4초
(2) 원료 가스 배출
·아르곤 가스(80sccm)로 퍼지
·도입 시간: 5초
(3) 반응 가스 도입
·반응 가스: 순 수소/150sccm
·도입 시간: 7초
(4) 반응 가스 배출
·아르곤 가스(80sccm)로 퍼지
·도입 시간: 5초
본 실시 형태에서는, 상기 (1) 내지 (4)를 10 사이클 행하여, PdSe2 박막 표면에 Pt 나노 입자를 수식하여 반도체 재료를 제조하였다.
비교예 2: 상기한 제2 실시 형태에 대한 비교예 2로서, PdSe2 박막의 표면 결함의 수식이 없는 반도체 재료를 제조하였다. 상기 제2 실시 형태에 있어서, 기판에의 PdSe2 박막의 성막 후, Pt 나노 입자의 수식을 하지 않고 반도체 재료로 하였다.
[금속 나노 입자의 평균 입경 및 면적 비율의 측정]
제2 실시 형태의 반도체 재료의 표면에 있어서의 Pt 나노 입자에 대해서, 그 평균 입경과 면적 비율의 측정을 행하였다. Pt 나노 입자의 평균 입경의 측정 방법 및 면적률의 측정은, 제1 실시 형태와 마찬가지로 하였다. 그 결과, Pt 나노 입자의 평균 입경은 7.98㎚였다. 또한, Pt 나노 입자의 면적 비율은, 10.16%였다.
[반도체 재료의 광 응답성의 평가]
상기에서 제작한 제2 실시 형태 및 비교예 2의 반도체 재료에 대해서, 근적외선에 대한 광 응답성을 측정하였다. 측정 방법 및 전극 형성 방법에 대해서는 제1 실시 형태 및 비교예 1과 마찬가지로 했다(근적외선 파장 940㎚). 이 측정 결과를 도 4에 도시한다.
도 4의 측정 결과로부터, Pt 나노 입자가 수식된 PdSe2 박막을 포함하는 반도체 재료(제2 실시 형태)는 종래의 PdSe2 박막을 포함하는 반도체 재료(비교예 2)에 비하여, 약 5배의 광 전류를 발생시킬 수 있음을 알 수 있다. 이것으로부터, PdSe2 박막에 있어서도, Pt 나노 입자를 수식함으로써, 수광 감도가 우수한 광반도체 재료가 되는 것을 확인할 수 있었다.
[개회로 전압 감쇠법에 의한 캐리어 수명 평가]
제1 실시 형태와 마찬가지로, Pt 나노 입자로 수식된 PdSe2 박막에 대해서, OCVD법을 사용하여 캐리어 수명의 측정을 행하였다. 이 결과를 도 5에 도시한다. 도 5로부터, 제2 실시 형태의 Pt 나노 입자가 수식된 PdSe2 박막을 포함하는 반도체 재료는 77.9 피코초였다. 이에 반해, 비교예 2의 금속 나노 입자가 없는 PdSe2 박막을 포함하는 반도체 재료는 7.18 피코초였다. 본 실시 형태에 있어서도, Pt 나노 입자의 수식에 의한 전자 수명의 증대가 확인되었다.
제3 실시 형태: 본 실시 형태에서는, 전이 금속 디칼코제나이드 박막으로서 PtSe2로 이루어지는 박막을 기재에 형성하고, 금속 나노 입자로서 Ru 입자를 상기 박막의 표면에 수식하여 반도체 재료를 제작하였다. 그리고, 반도체 재료에 대해서, 근적외선에 대한 광 응답 특성을 평가함과 함께, 표면 형태를 검토하였다.
[반도체 재료의 제조]
전이 금속 디칼코제나이드 박막의 형성
제1 실시 형태와 동일한 SiO2 유리 기판을 기재로 하여, 제1 실시 형태와 마찬가지로 하여 CVD법으로 PtSe2 박막을 성막하였다. 박막 원료로서 백금 착체(DDAP)를 사용하여, 백금 착체를 가열 기화하여 캐리어 가스와 함께 반응기 내에 도입하고, 기판 상에서 기화한 백금 착체를 분해시킴과 함께, 백금과 셀레늄을 반응시켜서 PtSe2를 석출하여 박막을 형성하였다. 성막 조건은, 제1 실시 형태와 마찬가지이며, PtSe2 박막의 막 두께는 4㎚였다.
금속 나노 입자의 수식 공정
상기에서 성막한 PtSe2 박막의 표면에 원자층 증착법에 의해 Ru 나노 입자를 수식하였다. 사용한 장치는, PtSe2 박막을 성막한 CVD 장치와 동일한 것을 사용하였다. 또한, Ru 나노 입자의 전구체(원료 가스)가 되는 Ru 착체는 트리카르보닐(트리메틸렌메탄)루테늄(Ru(TMM)(CO)3))을 사용하였다. 반응기 내에 PtSe2 박막을 성막한 기판을 배치하고, 아르곤(100sccm)으로 퍼지한 후, 하기 (1) 내지 (4)를 1 사이클로 하였다.
(1) 원료 가스 도입
·원료 가열 온도: 10℃
·캐리어 가스: 아르곤/50sccm
·도입 시간: 10초
(2) 원료 가스 배출
·아르곤 가스(100sccm)로 퍼지
·도입 시간: 10초
(3) 반응 가스 도입
·반응 가스: 순 산소/50sccm
·도입 시간: 10초
(4) 반응 가스 배출
·아르곤 가스(100sccm)로 퍼지
·도입 시간: 10초
본 실시 형태에서는, 상기 (1) 내지 (4)를 50 사이클 행하여, PtSe2 박막 표면에 Ru 나노 입자를 수식하여 반도체 재료를 제조하였다.
[금속 나노 입자의 평균 입경 및 면적 비율의 측정]
제3 실시 형태의 반도체 재료의 표면에 있어서의 Ru 나노 입자에 대해서, 그 평균 입경과 면적 비율의 측정을 행하였다. Ru 나노 입자의 평균 입경과 면적률의 측정은, 제1 실시 형태와 마찬가지로 하여 SEM에 의한 표면 관찰에 기초하였다. 본 실시 형태에 있어서의 Ru 나노 입자의 평균 입경은 12.47㎚였다. 또한, Ru 나노 입자의 면적 비율은, 1.98%였다. 도 6에, 제3 실시 형태에서 제조한 반도체 재료(Ru/PtSe2)의 SEM상의 일례를 도시한다.
[반도체 재료의 광 응답성의 평가]
상기에서 제작한 제3 실시 형태의 반도체 재료에 대해서, 근적외선에 대한 광 응답성을 측정하였다. 측정 방법 및 전극 형성 방법에 대해서는 제1 실시 형태와 마찬가지로 하여, 조사하는 근적외선의 파장은 740㎚, 850㎚, 940㎚로 하였다. 이 측정 결과를 도 7에 도시한다. 도 7에는, 본 실시 형태의 반도체 재료(Ru/PtSe2)와 함께, Ru 입자의 수식이 없는 반도체 재료(Bare PtSe2 박막: 비교예 1)의 결과도 나타내고 있다.
도 7의 측정 결과로부터, Ru 나노 입자가 수식된 PtSe2 박막을 포함하는 반도체 재료(제3 실시 형태)는 어느 파장 영역에 있어서든, PtSe2 박막만의 반도체 재료(비교예 1)보다도 높은 광 전류를 발생시킬 수 있음을 알 수 있다. 본 실시 형태에서는, 약 8배의 광 전류를 발생시킬 수 있다. 이상의 결과로부터, Ru 나노 입자에 의한 수식에 의해서도, 전이 금속 디칼코제나이드 박막의 수광 감도를 향상시킴을 확인할 수 있었다.
이상 설명한 바와 같이, 발명에 관계되는 반도체 재료 및 그 제조 방법은, 높은 수광 감도·낮은 제조 비용·실온 하에서의 사용이라고 하는 모든 조건을 충족하여, 수광 소자로서 유용하다. 특히, 종래의 전이 금속 디칼코제나이드보다도 근적외선 영역에 있어서의 수광 감도가 현격하게 우수하기 때문에, LIDAR 용도의 수광 소자의 소재로서, 측정 정밀도의 더한층의 향상에 기여할 것을 기대할 수 있다.

Claims (11)

  1. 기재와, 상기 기재 상에 형성되어, MX2(M은 전이 금속, X는 산소 이외의 칼코겐 원자)로 나타나는 전이 금속 디칼코제나이드로 이루어지는 박막을 포함하는 반도체 재료이며, 금속 N으로 이루어지고, 상기 박막의 표면을 수식하는 금속 나노 입자를 구비하는 것을 특징으로 하는 반도체 재료.
  2. 제1항에 있어서,
    금속 나노 입자의 평균 입경은 2㎚ 이상 50㎚ 이하인, 반도체 재료.
  3. 제1항에 있어서,
    금속 나노 입자를 구성하는 금속 N의 일함수가, 박막을 구성하는 전이 금속 디칼코제나이드 MX2의 밴드 갭보다도 큰, 반도체 재료.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    전이 금속 디칼코제나이드 MX2의 전이 금속 M은, Pt, Pd 중 어느 하나인, 반도체 재료.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    전이 금속 디칼코제나이드 MX2의 칼코겐 X는, 황, 셀레늄, 텔루륨 중 어느 하나인, 반도체 재료.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서,
    금속 나노 입자를 구성하는 금속 N은 귀금속인, 반도체 재료.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서,
    금속 나노 입자로 수식된 전이 금속 디칼코제나이드로 이루어지는 박막의 표면을 관찰하였을 때, 관찰 시야 영역에 있어서의 금속 나노 입자가 차지하는 면적 비율이 5% 이상 20% 이하인, 반도체 재료.
  8. 제1항 내지 제7항 중 어느 한 항에 있어서,
    기재는, 유리, 석영, 실리콘, 탄소, 세라믹스, 또는 금속 중 어느 하나로 이루어지는, 반도체 재료.
  9. 제1항 내지 제8항 중 어느 한 항에 기재된 반도체 재료를 포함하는, 수광 소자.
  10. 제1항 내지 제8항 중 어느 한 항에 기재된 반도체 재료의 제조 방법이며,
    기재 상에, 전이 금속 디칼코제나이드 MX2로 이루어지는 박막을 형성하는 공정과, 상기 박막의 표면에, 금속 N으로 이루어지는 금속 나노 입자를 수식하는 공정을 포함하고,
    상기 금속 나노 입자를 수식하는 공정으로서, 원자층 증착법을 이용하는 것을 특징으로 하는, 반도체 재료의 제조 방법.
  11. 제10항에 있어서,
    전이 금속 디칼코제나이드로 이루어지는 박막 MX2를 형성하는 공정으로서, 물리 증착법 또는 화학 증착법 중 어느 하나를 이용하는, 반도체 재료의 제조 방법.
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