KR20230141891A - 기계 학습 기반 역 광 근접 보정 및 공정 모델 캘리브레이션 - Google Patents
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Abstract
본 명세서에서, 패터닝 공정의 공정 모델을 캘리브레이션하고 역 공정 모델을 트레이닝하는 방법이 설명된다. 트레이닝 방법은 웨이퍼 타겟 레이아웃에 기초하여 패터닝 디바이스 패턴을 예측하는 역 리소그래피 공정의 시뮬레이션으로부터 제 1 패터닝 디바이스 패턴을 얻는 단계; 제 1 패터닝 디바이스 패턴을 사용하여 노광된 웨이퍼에 대응하는 웨이퍼 데이터를 수신하는 단계; 및 노광된 웨이퍼에 관한 웨이퍼 데이터 및 제 1 패터닝 디바이스 패턴을 사용하여 제 2 패터닝 디바이스 패턴을 예측하도록 구성되는 역 공정 모델을 트레이닝하는 단계를 포함한다.
Description
본 출원은 2018년 6월 15일에 출원된 미국 출원 62/685,749의 우선권을 주장하며, 이는 본 명세서에서 그 전문이 인용참조된다.
본 명세서의 기재내용은 일반적으로 패터닝 공정, 및 디자인 레이아웃에 대응하는 패터닝 디바이스의 패턴들을 결정하는 장치 및 방법들에 관한 것이다.
리소그래피 투영 장치는, 예를 들어 집적 회로(IC)의 제조 시에 사용될 수 있다. 이러한 경우, 패터닝 디바이스(예를 들어, 마스크)는 IC의 개별층에 대응하는 패턴("디자인 레이아웃")을 포함하거나 제공할 수 있으며, 패터닝 디바이스 상의 패턴을 통해 타겟부를 조사(irradiate)하는 것과 같은 방법들에 의해, 이 패턴이 방사선-감응재("레지스트")층으로 코팅된 기판(예를 들어, 실리콘 웨이퍼) 상의 (예를 들어, 1 이상의 다이를 포함하는) 타겟부 상으로 전사(transfer)될 수 있다. 일반적으로, 단일 기판은 리소그래피 투영 장치에 의해 패턴이 한 번에 한 타겟부씩 연속적으로 전사되는 복수의 인접한 타겟부들을 포함한다. 일 형태의 리소그래피 투영 장치에서는 전체 패터닝 디바이스 상의 패턴이 한 타겟부 상으로 한 번에 전사되며; 이러한 장치는 통상적으로 스테퍼(stepper)라 칭해진다. 통상적으로 스텝-앤드-스캔(step-and-scan) 장치라 칭해지는 대안적인 장치에서는 투영 빔이 주어진 기준 방향("스캐닝" 방향)으로 패터닝 디바이스에 걸쳐 스캐닝하는 한편, 동시에 이 기준 방향과 평행하게 또는 역-평행하게(anti-parallel) 기판이 이동된다. 패터닝 디바이스 상의 패턴의 상이한 부분들이 점진적으로 한 타겟부에 전사된다. 일반적으로, 리소그래피 투영 장치가 축소율(M)(예를 들어, 4)을 갖기 때문에, 기판이 이동되는 속력(F)은 투영 빔이 패터닝 디바이스를 스캐닝하는 속력의 1/M 배가 될 것이다. 리소그래피 디바이스들에 관련된 더 많은 정보는, 예를 들어 본 명세서에서 인용참조되는 US 6,046,792로부터 얻을 수 있다.
패터닝 디바이스로부터 기판으로 패턴을 전사하기에 앞서, 기판은 전처리(priming), 레지스트 코팅 및 소프트 베이크(soft bake)와 같은 다양한 절차들을 거칠 수 있다. 노광 이후, 기판은 노광-후 베이크(post-exposure bake: PEB), 현상, 하드 베이크(hard bake) 및 전사된 패턴의 측정/검사와 같은 다른 절차들("노광-후 절차들")을 거칠 수 있다. 이러한 일련의 절차들은 디바이스, 예컨대 IC의 개별층을 구성하는 기초로서 사용된다. 그 후, 기판은 에칭, 이온-주입(도핑), 금속화(metallization), 산화, 화학-기계적 연마 등과 같은 다양한 공정들을 거칠 수 있으며, 이는 모두 디바이스의 개별층을 마무리하도록 의도된다. 디바이스에서 여러 층이 요구되는 경우, 각각의 층에 대해 전체 과정 또는 그 변형이 반복된다. 최후에는, 디바이스가 기판 상의 각 타겟부에 존재할 것이다. 그 후, 이 디바이스들은 다이싱(dicing) 또는 소잉(sawing)과 같은 기술에 의해 서로 분리되며, 개개의 디바이스들은 핀에 연결되는 캐리어 등에 장착될 수 있다.
따라서, 반도체 디바이스들과 같은 디바이스들을 제조하는 것은 통상적으로 디바이스들의 다양한 피처들 및 다수 층들을 형성하기 위해 다수의 제작 공정들을 이용하여 기판(예를 들어, 반도체 웨이퍼)을 처리하는 것을 수반한다. 이러한 층들 및 피처들은 통상적으로, 예를 들어 증착, 리소그래피, 에칭, 화학-기계적 연마, 및 이온 주입을 이용하여 제조되고 처리된다. 다수 디바이스들은 기판의 복수의 다이들 상에 제작된 후, 개별적인 디바이스들로 분리될 수 있다. 이 디바이스 제조 공정은 패터닝 공정으로 간주될 수 있다. 패터닝 공정은 기판에 패터닝 디바이스 상의 패턴을 전사하기 위해 리소그래피 장치에서 패터닝 디바이스를 이용하는 광학 및/또는 나노임프린트(nanoimprint) 리소그래피와 같은 패터닝 단계를 수반하며, 통상적이지만 선택적으로 현상 장치에 의한 레지스트 현상, 베이크 툴을 이용한 기판의 베이킹, 에칭 장치를 이용하는 패턴을 이용한 에칭 등과 같은 1 이상의 관련 패턴 처리 단계를 수반한다.
유의되는 바와 같이, 리소그래피는 IC와 같은 디바이스의 제조에 있어서 중심 단계이며, 이때 기판들 상에 형성된 패턴들은 마이크로프로세서, 메모리 칩 등과 같은 디바이스의 기능 요소들을 정의한다. 또한, 유사한 리소그래피 기술들이 평판 디스플레이(flat panel display), MEMS(micro-electro mechanical systems) 및 다른 디바이스들의 형성에 사용된다.
반도체 제조 공정이 계속해서 진보함에 따라, 통상적으로 "무어의 법칙"이라 칭하는 추세를 따라 기능 요소들의 치수들이 계속 감소되는 한편, 디바이스당 트랜지스터와 같은 기능 요소들의 양은 수십 년에 걸쳐 꾸준히 증가하였다. 현 기술 수준에서, 디바이스들의 층들은 심(deep)-자외선 조명 소스로부터의 조명을 이용하여 기판 상에 디자인 레이아웃을 투영하는 리소그래피 투영 장치들을 이용하여 제조되어, 100 nm보다 훨씬 낮은 치수들, 즉 조명 소스(예를 들어, 193 nm 조명 소스)로부터의 방사선의 파장의 절반보다 작은 치수들을 갖는 개별적인 기능 요소들을 생성한다.
리소그래피 투영 장치의 전형적인 분해능 한계보다 작은 치수들을 갖는 피처들이 프린트되는 이 공정은 통상적으로 분해능 공식 CD = k1×λ/NA에 따른 저(low)-k1 리소그래피로서 알려져 있으며, 이때 λ는 채택되는 방사선의 파장(현재, 대부분의 경우 248 nm 또는 193 nm)이고, NA는 리소그래피 투영 장치 내의 투영 광학기의 개구수(numerical aperture)이며, CD는 "임계 치수" -일반적으로, 프린트되는 최소 피처 크기- 이고, k1은 경험적인 분해능 인자이다. 일반적으로, k1이 작을수록, 특정한 전기적 기능 및 성능을 달성하기 위하여 설계자에 의해 계획된 형상 및 치수들과 비슷한 패턴을 기판 상에 재현하기가 더 어려워진다. 이 어려움을 극복하기 위해, 정교한 미세-조정 단계들이 리소그래피 투영 장치, 디자인 레이아웃, 또는 패터닝 디바이스에 적용된다. 이들은, 예를 들어 NA 및 광 간섭성(optical coherence) 세팅들의 최적화, 맞춤 조명 방식(customized illumination schemes), 위상 시프팅 패터닝 디바이스들의 사용, 디자인 레이아웃에서의 광 근접 보정(optical proximity correction: OPC, 때로는 "광학 및 공정 보정"이라고도 함), 또는 일반적으로 "분해능 향상 기술들"(resolution enhancement techniques: RET)로 정의된 다른 방법들을 포함하며, 이에 제한되지는 않는다. 본 명세서에서 사용되는 바와 같은 "투영 광학기"라는 용어는, 예를 들어 굴절 광학기, 반사 광학기, 어퍼처(aperture) 및 카타디옵트릭(catadioptric) 광학기를 포함하는 다양한 타입의 광학 시스템들을 포괄하는 것으로서 폭넓게 해석되어야 한다. 또한, "투영 광학기"라는 용어는 집합적으로 또는 개별적으로 방사선 투영 빔을 지향, 성형 또는 제어하기 위해 이 디자인 타입들 중 어느 하나에 따라 작동하는 구성요소들을 포함할 수 있다. "투영 광학기"라는 용어는, 광학 구성요소가 리소그래피 투영 장치의 광학 경로 상의 어디에 위치되든지, 리소그래피 투영 장치 내의 여하한의 광학 구성요소를 포함할 수 있다. 투영 광학기는 방사선이 패터닝 디바이스를 지나가기 전에 소스로부터의 방사선을 성형, 조정 및/또는 투영하는 광학 구성요소들, 및/또는 방사선이 패터닝 디바이스를 지나간 후에 방사선을 성형, 조정 및/또는 투영하는 광학 구성요소들을 포함할 수 있다. 투영 광학기는 일반적으로 소스 및 패터닝 디바이스를 배제한다.
일 실시예에 따르면, 본 발명은 패터닝 공정의 공정 모델을 캘리브레이션하는 방법을 설명한다. 상기 방법은 웨이퍼 타겟 레이아웃에 기초하여 패터닝 디바이스 패턴을 예측하는 역(inverse) 리소그래피 공정의 시뮬레이션으로부터 패터닝 디바이스 패턴을 얻는 단계, 패터닝 디바이스 패턴을 사용하여 노광된 웨이퍼에 대응하는 웨이퍼 데이터를 수신하는 단계, 및 노광된 웨이퍼에 관한 웨이퍼 데이터 및 패터닝 디바이스 패턴에 기초하여 패터닝 공정의 공정 모델을 캘리브레이션하는 단계를 포함한다.
일 실시예에서, 공정 모델을 캘리브레이션하는 단계는 반복적인 프로세스이다. 반복은 웨이퍼 데이터 및 패터닝 디바이스 패턴에 기초하여 공정 모델의 모델 파라미터 값들을 결정하는 것, 공정 모델의 제 1 비용 함수가 개선될 때까지 모델 파라미터 값들을 조정하는 것을 포함한다.
일 실시예에서, 제 1 비용 함수는 웨이퍼 데이터와 캘리브레이션된 공정 모델로부터 얻어지는 예측된 패턴 간의 차이이다. 일 실시예에서, 차이는 피처의 윤곽, 임계 치수, 및/또는 공정 윈도우 중 적어도 하나를 포함하는 패터닝 공정의 성능 파라미터의 관점에서 측정된다.
일 실시예에서, 역 리소그래피 공정의 시뮬레이션은: 패터닝 디바이스 패턴으로부터 마스크 이미지를 예측하도록 구성되는 마스크 모델; 패터닝 디바이스 패턴에 대응하는 에어리얼 이미지를 예측하도록 구성되는 광학 모델; 패터닝 디바이스 패턴에 대응하는 레지스트 이미지를 예측하도록 구성되는 레지스트 모델; 및/또는 패터닝 디바이스 패턴에 대응하는 에칭 이미지를 예측하도록 구성되는 에칭 모델의 시뮬레이션을 수반한다.
일 실시예에서, 역 리소그래피 공정의 시뮬레이션은 반복적인 프로세스이다. 반복은 초기 패터닝 디바이스 패턴을 얻는 것; 공정 모델의 시뮬레이션을 통해, 초기 패터닝 디바이스 패턴에 기초하여 웨이퍼 상의 시뮬레이션된 웨이퍼 패턴을 결정하는 것; 제 2 비용 함수를 평가하는 것 -제 2 비용 함수는 시뮬레이션된 패턴과 웨이퍼 타겟 레이아웃 간의 차이를 연산함- ; 및 제 2 비용 함수가 감소되도록 초기 패터닝 디바이스 패턴을 조정하는 것을 포함한다.
일 실시예에서, 웨이퍼 데이터는 임계 치수, 피처의 윤곽, 및/또는 공정 윈도우를 포함하는 웨이퍼 상에 프린트된 피처와 관련된 측정들을 포함한다.
일 실시예에서, 측정들은 e-빔 검사 장치 및/또는 광학 검사 장치로부터 얻어지는 노광된 웨이퍼의 이미지에 기초한다.
일 실시예에서, e-빔 검사 장치는 스캐닝 전자 현미경이다.
일 실시예에서, 웨이퍼 타겟 레이아웃은 패터닝 공정을 거친 웨이퍼 상에 프린트될 디자인 레이아웃에 대응하는 패턴을 포함한다.
일 실시예에서, 공정 모델은 마스크 모델, 광학 모델, 레지스트 모델 및/또는 에칭 모델이다.
일 실시예에서, 공정 모델은 물리 기반 모델 및/또는 기계 학습 모델이다.
또한, 일 실시예에 따르면, 본 발명은 패터닝 공정의 역 공정 모델을 트레이닝(train)하는 방법을 설명한다. 상기 방법은 웨이퍼 타겟 레이아웃에 기초하여 패터닝 디바이스 패턴을 예측하는 역 리소그래피 공정의 시뮬레이션으로부터 제 1 패터닝 디바이스 패턴을 얻는 단계; 프로세서를 통해, 제 1 패터닝 디바이스 패턴을 사용하여 노광된 웨이퍼에 대응하는 웨이퍼 데이터를 수신하는 단계; 및 프로세서를 통해, 노광된 웨이퍼에 관한 웨이퍼 데이터 및 제 1 패터닝 디바이스 패턴을 사용하여 제 2 패터닝 디바이스 패턴을 예측하도록 구성되는 역 공정 모델을 트레이닝하는 단계를 포함한다.
일 실시예에서, 역 공정 모델은 입력으로서 웨이퍼 타겟 레이아웃을 사용하여 제 2 패터닝 디바이스 패턴을 예측하도록 구성되는 기계 학습 모델이다.
일 실시예에서, 기계 학습 모델은 컨볼루션 뉴럴 네트워크(convolutional neural network)이다.
일 실시예에서, 역 공정 모델을 트레이닝하는 단계는 반복적인 프로세스이다. 반복은 웨이퍼 데이터 및 패터닝 디바이스 패턴에 기초하여 컨볼루션 뉴럴 네트워크의 모델 파라미터 값들을 결정하는 것; 및 컨볼루션 뉴럴 네트워크의 제 1 비용 함수가 개선될 때까지 모델 파라미터들의 값들을 조정하는 것을 포함한다.
일 실시예에서, 제 1 비용 함수는 패터닝 디바이스 패턴과 컨볼루션 뉴럴 네트워크로부터 얻어지는 예측된 패터닝 디바이스 패턴 간의 차이이다.
일 실시예에서, 웨이퍼 데이터는 임계 치수, 피처의 윤곽, 및/또는 공정 윈도우를 포함하는 웨이퍼 상에 프린트된 피처와 관련된 측정들을 포함한다.
일 실시예에서, 웨이퍼 타겟 레이아웃은 패터닝 공정을 거친 웨이퍼 상에 프린트될 디자인 레이아웃에 대응하는 패턴을 포함한다.
일 실시예에서, 상기 방법은 트레이닝된 역 공정 모델의 시뮬레이션을 통해 주어진 웨이퍼 타겟 레이아웃에 기초하여 패터닝 디바이스 패턴을 예측하는 단계를 더 포함한다.
또한, 일 실시예에 따르면, 본 발명은 패터닝 공정을 위한 패터닝 디바이스 레이아웃을 결정하는 방법을 설명한다. 상기 방법은 웨이퍼 타겟 레이아웃으로부터 초기 패터닝 디바이스 패턴을 예측하는 트레이닝된 역 공정 모델로부터 초기 패터닝 디바이스 패턴을 얻는 단계; 캘리브레이션된 공정 모델의 시뮬레이션을 통해, 초기 패터닝 디바이스 패턴 및 웨이퍼 타겟 레이아웃에 기초하여 패터닝 디바이스 레이아웃을 결정하는 단계를 포함한다.
일 실시예에서, 패터닝 디바이스 레이아웃을 결정하는 단계는 반복적인 프로세스이다. 반복은 초기 패터닝 디바이스 패턴을 얻는 것; 캘리브레이션된 공정 모델의 시뮬레이션을 통해, 초기 패터닝 디바이스 패턴에 기초하여 웨이퍼 상의 시뮬레이션된 웨이퍼 패턴을 결정하는 것; 비용 함수를 평가하는 것 -비용 함수는 시뮬레이션된 패턴과 웨이퍼 타겟 레이아웃 간의 차이를 연산함- ; 및 비용 함수가 감소되도록 초기 패터닝 디바이스 패턴을 조정하는 것을 포함한다.
일 실시예에서, 패터닝 공정의 캘리브레이션된 공정 모델은 역 리소그래피 공정의 시뮬레이션으로부터 패터닝 디바이스 패턴 및 노광된 웨이퍼에 관한 웨이퍼 데이터에 기초하여 캘리브레이션된다.
일 실시예에서, 웨이퍼 데이터는 임계 치수, 피처의 윤곽, 및/또는 공정 윈도우를 포함하는 웨이퍼 상에 프린트된 피처와 관련된 측정들을 포함한다.
일 실시예에서, 초기 패터닝 디바이스 패턴은 초기 패터닝 디바이스 패턴에 대한 조정을 필요로 하지 않는 최종 패터닝 디바이스 레이아웃이다.
이제, 첨부된 도면들을 참조하여, 단지 예시의 방식으로만 실시예들을 설명할 것이다:
도 1은 일 실시예에 따른 리소그래피 시스템의 다양한 서브시스템들의 블록 다이어그램;
도 2는 일 실시예에 따른, 패터닝 공정의 공정 모델을 캘리브레이션하는 방법의 흐름도;
도 3은 일 실시예에 따른, 패터닝 공정의 역 공정 모델을 트레이닝하는 방법의 흐름도;
도 4는 일 실시예에 따른, 패터닝 공정을 위한 패터닝 디바이스 레이아웃을 결정하는 방법의 흐름도;
도 5a는 일 실시예에 따른, 도 3에 나타낸 바와 같이 트레이닝되는 예시적인 역 공정 모델을 사용하여 생성되는 예시적인 패터닝 디바이스 패턴을 나타내는 도면;
도 5b는 일 실시예에 따른 디자인 레이아웃 또는 웨이퍼 타겟 레이아웃의 일 예시인 도면;
도 5c는 일 실시예에 따른, 도 5b의 디자인 레이아웃에 대응하는 노광된 웨이퍼의 예시적인 SEM 이미지인 도면;
도 6은 일 실시예에 따른, 패터닝 공정의 적어도 일부를 모델링 및/또는 시뮬레이션하는 예시적인 흐름도;
도 7은 일 실시예에 따른 스캐닝 전자 현미경(SEM)의 일 실시예를 개략적으로 도시하는 도면;
도 8은 일 실시예에 따른 전자 빔 검사 장치의 일 실시예를 개략적으로 도시하는 도면;
도 9는 일 실시예에 따른 예시적인 컴퓨터 시스템의 블록 다이어그램;
도 10은 일 실시예에 따른 리소그래피 투영 장치의 개략적인 다이어그램;
도 11은 일 실시예에 따른 또 다른 리소그래피 투영 장치의 개략적인 다이어그램;
도 12는 일 실시예에 따른 도 10의 장치의 더 상세한 도면; 및
도 13은 일 실시예에 따른 도 11 및 도 12의 장치의 소스 컬렉터 모듈(SO)의 더 상세한 도면이다.
도 1은 일 실시예에 따른 리소그래피 시스템의 다양한 서브시스템들의 블록 다이어그램;
도 2는 일 실시예에 따른, 패터닝 공정의 공정 모델을 캘리브레이션하는 방법의 흐름도;
도 3은 일 실시예에 따른, 패터닝 공정의 역 공정 모델을 트레이닝하는 방법의 흐름도;
도 4는 일 실시예에 따른, 패터닝 공정을 위한 패터닝 디바이스 레이아웃을 결정하는 방법의 흐름도;
도 5a는 일 실시예에 따른, 도 3에 나타낸 바와 같이 트레이닝되는 예시적인 역 공정 모델을 사용하여 생성되는 예시적인 패터닝 디바이스 패턴을 나타내는 도면;
도 5b는 일 실시예에 따른 디자인 레이아웃 또는 웨이퍼 타겟 레이아웃의 일 예시인 도면;
도 5c는 일 실시예에 따른, 도 5b의 디자인 레이아웃에 대응하는 노광된 웨이퍼의 예시적인 SEM 이미지인 도면;
도 6은 일 실시예에 따른, 패터닝 공정의 적어도 일부를 모델링 및/또는 시뮬레이션하는 예시적인 흐름도;
도 7은 일 실시예에 따른 스캐닝 전자 현미경(SEM)의 일 실시예를 개략적으로 도시하는 도면;
도 8은 일 실시예에 따른 전자 빔 검사 장치의 일 실시예를 개략적으로 도시하는 도면;
도 9는 일 실시예에 따른 예시적인 컴퓨터 시스템의 블록 다이어그램;
도 10은 일 실시예에 따른 리소그래피 투영 장치의 개략적인 다이어그램;
도 11은 일 실시예에 따른 또 다른 리소그래피 투영 장치의 개략적인 다이어그램;
도 12는 일 실시예에 따른 도 10의 장치의 더 상세한 도면; 및
도 13은 일 실시예에 따른 도 11 및 도 12의 장치의 소스 컬렉터 모듈(SO)의 더 상세한 도면이다.
본 명세서에서는, IC의 제조에 대하여 특히 언급되지만, 본 명세서의 기재내용은 다수의 다른 가능한 적용예들을 갖는다는 것을 명확히 이해하여야 한다. 예를 들어, 이는 집적 광학 시스템, 자기 도메인 메모리용 안내 및 검출 패턴, 액정 디스플레이 패널, 박막 자기 헤드 등의 제조 시에 채택될 수 있다. 당업자라면, 이러한 대안적인 적용예와 관련하여, 본 명세서의 "레티클", "웨이퍼" 또는 "다이"라는 용어의 어떠한 사용도 각각 "마스크", "기판" 및 "타겟부"라는 좀 더 일반적인 용어와 교환가능한 것으로 간주되어야 함을 이해할 것이다.
본 명세서에서, "방사선" 및 "빔"이라는 용어는 (예를 들어, 365, 248, 193, 157 또는 126 nm의 파장을 갖는) 자외 방사선 및 EUV(예를 들어, 약 5 내지 100 nm 범위 내의 파장을 갖는 극자외 방사선)를 포함하는 모든 타입들의 전자기 방사선을 포괄하는 데 사용된다.
패터닝 디바이스는 1 이상의 디자인 레이아웃을 포함하거나 형성할 수 있다. 디자인 레이아웃은 CAD(computer-aided design) 프로그램을 사용하여 생성될 수 있으며, 이 프로세스는 흔히 EDA(electronic design automation)라고 칭해진다. 대부분의 CAD 프로그램은 기능적인 디자인 레이아웃/패터닝 디바이스를 생성하기 위해 사전설정된 디자인 규칙들의 세트를 따른다. 이러한 규칙들은 처리 및 디자인 제한들에 의해 설정된다. 예를 들어, 디자인 규칙들은 디바이스들 또는 라인들이 바람직하지 않은 방식으로 서로 상호작용하지 않을 것을 보장하기 위해, (게이트, 커패시터 등과 같은) 디바이스들 또는 상호연결 라인들 사이의 간격 공차(space tolerance)를 정의한다. 디자인 규칙 제한들 중 1 이상은 "임계 치수"(CD)라고 칭해질 수 있다. 디바이스의 임계 치수는 라인 또는 홀의 최소 폭, 또는 두 라인들 또는 두 홀들 간의 최소 간격으로서 정의될 수 있다. 따라서, CD는 디자인된 디바이스의 전체 크기 및 밀도를 결정한다. 물론, 디바이스 제작의 목표들 중 하나는 원래 디자인 의도를 (패터닝 디바이스를 통해) 기판 상에 충실하게 재현하는 것이다.
패턴 레이아웃 디자인은, 일 예시로서 광 근접 보정들(OPC)과 같은 분해능 향상 기술들의 적용을 포함할 수 있다. OPC는 기판 상에 투영된 디자인 레이아웃의 이미지의 최종 크기 및 배치가 단순히 패터닝 디바이스 상의 디자인 레이아웃의 크기 및 배치에만 의존하거나 이와 동일하지 않을 것이라는 사실을 설명한다. "마스크", "레티클", "패터닝 디바이스"라는 용어들은 본 명세서에서 교환가능하게 이용된다는 것을 유의한다. 또한, RET의 맥락에서 물리적 패터닝 디바이스가 반드시 사용되는 것이 아니라 디자인 레이아웃이 물리적 패터닝 디바이스를 나타내도록 사용될 수 있기 때문에, 당업자라면 "마스크", "패터닝 디바이스" 및 "디자인 레이아웃"이라는 용어가 교환가능하게 이용될 수 있음을 인식할 것이다. 일부 디자인 레이아웃에 존재하는 작은 피처 크기들 및 높은 피처 밀도들에 대해, 주어진 피처의 특정 에지의 위치는 다른 인접한 피처들의 존재나 부재에 의해 어느 정도 영향을 받을 것이다. 이 근접 효과들은 한 피처에서 다른 피처로 커플링된 미세한 양의 방사선, 또는 회절 및 간섭과 같은 비-기하학적 광학 효과들로부터 일어난다. 이와 유사하게, 근접 효과들은 일반적으로 리소그래피에 따라오는 노광-후 베이크(PEB), 레지스트 현상, 및 에칭 시의 확산 및 다른 화학적 영향들로부터 일어날 수 있다.
디자인 레이아웃의 투영 이미지가 주어진 타겟 회로 디자인의 요건들에 부합될 가능성을 증가시키기 위해, 정교한 수치 모델, 디자인 레이아웃의 보정 또는 전치-왜곡(pre-distortion)을 이용하여 근접 효과들이 예측되고 보상될 수 있다. 논문 "Full-Chip Lithography Simulation and Design Analysis - How OPC Is Changing IC Design"(C. Spence, Proc. SPIE, Vol.5751, pp 1-14, 2005)은 현재 "모델-기반" 광 근접 보정 공정들의 개요를 제공한다. 전형적인 고성능(high-end) 디자인에서는, 타겟 디자인에 대한 투영 이미지의 고 충실도(high fidelity)를 달성하기 위해 디자인 레이아웃의 거의 모든 피처가 약간 수정된다. 이 수정들은 라인 폭 또는 에지 위치의 시프팅 또는 편향, 및 다른 피처들의 투영을 돕도록 의도되는 "어시스트" 피처들의 적용을 포함할 수 있다.
OPC의 가장 간단한 형태들 중 하나는 선택적 편향(selective bias)이다. CD 대 피치 곡선을 고려하면, 모든 상이한 피치들이 패터닝 디바이스 레벨에서 CD를 변화시킴으로써 적어도 최적 포커스 및 노광에서 동일한 CD를 생성하도록 강제될 수 있다. 따라서, 피처가 기판 레벨에서 너무 작게 프린트되는 경우, 패터닝 디바이스 레벨 피처가 공칭(nominal)보다 약간 크도록 편향될 것이며, 그 역도 마찬가지이다. 패터닝 디바이스 레벨로부터 기판 레벨로의 패턴 전사 공정이 비-선형이기 때문에, 편향의 양은 단순히 최적 포커스 및 노광에서의 측정된 CD 오차와 축소율의 곱이 아니며, 모델링 및 실험으로 적절한 편향이 결정될 수 있다. 선택적 편향은, 특히 이것이 단지 공칭 공정 조건에서 적용되는 경우, 근접 효과들의 문제에 대해 불완전한 해결책이다. 이러한 편향이 원칙적으로 최적 포커스 및 노광에서 균일한 CD 대 피치 곡선들을 제공하도록 적용될 수 있더라도, 일단 노광 공정이 공칭 조건으로부터 변동되면, 각각의 편향된 피치 곡선이 상이하게 반응하여 상이한 피처들에 대해 상이한 공정 윈도우들을 유도할 것이다. 공정 윈도우는 피처가 충분히 적절하게 생성되는 2 이상의 공정 파라미터들(예를 들어, 리소그래피 장치에서의 포커스 및 방사선 도즈)의 값들의 범위이다(예를 들어, 피처의 CD는 ±10 % 또는 ±5 %와 같은 소정 범위 내에 있음). 그러므로, 동일한 CD 대 피치를 제공하는 "최적" 편향은 심지어 전체 공정 윈도우에 부정적인 영향을 미쳐, 원하는 공정 공차 내에서 기판 상에 모든 타겟 피처들이 프린트되는 포커스 및 노광 범위를 확대하기보다는 축소할 수 있다.
앞선 1-차원 편향 예시를 넘어서는 적용을 위한 다른 더 복잡한 OPC 기술들이 개발되었다. 2-차원 근접 효과는 라인 단부 단축(line end shortening)이다. 라인 단부들은 노광 및 포커스의 함수로서 그들의 원하는 단부 지점 위치로부터 "풀백(pull back)"하는 경향이 있다. 많은 경우에, 긴 라인 단부의 단부 단축 정도는 대응하는 라인 좁힘(line narrowing)보다 수 배 클 수 있다. 이 타입의 라인 단부 풀백은 라인 단부가 소스-드레인(source-drain) 구역에 걸친 폴리실리콘 게이트 층과 같이, 덮도록 의도된 아래놓인 층에 걸쳐 완전히 교차하지 못하는 경우에 제조되고 있는 디바이스들의 파국 고장을 유도할 수 있다. 이 타입의 패턴은 포커스 및 노광에 매우 민감하므로, 단순히 라인 단부를 디자인 길이보다 길게 편향시키는 것은 최적 포커스 및 노광 또는 노출부족 상태에서의 라인이 지나치게 길어서 연장된 라인 단부가 근처 구조체들에 닿을 때 단락 회로를 유도하거나, 회로에서의 개별적인 피처들 사이에 더 많은 공간이 추가되는 경우에 불필요하게 큰 회로 크기들을 유도할 것이기 때문에 적당하지 않다. 집적 회로 디자인 및 제조의 목표들 중 하나는 칩당 필요한 영역을 최소화하면서 기능 요소들의 수를 최대화하는 것이므로, 과도한 간격을 추가하는 것은 바람직하지 않은 해결책이다.
2-차원 OPC 접근법들은 라인 단부 풀백 문제를 해결하도록 도울 수 있다. "해머헤드(hammerheads)" 또는 "세리프(serifs)"와 같은 여분의 구조체들("어시스트 피처들"로도 알려짐)이 라인 단부들에 추가되어, 이들을 제 자리에 효과적으로 고정하고 전체 공정 윈도우에 걸쳐 감소된 풀백을 제공할 수 있다. 심지어 최적 포커스 및 노광에서 이 여분의 구조체들이 분해되는 것이 아니라, 그 자체로 완전히 분해되지 않고 주 피처의 외형을 변경한다. 본 명세서에서 사용되는 바와 같은 "주 피처"는 공정 윈도우에서의 일부 또는 전체 조건들 하에 기판에 프린트되도록 의도되는 피처를 의미한다. 어시스트 피처들은, 패터닝 디바이스 상의 패턴이 더 이상 단순히 원하는 기판 패턴의 축소율로 업사이징된 것이 아닌 정도로, 라인 단부들에 추가된 단순한 해머헤드보다 훨씬 더 공격적인 형태들을 취할 수 있다. 세리프와 같은 어시스트 피처들은 단순히 라인 단부 풀백을 감소시키는 것보다 더 많은 상황에 대해 적용될 수 있다. 내측 또는 외측 세리프들이 여하한의 에지, 특히 2차원 에지들에 적용되어, 코너 라운딩(corner rounding) 또는 에지 돌출을 감소시킬 수 있다. 모든 크기 및 극성(polarity)의 충분한 선택적 편향 및 어시스트 피처들로, 패터닝 디바이스 상의 피처들은 기판 레벨에서 원하는 최종 패턴과의 유사점이 점점 적어진다. 일반적으로, 패터닝 디바이스 패턴은 기판-레벨 패턴의 전치-왜곡 버전이 되며, 이때 왜곡은 제조 공정 동안 발생할 패턴 왜곡을 반전시키거나 상쇄하도록 의도되어, 가능한 한 설계자에 의해 의도된 것과 가까운 기판 상의 패턴을 생성한다.
또 다른 OPC 기술은 주 피처들에 연결되는 어시스트 피처들(예를 들어, 세리프) 대신에 또는 이에 추가하여, 완전히 독립적이고 비-분해가능한(non-resolvable) 어시스트 피처들을 이용하는 것을 수반한다. 여기에서 "독립적"이라는 용어는 이 어시스트 피처들의 에지들이 주 피처들의 에지들에 연결되지 않는다는 것을 의미한다. 이 독립적인 어시스트 피처들은 기판 상의 피처들로서 프린트되기를 원하거나 의도되지 않으며, 오히려 그 주 피처의 프린트가능성 및 공정 공차를 향상시키기 위해 인근 주 피처의 에어리얼 이미지를 수정하도록 의도된다. 이 어시스트 피처들[흔히 "산란 바아(scattering bars)" 또는 "SBAR"라고 함]은 주 피처들의 에지들 내부로부터 파내어진(scooped out) 피처들인 분해능-이하 인버스 피처(sub-resolution inverse features: SRIF) 및 주 피처들의 에지들 밖의 피처들인 분해능-이하 어시스트 피처(SRAF)를 포함할 수 있다. SBAR의 존재는 패터닝 디바이스 패턴에 또 다른 층의 복잡성을 추가한다. 산란 바아의 간단한 사용예는, 포커스 및 노광 공차에서 조밀한 패턴에 훨씬 더 가까운 공정 윈도우를 유도하는 조밀한 라인들의 어레이 내의 단일 라인을 더 나타내도록 격리된 라인 피처의 양측에 비-분해가능한 산란 바아들의 규칙적인 어레이가 그려지는 경우 -이는 에어리얼 이미지 관점으로부터 격리된 라인이 나타나게 하는 효과를 가짐- 이다. 이러한 꾸며진 격리된 피처와 조밀한 패턴 간의 공통 공정 윈도우는 패터닝 디바이스 레벨에서 격리된 대로 그려진 피처보다 포커스 및 노광 변동들에 대해 더 큰 공통 공차를 가질 것이다.
어시스트 피처는 패터닝 디바이스 상의 피처들과 디자인 레이아웃 내의 피처들 간의 차이로 간주될 수 있다. "주 피처" 및 "어시스트 피처"라는 용어는 패터닝 디바이스 상의 특정 피처가 하나 또는 다른 것으로서 표시되어야 함을 의미하지는 않는다.
본 명세서에서 채택된 "마스크" 또는 "패터닝 디바이스"라는 용어는 기판의 타겟부에 생성될 패턴에 대응하여 입사하는 방사선 빔에 패터닝된 단면을 부여하는 데 사용될 수 있는 일반적인 패터닝 디바이스를 언급하는 것으로 폭넓게 해석될 수 있다; 또한, "광 밸브(light valve)"라는 용어가 이러한 맥락에서 사용될 수도 있다. 전형적인 마스크[투과형 또는 반사형; 바이너리(binary), 위상-시프팅, 하이브리드(hybrid) 등] 이외에, 여타의 이러한 패터닝 디바이스의 예시들로 다음을 포함한다:
- 프로그램가능한 거울 어레이. 이러한 디바이스의 일 예시는 점탄성 제어층 및 반사 표면을 갖는 매트릭스-어드레서블 표면(matrix-addressable surface)이다. 이러한 장치의 기본 원리는, (예를 들어) 반사 표면의 어드레싱된 영역들은 입사 방사선을 회절 방사선(diffracted radiation)으로서 반사시키는 반면, 어드레싱되지 않은 영역들은 입사 방사선을 비회절 방사선으로서 반사시킨다는 것이다. 적절한 필터를 사용하면, 반사된 빔 중에서 상기 비회절 방사선을 필터링하여 회절 방사선만이 남게 할 수 있다; 이러한 방식으로, 매트릭스-어드레서블 표면의 어드레싱 패턴에 따라 빔이 패터닝되게 된다. 필요한 매트릭스 어드레싱은 적절한 전자 수단을 이용하여 수행될 수 있다.
- 프로그램가능한 LCD 어레이. 이러한 구성의 일 예시는 미국 특허 제 5,229,872호에서 주어지며, 이는 본 명세서에서 인용참조된다.
간략한 도입부로서, 도 1은 예시적인 리소그래피 투영 장치(10A)를 나타낸다. 주요 구성요소들은 심자외선 엑시머 레이저 소스(deep-ultraviolet excimer laser source) 또는 극자외선(EUV) 소스를 포함한 다른 형태의 소스일 수 있는 방사선 소스(12A)(앞서 언급된 바와 같이, 리소그래피 투영 장치 자체가 방사선 소스를 가질 필요는 없음); 예를 들어, 소스(12A)로부터의 방사선을 성형하는 광학기(14A, 16Aa 및 16Ab)를 포함할 수 있고, (시그마로서 표시된) 부분 간섭성(partial coherence)을 정의하는 조명 광학기; 패터닝 디바이스(18A); 및 기판 평면(22A) 상으로 패터닝 디바이스 패턴의 이미지를 투영하는 투과 광학기(16Ac)이다. 투영 광학기의 퓨필 평면에서의 조정가능한 필터 또는 어퍼처(20A)가 기판 평면(22A) 상에 부딪치는 빔 각도들의 범위를 제한할 수 있으며, 이때 가능한 최대 각도는 투영 광학기의 개구수 NA = n sin(Θmax)를 정의하고, 여기서 n은 투영 광학기의 최종 요소와 기판 사이의 매질의 굴절률이며, Θmax는 기판 평면(22A) 상에 여전히 충돌할 수 있는 투영 광학기로부터 나오는 빔의 최대 각도이다.
리소그래피 투영 장치에서, 소스는 패터닝 디바이스에 조명(즉, 방사선)을 제공하고, 투영 광학기는 패터닝 디바이스를 통해 기판 상으로 조명을 지향하고 성형한다. 투영 광학기는 구성요소들(14A, 16Aa, 16Ab 및 16Ac) 중 적어도 일부를 포함할 수 있다. 에어리얼 이미지(AI)는 기판 레벨에서의 방사선 세기 분포이다. 기판 상의 레지스트 층이 노광되고, 그 안에 잠재적인 "레지스트 이미지"(RI)로서 에어리얼 이미지가 레지스트 층으로 전사된다. 레지스트 이미지(RI)는 레지스트 층에서 레지스트의 용해도(solubility)의 공간 분포로서 정의될 수 있다. 에어리얼 이미지로부터 레지스트 이미지를 계산하기 위해 레지스트 모델이 사용될 수 있으며, 이 예시는 본 명세서에서 그 전문이 인용참조되는 미국 특허 출원 공개공보 US 2009-0157360호에서 찾아볼 수 있다. 레지스트 모델은 레지스트 층의 속성들(예를 들어, 노광, PEB 및 현상 시 일어나는 화학 공정들의 효과들)에만 관련된다. 리소그래피 투영 장치의 광학적 속성들(예를 들어, 소스, 패터닝 디바이스 및 투영 광학기의 속성들)이 에어리얼 이미지를 좌우한다. 리소그래피 투영 장치에서 사용되는 패터닝 디바이스는 바뀔 수 있기 때문에, 패터닝 디바이스의 광학적 속성들을 적어도 소스 및 투영 광학기를 포함한 리소그래피 투영 장치의 나머지의 광학적 속성들과 분리하는 것이 바람직할 수 있다.
일 실시예에서, 어시스트 피처들(분해능 이하 어시스트 피처들 및/또는 프린트가능한 분해능 어시스트 피처들)은 본 발명의 방법들에 따라 디자인 레이아웃이 최적화되는 방식에 기초하여 디자인 레이아웃에 배치될 수 있다. 예를 들어, 일 실시예에서, 상기 방법들은 패터닝 디바이스 패턴을 결정하기 위해 기계 학습 기반 모델을 채택한다. 기계 학습 모델은 빠른 속도로 정확한 예측들을 얻기 위해 (예를 들어, 도 3에서 논의되는 바와 같이) 소정 방식으로 트레이닝될 수 있는 컨볼루션 뉴럴 네트워크와 같은 뉴럴 네트워크일 수 있으며, 따라서 패터닝 공정의 풀-칩 시뮬레이션을 가능하게 한다.
뉴럴 네트워크는 트레이닝 데이터의 세트를 사용하여 트레이닝될 수 있다(즉, 그 파라미터들이 결정됨). 트레이닝 데이터는 트레이닝 샘플들의 세트를 포함하거나 이로 구성될 수 있다. 각각의 샘플은 입력 객체[통상적으로, 피처 벡터(feature vector)라고 할 수 있는 벡터] 및 원하는 출력 값[감시 신호(supervisory signal)라고도 함]을 포함하거나 이로 구성된 쌍일 수 있다. 트레이닝 알고리즘이 트레이닝 데이터를 분석하고 트레이닝 데이터에 기초하여 뉴럴 네트워크의 파라미터들(예를 들어, 1 이상의 층의 가중치)을 조정함으로써 뉴럴 네트워크의 거동을 조정한다. 트레이닝 후 뉴럴 네트워크는 새로운 샘플들을 매핑(map)하는 데 사용될 수 있다.
패터닝 디바이스 패턴을 결정하는 맥락에서, 피처 벡터는 패터닝 디바이스에 의해 구성되거나 형성된 디자인 레이아웃의 1 이상의 특성(예를 들어, 형상, 배열, 크기 등), 패터닝 디바이스의 1 이상의 특성(예를 들어, 치수, 굴절률, 재료 조성 등과 같은 1 이상의 물리적 속성), 및 리소그래피 공정에서 사용되는 조명의 1 이상의 특성(예를 들어, 파장)을 포함할 수 있다. 감시 신호는 패터닝 디바이스 패턴의 1 이상의 특성(예를 들어, 패터닝 디바이스 패턴의 CD, 윤곽 등)을 포함할 수 있다.
xi가 i-번째 예시의 피처 벡터이고 yi가 그 감시 신호인 {(x1,y1),(x2,y2),…,(xN,yN)} 형태의 N 개의 트레이닝 샘플들의 세트가 주어지면, 트레이닝 알고리즘이 뉴럴 네트워크 를 찾으며, 이때 X는 입력 공간이고 Y는 출력 공간이다. 피처 벡터는 일부 객체를 나타내는 수치적 피처(numerical feature)들의 n-차원 벡터이다. 이 벡터들과 연계된 벡터 공간은 흔히 피처 공간이라고 한다. 때로는, 최고 스코어를 제공하는 y 값을 반환하는 것으로서 g가 정의되도록 스코어링 함수(scoring function) 를 사용하여 g를 나타내는 것이 편리하다: . F가 스코어링 함수들의 공간을 나타낸다.
뉴럴 네트워크는 확률적일 수 있으며, 이 경우 g가 조건부 확률 모델의 형태 g(x) = P(y|x)를 취하거나, f가 동시 확률 모델의 형태 f(x,y) = P(x,y)를 취한다.
f 또는 g를 선택하기 위한 2 개의 기본 접근법들: 경험적 위험 최소화 및 구조적 위험 최소화가 존재한다. 경험적 위험 최소화는 트레이닝 데이터에 가장 적합한 뉴럴 네트워크를 찾는다. 구조적 위험 최소화는 편향/분산 트레이드오프를 제어하는 페널티 함수를 포함한다. 예를 들어, 일 실시예에서, 페널티 함수는 비용 함수에 기초할 수 있고, 이는 제곱 오차, 결함 수, EPE 등일 수 있다. 함수들(또는 함수 내의 가중치들)은 분산이 감소되거나 최소화되도록 수정될 수 있다.
두 경우 모두, 트레이닝 세트는 독립적이고 동일하게 분포된 쌍들(xi,yi)의 1 이상의 샘플을 포함하거나 이로 구성되는 것으로 가정된다. 일 실시예에서, 함수가 트레이닝 데이터에 얼마나 잘 맞는지를 측정하기 위해, 손실 함수 가 정의된다. 트레이닝 샘플 (xi,yi)에 대해, 값 을 예측하는 손실은 L(yi,)이다.
함수 g의 위험 R(g)은 g의 예상 손실로서 정의된다. 이는 트레이닝 데이터로부터 로서 추산될 수 있다.
일 실시예에서, 패터닝 공정의 기계 학습 모델들은 예를 들어 마스크 패턴에 대한 윤곽, 패턴, CD, 및/또는 웨이퍼 상의 레지스트 및/또는 에칭된 이미지 내의 윤곽, CD, 에지 배치(예를 들어, 에지 배치 오차) 등을 예측하도록 트레이닝될 수 있다. 트레이닝의 목적은, 예를 들어 웨이퍼 상의 프린트된 패턴의 윤곽, 에어리얼 이미지 세기 기울기, 및/또는 CD 등의 정확한 예측을 가능하게 하는 것이다. 의도된 디자인(예를 들어, 웨이퍼 상에 프린트될 웨이퍼 타겟 레이아웃)은 일반적으로 OPC-전 디자인 레이아웃으로서 정의되며, 이는 GDSII 또는 OASIS와 같은 표준화된 디지털 파일 포맷 또는 다른 파일 포맷으로 제공될 수 있다.
패터닝 공정의 모델링은 전산 리소그래피 적용예들의 중요한 부분이다. 특히, 리소그래피가 저-k1 체제로 더 깊이 이동함에 따라, 마스크 패턴 최적화는 회절 또는 공정 효과들/변동들로 인한 이미징(즉, 패터닝) 오차들을 보상하기 위해 중요하다. 종래의 마스크 패턴 최적화 방법들이 규칙-기반 OPC(광 근접 보정)에서 모델-기반 OPC 및 역 OPC로 진화하였다.
규칙-기반 OPC는 피처들 사이의 폭 및 간격에 기초하여 미리 연산된 룩업 테이블들에 의해 구동된다. 모델-기반 OPC는 캘리브레이션된 리소그래피 모델들을 사용하여 마스크의 최종 패턴을 반복적으로 시뮬레이션하여 패턴들의 에지의 움직임을 유도한다. 역 OPC는 OPC를 역 이미징 문제로서 다룬다. 마스크 패턴에서 웨이퍼 패턴으로의 광학 변환은 가장 가능한 이론적 마스크 패턴이 식별될 수 있도록 엄격한 수학적 접근법을 사용하여 역으로(즉, 웨이퍼 패턴에서 마스크 패턴을 도출하도록) 해결된다.
OPC의 핵심 메트릭 및 과제는 마스크 패턴이 웨이퍼 상에서 (예를 들어, 설계자에 의해 제공되는) 의도된 디자인 레이아웃을 얼마나 잘 재현하는지를 결정하는 풀-칩 런타임 및 수렴이다. (예를 들어, 웨이퍼 또는 칩 상의 수십억 개의 트랜지스터와 관련되는) 처리될 데이터의 많은 양으로 인해, 런타임 사양은 역 OPC 알고리즘의 복잡성에 심각한 제약들을 부과한다. 한편, OPC 수렴 사양은 프린트될 패턴들의 크기가 작아질수록(예를 들어, 20 nm 미만 또는 심지어 한 자리 수 nm) 더 엄격해진다.
현재, 역 OPC는 비-선형 최적화 알고리즘들[예를 들어, BFGS(Broyden-Fletcher-Goldfarb-Shanno)]을 사용하는 모델들을 수반하며, 이는 통상적으로 기울기(gradients)(즉, 마스크에 대응하는 변수들에 대한 웨이퍼 레벨에서의 비용 함수의 도함수)를 필요로 한다. 이러한 알고리즘들은 통상적으로 계산 집약적이며, 클립 레벨 적용들에만 적절할 수 있다. 클립 레벨은 선택된 패턴이 프린트되는 웨이퍼 다이(즉, 칩)의 일부를 지칭하며; 웨이퍼 다이는 수백 또는 수천 개의 이러한 클립들을 갖고 시뮬레이션 프로세스를 계산 집약적이게 한다. 이러한 것으로서, 웨이퍼 상에 더 작은 크기(예를 들어, 20 nm 미만에서 한 자리 수 nm까지)의 피처들 및 패턴들을 프린트할 수 있도록 더 빠른 모델들이 필요할 뿐만 아니라, 기존 모델들보다 더 정확한 결과를 생성할 수 있는 모델들이 필요하다.
본 발명에 따른 기계 학습 기반 공정 모델(예를 들어, 마스크 최적화를 위한 역 공정 모델)은 (ⅰ) 예를 들어, 마스크 패턴 및/또는 웨이퍼 패턴의 개선된 예측 정확성, (ⅱ) 마스크 레이아웃이 결정될 수 있는 여하한의 디자인 레이아웃에 대해 실질적으로 감소된 런타임(예를 들어, 10x, 100x 등 이상)과 같은 이점을 제공하며, 이는 패터닝 공정에 사용되는 컴퓨터(들)의 계산 시간을 개선할 수도 있다.
도 2는 프로세서[예를 들어, 도 9의 프로세서(104)]를 통해 패터닝 공정의 공정 모델을 캘리브레이션하는 방법(2000)의 흐름도이다. 상기 방법(2000)은 웨이퍼 타겟 레이아웃(WTL)에 기초하여 마스크 패턴(2003)을 예측하는 역 리소그래피 공정의 시뮬레이션(예를 들어, 나중에 설명되는 프로세스 P201, P203 및 P205)으로부터 패터닝 디바이스 패턴(2003)[이후 마스크 패턴(2003)이라고도 함]을 얻는 단계를 수반한다. 일 실시예에서, 역 리소그래피 공정의 시뮬레이션은 웨이퍼 타겟 레이아웃(WTL)에 기초한 마스크 패턴(2003)의 최적화를 수반한다. 최적화 프로세스는 역 리소그래피 공정이 수렴될 때까지(즉, 마스크 패턴의 추가 개선이 관찰되지 않을 때까지) 초기 마스크 패턴을 점진적으로 보정하거나 조정함으로써 초기 마스크 패턴의 피처들을 재구성하는 단계를 수반한다. 일 실시예에서, 이러한 초기 마스크 패턴의 조정은 광 근접 보정(OPC)이라고 한다. 통상적으로, 얻어지는 마스크 패턴(2003)은 곡선적(curvilinear) 마스크 패턴이고, 여기서 (예를 들어, SRAF, 세리프 등을 포함한) 1 이상의 피처는 곡선 형상이다. 패터닝을 위해 곡선적 마스크 패턴들을 사용하는 것이 결국 맨해튼 패턴(Manhattan pattern)들과 같은 종래의 마스크에 비해 더 우수한 웨이퍼 패턴들을 생성하여, 프린트된 패턴들의 수율 및 정확성을 개선한다.
일 실시예에서, 마스크 패턴은 웨이퍼 상에 프린트될 실제 패턴을 결정하기 위해 패터닝 장치(예를 들어, 리소그래피 장치)를 통해 웨이퍼(또는 일반적으로 기판)를 노광하는 데 더 사용된다. 그 후, 웨이퍼 데이터[예를 들어, SEM 이미지(5020)]가 메트롤로지 툴[예를 들어, SEM(상세한 논의를 위해 도 7 및 도 8 참조), YieldStar 등]을 사용하여 프린트된 웨이퍼로부터 얻어질 수 있다. 그 후, 웨이퍼 데이터 및 마스크 패턴은 예를 들어 제 1 비용 함수(이후 설명됨)를 사용하여 패터닝 공정의 1 이상의 공정 모델을 캘리브레이션하는 데 사용된다. 상기 방법(2000)은 이제 다음과 같이 상세하게 설명된다.
프로세스 P201은 웨이퍼-레벨에서의 패턴을 예측하도록 구성되는 1 이상의 공정 모델의 시뮬레이션을 수반하는 역 리소그래피 공정의 일부이다. 나타낸 바와 같이, 역 리소그래피 공정의 시뮬레이션은 반복적인 프로세스(예를 들어, 나중에 설명되는 프로세스 P201, P203 및 P205)이다. 반복은, 프로세스 P201에서, 초기 패터닝 디바이스 패턴(2001)[이후 초기 마스크 패턴(2001)이라고 함]을 얻는 것을 포함한다. 초기 마스크 패턴(2001)은 또 다른 역 리소그래피 공정, 디자인 레이아웃, 또는 마스크 패턴들의 라이브러리(library)로부터 얻어질 수 있다. 초기 마스크 패턴(2001)은 풀 칩의 클립과 연계될 수 있으며, 픽셀화된 이미지(pixelated image) 또는 초기 마스크 패턴의 피처들을 나타내는 벡터와 같은 디지털 형태로 제공될 수 있다.
더욱이, 프로세스 P201은 1 이상의 공정 모델의 시뮬레이션을 통해 초기 마스크 패턴(2001)에 기초하여 웨이퍼 상의 시뮬레이션된 웨이퍼 패턴(2002)을 결정하는 것을 수반한다. 시뮬레이션된 웨이퍼 패턴(2002)은 마스크 패턴, 예를 들어 초기 마스크 패턴(2001) 또는 후속 수정된 마스크 패턴을 사용하여 패터닝 공정을 거칠 때 웨이퍼 상에 프린트될 수 있는 예측된 패턴을 지칭한다.
일 실시예에서, 공정 모델은 패터닝 디바이스 패턴으로부터 마스크 이미지를 예측하도록 구성되는 마스크 모델, 패터닝 디바이스 패턴에 대응하는 에어리얼 이미지를 예측하도록 구성되는 광학 모델, 패터닝 디바이스 패턴에 대응하는 레지스트 이미지를 예측하도록 구성되는 레지스트 모델, 패터닝 디바이스 패턴에 대응하는 에칭 이미지를 예측하도록 구성되는 에칭 모델, 또는 이들의 조합일 수 있다. 리소그래피 공정의 예시적인 시뮬레이션 프로세스가 도 6과 관련하여 논의된다.
일 실시예에서, 역 리소그래피 공정에 사용되는 1 이상의 공정 모델은 물리 기반 모델, 경험적 모델, 기계 학습 모델, 또는 이들의 조합일 수 있다. 본 발명은 모델의 타입에 제한되지 않으며, 공정 결과들을 정확하게 예측할 수 있는 여하한의 모델이 여기에서 채택될 수 있다.
프로세스 P203에서, 상기 방법(2000)은 시뮬레이션된 웨이퍼 패턴(2002)과 웨이퍼 타겟 레이아웃(WTL) 사이의 차이를 연산하는 제 2 비용 함수를 평가하는 단계를 수반한다. 일 실시예에서, 웨이퍼 타겟 레이아웃(WTL)은 웨이퍼 상에 프린트될 원하는 레이아웃 또는 원하는 패턴이다. 일 실시예에서, 웨이퍼 레이아웃은 패터닝 공정을 거친 웨이퍼 상에 프린트될 디자인 레이아웃에 대응하는 패턴을 포함한다. 일 실시예에서, 제 2 비용 함수는 피처의 윤곽 및/또는 임계 치수 중 적어도 하나를 포함하는 패터닝 공정의 성능 파라미터에 기초한다. 일 실시예에서, 윤곽 차이에 기초하여, 메트릭은 예를 들어 시뮬레이션된 패턴(2002) 및 웨이퍼 타겟 레이아웃 패턴의 영역(예를 들어, 직사각형 또는 원의 영역)의 차이, 또는 시뮬레이션된 웨이퍼 패턴(2002)과 웨이퍼 타겟 레이아웃의 대응하는 패턴들 사이의 에지 배치 오차로서 정의될 수 있다.
프로세스 P205에서, 제 2 비용 함수가 개선되었는지가 결정된다. 일 실시예에서, 제 2 비용 함수의 개선은 비용 메트릭의 감소(또는 최소화), 예를 들어 EPE 또는 CD 오차의 최소화를 지칭할 수 있다. 일 실시예에서, 프로세스 P205는 수렴 기준이 충족되는지의 결정을 수반할 수 있다. 다시 말하면, 초기 마스크 패턴에 대한 추가 조정들에 대해 공정 모델의 출력에서의 추가 개선이 관찰되지 않고, 모델은 수렴되거나 캘리브레이션된 것으로 간주된다. 수렴 기준은 캘리브레이션 프로세스의 중지 지점을 나타내는 임계 값이다. 임계 값은, 예를 들어 반복 수, EPE, CD 등으로 표현될 수 있다.
또한, 프로세스 P205(또는 대안적으로 프로세스 P201)는 제 2 비용 함수가 개선(일 실시예에서, 감소)되도록 초기 마스크 패턴(2001)을 조정하는 것을 수반한다. 일 실시예에서, 조정은 마스크 관련 파라미터들에 대해 연산된 제 2 비용 함수의 기울기에 기초하여 초기 마스크 패턴(2001) 내의 피처의 형상 및 크기를 수정하는 것을 지칭한다. 일 실시예에서, 초기 마스크 패턴(2001)은 픽셀화된 이미지로서 표현될 수 있다. 이 경우, 기울기는 픽셀들의 세기들에 대해 연산될 수 있다. 기울기는 파라미터에 대한 제 2 비용 함수의 변동을 나타내는 다-변수 맵(multi-variable map)일 수 있다. 일 실시예에서, 맵은 제 2 비용 함수의 값을 감소시키기(또는 최소화하기) 위해 특정 마스크 패턴이 수정되어야 하는 방향(예를 들어, 픽셀의 값의 증가 또는 감소)을 안내하거나 결정한다. 일 실시예에서, 초기 마스크 패턴(2001)의 조정 동안 어시스트 피처(예를 들어, SRAF)들이 추가될 수 있다.
예를 들어, 제 2 비용 함수의 기울기는 dcost/dvar로 연산될 수 있으며, 여기서 "cost"은 EPE의 제곱(즉, EPE2)일 수 있고, var는 (예를 들어, 픽셀화된 이미지의 형태에서) 초기 마스크 패턴의 픽셀 값들일 수 있다. 일 실시예에서, 예측 웨이퍼 패턴(2002)으로부터 윤곽들을 도출한 후 웨이퍼 타겟에 대한 EPE를 계산하는 함수(f)가 정의될 수 있다.
일단 역 리소그래피 공정이 마스크 패턴(2003)을 결정하면, 프로세스 P207은 프로세서[예를 들어, 프로세서(104) 또는 도 9의 프로세스(104)와 통신하는 네트워크 링크(120)]를 통해 마스크 패턴(2003)을 사용하여 (예를 들어, 리소그래피 장치를 통해) 노광되는 웨이퍼와 관련된 웨이퍼 데이터(2007)를 수신하는 것을 수반한다. 노광된 웨이퍼[예를 들어, 도 5c의 SEM 이미지(5020)]는 원하는 패턴 또는 디자인 레이아웃 또는 웨이퍼 타겟 레이아웃과 유사한 패턴들을 포함하여야 한다. 또한, 일 실시예에서, 노광된 웨이퍼는 예를 들어 메트롤로지 툴[예를 들어, SEM(도 7 및 도 8을 참조하여 논의됨), YieldStar 등]을 통해 측정되어 웨이퍼 데이터(2007)를 얻을 수 있다. 웨이퍼 데이터(2007)는 임계 치수, 피처의 윤곽, 에지 배치 오차, 및/또는 공정 윈도우(예를 들어, 도즈 및 포커스 측정들)를 포함하는 웨이퍼 상에 프린트된 피처와 관련된 측정들을 포함한다. 일 실시예에서, 웨이퍼 상에 프린트된 피처의 윤곽은 이미지 처리를 통해 이미지(예를 들어, 프린트된 패턴의 그레이 스케일 이미지) 내의 피처들의 경계들을 식별하도록 구성되는 SEM 이미지로부터 도출될 수 있다.
또한, 프로세스 P209는 패터닝 단계 동안 사용되는 마스크 패턴(2003) 및 노광된 웨이퍼와 관련된 웨이퍼 데이터(2007)에 기초하여 패터닝 공정의 공정 모델을 캘리브레이션하는 것을 수반한다. 공정 모델의 캘리브레이션은 반복적인 프로세스이다. 반복은 웨이퍼 데이터(2007) 및 마스크 패턴(2003)에 기초하여 공정 모델의 모델 파라미터들의 값들을 결정하는 것, 및 공정 모델의 제 1 비용 함수가 개선될 때까지 모델 파라미터들의 값들을 조정하는 것을 포함한다. 일 실시예에서, 제 1 비용 함수는 웨이퍼 데이터(2007)와 공정 모델(또는, 예를 들어 마지막 반복에서의 캘리브레이션된 공정 모델)로부터 얻어지는 예측된 웨이퍼 패턴(2002) 간의 차이이다. 일 실시예에서, 제 1 비용 함수와 관련된 차이는 피처의 윤곽, 임계 치수, 및/또는 공정 윈도우 중 적어도 하나를 포함하는 패터닝 공정의 성능 파라미터의 관점에서 측정된다. 일 실시예에서, 윤곽 차이에 기초하여, 메트릭은 예를 들어 예측된 패턴 및 웨이퍼 데이터의 영역(예를 들어, 직사각형 또는 원의 영역)의 차이, 또는 예측된 패턴와 웨이퍼 데이터 사이의 에지 배치 오차로서 정의될 수 있다. 다시 말하면, 제 1 비용 함수는 예를 들어 예측된 패턴 및 웨이퍼 데이터(즉, 프린트된 웨이퍼 패턴)의 영역 간의 차이일 수 있다. 이에 의해, 제 1 비용 함수의 개선은 상이한 포커스 및 도즈 조건들에서 시뮬레이션된 윤곽/cd/에지 배치와 웨이퍼 윤곽/cd/에지 배치 사이의 차이를 감소시키는(또는 최소화하는) 것을 지칭한다.
일 실시예에서, 제 1 비용 함수는 [입력으로서 마스크 패턴(2003)에 대해 얻어지는] 측정된 웨이퍼 데이터(2007) 및 공정 모델 결과들에 대해 결정된 통계적 오차일 수 있다. 예를 들어, 제 1 비용 함수는 앞서 언급된 차이의 관점에서 정의되는 평균 제곱 오차, 다른 통계적 오차들 또는 (예를 들어, 측정된 웨이퍼 데이터와 예측된 패턴 사이의) 적합도 측정들일 수 있다.
일 실시예에서, 캘리브레이션될 공정 모델은 마스크 모델, 광학 모델, 레지스트 모델, 및/또는 에칭 모델일 수 있다. 일 실시예에서, 공정 모델은 물리 기반 모델, 기계 학습 모델, 또는 이들의 조합이다. 예를 들어, 공정 모델은 에어리얼 이미지를 예측하도록 구성되는 물리 기반 광학 모델, 및/또는 마스크 패턴(2003)으로부터 마스크 이미지를 예측하도록 구성되는 기계 학습 기반 마스크 3D 모델, 또는 앞서 언급된 마스크 모델 및 광학 모델의 조합일 수 있다. 앞서 언급된 캘리브레이션될 모델들은 단지 예시에 불과하며, 본 발명의 범위를 제한하지 않는다.
앞선 방법은 몇몇 장점들을 갖는다. 캘리브레이션된 공정 모델은 역 리소그래피 공정으로부터 얻어지는 정확한 마스크 패턴들이 입력들로서 사용되기 때문에, 결과들(예를 들어, 시뮬레이션된 웨이퍼 패턴 또는 에어리얼 이미지)을 더 정확하게 예측할 수 있다. 캘리브레이션된 공정 모델의 증가된 정확성이 증가된 수율(예를 들어, 더 적은 결함들), 및 몇몇 경우에는 주어진 공정 윈도우에 대해 정확한 프린트된 패턴들을 효과적으로 제공한다. 일 실시예에서, 캘리브레이션된 공정 모델(2009)은 물리적 마스크에서 사용되는 실제 패턴들에 더 가까운 역 마스크 패턴들에 의해 가능해진 패턴 커버리지를 개선한다.
도 3은 프로세서[예를 들어, 도 9의 프로세서(104)]를 통해 패터닝 공정의 역 공정 모델을 트레이닝하는 방법(3000)의 흐름도이다. 상기 방법(3000)은 (예를 들어, 픽셀화된 이미지의 형태인) 마스크 패턴의 샘플 및 마스크 패턴에 대응하는 측정된 웨이퍼 데이터를 포함하는 트레이닝 세트를 얻는 단계를 수반한다. 트레이닝 세트는 샘플 마스크 패턴을 사용하여 패터닝 공정을 거친 전체 웨이퍼에 걸쳐 상이한 위치들로부터 추출되는 상이한 패턴들의 일부(클립이라고도 함)를 포함할 수 있다. 일 실시예에서, 다수의 이러한 마스크 패턴들 및 프린트된 웨이퍼 상의 대응하는 클립들이 역 공정 모델을 트레이닝하기 위해 채택될 수 있다. 일 실시예에서, 역 공정 모델은 일반적으로 웨이퍼 타겟 레이아웃 또는 여하한의 디자인 레이아웃을 사용하여 패터닝 디바이스 패턴(예를 들어, 마스크 패턴)을 예측하도록 구성되는 모델을 지칭한다.
상기 방법(3000)은 웨이퍼 타겟 레이아웃(예를 들어, WLT)에 기초하여 패터닝 디바이스 패턴을 예측하는 역 리소그래피 공정의 시뮬레이션(예를 들어, 프로세스 P301, P203 및 P205)으로부터 제 1 패터닝 디바이스 패턴(이후 제 1 마스크 패턴이라고 함)을 얻는 단계를 수반한다.
프로세스 P301은 앞서 논의된 프로세스 P201과 유사하다. 프로세스 P301에서, 역 리소그래피 공정의 일부가 마스크 패턴을 예측하도록 구성되는 1 이상의 공정 모델의 시뮬레이션을 수반한다. 앞서 언급된 바와 같이, 역 리소그래피 공정의 시뮬레이션은 반복적인 프로세스(예를 들어, 앞서 설명된 바와 같이, 프로세스 P301, P203 및 P205)이다. 일 실시예에서, 프로세스 P301은 앞서 논의된 초기 마스크 패턴(2001)과 유사할 수 있는 초기 마스크 패턴(3001)을 얻는 것을 수반한다.
더욱이, 프로세스 P301은 1 이상의 공정 모델의 시뮬레이션을 통해 초기 마스크 패턴(3001)에 기초하여 웨이퍼 상의 시뮬레이션된 웨이퍼 패턴(3002)을 결정하는 것을 수반한다. 일 실시예에서, 공정 모델은 프로세스 P201에서 논의된 바와 같은 여하한의 공정 모델(예를 들어, 마스크 모델, 광학 모델 등), 또는 앞선 방법(2000)으로부터 얻어지는 캘리브레이션된 공정 모델(2009)일 수 있다. 따라서, 시뮬레이션된 웨이퍼 패턴(3002)은 캘리브레이션된 모델(2009)이 P301에서 채택될 때 2002보다 더 정확하거나 2002와 유사할 수 있다.
또한, 상기 방법(3000)은 앞서 논의된 바와 같이 프로세스 P203을 포함할 수 있다. 예를 들어, 앞서 논의된 바와 같이, 프로세스 P203은 시뮬레이션된 웨이퍼 패턴(3002)과 웨이퍼 타겟 레이아웃(WTL) 사이의 차이를 연산하는 제 2 비용 함수를 평가하는 것을 수반한다. 또한, 상기 방법(3000)은 앞서 논의된 프로세스 P205를 포함할 수 있다. 예를 들어, 앞서 논의된 바와 같이, 프로세스 P205는 비용 함수(예를 들어, 윤곽-기반, EPE, CD 등)가 개선되는지의 결정을 수반한다.
제 2 비용 함수의 값에 응답하여, 프로세스 P205(또는 대안적으로 프로세스 P301)는 앞서 논의된 바와 같이 제 2 비용 함수가 개선되도록 초기 마스크 패턴(3001)을 조정하는 것을 수반한다. 예를 들어, 앞서 논의된 바와 같이, 조정은 제 2 비용 함수의 기울기에 기초하여 초기 마스크 패턴(3001) 내의 피처의 형상 및 크기를 수정하는 것을 지칭한다.
역 리소그래피 공정은, 앞서 논의된 바와 같이 프로세스 P207에서 더 사용되는 제 1 마스크 패턴(3003)을 결정한다. 예를 들어, 프로세스 P207은 제 1 마스크 패턴(3003)을 사용하여 (예를 들어, 리소그래피 장치를 통해) 노광되는 웨이퍼와 관련된 웨이퍼 데이터(3007)를 수신하고, 예를 들어 메트롤로지 툴(예를 들어, SEM, YieldStar 등)을 통해 노광된 웨이퍼에 대한 웨이퍼 데이터를 얻기 위해 측정들을 더 수행하는 것을 수반한다. 앞서 언급된 바와 같이, 웨이퍼 데이터는 임계 치수, 피처의 윤곽, 에지 배치 오차, 및/또는 공정 윈도우를 포함하는 웨이퍼 상에 프린트된 피처와 관련된 측정들을 포함하며, 이에 제한되지는 않는다.
프로세스 P309는 노광된 웨이퍼와 관련된 웨이퍼 데이터(3007) 및 제 1 패터닝 디바이스 패턴(3003)을 사용하여 제 2 패터닝 디바이스 패턴(이후 제 2 마스크 패턴이라고 함)을 예측하도록 구성되는 역 공정 모델을 트레이닝하는 것을 수반한다. 트레이닝 프로세스의 종료 시, 역 공정 모델은 입력으로서 웨이퍼 타겟 레이아웃을 사용하여 패터닝 디바이스 패턴(즉, 제 2 마스크 패턴)을 예측하도록 구성되는 기계 학습 모델이 된다. 본 발명은 여하한의 특정 기계 학습 모델에 제한되지 않는다. 기계 학습 모델은, 예를 들어 뉴럴 네트워크, 컨볼루션 뉴럴 네트워크(CNN), 베이지안 네트워크, 일반화된 선형 모델, 딥 러닝 모델 또는 다른 이용가능한 기계 학습 모델들일 수 있다.
일 실시예에서, 기계 학습 모델은 컨볼루션 뉴럴 네트워크이다. CNN-기반 역 공정 모델의 트레이닝은 반복적인 프로세스이다. 반복은 웨이퍼 데이터와 입력 마스크 패턴에 기초하여 CNN의 모델 파라미터들의 값들을 결정하는 것, 및 컨볼루션 뉴럴 네트워크의 제 1 비용 함수가 개선될 때까지 모델 파라미터들의 값들을 조정하는 것을 포함한다. 예를 들어, 웨이퍼 데이터는 CNN에 의해 마스크 패턴을 예측하는 데 사용되며, 예측된 마스크 패턴은 아래에서 설명되는 바와 같이 제 1 비용 함수에서 입력 마스크 패턴(즉, 역 리소그래피 공정으로부터 얻어지는 역 마스크 패턴)과 비교된다.
일 실시예에서, 제 1 비용 함수는 패터닝 디바이스 패턴(3003)(예를 들어, 입력 마스크 패턴)과 컨볼루션 뉴럴 네트워크로부터 얻어지는 예측된 패터닝 디바이스 패턴(예를 들어, CNN의 출력) 간의 차이이다. 일 실시예에서, 제 1 비용 함수는 윤곽-기반 메트릭, CD, 또는 다른 적절한 기하학적 또는 공정 파라미터들의 관점에서 정의될 수 있다. 제 1 비용 함수의 개선은 CNN 모델 파라미터들[예를 들어, 가중치, 편향, 스트라이드(stride) 등]의 값들을 수정함으로써 달성된다.
예를 들어, 제 1 비용 함수는 마스크 패턴(3003)(MP)과 예측된 마스크 패턴 사이의 에지 배치 오차일 수 있다. 비용 함수는: cost = f(MP - CNN(input, cnn_parameter)로서 표현 될 수 있으며, 여기서 cost은 EPE(또는 EPE2 또는 다른 적절한 EPE 기반 메트릭)일 수 있고, 함수 f는 예측된 이미지(즉, 이미지 형태의 예측된 마스크 패턴)와 마스크 패턴(MP) 간의 차이를 결정하며, input은 웨이퍼 데이터[예를 들어, 도 5c의 SEM 이미지(5020)]를 포함한다. 예를 들어, 함수 f는 먼저 예측 이미지로부터 윤곽들을 도출한 후 마스크 패턴(MP)에 대한 EPE를 계산할 수 있다. cnn_parameter는 기울기 기반 방법을 사용하여 CNN 트레이닝 동안에 결정되는 최적화된 파라미터들이다. 일 실시예에서, cnn_parameter는 CNN의 가중치 및 편향일 수 있다. 또한, 비용 함수에 대응하는 기울기는 dcost/dparameter일 수 있으며, 여기서 파라미터는 수학식(예를 들어, parameter = parameter - learning_rate * gradient)에 기초하여 업데이트될 수 있다. 일 실시예에서, parameter는 기계 학습 모델(예를 들어, CNN)의 가중치 및/또는 편향일 수 있으며, learning_rate는 트레이닝 프로세스를 조정하는 데 사용되는 하이퍼-파라미터일 수 있고 트레이닝 프로세스의 수렴(예를 들어, 더 빠른 수렴)을 개선하기 위해 사용자 또는 컴퓨터에 의해 선택될 수 있다.
P309의 트레이닝 프로세스는 입력으로서 웨이퍼 타겟 레이아웃을 사용하여 패터닝 디바이스 패턴(일 실시예에서, 최종 마스크 패턴)을 예측할 수 있는 트레이닝된 역 공정 모델(3009)을 유도한다. 일 실시예에서, 예측된 마스크 패턴은 추가적인 조정(예를 들어, OPC)을 필요로 하지 않는 최종 마스크 패턴일 수 있다.
도 4는 패터닝 공정을 위한 패터닝 디바이스 레이아웃을 결정하는 방법(4000)의 흐름도이다. 상기 방법(4000)은 웨이퍼 타겟 레이아웃(예를 들어, 디자인 레이아웃)에 대응하는 마스크 패턴(예를 들어, 전체 마스크 패턴)을 얻도록 구성되는 [예를 들어, 방법(3000)에서 논의된 바와 같은] 트레이닝된 역 공정 모델(3009)을 채택한다. 전체 마스크 패턴은 시뮬레이션된 웨이퍼 패턴을 예측하기 위해 캘리브레이션된 공정 모델(2009)을 통해 더 처리될 수 있으며, 이는 시뮬레이션된 패턴의 품질을 확인하기 위해 디자인 레이아웃과 비교될 수 있다. 일 실시예에서, 시뮬레이션된 패턴은 디자인 레이아웃 또는 웨이퍼 타겟 레이아웃과 매우 유사하다. 일 실시예에 따르면, 트레이닝된 모델(3009)로부터의 마스크 패턴은 우수한 시작점 역할을 하고 최소 수정을 필요로 하며(또는 이상적으로는 수정하지 않음), 이에 따라 적은 수의 반복(예를 들어, 5 미만, 이상적으로는 1 반복)으로 최종 전체 마스크 패턴이 얻어질 수 있다.
일 실시예에서, 패터닝 디바이스 레이아웃(예를 들어, 마스크 레이아웃)은 웨이퍼의 일부에 대응하는 마스크 패턴의 일부(예를 들어, 핫스폿 패턴들)와는 대조적으로, 풀 칩(즉, 웨이퍼의 다이)에 대응하는 전체 마스크 레이아웃을 지칭한다. 하지만, 상기 방법은 풀-칩 시뮬레이션(즉, 웨이퍼의 전체 다이)에 제한되지 않으며, 당업자라면 상기 방법이 본 발명의 범위를 제한하지 않고, 클립-레벨(즉, 다이의 일부)에서 직접 사용될 수 있다는 것을 이해할 수 있다.
프로세스 P401에서, 상기 방법(4000)은 초기(또는 제 1) 마스크 패턴(4001)을 얻기 위해 웨이퍼 타겟 레이아웃(예를 들어, 디자인 레이아웃)을 사용하여 트레이닝된 역 공정 모델(3009)을 실행하는 단계를 수반한다. 일 실시예에서, 초기 마스크 패턴(4001)은 예를 들어 최종 곡선적 피처들을 포함하는 최종 마스크 패턴과 매우 유사하다. 따라서, 일 실시예에서, 초기 패터닝 디바이스 패턴은 초기 패터닝 디바이스 패턴에 대한 조정을 필요로 하지 않는 최종 패터닝 디바이스 레이아웃이다.
또한, 프로세스 P403은 캘리브레이션된 공정 모델(2009)의 시뮬레이션을 통해 초기 패터닝 디바이스 패턴(4003) 및 웨이퍼 타겟 레이아웃(4001)에 기초하여 패터닝 디바이스 레이아웃(4009)을 결정하는 것을 수반한다. 도 2에서 앞서 논의된 바와 같이, 패터닝 공정의 캘리브레이션된 공정 모델(2009)은 역 리소그래피 공정의 시뮬레이션으로부터의 패터닝 디바이스 패턴 및 노광된 웨이퍼와 관련된 웨이퍼 데이터에 기초하여 캘리브레이션된다.
일 실시예에서, 패터닝 디바이스 레이아웃(4009)의 결정은 반복적인 프로세스(예를 들어, P403 및 P405의 반복)이다. 반복은 초기 패터닝 디바이스 패턴(4003)을 얻는 것, 및 캘리브레이션된 공정 모델(2009)의 시뮬레이션을 통해 초기 패터닝 디바이스 패턴(4003)에 기초하여 웨이퍼 상의 시뮬레이션된 웨이퍼 패턴(4002)을 결정하는 것을 수반한다.
또한, (방법 2000과 관련하여 논의된 프로세스 P205와 유사한) 프로세스 P405는 시뮬레이션된 웨이퍼 패턴(4002)과 웨이퍼 타겟 레이아웃(4001) 간의 차이를 연산하는 비용 함수를 평가하는 것을 수반한다. 앞서 논의된 바와 같이, 비용 함수에 응답하여 초기 마스크 패턴(4003)에 대한 조정들이 수행될 수 있다. 예를 들어, 프로세스 P405(또는 P403)는 비용 함수가 감소되도록 초기 패터닝 디바이스 패턴(4003)을 조정하는 것을 수반할 수 있다.
일 실시예에서, 웨이퍼는 전체 마스크 패턴(4009)을 사용하여 노광될 수 있으며, 프린트된 웨이퍼에서 측정이 수행되어 웨이퍼 데이터를 얻을 수 있다. 앞서 논의된 바와 같이, 웨이퍼 데이터는 임계 치수, 피처의 윤곽, 에지 배치 오차, 및/또는 공정 윈도우를 포함하는 웨이퍼 상에 프린트된 피처와 관련된 측정들을 포함할 수 있다. 측정된 데이터는 패터닝 공정의 수율 및/또는 결함을 결정하는 데 더 사용될 수 있다.
앞선 방법들은 몇몇 장점들을 갖는다. 예를 들어, 캘리브레이션된 모델(2009)은 역 리소그래피 공정을 사용하여 캘리브레이션되며, 이에 따라 캘리브레이션된 모델(2009)은 단순한 패턴들을 사용하여 캘리브레이션되는 종래의 공정 모델보다 더 우수한 패턴 커버리지(예를 들어, 정확성)를 제공한다. 역 리소그래피 공정에서 사용되는 경우에 캘리브레이션된 모델(2009)이 더 정확하기 때문에, 역 리소그래피 공정으로부터 역 마스크로 캘리브레이션되지 않은 모델에 비해 수렴이 더 빨리 달성된다.
더욱이, 일 실시예에 따르면, 트레이닝된 역 공정 모델(3009)과 함께 사용되는 캘리브레이션된 모델(2009)은 풀 칩 시뮬레이션(즉, 핫스폿 패턴들과 같은 제한된 수의 패턴들을 사용하는 것과는 대조적으로 시뮬레이션을 통해 전체 웨이퍼 패턴을 결정함)을 가능하게 할 수 있다. 일 실시예에서, 전체 마스크 레이아웃은 방법(4000)에서 프로세스들의 단일 반복으로 얻어질 수 있다. 따라서, 상기 방법들(예를 들어, 앞서 논의된 3000 또는 4000)은 패턴 커버리지를 효과적으로 증가시켜 디자인 스테이지에서 개선된 마스크 레이아웃을 제공할 수 있다. 또한, 캘리브레이션된 모델은 더 빠른 속도로 원하는 결과에 수렴되며, 이에 따라 전체 시뮬레이션 시간 및 리소스 할당을 개선한다(또는 감소시킨다).
도 5a는 도 3에 나타낸 바와 같이 트레이닝되는 예시적인 역 공정 모델을 사용하여 생성되는 예시적인 패터닝 디바이스 패턴(5009)을 나타낸다. 도 5a에 나타낸 바와 같이, 디자인 타겟 또는 웨이퍼 타겟 레이아웃(5001)[예를 들어, 접촉홀들(5003 및 5005) 포함]이 컨볼루션 뉴럴 네트워크(5009)[트레이닝된 공정 모델(3009)의 일 예시]에 입력으로서 제공되어, 곡선적 마스크 패턴(5010)을 유도한다. CNN(5009)은 도 3의 트레이닝 프로세스에 따라 고유의 가중치들 및/또는 편향들을 갖는 수 개의 층들을 포함한다. 입력, 즉 웨이퍼 타겟 레이아웃(5001)은 픽셀화된 이미지이고, 픽셀화된 이미지의 각 픽셀은 각각의 층을 통한 컨볼루션 작업에 따라 수정되어 마지막 층에서 출력, 즉 곡선적 마스크 패턴(5010)을 생성할 수 있다. 곡선적 마스크 패턴(5010)의 이러한 생성은, 예를 들어 종래의 역 OPC 프로세스의 반복 프로세스와 달리 단일 단계 프로세스이다. 곡선적 마스크 패턴(5010)은 최종 마스크 패턴일 수 있거나, 앞서 도 4에서 논의된 바와 같이 캘리브레이션 공정 모델(2009)을 사용하여 더 수정될 수 있다.
도 5b는 앞서 논의된 방법들에서 사용될 수 있는 웨이퍼 타겟 레이아웃(5010)(즉, 디자인 레이아웃)의 일 예시이다. 웨이퍼 타겟 레이아웃(5010)에 대응하는 마스크를 사용하여, 웨이퍼가 노광될 수 있다. 도 5c는 디자인 레이아웃(5010)에 대응하는 노광된 웨이퍼(5020)의 SEM 이미지의 일 예시이다. 일 실시예에서, SEM 이미지(5020) 내의 패턴들의 윤곽들과 같은 웨이퍼 데이터가 예를 들어 이미지 처리를 통해 얻어질 수 있다.
앞선 방법들 및 그 생성된 모델들은 몇몇 장점들을 제공한다. 첫째로, 웨이퍼 데이터를 사용하는 트레이닝된 기계 학습 기반 역 리소그래피 모델은 종래의 모델들에 비해 더 빠른 실행 및 정확한 결과들을 제공한다. 예를 들어, 종래의 반복적인 마스크 최적화 프로세스는 두 가지 오차 원인 (1) 각각의 반복에서 사용되는 공정 모델이 완전하지 않을 수 있음에 따라 순방향 모델 오차, 및 (2) 이 고차원 최적화가 항상 전역적 최적 솔루션에 수렴하지는 않을 수 있기 때문에 수렴 오차를 포함한다. 반면에, 웨이퍼 데이터를 사용하여 직접 트레이닝되는 기계 학습 기반 역 모델은 이러한 오차들을 갖지 않으므로, 더 정확할 수 있다.
둘째로, 캘리브레이션된 공정 모델(예를 들어, 기계 학습 기반 모델)은 (ⅰ) 결과들의 더 우수한 피팅 및 정확성 및 (ⅱ) 종래의 물리 기반 또는 경험적 모델들에 비해 더 간단한 기울기 계산과 같은 이점들을 제공하며, 이에 따라 물리 기반 모델들에서 기울기들을 계산하는 것에 비해 계산적으로 저렴하다.
더욱이, 종래의 역 OPC는 하나의 패턴이 클립 당 많은 수의 반복(L)(예를 들어, 100 회 이상 반복)을 필요로 할 수 있기 때문에, 마스크의 임계 부분(예를 들어, 웨이퍼에 결함을 야기할 가능성이 가장 높은 핫스폿 패턴들)만을 커버할 수 있다. 따라서, 풀-칩을 위해 수백만 또는 심지어 수십억 개의 클립들을 처리하는 것이 계산 집약적이며, 실행불가능할 수 있다. 이러한 것으로서, (예를 들어, 제한된 수의 클립들로부터 개발된) 마스크 레이아웃의 정확성이 영향을 받는다. 일 실시예에서, 전체 클립들의 10 % 미만의 커버리지가 달성될 수 있다. 컨볼루션 뉴럴 네트워크(예를 들어, 트레이닝된 역 공정 모델)를 사용하는 것이 반복들을 L에서 M(예를 들어, 20 미만)으로 극적으로 감소시켜, 지수 방식으로 처리될 수 있는 클립들의 수를 효과적으로 증가시킬 수 있다. 따라서, 전체 칩 역 커버리지를 허용하여 더 우수한 정확성을 유도한다.
일 실시예에 따르면, 상기 방법들은 공정 모델(2009)을 생성하고, 및 함께 사용될 때 역 공정 모델(3009)은 가능하게는 단일 단계로 수렴을 유도하여 빠른 소요 시간을 가능하게 할 수 있다.
일 실시예에 따르면, 앞선 모델로부터의 출력은 제조가능성과 같은 패터닝 공정의 다른 측면들에서 더 사용될 수 있다. 일 실시예에서, 최종 마스크 패턴은 직접 제조될 수 있거나, 또는 트레이닝된 역 공정 모델에 의해 생성되는 최종 마스크 패턴이 검증되어 그 제조가능성을 결정할 수 있다. 일 실시예에서, 제조가능성은 (예를 들어, OPC를 사용하여) 마스크 자체를 제조하기 위한 마스크 라이터(mask writer)에 의해 부과되는 제약들을 지칭한다. (예를 들어, e-빔 라이터를 사용한) 마스크 제조 공정은 마스크 기판 상의 패턴의 소정 형상 및/또는 크기의 제작을 제한하는 한계들을 가질 수 있다. 일 실시예에서, 맨해튼 패턴을 갖는 마스크 패턴은 전형적으로 수직 또는 수평 방식으로 타겟 패턴 주위에 놓이는 SRAF들 및 직선들(예를 들어, 타겟 패턴의 수정된 에지들)을 포함한다. 이러한 맨해튼 패턴들은 곡선적 마스크의 곡선적 패턴에 비해 제조하기가 비교적 더 쉬울 수 있다.
앞서 언급된 바와 같이, 최종 마스크 패턴은 곡선적 마스크일 수 있으며, 이는 곡선(예를 들어, 다각형 모양) 에지들 및/또는 곡선 SRAF들을 형성하도록 OPC 동안 타겟 패턴의 에지들이 수정되는 패턴들을 갖는 마스크를 지칭한다. 이러한 곡선적 마스크는 더 큰 공정 윈도우로 인해 패터닝 공정 동안 기판 상에 (맨해튼 패턴 마스크와 비교하여) 더 정확하고 일관된 패턴들을 생성할 수 있다. 하지만, 곡선적 마스크는 곡선적 마스크를 생성하기 위해 제작될 수 있는 다각형들의 지오메트리, 예를 들어 곡률 반경, 크기, 코너에서의 곡률 등과 관련된 몇 가지 제조 한계들을 갖는다. 더욱이, 곡선적 마스크의 제조 또는 제작 공정은 형상들을 더 작은 직사각형들 및 삼각형들로 분할하거나 부수는 것을 포함하고 곡선적 패턴을 모방하도록 형상들을 강제로 피팅할 수 있는 "맨해튼화(Manhattanization)" 프로세스를 수반할 수 있다. 이러한 맨해튼화 프로세스는 시간 집약적인 한편, 곡선적 마스크에 비해 덜 정확한 마스크를 생성할 수 있다. 이러한 것으로서, 디자인-마스크 제작 시간은 증가하는 한편, 정확성은 감소할 수 있다. 따라서, 마스크의 제조 한계는 디자인에서 제조까지의 시간을 감소시킬 뿐만 아니라 정확성을 개선하기 위해 고려될 수 있으며; 결국, 패터닝 공정 동안 패터닝된 기판의 증가된 수율을 유도한다.
일 실시예에서, 곡선적 마스크는 예를 들어 멀티 빔 마스크 라이터를 사용하여, 맨해튼화 프로세스없이 제작될 수 있다; 하지만, 곡선들 또는 다각형 형상들을 제작하는 기능이 제한될 수 있다. 이러한 것으로서, 이러한 제조 제한 또는 그 위반이 정확한 마스크들의 제작을 가능하게 하기 위해 마스크 디자인 프로세스 동안 설명되어야 한다.
패터닝 공정(예를 들어, 리소그래피 장치에서의 리소그래피)의 부분들을 모델링 및/또는 시뮬레이션하는 예시적인 흐름도가 도 6에 예시된다. 이해하는 바와 같이, 모델들은 상이한 패터닝 공정을 나타낼 수 있으며, 아래에서 설명되는 모델들을 모두 포함할 필요는 없다. 소스 모델(600)이 패터닝 디바이스의 조명의 광학적 특성들(방사선 세기 분포, 대역폭 및/또는 위상 분포를 포함함)을 나타낸다. 소스 모델(600)은 개구수 세팅들, 조명 시그마(σ) 세팅들 및 여하한의 특정 조명 형상[예를 들어, 환형, 쿼드러폴(quadrupole), 다이폴(dipole) 등과 같은 오프-액시스(off-axis) 방사선 형상]을 포함 -이에 제한되지는 않음- 하는 조명의 광학적 특성들을 나타낼 수 있으며, 여기서 σ(또는 시그마)는 일루미네이터의 외반경 크기이다.
투영 광학기 모델(610)이 투영 광학기의 광학적 특성들(투영 광학기에 의해 야기되는 방사선 세기 분포 및/또는 위상 분포에 대한 변화들을 포함함)을 나타낸다. 투영 광학기 모델(610)은 수차, 왜곡, 1 이상의 굴절률, 1 이상의 물리적 크기, 1 이상의 물리적 치수 등을 포함하는 투영 광학기의 광학적 특성들을 나타낼 수 있다.
패터닝 디바이스 모델 모듈(620)은 패터닝 디바이스의 패턴 내에 디자인 피처들이 어떻게 레이아웃되는지를 포착하고, 예를 들어 미국 특허 제 7,587,704호에서 설명되는 바와 같은 패터닝 디바이스의 상세한 물리적 속성들의 표현을 포함할 수 있다. 시뮬레이션의 목적은, 예를 들어 이후 디바이스 디자인과 비교될 수 있는 에지 배치 및 CD를 정확히 예측하는 것이다. 디바이스 디자인은 일반적으로 OPC-전 패터닝 디바이스 레이아웃으로서 정의되며, GDSII 또는 OASIS와 같은 표준화된 디지털 파일 포맷으로 제공될 것이다.
디자인 레이아웃 모델(620)이 패터닝 디바이스에 의해 형성되는, 또는 패터닝 디바이스 상의 피처들의 일 구성을 나타내는 디자인 레이아웃(예를 들어, 집적 회로, 메모리, 전자 디바이스 등의 피처에 대응하는 디바이스 디자인 레이아웃)의 광학적 특성들(주어진 디자인 레이아웃에 의해 야기되는 방사선 세기 분포 및/또는 위상 분포에 대한 변화들을 포함함)을 나타낸다. 디자인 레이아웃 모델(620)은, 예를 들어 그 전문이 인용참조되는 미국 특허 제 7,587,704호에서 설명되는 바와 같은 물리적 패터닝 디바이스의 1 이상의 물리적 속성을 나타낼 수 있다. 리소그래피 투영 장치에서 사용되는 패터닝 디바이스는 바뀔 수 있기 때문에, 패터닝 디바이스의 광학적 속성들을 적어도 조명 및 투영 광학기를 포함한 리소그래피 투영 장치의 나머지의 광학적 속성들과 분리하는 것이 바람직하다.
에어리얼 이미지(630)가 소스 모델(600), 투영 광학기 모델(610) 및 디자인 레이아웃 모델(620)로부터 시뮬레이션될 수 있다. 에어리얼 이미지(AI)는 기판 레벨에서의 방사선 세기 분포이다. 리소그래피 투영 장치의 광학적 속성들(예를 들어, 조명, 패터닝 디바이스 및 투영 광학기의 속성들)이 에어리얼 이미지를 좌우한다.
기판 상의 레지스트 층이 에어리얼 이미지에 의해 노광되고, 에어리얼 이미지는 그 안에 잠재적인 "레지스트 이미지"(RI)로서 레지스트 층으로 전사된다. 레지스트 이미지(RI)는 레지스트 층에서 레지스트의 용해도의 공간 분포로서 정의될 수 있다. 레지스트 모델(640)을 이용하여 에어리얼 이미지(630)로부터 레지스트 이미지(650)가 시뮬레이션될 수 있다. 레지스트 모델은 에어리얼 이미지로부터 레지스트 이미지를 계산하기 위해 사용될 수 있으며, 이 예시는 본 명세서에서 그 전문이 인용참조되는 미국 특허 출원 공개공보 US 2009-0157360호에서 찾아볼 수 있다. 레지스트 모델은 통상적으로 레지스트 노광, 노광후 베이크(PEB) 및 현상 시 일어나는 화학 공정들의 효과들을 설명하여, 예를 들어 기판 상에 형성되는 레지스트 피처들의 윤곽들을 예측하고, 따라서 이는 통상적으로 이러한 레지스트 층의 속성들(예를 들어, 노광, 노광후 베이크 및 현상 시 일어나는 화학 공정들의 효과들)에만 관련된다. 일 실시예에서, 레지스트 층의 광학적 속성들, 예를 들어 굴절률, 필름 두께, 전파 및 편광 효과들은 투영 광학기 모델(610)의 일부로서 포착될 수 있다.
따라서, 일반적으로, 광학 및 레지스트 모델 간의 연결은 레지스트 층 내의 시뮬레이션된 에어리얼 이미지 세기이며, 이는 기판 상으로의 방사선의 투영, 레지스트 계면에서의 굴절 및 레지스트 필름 스택에서의 다수 반사들로부터 발생한다. 방사선 세기 분포(에어리얼 이미지 세기)는 입사 에너지의 흡수에 의해 잠재적인 "레지스트 이미지"로 바뀌고, 이는 확산 과정 및 다양한 로딩 효과들에 의해 더 수정된다. 풀-칩 적용들을 위해 충분히 빠른 효율적인 시뮬레이션 방법들이 2-차원 에어리얼(및 레지스트) 이미지에 의해 레지스트 스택에서 현실적인 3-차원 세기 분포를 근사시킨다.
일 실시예에서, 레지스트 이미지는 패턴 전사-후 공정 모델 모듈(150)로의 입력으로서 사용될 수 있다. 패턴 전사-후 공정 모델(150)은 1 이상의 레지스트 현상-후 공정들(예를 들어, 에칭, 현상 등)의 성능을 정의한다.
패터닝 공정의 시뮬레이션은, 예를 들어 레지스트 및/또는 에칭된 이미지 내의 윤곽, CD, 에지 배치(예를 들어, 에지 배치 오차) 등을 예측할 수 있다. 따라서, 시뮬레이션의 목적은 예를 들어 프린트된 패턴의 에지 배치, 및/또는 에어리얼 이미지 세기 기울기, 및/또는 CD 등을 정확히 예측하는 것이다. 이 값들은, 예를 들어 패터닝 공정을 보정하고, 결함이 발생할 것으로 예측되는 곳을 식별하는 등을 위해 의도된 디자인과 비교될 수 있다. 의도된 디자인은 일반적으로 OPC-전 디자인 레이아웃으로서 정의되며, 이는 GDSII 또는 OASIS와 같은 표준화된 디지털 파일 포맷 또는 다른 파일 포맷으로 제공될 수 있다.
따라서, 모델 공식화는 전체 공정의 알려진 물리학 및 화학적 성질의 전부는 아니더라도 대부분을 설명하고, 모델 파라미터들 각각은 바람직하게는 별개의 물리적 또는 화학적 효과에 대응한다. 따라서, 모델 공식화는 모델이 전체 제조 공정을 시뮬레이션하는 데 얼마나 잘 사용될 수 있는지에 대한 상한을 설정한다.
예를 들어, 반도체 웨이퍼들의 검사는 흔히 광학-기반 분해능-이하 툴들로 행해진다[브라이트-필드 검사(bright-field inspection)]. 하지만, 몇몇 경우에는 측정될 소정 피처들이 너무 작아 브라이트-필드 검사를 사용하여 효과적으로 측정될 수 없다. 예를 들어, 반도체 디바이스의 피처들 내의 결함들의 브라이트-필드 검사가 쉽지 않을 수 있다. 또한, 시간이 지남에 따라, 패터닝 공정을 사용하여 만들어지는 피처들(예를 들어, 리소그래피를 사용하여 만들어진 반도체 피처들)이 더 작아지고 있으며, 많은 경우에 피처들의 밀도도 증가하고 있다. 따라서, 더 높은 분해능의 검사 기술이 사용되고 요구된다. 예시적인 검사 기술은 전자 빔 검사이다. 전자 빔 검사는 검사될 기판 상의 작은 스폿에 전자 빔을 포커싱하는 것을 수반한다. 검사되는 기판의 영역에 걸쳐 기판과 빔 사이의 상대 이동(이후, 전자 빔의 스캐닝이라고 함)을 제공하고, 전자 검출기로 이차 및/또는 후방산란 전자들을 수집함으로써 이미지가 형성된다. 그 후, 예를 들어 결함들을 식별하기 위해 이미지 데이터가 처리된다.
따라서, 일 실시예에서, 검사 장치는 기판 상에 전사되거나 노광되는 구조체(예를 들어, 집적 회로와 같은 디바이스의 구조체의 일부 또는 전부)의 이미지를 산출하는 [예를 들어, 스캐닝 전자 현미경(SEM)과 동일하거나 유사한] 전자 빔 검사 장치일 수 있다.
도 7은 전자 빔 검사 장치(200)의 일 실시예를 개략적으로 도시한다. 전자 소스(201)로부터 방출되는 일차 전자 빔(202)이 집광 렌즈(203)에 의해 수렴된 후, 빔 디플렉터(204), E x B 디플렉터(205), 및 대물 렌즈(206)를 통과하여 포커스에서 기판 테이블(101) 상의 기판(100)을 조사한다.
기판(100)이 전자 빔(202)으로 조사될 때, 기판(100)으로부터 이차 전자들이 생성된다. 이차 전자들은 E x B 디플렉터(205)에 의해 편향되고 이차 전자 검출기(207)에 의해 검출된다. 예를 들어, X 또는 Y 방향 중 다른 방향에서의 기판 테이블(101)에 의한 기판(100)의 연속적인 이동과 함께, X 또는 Y 방향에서의 빔 디플렉터(204)에 의한 전자 빔(202)의 반복적인 스캐닝 또는 빔 디플렉터(204)에 의한 전자 빔의 2 차원 스캐닝과 동기화하여 샘플로부터 생성되는 전자들을 검출함으로써 2-차원 전자 빔 이미지가 얻어질 수 있다. 따라서, 일 실시예에서, 전자 빔 검사 장치는 전자 빔 검사 장치에 의해 전자 빔이 제공될 수 있는 각도 범위[예를 들어, 디플렉터(204)가 전자 빔(202)을 제공할 수 있는 각도 범위]에 의해 정의되는 전자 빔에 대한 시야(field of view)를 갖는다. 따라서, 시야의 공간 크기는 전자 빔의 각도 범위가 표면에 충돌할 수 있는 공간 크기이다(여기서, 표면은 고정될 수 있거나, 필드에 대해 이동할 수 있음).
이차 전자 검출기(207)에 의해 검출되는 신호는 아날로그/디지털(A/D) 변환기(208)에 의해 디지털 신호로 변환되고, 디지털 신호는 이미지 처리 시스템(300)으로 전송된다. 일 실시예에서, 이미지 처리 시스템(300)은 처리 유닛(304)에 의한 처리를 위해 디지털 이미지들의 전부 또는 일부를 저장하는 메모리(303)를 가질 수 있다. 처리 유닛(304)(예를 들어, 특별히 디자인된 하드웨어 또는 하드웨어 및 소프트웨어의 조합 또는 소프트웨어를 포함한 컴퓨터 판독가능한 매체)은 디지털 이미지들을 디지털 이미지들을 나타내는 데이터세트들로 변환하거나 처리하도록 구성된다. 일 실시예에서, 처리 유닛(304)은 본 명세서에 설명된 방법의 실행을 야기하도록 구성되거나 프로그램된다. 또한, 이미지 처리 시스템(300)은 참조 데이터베이스에 디지털 이미지들 및 대응하는 데이터세트들을 저장하도록 구성되는 저장 매체(301)를 가질 수 있다. 디스플레이 디바이스(302)가 이미지 처리 시스템(300)과 연결되어, 운영자가 그래픽 사용자 인터페이스의 도움으로 장비의 필요한 작동을 수행할 수 있도록 한다.
도 8은 검사 장치의 추가 실시예를 개략적으로 나타낸다. 시스템은 샘플 스테이지(88)에서 (기판과 같은) 샘플(90)을 검사하는 데 사용되며, 하전 입자 빔 생성기(81), 집광 렌즈 모듈(82), 프로브 형성 대물 렌즈 모듈(83), 하전 입자 빔 편향 모듈(84), 이차 하전 입자 검출기 모듈(85), 및 이미지 형성 모듈(86)을 포함한다.
하전 입자 빔 생성기(81)는 일차 하전 입자 빔(91)을 생성한다. 집광 렌즈 모듈(82)은 생성된 일차 하전 입자 빔(91)을 집광한다. 프로브 형성 대물 렌즈 모듈(83)은 집광된 일차 하전 입자 빔을 하전 입자 빔 프로브(92)로 포커스한다. 하전 입자 빔 편향 모듈(84)은 형성된 하전 입자 빔 프로브(92)를 샘플 스테이지(88)에 고정된 샘플(90) 상의 관심 영역의 표면에 걸쳐 스캔한다. 일 실시예에서, 하전 입자 빔 생성기(81), 집광 렌즈 모듈(82) 및 프로브 형성 대물 렌즈 모듈(83), 또는 이들의 동등한 디자인들, 대안예들 또는 여하한의 그 조합은 함께 스캐닝 하전 입자 빔 프로브(92)를 생성하는 하전 입자 빔 프로브 생성기를 형성한다.
이차 하전 입자 검출기 모듈(85)은 하전 입자 빔 프로브(92)에 의해 충격을 받을 때 (아마도 샘플 표면으로부터의 다른 반사되거나 산란된 하전 입자들과 함께) 샘플 표면으로부터 방출되는 이차 하전 입자들(93)을 검출하여, 이차 하전 입자 검출 신호(94)를 발생시킨다. 이미지 형성 모듈(86)(예를 들어, 컴퓨팅 디바이스)은 이차 하전 입자 검출기 모듈(85)과 커플링되어, 이차 하전 입자 검출기 모듈(85)로부터 이차 하전 입자 검출 신호(94)를 수신하고, 이에 따라 적어도 하나의 스캔 이미지를 형성한다. 일 실시예에서, 이차 하전 입자 검출기 모듈(85) 및 이미지 형성 모듈(86), 또는 이들의 동등한 디자인들, 대안예들 또는 여하한의 그 조합은 함께 하전 입자 빔 프로브(92)에 의해 충격을 받는 샘플(90)로부터 방출된 검출된 이차 하전 입자들로부터 스캔 이미지를 형성하는 이미지 형성 장치를 형성한다.
일 실시예에서, 모니터링 모듈(87)은 이미지 형성 장치의 이미지 형성 모듈(86)에 커플링되어, 이미지 형성 모듈(86)로부터 수신되는 샘플(90)의 스캔 이미지를 사용하여 패터닝 공정의 모니터링, 제어 등을 수행하고, 및/또는 패터닝 공정 디자인, 제어, 모니터링 등을 위한 파라미터를 도출한다. 따라서, 일 실시예에서, 모니터링 모듈(87)은 본 명세서에 설명된 방법의 실행을 야기하도록 구성되거나 프로그램된다. 일 실시예에서, 모니터링 모듈(87)은 컴퓨팅 디바이스를 포함한다. 일 실시예에서, 모니터링 모듈(87)은 여기에서 기능을 제공하고 모니터링 모듈(87)을 형성하거나 그 안에 배치되는 컴퓨터 판독가능한 매체 상에 인코딩되는 컴퓨터 프로그램을 포함한다.
일 실시예에서, 프로브를 사용하여 기판을 검사하는 도 7의 전자 빔 검사 툴과 같이, 도 8의 시스템의 전자 전류는 예를 들어 도 7에 도시된 바와 같은 CD SEM에 비해 상당히 더 크므로, 프로브 스폿이 충분히 커서 검사 속도가 빠를 수 있다. 하지만, 분해능은 큰 프로브 스폿으로 인해 CD SEM에 비해 높지 않을 수 있다. 일 실시예에서, (도 7 및 도 8에서의) 앞서 논의된 검사 장치는 본 발명의 범위를 제한하지 않고 단일 빔 또는 다수-빔 장치일 수 있다.
예를 들어, 도 7 및/또는 도 8의 시스템으로부터의 SEM 이미지는 이미지에서 디바이스 구조체들을 나타내는 대상물들의 에지들을 설명하는 윤곽들을 추출하도록 처리될 수 있다. 그 후, 이 윤곽들은 통상적으로 사용자-정의 커트-라인에서 CD와 같은 메트릭을 통해 정량화된다. 따라서, 통상적으로 디바이스 구조체들의 이미지들은 추출된 윤곽들에서 측정되는 에지간 거리(CD) 또는 이미지들 간의 간단한 픽셀 차이들과 같은 메트릭을 통해 비교되고 정량화된다.
이제, 패터닝 공정에서 기판을 측정하는 것 외에도, 예를 들어 패터닝 공정의 디자인, 제어, 모니터링 등을 수행하는 데 사용될 수 있는 결과들을 생성하기 위해 1 이상의 툴을 사용하는 것이 흔히 바람직하다. 이를 위해, 패터닝 디바이스를 위한 패턴 디자인(예를 들어, 분해능-이하 어시스트 피처들 또는 광 근접 보정들의 추가를 포함함), 패터닝 디바이스를 위한 조명 등과 같은 패터닝 공정의 1 이상의 측면의 전산 제어, 디자인 등에 사용되는 1 이상의 툴이 제공될 수 있다. 따라서, 패터닝을 수반하는 제조 공정의 전산 제어, 디자인 등을 위한 시스템에서, 주요 제조 시스템 구성요소들 및/또는 프로세스들이 다양한 기능 모듈들에 의해 설명될 수 있다. 특히, 일 실시예에서, 통상적으로 패턴 전사 단계를 포함하는 패터닝 공정의 1 이상의 단계 및/또는 장치를 설명하는 1 이상의 수학적 모델이 제공될 수 있다. 일 실시예에서, 패터닝 공정의 시뮬레이션은 패터닝 디바이스에 의해 제공되는 측정된 또는 디자인 패턴을 사용하여 패터닝 공정이 패터닝된 기판을 어떻게 형성하는지를 시뮬레이션하기 위해 1 이상의 수학적 모델을 사용하여 수행될 수 있다.
도 9는 본 명세서에 개시된 방법들, 흐름들, 또는 장치들을 구현하는 데 도움이 될 수 있는 컴퓨터 시스템(100)을 나타내는 블록 다이어그램이다. 컴퓨터 시스템(100)은 정보를 전달하는 버스(102) 또는 다른 통신 기구, 및 정보를 처리하는 버스(102)와 커플링된 프로세서(104)[또는 다중 프로세서들(104 및 105)]를 포함한다. 또한, 컴퓨터 시스템(100)은 프로세서(104)에 의해 실행될 정보 및 명령어들을 저장하는 RAM(random access memory) 또는 다른 동적 저장 디바이스와 같은, 버스(102)에 커플링된 주 메모리(106)를 포함한다. 또한, 주 메모리(106)는 프로세서(104)에 의해 실행될 명령어들의 실행 시 임시 변수들 또는 다른 매개 정보(intermediate information)를 저장하는 데 사용될 수도 있다. 또한, 컴퓨터 시스템(100)은 프로세서(104)에 대한 정적 정보 및 명령어들을 저장하는 버스(102)에 커플링된 ROM(read only memory: 108) 또는 다른 정적 저장 디바이스를 더 포함한다. 자기 디스크 또는 광학 디스크와 같은 저장 디바이스(110)가 제공되고 버스(102)에 커플링되어 정보 및 명령어들을 저장한다.
컴퓨터 시스템(100)은 버스(102)를 통해, 컴퓨터 사용자에게 정보를 보여주는 CRT(cathode ray tube) 또는 평판 또는 터치 패널 디스플레이(touch panel display)와 같은 디스플레이(112)에 커플링될 수 있다. 영숫자 및 다른 키들을 포함한 입력 디바이스(114)는 정보 및 명령 선택(command selection)들을 프로세서(104)로 전달하기 위해 버스(102)에 커플링된다. 또 다른 타입의 사용자 입력 디바이스는 방향 정보 및 명령 선택들을 프로세서(104)로 전달하고, 디스플레이(112) 상의 커서 움직임을 제어하기 위한 마우스, 트랙볼(trackball) 또는 커서 방향키들과 같은 커서 제어부(cursor control: 116)이다. 이 입력 디바이스는, 통상적으로 디바이스로 하여금 평면에서의 위치들을 특정하게 하는 2 개의 축선인 제 1 축선(예를 들어, x) 및 제 2 축선(예를 들어, y)에서 2 자유도를 갖는다. 또한, 입력 디바이스로서 터치 패널(스크린) 디스플레이가 사용될 수도 있다.
일 실시예에 따르면, 주 메모리(106)에 포함된 1 이상의 명령어들의 1 이상의 시퀀스를 실행하는 프로세서(104)에 응답하여 컴퓨터 시스템(100)에 의해 본 명세서에 설명된 1 이상의 방법의 부분들이 수행될 수 있다. 이러한 명령어들은 저장 디바이스(110)와 같은 또 다른 컴퓨터-판독가능한 매체로부터 주 메모리(106)로 읽혀질 수 있다. 주 메모리(106) 내에 포함된 명령어들의 시퀀스들의 실행은, 프로세서(104)가 본 명세서에 설명된 공정 단계들을 수행하게 한다. 또한, 주 메모리(106) 내에 포함된 명령어들의 시퀀스들을 실행하기 위해 다중 처리 구성(multi-processing arrangement)의 1 이상의 프로세서가 채택될 수 있다. 대안적인 실시예에서, 하드웨어에 내장된 회로(hard-wired circuitry)가 소프트웨어 명령어들과 조합하거나 그를 대신하여 사용될 수 있다. 따라서, 본 명세서의 기재내용은 하드웨어 회로와 소프트웨어의 여하한의 특정 조합에 제한되지 않는다.
본 명세서에서 사용된 "컴퓨터-판독가능한 매체"라는 용어는 실행을 위해 프로세서(104)에 명령어를 제공하는 데 관여하는 여하한의 매체를 칭한다. 이러한 매체는 비휘발성 매체(non-volatile media), 휘발성 매체 및 전송 매체를 포함하는 다수의 형태를 취할 수 있으며, 이에 제한되지는 않는다. 비휘발성 매체는, 예를 들어 저장 디바이스(110)와 같은 광학 또는 자기 디스크를 포함한다. 휘발성 매체는 주 메모리(106)와 같은 동적 메모리를 포함한다. 전송 매체는 버스(102)를 포함하는 와이어들을 포함하여, 동축 케이블(coaxial cable), 구리선 및 광섬유를 포함한다. 또한, 전송 매체는 무선 주파수(RF) 및 적외선(IR) 데이터 통신 시 발생되는 파장들과 같이 음파(acoustic wave) 또는 광파의 형태를 취할 수도 있다. 컴퓨터-판독가능한 매체의 보편적인 형태들은, 예를 들어 플로피 디스크(floppy disk), 플렉시블 디스크(flexible disk), 하드 디스크, 자기 테이프, 여하한의 다른 자기 매체, CD-ROM, DVD, 여하한의 다른 광학 매체, 펀치 카드(punch card), 종이 테이프(paper tape), 홀(hole)들의 패턴을 갖는 여하한의 다른 물리적 매체, RAM, PROM, 및 EPROM, FLASH-EPROM, 여하한의 다른 메모리 칩 또는 카트리지(cartridge), 이후 설명되는 바와 같은 반송파, 또는 컴퓨터가 판독할 수 있는 여하한의 다른 매체를 포함한다.
다양한 형태의 컴퓨터 판독가능한 매체는 실행을 위해 1 이상의 명령어들의 1 이상의 시퀀스를 프로세서(104)로 전달하는 데 관련될 수 있다. 예를 들어, 명령어들은 초기에 원격 컴퓨터의 자기 디스크 상에 저장되어 있을 수 있다(bear). 원격 컴퓨터는 그 동적 메모리로 명령어들을 로딩하고, 모뎀을 이용하여 전화선을 통해 명령어들을 보낼 수 있다. 컴퓨터 시스템(100)에 로컬인 모뎀이 전화선 상의 데이터를 수신하고, 상기 데이터를 적외선 신호로 전환하기 위해 적외선 송신기를 사용할 수 있다. 버스(102)에 커플링된 적외선 검출기는 적외선 신호로 전달된 데이터를 수신하고, 상기 데이터를 버스(102)에 놓을 수 있다. 버스(102)는, 프로세서(104)가 명령어들을 회수하고 실행하는 주 메모리(106)로 상기 데이터를 전달한다. 주 메모리(106)에 의해 수신된 명령어들은 프로세서(104)에 의한 실행 전이나 후에 저장 디바이스(110)에 선택적으로 저장될 수 있다.
또한, 컴퓨터 시스템(100)은 버스(102)에 커플링된 통신 인터페이스(118)를 포함할 수 있다. 통신 인터페이스(118)는 로컬 네트워크(122)에 연결되는 네트워크 링크(120)에 커플링하여 양방향(two-way) 데이터 통신을 제공한다. 예를 들어, 통신 인터페이스(118)는 ISDN(integrated services digital network) 카드 또는 대응하는 타입의 전화선에 데이터 통신 연결을 제공하는 모뎀일 수 있다. 또 다른 예시로서, 통신 인터페이스(118)는 호환성 LAN에 데이터 통신 연결을 제공하는 LAN(local area network) 카드일 수 있다. 또한, 무선 링크가 구현될 수도 있다. 여하한의 이러한 구현에서, 통신 인터페이스(118)는 다양한 타입의 정보를 나타내는 디지털 데이터 스트림들을 전달하는 전기적, 전자기적 또는 광학적 신호들을 송신하고 수신한다.
통상적으로, 네트워크 링크(120)는 1 이상의 네트워크를 통해 다른 데이터 디바이스에 데이터 통신을 제공한다. 예를 들어, 네트워크 링크(120)는 로컬 네트워크(122)를 통해 호스트 컴퓨터(host computer: 124), 또는 ISP(Internet Service Provider: 126)에 의해 작동되는 데이터 장비로의 연결을 제공할 수 있다. 차례로, ISP(126)는 이제 통상적으로 "인터넷"(128)이라고 칭하는 월드와이드 패킷 데이터 통신 네트워크를 통해 데이터 통신 서비스를 제공한다. 로컬 네트워크(122) 및 인터넷(128)은 둘 다 디지털 데이터 스트림을 전달하는 전기적, 전자기적 또는 광학적 신호들을 사용한다. 다양한 네트워크를 통한 신호들, 및 컴퓨터 시스템(100)에 또한 그로부터 디지털 데이터를 전달하는 통신 인터페이스(118)를 통한 네트워크 링크(120) 상의 신호들은 정보를 전달하는 반송파의 예시적인 형태들이다.
컴퓨터 시스템(100)은 네트워크(들), 네트워크 링크(120) 및 통신 인터페이스(118)를 통해 메시지들을 송신하고, 프로그램 코드를 포함한 데이터를 수신할 수 있다. 인터넷 예시에서는, 서버(130)가 인터넷(128), ISP(126), 로컬 네트워크(122) 및 통신 인터페이스(118)를 통해 어플리케이션 프로그램에 대한 요청된 코드를 전송할 수 있다. 하나의 이러한 다운로드된 어플리케이션은, 예를 들어 본 명세서에 설명된 방법의 일부 또는 전부를 제공할 수 있다. 수신된 코드는 수신될 때 프로세서(104)에 의해 실행될 수 있고, 및/또는 추후 실행을 위해 저장 디바이스(110) 또는 다른 비휘발성 저장소에 저장될 수 있다. 이 방식으로, 컴퓨터 시스템(100)은 반송파의 형태로 어플리케이션 코드를 얻을 수 있다.
도 10은 본 명세서에 설명된 기술들이 이용될 수 있는 예시적인 리소그래피 투영 장치를 개략적으로 도시한다. 상기 장치는:
- 방사선 빔(B)을 컨디셔닝(condition)하는 조명 시스템(IL) -이러한 특정한 경우, 조명 시스템은 방사선 소스(SO)도 포함함- ;
- 패터닝 디바이스(MA)(예를 들어, 레티클)를 유지하는 패터닝 디바이스 홀더가 제공되고, 아이템(PS)에 대하여 패터닝 디바이스를 정확히 위치시키는 제 1 위치설정기에 연결되는 제 1 대상물 테이블(예를 들어, 패터닝 디바이스 테이블)(MT);
- 기판(W)(예를 들어, 레지스트-코팅된 실리콘 웨이퍼)을 유지하는 기판 홀더가 제공되고, 아이템(PS)에 대하여 기판을 정확히 위치시키는 제 2 위치설정기에 연결되는 제 2 대상물 테이블(기판 테이블)(WT); 및
- 기판(W)의 (예를 들어, 1 이상의 다이를 포함하는) 타겟부(C) 상으로 패터닝 디바이스(MA)의 조사된 부분을 이미징하는 투영 시스템("렌즈")(PS)[예를 들어, 굴절, 카톱트릭(catoptric) 또는 카타디옵트릭 광학 시스템]을 포함한다.
본 명세서에 도시된 바와 같이, 상기 장치는 투과형으로 구성된다(즉, 투과 패터닝 디바이스를 가짐). 하지만, 일반적으로 이는 예를 들어 (반사 패터닝 디바이스를 갖는) 반사형으로 구성될 수도 있다. 상기 장치는 전형적인 마스크와 상이한 종류의 패터닝 디바이스를 채택할 수 있다; 예시들로는 프로그램가능한 거울 어레이 또는 LCD 매트릭스를 포함한다.
소스(SO)[예를 들어, 수은 램프 또는 엑시머 레이저(excimer laser), LPP(레이저 생성 플라즈마) EUV 소스]는 방사선 빔을 생성한다. 이 빔은 곧바로 또는, 예를 들어 빔 익스팬더(beam expander: Ex)와 같은 컨디셔닝 수단을 가로지른 후 조명 시스템(일루미네이터)(IL)으로 공급된다. 일루미네이터(IL)는 상기 빔 내의 세기 분포의 외반경 및/또는 내반경 크기(통상적으로, 각각 외측-σ 및 내측-σ라 함)를 설정하는 조정 수단(AD)을 포함할 수 있다. 또한, 이는 일반적으로 인티그레이터(IN) 및 콘덴서(CO)와 같은 다양한 다른 구성요소들을 포함할 것이다. 이러한 방식으로, 패터닝 디바이스(MA)에 입사하는 빔(B)은 그 단면에 원하는 균일성(uniformity) 및 세기 분포를 갖는다.
도 10과 관련하여, 소스(SO)는 [흔히 소스(SO)가, 예를 들어 수은 램프인 경우와 같이] 리소그래피 투영 장치의 하우징 내에 있을 수 있지만, 그것은 리소그래피 투영 장치로부터 멀리 떨어져 있을 수도 있으며, 그것이 생성하는 방사선 빔은 (예를 들어, 적절한 지향 거울의 도움으로) 장치 내부로 들어올 수 있다는 것을 유의하여야 한다; 이 후자의 시나리오는 흔히 소스(SO)가 [예를 들어, KrF, ArF 또는 F2 레이징(lasing)에 기초한] 엑시머 레이저인 경우이다.
이후, 상기 빔(B)은 패터닝 디바이스 테이블(MT) 상에 유지되어 있는 패터닝 디바이스(MA)를 통과한다(intercept). 패터닝 디바이스(MA)를 가로질렀으면, 상기 빔(B)은 렌즈(PS)를 통과하며, 이는 기판(W)의 타겟부(C) 상에 상기 빔(B)을 포커스한다. 제 2 위치설정 수단[및 간섭계 측정 수단(IF)]의 도움으로, 기판 테이블(WT)은 예를 들어 상기 빔(B)의 경로 내에 상이한 타겟부(C)를 위치시키도록 정확하게 이동될 수 있다. 이와 유사하게, 제 1 위치설정 수단은 예를 들어 패터닝 디바이스 라이브러리(patterning device library)로부터의 패터닝 디바이스(MA)의 기계적인 회수 후에 또는 스캔하는 동안, 상기 빔(B)의 경로에 대해 패터닝 디바이스(MA)를 정확히 위치시키는 데 사용될 수 있다. 일반적으로, 대상물 테이블들(MT, WT)의 이동은 장-행정 모듈(long-stroke module)(개략 위치설정) 및 단-행정 모듈(short-stroke module)(미세 위치설정)의 도움으로 실현될 것이며, 이는 도 10에 명확히 도시되지는 않는다. 하지만, [스텝-앤드-스캔 툴(step-and-scan tool)과는 대조적으로] 스테퍼의 경우, 패터닝 디바이스 테이블(MT)은 단지 단-행정 액추에이터에 연결되거나 고정될 수 있다.
도시된 툴은 두 가지 상이한 모드로 사용될 수 있다:
- 스텝 모드에서, 패터닝 디바이스 테이블(MT)은 기본적으로 정지 상태로 유지되며, 전체 패터닝 디바이스 이미지가 한 번에 [즉, 단일 "플래시(flash)"로] 타겟부(C) 상으로 투영된다. 그 후, 상이한 타겟부(C)가 빔(B)에 의해 조사될 수 있도록 기판 테이블(WT)이 x 및/또는 y 방향들로 시프트된다.
- 스캔 모드에서는, 주어진 타겟부(C)가 단일 "플래시"로 노광되지 않는 것을 제외하고는 기본적으로 동일한 시나리오가 적용된다. 그 대신에, 패터닝 디바이스 테이블(MT)은 v의 속도로 주어진 방향(소위 "스캔 방향", 예를 들어 y 방향)으로 이동가능하여, 투영 빔(B)이 패터닝 디바이스 이미지에 걸쳐 스캐닝하도록 유도된다; 동시발생적으로, 기판 테이블(WT)은 속도 V = Mv로 동일한 방향 또는 그 반대 방향으로 동시에 이동되며, 여기서 M은 렌즈(PS)의 배율이다(통상적으로, M = 1/4 또는 1/5). 이러한 방식으로, 분해능을 떨어뜨리지 않고도 비교적 넓은 타겟부(C)가 노광될 수 있다.
도 11은 본 명세서에 설명된 기술들이 이용될 수 있는 또 다른 예시적인 리소그래피 투영 장치(1000)를 개략적으로 도시한다.
리소그래피 투영 장치(1000)는:
- 소스 컬렉터 모듈(SO);
- 방사선 빔(B)(예를 들어, EUV 방사선)을 컨디셔닝하도록 구성되는 조명 시스템(일루미네이터)(IL);
- 패터닝 디바이스(예를 들어, 마스크 또는 레티클)(MA)를 지지하도록 구성되고, 패터닝 디바이스를 정확히 위치시키도록 구성된 제 1 위치설정기(PM)에 연결되는 지지 구조체(예를 들어, 패터닝 디바이스 테이블)(MT);
- 기판(예를 들어, 레지스트-코팅된 웨이퍼)(W)을 유지하도록 구성되고, 기판을 정확히 위치시키도록 구성된 제 2 위치설정기(PW)에 연결되는 기판 테이블(예를 들어, 웨이퍼 테이블)(WT); 및
- 기판(W)의 (예를 들어, 1 이상의 다이를 포함하는) 타겟부(C) 상으로 패터닝 디바이스(MA)에 의해 방사선 빔(B)에 부여된 패턴을 투영하도록 구성되는 투영 시스템(예를 들어, 반사 투영 시스템)(PS)을 포함한다.
본 명세서에 도시된 바와 같이, 상기 장치(1000)는 (예를 들어, 반사 패터닝 디바이스를 채택하는) 반사형으로 구성된다. 대부분의 재료들이 EUV 파장 범위 내에서 흡수성이기 때문에, 패터닝 디바이스는 예를 들어 몰리브덴 및 실리콘의 다수-스택을 포함한 다층 반사기들을 가질 수 있다는 것을 유의하여야 한다. 일 예시에서, 다수-스택 반사기는 40 층의 몰리브덴 및 실리콘 쌍들을 갖고, 이때 각 층의 두께는 1/4 파장(quarter wavelength)이다. 훨씬 더 작은 파장들이 X-선 리소그래피로 생성될 수 있다. 대부분의 재료가 EUV 및 x-선 파장에서 흡수성이기 때문에, 패터닝 디바이스 토포그래피 상의 패터닝된 흡수성 재료의 박편(예를 들어, 다층 반사기 최상부 상의 TaN 흡수재)이 프린트되거나(포지티브 레지스트) 프린트되지 않을(네거티브 레지스트) 피처들의 위치를 정의한다.
도 11을 참조하면, 일루미네이터(IL)는 소스 컬렉터 모듈(SO)로부터 극자외 방사선 빔을 수용한다. EUV 방사선을 생성하는 방법들은 EUV 범위 내의 1 이상의 방출선을 갖는 적어도 하나의 원소, 예를 들어 크세논, 리튬 또는 주석을 갖는 재료를 플라즈마 상태로 전환하는 단계를 포함하며, 반드시 이에 제한되는 것은 아니다. 흔히 레이저 생성 플라즈마("LPP")라고 칭하는 이러한 한 방법에서, 플라즈마는 선-방출 원소를 갖는 재료의 액적(droplet), 스트림 또는 클러스터와 같은 연료를 레이저 빔으로 조사함으로써 생성될 수 있다. 소스 컬렉터 모듈(SO)은 연료를 여기시키는 레이저 빔을 제공하는 레이저(도 11에 도시되지 않음)를 포함한 EUV 방사선 시스템의 일부분일 수 있다. 결과적인 플라즈마는 출력 방사선, 예를 들어 EUV 방사선을 방출하며, 이는 소스 컬렉터 모듈에 배치된 방사선 컬렉터를 이용하여 수집된다. 예를 들어, CO2 레이저가 연료 여기를 위한 레이저 빔을 제공하는 데 사용되는 경우, 레이저 및 소스 컬렉터 모듈은 별도의 개체일 수 있다.
이러한 경우, 레이저는 리소그래피 장치의 일부분을 형성하는 것으로 간주되지 않으며, 방사선 빔은 예를 들어 적절한 지향 거울들 및/또는 빔 익스팬더를 포함하는 빔 전달 시스템의 도움으로, 레이저로부터 소스 컬렉터 모듈로 통과된다. 다른 경우, 예를 들어 소스가 흔히 DPP 소스라고 칭하는 방전 생성 플라즈마 EUV 발생기인 경우, 소스는 소스 컬렉터 모듈의 통합부일 수 있다.
일루미네이터(IL)는 방사선 빔의 각도 세기 분포를 조정하는 조정기를 포함할 수 있다. 일반적으로, 일루미네이터의 퓨필 평면 내의 세기 분포의 적어도 외반경 및/또는 내반경 크기(통상적으로, 각각 외측-σ 및 내측-σ라 함)가 조정될 수 있다. 또한, 일루미네이터(IL)는 패싯 필드 및 퓨필 거울 디바이스들(facetted field and pupil mirror devices)과 같이, 다양한 다른 구성요소들을 포함할 수도 있다. 일루미네이터는 방사선 빔의 단면에 원하는 균일성 및 세기 분포를 갖기 위해, 방사선 빔을 컨디셔닝하는 데 사용될 수 있다.
방사선 빔(B)은 지지 구조체(예를 들어, 패터닝 디바이스 테이블)(MT) 상에 유지되어 있는 패터닝 디바이스(예를 들어, 마스크)(MA) 상에 입사되며, 패터닝 디바이스에 의해 패터닝된다. 패터닝 디바이스(예를 들어, 마스크)(MA)로부터 반사된 후, 방사선 빔(B)은 투영 시스템(PS)을 통과하며, 이는 기판(W)의 타겟부(C) 상으로 상기 빔을 포커스한다. 제 2 위치설정기(PW) 및 위치 센서(PS2)(예를 들어, 간섭계 디바이스, 리니어 인코더, 또는 용량성 센서)의 도움으로, 기판 테이블(WT)은 예를 들어 방사선 빔(B)의 경로 내에 상이한 타겟부(C)들을 위치시키도록 정확하게 이동될 수 있다. 이와 유사하게, 제 1 위치설정기(PM) 및 또 다른 위치 센서(PS1)는 방사선 빔(B)의 경로에 대해 패터닝 디바이스(예를 들어, 마스크)(MA)를 정확히 위치시키는 데 사용될 수 있다. 패터닝 디바이스(예를 들어, 마스크)(MA) 및 기판(W)은 패터닝 디바이스 정렬 마크들(M1, M2) 및 기판 정렬 마크들(P1, P2)을 이용하여 정렬될 수 있다.
도시된 장치(1000)는 다음 모드들 중 적어도 하나에서 사용될 수 있다:
1. 스텝 모드에서, 지지 구조체(예를 들어, 패터닝 디바이스 테이블)(MT) 및 기판 테이블(WT)은 기본적으로 정지 상태로 유지되는 한편, 방사선 빔에 부여되는 전체 패턴은 한 번에 타겟부(C) 상으로 투영된다[즉, 단일 정적 노광(single static exposure)]. 그 후, 기판 테이블(WT)은 상이한 타겟부(C)가 노광될 수 있도록 X 및/또는 Y 방향으로 시프트된다.
2. 스캔 모드에서, 지지 구조체(예를 들어, 패터닝 디바이스 테이블)(MT) 및 기판 테이블(WT)은 방사선 빔에 부여된 패턴이 타겟부(C) 상으로 투영되는 동안에 동기적으로 스캐닝된다[즉, 단일 동적 노광(single dynamic exposure)]. 지지 구조체(예를 들어, 패터닝 디바이스 테이블)(MT)에 대한 기판 테이블(WT)의 속도 및 방향은 투영 시스템(PS)의 확대(축소) 및 이미지 반전 특성에 의하여 결정될 수 있다.
3. 또 다른 모드에서, 지지 구조체(예를 들어, 패터닝 디바이스 테이블)(MT)는 프로그램가능한 패터닝 디바이스를 유지하여 기본적으로 정지된 상태로 유지되며, 방사선 빔에 부여된 패턴이 타겟부(C) 상으로 투영되는 동안 기판 테이블(WT)이 이동되거나 스캐닝된다. 이 모드에서는, 일반적으로 펄스화된 방사선 소스(pulsed radiation source)가 채택되며, 프로그램가능한 패터닝 디바이스는 기판 테이블(WT)의 매 이동 후, 또는 스캔 중에 계속되는 방사선 펄스 사이사이에 필요에 따라 업데이트된다. 이 작동 모드는 앞서 언급된 바와 같은 타입의 프로그램가능한 거울 어레이와 같은 프로그램가능한 패터닝 디바이스를 이용하는 마스크없는 리소그래피(maskless lithography)에 용이하게 적용될 수 있다.
도 12는 소스 컬렉터 모듈(SO), 조명 시스템(IL), 및 투영 시스템(PS)을 포함하여 상기 장치(1000)를 더 상세히 나타낸다. 소스 컬렉터 모듈(SO)은 소스 컬렉터 모듈(SO)의 포위 구조체(enclosing structure: 220) 내에 진공 환경이 유지될 수 있도록 구성되고 배치된다. EUV 방사선 방출 플라즈마(210)가 방전 생성 플라즈마 소스에 의해 형성될 수 있다. EUV 방사선은 전자기 스펙트럼의 EUV 범위 내의 방사선을 방출하도록 초고온 플라즈마(very hot plasma: 210)가 생성되는 가스 또는 증기, 예를 들어 Xe 가스, Li 증기 또는 Sn 증기에 의해 생성될 수 있다. 초고온 플라즈마(210)는, 예를 들어 적어도 부분적으로 이온화된 플라즈마를 야기하는 전기적 방전에 의해 생성된다. 방사선의 효율적인 발생을 위해, Xe, Li, Sn 증기 또는 여하한의 다른 적절한 가스 또는 증기의, 예를 들어 10 Pa의 분압(partial pressure)이 필요할 수 있다. 일 실시예에서, EUV 방사선을 생성하기 위해 여기된 주석(Sn)의 플라즈마가 제공된다.
초고온 플라즈마(210)에 의해 방출된 방사선은, 소스 챔버(source chamber: 211)의 개구부(opening) 내에 또는 그 뒤에 위치되는 선택적인 가스 방벽 또는 오염물 트랩(contaminant trap: 230)(몇몇 경우에는, 오염물 방벽 또는 포일 트랩이라고도 함)을 통해, 소스 챔버(211)로부터 컬렉터 챔버(collector chamber: 212) 내로 통과된다. 오염물 트랩(230)은 채널 구조체를 포함할 수 있다. 또한, 오염물 트랩(230)은 가스 방벽, 또는 가스 방벽과 채널 구조체의 조합을 포함할 수 있다. 본 명세서에서 더 나타내는 오염물 트랩 또는 오염물 방벽(230)은 적어도 당업계에 알려진 바와 같은 채널 구조체를 포함한다.
컬렉터 챔버(212)는 소위 스침 입사 컬렉터(grazing incidence collector)일 수 있는 방사선 컬렉터(CO)를 포함할 수 있다. 방사선 컬렉터(CO)는 방사선 컬렉터 상류측(upstream radiation collector side: 251) 및 방사선 컬렉터 하류측(downstream radiation collector side: 252)을 갖는다. 컬렉터(CO)를 가로지르는 방사선은 격자 스펙트럼 필터(grating spectral filter: 240)로부터 반사되어, 점선 'O'로 나타낸 광학 축선을 따라 가상 소스점(virtual source point: IF)에 포커스될 수 있다. 가상 소스점(IF)은 통상적으로 중간 포커스라고 칭해지며, 소스 컬렉터 모듈은 중간 포커스(IF)가 포위 구조체(220)에서의 개구부(221)에, 또는 그 부근에 위치되도록 배치된다. 가상 소스점(IF)은 방사선 방출 플라즈마(210)의 이미지이다.
후속하여, 방사선은 조명 시스템(IL)을 가로지르며, 이는 패터닝 디바이스(MA)에서의 방사선 세기의 원하는 균일성뿐 아니라, 패터닝 디바이스(MA)에서의 방사선 빔(21)의 원하는 각도 분포를 제공하도록 배치된 패싯 필드 거울 디바이스(22) 및 패싯 퓨필 거울 디바이스(24)를 포함할 수 있다. 지지 구조체(MT)에 의해 유지되어 있는 패터닝 디바이스(MA)에서의 방사선 빔(21)의 반사 시, 패터닝된 빔(26)이 형성되고, 패터닝된 빔(26)은 투영 시스템(PS)에 의하여 반사 요소들(28, 30)을 통해 기판 테이블(WT)에 의해 유지되어 있는 기판(W) 상으로 이미징된다.
일반적으로, 나타낸 것보다 더 많은 요소가 조명 광학기 유닛(IL) 및 투영 시스템(PS) 내에 존재할 수 있다. 격자 스펙트럼 필터(240)는 리소그래피 장치의 타입에 따라 선택적으로 존재할 수 있다. 또한, 도면들에 나타낸 것보다 더 많은 거울이 존재할 수 있으며, 예를 들어 도 12에 나타낸 것보다 1 내지 6 개의 추가 반사 요소들이 투영 시스템(PS) 내에 존재할 수 있다.
도 12에 예시된 바와 같은 컬렉터 광학기(CO)가 단지 컬렉터(또는 컬렉터 거울)의 일 예시로서, 스침 입사 반사기들(253, 254 및 255)을 갖는 네스티드 컬렉터(nested collector)로서 도시된다. 스침 입사 반사기들(253, 254 및 255)은 광학 축선(O) 주위에 축대칭으로 배치되고, 이 타입의 컬렉터 광학기(CO)는 흔히 DPP 소스라고 하는 방전 생성 플라즈마 소스와 조합하여 사용될 수 있다.
대안적으로, 소스 컬렉터 모듈(SO)은 도 13에 나타낸 바와 같은 LPP 방사선 시스템의 일부분일 수 있다. 레이저(LA)가 크세논(Xe), 주석(Sn) 또는 리튬(Li)과 같은 연료에 레이저 에너지를 축적(deposit)하도록 배치되어, 수십 eV의 전자 온도를 갖는 고이온화 플라즈마(highly ionized plasma: 210)를 생성한다. 이 이온들의 탈-여기(de-excitation) 및 재조합 동안 발생되는 강렬한 방사선(energetic radiation)은 플라즈마로부터 방출되어, 근수직 입사 컬렉터 광학기(near normal incidence collector optic: CO)에 의해 수집되고, 포위 구조체(220)의 개구부(221) 상에 포커스된다.
본 실시예들은 다음 항목들을 이용하여 더 설명될 수 있다:
1. 패터닝 공정의 공정 모델을 캘리브레이션하는 방법으로서,
웨이퍼 타겟 레이아웃에 기초하여 패터닝 디바이스 패턴을 예측하는 역 리소그래피 공정의 시뮬레이션으로부터 패터닝 디바이스 패턴을 얻는 단계;
프로세서를 통해, 패터닝 디바이스 패턴을 사용하여 노광된 웨이퍼에 대응하는 웨이퍼 데이터를 수신하는 단계; 및
프로세서를 통해, 노광된 웨이퍼에 관한 웨이퍼 데이터 및 패터닝 디바이스 패턴에 기초하여 패터닝 공정의 공정 모델을 캘리브레이션하는 단계를 포함하는 방법.
2. 1 항에 있어서, 공정 모델을 캘리브레이션하는 단계는 반복적인 프로세스이고, 반복은:
웨이퍼 데이터 및 패터닝 디바이스 패턴에 기초하여 공정 모델의 모델 파라미터 값들을 결정하는 것; 및
공정 모델의 제 1 비용 함수가 개선될 때까지 모델 파라미터 값들을 조정하는 것을 포함하는 방법.
3. 2 항에 있어서, 제 1 비용 함수는 웨이퍼 데이터와 캘리브레이션된 공정 모델로부터 얻어지는 예측된 패턴 간의 차이인 방법.
4. 3 항에 있어서, 차이는 피처의 윤곽, 임계 치수, 및/또는 공정 윈도우 중 적어도 하나를 포함하는 패터닝 공정의 성능 파라미터의 관점에서 측정되는 방법.
5. 1 항 내지 4 항 중 어느 하나에 있어서, 역 리소그래피 공정의 시뮬레이션은:
패터닝 디바이스 패턴으로부터 마스크 이미지를 예측하도록 구성되는 마스크 모델;
패터닝 디바이스 패턴에 대응하는 에어리얼 이미지를 예측하도록 구성되는 광학 모델;
패터닝 디바이스 패턴에 대응하는 레지스트 이미지를 예측하도록 구성되는 레지스트 모델; 및/또는
패터닝 디바이스 패턴에 대응하는 에칭 이미지를 예측하도록 구성되는 에칭 모델의 시뮬레이션을 수반하는 방법.
6. 1 항 내지 5 항 중 어느 하나에 있어서, 역 리소그래피 공정의 시뮬레이션은 반복적인 프로세스이고, 반복은:
초기 패터닝 디바이스 패턴을 얻는 것;
공정 모델의 시뮬레이션을 통해, 초기 패터닝 디바이스 패턴에 기초하여 웨이퍼 상의 시뮬레이션된 웨이퍼 패턴을 결정하는 것;
제 2 비용 함수를 평가하는 것 -제 2 비용 함수는 시뮬레이션된 패턴과 웨이퍼 타겟 레이아웃 간의 차이를 연산함- ; 및
제 2 비용 함수가 감소되도록 초기 패터닝 디바이스 패턴을 조정하는 것을 포함하는 방법.
7. 1 항 내지 6 항 중 어느 하나에 있어서, 웨이퍼 데이터는 임계 치수, 피처의 윤곽, 및/또는 공정 윈도우를 포함하는 웨이퍼 상에 프린트된 피처와 관련된 측정들을 포함하는 방법.
8. 1 항 내지 7 항 중 어느 하나에 있어서, 측정들은 e-빔 검사 장치 및/또는 광학 검사 장치로부터 얻어지는 노광된 웨이퍼의 이미지에 기초하는 방법.
9. 8 항에 있어서, e-빔 검사 장치는 스캐닝 전자 현미경인 방법.
10. 1 항 내지 9 항 중 어느 하나에 있어서, 웨이퍼 타겟 레이아웃은 패터닝 공정을 거친 웨이퍼 상에 프린트될 디자인 레이아웃에 대응하는 패턴을 포함하는 방법.
11. 1 항 내지 10 항 중 어느 하나에 있어서, 공정 모델은 마스크 모델, 광학 모델, 레지스트 모델, 및/또는 에칭 모델인 방법.
12. 1 항 내지 11 항 중 어느 하나에 있어서, 공정 모델은 물리 기반 모델 및/또는 기계 학습 모델인 방법.
13. 패터닝 공정의 역 공정 모델을 트레이닝하는 방법으로서,
웨이퍼 타겟 레이아웃에 기초하여 패터닝 디바이스 패턴을 예측하는 역 리소그래피 공정의 시뮬레이션으로부터 제 1 패터닝 디바이스 패턴을 얻는 단계;
프로세서를 통해, 제 1 패터닝 디바이스 패턴을 사용하여 노광된 웨이퍼에 대응하는 웨이퍼 데이터를 수신하는 단계; 및
프로세서를 통해, 노광된 웨이퍼에 관한 웨이퍼 데이터 및 제 1 패터닝 디바이스 패턴을 사용하여 제 2 패터닝 디바이스 패턴을 예측하도록 구성되는 역 공정 모델을 트레이닝하는 단계를 포함하는 방법.
14. 13 항에 있어서, 역 공정 모델은 입력으로서 웨이퍼 타겟 레이아웃을 사용하여 제 2 패터닝 디바이스 패턴을 예측하도록 구성되는 기계 학습 모델인 방법.
15. 14 항에 있어서, 기계 학습 모델은 컨볼루션 뉴럴 네트워크인 방법.
16. 15 항에 있어서, 역 공정 모델을 트레이닝하는 단계는 반복적인 프로세스이고, 반복은:
웨이퍼 데이터 및 패터닝 디바이스 패턴에 기초하여 컨볼루션 뉴럴 네트워크의 모델 파라미터 값들을 결정하는 것; 및
컨볼루션 뉴럴 네트워크의 제 1 비용 함수가 개선될 때까지 모델 파라미터 값들을 조정하는 것을 포함하는 방법.
17. 16 항에 있어서, 제 1 비용 함수는 패터닝 디바이스 패턴과 컨볼루션 뉴럴 네트워크로부터 얻어지는 예측된 패터닝 디바이스 패턴 간의 차이인 방법.
18. 13 항 내지 17 항 중 어느 하나에 있어서, 웨이퍼 데이터는 임계 치수, 피처의 윤곽, 및/또는 공정 윈도우를 포함하는 웨이퍼 상에 프린트된 피처와 관련된 측정들을 포함하는 방법.
19. 13 항 내지 18 항 중 어느 하나에 있어서, 웨이퍼 타겟 레이아웃은 패터닝 공정을 거친 웨이퍼 상에 프린트될 디자인 레이아웃에 대응하는 패턴을 포함하는 방법.
20. 13 항 내지 19 항 중 어느 하나에 있어서, 트레이닝된 역 공정 모델의 시뮬레이션을 통해, 주어진 웨이퍼 타겟 레이아웃에 기초하여 패터닝 디바이스 패턴을 예측하는 단계를 더 포함하는 방법.
21. 패터닝 공정을 위한 패터닝 디바이스 레이아웃을 결정하는 방법으로서,
웨이퍼 타겟 레이아웃으로부터 초기 패터닝 디바이스 패턴을 예측하는 트레이닝된 역 공정 모델로부터 초기 패터닝 디바이스 패턴을 얻는 단계;
캘리브레이션된 공정 모델의 시뮬레이션을 통해, 초기 패터닝 디바이스 패턴 및 웨이퍼 타겟 레이아웃에 기초하여 패터닝 디바이스 레이아웃을 결정하는 단계를 포함하는 방법.
22. 21 항에 있어서, 패터닝 디바이스 레이아웃을 결정하는 단계는 반복적인 프로세스이고, 반복은:
초기 패터닝 디바이스 패턴을 얻는 것;
캘리브레이션된 공정 모델의 시뮬레이션을 통해, 초기 패터닝 디바이스 패턴에 기초하여 웨이퍼 상의 시뮬레이션된 웨이퍼 패턴을 결정하는 것;
비용 함수를 평가하는 것 -비용 함수는 시뮬레이션된 패턴과 웨이퍼 타겟 레이아웃 간의 차이를 연산함- ; 및
비용 함수가 감소되도록 초기 패터닝 디바이스 패턴을 조정하는 것을 포함하는 방법.
23. 21 항 또는 22 항에 있어서, 패터닝 공정의 캘리브레이션된 공정 모델은 역 리소그래피 공정의 시뮬레이션으로부터 패터닝 디바이스 패턴 및 노광된 웨이퍼에 관한 웨이퍼 데이터에 기초하여 캘리브레이션되는 방법.
24. 21 항 내지 23 항 중 어느 하나에 있어서, 웨이퍼 데이터는 임계 치수, 피처의 윤곽, 및/또는 공정 윈도우를 포함하는 웨이퍼 상에 프린트된 피처와 관련된 측정들을 포함하는 방법.
25. 21 항에 있어서, 초기 패터닝 디바이스 패턴은 초기 패터닝 디바이스 패턴에 대한 조정을 필요로 하지 않는 최종 패터닝 디바이스 레이아웃인 방법.
본 명세서에 개시된 개념들은 서브 파장 피처들을 이미징하는 여하한의 일반적인 이미징 시스템을 시뮬레이션하거나 수학적으로 모델링할 수 있으며, 특히 점점 더 짧은 파장들을 생성할 수 있는 신흥 이미징 기술들로 유용할 수 있다. 이미 사용중인 신흥 기술들로는 ArF 레이저를 사용하여 193 nm의 파장을 생성하고, 심지어 플루오린 레이저를 사용하여 157 nm의 파장도 생성할 수 있는 EUV(극자외), DUV 리소그래피를 포함한다. 또한, EUV 리소그래피가 이 범위 내의 광자들을 생성하기 위해 고에너지 전자로 재료(고체 또는 플라즈마)를 가격(hit)하거나, 싱크로트론(synchrotron)을 이용함으로써 20 내지 5 nm 범위 내의 파장들을 생성할 수 있다.
본 명세서에 개시된 개념들은 실리콘 웨이퍼와 같은 기판 상에 이미징하기 위해 사용될 수 있지만, 개시된 개념들은 여하한 타입의 리소그래피 이미징 시스템들, 예를 들어 실리콘 웨이퍼들 이외의 기판들 상에 이미징하는 데 사용되는 것들로 사용될 수도 있다는 것을 이해하여야 한다.
상기 서술내용은 예시를 위한 것이지, 제한하려는 것이 아니다. 따라서, 당업자라면 아래에 설명되는 청구항들의 범위를 벗어나지 않고 서술된 바와 같이 변형예가 행해질 수도 있음을 이해할 것이다.
Claims (14)
- 패터닝 공정의 공정 모델을 캘리브레이션하는 방법으로서,
웨이퍼 타겟 레이아웃에 기초하여 패터닝 디바이스 패턴을 예측하는 역(inverse) 리소그래피 공정의 시뮬레이션으로부터 패터닝 디바이스 패턴을 얻는 단계 - 상기 패터닝 디바이스 패턴은 웨이퍼 타겟 레이아웃을 형성할 목적으로 리소그래피 장치로부터 웨이퍼로 전사되도록 구성됨 - ;
프로세서를 통해, 상기 패터닝 디바이스 패턴을 사용하여 노광된 웨이퍼에 대응하는 웨이퍼 데이터를 수신하는 단계; 및
상기 프로세서를 통해, 상기 노광된 웨이퍼에 관한 웨이퍼 데이터 및 상기 패터닝 디바이스 패턴에 기초하여 상기 패터닝 공정의 공정 모델을 캘리브레이션하는 단계를 포함하는 방법. - 제 1 항에 있어서,
상기 공정 모델을 캘리브레이션하는 단계는 반복적인 프로세스이고, 반복은:
상기 웨이퍼 데이터 및 상기 패터닝 디바이스 패턴에 기초하여 상기 공정 모델의 모델 파라미터들의 값들을 결정하는 것; 및
상기 공정 모델의 제 1 비용 함수가 개선될 때까지 상기 모델 파라미터들의 값들을 조정하는 것을 포함하는 방법. - 제 2 항에 있어서,
상기 제 1 비용 함수는 상기 웨이퍼 데이터와 캘리브레이션된 공정 모델로부터 얻어지는 예측된 패턴 간의 차이인 방법. - 제 3 항에 있어서,
상기 차이는 피처(feature)의 윤곽, 임계 치수 또는 공정 윈도우(process window)를 포함하는 상기 패터닝 공정의 성능 파라미터의 관점에서 측정되는 방법. - 제 1 항에 있어서,
역 리소그래피 공정의 시뮬레이션은:
상기 패터닝 디바이스 패턴으로부터 마스크 이미지를 예측하도록 구성되는 마스크 모델;
상기 패터닝 디바이스 패턴에 대응하는 에어리얼 이미지를 예측하도록 구성되는 광학 모델;
상기 패터닝 디바이스 패턴에 대응하는 레지스트 이미지를 예측하도록 구성되는 레지스트 모델 또는
상기 패터닝 디바이스 패턴에 대응하는 에칭 이미지를 예측하도록 구성되는 에칭 모델의 시뮬레이션을 수반하는 방법. - 제 1 항에 있어서,
상기 역 리소그래피 공정의 시뮬레이션은 반복적인 프로세스이고, 반복은:
초기 패터닝 디바이스 패턴을 얻는 것;
상기 공정 모델의 시뮬레이션을 통해, 상기 초기 패터닝 디바이스 패턴에 기초하여 상기 웨이퍼 상의 시뮬레이션된 웨이퍼 패턴을 결정하는 것;
제 2 비용 함수를 평가하는 것 -상기 제 2 비용 함수는 시뮬레이션된 패턴과 상기 웨이퍼 타겟 레이아웃 간의 차이를 연산함- ; 및
상기 제 2 비용 함수가 감소되도록 상기 초기 패터닝 디바이스 패턴을 조정하는 것을 포함하는 방법. - 제 1 항에 있어서,
상기 웨이퍼 데이터는 임계 치수, 피처의 윤곽 또는 공정 윈도우를 포함하는 상기 웨이퍼 상에 프린트된 피처와 관련된 측정들을 포함하는 방법. - 제 1 항에 있어서,
측정들은 e-빔 검사 장치 또는 광학 검사 장치로부터 얻어지는 상기 노광된 웨이퍼의 이미지에 기초하는 방법. - 제 8 항에 있어서,
상기 e-빔 검사 장치는 스캐닝 전자 현미경인 방법. - 제 1 항에 있어서,
상기 웨이퍼 타겟 레이아웃은 상기 패터닝 공정을 거친 웨이퍼 상에 프린트될 디자인 레이아웃에 대응하는 패턴을 포함하는 방법. - 제 1 항에 있어서,
상기 공정 모델은 마스크 모델, 광학 모델, 레지스트 모델 또는 에칭 모델인 방법. - 제 1 항에 있어서,
상기 공정 모델은 물리 기반 모델 또는 기계 학습 모델인 방법. - 제 12 항에 있어서,
상기 기계 학습 모델은 컨볼루션 뉴럴 네트워크(convolutional neural network)인 방법. - 비-일시적(non-transitory) 컴퓨터 판독가능한 매체에 저장된 컴퓨터 프로그램으로서,
상기 컴퓨터 프로그램은 명령어들을 포함하고, 상기 명령어들은 컴퓨터에 의해 실행될 때, 제 1 항 내지 제 13 항 중 어느 한 항의 방법을 구현하는 컴퓨터 프로그램.
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