KR20230141336A - 보유 시간 및 센싱 마진을 개선한 dram 소자 - Google Patents

보유 시간 및 센싱 마진을 개선한 dram 소자 Download PDF

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김태환
석찬희
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Abstract

보유 시간 및 센싱 마진을 개선한 DRAM 소자가 개시된다. 일 실시예에 따르면, DRAM 소자는 기판의 상부에 이격된 채 순차적으로 배치되는 저장 게이트 및 제어 게이트; 및 상기 기판에 연결된 채 상기 저장 게이트 및 상기 제어 게이트를 관통하며 수직 방향으로 연장 형성되는 수직 채널 영역-상기 수직 채널 영역의 상단부에는 소스 영역이 형성되고 상기 수직 채널 영역의 하단부에는 드레인 영역이 형성됨-을 포함할 수 있다.

Description

보유 시간 및 센싱 마진을 개선한 DRAM 소자{DYNAMIC RANDOM ACCESS MEMORY DEVICE WITH IMPOVED RETENTION TIME AND SENSING MARGIN}
아래의 실시예들은 DRAM(Dynamic random access memory) 소자에 관한 것으로, 보유 시간 및 센싱 마진을 개선한 DRAM 소자에 대한 기술이다.
현재 DRAM에서는 칩 단가를 줄이고 메모리 동작 속도를 높이기 위해 셀 평면적이 작아지면서, 트랜지스터의 단채널 효과에 의한 누설 전류 증가로 인해 리텐션 특성이 악화되고 있다. 또한, 센싱 윈도우(Sensing window)를 늘리기 위한 방법으로 셀 커패시턴스(Cell capacitance) 값을 높이기 위해 커패시터(Capacitor)의 종횡비를 높여 면적을 늘리거나 유전상수가 큰 물질로 커패시터의 유전막을 만들게 되는데, 높은 종횡비 구조 개발 및 유전막 물질 개발이 여러 공정 상의 문제로 인해 한계를 맞이하고 있다.
이에, 기존 1트랜지스터-1커패시터(1T-1C) DRAM의 이러한 한계를 극복하기 위한 구조로, 커패시터를 필요로 하지 않는 단일 트랜지스터만으로 동작 가능한 1T 구조 기반의 커패시터가 없는 DRAM(1T-DRAM)이 제안되었다. 1T-DRAM은 NMOSFET(N-channel metal-oxide-semiconductor field effect transistor)인 경우, P형 부유 바디(Floating body) 내에 정공(Hole)을 저장시켜 메모리 동작을 구현하기 때문에, 전하 저장을 위한 별도의 커패시터가 필요하지 않아 셀 평면적을 6F2 이하로 줄일 수 있다는 장점을 지닌다.
그러나 기존의 1T-DRAM은 보유 시간(RT; Retention time)이 감소되는 문제점을 갖는다.
따라서, 아래의 실시예들은 기존의 DRAM 소자가 갖는 문제점을 해결하는 기술을 제안하고자 한다.
일 실시예들은 저장 게이트 및 제어 게이트를 관통하며 수직 방향으로 연장 형성되는 수직 채널 영역을 포함하는 구조를 통해, 소형화를 도모하는 동시에 보유 시간(RT; Retention time) 및 센싱 마진(SM; Sensing margin)을 개선한 DRAM 소자를 제안하고자 한다.
일 실시예에 따르면, 보유 시간 및 센싱 마진을 개선한 DRAM 소자는, 기판의 상부에 이격된 채 순차적으로 배치되는 저장 게이트 및 제어 게이트; 및 상기 기판에 연결된 채 상기 저장 게이트 및 상기 제어 게이트를 관통하며 수직 방향으로 연장 형성되는 수직 채널 영역-상기 수직 채널 영역의 상단부에는 소스 영역이 형성되고 상기 수직 채널 영역의 하단부에는 드레인 영역이 형성됨-을 포함할 수 있다.
일 측면에 따르면, 상기 DRAM 소자는, 상기 소스 영역에 인가되는 양의 값인 제1 전압 및 상기 제어 게이트에 인가되는 음의 값인 제2 전압에 응답하여, 상기 수직 채널 영역 중 상기 저장 게이트에 대응하는 저장 영역으로의 정공 드리프트 확산을 통해 정공을 축적함으로써 제1 데이터 값에 대한 쓰기 동작을 수행할 수 있다.
다른 일 측면에 따르면, 상기 DRAM 소자는, 상기 소스 영역에 인가되는 양의 값인 접지 전압 및 상기 제어 게이트에 인가되는 음의 값인 제2 전압에 응답하여, 상기 저장 영역에 축적된 정공을 제거함으로써 제2 데이터 값에 대한 쓰기 동작을 수행할 수 있다.
또 다른 일 측면에 따르면, 상기 DRAM 소자는, 상기 소스 영역에 인가되는 양의 값인 제3 전압 및 상기 제어 게이트에 인가되는 양의 값인 제4 전압에 응답하여, 상기 제1 데이터 값 또는 제2 데이터 값에 대한 홀드 동작을 수행할 수 있다.
또 다른 일 측면에 따르면, 상기 DRAM 소자는, 상기 소스 영역에 인가되는 접지 전압 및 상기 제어 게이트에 인가되는 음의 값인 제5 전압에 응답하여, 상기 저장 영역에 축적된 정공을 상기 소스 영역에 연결된 비트 라인으로 이동시킴으로써, 상기 제1 데이터 값 또는 제2 데이터 값에 대한 판독 동작을 수행할 수 있다.
일 실시예들은 저장 게이트 및 제어 게이트를 관통하며 수직 방향으로 연장 형성되는 수직 채널 영역을 포함하는 구조를 갖는 DRAM 소자를 제안함으로써, 소형화를 도모하는 동시에 보유 시간 및 센싱 마진을 개선하는 기술적 효과를 달성할 수 있다.
도 1은 일 실시예에 따른 DRAM 소자를 도시한 사시도이다.
도 2a 내지 2b는 일 실시예에 따른 DRAM 소자를 도시한 측면 단면도이다.
도 3a는 일 실시예에 따른 DRAM 소자의 쓰기 동작 및 홀드 동작 중 밴드 에너지의 변화를 나타낸 도면이다.
도 3b는 일 실시예에 따른 DRAM 소자의 쓰기 동작 및 홀드 동작 중 저장 영역의 정공 농도의 변화를 나타낸 도면이다.
도 3c는 일 실시예에 따른 DRAM 소자의 판독 동작 중 밴드 에너지의 변화를 나타낸 도면이다.
도 3d는 일 실시예에 따른 DRAM 소자의 센싱 마진을 설명하기 위한 도면이다.
도 4는 일 실시예에 따른 DRAM 소자의 홀드 동작 시 소스 영역(S)에 인가되는 전압별 보유 시간과 제어 게이트(CG)에 인가되는 전압 사이의 관계를 설명하기 위한 도면이다.
이하, 본 발명의 실시예를 첨부된 도면을 참조하여 상세하게 설명한다. 그러나 본 발명이 실시예들에 의해 제한되거나 한정되는 것은 아니다. 또한, 각 도면에 제시된 동일한 참조 부호는 동일한 부재를 나타낸다.
또한, 본 명세서에서 사용되는 용어(Terminology)들은 본 발명의 바람직한 실시예를 적절히 표현하기 위해 사용된 용어들로서, 이는 시청자, 운용자의 의도 또는 본 발명이 속하는 분야의 관례 등에 따라 달라질 수 있다. 따라서, 본 용어들에 대한 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다. 예컨대, 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 또한, 본 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
또한, 본 발명의 다양한 실시 예는 서로 다르지만 상호 배타적일 필요는 없음이 이해되어야 한다. 예를 들어, 여기에 기재되어 있는 특정 형상, 구조 및 특성은 일 실시예에 관련하여 본 발명의 기술적 사상 및 범위를 벗어나지 않으면서 다른 실시 예로 구현될 수 있다. 또한, 제시된 각각의 실시예 범주에서 개별 구성요소의 위치, 배치, 또는 구성은 본 발명의 기술적 사상 및 범위를 벗어나지 않으면서 변경될 수 있음이 이해되어야 한다.
도 1은 일 실시예에 따른 DRAM 소자를 도시한 사시도이고, 도 2a 내지 2b는 일 실시예에 따른 DRAM 소자를 도시한 측면 단면도이다.
도 1, 2a 및 2b를 참조하면, 일 실시예에 따른 DRAM 소자는, 기판(SUB; Substrate), 기판(SUB)의 상부에 이격된 채 순차적으로 배치되는 저장 게이트(SG; Storage gate) 및 제어 게이트(CG; Control gate)와, 기판(SUB)에 연결된 채 저장 게이트(SG) 및 제어 게이트(CG)를 관통하며 수직 방향으로 연장 형성되는 수직 채널 영역(VCH; Vertical channel)을 포함할 수 있다.
기판(SUB)은, 실리콘 기판, 실리콘-게르마늄 기판, 게르마늄 기판 또는 단결정(Monocrystalline) 실리콘 기판에 성장된 단결정 에피택시얼 층(Epitaxial layer) 등의 반도체 기판일 수 있다. 이러한 기판(SUB)에는 도전형 불순물(예컨대, P형의 불순물 또는 N형의 불순물)이 도핑될 수 있다.
저장 게이트(SG) 및 제어 게이트(CG) 각각은, 수직 채널 영역(VCH) 중 저장 게이트(SG)에 대응하는 저장 영역에 정공이 축적되거나 제거되도록 수직 채널 영역(VCH)으로 전압을 인가하는 전극으로 사용되는 구성부로서, 도전성 물질(예컨대, 도핑된 반도체(ex, 도핑된 실리콘 등), 금속(ex, W(텅스텐), Cu(구리), Al(알루미늄), Ti(티타늄), Ta(탄탈륨), Mo(몰리브덴), Ru(루테늄), Au(금) 등) 또는 도전성 금속질화물(ex, 질화티타늄, 질화탄탈늄 등) 등에서 선택된 적어도 하나를 포함하는 도전성 물질)로 형성될 수 있다. 보다 상세하게, 저장 게이트(SG)는 전위를 만들어 보존하는데 사용되며, 제어 게이트(SG)는 수직 채널 영역(VCH) 중 저장 게이트(SG)에 대응하는 저장 영역에 정공이 축적되거나 제거되도록 정공 드리프트 확산 전류를 조절하는데 사용될 수 있다.
이 때, 저장 게이트(SG) 및 제어 게이트(CG)는, 저장 게이트(SG)의 길이(LSG; Length of SG), 제어 게이트(CG)의 길이(LCG; Length of CG)가 100nm가 되도록 형성될 수 있으며, 저장 게이트(SG) 제어 게이트(CG) 사이의 간격(수직 채널 영역(VCH) 중 비동기 채널 영역의 길이(LSPC; Length of ungated channel))이 50nm가 되도록 형성될 수 있다.
또한, 저장 게이트(SG) 및 제어 게이트(CG)의 일함수는 각각 4.2eV 및 4.9eV일 수 있다.
수직 채널 영역(VCH)은, 저장 게이트(SG) 및 제어 게이트(CG)를 관통하도록 기판(SUB)으로부터 수직 방향으로 연장 형성될 수 있다. 예를 들어, 수직 채널 영역(VCH)은 기판(SUB)을 형성하는 물질과 동일한 물질로 원 기둥의 형태로 10nm의 두께를 갖도록 연장 형성될 수 있다.
여기서, 수직 채널 영역(VCH)의 상단부에는 소스 영역(S; Source)이 형성되고 수직 채널 영역(VCH)의 하단부에는 드레인 영역(D; Drain)이 형성될 수 있다. 따라서, 수직 채널 영역(VCH)은 p+의 불순물이 1×1020cm-3의 농도로 도핑된 소스 영역(S), n+의 불순물이 1×1020cm-3의 농도로 도핑된 드레인 영역(D)과, 소스 영역(S) 및 드레인 영역(D) 사이의 고유 채널을 포함하는 p+/i/n+의 구조를 가질 수 있다.
또한, 드레인(D)의 상부에는 비트 라인(BL; Bit line)이 연결되며 배치될 수 있다.
수직 채널 영역(VCH)과 저장 게이트(SG) 및 제어 게이트(CG) 사이에는 게이트 산화막(GO; Gate oxide layer)이 개재될 수 있다. 일례로, 게이트 산화막(GO)은, 산화 실리콘(Silicon oxide)막, 산화 알루미늄(Aluminum oxide)막, 산화 하프늄(Hafnium oxide)막, 실리콘이 도핑된 산화 하프늄(Si:HfO2)막, 알루미늄이 도핑된 산화 하프늄(Al:HfO2)막, 란타늄이 도핑된 산화 하프늄(La:HfO2)막, 이트륨이 도핑된 산화 하프늄(Y:HfO2)막, 스트론튬이 도핑된 산화하프늄(Sr:HfO2)막, 산질화 하프늄(Hafnium oxynitride)막, 산화 아연(Zinc oxide)막, 란타늄 산화(Lanthanum oxide)막, 및 하프늄 실리콘 산화(Hafnium silicon oxide)막 또는 하프늄 지르코늄 산화(Harfnium zirconium oxide)막 중 적어도 하나의 물질로 3nm의 두께를 갖도록 형성될 수 있다.
일 실시예에 따른 DRAM 소자는 설명된 구조를 통해, 4F2의 셀 크기를 가질 수 있어 소형화가 가능한 기술적 효과를 달성할 수 있다.
또한, 일 실시예에 따른 DRAM 소자는 설명된 구조를 기반으로 쓰기 동작, 홀드 동작 및 판독 동작을 수행함으로써, 보유 시간 및 센싱 마진을 개선하는 기술적 효과를 달성할 수 있다. 이에 대한 상세한 설명은 아래에서 기재하기로 한다.
도 3a는 일 실시예에 따른 DRAM 소자의 쓰기 동작 및 홀드 동작 중 밴드 에너지의 변화를 나타낸 도면이고, 도 3b는 일 실시예에 따른 DRAM 소자의 쓰기 동작 및 홀드 동작 중 저장 영역의 정공 농도의 변화를 나타낸 도면이며, 도 3c는 일 실시예에 따른 DRAM 소자의 판독 동작 중 밴드 에너지의 변화를 나타낸 도면이고, 도 3d는 일 실시예에 따른 DRAM 소자의 센싱 마진을 설명하기 위한 도면이다.
도 1, 2a 및 2b를 참조하여 상술된 DRAM 소자는, 아래의 표 1과 같은 전압 조건 아래 쓰기 동작, 홀드 동작 및 판독 동작을 수행할 수 있다.
동작 VCG[V] VSG[V] VS[V] VD[V] 시간[ns]
쓰기 "1" -2.0 -0.7 0.9 0.3 1
쓰기 "0" -2.0 -0.7 0 0.3 1
홀드 0.5 -0.7 0.5 0.3 -
판독 -1.0 -0.7 0 0.3 10
이하, 소스 영역(S)에 인가되는 전압 VS는 소스 영역(S)과 연결된 비트 라인(BL)에 인가되는 전압을 의미한다.쓰기 동작은 정공 드리프트 확산 메커니즘을 이용하기 때문에, 매우 빠른 속도로 수행될 수 있다. 일례로, 쓰기 동작은 1ns의 동작 속도를 가질 수 있다.
쓰기 동작에 대해 예를 들면, DRAM 소자는 소스 영역(S)에 인가되는 양의 값인 제1 전압(예컨대, VS=0.9V) 및 제어 게이트(CG)에 인가되는 음의 값인 제2 전압(예컨대, VCG=-2.0V)에 응답하여, 도 3a 및 3b에 도시된 바와 같이 수직 채널 영역(VCH) 중 저장 게이트(SG)에 대응하는 저장 영역으로의 정공 드리프트 확산을 통해 정공을 축적함으로써 제1 데이터 값(예컨대, "1")에 대한 쓰기 동작을 수행할 수 있다.
다른 예를 들면, DRAM 소자는 소스 영역(S)에 인가되는 양의 값인 접지 전압(예컨대, VS=0V) 및 제어 게이트(CG)에 인가되는 음의 값인 제2 전압(예컨대, VCG=-2.0V)에 응답하여, 도 3a 및 3b에 도시된 바와 같이 저장 영역에 축적된 정공을 제거함으로써 제2 데이터 값(예컨대, "0")에 대한 쓰기 동작을 수행할 수 있다.
홀드 동작에 대해 예를 들면, DRAM 소자는 도 3a 및 3b에 도시된 바와 같이 저장 영역에 축적된 정공을 유지하기 위해 소스 영역(S)에 인가되는 양의 값인 제3 전압(예컨대, VS=0.5V) 및 제어 게이트(CG)에 인가되는 양의 값인 제4 전압(VCG=0.5V)에 응답하여, 제1 데이터 값(예컨대, "1") 또는 제2 데이터 값(예컨대, "0")에 대한 홀드 동작을 수행할 수 있다. 보다 구체적인 예를 들면, DRAM 소자는 제1 데이터 값(예컨대, "1")에 대한 홀드 동작 시 정공을 저장 영역에 홀드시키며, 제2 데이터 값(예컨대, "0")에 대한 홀드 동작 시 정공을 소스 영역(S)과 연결된 비트 라인(BL)으로 이동시킬 수 있다.
전술된 쓰기 동작에서 홀드 동작으로 이동될 때 바이어스의 변동은 저장 영역의 에너지 대역에는 영향을 미치지 않는다.
판독 동작은 도 3c에 도시된 바와 같이 제어 게이트(CG)에 인가되는 음의 값인 제5 전압(예컨대, VCG=-1.0V)에 따라 저장 영역에 축적된 정공이 소스 영역(S)에 연결된 비트 라인(BL)으로 이동되는 정공 드리프트 확산 메커니즘을 기반으로 한다.
판독 동작에 대해 예를 들면, DRAM 소자는 소스 영역(S)에 인가되는 접지 전압(예컨대, VS=0V) 및 제어 게이트(CG)에 인가되는 음의 값인 제5 전압(예컨대, VCG=-1.0V)에 응답하여, 저장 영역에 축적된 정공을 소스 영역(S)에 연결된 비트 라인(BL)으로 이동시킴으로써, 제1 데이터 값(예컨대, "1") 또는 제2 데이터 값(예컨대, "0")에 대한 판독 동작을 수행할 수 있다.
10ns의 동작 속도로 수행되는 판독 동작을 통해 저장 영역의 상태가 나타내는 제1 데이터(예컨대, "1")의 정공 밀도가 감소될 수 있으며, 제1 데이터(예컨대, "1")의 상태를 갖는 경우 저장 영역에 축적된 정공은 제2 데이터(예컨대, "0")의 상태를 갖는 경우에 비해 더 높은 비트 라인(BL)의 전류를 야기한다. 반면, 비트 라인(BL)의 전류에 기여할 수 있는 저장 영역의 정공이 거의 없기 때문에, 제2 데이터(예컨대, "0")의 상태를 갖는 경우의 전류는 제1 데이터(예컨대, "1")의 상태를 갖는 경우에 비해 극히 작은 값을 가질 수 있다. 따라서, 제1 데이터(예컨대, "1") 및 제2 데이터(예컨대, "0")의 판독 전류의 비율은 센싱 마진으로서 도 3d와 같이 102보다 큰 것을 알 수 있다.
도 4는 일 실시예에 따른 DRAM 소자의 홀드 동작 시 소스 영역(S)에 인가되는 전압별 보유 시간과 제어 게이트(CG)에 인가되는 전압 사이의 관계를 설명하기 위한 도면이다.
도 4를 참조하면, 일 실시예에 따른 DRAM 소자에서는, 제어 게이트(CG)에 인가되는 전압(VCG)이 0.5V이고 소스 영역(S)과 연결되는 비트 라인(BL)에 인가되는 전압(VS)이 0.5V 및 0.9V인 경우에 보유 시간(RT)이 최대화되는 것을 알 수 있다.
그러나 비트 라인(BL)에 인가되는 전압(VS)이 0.9V인 경우 상대적으로 제어 게이트(CG)에 작은 값의 전압이 인가되면, 제2 데이터 값(예컨대, "0")의 홀드가 실패할 수 있다.
따라서, 일 실시예에 따른 DRAM 소자는 제어 게이트(CG)에 0.5V의 전압(VCG)을 인가하고 소스 영역(S)과 연결되는 비트 라인(BL)에 0.5V의 전압(VS)을 인가하는 홀드 동작을 수행함으로써, 보유 시간을 최대화할 수 있다.
이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.
그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.

Claims (5)

  1. 보유 시간 및 센싱 마진을 개선한 DRAM 소자에 있어서,
    기판의 상부에 이격된 채 순차적으로 배치되는 저장 게이트 및 제어 게이트; 및
    상기 기판에 연결된 채 상기 저장 게이트 및 상기 제어 게이트를 관통하며 수직 방향으로 연장 형성되는 수직 채널 영역-상기 수직 채널 영역의 상단부에는 소스 영역이 형성되고 상기 수직 채널 영역의 하단부에는 드레인 영역이 형성됨-
    을 포함하는 DRAM 소자.
  2. 제1항에 있어서,
    상기 DRAM 소자는,
    상기 소스 영역에 인가되는 양의 값인 제1 전압 및 상기 제어 게이트에 인가되는 음의 값인 제2 전압에 응답하여, 상기 수직 채널 영역 중 상기 저장 게이트에 대응하는 저장 영역으로의 정공 드리프트 확산을 통해 정공을 축적함으로써 제1 데이터 값에 대한 쓰기 동작을 수행하는 DRAM 소자.
  3. 제2항에 있어서,
    상기 DRAM 소자는,
    상기 소스 영역에 인가되는 양의 값인 접지 전압 및 상기 제어 게이트에 인가되는 음의 값인 제2 전압에 응답하여, 상기 저장 영역에 축적된 정공을 제거함으로써 제2 데이터 값에 대한 쓰기 동작을 수행하는 DRAM 소자.
  4. 제3항에 있어서,
    상기 DRAM 소자는,
    상기 소스 영역에 인가되는 양의 값인 제3 전압 및 상기 제어 게이트에 인가되는 양의 값인 제4 전압에 응답하여, 상기 제1 데이터 값 또는 제2 데이터 값에 대한 홀드 동작을 수행하는 DRAM 소자.
  5. 제3항에 있어서,
    상기 DRAM 소자는,
    상기 소스 영역에 인가되는 접지 전압 및 상기 제어 게이트에 인가되는 음의 값인 제5 전압에 응답하여, 상기 저장 영역에 축적된 정공을 상기 소스 영역에 연결된 비트 라인으로 이동시킴으로써, 상기 제1 데이터 값 또는 제2 데이터 값에 대한 판독 동작을 수행하는 DRAM 소자.
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