KR20230138281A - Non-volatile random access storage, operating method thereof and manufacturing method thereof - Google Patents
Non-volatile random access storage, operating method thereof and manufacturing method thereof Download PDFInfo
- Publication number
- KR20230138281A KR20230138281A KR1020220036140A KR20220036140A KR20230138281A KR 20230138281 A KR20230138281 A KR 20230138281A KR 1020220036140 A KR1020220036140 A KR 1020220036140A KR 20220036140 A KR20220036140 A KR 20220036140A KR 20230138281 A KR20230138281 A KR 20230138281A
- Authority
- KR
- South Korea
- Prior art keywords
- pattern
- vertical channel
- random access
- volatile random
- vertical
- Prior art date
Links
- 238000003860 storage Methods 0.000 title claims abstract description 122
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 30
- 238000011017 operating method Methods 0.000 title description 2
- 239000000758 substrate Substances 0.000 claims abstract description 71
- 238000013500 data storage Methods 0.000 claims abstract description 69
- 238000000034 method Methods 0.000 claims abstract description 37
- 230000000149 penetrating effect Effects 0.000 claims abstract description 12
- 239000000463 material Substances 0.000 claims description 35
- 230000010287 polarization Effects 0.000 claims description 33
- 239000004065 semiconductor Substances 0.000 claims description 32
- 239000011229 interlayer Substances 0.000 claims description 23
- 238000005530 etching Methods 0.000 claims description 12
- 239000010410 layer Substances 0.000 description 16
- 239000012535 impurity Substances 0.000 description 11
- 239000010936 titanium Substances 0.000 description 11
- 239000010949 copper Substances 0.000 description 8
- 238000010586 diagram Methods 0.000 description 8
- 239000010931 gold Substances 0.000 description 8
- 230000010354 integration Effects 0.000 description 7
- 239000004020 conductor Substances 0.000 description 6
- 229910052719 titanium Inorganic materials 0.000 description 6
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 5
- 239000007769 metal material Substances 0.000 description 5
- 229910052750 molybdenum Inorganic materials 0.000 description 5
- 239000011733 molybdenum Substances 0.000 description 5
- 229910052707 ruthenium Inorganic materials 0.000 description 5
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 4
- KJTLSVCANCCWHF-UHFFFAOYSA-N Ruthenium Chemical compound [Ru] KJTLSVCANCCWHF-UHFFFAOYSA-N 0.000 description 4
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 4
- 229910052802 copper Inorganic materials 0.000 description 4
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 4
- 229910052737 gold Inorganic materials 0.000 description 4
- 229910052751 metal Inorganic materials 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 229910052715 tantalum Inorganic materials 0.000 description 4
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 4
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 4
- 229910052721 tungsten Inorganic materials 0.000 description 4
- 239000010937 tungsten Substances 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 2
- JRPBQTZRNDNNOP-UHFFFAOYSA-N barium titanate Chemical compound [Ba+2].[Ba+2].[O-][Ti]([O-])([O-])[O-] JRPBQTZRNDNNOP-UHFFFAOYSA-N 0.000 description 2
- 229910002113 barium titanate Inorganic materials 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- -1 etc.) Substances 0.000 description 2
- 229910052732 germanium Inorganic materials 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- 229910052746 lanthanum Inorganic materials 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 2
- 229910015711 MoOx Inorganic materials 0.000 description 1
- 239000002033 PVDF binder Substances 0.000 description 1
- 229920001166 Poly(vinylidene fluoride-co-trifluoroethylene) Polymers 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- 229910007667 ZnOx Inorganic materials 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 229910052738 indium Inorganic materials 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910000476 molybdenum oxide Inorganic materials 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- PQQKPALAQIIWST-UHFFFAOYSA-N oxomolybdenum Chemical compound [Mo]=O PQQKPALAQIIWST-UHFFFAOYSA-N 0.000 description 1
- 229920002981 polyvinylidene fluoride Polymers 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 229910052711 selenium Inorganic materials 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
- 229910052725 zinc Inorganic materials 0.000 description 1
- 229910052726 zirconium Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B51/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors
- H10B51/40—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors characterised by the peripheral circuit region
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
- G11C11/225—Auxiliary circuits
- G11C11/2253—Address circuits or decoders
- G11C11/2257—Word-line or row circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
- G11C11/225—Auxiliary circuits
- G11C11/2273—Reading or sensing circuits or methods
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B51/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors
- H10B51/20—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors characterised by the three-dimensional arrangements, e.g. with cells on different height levels
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B51/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors
- H10B51/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors characterised by the memory core region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B51/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors
- H10B51/50—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors characterised by the boundary region between the core and peripheral circuit regions
Abstract
비휘발성 랜덤 액세스 스토리지, 그 동작 방법 및 그 제조 방법이 개시된다. 일 실시예에 따르면, 비휘발성 랜덤 액세스 스토리지는 기판 상 수평 방향으로 연장 형성된 채 수직 방향으로 이격되며 적층된 워드 라인들; 및 상기 워드 라인들을 관통하며 상기 수직 방향으로 연장 형성되는 수직 채널 구조체들-상기 수직 채널 구조체들 각각은 상기 수직 방향으로 연장 형성되는 수직 채널 패턴, 상기 수직 채널 패턴의 외측벽을 덮으며 형성되는 강유전체 기반의 데이터 저장 패턴, 상기 수직 채널 패턴의 내측벽을 덮으며 상기 수직 방향으로 연장 형성되는 스위칭 패턴 및 상기 스위칭 패턴의 내측벽을 덮으며 형성되는 셀렉터 게이트를 포함하고, 상기 데이터 저장 패턴 및 상기 수직 채널 패턴은 상기 워드 라인들에 대응하는 메모리 셀들을 구성함-을 포함할 수 있다.Non-volatile random access storage, a method of operating the same, and a method of manufacturing the same are disclosed. According to one embodiment, the non-volatile random access storage includes word lines that extend in the horizontal direction on a substrate and are spaced apart in the vertical direction and are stacked; and vertical channel structures penetrating the word lines and extending in the vertical direction - each of the vertical channel structures includes a vertical channel pattern extending in the vertical direction, and a ferroelectric base covering an outer wall of the vertical channel pattern. A data storage pattern, a switching pattern extending in the vertical direction and covering an inner wall of the vertical channel pattern, and a selector gate covering an inner wall of the switching pattern, the data storage pattern and the vertical channel. The pattern may include configuring memory cells corresponding to the word lines.
Description
아래의 실시예들은 비휘발성 랜덤 액세스 스토리지, 그 동작 방법 및 그 제조 방법에 관한 기술이다.The following embodiments are technologies related to non-volatile random access storage, its operation method, and its manufacturing method.
DRAM은 랜덤 액세스(Random Access)가 가능하여 초고속 동작이 가능하나, 휘발성이며 집적화가 힘든 단점을 갖는다.DRAM is capable of random access, enabling ultra-high-speed operation, but has the disadvantage of being volatile and difficult to integrate.
반면, 3차원 NAND는 고집적화가 가능하나, 랜덤 액세스가 불가능하여 저속 동작을 하는 단점을 갖는다.On the other hand, 3D NAND is capable of high integration, but has the disadvantage of low-speed operation because random access is not possible.
이에, DRAM의 단점과 3차원 NAND의 단점을 극복하기 위한 크로스 포인트 어레이(X-point Array)가 제안되었다.Accordingly, a cross point array (X-point array) was proposed to overcome the shortcomings of DRAM and 3D NAND.
그러나 크로스 포인트 어레이는 랜덤 액세스가 가능하여 3차원 NAND 대비 고속 동작을 하며 고집적화가 가능하나, 고집적화 시 제조 코스트가 급격히 증가되는 단점을 갖는다.However, cross point arrays enable random access, operate at higher speeds than 3D NAND, and enable high integration. However, they have the disadvantage that manufacturing costs increase rapidly during high integration.
따라서, 기존의 DRAM, 3차원 NAND 및 크로스 포인트가 갖는 단점을 극복하기 위한 새로운 비휘발성 랜덤 액세스 스토리지가 제안될 필요가 있다.Therefore, there is a need to propose a new non-volatile random access storage to overcome the shortcomings of existing DRAM, 3D NAND, and cross point.
일 실시예들은 고집적화를 가능하게 하고 고집적화 시 제조 코스트가 급격히 증가되는 것을 방지하며 판독 동작 시 랜덤 액세스를 통해 초고속 동작을 가능하게 하고자, 수평 방향으로 연장 형성된 채 수직 방향으로 이격되며 적층된 워드 라인들 및 워드 라인들을 수직 방향으로 관통하여 연장 형성되는 수직 채널 구조체들을 포함하는 구조에서 분극 상태에 따라 전류를 선택적으로 흐르게 하는 FTJ(Ferroelectric Tunnel Junction) 특성을 갖는 강유전체 물질로 데이터 저장 패턴을 형성하는 비휘발성 랜덤 액세스 스토리지를 제안한다.In one embodiment, word lines are stacked while extending in the horizontal direction and spaced apart in the vertical direction in order to enable high integration, prevent a rapid increase in manufacturing cost during high integration, and enable ultra-high-speed operation through random access during a read operation. and a non-volatile material that forms a data storage pattern using a ferroelectric material with FTJ (Ferroelectric Tunnel Junction) characteristics that allows current to selectively flow depending on the polarization state in a structure including vertical channel structures extending through the word lines in the vertical direction. We propose random access storage.
이 때, 일 실시예들은 판독 동작 시 데이터 저장 패턴의 FTJ 특성을 기반으로 워드 라인들을 통해 선택적으로 센싱되는 판독 전류가 인가되는 셀렉터 게이트를 포함하는 구조의 비휘발성 랜덤 액세스 스토리지를 제안한다.At this time, one embodiment proposes a non-volatile random access storage structure including a selector gate to which a read current selectively sensed through word lines is applied based on the FTJ characteristics of the data storage pattern during a read operation.
다만, 본 발명이 해결하고자 하는 기술적 과제들은 상기 과제로 한정되는 것이 아니며, 본 발명의 기술적 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있다.However, the technical problems to be solved by the present invention are not limited to the above problems, and may be expanded in various ways without departing from the technical spirit and scope of the present invention.
일 실시예에 따르면, 비휘발성 랜덤 액세스 스토리지는, 기판 상 수평 방향으로 연장 형성된 채 수직 방향으로 이격되며 적층된 워드 라인들; 및 상기 워드 라인들을 관통하며 상기 수직 방향으로 연장 형성되는 수직 채널 구조체들-상기 수직 채널 구조체들 각각은 상기 수직 방향으로 연장 형성되는 수직 채널 패턴, 상기 수직 채널 패턴의 외측벽을 덮으며 형성되는 강유전체 기반의 데이터 저장 패턴, 상기 수직 채널 패턴의 내측벽을 덮으며 상기 수직 방향으로 연장 형성되는 스위칭 패턴 및 상기 스위칭 패턴의 내측벽을 덮으며 형성되는 셀렉터 게이트를 포함하고, 상기 데이터 저장 패턴 및 상기 수직 채널 패턴은 상기 워드 라인들에 대응하는 메모리 셀들을 구성함-을 포함할 수 있다.According to one embodiment, non-volatile random access storage includes word lines that extend horizontally on a substrate and are spaced apart in the vertical direction and are stacked; and vertical channel structures penetrating the word lines and extending in the vertical direction - each of the vertical channel structures includes a vertical channel pattern extending in the vertical direction, and a ferroelectric base covering an outer wall of the vertical channel pattern. A data storage pattern, a switching pattern extending in the vertical direction and covering an inner wall of the vertical channel pattern, and a selector gate covering an inner wall of the switching pattern, the data storage pattern and the vertical channel. The pattern may include configuring memory cells corresponding to the word lines.
일 측면에 따르면, 상기 데이터 저장 패턴은, 분극 상태에 따라 전류를 선택적으로 흐르게 하는 FTJ(Ferroelectric Tunnel Junction) 특성을 갖는 강유전체 물질로 형성되는 것을 특징으로 할 수 있다.According to one aspect, the data storage pattern may be formed of a ferroelectric material with FTJ (Ferroelectric Tunnel Junction) characteristics that selectively flows current depending on the polarization state.
다른 일 측면에 따르면, 상기 비휘발성 랜덤 액세스 스토리지는, 판독 동작 시 상기 셀렉터 게이트를 통해 인가되는 판독 전류를 상기 워드 라인들에 대응하는 상기 데이터 저장 패턴의 영역들 각각의 분극 상태에 따라 상기 워드 라인들을 통해 선택적으로 센싱하는 것을 특징으로 할 수 있다.According to another aspect, the non-volatile random access storage, during a read operation, directs a read current applied through the selector gate to the word line according to the polarization state of each of the regions of the data storage pattern corresponding to the word lines. It may be characterized by selective sensing through.
또 다른 일 측면에 따르면, 상기 셀렉터 게이트는, 상기 스위칭 패턴의 내측벽을 덮으며 상기 수직 방향으로 연장 형성되는 수직 부분; 및 상기 수직 채널 구조체들 중 동일한 로우(Row) 또는 컬럼(Column)에 위치하는 수직 채널 구조체들을 상기 수평 방향으로 관통하며 연장 형성된 채, 상기 셀렉터 게이트의 수직 부분과 연결되는 수평 부분을 포함하는 것을 특징으로 할 수 있다.According to another aspect, the selector gate includes a vertical portion extending in the vertical direction and covering an inner wall of the switching pattern; and a horizontal portion extending through vertical channel structures located in the same row or column among the vertical channel structures in the horizontal direction and connected to the vertical portion of the selector gate. You can do this.
또 다른 일 측면에 따르면, 상기 셀렉터 게이트의 수평 부분은, 상기 수직 채널 구조체들 중 동일한 로우 또는 컬럼에 위치하는 수직 채널 구조체들에 의해 공유되는 것을 특징으로 할 수 있다.According to another aspect, the horizontal portion of the selector gate may be shared by vertical channel structures located in the same row or column among the vertical channel structures.
또 다른 일 측면에 따르면, 상기 셀렉터 게이트의 수평 부분은, 상기 수직 채널 구조체들 각각의 비트 라인과 평행하거나 직교하는 것을 특징으로 할 수 있다.According to another aspect, the horizontal portion of the selector gate may be parallel or perpendicular to the bit lines of each of the vertical channel structures.
또 다른 일 측면에 따르면, 상기 수직 채널 구조체들 각각은, 상기 셀렉터 게이트의 수평 부분이 상기 수직 채널 패턴과 직접적으로 접촉되지 않도록 하는 절연막을 더 포함하는 것을 특징으로 할 수 있다.According to another aspect, each of the vertical channel structures may further include an insulating film that prevents the horizontal portion of the selector gate from directly contacting the vertical channel pattern.
또 다른 일 측면에 따르면, 상기 셀렉터 게이트의 수평 부분은, 층간 절연막에 의해 상기 워드 라인들과 전기적으로 분리되는 것을 특징으로 할 수 있다.According to another aspect, the horizontal portion of the selector gate may be electrically separated from the word lines by an interlayer insulating film.
일 실시예에 따르면, 기판 상 수평 방향으로 연장 형성된 채 수직 방향으로 이격되며 적층된 워드 라인들; 및 상기 워드 라인들을 관통하며 상기 수직 방향으로 연장 형성되는 수직 채널 구조체들-상기 수직 채널 구조체들 각각은 상기 수직 방향으로 연장 형성되는 수직 채널 패턴, 상기 수직 채널 패턴의 외측벽을 덮으며 형성되는 강유전체 기반의 데이터 저장 패턴, 상기 수직 채널 패턴의 내측벽을 덮으며 상기 수직 방향으로 연장 형성되는 스위칭 패턴 및 상기 스위칭 패턴의 내측벽을 덮으며 형성되는 셀렉터 게이트를 포함하고, 상기 데이터 저장 패턴 및 상기 수직 채널 패턴은 상기 워드 라인들에 대응하는 메모리 셀들을 구성하며, 상기 데이터 저장 패턴은 분극 상태에 따라 전류를 선택적으로 흐르게 하는 FTJ(Ferroelectric Tunnel Junction) 특성을 가짐-을 포함하는 비휘발성 랜덤 액세스 스토리지의 판독 동작 방법은, 상기 셀렉터 게이트를 통해 판독 전류를 인가하는 단계; 및 상기 판독 전류를 상기 워드 라인들에 대응하는 상기 데이터 저장 패턴의 영역들 각각의 분극 상태에 따라 상기 워드 라인들을 통해 선택적으로 센싱하는 단계를 포함할 수 있다.According to one embodiment, word lines are formed to extend in the horizontal direction on the substrate and are stacked while being spaced apart in the vertical direction; and vertical channel structures penetrating the word lines and extending in the vertical direction - each of the vertical channel structures includes a vertical channel pattern extending in the vertical direction, and a ferroelectric base covering an outer wall of the vertical channel pattern. A data storage pattern, a switching pattern extending in the vertical direction and covering an inner wall of the vertical channel pattern, and a selector gate covering an inner wall of the switching pattern, the data storage pattern and the vertical channel. The pattern constitutes memory cells corresponding to the word lines, and the data storage pattern has FTJ (Ferroelectric Tunnel Junction) characteristics that selectively flow current depending on the polarization state. The operating method includes applying a read current through the selector gate; and selectively sensing the read current through the word lines according to the polarization state of each region of the data storage pattern corresponding to the word lines.
일 실시예에 따르면, 비휘발성 랜덤 액세스 스토리지의 제조 방법은, 기판 상 수평 방향으로 연장 형성된 채 수직 방향으로 이격되며 적층된 워드 라인들, 상기 워드 라인들을 관통하며 상기 수직 방향으로 연장 형성되는 수직 채널 구조체들-상기 수직 채널 구조체들 각각은 상기 수직 방향으로 연장 형성되는 수직 채널 패턴, 상기 수직 채널 패턴의 외측벽을 덮으며 형성되는 강유전체 기반의 데이터 저장 패턴, 상기 수직 채널 패턴의 내측벽을 덮으며 상기 수직 방향으로 연장 형성되는 스위칭 패턴 및 상기 스위칭 패턴의 내측벽을 덮으며 형성되는 셀렉터 게이트의 수직 부분을 포함하고, 상기 데이터 저장 패턴 및 상기 수직 채널 패턴은 상기 워드 라인들에 대응하는 메모리 셀들을 구성함-을 포함하는 반도체 구조체를 준비하는 단계; 상기 수직 채널 구조체들 중 동일한 로우(Row) 또는 컬럼(Column)에 위치하는 수직 채널 구조체들 각각에 포함되는 상기 셀렉터 게이트의 수직 부분의 상단 일부분을 상기 수평 방향으로 관통하는 적어도 하나의 트렌치(Trench)를 식각하는 단계; 및 상기 적어도 하나의 트렌치 내에 상기 셀렉터 게이트의 수평 부분을 형성하는 단계를 포함할 수 있다.According to one embodiment, a method of manufacturing non-volatile random access storage includes word lines that extend in the horizontal direction on a substrate and are stacked while being spaced apart in the vertical direction, and a vertical channel that extends in the vertical direction and passes through the word lines. Structures - Each of the vertical channel structures includes a vertical channel pattern extending in the vertical direction, a ferroelectric-based data storage pattern covering an outer wall of the vertical channel pattern, and an inner wall of the vertical channel pattern. A switching pattern extending in a vertical direction and a vertical portion of a selector gate formed to cover an inner wall of the switching pattern, wherein the data storage pattern and the vertical channel pattern constitute memory cells corresponding to the word lines. Preparing a semiconductor structure including a At least one trench penetrating in the horizontal direction an upper portion of the vertical portion of the selector gate included in each of the vertical channel structures located in the same row or column among the vertical channel structures. etching; and forming a horizontal portion of the selector gate within the at least one trench.
일 측면에 따르면, 상기 데이터 저장 패턴은, 분극 상태에 따라 전류를 선택적으로 흐르게 하는 FTJ(Ferroelectric Tunnel Junction) 특성을 갖는 강유전체 물질로 형성되는 것을 특징으로 할 수 있다.According to one aspect, the data storage pattern may be formed of a ferroelectric material with FTJ (Ferroelectric Tunnel Junction) characteristics that selectively flows current depending on the polarization state.
다른 일 측면에 따르면, 상기 적어도 하나의 트렌치를 식각하는 단계는, 상기 수직 채널 구조체들 각각의 비트 라인과 평행하거나 직교하도록 상기 적어도 하나의 트렌치를 식각하는 것을 특징으로 할 수 있다.According to another aspect, the step of etching the at least one trench may include etching the at least one trench to be parallel to or perpendicular to a bit line of each of the vertical channel structures.
또 다른 일 측면에 따르면, 상기 적어도 하나의 트렌치를 식각하는 단계는, 상기 스위칭 패턴 중 상기 셀렉터 게이트의 수평 부분에 대응하는 영역을 포함하도록 상기 적어도 하나의 트렌치를 식각하는 단계를 포함하고, 상기 셀렉터 게이트의 수평 부분을 형성하는 단계는, 상기 적어도 하나의 트렌치의 내측벽에 절연막을 형성하는 단계; 및 상기 절연막이 형성된 상기 적어도 하나의 트렌치 내에 상기 셀렉터 게이트의 수평 부분을 형성하는 단계를 포함하는 것을 특징으로 할 수 있다.According to another aspect, etching the at least one trench includes etching the at least one trench to include a region of the switching pattern corresponding to a horizontal portion of the selector gate, wherein the selector gate Forming the horizontal portion of the gate may include forming an insulating film on an inner wall of the at least one trench; and forming a horizontal portion of the selector gate within the at least one trench where the insulating film is formed.
또 다른 일 측면에 따르면, 상기 적어도 하나의 트렌치를 식각하는 단계는, 상기 수직 채널 구조체들 각각에서 상기 적어도 하나의 트렌치를 통해 노출되는 상기 스위칭 패턴의 상단 일부분 및 상기 수직 채널 패턴의 상단 일부분을 제거하는 단계; 및 상기 수직 채널 구조체들 각각에서 상기 스위칭 패턴의 상단 일부분 및 상기 수직 채널 패턴의 상단 일부분이 제거된 공간에 절연막을 형성하는 단계를 포함하는 것을 특징으로 할 수 있다.According to another aspect, the step of etching the at least one trench includes removing an upper portion of the switching pattern and an upper portion of the vertical channel pattern exposed through the at least one trench from each of the vertical channel structures. steps; and forming an insulating film in a space where an upper portion of the switching pattern and an upper portion of the vertical channel pattern are removed from each of the vertical channel structures.
또 다른 일 측면에 따르면, 상기 셀렉터 게이트의 수평 부분을 형성하는 단계는, 상기 적어도 하나의 트렌치 내 상기 셀렉터 게이트의 수평 부분의 상부에 절연막을 형성하는 단계; 및 상기 절연막의 상부에서 상기 수직 채널 구조체들 각각에 대응하는 영역에 상기 수직 채널 패턴과 동일한 물질을 채워 넣는 단계를 포함하는 것을 특징으로 할 수 있다.According to another aspect, forming the horizontal portion of the selector gate includes forming an insulating film on an upper portion of the horizontal portion of the selector gate within the at least one trench; and filling regions corresponding to each of the vertical channel structures on the top of the insulating film with a material identical to the vertical channel pattern.
다른 실시예에 따르면, 비휘발성 랜덤 액세스 스토리지는, 기판 상 수평 방향으로 연장 형성된 채 수직 방향으로 이격되며 적층된 워드 라인들; 및 상기 워드 라인들을 관통하며 상기 수직 방향으로 연장 형성되는 수직 채널 구조체들-상기 수직 채널 구조체들 각각은 상기 수직 방향으로 연장 형성되는 수직 채널 패턴 및 상기 수직 채널 패턴의 외측벽을 덮으며 형성되는 강유전체 기반의 데이터 저장 패턴을 포함하고, 상기 데이터 저장 패턴 및 상기 수직 채널 패턴은 상기 워드 라인들에 대응하는 메모리 셀들을 구성함-을 포함하며, 상기 데이터 저장 패턴은, 분극 상태에 따라 전류를 선택적으로 흐르게 하는 FTJ(Ferroelectric Tunnel Junction) 특성을 갖는 강유전체 물질로 형성되는 것을 특징으로 할 수 있다.According to another embodiment, non-volatile random access storage includes word lines that extend in the horizontal direction on a substrate and are spaced apart in the vertical direction and are stacked; and vertical channel structures penetrating the word lines and extending in the vertical direction - each of the vertical channel structures is a ferroelectric-based structure formed to cover a vertical channel pattern extending in the vertical direction and an outer wall of the vertical channel pattern. a data storage pattern, wherein the data storage pattern and the vertical channel pattern constitute memory cells corresponding to the word lines, wherein the data storage pattern causes current to selectively flow according to a polarization state. It may be characterized as being formed of a ferroelectric material with FTJ (Ferroelectric Tunnel Junction) characteristics.
일 실시예들은 수평 방향으로 연장 형성된 채 수직 방향으로 이격되며 적층된 워드 라인들 및 워드 라인들을 수직 방향으로 관통하여 연장 형성되는 수직 채널 구조체들을 포함하는 구조에서 분극 상태에 따라 전류를 선택적으로 흐르게 하는 FTJ(Ferroelectric Tunnel Junction) 특성을 갖는 강유전체 물질로 데이터 저장 패턴을 형성함으로써, 고집적화를 가능하게 하고 고집적화 시 제조 코스트가 급격히 증가되는 것을 방지하며 판독 동작 시 랜덤 액세스를 통해 초고속 동작을 가능하게 하는 비휘발성 랜덤 액세스 스토리지를 제안할 수 있다.One embodiment is to selectively flow a current depending on the polarization state in a structure including stacked word lines that extend in the horizontal direction and are spaced apart in the vertical direction and vertical channel structures that extend through the word lines in the vertical direction. By forming a data storage pattern with a ferroelectric material with FTJ (Ferroelectric Tunnel Junction) characteristics, it enables high integration, prevents manufacturing costs from rapidly increasing during high integration, and is non-volatile to enable ultra-high-speed operation through random access during read operations. Random access storage can be proposed.
이 때, 일 실시예들은 판독 동작 시 데이터 저장 패턴의 FTJ 특성을 기반으로 워드 라인들을 통해 선택적으로 센싱되는 판독 전류가 인가되는 셀렉터 게이트를 포함하는 구조의 비휘발성 랜덤 액세스 스토리지를 제안할 수 있다.At this time, one embodiment may propose a non-volatile random access storage structure including a selector gate to which a read current selectively sensed through word lines is applied based on the FTJ characteristics of the data storage pattern during a read operation.
다만, 본 발명의 효과는 상기 효과들로 한정되는 것이 아니며, 본 발명의 기술적 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있다.However, the effects of the present invention are not limited to the above effects, and may be expanded in various ways without departing from the technical spirit and scope of the present invention.
도 1은 일 실시예에 따른 비휘발성 랜덤 액세스 스토리지의 구조를 도시한 평면도이다.
도 2는 일 실시예에 따른 비휘발성 랜덤 액세스 스토리지를 도시한 평면도로, 도 1에서의 A 영역을 확대 도시한 평면도이다.
도 3은 일 실시예에 따른 비휘발성 랜덤 액세스 스토리지를 도시한 측면 단면도로서, 도 2를 X-X'선으로 자른 단면에 해당된다.
도 4는 일 실시예에 따른 비휘발성 랜덤 액세스 스토리지를 도시한 측면 단면도로서, 도 2를 Y-Y'선으로 자른 단면에 해당된다.
도 5는 일 실시예에 따른 비휘발성 랜덤 액세스 스토리지의 판독 동작 방법을 도시한 플로우 차트이다.
도 6a 내지 6c는 일 실시예에 따른 비휘발성 랜덤 액세스 스토리지의 판독 동작 방법을 설명하기 위한 도면이다.
도 7a 내지 7c는 일 실시예에 따른 비휘발성 랜덤 액세스 스토리지의 프로그램 동작 방법을 설명하기 위한 도면이다.
도 8a 내지 8c는 일 실시예에 따른 비휘발성 랜덤 액세스 스토리지의 소거 동작 방법을 설명하기 위한 도면이다.
도 9a 내지 9c는 다른 실시예에 따른 비휘발성 랜덤 액세스 스토리지의 소거 동작 방법을 설명하기 위한 도면이다.
도 10은 일 실시예에 따른 비휘발성 랜덤 액세스 스토리지의 제조 방법을 도시한 플로우 차트이다.
도 11a 내지 11g는 일 실시예에 따른 비휘발성 랜덤 액세스 스토리지의 제조 방법을 설명하기 위해 비휘발성 랜덤 액세스 스토리지를 X-X'선으로 자른 것을 도시한 측면 단면도이다.
도 12a 내지 12f는 일 실시예에 따른 비휘발성 랜덤 액세스 스토리지의 제조 방법을 설명하기 위해 비휘발성 랜덤 액세스 스토리지를 Y-Y'선으로 자른 것을 도시한 측면 단면도이다.
도 13은 일 실시예에 따른 비휘발성 랜덤 액세스 스토리지의 다른 구현 예시를 설명하기 위한 측면 단면도이다.
도 14는 다른 실시예에 따른 비휘발성 랜덤 액세스 스토리지를 도시한 측면 단면도이다.
도 15는 또 다른 실시예에 따른 비휘발성 랜덤 액세스 스토리지를 도시한 측면 단면도이다.1 is a plan view showing the structure of non-volatile random access storage according to an embodiment.
FIG. 2 is a plan view illustrating non-volatile random access storage according to an embodiment, and is an enlarged plan view of area A in FIG. 1.
FIG. 3 is a side cross-sectional view illustrating non-volatile random access storage according to an embodiment, and corresponds to a cross-section taken along line X-X' of FIG. 2.
FIG. 4 is a side cross-sectional view illustrating non-volatile random access storage according to an embodiment, and corresponds to a cross-section taken along line Y-Y' of FIG. 2.
FIG. 5 is a flow chart illustrating a read operation method of non-volatile random access storage according to an embodiment.
6A to 6C are diagrams for explaining a read operation method of non-volatile random access storage according to an embodiment.
7A to 7C are diagrams for explaining a program operation method of non-volatile random access storage according to an embodiment.
8A to 8C are diagrams for explaining an erase operation method of non-volatile random access storage according to an embodiment.
9A to 9C are diagrams for explaining an erase operation method of non-volatile random access storage according to another embodiment.
Figure 10 is a flow chart showing a manufacturing method of non-volatile random access storage according to one embodiment.
11A to 11G are side cross-sectional views showing a non-volatile random access storage taken along line X-X' to explain a method of manufacturing non-volatile random access storage according to an embodiment.
Figures 12a to 12f are side cross-sectional views showing a non-volatile random access storage taken along line Y-Y' to explain a method of manufacturing non-volatile random access storage according to an embodiment.
FIG. 13 is a side cross-sectional view illustrating another example of implementation of non-volatile random access storage according to an embodiment.
Figure 14 is a side cross-sectional view showing non-volatile random access storage according to another embodiment.
Figure 15 is a side cross-sectional view showing non-volatile random access storage according to another embodiment.
이하, 본 발명의 실시예를 첨부된 도면을 참조하여 상세하게 설명한다. 그러나 본 발명이 실시예들에 의해 제한되거나 한정되는 것은 아니다. 또한, 각 도면에 제시된 동일한 참조 부호는 동일한 부재를 나타낸다.Hereinafter, embodiments of the present invention will be described in detail with reference to the attached drawings. However, the present invention is not limited or limited by the examples. Additionally, the same reference numerals in each drawing indicate the same members.
또한, 본 명세서에서 사용되는 용어(Terminology)들은 본 발명의 바람직한 실시예를 적절히 표현하기 위해 사용된 용어들로서, 이는 시청자, 운용자의 의도 또는 본 발명이 속하는 분야의 관례 등에 따라 달라질 수 있다. 따라서, 본 용어들에 대한 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다. 예컨대, 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 또한, 본 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. 또한, 본 명세서에서 제1, 제2 등의 용어가 다양한 영역, 방향, 형상 등을 기술하기 위해서 사용되었지만, 이들 영역, 방향, 형상이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역, 방향 또는 형상을 다른 영역, 방향 또는 형상과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시예에서 제1 부분으로 언급된 부분이 다른 실시예에서는 제2 부분으로 언급될 수도 있다.Additionally, terminologies used in this specification are terms used to appropriately express preferred embodiments of the present invention, and may vary depending on the intention of the viewer, operator, or customs in the field to which the present invention belongs. Therefore, definitions of these terms should be made based on the content throughout this specification. For example, in this specification, singular forms also include plural forms unless specifically stated otherwise in the context. Additionally, as used herein, “comprises” and/or “comprising” refers to a referenced component, step, operation, and/or element that includes one or more other components, steps, operations, and/or elements. It does not exclude the presence or addition of elements. Additionally, although terms such as first and second are used in this specification to describe various areas, directions, and shapes, these areas, directions, and shapes should not be limited by these terms. These terms are merely used to distinguish one area, direction or shape from another area, direction or shape. Accordingly, a part referred to as a first part in one embodiment may be referred to as a second part in another embodiment.
또한, 본 발명의 다양한 실시 예는 서로 다르지만 상호 배타적일 필요는 없음이 이해되어야 한다. 예를 들어, 여기에 기재되어 있는 특정 형상, 구조 및 특성은 일 실시예에 관련하여 본 발명의 기술적 사상 및 범위를 벗어나지 않으면서 다른 실시 예로 구현될 수 있다. 또한, 제시된 각각의 실시예 범주에서 개별 구성요소의 위치, 배치, 또는 구성은 본 발명의 기술적 사상 및 범위를 벗어나지 않으면서 변경될 수 있음이 이해되어야 한다.Additionally, it should be understood that the various embodiments of the present invention are different from one another but are not necessarily mutually exclusive. For example, specific shapes, structures and characteristics described herein may be implemented in other embodiments without departing from the spirit and scope of the invention with respect to one embodiment. Additionally, it should be understood that the location, arrangement, or configuration of individual components in each presented embodiment category may be changed without departing from the technical spirit and scope of the present invention.
이하, 도면들을 참조하여, 비휘발성 랜덤 액세스 스토리지에 대해 상세히 설명한다.Hereinafter, non-volatile random access storage will be described in detail with reference to the drawings.
도 1은 일 실시예에 따른 비휘발성 랜덤 액세스 스토리지의 구조를 도시한 평면도이고, 도 2는 일 실시예에 따른 비휘발성 랜덤 액세스 스토리지를 도시한 평면도로, 도 1에서의 A 영역을 확대 도시한 평면도이며, 도 3은 일 실시예에 따른 비휘발성 랜덤 액세스 스토리지를 도시한 측면 단면도로서, 도 2를 X-X'선으로 자른 단면에 해당되고, 도 4는 일 실시예에 따른 비휘발성 랜덤 액세스 스토리지를 도시한 측면 단면도로서, 도 2를 Y-Y'선으로 자른 단면에 해당된다.FIG. 1 is a plan view showing the structure of non-volatile random access storage according to an embodiment, and FIG. 2 is a plan view showing a non-volatile random access storage according to an embodiment, showing an enlarged view of area A in FIG. 1. It is a top view, and FIG. 3 is a side cross-sectional view showing non-volatile random access storage according to an embodiment, corresponding to a cross-section taken along line X-X' of FIG. 2, and FIG. 4 is a non-volatile random access storage according to an embodiment. This is a side cross-sectional view showing the storage and corresponds to the cross-section taken along the line Y-Y' in FIG. 2.
도 1 내지 4를 참조하면, 일 실시예에 따른 비휘발성 랜덤 액세스 스토리지는 기판(SUB), 워드 라인들(WL0-WLn) 및 수직 채널 구조체들(VS)을 포함할 수 있다.1 to 4, non-volatile random access storage according to an embodiment may include a substrate (SUB), word lines (WL0-WLn), and vertical channel structures (VS).
기판(SUB)은 실리콘 기판, 실리콘-게르마늄 기판, 게르마늄 기판 또는 단결정(Monocrystalline) 실리콘 기판에 성장된 단결정 에피택시얼 층(Epitaxial layer) 등의 반도체 기판이거나, 절연막 기판일 수 있다. 기판(SUB)에는 제1 도전형 불순물(예컨대, P형의 불순물)이 도핑될 수 있다.The substrate (SUB) may be a semiconductor substrate such as a silicon substrate, silicon-germanium substrate, germanium substrate, or a single crystal epitaxial layer grown on a monocrystalline silicon substrate, or may be an insulating film substrate. The substrate SUB may be doped with a first conductivity type impurity (eg, a P-type impurity).
기판(SUB) 상에는 적층 구조체들(ST)이 배치될 수 있다. 적층 구조체들(ST)은 제2 방향(D2)으로 연장 형성된 채 제1 방향(D1)을 따라 2차원적으로 배치될 수 있다. 또한, 적층 구조체들(ST)은 제1 방향(D1)으로 서로 이격될 수 있다.Stacked structures (ST) may be disposed on the substrate (SUB). The stacked structures ST may be two-dimensionally arranged along the first direction D1 while extending in the second direction D2. Additionally, the stacked structures ST may be spaced apart from each other in the first direction D1.
적층 구조체들(ST) 각각은 기판(SUB)의 상면에 수직한 수직 방향(예컨대 제3 방향(D3))으로 교대로 적층된 워드 라인들(WL0-WLn) 및 층간 절연막들(ILD)을 포함할 수 있다. 적층 구조체들(ST)은 실질적으로 평탄한 상면을 가질 수 있다. 즉, 적층 구조체들(ST)의 상면은 기판(SUB)의 상면과 평행할 수 있다. 이하, 수직 방향은 제3 방향(D3) 또는 제3 방향(D3)의 역방향을 의미한다.Each of the stacked structures (ST) includes word lines (WL0-WLn) and interlayer insulating layers (ILD) alternately stacked in a vertical direction perpendicular to the top surface of the substrate (SUB) (e.g., in the third direction (D3)). can do. The stacked structures ST may have a substantially flat top surface. That is, the top surface of the stacked structures ST may be parallel to the top surface of the substrate SUB. Hereinafter, the vertical direction means the third direction D3 or the reverse direction of the third direction D3.
워드 라인들(WL0-WLn) 각각은 제2 방향(D2)으로 연장 형성된 채 실질적으로 동일한 제3 방향(D3)으로의 두께를 가질 수 있다. 이하에서, 두께는 제3 방향(D3)으로의 두께를 의미한다. 워드 라인들(WL0-WLn) 각각은, 도전성 물질로 형성될 수 있다. 예컨대, 워드 라인들(WL0-WLn) 각각은 도핑된 반도체(ex, 도핑된 실리콘 등), 금속(ex, W(텅스텐), Cu(구리), Al(알루미늄), Ti(티타늄), Ta(탄탈륨), Mo(몰리브덴), Ru(루테늄), Au(금) 등) 또는 도전성 금속질화물(ex, 질화티타늄, 질화탄탈늄 등) 등에서 선택된 적어도 하나를 포함할 수 있다. 워드 라인들(WL0-WLn) 각각은 설명된 금속 물질 이외에도 ALD로 형성 가능한 모든 금속 물질 중 적어도 하나를 포함할 수 있다.Each of the word lines WL0 - WLn may extend in the second direction D2 and have substantially the same thickness in the third direction D3. Hereinafter, thickness refers to the thickness in the third direction (D3). Each of the word lines (WL0-WLn) may be formed of a conductive material. For example, each of the word lines (WL0-WLn) is a doped semiconductor (ex, doped silicon, etc.), metal (ex, W (tungsten), Cu (copper), Al (aluminum), Ti (titanium), Ta ( It may include at least one selected from (tantalum), Mo (molybdenum), Ru (ruthenium), Au (gold), etc.) or conductive metal nitride (e.g., titanium nitride, tantalum nitride, etc.). Each of the word lines (WL0-WLn) may include at least one of all metal materials that can be formed by ALD in addition to the metal materials described.
도시되지 않았으나, 적층 구조체들(ST) 각각의 단부는 제2 방향(D2)을 따라 계단 구조(Stepwise structure)를 가질 수 있다. 보다 구체적으로, 적층 구조체들(ST)의 워드 라인들(WL0-WLn)은 기판(SUB)으로부터 멀어질수록 제2 방향(D2)으로의 길이가 감소할 수 있다. Although not shown, an end of each of the stacked structures ST may have a stepwise structure along the second direction D2. More specifically, the length of the word lines WL0 - WLn of the stacked structures ST in the second direction D2 may decrease as the distance from the substrate SUB increases.
워드 라인들(WL0-WLn) 중 최상단에 위치하는 워드 라인(WLn)은 제2 방향(D2)으로의 길이가 가장 작을 수 있고, 기판(SUB)과 제3 방향(D3)으로 이격되는 거리가 가장 클 수 있다. 반면, 워드 라인들(WL0-WLn) 중 최하단에 위치하는 워드 라인(WL0)은 제2 방향(D2)으로의 길이가 가장 클 수 있고, 기판(SUB)과 제3 방향(D3)으로 이격되는 거리가 가장 작을 수 있다. 계단식 구조에 의해, 적층 구조체들(ST) 각각은 후술하는 수직 채널 구조체들(VS) 중 최외각의 것(Outer-most one)으로부터 멀어질수록 두께가 감소할 수 있고, 워드 라인들(WL0-WLn)의 측벽들은, 평면적 관점에서, 제2 방향(D2)을 따라 일정 간격으로 이격될 수 있다.The word line (WLn) located at the top among the word lines (WL0-WLn) may have the smallest length in the second direction (D2), and the distance from the substrate (SUB) in the third direction (D3) may be It could be the biggest. On the other hand, the word line (WL0) located at the bottom of the word lines (WL0-WLn) may have the largest length in the second direction (D2) and is spaced apart from the substrate (SUB) in the third direction (D3). The distance may be the smallest. Due to the stepped structure, the thickness of each of the stacked structures (ST) may decrease as it moves away from the outer-most one of the vertical channel structures (VS), which will be described later, and the word lines (WL0- The side walls of WLn) may be spaced apart at regular intervals along the second direction D2 in a plan view.
층간 절연막들(ILD) 각각은 서로 다른 두께를 가질 수 있다. 일 예로, 층간 절연막들(ILD) 중 최하부의 것 및 최상부의 것은 다른 층간 절연막들(ILD)보다 작은 두께를 가질 수 있다. 다만, 이는 예시적인 것으로 이에 제한되지 않으며, 층간 절연막들(ILD) 각각의 두께는 반도체 장치의 특성에 따라 서로 다른 두께를 갖거나, 모두 동일하게 설정될 수도 있다.Each of the interlayer dielectric layers (ILD) may have different thicknesses. For example, the lowest and uppermost of the interlayer insulating layers (ILD) may have a smaller thickness than the other interlayer insulating layers (ILD). However, this is an example and is not limited to this, and the thickness of each interlayer dielectric layer (ILD) may have a different thickness depending on the characteristics of the semiconductor device, or may all be set to be the same.
이와 같은 층간 절연막들(ILD)으로는 워드 라인들(WL0-WLn) 사이의 절연을 위해 절연 물질로 형성될 수 있다. 특히, 층간 절연막들(ILD) 각각은, 워드 라인들(WL0-WLn) 및 층간 절연막들(ILD)을 수직 방향으로 관통하는 채널 홀들(CH)의 프로파일이 균일하도록 절연 특성을 갖는 금속 산화물로 형성되는 것을 특징으로 할 수 있다. 보다 상세하게, 층간 절연막들(ILD) 각각은 금속 물질로 형성되는 워드 라인들(WL0-WLn)과 동질의 산화물로 형성됨으로써, 워드 라인들(WL0-WLn) 및 층간 절연막들(ILD)을 수직 방향으로 관통하는 채널 홀들(CH)의 프로파일을 균일하게 할 수 있다.Such interlayer insulating films (ILD) may be formed of an insulating material to insulate between the word lines (WL0-WLn). In particular, each of the interlayer insulating films (ILD) is formed of a metal oxide having insulating properties so that the profiles of the word lines (WL0-WLn) and the channel holes (CH) penetrating the interlayer insulating films (ILD) in the vertical direction are uniform. It can be characterized as being. In more detail, each of the interlayer insulating films (ILD) is formed of the same oxide as the word lines (WL0-WLn), which are formed of a metal material, so that the word lines (WL0-WLn) and the interlayer insulating films (ILD) are vertically aligned. The profile of the channel holes (CH) penetrating in each direction can be made uniform.
예를 들어, 층간 절연막들(ILD) 각각은 워드 라인들(WL0-WLn) 각각을 구성하는 금속 물질의 산화물로 형성될 수 있다. 보다 구체적인 예를 들면, 워드 라인들(WL0-WLn)이 전술된 바와 같이 W(텅스텐), Cu(구리), Al(알루미늄), Ti(티타늄), Ta(탄탈륨), Mo(몰리브덴), Ru(루테늄) 또는 Au(금) 중 적어도 하나의 금속 물질로 형성되는 경우, 층간 절연막들(ILD) 각각은 W(텅스텐), Cu(구리), Al(알루미늄), Ti(티타늄), Ta(탄탈륨), Mo(몰리브덴), Ru(루테늄) 또는 Au(금) 중 적어도 하나의 금속 물질의 산화물로 형성될 수 있다(예컨대, 워드 라인들(WL0-WLn) 각각이 Mo(몰리브덴)으로 형성되는 경우, 층간 절연막들(ILD) 각각은 Mo(몰리브덴)의 산화물인 MoOx(산화 몰리브덴)으로 형성됨).For example, each of the interlayer insulating layers ILD may be formed of an oxide of a metal material constituting each of the word lines WL0-WLn. For a more specific example, the word lines (WL0-WLn) are W (tungsten), Cu (copper), Al (aluminum), Ti (titanium), Ta (tantalum), Mo (molybdenum), Ru, as described above. When formed of at least one metal material selected from (ruthenium) or Au (gold), each of the interlayer insulating films (ILD) is made of W (tungsten), Cu (copper), Al (aluminum), Ti (titanium), and Ta (tantalum). ), Mo (molybdenum), Ru (ruthenium), or Au (gold). , each of the interlayer dielectric layers (ILD) is formed of MoOx (molybdenum oxide), which is an oxide of Mo (molybdenum).
이상 적층 구조체들(ST)이 층간 절연막들(ILD)을 포함하는 구조인 것으로 설명되었으나, 이에 제한되거나 한정되지 않고, 워드 라인들(WL0-WLn)을 수직 방향으로 이격하며 분리하는 에어 갭들이 워드 라인들(WL0-WLn) 사이에 개재되는 구조를 가질 수도 있다.Although the ideal stacked structures (ST) have been described as having a structure including interlayer insulating films (ILD), they are not limited or limited thereto, and the air gaps separating the word lines (WL0-WLn) in the vertical direction are the word lines (WL0-WLn). It may have a structure interposed between lines (WL0-WLn).
적층 구조체들(ST) 및 기판(SUB)의 일부를 관통하는 복수 개의 채널 홀들(CH)이 제공될 수 있다. 채널 홀들(CH) 내에는 수직 채널 구조체들(VS)이 제공될 수 있다. 수직 채널 구조체들(VS) 각각은 셀 스트링들(CSTR)로서, 기판(SUB)과 연결된 채 제3 방향(D3)으로 연장 형성될 수 있다. 수직 채널 구조체들(VS)이 기판(SUB)과 연결되는 것은, 수직 채널 구조체들(VS) 각각의 일부가 하면이 기판(SUB)의 상면과 맞닿음으로써 이루어질 수 있으나, 이에 제한되거나 한정되지 않고 기판(SUB) 내부에 매립되어 이루어질 수도 있다. 수직 채널 구조체들(VS) 각각의 일부가 기판(SUB) 내부에 매립되는 경우, 수직 채널 구조체들(VS)의 하면은 기판(SUB)의 상면보다 낮은 레벨에 위치할 수 있다.A plurality of channel holes CH may be provided penetrating a portion of the stacked structures ST and the substrate SUB. Vertical channel structures (VS) may be provided within the channel holes (CH). Each of the vertical channel structures VS is a cell string CSTR and may extend in the third direction D3 while being connected to the substrate SUB. The connection of the vertical channel structures (VS) to the substrate (SUB) may be achieved by the lower surface of a portion of each of the vertical channel structures (VS) contacting the upper surface of the substrate (SUB), but is not limited or limited thereto. It may also be buried inside the substrate (SUB). When a portion of each of the vertical channel structures (VS) is buried inside the substrate (SUB), the lower surface of the vertical channel structures (VS) may be located at a lower level than the upper surface of the substrate (SUB).
적층 구조체들(ST) 중 어느 하나를 관통하는 수직 채널 구조체들(VS)의 열(컬럼(Column))들은 복수로 제공될 수 있다. 예를 들어, 도 1에 도시된 바와 같이, 2개의 수직 채널 구조체들(VS)의 열들이 적층 구조체들(ST) 중 하나를 관통할 수 있다. 그러나 이에 제한되거나 한정되지 않고, 3개 이상의 수직 채널 구조체들(VS)의 열들이 적층 구조체들(ST) 중 하나를 관통할 수 있다. 인접한 한 쌍의 열들에 있어서, 하나의 열에 해당하는 수직 채널 구조체들(VS)은 이에 인접한 다른 하나의 열에 해당하는 수직 채널 구조체들(VS)로부터 제1 방향(D1)으로 시프트(shift)될 수 있다. 평면적 관점에서, 수직 채널 구조체들(VS)은 제1 방향(D1)을 따라서 지그재그 형태로 배열될 수 있다. 그러나 이에 제한되거나 한정되지 않고, 수직 채널 구조체들(VS)은 로우(Row) 및 컬럼(Column)으로 나란히 배치되는 배열을 형성할 수도 있다.A plurality of columns (columns) of the vertical channel structures (VS) penetrating one of the stacked structures (ST) may be provided. For example, as shown in Figure 1, two rows of vertical channel structures (VS) may penetrate one of the stacked structures (ST). However, without being limited or limited thereto, rows of three or more vertical channel structures (VS) may penetrate one of the stacked structures (ST). In a pair of adjacent columns, the vertical channel structures (VS) corresponding to one column may be shifted in the first direction (D1) from the vertical channel structures (VS) corresponding to the other adjacent column. there is. From a plan view, the vertical channel structures VS may be arranged in a zigzag shape along the first direction D1. However, without being limited or restricted thereto, the vertical channel structures VS may be arranged side by side in rows and columns.
수직 채널 구조체들(VS) 각각은 기판(SUB)으로부터 제3 방향(D3)으로 연장 형성될 수 있다. 도면에는 수직 채널 구조체들(VS) 각각이 상단과 하단의 너비가 동일한 기둥 형상을 갖는 것으로 도시되었으나, 이에 제한되거나 한정되지 않고 제3 방향(D3)으로 갈수록 제1 방향(D1) 및 제2 방향(D2)으로의 폭이 증가되는 형상을 가질 수 있다. 수직 채널 구조체들(VS) 각각의 상면은 원 형상, 타원 형상, 사각 형상 또는 바(Bar) 형상을 가질 수 있다.Each of the vertical channel structures VS may extend from the substrate SUB in the third direction D3. In the drawing, each of the vertical channel structures (VS) is shown as having a pillar shape with the same width at the top and bottom, but it is not limited or limited thereto, and as it moves toward the third direction (D3), the first direction (D1) and the second direction (D2) may have a shape in which the width is increased. The upper surface of each of the vertical channel structures (VS) may have a circular shape, an oval shape, a square shape, or a bar shape.
수직 채널 구조체들(VS) 각각은 데이터 저장 패턴(DSP), 수직 채널 패턴(VCP), 스위칭 패턴(SP) 및 셀렉터 게이트(SG)를 포함할 수 있다. 그러나 이에 제한되거나 한정되지 않고, 수직 채널 구초제들(VS) 각각은 수직 채널 패턴(VCP), 스위칭 패턴(SP) 및 셀렉터 게이트(SG)의 상면을 덮는 도전 패드(미도시)를 더 포함할 수 있다.Each of the vertical channel structures (VS) may include a data storage pattern (DSP), a vertical channel pattern (VCP), a switching pattern (SP), and a selector gate (SG). However, without being limited or limited thereto, each of the vertical channel structures (VS) may further include a conductive pad (not shown) covering the upper surface of the vertical channel pattern (VCP), the switching pattern (SP), and the selector gate (SG). You can.
수직 채널 구조체들(VS) 각각에서 데이터 저장 패턴(DSP), 수직 채널 패턴(VCP) 및 스위칭 패턴(SP)은 하단이 오픈된(Opened) 파이프 형태 또는 마카로니 형태를 가질 수 있다. 그러나 이에 제한되거나 한정되지 않고 수직 채널 패턴(VCP) 및 스위칭 패턴(SP)은 하단이 닫힌(Closed) 파이프 형태 또는 마카로니 형태를 가질 수 있다. 셀렉터 게이트(SG)는 스위칭 패턴(SP) 및 도전 패드로 둘러싸인 공간을 채울 수 있다.In each of the vertical channel structures (VS), the data storage pattern (DSP), vertical channel pattern (VCP), and switching pattern (SP) may have a pipe shape or a macaroni shape with an open bottom. However, without being limited or restricted thereto, the vertical channel pattern (VCP) and switching pattern (SP) may have a closed pipe shape or a macaroni shape. The selector gate (SG) may fill the space surrounded by the switching pattern (SP) and the conductive pad.
수직 채널 패턴(VCP)은 데이터 저장 패턴(DSP)의 내측벽을 덮으며 수직 방향(예컨대, 제3 방향(D3))으로 연장 형성될 수 있다. 수직 채널 패턴(VCP)은 데이터 저장 패턴(DSP)으로 전하 또는 홀을 전달하는 구성요소로서, 인가되는 전압에 의해 채널을 형성하거나 부스팅되도록 단결정질의 실리콘 또는 폴리 실리콘으로 형성될 수 있다. 그러나 이에 제한되거나 한정되지 않고 수직 채널 패턴(VCP)은 누설 전류를 차단, 억제 또는 최소화할 수 있는 산화물 반도체 물질로 형성될 수 있다. 예컨대, 수직 채널 패턴(VCP)은 누설 전류 특성이 우수한 In, Zn 또는 Ga 중 적어도 어느 하나를 포함하는 산화물 반도체 물질 또는 4족 반도체 물질 등으로 형성될 수 있다. 수직 채널 패턴(VCP)은, 예를 들어, AZO, ZTO, IZO, ITO, IGZO 또는 Ag-ZnO 등을 포함하는 ZnOx 계열의 물질로 형성될 수 있다. 따라서, 수직 채널 패턴(VCP)은 워드 라인들(WL0-WLn) 또는 기판(SUB)으로의 누설 전류를 차단, 억제 또는 최소화할 수 있고, 워드 라인들(WL0-WLn) 중 적어도 어느 하나의 트랜지스터 특성(예를 들어, 문턱 전압 산포 및 프로그램/판독 동작의 속도)을 개선할 수 있어, 결과적으로 비휘발성 랜덤 액세스 스토리지의 전기적 특성을 향상시킬 수 있다.The vertical channel pattern (VCP) covers the inner wall of the data storage pattern (DSP) and may extend in a vertical direction (eg, third direction D3). The vertical channel pattern (VCP) is a component that transfers charges or holes to the data storage pattern (DSP), and may be formed of single crystalline silicon or polysilicon to form a channel or be boosted by an applied voltage. However, without being limited or limited thereto, the vertical channel pattern (VCP) may be formed of an oxide semiconductor material that can block, suppress, or minimize leakage current. For example, the vertical channel pattern (VCP) may be formed of an oxide semiconductor material or a group 4 semiconductor material containing at least one of In, Zn, or Ga with excellent leakage current characteristics. The vertical channel pattern (VCP) may be formed of, for example, a ZnOx-based material including AZO, ZTO, IZO, ITO, IGZO, or Ag-ZnO. Accordingly, the vertical channel pattern (VCP) can block, suppress, or minimize leakage current to the word lines (WL0-WLn) or the substrate (SUB), and at least one transistor of the word lines (WL0-WLn) Characteristics (for example, threshold voltage distribution and speed of program/read operations) can be improved, and as a result, the electrical characteristics of non-volatile random access storage can be improved.
이 때, 수직 채널 패턴(VCP)에서 셀렉터 게이트(SG)의 수평 부분(SG-H)의 하부에 위치하는 일부분은 셀렉터 게이트(SG)의 수평 부분(SG-H)과 직접적으로 접촉되지 않도록 제거될 수 있다. At this time, the part located below the horizontal part (SG-H) of the selector gate (SG) in the vertical channel pattern (VCP) is removed so as not to directly contact the horizontal part (SG-H) of the selector gate (SG). It can be.
수직 채널 패턴(VCP)에서 셀렉터 게이트(SG)의 수평 부분(SG-H)의 하부에 위치하는 일부분이 제거된 공간에는 도 3에 도시된 바와 같이 절연막(INS)이 위치할 수 있다. 이에, 절연막(INS)은 셀렉터 게이트(SG)의 수평 부분의 하부 중 데이터 저장 패턴(DSP)에 의해 둘러싸인 내부에 위치함으로써, 셀렉터 게이트(SG)의 수평 부분(SG-H)이 수직 채널 패턴(VCP)과 직접적으로 접촉되지 않도록 할 수 있다.As shown in FIG. 3 , the insulating film INS may be located in a space where a portion of the vertical channel pattern VCP is removed from the lower portion of the horizontal portion SG-H of the selector gate SG. Accordingly, the insulating film (INS) is located inside the lower part of the horizontal part of the selector gate (SG) surrounded by the data storage pattern (DSP), so that the horizontal part (SG-H) of the selector gate (SG) is a vertical channel pattern ( Avoid direct contact with VCP).
또한, 수직 채널 패턴(VCP)에서 셀렉터 게이트(SG)의 수평 부분(SG-H)의 상부에 위치하는 일부분은, 셀렉터 게이트(SG)의 수평 부분(SG-H)의 상부에 위치하는 절연막(INS)에 의해 셀렉터 게이트(SG)의 수평 부분(SG-H)과 직접적으로 접촉되지 않을 수 있다.In addition, in the vertical channel pattern (VCP), a portion located on top of the horizontal portion (SG-H) of the selector gate (SG) is an insulating film ( INS) may not directly contact the horizontal portion (SG-H) of the selector gate (SG).
데이터 저장 패턴(DSP)은 채널 홀들(CH) 각각의 내측벽을 덮은 채 내측으로는 수직 채널 패턴(VCP)의 외측벽과 접촉하며 외측으로는 워드 라인들(WL0-WLn)의 측벽들과 접촉할 수 있다. 이에, 데이터 저장 패턴(DSP)에서 워드 라인들(WL0-WLn)에 대응하는 영역들은 수직 채널 패턴(VCP)에서 워드 라인들(WL0-WLn)에 대응하는 영역들과 함께, 워드 라인들(WL0-WLn), 셀렉터 게이트(SG) 또는 비트 라인(BL)을 통해 인가되는 전압에 의해 메모리 동작(프로그램 동작, 판독 동작 또는 소거 동작)이 수행되는 메모리 셀들을 구성할 수 있다. 메모리 셀들은 셀 스트링들(CSTR)의 메모리 셀 트랜지스터들(MCT)에 해당된다. 이를 위해, 데이터 저장 패턴(DSP)은 워드 라인들(WL0-WLn), 셀렉터 게이트(SG) 또는 비트 라인(BL)을 통해 인가되는 전압에 의한 전하들의 분극 상태로 이진 데이터 값 또는 다치화된 데이터 값을 나타내도록 강유전체 물질로 형성될 수 있다. 일례로, 강유전체 기반의 데이터 저장 패턴(DSP)은 전하의 분극 상태로 이진 데이터 값 또는 다치화된 데이터 값을 나타낼 수 있다. 이하, 강유전체 물질은 사방정계(Orthorhombic) 결정 구조를 갖는 HfOx, Al, Zr 또는 Si 중 적어도 하나의 물질이 도핑된 HfOx, PZT(Pb(Zr, Ti)O3), PTO(PbTiO3), SBT(SrBi2Ti2O3), BLT(Bi(La, Ti)O3), PLZT(Pb(La, Zr)TiO3), BST(Bi(Sr, Ti)O3), 티탄산바륨(barium titanate, BaTiO3), P(VDF-TrFE), PVDF, AlOx, ZnOx, TiOx, TaOx 또는 InOx 중 적어도 하나를 포함할 수 있다.The data storage pattern (DSP) covers the inner wall of each of the channel holes (CH), contacts the outer wall of the vertical channel pattern (VCP) on the inside, and contacts the sidewalls of the word lines (WL0-WLn) on the outside. You can. Accordingly, the areas corresponding to the word lines (WL0-WLn) in the data storage pattern (DSP), together with the areas corresponding to the word lines (WL0-WLn) in the vertical channel pattern (VCP), are the word lines (WL0) -WLn), memory cells in which a memory operation (program operation, read operation, or erase operation) is performed by a voltage applied through a selector gate (SG) or a bit line (BL) can be configured. The memory cells correspond to memory cell transistors (MCT) of cell strings (CSTR). For this purpose, the data storage pattern (DSP) is a binary data value or multivalued data in the polarization state of charges by voltage applied through the word lines (WL0-WLn), selector gate (SG), or bit line (BL). It may be formed of a ferroelectric material to exhibit a value. For example, a ferroelectric-based data storage pattern (DSP) can represent binary data values or multivalued data values in the polarization state of charge. Hereinafter , the ferroelectric material is HfO x having an orthorhombic crystal structure, HfO , SBT(SrBi 2 Ti 2 O 3 ), BLT(Bi(La, Ti)O 3 ), PLZT(Pb(La, Zr)TiO 3 ), BST(Bi(Sr, Ti)O 3 ), barium titanate ( It may include at least one of barium titanate, BaTiO 3 ), P(VDF-TrFE), PVDF, AlO x , ZnO x , TiO x , TaO x or InO x .
특히, 데이터 저장 패턴(DSP)은 분극 상태에 따라 전류를 선택적으로 흐르게 하는 FTJ(Ferroelectric Tunnel Junction) 특성을 갖는 강유전체 물질로 형성될 수 있다. 예컨대, 데이터 저장 패턴(DSP)은 HfOx 또는 HZO로 형성될 수 있다.In particular, the data storage pattern (DSP) may be formed of a ferroelectric material with FTJ (Ferroelectric Tunnel Junction) characteristics that selectively flows current depending on the polarization state. For example, the data storage pattern (DSP) may be formed of HfO x or HZO.
따라서, 비휘발성 랜덤 액세스 스토리지는 판독 동작 시 셀렉터 게이트(SG)를 통해 인가되는 판독 전류를 워드 라인들(WL0-WLn)에 대응하는 데이터 저장 패턴(DSP)의 영역들 각각의 분극 상태에 따라 워드 라인들(WL0-WLn)을 통해 선택적으로 센싱함으로써, 랜덤 액세스를 구현할 수 있다. 이에 대한 상세한 설명은 도 5, 6a 내지 6c를 참조하여 기재하기로 한다.Therefore, non-volatile random access storage converts the read current applied through the selector gate (SG) during a read operation into a word according to the polarization state of each region of the data storage pattern (DSP) corresponding to the word lines (WL0-WLn). Random access can be implemented by selectively sensing through lines (WL0-WLn). A detailed description of this will be described with reference to FIGS. 5 and 6A to 6C.
스위칭 패턴(SP)은 수직 채널 패턴(VCP)의 내측벽을 덮으며 수직 방향(예컨대, 제3 방향(D3))으로 연장 형성될 수 있다. 스위칭 패턴(SP)은 종래에 사용되는 OTS(Ovonic Threshold Switch)와 같이 Se, As, Ge 또는 Si 중 어느 하나의 물질로 형성되며 턴 온(Turn on) 또는 턴 오프(Turn off)하며 메모리 동작 시 스위칭 소자로 사용될 수 있다.The switching pattern SP covers the inner wall of the vertical channel pattern VCP and may extend in a vertical direction (eg, third direction D3). The switching pattern (SP), like the conventional Ovonic Threshold Switch (OTS), is made of either Se, As, Ge, or Si and turns on or off during memory operation. It can be used as a switching element.
스위칭 패턴(SP)에서 셀렉터 게이트(SG)의 수평 부분(SG-H)의 하부에 위치하는 일부분이 제거된 공간에는 도 3에 도시된 바와 같이 절연막(INS)이 위치할 수 있다. 이에, 절연막(INS)은 셀렉터 게이트(SG)의 수평 부분의 하부 중 데이터 저장 패턴(DSP)에 의해 둘러싸인 내부에 위치함으로써, 셀렉터 게이트(SG)의 수평 부분(SG-H)이 스위칭 패턴(SP)과 직접적으로 접촉되지 않도록 할 수 있다.As shown in FIG. 3 , the insulating film INS may be located in the space where a portion of the switching pattern SP is removed from the lower portion of the horizontal portion SG-H of the selector gate SG. Accordingly, the insulating film (INS) is located on the inside surrounded by the data storage pattern (DSP) at the bottom of the horizontal part of the selector gate (SG), so that the horizontal part (SG-H) of the selector gate (SG) is connected to the switching pattern (SP). ) can be avoided directly.
또한, 스위칭 패턴(SP)에서 셀렉터 게이트(SG)의 수평 부분(SG-H)을 감싸는 일부분이 제거된 공간에는 도 4에 도시된 바와 같이 절연막(INS)이 위치할 수 있다. 따라서, 절연막(INS)은 셀렉터 게이트(SG)를 감싸며 수직 채널 패턴(VCP)이 형성하는 공간의 내부에 위치함으로써, 셀렉터 게이트(SG)의 수평 부분(SG-H)이 수직 채널 패턴(VCP) 및 스위칭 패턴(SP)과 직접적으로 접촉되지 않도록 할 수 있다.Additionally, as shown in FIG. 4 , an insulating film INS may be located in a space where a portion of the switching pattern SP surrounding the horizontal portion SG-H of the selector gate SG is removed. Therefore, the insulating film (INS) surrounds the selector gate (SG) and is located inside the space formed by the vertical channel pattern (VCP), so that the horizontal portion (SG-H) of the selector gate (SG) forms the vertical channel pattern (VCP). And it can be prevented from directly contacting the switching pattern (SP).
셀렉터 게이트(SG)는 스위칭 패턴(SP)의 내측벽을 덮으며 도핑된 반도체(ex, 도핑된 실리콘 등), 금속(ex, W(텅스텐), Cu(구리), Al(알루미늄), Ti(티타늄), Ta(탄탈륨), Mo(몰리브덴), Ru(루테늄), Au(금) 등) 또는 도전성 금속질화물(ex, 질화티타늄, 질화탄탈늄 등) 등에서 선택된 적어도 하나를 포함하는 도전성 물질로 형성되어, 메모리 동작을 위한 전류 또는 전압이 인가되는 용도로 사용될 수 있다.The selector gate (SG) covers the inner wall of the switching pattern (SP) and contains doped semiconductors (ex, doped silicon, etc.), metals (ex, W (tungsten), Cu (copper), Al (aluminum), Ti ( Formed of a conductive material containing at least one selected from titanium), Ta (tantalum), Mo (molybdenum), Ru (ruthenium), Au (gold), etc.) or conductive metal nitride (ex, titanium nitride, tantalum nitride, etc.) It can be used to apply current or voltage for memory operation.
이 때, 셀렉터 게이트(SG)는 스위칭 패턴(SP)의 내측벽을 덮으며 수직 방향으로 연장 형성되는 수직 부분(SG-V)과, 수직 부분(SG-V)의 상단에 연결되는 수평 부분(SG-H)을 포함할 수 있다. 그러나 수평 부분(SG-H)은 수직 부분(SG-V)의 상단뿐만 아니라, 수직 부분(SG-V)의 임의의 위치(예컨대, 하단)에 연결될 수 있다.At this time, the selector gate (SG) has a vertical part (SG-V) extending in the vertical direction and covering the inner wall of the switching pattern (SP), and a horizontal part (SG-V) connected to the top of the vertical part (SG-V) SG-H) may be included. However, the horizontal portion (SG-H) may be connected not only to the top of the vertical portion (SG-V), but also to any position (eg, bottom) of the vertical portion (SG-V).
셀렉터 게이트(SG)의 수평 부분(SG-H)은 수직 채널 구조체들(VS) 중 동일한 로우(Row) 또는 컬럼(Column)에 위치하는 수직 채널 구조체들을 수평 방향(예컨대, 제1 방향(D1))으로 관통하며 연장 형성될 수 있다. 따라서, 셀렉터 게이트(SG)의 수평 부분(SG-H)은 수직 채널 구조체들(VS) 중 동일한 로우 또는 컬럼에 위치하는 수직 채널 구조체들에 의해 공유될 수 있다.The horizontal portion (SG-H) of the selector gate (SG) controls the vertical channel structures located in the same row or column among the vertical channel structures (VS) in the horizontal direction (e.g., in the first direction (D1)) ) and can be formed as an extension. Accordingly, the horizontal portion (SG-H) of the selector gate (SG) may be shared by vertical channel structures located in the same row or column among the vertical channel structures (VS).
도면에는 셀렉터 게이트(SG)의 수평 부분(SG-H)이 수직 채널 구조체들(VS) 각각의 비트 라인(BL)과 평행하는 것으로 도시되었으나, 이에 제한되거나 한정되지 않고 수직 채널 구조체들(VS) 각각의 비트 라인(BL)과 직교할 수도 있다. 이러한 경우, 셀렉터 게이트(SG)의 수평 부분(SG-H)은 도면에서 도시된 바와 같이 수직 채널 구조체들(VS) 중 동일한 로우에 위치하는 수직 채널 구조체들(VS)에 의해 공유되는 대신에, 수직 채널 구조체들(VS) 중 동일한 컬럼에 위치하는 수직 채널 구조체들(VS)에 의해 공유될 수 있다.In the drawing, the horizontal portion (SG-H) of the selector gate (SG) is shown to be parallel to the bit line (BL) of each of the vertical channel structures (VS), but is not limited or limited thereto and the vertical channel structures (VS) It may be orthogonal to each bit line (BL). In this case, the horizontal portion (SG-H) of the selector gate (SG) is instead shared by the vertical channel structures (VS) located in the same row among the vertical channel structures (VS) as shown in the figure. It may be shared by vertical channel structures (VS) located in the same column among the vertical channel structures (VS).
또한, 셀렉터 게이트(SG)의 수평 부분(SG-H)은 층간 절연막(ILD)에 의해 워드 라인들(WL0-WLn)과 전기적으로 분리될 수 있다. 일례로, 셀렉터 게이트(SG)의 수평 부분(SG-H)은 워드 라인들(WL0-WLn) 중 최상단에 위치하는 워드 라인(WLn)과 층간 절연막(ILD)에 의해 전기적으로 분리될 수 있다.Additionally, the horizontal portion (SG-H) of the selector gate (SG) may be electrically separated from the word lines (WL0-WLn) by an interlayer insulating layer (ILD). For example, the horizontal portion (SG-H) of the selector gate (SG) may be electrically separated from the word line (WLn) located at the top of the word lines (WL0-WLn) by an interlayer insulating layer (ILD).
수직 채널 패턴(VCP), 스위칭 패턴(SP) 및 셀렉터 게이트(SG)의 상면에는 도전 패드(미도시)가 제공될 수 있다. 도전 패드의 측벽은 데이터 저장 패턴(DSP)으로 둘러싸일 수 있다. 도전 패드의 상면은 적층 구조체들(ST) 각각의 상면(즉, 층간 절연막들(ILD) 중 최상부의 것의 상면)과 실질적으로 공면을 이룰 수 있다. 도전 패드는 불순물이 도핑된 반도체 또는 도전성 물질로 형성될 수 있다. 이와 같은 도전 패드는 후술하는 비트 라인(BL)과 수직 채널 패턴(VCP) 사이의 접촉 저항을 줄일 수 있다.Conductive pads (not shown) may be provided on the top surfaces of the vertical channel pattern (VCP), switching pattern (SP), and selector gate (SG). The sidewall of the conductive pad may be surrounded by a data storage pattern (DSP). The top surface of the conductive pad may be substantially coplanar with the top surface of each of the stacked structures ST (that is, the top surface of the uppermost one of the interlayer dielectric layers (ILD)). The conductive pad may be formed of a semiconductor or conductive material doped with impurities. Such a conductive pad can reduce contact resistance between the bit line (BL) and the vertical channel pattern (VCP), which will be described later.
이상, 수직 채널 구조체들(VS)이 도전 패드를 포함하는 구조인 것으로 설명되었으나, 이에 제한되거나 한정되지 않고 도전 패드를 생략한 구조를 가질 수도 있다. 이러한 경우, 수직 채널 구조체들(VS)에서 도전 패드가 생략됨에 따라, 수직 채널 패턴(VCP), 스위칭 패턴(SP) 및 셀렉터 게이트(SG) 각각의 상면이 적층 구조체들(ST) 각각의 상면(즉, 층간 절연막들(ILD) 중 최상부의 것의 상면)과 실질적으로 공면을 이룰 수 있다. 또는, 수직 채널 구조체들(VS)에서 도전 패드가 생략됨에 따라, 수직 채널 패턴(VCP)이 스위칭 패턴(SP) 및 셀렉터 게이트(SG) 각각의 상면을 덮도록 형성될 수도 있다.Above, the vertical channel structures VS have been described as having a structure including a conductive pad, but the structure is not limited or limited thereto and may have a structure omitting the conductive pad. In this case, as the conductive pad is omitted from the vertical channel structures (VS), the top surface of each of the vertical channel pattern (VCP), switching pattern (SP), and selector gate (SG) is the top surface of each of the stacked structures (ST) ( That is, it can be substantially coplanar with the top surface of the uppermost one of the interlayer insulating layers (ILD). Alternatively, as the conductive pad is omitted from the vertical channel structures (VS), the vertical channel pattern (VCP) may be formed to cover the upper surface of each of the switching pattern (SP) and the selector gate (SG).
이러한 경우 모두에서, 후술되는 비트 라인 콘택 플러그(BLPG)는, 도전 패드를 통해 수직 채널 패턴(VCP)과 간접적으로 전기적으로 연결되는 대신에, 수직 채널 패턴(VCP)과 직접적으로 접촉하며 전기적으로 연결될 수 있다.In both of these cases, the bit line contact plug (BLPG), described later, will be electrically connected to the vertical channel pattern (VCP) by directly contacting it, instead of being indirectly electrically connected to the vertical channel pattern (VCP) through a conductive pad. You can.
서로 인접한 적층 구조체들(ST) 사이에는 제2 방향(D2)으로 연장되는 분리 트렌치(STR)가 제공될 수 있다.A separation trench (STR) extending in the second direction (D2) may be provided between adjacent stacked structures (ST).
적층 구조체들(ST) 및 수직 채널 구조체들(VS) 상에 캡핑 절연막(CAP)이 제공될 수 있다. 캡핑 절연막(CAP)은 층간 절연막들(ILD) 중 최상부의 것의 상면, 도전 패드의 상면을 덮을 수 있다. 캡핑 절연막(CAP)은, 층간 절연막들(ILD)과 다른 절연 물질로 형성될 수 있다. 캡핑 절연막(CAP) 내부에 도전 패드와 전기적으로 연결되는 비트 라인 콘택 플러그(BLPG)가 제공될 수 있다. 비트 라인 콘택 플러그(BLPG)는, 제3 방향(D3)으로 갈수록 제1 방향(D1) 및 제2 방향(D2)으로의 폭이 증가되는 형상을 가질 수 있다.A capping insulating layer (CAP) may be provided on the stacked structures (ST) and the vertical channel structures (VS). The capping insulating layer (CAP) may cover the top surface of the uppermost one of the interlayer insulating layers (ILD) and the top surface of the conductive pad. The capping insulating film (CAP) may be formed of an insulating material different from the interlayer insulating films (ILD). A bit line contact plug (BLPG) electrically connected to the conductive pad may be provided inside the capping insulating film (CAP). The bit line contact plug BLPG may have a shape whose width in the first direction D1 and the second direction D2 increases as it moves toward the third direction D3.
캡핑 절연막(CAP) 및 비트 라인 콘택 플러그(BLPG) 상에 비트 라인(BL)이 제공될 수 있다. 비트 라인(BL)은 제1 방향(D1)을 따라 도전성 물질로 연장 형성될 수 있다. 비트 라인(BL)을 구성하는 도전성 물질은 전술된 워드 라인들(WL0-WLn) 각각을 형성하는 도전성 물질과 동일한 물질일 수 있다.A bit line (BL) may be provided on the capping insulating film (CAP) and the bit line contact plug (BLPG). The bit line BL may be formed of a conductive material extending along the first direction D1. The conductive material constituting the bit line BL may be the same material as the conductive material forming each of the above-described word lines WL0-WLn.
비트 라인(BL)은 비트 라인 콘택 플러그(BLPG)를 통해 수직 채널 구조체들(VS)과 전기적으로 연결될 수 있다. 여기서 비트 라인(BL)이 수직 채널 구조체들(VS)과 연결된다는 것은, 수직 채널 구조체들(VS)에 포함되는 수직 채널 패턴(VCP)과 연결되는 것을 의미할 수 있다.The bit line BL may be electrically connected to the vertical channel structures VS through a bit line contact plug (BLPG). Here, the fact that the bit line (BL) is connected to the vertical channel structures (VS) may mean that it is connected to the vertical channel pattern (VCP) included in the vertical channel structures (VS).
또한, 일 실시예에 따른 비휘발성 랜덤 액세스 스토리지는 설명된 구조로 제한되거나 한정되지 않고, 구현 예시에 따라 수직 채널 구조체들(VS), 워드 라인들(WL0-WLn), 비트 라인(BL)을 포함하는 것을 전제로 다양한 구조로 구현될 수 있다.In addition, the non-volatile random access storage according to one embodiment is not limited or limited to the described structure, and may include vertical channel structures (VS), word lines (WL0-WLn), and bit lines (BL) depending on the implementation example. It can be implemented in various structures provided that it is included.
도 5는 일 실시예에 따른 비휘발성 랜덤 액세스 스토리지의 판독 동작 방법을 도시한 플로우 차트이고, 도 6a 내지 c는 일 실시예에 따른 비휘발성 랜덤 액세스 스토리지의 판독 동작 방법을 설명하기 위해 비휘발성 랜덤 액세스 스토리지를 도시한 도면이다. 보다 상세하게, 도 6a는 일 실시예에 따른 비휘발성 랜덤 액세스 스토리지의 판독 동작 방법을 설명하기 위해 비휘발성 랜덤 액세스 스토리지를 도시한 측면 단면도이며, 도 6b는 일 실시예에 따른 비휘발성 랜덤 액세스 스토리지의 판독 동작 방법에서 데이터 저장 패턴이 분극 상태에 따라 전류를 선택적으로 흐르게 하는 FTJ 특성을 갖는 것을 설명하기 위해 비휘발성 랜덤 액세스 스토리지의 일부분을 확대 도시한 측면 단면도이고, 도 6c는 일 실시예에 따른 비휘발성 랜덤 액세스 스토리지의 판독 동작 방법에서 판독 전류를 센싱하는 것을 설명하기 위한 그래프이다.FIG. 5 is a flow chart illustrating a read operation method of non-volatile random access storage according to an embodiment, and FIGS. 6A to 6C are flow charts showing a read operation method of non-volatile random access storage according to an embodiment. This is a diagram showing access storage. In more detail, FIG. 6A is a side cross-sectional view of a non-volatile random access storage to explain a read operation method of the non-volatile random access storage according to an embodiment, and FIG. 6B is a side cross-sectional view of a non-volatile random access storage according to an embodiment. In order to explain that in the read operation method, the data storage pattern has FTJ characteristics that selectively flow current depending on the polarization state, FIG. 6C is an enlarged side cross-sectional view of a portion of the non-volatile random access storage according to an embodiment. This is a graph to explain sensing the read current in the read operation method of non-volatile random access storage.
이하, 설명되는 판독 동작 방법은 도 1 내지 4를 참조하여 상술된 구조의 비휘발성 랜덤 액세스 스토리지에 의해 수행됨을 전제로 한다.Hereinafter, the read operation method described is assumed to be performed by non-volatile random access storage of the structure described above with reference to FIGS. 1 to 4.
도 5 및 6a를 참조하면, 단계(S510)에서 비휘발성 랜덤 액세스 스토리지는, 셀렉터 게이트(SG)를 통해 판독 전압(Vread)을 인가할 수 있다. 보다 상세하게, 셀렉터 게이트(SG)이 판독 전압(Vread; 예컨대 2V 내지 4V)이 인가되고 판독 동작의 대상이 되는 대상 메모리 셀에 대응하는 선택된 워드 라인(sel WL)에 접지 전압(예컨대, 0V)가 인가되며 워드 라인들 중 선택된 워드 라인(sel WL)을 제외한 나머지 워드 라인들(unsel WLs) 각각이 플로팅되게 되면, 셀렉터 게이트(SG)를 통해 판독 전류가 흐르게 된다.Referring to FIGS. 5 and 6A, in step S510, the non-volatile random access storage may apply a read voltage (V read ) through the selector gate (SG). More specifically, the selector gate (SG) receives a read voltage (V read ; for example, 2V to 4V) and applies a ground voltage (for example, 0V) to the selected word line (sel WL) corresponding to the target memory cell that is the target of the read operation. ) is applied and each of the remaining word lines (unsel WLs) except the selected word line (sel WL) among the word lines is floated, and a read current flows through the selector gate (SG).
이에, 단계(S520)에서 비휘발성 랜덤 액세스 스토리지는, 판독 전류(Iread)를 워드 라인들(WL0-WLn)에 대응하는 데이터 저장 패턴(DSP)의 영역들 각각의 분극 상태에 따라 워드 라인들(WL0-WLn)을 통해 선택적으로 센싱함으로써, 판독 동작을 수행할 수 있다.Accordingly, in step S520, the non-volatile random access storage supplies a read current (I read ) to the word lines (WL0-WLn) according to the polarization state of each of the regions of the data storage pattern (DSP) corresponding to the word lines (WL0-WLn). A read operation can be performed by selectively sensing through (WL0-WLn).
이처럼 셀렉터 게이트(SG)를 통해 인가되는 판독 전류(Iread)가 워드 라인들(WL0-WLn)을 통해 선택적으로 센싱되는 것은, 데이터 저장 패턴(DSP)이 FTJ 특성을 갖는 물질로 형성됨으로써 가능할 수 있다. 예를 들어, 데이터 저장 패턴(DSP)이 5 내지 10nm 두께의 HfOx 또는 HZO로 형성되는 경우, 데이터 저장 패턴(DSP) 중 워드 라인(WL0)에 대응하는 영역의 분극 상태가 도 6b의 CASE 1과 같다면, 워드 라인(WL0)을 통해서 판독 전류가 센싱될 수 없다. 반면, 데이터 저장 패턴(DSP) 중 워드 라인(WL0)에 대응하는 영역의 분극 상태가 도 6b의 CASE 2와 같다면, 워드 라인(WL0)을 통해서 판독 전류가 센싱될 수 있다.In this way, the read current (I read ) applied through the selector gate (SG) can be selectively sensed through the word lines (WL0-WLn) by forming the data storage pattern (DSP) of a material with FTJ characteristics. there is. For example, when the data storage pattern (DSP) is formed of HfO If it is equal to , the read current cannot be sensed through the word line (WL0). On the other hand, if the polarization state of the region of the data storage pattern (DSP) corresponding to the word line (WL0) is the same as CASE 2 in FIG. 6B, the read current can be sensed through the word line (WL0).
도 6b에 도시된 데이터 저장 패턴(DSP)의 분극 상태는 예시에 지나지 않으며, 비휘발성 랜덤 액세스 스토리지는 이와 같은 특성을 이용하여 워드 라인들(WL0-WLn)에 대응하는 데이터 저장 패턴(DSP)의 영역들 각각의 분극 상태에 따른 판독 전류(Iread)를 워드 라인들(WL0-WLn)을 통해 선택적으로 센싱하는 랜덤 액세스의 판독 동작을 구현할 수 있다.The polarization state of the data storage pattern (DSP) shown in FIG. 6B is only an example, and non-volatile random access storage uses this characteristic to change the polarization state of the data storage pattern (DSP) corresponding to the word lines (WL0-WLn). A random access read operation that selectively senses the read current (I read ) according to the polarization state of each region through the word lines (WL0-WLn) can be implemented.
보다 상세하게, 단계(S520)에서 비휘발성 랜덤 액세스 스토리지는, 스위칭 패턴(SP) 중 선택된 워드 라인(sel WL)에 대응하는 선택된 영역이 턴 온 전압 인가에 응답하여 턴 온되고, 데이터 저장 패턴(DSP)의 영역들 중 선택된 워드 라인(sel WL)에 대응하는 선택된 영역이 터널링에 의해 전류를 흐르게 하며, 수직 채널 패턴(VCP) 중 선택된 워드 라인(sel WL)에 대응하는 영역이 데이터 저장 패턴(DSP)의 선택된 영역의 분극 상태에 따라 변화되는 전도도(Conductivity)를 갖게 됨에 따라, 도 6c에 도시된 바와 같이 대상 메모리 셀에 대한 판독 전류(Iread)를 센싱하여 판독 동작을 수행할 수 있다.More specifically, in step S520, in the non-volatile random access storage, the selected area corresponding to the selected word line (sel WL) of the switching pattern (SP) is turned on in response to the application of the turn-on voltage, and the data storage pattern ( Among the areas of the DSP, the selected area corresponding to the selected word line (sel WL) allows current to flow by tunneling, and the area corresponding to the selected word line (sel WL) among the vertical channel patterns (VCP) creates a data storage pattern ( As the conductivity changes depending on the polarization state of the selected region of the DSP, a read operation can be performed by sensing the read current (I read ) for the target memory cell, as shown in FIG. 6C.
이상 설명된 바와 같이 비휘발성 랜덤 액세스 스토리지는, 2단자 기반의 판독 동작을 수행하기 때문에 기판(SUB)이 절연막인 것을 원칙으로 하나, 이에 제한되거나 한정되지 않고, 전도층막을 포함하는 기판(SUB)을 사용할 수도 있다.As described above, since non-volatile random access storage performs a two-terminal-based read operation, the substrate (SUB) is in principle an insulating film, but is not limited or limited thereto, and the substrate (SUB) includes a conductive layer film. You can also use .
일 실시예에 따른 비휘발성 랜덤 액세스 스토리지는, 랜덤 액세스를 구현하여 판독 동작을 초고속으로 수행할 뿐만 아니라, FeFET 동작 기반으로 프로그램 및 소거를 수행하기 때문에, 프로그램 및 소거 역시 초고속으로 동작할 수 있다. 이에 대한 상세한 설명은 아래에서 기재하기로 한다.Non-volatile random access storage according to one embodiment not only performs read operations at ultra-high speed by implementing random access, but also performs program and erase based on FeFET operation, so program and erase can also operate at ultra-high speed. A detailed description of this is provided below.
도 7a 내지 7c는 일 실시예에 따른 비휘발성 랜덤 액세스 스토리지의 프로그램 동작 방법을 설명하기 위한 도면이다. 보다 상세하게, 도 7a는 일 실시예에 따른 비휘발성 랜덤 액세스 스토리지의 프로그램 동작 방법을 설명하기 위해 비휘발성 랜덤 액세스 스토리지를 도시한 측면 단면도이며, 도 7b는 일 실시예에 따른 비휘발성 랜덤 액세스 스토리지의 프로그램 동작 방법에서 데이터 저장 패턴이 분극 상태에 따라 전류를 선택적으로 흐르게 하는 FTJ 특성을 갖는 것을 설명하기 위해 비휘발성 랜덤 액세스 스토리지의 일부분을 확대 도시한 측면 단면도이고, 도 7c는 일 실시예에 따른 비휘발성 랜덤 액세스 스토리지의 프로그램 동작 방법에서 인가되는 프로그램 전압을 설명하기 위한 그래프이다.7A to 7C are diagrams for explaining a program operation method of non-volatile random access storage according to an embodiment. In more detail, FIG. 7A is a side cross-sectional view showing a non-volatile random access storage to explain a program operation method of the non-volatile random access storage according to an embodiment, and FIG. 7B is a non-volatile random access storage according to an embodiment. In order to explain that in the program operation method of , the data storage pattern has FTJ characteristics that selectively flow current according to the polarization state, FIG. 7C is an enlarged side cross-sectional view of a portion of the non-volatile random access storage according to an embodiment. This is a graph to explain the program voltage applied in the program operation method of non-volatile random access storage.
이하, 설명되는 프로그램 동작 방법은 도 1 내지 4를 참조하여 상술된 구조의 비휘발성 랜덤 액세스 스토리지에 의해 수행됨을 전제로 한다.Hereinafter, the program operation method described is assumed to be performed by non-volatile random access storage of the structure described above with reference to FIGS. 1 to 4.
비휘발성 랜덤 액세스 스토리지는, 도 7a 및 7c에 도시된 바와 같이 워드 라인들 중 프로그램 동작의 대상이 되는 대상 메모리 셀에 대응하는 선택된 워드 라인(sel WL)에 양의 값의 프로그램 전압(Vpgm; 예컨대, 5V)을 인가하여 대상 메모리 셀의 문턱 전압을 하강시키고, 워드 라인들 중 선택된 워드 라인(sel WL)을 제외한 나머지 비선택된 워드 라인들(unsel WLs) 각각에 패스 전압(Vpass; 예컨대 1V)을 인가하며, 비트 라인(BL)에 접지 전압(예컨대, 0V)을 인가하여, 도 7b에 도시된 바와 같이 수직 채널 패턴(VCP) 중 대상 메모리 셀에 대응하는 영역에 전자를 다량 축적하여 큰 값의 전류가 흐르게 함으로써, 대상 메모리 셀에 대한 프로그램 동작을 수행할 수 있다.As shown in FIGS. 7A and 7C, non-volatile random access storage applies a positive program voltage (V pgm ; For example, 5V) is applied to lower the threshold voltage of the target memory cell, and a pass voltage (V pass ; for example, 1V) is applied to each of the unselected word lines (unsel WLs) except for the selected word line (sel WL) among the word lines. ) is applied, and a ground voltage (e.g., 0V) is applied to the bit line BL, thereby accumulating a large amount of electrons in the area corresponding to the target memory cell in the vertical channel pattern (VCP), as shown in FIG. 7b. By allowing a value current to flow, a program operation for the target memory cell can be performed.
도 8a 내지 8c는 일 실시예에 따른 비휘발성 랜덤 액세스 스토리지의 소거 동작 방법을 설명하기 위한 도면이다. 보다 상세하게, 도 8a는 일 실시예에 따른 비휘발성 랜덤 액세스 스토리지의 소거 동작 방법을 설명하기 위해 비휘발성 랜덤 액세스 스토리지를 도시한 측면 단면도이며, 도 8b는 일 실시예에 따른 비휘발성 랜덤 액세스 스토리지의 소거 동작 방법에서 데이터 저장 패턴이 분극 상태에 따라 전류를 선택적으로 흐르게 하는 FTJ 특성을 갖는 것을 설명하기 위해 비휘발성 랜덤 액세스 스토리지의 일부분을 확대 도시한 측면 단면도이고, 도 8c는 일 실시예에 따른 비휘발성 랜덤 액세스 스토리지의 소거 동작 방법에서 인가되는 소거 전압을 설명하기 위한 그래프이다.8A to 8C are diagrams for explaining an erase operation method of non-volatile random access storage according to an embodiment. In more detail, FIG. 8A is a side cross-sectional view showing a non-volatile random access storage to explain an erase operation method of the non-volatile random access storage according to an embodiment, and FIG. 8B is a side cross-sectional view showing a non-volatile random access storage according to an embodiment. To illustrate that in the erase operation method, the data storage pattern has FTJ characteristics that selectively flow current depending on the polarization state, FIG. 8C is an enlarged side cross-sectional view of a portion of the non-volatile random access storage according to an embodiment. This is a graph to explain the erase voltage applied in the erase operation method of non-volatile random access storage.
이하, 설명되는 소거 동작 방법은 도 1 내지 4를 참조하여 상술된 구조의 비휘발성 랜덤 액세스 스토리지에 의해 수행됨을 전제로 하며, 블록 단위 소거 방식이 아닌, 메모리 셀 단위 소거 방식을 적용함을 특징으로 한다.The erase operation method described below is assumed to be performed by non-volatile random access storage of the structure described above with reference to FIGS. 1 to 4, and is characterized by applying a memory cell-by-memory cell-by-memory erase method rather than a block-by-block erase method. do.
비휘발성 랜덤 액세스 스토리지는, 도 8a 및 8c에 도시된 바와 같이 워드 라인들 중 소거 동작의 대상이 되는 대상 메모리 셀에 대응하는 선택된 워드 라인(sel WL)에 양의 값의 소거 전압(Verase; 예컨대, 3V)을 인가하여 대상 메모리 셀의 문턱 전압을 소폭 하강시키고, 워드 라인들 중 선택된 워드 라인(sel WL)을 제외한 나머지 비선택된 워드 라인들(unsel WLs) 각각에 패스 전압(Vpass; 예컨대 1V)을 인가하며, 비트 라인(BL)에 접지 전압(예컨대, 0V)을 인가하여, 도 8b에 도시된 바와 같이 수직 채널 패턴(VCP) 중 대상 메모리 셀에 대응하는 영역에 전자를 소량 축적하여 작은 값의 전류가 흐르게 함으로써, 대상 메모리 셀에 대한 소거 동작을 수행할 수 있다.As shown in FIGS. 8A and 8C, non-volatile random access storage applies a positive erase voltage (V erase ; For example, 3V) is applied to slightly lower the threshold voltage of the target memory cell, and a pass voltage (V pass ; e.g., 1V) is applied, and a ground voltage (e.g., 0V) is applied to the bit line BL to accumulate a small amount of electrons in the area corresponding to the target memory cell in the vertical channel pattern (VCP), as shown in FIG. 8B. By allowing a small current to flow, an erase operation can be performed on the target memory cell.
이 때, 소거 전압이 전술된 프로그램 전압의 값보다 작은 양의 값을 갖기 때문에, 대상 메모리 셀의 문턱 전압은 프로그램 동작에서의 문턱 전압의 하강폭보다 소폭 하강될 수 있으며, 대상 메모리 셀에 대응하는 영역에는 전자가 프로그램 동작에서의 축적량보다 소량 축적될 수 있다.At this time, since the erase voltage has a positive value smaller than the value of the above-mentioned program voltage, the threshold voltage of the target memory cell may decrease slightly than the decrease amplitude of the threshold voltage in the program operation, and the threshold voltage corresponding to the target memory cell may decrease slightly. A smaller amount of electrons may be accumulated in the area than the amount accumulated in the program operation.
도 9a 내지 9c는 다른 실시예에 따른 비휘발성 랜덤 액세스 스토리지의 소거 동작 방법을 설명하기 위한 도면이다. 보다 상세하게, 도 9a는 다른 실시예에 따른 비휘발성 랜덤 액세스 스토리지의 소거 동작 방법을 설명하기 위해 비휘발성 랜덤 액세스 스토리지를 도시한 측면 단면도이며, 도 9b는 다른 실시예에 따른 비휘발성 랜덤 액세스 스토리지의 소거 동작 방법에서 데이터 저장 패턴이 분극 상태에 따라 전류를 선택적으로 흐르게 하는 FTJ 특성을 갖는 것을 설명하기 위해 비휘발성 랜덤 액세스 스토리지의 일부분을 확대 도시한 측면 단면도이고, 도 9c는 다른 실시예에 따른 비휘발성 랜덤 액세스 스토리지의 소거 동작 방법에서 인가되는 소거 전압을 설명하기 위한 그래프이다.9A to 9C are diagrams for explaining an erase operation method of non-volatile random access storage according to another embodiment. In more detail, FIG. 9A is a side cross-sectional view showing a non-volatile random access storage to explain an erase operation method of the non-volatile random access storage according to another embodiment, and FIG. 9B is a side cross-sectional view showing a non-volatile random access storage according to another embodiment. In order to explain that in the erase operation method, the data storage pattern has FTJ characteristics that selectively flow current depending on the polarization state, FIG. 9C is an enlarged side cross-sectional view of a portion of the non-volatile random access storage according to another embodiment. This is a graph to explain the erase voltage applied in the erase operation method of non-volatile random access storage.
이하, 설명되는 소거 동작 방법은 도 1 내지 4를 참조하여 상술된 구조의 비휘발성 랜덤 액세스 스토리지에 의해 수행됨을 전제로 하며, 블록 단위 소거 방식을 적용함을 특징으로 한다.The erase operation method described below assumes that it is performed by non-volatile random access storage of the structure described above with reference to FIGS. 1 to 4, and is characterized by applying a block-by-block erase method.
비휘발성 랜덤 액세스 스토리지는, 도 9a 및 9c에 도시된 바와 같이 소거 블록에 포함되는 워드 라인들 각각에 음의 값의 소거 전압(Verase; 예컨대, -5V)을 인가하여 소거 블록에 포함되는 메모리 셀들 각각의 문턱 전압을 상승시키고, 비트 라인(BL)에 접지 전압(예컨대, 0V)을 인가하여, 도 9b에 도시된 바와 같이 수직 채널 패턴(VCP) 중 대상 메모리 셀에 대응하는 영역에 정공을 축적하여 전류가 흐르지 못하게 함으로써, 소거 블록에 포함되는 메모리 셀들에 대한 소거 동작을 수행할 수 있다.Non-volatile random access storage, as shown in FIGS. 9A and 9C, applies a negative erase voltage (V erase ; e.g., -5V) to each of the word lines included in the erase block to erase the memory included in the erase block. The threshold voltage of each cell is raised, a ground voltage (e.g., 0V) is applied to the bit line BL, and a hole is created in the area corresponding to the target memory cell in the vertical channel pattern (VCP) as shown in FIG. 9B. By accumulating and preventing current from flowing, an erase operation can be performed on memory cells included in the erase block.
이상 설명된 바와 같이 비휘발성 랜덤 액세스 스토리지는, 프로그램 동작/소거 동작과, 판독 동작을 서로 다른 구조물에서 실시함을 특징으로 할 수 있다.As described above, non-volatile random access storage may be characterized in that a program operation/erase operation and a read operation are performed in different structures.
도 10은 일 실시예에 따른 비휘발성 랜덤 액세스 스토리지의 제조 방법을 도시한 플로우 차트이고, 도 11a 내지 11g는 일 실시예에 따른 비휘발성 랜덤 액세스 스토리지의 제조 방법을 설명하기 위해 비휘발성 랜덤 액세스 스토리지를 X-X'선으로 자른 것을 도시한 측면 단면도이고, 도 12a 내지 12f는 일 실시예에 따른 비휘발성 랜덤 액세스 스토리지의 제조 방법을 설명하기 위해 비휘발성 랜덤 액세스 스토리지를 Y-Y'선으로 자른 것을 도시한 측면 단면도이다.FIG. 10 is a flow chart showing a method of manufacturing non-volatile random access storage according to an embodiment, and FIGS. 11A to 11G are flow charts showing a method of manufacturing non-volatile random access storage according to an embodiment. is a side cross-sectional view cut along the line This is a side cross-sectional view showing this.
이하, 설명되는 제조 방법은 자동화 및 기계화된 제조 시스템에 의해 수행됨을 전제로 하며, 제조 방법이 수행된 결과 제조되는 것은 도 1 내지 4를 참조하여 상술된 구조의 비휘발성 랜덤 액세스 스토리지일 수 있다.Hereinafter, the manufacturing method described is assumed to be performed by an automated and mechanized manufacturing system, and what is manufactured as a result of performing the manufacturing method may be a non-volatile random access storage of the structure described above with reference to FIGS. 1 to 4.
또한, 이하 설명의 편의를 위해, 제조 방법이 비휘발성 랜덤 액세스 스토리지가 적층 구조체들(ST) 및 수직 채널 구조체들(VS)만을 포함하는 경우로 설명된다.Additionally, for convenience of description below, the manufacturing method is described in the case where the non-volatile random access storage includes only the stacked structures (ST) and the vertical channel structures (VS).
단계(S1010)에서 제조 시스템은, 도 11a 및 12a에 도시된 바와 같이 반도체 구조체(SEMI-STR)를 준비할 수 있다.In step S1010, the manufacturing system may prepare a semiconductor structure (SEMI-STR) as shown in FIGS. 11A and 12A.
반도체 구조체(SEMI-STR)는 기판(SUB) 상 수평 방향으로 연장 형성된 채 수직 방향으로 이격되며 적층된 워드 라인들(WL0-WLn), 워드 라인들(WL0-WLn)을 관통하며 수직 방향으로 연장 형성되는 수직 채널 구조체들(VS)-수직 채널 구조체들(VS) 각각은 수직 방향으로 연장 형성되는 수직 채널 패턴(VCP), 수직 채널 패턴(VCP)의 외측벽을 덮으며 형성되는 강유전체 기반의 데이터 저장 패턴(DSP), 수직 채널 패턴(VCP)의 내측벽을 덮으며 수직 방향으로 연장 형성되는 스위칭 패턴(SP) 및 스위칭 패턴(SP)의 내측벽을 덮으며 형성되는 셀렉터 게이트(SG)의 수직 부분(SG-V)을 포함하고, 데이터 저장 패턴(DSP) 및 수직 채널 패턴(VCP)은 워드 라인들(WL0-WLn)에 대응하는 메모리 셀들을 구성함-을 포함할 수 있다.The semiconductor structure (SEMI-STR) is formed to extend in the horizontal direction on the substrate (SUB), is spaced apart in the vertical direction, and extends in the vertical direction through the stacked word lines (WL0-WLn) and word lines (WL0-WLn). Formed vertical channel structures (VS) - Each of the vertical channel structures (VS) has a vertical channel pattern (VCP) extending in the vertical direction, and ferroelectric-based data storage formed by covering the outer wall of the vertical channel pattern (VCP). A switching pattern (SP) that extends in the vertical direction and covers the inner wall of the pattern (DSP) and the vertical channel pattern (VCP), and a vertical portion of the selector gate (SG) that covers the inner wall of the switching pattern (SP). (SG-V), and the data storage pattern (DSP) and vertical channel pattern (VCP) configure memory cells corresponding to word lines (WL0-WLn).
이 때, 데이터 저장 패턴(DSP)은 제조되는 비휘발성 랜덤 액세스 스토리지가 랜덤 액세스를 구현할 수 있도록 분극 상태에 따라 전류를 선택적으로 흐르게 하는 FTJ(Ferroelectric Tunnel Junction) 특성을 갖는 강유전체 물질로 형성될 수 있다.At this time, the data storage pattern (DSP) can be formed of a ferroelectric material with FTJ (Ferroelectric Tunnel Junction) characteristics that selectively flows current depending on the polarization state so that the non-volatile random access storage being manufactured can implement random access. .
단계(S1020)에서 제조 시스템은, 도 11b 및 12b에 도시된 바와 같이 수직 채널 구조체들(VS) 중 동일한 로우(Row) 또는 컬럼(Column)에 위치하는 수직 채널 구조체들(VS) 각각에 포함되는 셀렉터 게이트(SG)의 수직 부분(SG-V)의 상단 일부분(SG-V-1)을 수평 방향으로 관통하는 적어도 하나의 트렌치(Trench; TR)를 식각할 수 있다.In step S1020, the manufacturing system includes each of the vertical channel structures (VS) located in the same row or column among the vertical channel structures (VS), as shown in FIGS. 11b and 12b. At least one trench (TR) passing horizontally through the upper portion (SG-V-1) of the vertical portion (SG-V) of the selector gate (SG) may be etched.
보다 상세하게, 제조 시스템은, 수직 채널 구조체들(VS) 각각의 비트 라인(BL)과 평행하거나 직교하도록 적어도 하나의 트렌치(TR)를 식각할 수 있다.More specifically, the manufacturing system may etch at least one trench TR to be parallel or perpendicular to the bit line BL of each of the vertical channel structures VS.
단계(S1030)에서 제조 시스템은, 도 11c 및 12c에 도시된 바와 같이 적어도 하나의 트렌치(TR) 내에 셀렉터 게이트(SG)의 수평 부분(SG-H)을 형성할 수 있다.In step S1030, the manufacturing system may form the horizontal portion (SG-H) of the selector gate (SG) in at least one trench (TR), as shown in FIGS. 11C and 12C.
만약, 수직 채널 구조체들(VS) 각각에 셀렉터 게이트(SG)의 수평 부분(SG-H)이 수직 채널 패턴(VCP) 및 스위칭 패턴(SP)과 직접적으로 접촉되지 않도록 하는 절연막(INS)를 더 포함하는 경우라면, 단계(S1020)에서 제조 시스템은 도 11d에 도시된 바와 같이 수직 채널 구조체들(VS) 각각에서 적어도 하나의 트렌치(TR)를 통해 노출되는 스위칭 패턴(SP)의 상단 일부분(SP-1) 및 수직 채널 패턴(VCP)의 상단 일부분(VCP-1)을 제거한 뒤, 도 11e에 도시된 바와 같이 수직 채널 구조체들(VS) 각각에서 스위칭 패턴(SP)의 상단 일부분(SP-1) 및 수직 채널 패턴(VCP)의 상단 일부분(VCP-1)이 제거된 공간에 절연막(INS)을 형성할 수 있다. 또한, 단계(S1020)에서 제조 시스템은 적어도 하나의 트렌치(TR)을 식각함에 있어, 도 12b에 도시된 바와 같이 스위칭 패턴(SP) 중 셀렉터 게이트(SG)의 수평 부분(SG-H)에 대응하는 영역(SP-2)을 포함하도록 적어도 하나의 트렌치(TR)를 식각할 수 있고, 단계(S1030)에서 제조 시스템은 도 12c에 도시된 바와 같이 적어도 하나의 트렌치(TR)의 내측벽에 절연막(INS)을 형성한 뒤, 절연막(INS)이 형성된 적어도 하나의 트렌치(TR) 내에 셀렉터 게이트(SG)의 수평 부분(SG-H)을 형성할 수 있다. 또한, 단계(S1030)에서 제조 시스템은 도 12d에 도시된 바와 같이 적어도 하나의 트렌치(TR)의 내측벽에 형성된 절연막(INS)이 셀렉터 게이트(SG)의 수평 부분(SG-H)과 동일한 높이를 갖도록 절연막(INS)의 상단 일부분을 제거하여 적어도 하나의 트렌치(TR)을 확장하고, 도 11f 및 도 12e에 도시된 바와 같이 적어도 하나의 트렌치(TR) 내 셀렉터 게이트(SG)의 수평 부분(SG-H)의 상부에 절연막(INS)을 형성한 뒤, 도 11g 및 12f에 도시된 바와 같이 절연막(INS)의 상부에서 수직 채널 구조체들(VS) 각각에 대응하는 영역에 수직 채널 패턴(VCP)과 동일한 물질을 채워 넣을 수 있다. 절연막(INS)의 상부에서 수직 채널 구조체들(VS) 각각에 대응하는 영역을 제외한 나머지 영역에는 층간 절연막들(ILD)과 동일한 물질이 채워질 수 있다.If an insulating film (INS) is added to each of the vertical channel structures (VS) to prevent the horizontal portion (SG-H) of the selector gate (SG) from directly contacting the vertical channel pattern (VCP) and the switching pattern (SP), In the case where it is included, in step S1020, the manufacturing system forms an upper portion (SP) of the switching pattern (SP) exposed through at least one trench (TR) in each of the vertical channel structures (VS) as shown in FIG. 11D. -1) and after removing the upper part (VCP-1) of the vertical channel pattern (VCP), the upper part (SP-1) of the switching pattern (SP) in each of the vertical channel structures (VS) as shown in FIG. 11E ) and an insulating film (INS) can be formed in the space where the upper part (VCP-1) of the vertical channel pattern (VCP) has been removed. In addition, in step S1020, the manufacturing system etches at least one trench TR, corresponding to the horizontal portion SG-H of the selector gate SG in the switching pattern SP, as shown in FIG. 12B. At least one trench TR may be etched to include a region SP-2, and in step S1030, the manufacturing system may etch an insulating film on the inner wall of at least one trench TR as shown in FIG. 12C. After forming the (INS), the horizontal portion (SG-H) of the selector gate (SG) may be formed in at least one trench (TR) in which the insulating film (INS) is formed. Additionally, in step S1030, the manufacturing system determines that the insulating film INS formed on the inner wall of at least one trench TR has the same height as the horizontal portion SG-H of the selector gate SG, as shown in FIG. 12D. At least one trench (TR) is expanded by removing the upper part of the insulating film (INS) to have a horizontal portion (SG) of the selector gate (SG) in at least one trench (TR) as shown in FIGS. 11F and 12E After forming the insulating film (INS) on the top of the SG-H, a vertical channel pattern (VCP) is formed in the area corresponding to each of the vertical channel structures (VS) on the top of the insulating film (INS), as shown in FIGS. 11g and 12f. ) can be filled with the same material. The remaining areas of the upper part of the insulating film INS, excluding the areas corresponding to each of the vertical channel structures VS, may be filled with the same material as the interlayer insulating films ILD.
도 13은 일 실시예에 따른 비휘발성 랜덤 액세스 스토리지의 다른 구현 예시를 설명하기 위한 측면 단면도이다.FIG. 13 is a side cross-sectional view illustrating another example of implementation of non-volatile random access storage according to an embodiment.
도 13을 참조하면, 일 실시예에 따른 비휘발성 랜덤 액세스 스토리지는 도 1 내지 4를 참조하여 설명된 바와 동일한 구조를 가지나, 셀렉터 게이트(SG)가 기판(SUB)에 연결되지 않고 수직 채널 구조체(VS)의 하단에 위치하는 절연막(INS)에 의해 분리되어 플로팅된 구조를 가질 수도 있다.Referring to FIG. 13, the non-volatile random access storage according to one embodiment has the same structure as described with reference to FIGS. 1 to 4, but the selector gate (SG) is not connected to the substrate (SUB) and has a vertical channel structure ( It may have a floating structure separated by an insulating film (INS) located at the bottom of the VS).
이 때, 셀렉터 게이트(SG)를 기판(SUB)으로부터 분리시키는 절연막은, 셀렉터 게이트(SG)의 평면 면적 이상의 조건을 만족시키는 아래, 다양한 크기로 형성될 수 있다. 일례로, 셀렉터 게이트(SG)를 기판(SUB)으로부터 분리시키는 절연막은 도면에 도시된 바와 같이 셀렉터 게이트(SG)와 셀렉터 게이트(SG)를 감싸는 스위칭 패턴(SP)을 포함하는 평면 면적과 동일한 면적을 갖거나, 셀렉터 게이트(SG)의 평면 면적과 동일한 면적을 가질 수 있다.At this time, the insulating film that separates the selector gate (SG) from the substrate (SUB) may be formed in various sizes as long as it satisfies conditions equal to or greater than the planar area of the selector gate (SG). For example, the insulating film that separates the selector gate (SG) from the substrate (SUB) has an area equal to the plane area including the selector gate (SG) and the switching pattern (SP) surrounding the selector gate (SG), as shown in the figure. Alternatively, it may have an area equal to the plane area of the selector gate (SG).
도 14는 다른 실시예에 따른 비휘발성 랜덤 액세스 스토리지를 도시한 측면 단면도이다.Figure 14 is a side cross-sectional view showing non-volatile random access storage according to another embodiment.
도 14를 참조하면, 다른 실시예에 따른 비휘발성 랜덤 액세스 스토리지는 기판(SUB), 워드 라인들(WL0-WLn) 및 수직 채널 구조체들(VS)을 포함할 수 있다.Referring to FIG. 14, non-volatile random access storage according to another embodiment may include a substrate (SUB), word lines (WL0-WLn), and vertical channel structures (VS).
다른 실시예에 따른 비휘발성 랜덤 액세스 스토리지는 도 1 내지 4를 참조하여 설명된 비휘발성 랜덤 액세스 스토리지와 동일한 구조를 가지나, 수직 채널 구조체들(VS) 각각이 스위칭 패턴(SP) 및 셀렉터 게이트(SG)를 포함하지 않고, 데이터 저장 패턴(DSP), 수직 채널 패턴(VCP)만을 포함한다는 점에서 도 1 내지 4를 참조하여 설명된 비휘발성 랜덤 액세스 스토리지와 상이하다.Non-volatile random access storage according to another embodiment has the same structure as the non-volatile random access storage described with reference to FIGS. 1 to 4, but each of the vertical channel structures (VS) has a switching pattern (SP) and a selector gate (SG). ) It is different from the non-volatile random access storage described with reference to FIGS. 1 to 4 in that it does not include a data storage pattern (DSP) and a vertical channel pattern (VCP).
이와 같은 다른 실시예에 따른 비휘발성 랜덤 액세스 스토리지의 데이터 저장 패턴(DSP) 역시 분극 상태에 따라 전류를 선택적으로 흐르게 하는 FTJ(Ferroelectric Tunnel Junction) 특성을 갖는 강유전체 물질로 형성됨으로써, 다른 실시예에 따른 비휘발성 랜덤 액세스 스토리지는 워드 라인들(WL0-WLn)에 대응하는 데이터 저장 패턴(DSP)의 영역들 각각의 분극 상태에 따라 판독 전류를 선택적으로 센싱하는 랜덤 액세스를 구현할 수 있다.The data storage pattern (DSP) of the non-volatile random access storage according to this other embodiment is also formed of a ferroelectric material with FTJ (Ferroelectric Tunnel Junction) characteristics that selectively flows current depending on the polarization state, thereby Non-volatile random access storage can implement random access that selectively senses a read current according to the polarization state of each area of the data storage pattern (DSP) corresponding to the word lines (WL0-WLn).
이상 다른 실시예에 따른 비휘발성 랜덤 액세스 스토리지가 수직 반도체 패턴(VSP)을 포함하지 않는 것으로 설명되었으나, 이에 제한되거나 한정되지 않고 수직 채널 패턴(VCP)의 내부 공간을 채우는 수직 반도체 패턴(VSP)을 더 포함할 수도 있다.Although the non-volatile random access storage according to another embodiment has been described above as not including a vertical semiconductor pattern (VSP), it is not limited or limited thereto and includes a vertical semiconductor pattern (VSP) that fills the internal space of the vertical channel pattern (VCP). More may be included.
이러한 경우 수직 반도체 패턴(VSP)은 수직 채널 패턴(VCP)에서의 전하 또는 홀의 확산을 돕는 물질로 형성될 수 있다. 보다 상세하게, 수직 반도체 패턴(VSP)은 전하, 홀 이동도(Hole mobility)가 우수한 물질로 형성될 수 있다. 예를 들어, 수직 반도체 패턴(VSP)은 불순물이 도핑된 반도체 물질, 불순물이 도핑되지 않은 상태의 진성 반도체(Intrinsic semiconductor) 물질 또는 다결정(Polycrystalline) 반도체 물질로 형성될 수 있다. 보다 구체적인 예를 들면, 수직 반도체 패턴(VSP)은 기판(SUB)과 동일한 제1 도전형 불순물(예컨대, P형의 불순물)이 도핑된 폴리 실리콘으로 형성될 수 있다. 즉, 수직 반도체 패턴(VSP)은 비휘발성 랜덤 액세스 스토리지의 전기적 특성을 개선시켜 메모리 동작의 속도를 향상시킬 수 있다.In this case, the vertical semiconductor pattern (VSP) may be formed of a material that helps diffusion of charges or holes in the vertical channel pattern (VCP). More specifically, the vertical semiconductor pattern (VSP) can be formed of a material with excellent charge and hole mobility. For example, the vertical semiconductor pattern (VSP) may be formed of a semiconductor material doped with impurities, an intrinsic semiconductor material that is not doped with an impurity, or a polycrystalline semiconductor material. For a more specific example, the vertical semiconductor pattern VSP may be formed of polysilicon doped with the same first conductivity type impurity (eg, P-type impurity) as the substrate SUB. In other words, the vertical semiconductor pattern (VSP) can improve the speed of memory operation by improving the electrical characteristics of non-volatile random access storage.
도 15는 또 다른 실시예에 따른 비휘발성 랜덤 액세스 스토리지를 도시한 측면 단면도이다.Figure 15 is a side cross-sectional view showing non-volatile random access storage according to another embodiment.
도 15를 참조하면, 또 다른 실시예에 따른 비휘발성 랜덤 액세스 스토리지는 기판(SUB), 워드 라인들(WL0-WLn) 및 수직 채널 구조체들(VS)을 포함할 수 있다.Referring to FIG. 15, non-volatile random access storage according to another embodiment may include a substrate (SUB), word lines (WL0-WLn), and vertical channel structures (VS).
또 다른 실시예에 따른 비휘발성 랜덤 액세스 스토리지는 도 1 내지 4를 참조하여 설명된 비휘발성 랜덤 액세스 스토리지와 동일한 구조를 가지나, 수직 채널 구조체들(VS) 각각이 셀렉터 게이트(SG)를 포함하지 않고, 데이터 저장 패턴(DSP), 수직 채널 패턴(VCP), 스위칭 패턴(SP)만을 포함한다는 점에서 도 1 내지 4를 참조하여 설명된 비휘발성 랜덤 액세스 스토리지와 상이하다.Non-volatile random access storage according to another embodiment has the same structure as the non-volatile random access storage described with reference to FIGS. 1 to 4, but each of the vertical channel structures (VS) does not include a selector gate (SG). , It is different from the non-volatile random access storage described with reference to FIGS. 1 to 4 in that it includes only a data storage pattern (DSP), a vertical channel pattern (VCP), and a switching pattern (SP).
이와 같은 또 다른 실시예에 따른 비휘발성 랜덤 액세스 스토리지의 데이터 저장 패턴(DSP) 역시 분극 상태에 따라 전류를 선택적으로 흐르게 하는 FTJ(Ferroelectric Tunnel Junction) 특성을 갖는 강유전체 물질로 형성됨으로써, 다른 실시예에 따른 비휘발성 랜덤 액세스 스토리지는 워드 라인들(WL0-WLn)에 대응하는 데이터 저장 패턴(DSP)의 영역들 각각의 분극 상태에 따라 판독 전류를 선택적으로 센싱하는 랜덤 액세스를 구현할 수 있다.The data storage pattern (DSP) of the non-volatile random access storage according to another embodiment like this is also formed of a ferroelectric material with FTJ (Ferroelectric Tunnel Junction) characteristics that selectively flows current depending on the polarization state, so that it can be used in other embodiments. The non-volatile random access storage according to the present invention can implement random access that selectively senses a read current according to the polarization state of each area of the data storage pattern (DSP) corresponding to the word lines (WL0-WLn).
이상 또 다른 실시예에 따른 비휘발성 랜덤 액세스 스토리지가 수직 반도체 패턴(VSP)을 포함하지 않는 것으로 설명되었으나, 이에 제한되거나 한정되지 않고 수직 채널 패턴(VCP)의 내부 공간을 채우는 수직 반도체 패턴(VSP)을 더 포함할 수도 있다.Although the non-volatile random access storage according to another embodiment has been described above as not including a vertical semiconductor pattern (VSP), it is not limited or limited thereto and includes a vertical semiconductor pattern (VSP) that fills the internal space of the vertical channel pattern (VCP). It may also include more.
이러한 경우 수직 반도체 패턴(VSP)은 수직 채널 패턴(VCP)에서의 전하 또는 홀의 확산을 돕는 물질로 형성될 수 있다. 보다 상세하게, 수직 반도체 패턴(VSP)은 전하, 홀 이동도(Hole mobility)가 우수한 물질로 형성될 수 있다. 예를 들어, 수직 반도체 패턴(VSP)은 불순물이 도핑된 반도체 물질, 불순물이 도핑되지 않은 상태의 진성 반도체(Intrinsic semiconductor) 물질 또는 다결정(Polycrystalline) 반도체 물질로 형성될 수 있다. 보다 구체적인 예를 들면, 수직 반도체 패턴(VSP)은 기판(SUB)과 동일한 제1 도전형 불순물(예컨대, P형의 불순물)이 도핑된 폴리 실리콘으로 형성될 수 있다. 즉, 수직 반도체 패턴(VSP)은 비휘발성 랜덤 액세스 스토리지의 전기적 특성을 개선시켜 메모리 동작의 속도를 향상시킬 수 있다.In this case, the vertical semiconductor pattern (VSP) may be formed of a material that helps diffusion of charges or holes in the vertical channel pattern (VCP). More specifically, the vertical semiconductor pattern (VSP) can be formed of a material with excellent charge and hole mobility. For example, the vertical semiconductor pattern (VSP) may be formed of a semiconductor material doped with impurities, an intrinsic semiconductor material that is not doped with an impurity, or a polycrystalline semiconductor material. For a more specific example, the vertical semiconductor pattern VSP may be formed of polysilicon doped with the same first conductivity type impurity (eg, P-type impurity) as the substrate SUB. In other words, the vertical semiconductor pattern (VSP) can improve the speed of memory operation by improving the electrical characteristics of non-volatile random access storage.
이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.As described above, although the embodiments have been described with limited examples and drawings, various modifications and variations can be made by those skilled in the art from the above description. For example, the described techniques are performed in a different order than the described method, and/or components of the described system, structure, device, circuit, etc. are combined or combined in a different form than the described method, or other components are used. Alternatively, appropriate results may be achieved even if substituted or substituted by an equivalent.
그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.Therefore, other implementations, other embodiments, and equivalents of the claims also fall within the scope of the claims described below.
Claims (16)
상기 워드 라인들을 관통하며 상기 수직 방향으로 연장 형성되는 수직 채널 구조체들-상기 수직 채널 구조체들 각각은 상기 수직 방향으로 연장 형성되는 수직 채널 패턴, 상기 수직 채널 패턴의 외측벽을 덮으며 형성되는 강유전체 기반의 데이터 저장 패턴, 상기 수직 채널 패턴의 내측벽을 덮으며 상기 수직 방향으로 연장 형성되는 스위칭 패턴 및 상기 스위칭 패턴의 내측벽을 덮으며 형성되는 셀렉터 게이트를 포함하고, 상기 데이터 저장 패턴 및 상기 수직 채널 패턴은 상기 워드 라인들에 대응하는 메모리 셀들을 구성함-
을 포함하는 비휘발성 랜덤 액세스 스토리지.word lines extending in the horizontal direction on the substrate and stacked while being spaced apart in the vertical direction; and
Vertical channel structures extending in the vertical direction and penetrating the word lines - each of the vertical channel structures includes a vertical channel pattern extending in the vertical direction and a ferroelectric-based structure covering an outer wall of the vertical channel pattern. A data storage pattern, a switching pattern extending in the vertical direction and covering an inner wall of the vertical channel pattern, and a selector gate covering an inner wall of the switching pattern, the data storage pattern and the vertical channel pattern. Configure memory cells corresponding to the word lines -
Non-volatile random access storage containing.
상기 데이터 저장 패턴은,
분극 상태에 따라 전류를 선택적으로 흐르게 하는 FTJ(Ferroelectric Tunnel Junction) 특성을 갖는 강유전체 물질로 형성되는 것을 특징으로 하는 비휘발성 랜덤 액세스 스토리지.According to paragraph 1,
The data storage pattern is,
Non-volatile random access storage characterized by being formed of a ferroelectric material with FTJ (Ferroelectric Tunnel Junction) characteristics that selectively flows current depending on the polarization state.
상기 비휘발성 랜덤 액세스 스토리지는,
판독 동작 시 상기 셀렉터 게이트를 통해 인가되는 판독 전류를 상기 워드 라인들에 대응하는 상기 데이터 저장 패턴의 영역들 각각의 분극 상태에 따라 상기 워드 라인들을 통해 선택적으로 센싱하는 것을 특징으로 하는 비휘발성 랜덤 액세스 스토리지.According to paragraph 2,
The non-volatile random access storage is,
Non-volatile random access, characterized in that the read current applied through the selector gate during a read operation is selectively sensed through the word lines according to the polarization state of each region of the data storage pattern corresponding to the word lines. storage.
상기 셀렉터 게이트는,
상기 스위칭 패턴의 내측벽을 덮으며 상기 수직 방향으로 연장 형성되는 수직 부분; 및
상기 수직 채널 구조체들 중 동일한 로우(Row) 또는 컬럼(Column)에 위치하는 수직 채널 구조체들을 상기 수평 방향으로 관통하며 연장 형성된 채, 상기 셀렉터 게이트의 수직 부분과 연결되는 수평 부분
을 포함하는 것을 특징으로 하는 비휘발성 랜덤 액세스 스토리지.According to paragraph 1,
The selector gate is,
a vertical portion extending in the vertical direction and covering an inner wall of the switching pattern; and
A horizontal portion extending through vertical channel structures located in the same row or column among the vertical channel structures in the horizontal direction and connected to the vertical portion of the selector gate.
Non-volatile random access storage comprising:
상기 셀렉터 게이트의 수평 부분은,
상기 수직 채널 구조체들 중 동일한 로우 또는 컬럼에 위치하는 수직 채널 구조체들에 의해 공유되는 것을 특징으로 하는 비휘발성 랜덤 액세스 스토리지.According to paragraph 4,
The horizontal portion of the selector gate is,
Non-volatile random access storage, characterized in that shared by vertical channel structures located in the same row or column among the vertical channel structures.
상기 셀렉터 게이트의 수평 부분은,
상기 수직 채널 구조체들 각각의 비트 라인과 평행하거나 직교하는 것을 특징으로 하는 비휘발성 랜덤 액세스 스토리지.According to paragraph 4,
The horizontal portion of the selector gate is,
Non-volatile random access storage, characterized in that the vertical channel structures are parallel or orthogonal to each bit line.
상기 수직 채널 구조체들 각각은,
상기 셀렉터 게이트의 수평 부분이 상기 수직 채널 패턴과 직접적으로 접촉되지 않도록 하는 절연막을 더 포함하는 것을 특징으로 하는 비휘발성 랜덤 액세스 스토리지.According to paragraph 4,
Each of the vertical channel structures,
Non-volatile random access storage, further comprising an insulating film that prevents the horizontal portion of the selector gate from directly contacting the vertical channel pattern.
상기 셀렉터 게이트의 수평 부분은,
층간 절연막에 의해 상기 워드 라인들과 전기적으로 분리되는 것을 특징으로 하는 비휘발성 랜덤 액세스 스토리지.According to paragraph 4,
The horizontal portion of the selector gate is,
Non-volatile random access storage, characterized in that it is electrically separated from the word lines by an interlayer insulating film.
상기 셀렉터 게이트를 통해 판독 전류를 인가하는 단계; 및
상기 판독 전류를 상기 워드 라인들에 대응하는 상기 데이터 저장 패턴의 영역들 각각의 분극 상태에 따라 상기 워드 라인들을 통해 선택적으로 센싱하는 단계
를 포함하는 비휘발성 랜덤 액세스 스토리지의 판독 동작 방법.word lines extending in the horizontal direction on the substrate and stacked while being spaced apart in the vertical direction; and vertical channel structures penetrating the word lines and extending in the vertical direction - each of the vertical channel structures includes a vertical channel pattern extending in the vertical direction, and a ferroelectric base covering an outer wall of the vertical channel pattern. A data storage pattern, a switching pattern extending in the vertical direction and covering an inner wall of the vertical channel pattern, and a selector gate covering an inner wall of the switching pattern, the data storage pattern and the vertical channel. The pattern constitutes memory cells corresponding to the word lines, and the data storage pattern has FTJ (Ferroelectric Tunnel Junction) characteristics that selectively flow current depending on the polarization state. In the operation method,
applying a read current through the selector gate; and
Selectively sensing the read current through the word lines according to the polarization state of each region of the data storage pattern corresponding to the word lines.
A read operation method of non-volatile random access storage comprising a.
상기 수직 채널 구조체들 중 동일한 로우(Row) 또는 컬럼(Column)에 위치하는 수직 채널 구조체들 각각에 포함되는 상기 셀렉터 게이트의 수직 부분의 상단 일부분을 상기 수평 방향으로 관통하는 적어도 하나의 트렌치(Trench)를 식각하는 단계; 및
상기 적어도 하나의 트렌치 내에 상기 셀렉터 게이트의 수평 부분을 형성하는 단계
를 포함하는 비휘발성 랜덤 액세스 스토리지의 제조 방법.Word lines that extend in the horizontal direction on a substrate and are spaced apart in the vertical direction are stacked, and vertical channel structures that extend in the vertical direction and pass through the word lines - each of the vertical channel structures extends in the vertical direction. a vertical channel pattern, a ferroelectric-based data storage pattern that covers the outer wall of the vertical channel pattern, a switching pattern that covers the inner wall of the vertical channel pattern and extends in the vertical direction, and an inner wall of the switching pattern. preparing a semiconductor structure including a vertical portion of a selector gate formed to cover the data storage pattern and the vertical channel pattern forming memory cells corresponding to the word lines;
At least one trench penetrating in the horizontal direction an upper portion of the vertical portion of the selector gate included in each of the vertical channel structures located in the same row or column among the vertical channel structures. etching; and
forming a horizontal portion of the selector gate within the at least one trench.
Method for manufacturing non-volatile random access storage comprising.
상기 데이터 저장 패턴은,
분극 상태에 따라 전류를 선택적으로 흐르게 하는 FTJ(Ferroelectric Tunnel Junction) 특성을 갖는 강유전체 물질로 형성되는 것을 특징으로 하는 비휘발성 랜덤 액세스 스토리지의 제조 방법.According to clause 10,
The data storage pattern is,
A method of manufacturing non-volatile random access storage, characterized in that it is formed of a ferroelectric material with FTJ (Ferroelectric Tunnel Junction) characteristics that selectively flows current depending on the polarization state.
상기 적어도 하나의 트렌치를 식각하는 단계는,
상기 수직 채널 구조체들 각각의 비트 라인과 평행하거나 직교하도록 상기 적어도 하나의 트렌치를 식각하는 것을 특징으로 하는 비휘발성 랜덤 액세스 스토리지의 제조 방법.According to clause 10,
The step of etching the at least one trench includes:
A method of manufacturing non-volatile random access storage, characterized in that etching the at least one trench to be parallel or perpendicular to a bit line of each of the vertical channel structures.
상기 적어도 하나의 트렌치를 식각하는 단계는,
상기 스위칭 패턴 중 상기 셀렉터 게이트의 수평 부분에 대응하는 영역을 포함하도록 상기 적어도 하나의 트렌치를 식각하는 단계
를 포함하고,
상기 셀렉터 게이트의 수평 부분을 형성하는 단계는,
상기 적어도 하나의 트렌치의 내측벽에 절연막을 형성하는 단계; 및
상기 절연막이 형성된 상기 적어도 하나의 트렌치 내에 상기 셀렉터 게이트의 수평 부분을 형성하는 단계
를 포함하는 것을 특징으로 하는 비휘발성 랜덤 액세스 스토리지의 제조 방법.According to clause 10,
The step of etching the at least one trench includes:
Etching the at least one trench to include a region of the switching pattern corresponding to a horizontal portion of the selector gate.
Including,
Forming the horizontal portion of the selector gate includes:
forming an insulating film on an inner wall of the at least one trench; and
Forming a horizontal portion of the selector gate within the at least one trench where the insulating film is formed.
A method of manufacturing non-volatile random access storage comprising a.
상기 적어도 하나의 트렌치를 식각하는 단계는,
상기 수직 채널 구조체들 각각에서 상기 적어도 하나의 트렌치를 통해 노출되는 상기 스위칭 패턴의 상단 일부분 및 상기 수직 채널 패턴의 상단 일부분을 제거하는 단계; 및
상기 수직 채널 구조체들 각각에서 상기 스위칭 패턴의 상단 일부분 및 상기 수직 채널 패턴의 상단 일부분이 제거된 공간에 절연막을 형성하는 단계
를 포함하는 것을 특징으로 하는 비휘발성 랜덤 액세스 스토리지의 제조 방법.According to clause 10,
The step of etching the at least one trench includes:
removing an upper portion of the switching pattern and an upper portion of the vertical channel pattern exposed through the at least one trench from each of the vertical channel structures; and
Forming an insulating film in a space where the upper portion of the switching pattern and the upper portion of the vertical channel pattern are removed from each of the vertical channel structures.
A method of manufacturing non-volatile random access storage comprising a.
상기 셀렉터 게이트의 수평 부분을 형성하는 단계는,
상기 적어도 하나의 트렌치 내 상기 셀렉터 게이트의 수평 부분의 상부에 절연막을 형성하는 단계; 및
상기 절연막의 상부에서 상기 수직 채널 구조체들 각각에 대응하는 영역에 상기 수직 채널 패턴과 동일한 물질을 채워 넣는 단계
를 포함하는 것을 특징으로 하는 비휘발성 랜덤 액세스 스토리지의 제조 방법.According to clause 10,
Forming the horizontal portion of the selector gate includes:
forming an insulating film on a horizontal portion of the selector gate within the at least one trench; and
Filling the areas corresponding to each of the vertical channel structures on the top of the insulating film with a material identical to the vertical channel pattern.
A method of manufacturing non-volatile random access storage comprising a.
상기 워드 라인들을 관통하며 상기 수직 방향으로 연장 형성되는 수직 채널 구조체들-상기 수직 채널 구조체들 각각은 상기 수직 방향으로 연장 형성되는 수직 채널 패턴 및 상기 수직 채널 패턴의 외측벽을 덮으며 형성되는 강유전체 기반의 데이터 저장 패턴을 포함하고, 상기 데이터 저장 패턴 및 상기 수직 채널 패턴은 상기 워드 라인들에 대응하는 메모리 셀들을 구성함-
을 포함하며,
상기 데이터 저장 패턴은,
분극 상태에 따라 전류를 선택적으로 흐르게 하는 FTJ(Ferroelectric Tunnel Junction) 특성을 갖는 강유전체 물질로 형성되는 것을 특징으로 하는 비휘발성 랜덤 액세스 스토리지.word lines extending in the horizontal direction on the substrate and stacked while being spaced apart in the vertical direction; and
Vertical channel structures extending in the vertical direction and passing through the word lines - each of the vertical channel structures includes a vertical channel pattern extending in the vertical direction and a ferroelectric-based structure covering an outer wall of the vertical channel pattern. Comprising a data storage pattern, wherein the data storage pattern and the vertical channel pattern constitute memory cells corresponding to the word lines -
Includes,
The data storage pattern is,
Non-volatile random access storage characterized by being formed of a ferroelectric material with FTJ (Ferroelectric Tunnel Junction) characteristics that selectively flows current depending on the polarization state.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020220036140A KR20230138281A (en) | 2022-03-23 | 2022-03-23 | Non-volatile random access storage, operating method thereof and manufacturing method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020220036140A KR20230138281A (en) | 2022-03-23 | 2022-03-23 | Non-volatile random access storage, operating method thereof and manufacturing method thereof |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20230138281A true KR20230138281A (en) | 2023-10-05 |
Family
ID=88294782
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020220036140A KR20230138281A (en) | 2022-03-23 | 2022-03-23 | Non-volatile random access storage, operating method thereof and manufacturing method thereof |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20230138281A (en) |
-
2022
- 2022-03-23 KR KR1020220036140A patent/KR20230138281A/en active IP Right Grant
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10546869B2 (en) | Semiconductor device | |
| US10937797B2 (en) | Three-dimensional semiconductor memory devices | |
| US9812526B2 (en) | Three-dimensional semiconductor devices | |
| US9331088B2 (en) | Transistor device with gate bottom isolation and method of making thereof | |
| US11937423B2 (en) | Memory array and methods used in forming a memory array | |
| KR102638741B1 (en) | Semiconductor memory device | |
| US10971432B2 (en) | Semiconductor device including a through wiring area | |
| US11910611B2 (en) | Nonvolatile memory device and method for fabricating the same | |
| US11594544B2 (en) | Semiconductor devices with string select channel for improved upper connection | |
| US11744061B2 (en) | Array of capacitors, an array of memory cells, a method of forming an array of capacitors, and a method of forming an array of memory cells | |
| KR20210079395A (en) | Three-dimensional ferroelectric memory array including integral gate selector and method of forming same | |
| US11508730B2 (en) | Memory devices with vertical channels | |
| US20220093626A1 (en) | Three-dimensional semiconductor memory device and a method of manufacturing the same | |
| WO2021218881A1 (en) | Semiconductor structure, method for forming same, and memory | |
| WO2021218607A1 (en) | Semiconductor structure and formation method therefor, and memory and formation method therefor | |
| US11404436B2 (en) | Memory arrays comprising strings of memory cells and methods used in forming a memory array comprising strings of memory cells | |
| US20230088904A1 (en) | Integrated Circuitry, A Method Used In Forming Integrated Circuitry, And A Method Used In Forming A Memory Array Comprising Strings Of Memory Cells | |
| KR20170043979A (en) | Three Dimensional Semiconductor Memory Devices | |
| KR20230138281A (en) | Non-volatile random access storage, operating method thereof and manufacturing method thereof | |
| KR20230046013A (en) | Semiconductor devices and manufacturing methods for the same | |
| KR102621680B1 (en) | 3d flash memory for improving ferroelectric polarization characteristics and manufacturing method thereof | |
| KR102649118B1 (en) | 3d flash memory for high-speed operation based on ferroelectric | |
| KR102628179B1 (en) | 3d memory, operating method of the same and manufacturing method of the same | |
| KR102633429B1 (en) | 3d flash memory with extended memory window | |
| US20240081081A1 (en) | Ferroelectric memory device and semiconductor die |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right |