KR20230134415A - 반도체 피처들을 형성하기 위한 전기 화학적 어셈블리 - Google Patents
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Abstract
워크피스들 (workpieces) 상에 증착된 피처들을 형성하기 위한 방법들, 장치들, 및 시스템들이 본 명세서에 제공된다. 일반적으로, 본 명세서의 기법들은 전기 화학적 증착을 용이하게 하는 전기장을 규정하기 위해 증착 헤드를 채용한다. 다른 시스템들 및 제어기들이 채용될 수 있고, 이는 증착 헤드를 워크피스에 근접하게 정렬하거나 또는 포지셔닝하는 것 및 증착된 피처의 사이즈 및 위치를 제어하는 것을 보조할 수 있다.
Description
본 개시는 기판 프로세싱 시스템들, 더 구체적으로 반도체 전기적 상호 접속부들을 제공하기 위한 전기 화학적 어셈블리들에 관한 것이다.
본 명세서에 제공된 배경기술 기술 (description) 은 본 개시의 맥락을 일반적으로 제시할 목적이다. 이 배경기술 섹션에 기술된 정도의 본 명세서에 명명된 발명자들의 업적, 뿐만 아니라 출원 시 종래 기술로서 달리 인증되지 않을 수도 있는 본 기술의 양태들은 본 개시에 대한 종래 기술로서 명시적으로나 암시적으로 인정되지 않는다.
반도체 상호 접속부들은 일반적으로 금속을 증착하기 위해 반도체 프로세스의 양태들을 발생시키기 (effectuate) 위해 다양한 반도체 툴들을 사용하여 형성된다. 이러한 반도체 툴들은 금속 증착 툴 (예를 들어, 시드 금속 층들 및/또는 벌크 금속 층들을 제공하기 위한 물리적 기상 증착 (physical vapor deposition; PVD) 툴, 화학적 기상 증착 (chemical vapor deposition; CVD) 툴, 또는 원자 층 증착 (atomic layer deposition; ALD) 툴), 포토레지스트 증착 툴 (예를 들어, 스핀코터 (spincoater) 또는 건식 포토레지스트 증착 툴), 리소그래피 툴 (예를 들어, 포토리소그래피 툴), 포토레지스트 현상 툴, 디스커밍 (descum) 또는 애싱 (ash) 툴 (예를 들어, 포토레지스트 디스커밍 툴), 도금 툴 (예를 들어, 전기 도금 툴), 포토레지스트 스트립핑 (strip) 툴, 및/또는 금속 에칭 툴 (예를 들어, 습식 금속 에칭 툴) 을 포함할 수 있다.
이러한 반도체 툴들은 조합하여, 다마신 (Damascene) 프로세싱 (금속을 증착하기 위한 애디티브 (additive) 프로세스) 을 위해 또는 쓰루 레지스트 프로세싱 (through resist processing) 및 금속화에 사용될 수 있다. 다마신 프로세싱은 더 높은 종횡비 쓰루 실리콘 비아들 (through silicon vias; TSVs) 및 0.5 ㎛ 미만의 유체 홀들 및 라인 상호 접속부들을 갖는 3보다 더 큰 레벨들의 상호 접속부들에 일반적으로 사용된다. 쓰루 레지스트 프로세싱 및 금속화는 일반적으로 약 1 ㎛보다 더 크고 그리고 약 3 개의 층들보다 더 작은 사이즈들의 상호 접속부 형성 (재분배 층들 (redistribution layer; RDL), 구리 필라 (pillar) 범핑, 제어된 붕괴 칩 접속 (C4) 도금된 솔더 (solder) 범프들, 등) 을 위해 사용된다.
이들 반도체 툴들 및 프로세스들 각각은 목표된 전류 전달 금속 상호 접속부 라인/비아의 전기 도금에 더하여, 몇몇 보조 (ancillary) 프로세스들 및 하드웨어 (포토레지스트 도포 예들, 리소그래피, 포토레지스트 현상, 포토레지스트 스트립핑 및 세정, 화학적 기계적 폴리싱, 습식 에칭) 를 사용한다.
(TSV들의 형성을 포함하는) 다마신 반도체 프로세스들은 (저 유전 상수 (K) 실리콘 다이옥사이드 (SiO2) 와 같은) 유전체 막 내에 리세스된 캐비티를 형성할 수 있다. 에칭 영역은 마스크 (예컨대 금속 막) 의 형성을 제공하도록 포토리소그래피 툴을 사용하여 유전체 막 내에 규정된다. 이 단계는 보통 시드 층 및 배리어 층 (통상적으로 구리 (Cu) 및 탄탈룸 (Ta), 티타늄 (Ti), 티타늄 나이트라이드 (TiN), 또는 탄탈룸 나이트라이드 (TaN)) 으로 외부 표면 및 내부 표면을 코팅하도록 노출된 표면의 PVD 금속화를 위한 PVD 툴로 이어진다.
PVD 금속화는 통상적으로 다마신 구조체들의 에지 벽들은, 특히 구조체의 하단부에서, 완전한 전기적 접속 및 도금 보텀 업 (bottom up) 충진을 허용하게 충분히 커버되도록 높은 측벽 커버리지 선택도를 갖는다. 이어서, 리세스된 구조체는 "보텀 업"으로부터 도금되고, 그리고 금속 에칭 툴은 일반 표면 아래에 놓인 분리된 라인/비아를 남기도록 표면의 화학적 기계적 폴리싱 (chemical mechanical polishing; CMP) 을 위해 사용될 수 있다.
레지스트 프로세싱 및 금속화를 통해, 프로세싱의 종료 시, 일반적인 표면 위에 놓인 상호 접속부 구조체들을 산출하는 범프들 및/또는 라인들을 형성하도록 사용된다. 쓰루 레지스트 프로세싱 및 금속화는, 일반적으로 노출된 표면 (예를 들어, Ta/200 Å 위에 Cu/2000 Å의 블랭킷 PVD 금속 층들) 을 시드하기 (seed) 위해 금속 증착 툴을 사용하는 것을 수반한다. 이어서, 포토레지스트 증착 툴이 건식 포토레지스트 막 또는 습식 포토레지스트 층을 도포하도록 사용될 수 있다 (스핀코터에 의해, 이어서 포토레지스트 층이 건조/경화된다). 포토레지스트 층은 포지티브 톤 또는 네거티브 톤일 수 있다 (노출된 영역들은 제거되거나 또는 현상 후에 남는다). 이어서, 리소그래피 단계에서 포토레지스트를 광에 노출시키도록 포토리소그래피 툴이 채용된다. 다음에, 포토레지스트 현상 툴이 포토레지스트의 특정한 타입 및 화학적 제제에 적합한 현상 용액에 침지함으로써 포토레지스트를 선택적으로 제거하도록 채용된다. 현상 후, (때때로 "디스컴 단계"로 지칭되는) 웨이퍼 표면을 산소 플라즈마에 노출시킴으로써 제거될 수도 있는, 피처들의 베이스에 남아있는 잔류 포토레지스트를 제거하기 위해 디스커밍 툴이 채용될 수 있다. 일반적으로 이 단계 동안, 산소 말단기는 포토레지스트 표면에서 소수성 유기 말단기를 대체하고, 이는 유기 포토레지스트 막을 더 친수성으로 만든다. 이어서 웨이퍼는 시드 층까지의 포토레지스트 개구부들의 세트를 갖고, 그리고 도금 툴은 범프, 라인, (볼을 형성하도록 리플로우된 (reflow)) 두꺼운 솔더 막, 또는 구리/솔더 (예를 들어, Cu/SnAg) 필라를 형성하도록 구리 범프의 상단부 상의 더 얇은 솔더 층을 형성하기 위해, 이들 개구부들을 도금하고 충진하도록 사용된다.
참조로서 인용
PCT 신청 양식이 본 출원의 일부로서 본 명세서와 동시에 제출되었다. 본 출원이 동시에 제출된 PCT 신청 양식에서 식별된 바와 같이 우선권 또는 이익을 주장하는 출원 각각은 전체가 모든 목적들을 위해 본 명세서에 참조로서 인용되었다.
본 명세서의 다양한 실시 예들은 전기 화학적 증착을 위한 방법들, 장치, 및 시스템들에 관한 것이다. 본 명세서에 기술된 기법들은 금속 피처들의 포토레지스트가 없는 (photoresist-free) 형성을 인에이블하고 (enable), 이러한 피처들을 형성하기 위한 프로세스 스킴 (scheme) 을 실질적으로 단순화하고 연관된 자본 및 프로세싱 비용들을 최소화한다. 특정한 실시 예들에서, 본 명세서의 기법들은 전기 화학적 증착을 용이하게 하는 전기장을 규정하기 위해 증착 헤드 (예를 들어, 프린트헤드 (printhead)) 를 채용한다. 일부 실시 예들은 증착될 수 있는 금속 이온들의 소스를 제공하기 위해 선택 가능하게 (optionally) 플로우 분배 헤드 (flow distribution head; FDH) 를 채용한다. 워크피스 (workpiece) 에 근접하여 증착 헤드 및/또는 FDH를 정렬하거나 포지셔닝하고, 증착 헤드에 근접하여 전해질을 보충하고 (replenish), 그리고/또는 증착된 피처 (예를 들어, 프린팅된 피처) 의 사이즈 및 위치를 제어하는 것을 보조할 수 있는, 시스템들 및 제어기들이 채용될 수 있다.
본 개시의 일부 양태들은: (a) 증착 헤드의 근위 표면 상에 배치된 (dispose) 애노드 픽셀들의 어레이를 포함하는 증착 헤드로서, 애노드 픽셀들의 어레이는 복수의 불활성 전극들 및 복수의 불활성 전극들 중 선택된 하나 이상에 전류를 공급하도록 구성된 복수의 제어 디바이스들을 포함하는, 증착 헤드; (b) 하나 이상의 센싱 (sensing) 엘리먼트들을 포함하는 갭 측정 시스템으로서, 갭 측정 시스템은 하나 이상의 센싱 엘리먼트들의 적어도 하나의 센싱 엘리먼트와 워크피스 (workpiece) 의 아래에 놓인 부분 사이의 영역의 임피던스를 측정함으로써 워크피스의 표면에 대한 증착 헤드의 근위 표면 사이의 거리를 측정하도록 구성된, 갭 측정 시스템; 및 (c) 증착 헤드에 접속되고 그리고 어레이에 전류 및/또는 전압을 공급하거나 또는 워크피스와 어레이 사이에 전위차를 공급하게 하여, 애노드 픽셀들 중 하나 이상에 의해 규정된 전기장을 형성하도록 구성된 제어기를 포함하는, 피처들을 특징으로 할 수도 있는 어셈블리들에 관한 것이다.
일부 실시 예들에서, 어셈블리는: 증착 헤드에 부착된 복수의 미세 (fine) 액추에이터 엘리먼트들로서, 미세 액추에이터 엘리먼트들은 증착 헤드의 근위 표면을 워크피스의 표면까지의 제 1 갭 거리 내에 포지셔닝하고 그리고/또는 증착 헤드의 근위 표면을 워크피스의 표면에 평행한 평면 상에 있게 하도록 구성되는, 복수의 미세 액추에이터 엘리먼트들을 포함하는, 정렬 시스템을 더 포함한다. 일부 실시 예들에서, 정렬 시스템은 3 개의 상호 수직인 선형 축들, 및 증착 헤드 평면성 (planarity) 이 워크피스에 대해 조정될 수 있도록 배향된 2 개의 회전 축들을 포함하는, 5 개의 축들을 따라 모션을 제어하도록 구성된다. 일부 실시 예들에서, 정렬 시스템은 삼각형으로 배치된 (arrange) 3 개의 미세 액추에이터 엘리먼트들, 또는 2 개의 미세 액추에이터 엘리먼트들 및 삼각형으로 배치된 제 3 고정된 지점에 의해, 2 개의 회전 축들을 따른 모션을 제어하도록 구성된다.
특정한 실시 예들에서, 하나 이상의 센싱 엘리먼트들 중 적어도 하나는 증착 헤드의 근위 표면 상에 배치되고 그리고 센싱 엘리먼트와 워크피스의 표면 사이의 거리를 결정하도록 회로에 전기적으로 접속된다. 특정한 실시 예들에서, 하나 이상의 센싱 엘리먼트들 중 적어도 하나는 전력 공급 (power) 회로 및 센싱 회로에 전기적으로 커플링된다. 일부 구현 예들에서, 적어도 하나의 센싱 엘리먼트는 복수의 불활성 전극들 중 하나를 포함한다.
일부 실시 예들에서, 제어기는 증착된 피처를 제공하는 방식으로 전류 및/또는 전압을 공급하거나 또는 전위차를 공급하도록 구성되고, 그리고 증착된 피처는 단일 애노드 픽셀에 의해 또는 복수의 애노드 픽셀들에 의해 증착된다. 일부 경우들에서, 제어기는: 전류, 전압, 또는 전위차를 증착된 피처의 형상 또는 치수를 규정하도록 연속적인 애노드 픽셀들의 세트로 공급하게 하도록 구성된다.
일부 실시 예들에서, 어셈블리는, 복수의 불활성 전극들에 전기적으로 커플링된 전력 공급 회로를 더 포함하고, 전력 공급 회로는, 불활성 전극들이 워크피스에 대해 애노드들로서 역할을 하도록 제 1 전위 및/또는 전류를 인가하도록 구성되고, 그리고 불활성 전극들이 보조 (secondary) 전극에 대해 캐소드들로서 역할을 하도록 제 2 전위 및/또는 전류를 인가하도록 구성된다. 일부 구현 예들에서, 보조 전극은 불활성 전극들 상에 전기 도금하는 금속을 포함한다.
일부 실시 예들에서, 갭 측정 시스템은 적어도 하나의 센싱 엘리먼트들에 입력 신호 파를 인가함으로써 적어도 하나의 센싱 엘리먼트와 워크피스의 아래에 놓인 부분 사이의 영역의 임피던스를 측정하도록 구성된다.
입력 신호 파는 약 1 내지 100 ㎷의 진폭을 가질 수도 있다. 입력 신호 파는 약 100 ㎑ 내지 10 ㎒의 주파수를 가질 수도 있다. 입력 신호는 약 1 ㎒ 내지 10 ㎒의 주파수를 가질 수 있다.
특정한 실시 예들에서, 제어기는 증착 헤드의 근위 표면과 워크피스 상의 성장하는 증착된 피처의 표면 사이의 거리를 유지하도록 갭 측정 시스템으로부터 측정된 거리들을 사용하도록 더 구성된다. 특정한 실시 예들에서, 제어기는 증착 헤드의 근위 표면과 워크피스 상의 성장하는 증착된 피처의 표면 사이에 일정한 거리를 유지하도록 더 구성된다. 일부 구현 예들에서, 제어기 및/또는 갭 측정 시스템은 증착 헤드의 근위 표면과 워크피스 상의 성장하는 증착된 피처의 표면 사이의 거리에 대한 임피던스 정보를 관련시키는 경험적 모델을 채용한다.
일부 실시 예들에서, 복수의 불활성 전극들은 절연 워크피스의 홀들 내에 리세스되어, 금속으로 하여금 보조 전극으로부터 복수의 불활성 전극들 상으로 전기 도금되게 하고 그리고 복수의 불활성 전극들로부터 워크피스 상으로 탈도금되게 (deplate) 한다. 일부 구현 예들에서, 절연성 워크피스 내의 홀들은 복수의 불활성 전극들 상으로 전기 도금된 금속의 위치를 한정한다.
본 개시의 일부 양태들은 워크피스 상에 복수의 측방향으로 분리된 피처들을 전기 도금하는 방법들에 관한 것이다. 이러한 방법들은: (a) 증착 헤드를 제 1 포지션에 포지셔닝하고, 그리고 제 1 포지션에 있는 동안, 증착 헤드의 복수의 애노드 픽셀들의 복수의 불활성 전극들 상에 금속을 전기 도금하는 동작; (b) 동작 (a) 전 또는 후에, 증착 헤드와 워크피스 또는 워크피스의 위치에 포지셔닝된 또 다른 기판 사이의 갭을 측정하는 동작으로서, 갭을 측정하는 동작은 갭에 근접한 전해질의 임피던스를 결정하는 동작을 포함하는, 갭을 측정하는 동작, 및 (c) 동작 (b) 로부터 측정된 갭을 사용함으로써, 증착 헤드를 워크피스에 근접한 제 2 포지션에 포지셔닝하고, 그리고 적어도 부분적으로, 측방향으로 분리된 피처들을 형성하도록, 제 2 포지션에 있는 동안, 복수의 불활성 전극들로부터 워크피스 상으로 금속을 전기 도금하는 동작을 특징으로 할 수도 있다.
일부 실시 예들에서, 방법은 부가적으로: (d) 복수의 측방향으로 분리된 피처들이 완전히 형성되지 않았다고 결정하는 단계; 및 (e) 단계 (a), 단계 (b), 및 단계 (c) 를 반복하는 단계를 더 포함한다. 일부 실시 예들에서, 방법은: 제 1 포지션에 증착 헤드를 포지셔닝한 후, 그리고 복수의 불활성 전극들 상으로 금속을 전기 도금하기 전에, 증착 헤드와 워크피스 사이에 전해질을 전달하는 단계를 더 포함한다.
일부 실시 예들에서, 증착물을 워크피스에 근접한 제 3 포지션으로 이동시키는 단계 및 워크피스 상에 부가적인 복수의 피처들을 전기 도금하는 단계를 더 포함한다. 일부 실시 예들에서, 방법은 워크피스 상의 전도성 시드 층의 일부를 에칭하는 단계를 부가적으로 포함한다.
특정한 실시 예들에서, 워크피스와 증착 헤드 사이의 갭을 측정하는 단계는 일렬로 (in a line) 있지 않은 3 개 이상의 분리된 포지션들에서 갭들을 측정하는 단계를 포함한다. 일부 구현 예들에서, 증착 헤드를 워크피스에 근접한 제 2 포지션에 위치시키는 것은 워크피스 및 증착 헤드가 평행한 평면들 상에 정렬되도록 증착 헤드의 위치를 수정하는 것을 포함한다.
특정한 실시 예들에서, 증착 헤드를 워크피스에 근접한 제 2 포지션에 포지셔닝하는 단계는, 증착 헤드의 근위 표면을 워크피스의 표면까지의 제 1 갭 거리 내로 포지셔닝하도록 그리고/또는 증착 헤드의 근위 표면을 워크피스의 표면에 평행한 평면 상에 있게 하도록, 증착 헤드에 부착된 복수의 미세 액추에이터 엘리먼트들 중 하나 이상을 액추에이팅하는 (actuating) 단계를 포함한다. 일부 구현 예들에서, 증착 헤드를 워크피스에 근접한 제 2 포지션에 포지셔닝하는 단계는 3 개의 상호 수직인 선형 축들 및 2 개의 회전 축들을 포함하는 5 개의 축들 중 하나 이상을 따라 모션을 제어하는 단계를 포함한다.
이 발명의 내용 섹션의 다음 부분은 본 개시의 특정한 대안적인 양태들을 식별한다. 이러한 제 1 양태에서, 본 개시는: 증착 헤드의 근위 표면 상에 배치된 적어도 하나의 애노드를 포함하는 증착 헤드 (예를 들어, 프린트헤드), 및 FDH를 포함하는 어셈블리 (예를 들어, 증착 헤드 어셈블리 또는 프린트헤드 어셈블리) 를 포함한다. 일부 실시 예들에서, 증착 헤드는 FDH에 의해 적어도 부분적으로 둘러싸이거나 또는 FDH 내로 통합되고, FDH는 FDH의 근위 표면과 유체로 연통하는 (in fluidic communication with) 복수의 포트들을 포함한다. 다른 실시 예들에서, 포트들은 적어도 하나의 애노드에 근접하여 전해질을 공급 및/또는 제거하도록 구성된다.
제 2 양태에서, 본 개시는 하나 이상의 센싱 엘리먼트들 (예를 들어, 본 명세서에 기술된 임의의 센싱 엘리먼트) 을 포함하는 갭 측정 시스템을 포함하는 어셈블리를 포함한다. 일부 실시 예들에서, 갭 측정 시스템은 증착 헤드의 근위 표면 또는 FDH의 근위 표면과 워크피스의 표면 사이의 거리를 측정하도록 구성된다.
제 3 양태에서, 본 개시들은: 애노드 픽셀들의 어레이를 포함하는 증착 헤드 (예를 들어, 프린트헤드); 어레이를 둘러싸도록 구성된 FDH; 및 하나 이상의 센싱 엘리먼트들을 포함하는 갭 측정 시스템을 포함하는 어셈블리 (예를 들어, 증착 헤드 어셈블리 또는 프린트헤드 어셈블리) 를 포함하고, 갭 측정 시스템은 증착 헤드의 근위 표면 또는 FDH의 근위 표면과 워크피스의 표면 사이의 거리를 측정하도록 구성된다. 일부 실시 예들에서, 어레이는 증착 헤드의 근위 표면 상에 배치되고, 애노드 픽셀 각각은 가상 (virtual) 전극, 활성 전극, 또는 불활성 전극을 포함한다. 다른 실시 예들에서, FDH는 FDH의 근위 표면과 유체로 연통하는 복수의 포트들을 포함하고, 포트들은 애노드 픽셀들에 근접하여 전해질을 공급 및/또는 제거하도록 구성된다.
제 4 양태에서, 본 개시는: 증착 헤드 (예를 들어, 프린트헤드 또는 본 명세서에 기술된 임의의 증착 헤드); 어레이를 둘러싸도록 구성된 FDH (예를 들어, 본 명세서에 기술된 임의의 FDH); 하나 이상의 센싱 엘리먼트들을 포함하는 갭 측정 시스템 (예를 들어, 본 명세서에 기술된 임의의 시스템); 및 정렬 시스템을 포함하는, 어셈블리 (예를 들어, 증착 헤드 어셈블리 또는 프린트헤드 어셈블리) 를 포함한다. 일부 실시 예들에서, 정렬 시스템은: 증착 헤드에 직접적으로 또는 간접적으로 부착된 복수의 미세 액추에이터 엘리먼트들; 및 FDH에 직접적으로 또는 간접적으로 부착된 마운팅 어셈블리를 포함한다. 특정한 실시 예들에서, 미세 액추에이터 엘리먼트들은 워크피스의 표면까지의 제 1 갭 거리 내에 어레이를 포지셔닝하도록 그리고/또는 증착 헤드의 근위 표면이 워크피스의 표면과 동일 평면 상에 있게 하도록 구성된다. 다른 실시 예들에서, 마운팅 어셈블리는 워크피스의 표면까지의 제 2 갭 거리 내에 FDH를 수직으로 포지셔닝하도록 거친 (coarse) 액추에이터를 포함한다.
제 5 양태에서, 본 개시는 증착된 피처 (예를 들어, 프린팅된 피처) 를 제공하는 방법을 포함하고, 방법은: 표면 상에 배치된 시드 층을 포함하는 워크피스를 수용하는 단계로서, 시드 층은 전도성인, 워크피스를 수용하는 단계; 워크피스의 표면에 근접하여 증착 헤드 (예를 들어, 프린트헤드 또는 본 명세서에 기술된 임의의 것) 를 포지셔닝하는 단계; 증착 헤드를 둘러싸도록 구성된 FDH를 통해 애노드 픽셀들로 전해질을 전달하는 단계; 및 하나 이상의 애노드 픽셀들을 활성화하여, 증착된 피처 (예를 들어, 프린팅된 피처) 를 제 1 포지션에 제공하는 단계를 포함한다. 일부 실시 예들에서, 증착 헤드는 복수의 애노드 픽셀들의 어레이를 포함하고, 그리고 FDH는 어레이를 둘러싸도록 구성된다.
일부 실시 예들에서, 상기 포지셔닝하는 단계는: 증착 헤드의 근위 표면과 워크피스의 표면 사이의 거리를 결정하는 단계; 및 상기 워크피스의 표면까지의 제 1 갭 거리 내에 상기 증착 헤드의 근위 표면을 정렬하는 단계 및/또는 상기 워크피스의 표면에 대해 동일 평면 상에 있도록 상기 증착 헤드의 근위 표면을 만드는 단계를 포함하는, 방법이다. 특정한 실시 예들에서, 어레이의 치수에 대한 제 1 갭 거리의 비는 0.1:1 내지 1:0.5이다. 다른 실시 예들에서, 어레이의 치수는 2 개의 애노드 픽셀들 사이의 거리 또는 단일 애노드 픽셀의 피처 사이즈 (예를 들어, 폭, 높이, 또는 직경) 이다.
일부 실시 예들에서, 상기 포지셔닝하는 단계는 (예를 들어, 상기 정렬 전에): 워크피스의 표면까지의 제 2 갭 거리 내에 FDH의 근위 표면을 수직으로 포지셔닝하는 단계를 포함한다. 특정한 실시 예들에서 (예를 들어, 상기 전달 단계 동안), (증착 헤드의 근위 표면과 워크피스의 표면 사이의) 제 1 갭은 (FDH의 근위 표면과 워크피스의 표면 사이의) 제 2 갭보다 더 작다.
일부 실시 예들에서, 상기 전달하는 단계는: FDH 내에 배치된 2 이상의 포트들을 통해 전해질을 흘리는 단계; 및 FDH 내에 배치된 하나 이상의 포트들을 통해 전해질을 제거하는 단계를 포함한다.
일부 실시 예들에서, 상기 활성화하는 단계는 전류 및/또는 전압을 어레이에 공급하는 단계 또는 워크피스와 증착 헤드 (또는 증착 헤드의 어레이) 사이에 전위차를 공급하는 단계를 포함한다. 다른 실시 예들에서, 상기 활성화하는 단계는 전류, 전압, 또는 전위차를 하나의 애노드 픽셀 또는 복수의 애노드 픽셀들에 공급하는 단계를 포함한다. 또 다른 실시 예들에서, 상기 공급하는 단계는, 전류, 전압, 또는 전위차를 증착된 피처 (예를 들어, 프린팅된 피처) 의 형상 또는 치수를 규정하도록 연속적인 애노드 픽셀들의 세트로 공급하는 단계를 포함한다.
일부 실시 예들에서, 방법은 (예를 들어, 상기 활성화 후): 증착 헤드를 워크피스의 표면 상의 제 2 포지션으로 이동시키는 단계; FDH를 통해 전해질을 제 2 포지션으로 더 전달하는 단계; 및 제 2 포지션에서 하나 이상의 애노드 픽셀들을 더 활성화하여, 제 2 포지션에서 추가로 증착된 피처 (예를 들어, 추가 프린팅된 피처) 를 제공하는 단계를 더 포함한다. 특정한 실시 예들에서 (예를 들어, 상기 활성화 단계 및/또는 상기 추가 활성화 단계 후), 방법은 증착된 피처 및 추가로 각각 제 1 포지션 및 제 2 포지션에 증착된 피처가 없는 시드 층의 일부를 에칭하는 단계를 더 포함한다.
본 명세서의 임의의 실시 예에서, 증착 헤드는 프린트헤드이다. 다른 실시 예들에서, 어셈블리는 하나 이상의 프린트헤드들을 포함하는 프린트헤드 어셈블리이다.
본 명세서의 임의의 실시 예에서, 어레이는 증착 헤드의 근위 표면 상에 배치된다.
본 명세서의 임의의 실시 예에서, 애노드 또는 애노드 픽셀은 가상 전극, 활성 전극, 또는 불활성 전극을 포함한다.
본 명세서의 임의의 실시 예에서, 증착 헤드는 내측 애노드, 절연 기판, 및 내측 애노드와 절연 기판 사이에 형성된 내측 챔버를 포함하고; 상기 절연 기판은 복수의 홀들을 포함하고; 그리고 홀 각각은 가상 전극을 형성한다.
본 명세서의 임의의 실시 예에서, 증착 헤드는 복수의 불활성 전극들 및 선택된 애노드 픽셀 또는 선택된 복수의 애노드 픽셀들에 전류를 공급하도록 구성된 복수의 제어 디바이스들을 포함한다.
본 명세서의 임의의 실시 예에서, 증착 헤드 및 FDH는 직접적으로 또는 간접적으로 부착될 수도 있다.
본 명세서의 임의의 실시 예에서, 증착 헤드의 근위 표면은 FDH의 근위 표면을 지나 연장한다.
본 명세서의 임의의 실시 예에서, (예를 들어, FDH의) 복수의 포트들이 증착 헤드의 주변부를 둘러싼다. 일부 실시 예들에서, 어셈블리 (예를 들어, 증착 헤드 어셈블리 또는 프린트헤드 어셈블리) 는 포트 각각과 연관된 밸브를 더 포함하고, 밸브 각각은 밸브 각각과 연관된 포트를 통해 흐르거나 압력을 공급하거나 제거하도록 구성될 수 있다.
본 명세서의 임의의 실시 예에서, 어셈블리 (예를 들어, 증착 헤드 어셈블리 또는 프린트헤드 어셈블리) 는: 복수의 증착 헤드들 (예를 들어, 복수의 프린트헤드들) 및 복수의 유체 분배 헤드들을 더 포함하고, FDH 각각은 하나의 증착 헤드를 둘러싸도록 구성된다.
본 명세서의 임의의 실시 예에서, 어셈블리 (예를 들어, 증착 헤드 어셈블리 또는 프린트헤드 어셈블리) 는: 복수의 증착 헤드들 (예를 들어, 복수의 프린트헤드들) 을 더 포함하고, FDH는 복수의 증착 헤드들 각각을 둘러싸도록 구성된다.
본 명세서의 임의의 실시 예에서, 어셈블리 (예를 들어, 증착 헤드 어셈블리 또는 프린트헤드 어셈블리) 는 갭 측정 시스템을 포함한다. 일부 실시 예들에서, 갭 측정 시스템은 하나 이상의 센싱 엘리먼트들 (예를 들어, 본 명세서에 기술된 임의의 엘리먼트) 을 포함한다. 다른 실시 예들에서, 갭 측정 시스템은 증착 헤드의 근위 표면 또는 FDH의 근위 표면과 워크피스의 표면 사이의 거리를 측정하도록 구성된다. 또 다른 실시 예들에서, FDH는 FDH의 근위 표면과 유체로 연통하는 복수의 포트들을 포함하고, 포트들은 어레이 및/또는 애노드 픽셀들에 근접하여 전해질을 공급 및/또는 제거하도록 구성된다.
본 명세서의 임의의 실시 예에서, 하나 이상의 센싱 엘리먼트들 중 적어도 하나는 증착 헤드의 근위 표면 상에 배치되고 그리고 센싱 엘리먼트와 워크피스의 표면 사이의 거리를 결정하도록 회로에 전기적으로 접속된다. 일부 실시 예들에서, 센싱 엘리먼트는 복수의 애노드 픽셀들 중 하나를 포함한다.
본 명세서의 임의의 실시 예에서, 어셈블리 (예를 들어, 증착 헤드 어셈블리 또는 프린트헤드 어셈블리) 는 정렬 시스템을 더 포함한다. 일부 실시 예들에서, 정렬 시스템은: 증착 헤드에 직접적으로 또는 간접적으로 부착된 복수의 미세 액추에이터 엘리먼트들을 포함하고, 미세 액추에이터 엘리먼트들은 워크피스의 표면까지의 제 1 갭 거리 내에 어레이를 포지셔닝하도록 그리고/또는 증착 헤드의 근위 표면이 워크피스의 표면과 동일 평면 상에 있게 하도록 구성된다. 다른 실시 예들에서, 정렬 시스템은: FDH에 직접적으로 또는 간접적으로 부착된 마운팅 어셈블리를 더 포함하고, 마운팅 어셈블리는 워크피스의 표면까지의 제 2 갭 거리 내에 FDH를 수직으로 포지셔닝하기 위한 거친 액추에이터를 더 포함한다.
본 명세서의 임의의 실시 예에서, 어셈블리 (예를 들어, 증착 헤드 어셈블리 또는 프린트헤드 어셈블리) 는: 증착 헤드 (예를 들어, 프린트헤드) 에 접속된 제어기 (예를 들어, 프린트헤드 제어기) 를 더 포함하고, 제어기는: 어레이에 전류 및/또는 전압을 공급하거나 또는 워크피스와 어레이 사이에 전위차를 공급하게 하여, 애노드 픽셀들 중 하나 이상에 의해 규정된 전기장을 형성하도록 구성된다. 일부 실시 예들에서, 상기 공급은 증착된 피처 (예를 들어, 프린팅된 피처) 를 제공하고, 증착된 피처는 단일 애노드 픽셀에 의해 또는 복수의 애노드 픽셀에 의해 증착된다 (예를 들어, 프린팅된다). 다른 실시 예들에서, 제어기는: 전류, 전압, 또는 전위차를 증착된 피처의 형상 또는 치수를 규정하도록 연속적인 애노드 픽셀들의 세트로 공급하게 하도록 구성된다.
본 명세서의 임의의 실시 예에서, 어셈블리는: FDH에 접속된 유체 제어기를 더 포함하고, 유체 제어기는: 복수의 포트들 내로 그리고/또는 복수의 포트들로부터의 전해질의 플로우, 이에 따라 반응 물질들을 보충하고 그리고 어레이와 워크피스 사이에 형성된 반응 생성물들을 제거하는 것을 유발하도록 구성된다.
도 1은 포토레지스트 (photoresist) 기반 기법들을 사용하여 금속 피처들을 형성하는 방법을 기술하는 플로우 차트이다.
도 2는 본 명세서의 실시 예에 따른 증착된 피처들을 형성하는 방법을 기술하는 플로우 차트이다.
도 3a 내지 도 3d는 복수의 애노드들을 갖는 비-제한적인 장치들을 도시한다. (A, C) 가상 (virtual) 전극들 및 (B, D) 불활성 전극들을 갖는 장치들이 제공된다.
도 4는 워크피스 (workpiece) 갭들 (0.75 ㎛ 내지 3.5 ㎛의 갭) 에 대한 다양한 마이크로-전극을 사용하여 생성된 비-제한적인 1 x 1 ㎛ 증착된 피처들의 시뮬레이션 결과들을 도시한다.
도 5a 및 도 5b는 증착 헤드 (501) 및 플로우 분배 헤드 (flow distribution head; FDH) (502) 를 갖는 어셈블리의 비-제한적인 개략도들을 도시한다. (A) 증착 헤드 (501) 와 워크피스 (509) 사이의 동심 플로우 한정 및 플로우 생성을 도시하는 단면도; 및 (B) 증착 헤드 (501), 증착 헤드를 둘러싸도록 구성된 플로우 분배 헤드 (flow distribution head; FDH) (502), 및 FDH 내에 배치된 (dispose) 포트들 (503) 을 도시하는 평면성이 제공된다.
도 6은 본 명세서의 실시 예에 따라 증착된 피처일 수 있는, 재분배 층들 (redistribution layer; RDL) (605) 을 갖는 비-제한적인 구조체를 도시한다.
도 7a 내지 도 7d는 복수의 증착 헤드들을 사용하는 어셈블리들의 비-제한적인 실시 예들을 도시한다. (A) 복수의 독립적으로 포지셔닝된 증착 헤드들을 채용하는 증착 동작; (B) 단일 FDH가 증착 헤드 각각을 둘러싸는, 복수의 증착 헤드들을 채용하는 웨이퍼 (701) 상의 증착 동작; (C) 복수의 증착 헤드들을 갖는 패널 (702) 상의 증착 동작; 및 (D) 증착 헤드 (705) 및 포트들 (706) 을 갖는 FDH (705) 의 확대도가 제공된다.
도 8은 유체 포트들의 배치들 (arrangements) 을 갖는 FDH의 비-제한적인 실시 예를 도시한다.
도 9a 내지 도 9c는 상이한 전류 플로우 스킴들 (schemes) 에 대한 센싱 (sensing) 엘리먼트들의 비-제한적인 실시 예들을 도시한다. (A) 센싱 엘리먼트 (903a) 와 전도성 층 (904) 사이의 전류 플로우를 센싱함으로써 갭 거리 (902a) 를 결정하기 위한 센싱 동작; (B) 센싱 엘리먼트 (903a) 와 전도성 층 (904) 상에 배치된 돌출부 또는 다른 피처 사이의 전류 플로우를 센싱함으로써 갭 거리 (902b) 를 결정하기 위한 또 다른 센싱 동작; 및 (C) 센싱 엘리먼트들 (903a/903b) 과 전도성 층 (904) 사이의 전류 플로우를 센싱함으로써 갭 거리 (902b) 를 결정하기 위한 또 다른 센싱 동작을 포함한다.
도 10a 및 도 10b는 정렬 시스템의 컴포넌트를 갖는 어셈블리의 비-제한적인 실시 예들을 도시한다. (A) 워크피스 (1007) 상의 제 1 포지션으로 어셈블리를 가져 오는 정렬 동작; 및 (B) 마운팅 어셈블리 (1005) 를 채용함으로써 어셈블리를 수직으로 포지셔닝하는 정렬 동작이 제공된다.
도 11a 및 도 11b는 또 다른 컴포넌트 정렬 시스템을 갖는 어셈블리의 비-제한적인 실시 예들을 도시한다. (A) 워크피스 (1007) 의 표면까지의 갭 거리 (1008) 내에서 증착 헤드를 정렬하고 그리고/또는 증착 헤드의 근위 표면이 워크피스 (1007) 의 표면의 평면에 평행한 평면을 갖게 하기 위한 정렬 동작; 및 (B) 복수의 미세 (fine) 액추에이터 엘리먼트들 (1010a/1010b/1010c) 을 갖는 증착 헤드 (1001) 의 평면성이 제공된다.
도 12a 및 도 12b는 (A) 단일 애노드 및 (B) 복수의 애노드 픽셀들을 갖는 증착 헤드의 비-제한적인 실시 예들을 도시한다. (A) 단일 증착된 피처 (1204) 를 제공하도록 구성된 애노드 (1201) 및 (B) 단일 증착된 피처 (1205) 를 제공하도록 애노드 픽셀들의 활성화된 클러스터 (1202) 에 구성된 복수의 애노드 픽셀들이 제공된다.
도 13a 및 도 13b는 증착 헤드가 증착 헤드 상에 금속을 전기 도금하기 위해 보조 (secondary) 애노드와 상호 작용하고, 그리고 증착 헤드로부터 워크피스의 피처들 상으로 금속을 전기 도금하기 위해 워크피스와 상호 작용하는 실시 예들을 도시한다.
도 13c는 워크피스의 피처 상으로 전기 도금하기 위해 불활성 전극 및 연관된 금속을 갖는 일 예 또는 애노드 픽셀을 도시한다.
도 14는 증착 헤드 (1401), FDH (1402), 마운팅 어셈블리 (1405), 및 제어기 (1410) 를 갖는 어셈블리를 포함하는 시스템 (1400) 의 비-제한적인 실시 예를 도시한다.
도 15는 본 명세서의 실시 예에 따른 증착된 피처를 형성하는 방법을 기술하는 플로우 차트이다.
도 16은 본 명세서의 2-단계 실시 예에 따른 증착된 피처를 형성하는 방법을 기술하는 플로우 차트이다.
도 2는 본 명세서의 실시 예에 따른 증착된 피처들을 형성하는 방법을 기술하는 플로우 차트이다.
도 3a 내지 도 3d는 복수의 애노드들을 갖는 비-제한적인 장치들을 도시한다. (A, C) 가상 (virtual) 전극들 및 (B, D) 불활성 전극들을 갖는 장치들이 제공된다.
도 4는 워크피스 (workpiece) 갭들 (0.75 ㎛ 내지 3.5 ㎛의 갭) 에 대한 다양한 마이크로-전극을 사용하여 생성된 비-제한적인 1 x 1 ㎛ 증착된 피처들의 시뮬레이션 결과들을 도시한다.
도 5a 및 도 5b는 증착 헤드 (501) 및 플로우 분배 헤드 (flow distribution head; FDH) (502) 를 갖는 어셈블리의 비-제한적인 개략도들을 도시한다. (A) 증착 헤드 (501) 와 워크피스 (509) 사이의 동심 플로우 한정 및 플로우 생성을 도시하는 단면도; 및 (B) 증착 헤드 (501), 증착 헤드를 둘러싸도록 구성된 플로우 분배 헤드 (flow distribution head; FDH) (502), 및 FDH 내에 배치된 (dispose) 포트들 (503) 을 도시하는 평면성이 제공된다.
도 6은 본 명세서의 실시 예에 따라 증착된 피처일 수 있는, 재분배 층들 (redistribution layer; RDL) (605) 을 갖는 비-제한적인 구조체를 도시한다.
도 7a 내지 도 7d는 복수의 증착 헤드들을 사용하는 어셈블리들의 비-제한적인 실시 예들을 도시한다. (A) 복수의 독립적으로 포지셔닝된 증착 헤드들을 채용하는 증착 동작; (B) 단일 FDH가 증착 헤드 각각을 둘러싸는, 복수의 증착 헤드들을 채용하는 웨이퍼 (701) 상의 증착 동작; (C) 복수의 증착 헤드들을 갖는 패널 (702) 상의 증착 동작; 및 (D) 증착 헤드 (705) 및 포트들 (706) 을 갖는 FDH (705) 의 확대도가 제공된다.
도 8은 유체 포트들의 배치들 (arrangements) 을 갖는 FDH의 비-제한적인 실시 예를 도시한다.
도 9a 내지 도 9c는 상이한 전류 플로우 스킴들 (schemes) 에 대한 센싱 (sensing) 엘리먼트들의 비-제한적인 실시 예들을 도시한다. (A) 센싱 엘리먼트 (903a) 와 전도성 층 (904) 사이의 전류 플로우를 센싱함으로써 갭 거리 (902a) 를 결정하기 위한 센싱 동작; (B) 센싱 엘리먼트 (903a) 와 전도성 층 (904) 상에 배치된 돌출부 또는 다른 피처 사이의 전류 플로우를 센싱함으로써 갭 거리 (902b) 를 결정하기 위한 또 다른 센싱 동작; 및 (C) 센싱 엘리먼트들 (903a/903b) 과 전도성 층 (904) 사이의 전류 플로우를 센싱함으로써 갭 거리 (902b) 를 결정하기 위한 또 다른 센싱 동작을 포함한다.
도 10a 및 도 10b는 정렬 시스템의 컴포넌트를 갖는 어셈블리의 비-제한적인 실시 예들을 도시한다. (A) 워크피스 (1007) 상의 제 1 포지션으로 어셈블리를 가져 오는 정렬 동작; 및 (B) 마운팅 어셈블리 (1005) 를 채용함으로써 어셈블리를 수직으로 포지셔닝하는 정렬 동작이 제공된다.
도 11a 및 도 11b는 또 다른 컴포넌트 정렬 시스템을 갖는 어셈블리의 비-제한적인 실시 예들을 도시한다. (A) 워크피스 (1007) 의 표면까지의 갭 거리 (1008) 내에서 증착 헤드를 정렬하고 그리고/또는 증착 헤드의 근위 표면이 워크피스 (1007) 의 표면의 평면에 평행한 평면을 갖게 하기 위한 정렬 동작; 및 (B) 복수의 미세 (fine) 액추에이터 엘리먼트들 (1010a/1010b/1010c) 을 갖는 증착 헤드 (1001) 의 평면성이 제공된다.
도 12a 및 도 12b는 (A) 단일 애노드 및 (B) 복수의 애노드 픽셀들을 갖는 증착 헤드의 비-제한적인 실시 예들을 도시한다. (A) 단일 증착된 피처 (1204) 를 제공하도록 구성된 애노드 (1201) 및 (B) 단일 증착된 피처 (1205) 를 제공하도록 애노드 픽셀들의 활성화된 클러스터 (1202) 에 구성된 복수의 애노드 픽셀들이 제공된다.
도 13a 및 도 13b는 증착 헤드가 증착 헤드 상에 금속을 전기 도금하기 위해 보조 (secondary) 애노드와 상호 작용하고, 그리고 증착 헤드로부터 워크피스의 피처들 상으로 금속을 전기 도금하기 위해 워크피스와 상호 작용하는 실시 예들을 도시한다.
도 13c는 워크피스의 피처 상으로 전기 도금하기 위해 불활성 전극 및 연관된 금속을 갖는 일 예 또는 애노드 픽셀을 도시한다.
도 14는 증착 헤드 (1401), FDH (1402), 마운팅 어셈블리 (1405), 및 제어기 (1410) 를 갖는 어셈블리를 포함하는 시스템 (1400) 의 비-제한적인 실시 예를 도시한다.
도 15는 본 명세서의 실시 예에 따른 증착된 피처를 형성하는 방법을 기술하는 플로우 차트이다.
도 16은 본 명세서의 2-단계 실시 예에 따른 증착된 피처를 형성하는 방법을 기술하는 플로우 차트이다.
이하의 기술 (description) 에서, 제시된 실시 예들의 완전한 이해를 제공하기 위해 수많은 구체적 상세들이 제시되었다. 개시된 실시 예들은 이들 구체적인 상세들 중 일부 또는 전부 없이 실시될 수도 있다. 다른 예들에서, 공지된 프로세스 동작들은 개시된 실시 예들을 불필요하게 모호하게 하지 않기 위해 상세히 기술되지 않았다. 개시된 실시 예들이 구체적인 실시 예들과 함께 (in conjunction with) 기술될 것이지만, 이는 개시된 실시 예들을 제한하는 것으로 의도되지 않았다는 것이 이해될 것이다.
본 개시에 따른 시스템들 및 방법들은, 더 낮은 비용으로, 더 적은 장비를 사용하여, 그리고 더 높은 생산성으로 상호 접속부들을 생성하도록, 반도체-상호 접속부-스케일 분해능을 갖는 효율적인, 고-레이트, 2 차원 (2D) (또는 단일 층) 및/또는 3 차원 (3D) (멀티 레벨) 금속 프린팅 프로세스에 관한 것이다. 보다 구체적으로, 본 명세서에 기술된 시스템들 및 방법들은 상기 기술된 포토레지스트 리소그래피, 현상, 유전체 에칭, 세정, 및/또는 다른 단계들의 공통 단계들, 장비 및 재료 없이 수행될 수 있다.
본 개시에 따른 시스템들 및 방법들은 직접 전기 화학적 증착 프로세스를 사용하는 집적 회로-스케일 금속 상호 접속부 와이어들의 형성에 관한 것이다. 일부 구현 예들에서, 전기 화학적 증착이 웨이퍼 레벨 패키징 피처들을 형성하도록 채용된다. 금속 상호 접속부 와이어들은 워크피스 (workpiece) 와 증착 헤드 사이의 갭에 금속-양이온-함유 전해질 용액을 공급함으로써 금속-시드 층을 포함하는 기판 상에 증착된다.
3 차원 (3D) 전기 프린팅 (또는 three dimensional electroprinting; 3DEP) 은 마이크로미터-사이즈 애노드들이 전체적으로 금속화된 (또는 시드된) 워크피스 상으로 전기 도금 가능한 금속 피처를 직접 성장 시키도록 사용되는 프로세스이다. 성장하는 피처들은 발전하고 그리고, 국부적인 전극 형상, 표면에 대한 전극의 근접, 및 전해질의 다양한 프로세싱 조건들 및 조성에 의해 규정된 형상 및 사이즈를 취한다. 본 명세서의 하드웨어 및 프로세스들은 복수의 포토리소그래픽 프로세싱 하드웨어 및 프로세싱 단계들에 대한 필요성을 제거하는 패키징 애플리케이션들을 위해 도금된 상호 접속부 피처들의 생성을 허용할 수 있다. 본 명세서에 개시된 하드웨어 및 프로세스들에 의해 인에이블된 (enable) 애플리케이션들은 구리로 상호 접속 범프들 및 라인들, 니켈 및 코발트와 같은 배리어 금속들, 및 주석 및 주석-은 합금과 같은 재료들에 솔더 (solder) 볼들 또는 캡핑 막들을 증착하는 것을 포함한다. 다른 재료들 및 증착된 피처들이 본 명세서에 기술된다. 특정한 하드웨어 및 프로세스들 설계들은 패키징 피처 사이즈 스케일들 상에 무결함, 큰-스케일, 균일하게 증착된 구조체들을 형성하는데 적합한 조건들을 생성하기에 부적절할 수도 있다. 특정한 실시 예들에서, 본 명세서의 어셈블리들, 장치들, 시스템들 및 프로세스들은 이러한 부적절성을 극복할 수 있다.
일부 적용 예들에 대해, 전통적인 반도체 패키징 프로세스들은 일련의 포토리소그래피-관련 하드웨어 및 프로세스 단계들을 사용하여 쓰루-레지스트 (through-resist) 도금 가능한 표면 (도 1) 을 생성한다. 통상적인 실시 예에서, 동작 (101) 내지 동작 (108) 에 도시된 바와 같이 상호 접속부 라인 또는 접속 범프를 생성하도록 사용되는 적어도 8 개의 순차적인 동작들이 있다.
도 1에서, 방법은 전도성 시드 층이 기판 상에 증착되는, 동작 (101) 으로 시작된다. 이 증착은 물리적 기상 증착 (physical vapor deposition; PVD) 장치, 원자 층 증착 (atomic layer deposition; ALD) 장치, 또는 화학적 기상 증착 (chemical vapor deposition; CVD) 장치에서 발생할 수 있다. 다음에, 기판은 포토레지스트 증착 장치 또는 스핀코터 (spincoater) 로 이송되고, 그리고 동작 (102) 에서 포토레지스트 층이 시드 층 상에 형성된다. 포토레지스트는 스핀 코팅과 같은 습식 프로세싱 방법들을 통해 형성될 수도 있고, 또는 예를 들어 기판 위에 미리 형성된 포토레지스트 재료의 롤 (roll) 을 도포하는 것과 같은 건식 방법들을 통해 형성될 수도 있다.
포토레지스트 층이 형성된 후, 기판은 포토레지스트 층이 동작 (103) 에서 특정한 광 조건들에 대한 노출을 통해 패터닝되는, 포토레지스트 패터닝 장치 또는 리소그래피 툴로 이송된다. 동작 (104) 에서, 기판은 기판 상에 노출된 패턴이 현상되는, 포토레지스트 (PR) 현상 장치 또는 PR 현상 툴로 이송된다. 일 예에서, 포토레지스트는 내부에 용해 염 (salt) 을 갖는 용액, 예컨대 물에 칼륨 카보네이트 용액에 기판을 노출시키는 것을 수반하는 습식 화학적 처리를 통해 현상된다. 함께, 이들 패터닝 동작들은 포토레지스트 층에 리세스된 (recessed) 피처들의 형성을 발생시킨다. 이들 리세스된 피처들은 나중에 금속이 증착될 공간들을 규정한다.
다음에, 기판은 플라즈마 에칭 장치 또는 디스커밍 (descum)/애싱 (ashing) 툴로 이송되고, 그리고 동작 (105) 에서 피처들의 하단부들로부터 과잉 포토레지스트 재료를 제거하기 위해 디스커밍 프로세스가 발생한다. 디스커밍 프로세스는 통상적으로 피처들의 하단부에서 과잉 포토레지스트를 연소시키기 위해 작용하는 산소-함유 플라즈마에 대한 노출을 수반한다.
이어서 기판은 전기 도금 장치 또는 도금 툴로 이송되고, 그리고 동작 (106) 에서 금속은 포토레지스트 층에 규정된 피처들 내로 (예를 들어, 전기 도금 또는 무전해 (electroless) 도금을 통해) 도금된다. 이어서 기판은 포토레지스트 스트립핑 (strip) 장치 또는 툴로 이송되고, 그리고 동작 (107) 에서 포토레지스트 층은 기판으로부터 스트립핑된다. 포토레지스트는 건식 플라즈마 에칭 기법들을 통해 (예를 들어, 기판을 산소-함유 플라즈마에 노출시킴으로써) 또는 습식 기법들을 통해 (예를 들어, 포토레지스트 막을 용해시키거나 팽윤시키기 (swell) 위해 기판을 포토레지스트 용매들에 노출시킴으로써, 그 후 포토레지스트는 고 플로우, 초음파 에너지, 또는 다른 방법들로 제거될 수도 있음) 스트립핑될 수도 있다. 포토레지스트 층이 제거된 후, 기판은 화학적 에칭 장치 또는 습식 금속 에칭 툴로 이송되고; 그리고 동작 (108) 에서 시드 층은 포토레지스트 층에 의해 이전에 보호된 영역들에서 제거된다.
많은 경우들에서, 도 1에 도시된 프로세스들을 수행하도록 사용되는 장치들은, 도 1에 기술된 프로세스 플로우에서 특정한 동작을 수행하도록 구성된 각각의, 별개의 장치들이고, 따라서, 미세 (fine) 라인 상호 접속부들과 같은 금속화된 피처들을 형성하기 위한 종래의 프로세스 플로우는 복잡하고, 시간 소모적이며, 비용이 많이 든다는 것을 예시한다. 많은 상이한 특수화된 반도체 프로세싱 장치들이 요구되고, 각각은 특정한 애플리케이션을 위해 적절하게 구성되어야 한다. 종래의 프로세스 플로우와 관련된 많은 수의 단계들 및 장치들은 모든 프로세스 및 장비 부품이 적절히 조정되어야 하기 때문에, (예를 들어, 기판 설계 및 레이아웃을 포함하는) 워크피스 프로세싱 기법들에 대한 임의의 변화들 또는 조정들을 만드는 것을 어렵게 한다. 이는 일 기판 타입의 생산 또는 기판 설계를 다른 설계 사이에서 전환하는 것을 어렵게 만든다. 유사하게, 복잡한 프로세스 플로우 및 수반된 많은 수의 장치들로 인해 테스트들을 실행하는 것, 프로토타입 기판들을 만드는 것, 등이 어렵다.
이에 더하여, 도 1의 단계들 각각은 툴을 필요로 할뿐만 아니라 화학 물질/재료들의 소비를 수반하고; 예를 들어, 스핀-코팅 단계 (102) 는 스핀-온 포토레지스트를 소모한다. 이들 단계들 각각은 통상적으로 시퀀스 내내 웨이퍼-패스 당 $로 측정되는, 생산 동작의 총 비용에 부가된다. 다이 (die)-대-다이 또는 다이-대-기판 범프-접속을 위해, 시퀀스는 한 번 실행될 것이다. 온-다이 (on-die) 또는 패키징 기판 상호 접속부들을 생성할 때, 상호 접속부들의 복수의 층들이 생성될 때 시퀀스가 반복될 수 있다. 종종 웨이퍼 팬 아웃 (wafer fan out; WFO) 또는 재분배 층 (redistribution layer; RDL) 상호 접속부들로 지칭되는, 이러한 멀티-다이 레벨 배선 (wiring) 은, 예컨대 RDL들, 전도성 라인들, 필라들 (pillars), 솔더 (solder) 범프들 등에 의한, 복수의 레벨들의 수평 및/또는 수직 상호 접속부들을 갖는 복수의 다이들을 포함할 수 있다. 동작 (101) 내지 동작 (108) 의 시퀀스 각각은 상호 접속부들의 층 각각에 대해 반복되어야 한다.
대안적으로, 본 명세서의 방법들은 시드 층/배리어 층의 표면 상에 증착된 피처를 직접 제공하도록 3DEP 하드웨어 및 프로세스들을 채용할 수 있다. 본 명세서에 기술된 기법들은 도 1에 기술된 많은 프로세스들 및 장치들을 필요로 하지 않고, 미세 라인 상호 접속부들, 패드들 및 다른 유사한 금속화된 피처들의 형성을 허용한다. 그 결과, 제조 프로세스는 상당히 단순화되고, 프로세싱 장치들의 수는 실질적으로 감소되고, 그리고 (예를 들어, 더 적은 단계들이 수반되기 때문에, 그리고 프로세싱 비용의 상당한 부분이 프로세싱 장치들을 획득하는 자본 비용과 직접적으로 관련되기 때문에) 프로세싱과 연관된 비용은 유사하게 감소된다.
도 2에 도시된 바와 같이, 비-제한적인 방법은 전도성 시드 층이 기판 상에 형성되는 동작 (201) 에서 시작된다. 시드 층은 PVD 장치 또는 툴에서 PVD를 통해 형성될 수도 있다. 당업계에 공지된 바와 같이, 무전해 도금과 같은 후속하는 전기 도금을 위해 시드 층을 형성하는 대안적인 방법이 사용될 수 있다; 일부 실시 예들에서, 무전해 도금은 (예를 들어, 기판에 대한 주석 (stannic) 이온 노출로) 무전해 활성화로 시작되고 팔라듐 이온-함유 전해질을 사용한 주석(II) 대 주석(IV) 치환/활성화가 이어지고, 이는 팔라듐 전기 촉매를 갖는 기판 표면을 남기고 그리고 많은 유전체 재료들의 금속화를 가능하게 한다. 다른 시드 증착 기법들은 화학적 기상 증착 (chemical vapor deposition; CVD), 원자 층 증착 (atomic layer deposition; ALD), 또는 금속 또는 합금과 같은 전도성 재료의 다른 증착 방법들을 포함할 수 있다. 시드 층/배리어 층을 위한 비-제한적인 재료들은 구리 (Cu) 를 포함한다.
방법은 증착된 피처에 제공될 목표된 금속 이온들을 포함하는 용액을 통해 3D 전기 화학적 증착의 동작 (202) 을 더 포함할 수 있다. 본 명세서에 기술된 임의의 유용한 증착 헤드, 플로우 분배 헤드 (flow distribution head; FDH), 또는 어셈블리는 증착을 위한 용액과 함께 채용될 수 있다. 일부 실시 예들에서, 전해질은 증착 외부의 소스로부터 제공된다. 예를 들어, 종래의 전해질 공급 시스템은 워크피스에 전해질을 제공할 수도 있고 그리고 FDH가 채용되지 않는다. 다양한 실시 예들에서, 전해질 플로우를 관리하기 위해 헤드 또는 다른 유사한 이동식 디바이스가 채용되지 않는다. 피처를 증착한 후, 워크피스는 화학적 에칭 장치 또는 습식 금속 에칭 툴로 이송될 수 있고; 그리고 동작 (203) 에서, 기판은 증착된 피처들 사이의 영역들에서 시드 층을 제거하도록 화학적으로 에칭된다. 즉, 시드 층은 3DEP 동안 상대적으로 더 낮은 증착 레이트를 경험한 영역들에서 제거된다. 이 에칭은 금속 피처들을 서로 공간적으로 격리하기 위해 작용한다.
본 명세서의 방법들 및 장치들은 예를 들어, RDL인 증착된 피처를 제공하도록 채용될 수 있다. 도 1의 구성된 (adapt) 프로세스를 사용하여, 종래의 방법은, 패드에 전기적 접속을 제공하기 위해 유전체 층에 형성된 비아 내에 시드 층 및/또는 배리어 층을 증착하는 단계 (101), 시드 층/배리어 층 상의 포토레지스트를 스핀-코팅하는 단계 (102), 비아에 근접하여 트렌치 (trench) 를 규정하도록 (즉, RDL의 탑 다운 (top down) 2D 패턴을 규정하도록) 포토레지스트를 패터닝하는 단계 (103), 패턴을 현상하는 단계 (104), 트렌치 또는 비아 내의 임의의 잔류 포토레지스트를 제거하도록 디스커밍하는 단계 (105), (PR 트렌치 내에 형성된) RDL 피처를 형성하도록 트렌치 및 비아 내 금속을 전기 도금하는 단계 (106), RDL의 라인 부분을 릴리즈하도록 남아 있는 포토레지스트를 스트리핑하는 단계 (107), 및 임의의 액세스 가능한 시드 층/배리어 층을 에칭하는 단계 (108) 를 포함할 수 있다. 대조적으로, 본 명세서의 3DEP 장치들 및 도 2의 구성된 프로세스를 사용하여, 방법은 패드에 전기적 접속을 제공하도록 비아 내에 시드 층 및/또는 배리어 층을 증착하는 단계 (201), 시드 층/배리어 층의 표면 상에 RDL 피처를 3D 전기 화학적 증착하는 단계 (202), 및 전기적 절연을 위해 임의의 액세스 가능한 시드 층/배리어 층를 에칭하는 단계 (203) 를 포함할 수 있다. RDL 피처 윤곽 (contour) 은 포토레지스트를 패터닝하기보다는, 증착함으로써 규정될 수도 있다.
도 6은 RDL (605) 인 비-제한적인 증착된 피처를 제공하고, 이는 결국 시드 층 (604); 내부에 규정된 비아를 갖는 패터닝된 유전체 (603); 및 기판 (601), 시드 층 (604), 및 RDL (605) 에 전기적으로 접속된 패드 (602) 에 전기적으로 접속된다. RDL은 유전체 층 (603) 상의 패터닝에 의해 규정된 비아 부분 및 전착 (또는 전기 프린팅) 에 의해 규정된 트렌치 또는 라인 부분을 갖는다는 것을 주의한다.
다양한 프로세싱 장비 부품들은 다양한 방식들로 결합될 수도 있다. 일 예에서, 시스템은 PVD 장치, 3DEP 장치, 및 화학적 에칭 장치를 포함하고, 장치 각각은 다른 장치들과 구별되고 그리고 분리된다. 또 다른 실시 예에서, 도 2에 도시된 장치들 또는 툴들 중 하나 이상은 복수의 프로세스들을 수행하는 보다 큰 장치의 모듈에 제공될 수도 있다. 예를 들어, PVD 장치는 별개의 장치일 수도 있는 한편, 3DEP 장치 및 화학적 에칭 장치는 통합된 (unify) 프로세싱 장치의 모듈들로서 제공될 수도 있다. 또 다른 예에서, 화학적 에칭 장치는 별개의 장치인 한편, PVD 장치 및 3DEP 장치는 각각 더 큰, 통합된 프로세싱 장치의 모듈로서 제공된다. 또 다른 실시 예들에서, PVD 장치 및/또는 전기 도금 장치 중 하나 이상은 3DEP를 수행하기 위한 하드웨어를 포함하도록 수정될 수도 있다. 장치들의 많은 구성들은 가능하고, 그리고 임의의 이러한 조합들은 본 명세서의 실시 예들의 범위 내에 있는 것으로 간주된다. 구성된 툴들은 선형, 멀티-레벨, 캐로셀 (carousel), 컨베이어, 클러스터, 또는 다른 일반적인 툴 설계일 수 있고 그리고 프로세스의 타입 각각에 대한 모듈들의 수는 실질적으로 하나보다 많을 수 있고 (예를 들어, 10), 병렬로 동작하는 프로세스 모듈의 타입 각각의 수의 혼합은 툴의 생산성/출력에 기반하여 최적화된다.
애노드들
3DEP는 많은 방식으로 구현될 수도 있다. 일부 구현 예들에서, 3DEP는 적절히 구성된 하드웨어, 제어들 및 프로세스들을 채용함으로써 대량 병렬 프로세싱을 인에이블하도록 단일 마이크로-전극 도금 동작을 확장한다. 마이크로-전극 도금 프로세스의 일 공통 양태는 워크피스의 전도성 (예를 들어, PVD 금속화 또는 무전해 증착 금속화) 표면에 근접하여 마이크로-사이즈 애노드를 가져오는 것 및 애노드와 워크피스 사이에 전위차를 인가하는 것이다. (도 3a 내지 도 3d 참조). 일부 구현 예들에서, 소모성 (활성 금속) 마이크로애노드들은 사용되지 않고; 애노드 재료는 반복적으로 (repetitive) 보충되어야 (replenish) 하고, 그리고 고 종횡비 구조를 형성한다면, 고 종횡비 피처의 단일 형성 동안 애노드들 상에 도금을 여러 번 반복해야 할 것이다. 따라서, 특정한 실시 예들에서, 가상 리모트 애노드 또는 치수적으로 안정한 불활성 애노드가 사용될 수 있다.
가상 애노드 구성 (도 3a 및 도 3c에 예시된 예들) 에서, 비-전도성 엘리먼트 (또는 마스크) (303) 는 내부에 마이크로-사이즈 개구부들 (304) 을 갖는다. 사용 시, 전해질은 홀들 내 및 홀들 주변에 존재한다. 내측 챔버 (302A) 는 비-전도성 마스크 (303) 와 내측 애노드 (302B) 사이에 배치된다 (dispose). 내측 애노드 (302B) 는 활성 (부식성 금속) 애노드 또는 불활성 애노드 (302B) 일 수 있고, 이는 전력 공급부 (미도시) 의 양극에 접속된다. 사용 시, 내측 챔버는 또한 전해질을 함유하고, 따라서 홀들 (304), 내측 애노드 (302B), 및 워크피스 (301) 를 둘러싸는 전도성 매질이 제공된다. 다양한 실시 예들에서, 가상 애노드는 비-전도성 엘리먼트 내의 개구부들보다 훨씬 더 큰 표면을 갖고 비-전도성 엘리먼트에 의해 전착이 발생하는 워크피스로부터 분리되는 시트 전극을 포함한다. 특히, 비-전도성 엘리먼트의 개구부들은 개구부들 아래의 피처들의 전착을 촉진하는 이온 전류 분포들 및 전위 필드 라인들을 규정한다.
마스크는 많은 그러나 모두는 아닌 구현 예들에서, 서로 공간적으로 그리고 전기적으로 격리되고 그리고 비-전도성 (또는 이온 저항성) 엘리먼트의 바디 내에 상호 접속부 채널들을 형성하지 않는 복수의 개구부들 또는 쓰루 홀들을 포함할 수 있다. 이러한 쓰루-홀들은 통상적으로 워크피스의 도금된 표면에 수직일 필요는 없지만, 종종 일 차원에서 연장한다 (일부 실시 예들에서, 비-연통 홀들은 일반적으로 이온 저항성 엘리먼트 전면에 평행한 웨이퍼에 대해 각도를 이룬다). 일부 실시 예들에서, 쓰루 홀들은 서로 평행하다. 이들 쓰루-홀들은 채널들이 3 차원으로 연장하고 상호 접속된 기공 구조들을 형성하는 3-D 다공성 네트워크들과 구별되는데, 이는 쓰루-홀들이 내부의 표면에 평행한 이온 전류 플로우 및 (특정한 경우들에서) 유체 플로우 모두를 재구성하고 워크피스 표면을 향한 전류 및 유체 플로우 모두의 경로를 곧게 하기 때문이다. 일부 실시 예들에서, 비-전도성 마스크는 세라믹 재료 (예를 들어, 알루미늄 옥사이드, 주석 옥사이드, 티타늄 옥사이드, 또는 금속 옥사이드들의 혼합물들) 또는 플라스틱 재료 (예를 들어, 폴리에틸렌, 폴리프로필렌, 폴리비닐리덴 디플루오라이드 (PVDF), 폴리테트라플루오로에틸렌, 폴리설폰, 폴리비닐 클로라이드 (PVC), 폴리카보네이트, 등) 로 이루어진다.
마스크 (303) 아래 그리고 워크피스 (301) 위에는 가상 애노드 홀 개구부 (305) 와 금속화된 워크피스 (301) 사이에 작은 갭 (307) 이 있다. 갭은 애노드와 워크피스의 표면 사이의 갭에 대한 애노드 치수 (예를 들어, 본 명세서에 기술된 폭, 직경, 또는 다른 기하학적 파라미터와 같은 개구부 또는 전극 치수) 의 약 0.5:1 내지 1:0.1의 종횡비로 특징화할 수 있다. 일부 실시 예들에서, 종횡비는 약 1:1 이하이다. 특정한 실시 예들에서, 애노드 치수는 워크피스와 대면하는 전극의 대면 또는 표면 상의 가장 큰 단면 치수이다. 마스크의 근위 표면으로부터 워크피스까지의 거리가 작을 때, 전류 플로우 및 유체 플로우 둘 모두의 발산 (divergence) 은 국부적으로 제한되고 (restrict), 부여되고 (impart), 개구부들과 정렬된다.
동작 동안, 금속화된 워크피스는 전력 공급부 (미도시) 의 음극에 접속된다. 금속 이온들을 함유하는 전해질은, 금속 이온들이 워크피스 상에 금속을 도금/증착/프린팅하도록 환원되는 갭 내에 배치된다 (place). 홀들의 개구부들 각각 내에서, 전기장은 한정되고 그리고 시준되고 (collimate), 그리고 전류는 홀 개구부에 위치된 활성 애노드가 있다면 (따라서 가상 애노드라는 용어) 유사한 방식으로 홀 개구부로부터 나온다 (emerge).
치수적으로 안정한 애노드 구성 (도 3b 및 도 3d의 예들) 에서, 기판 (318) 은 그 위에 위치된 복수의 불활성 애노드들 (319) 각각에 접속하고, 어드레싱하고 (address) (선택하고), 전력 공급하기 (power) 위해 연관된 배선 및 회로를 포함한다 (배선은 도시되지 않음). 애노드들의 표면은, 거시적-스케일의 불활성 애노드들에 대해 당업계에서 공지되고 그리고 사용되는 치수적으로 안정한 재료들 (예를 들어, 물 전기 분해 산화 반응을 위해 촉매적이고 그리고 부식을 겪지 않는 재료들) 로 코팅될 수도 있다. 갭 (317) 에는 금속 이온들이 워크피스 (311) 의 표면에서 환원에 의해 도금된 금속으로 변환되는 금속 이온 함유 전해질이 있다.
불활성 애노드들은 부식 저항성 불활성 재료로 이루어질 수 있다. 불활성 애노드는 자체적으로 실질적으로 산화/부식되지 않는 동안 전해질 (예를 들어, 물) 의 원소를 전기 화학적으로 산화시킬 수 있다. 불활성 타입 애노드들은 전해질 용액에 노출될 수 있고 그리고 치수적으로 그리고 산화적으로 화학적으로 안정한 재료로 이루어질 수 있다. 예를 들어, 불활성 타입 전극들은 산화 전위가 물의 산화 전위에 대해 (1.23 V 대 NHE) 포지티브인 하나 이상의 귀금속들 및 안정한 산화 막을 형성할 수 있고 따라서 자체적으로 상당히 부식되지 않고 물을 산화시킬 수 있는 다른 금속들로 이루어질 수 있다. 예를 들어, 애노드들은 금, 백금, 팔라듐, 루테늄, 로듐, 니오븀, 바나듐, 및 이들 재료들의 합금들로 이루어질 수 있다. (다양한 비정질 및 흑연 형태를 포함하는) 탄소는 또한 전해질 용액의 조성이 실질적인 산화를 야기하지 않는다면 불활성 애노드들에 사용될 수도 있다.
치수적으로 안정한 불활성 애노드는 시간에 따라 애노드 표면과 워크피스의 표면 사이에 예측 가능하고 그리고 일정한 거리를 제공할 수도 있다. 그러나, 불활성 애노드들을 사용하는 것은 증착 동안 전해질 내의 금속 이온들의 공급의 공핍 (depletion) 을 야기한다.
발생하는 2 개의 절반 반응들은 결합하여 시스템에서 전체 반응을 생성할 수 있고 그리고 다음과 같을 수 있다:
워크피스/기판/캐소드 환원:
M+z + ze- →
M
(1);
마이크로-불활성 애노드 산화:
z/2 * [2H2O →
O2 + 2H+ + 2e- ]
(2); 및
전체 반응:
M+z + z H2O M + z/2 O2 + z H+
(3),
여기서 M+z는 z의 산화 상태 (예를 들어, 제 2 구리 이온에 대해 z = +2) 를 갖는 용해된 금속 이온 (예를 들어, 구리, 니켈, 주석, 은, 등) 이다. 보충 없이, 금속의 이온들은 절반 반응 (1) 이 진행되고 그리고 금속이 증착됨에 따라 작은 갭에서 공핍된다. 더 큰 갭은 더 많은 금속이 증착되게 한다. 그러나, 작은 갭은 별개의 애노드 각각이 그 포지션 바로 마주 보는 영역에만 기록하도록 유지된다. 약 1:1보다 더 큰 갭 (갭 거리/애노드 사이즈) 을 갖고, 전기장은 엘리먼트로부터 확산되고 (spread), 그리고 도금 면적은 크고 그리고 인접한 애노드들의 도금과 오버랩할 (overlap) 수 있다.
이러한 애노드들은 어레이 내에 제공될 수 있고, 따라서 애노드 픽셀들의 어레이가 제공된다. 한편 (as an aside), 일부 실시 예들에서, 용어 애노드 픽셀은 워크피스 상의 전기 도금 동안 애노드로서 역할을 하지만 금속이 보조 (secondary) 애노드로부터 불활성 전극 상으로 전기 도금될 때 캐소드로서 역할을 하는 불활성 전극을 포함하는 구조체를 지칭한다. 본 명세서의 다른 곳에 기술된 2-단계 프로세스들의 논의를 참조한다.
단일 픽셀은 증착된 피처의 전체 영역을 규정할 수도 있고, 또는 픽셀들의 집합 (collection) 은 증착된 피처의 영역을 규정할 수도 있다. 일 실시 예에서, 단일 증착 영역은 단일 증착 영역의 형상 및 사이즈를 집합적으로 (collectively) 규정하는 복수의 픽셀들을 포함한다. 일부 실시 예들에서, 어레이의 픽셀 각각은 미리 결정된 시간에 활성화되는 픽셀들의 집합에 기초하여 상이한 증착 패턴들을 규정하도록 랜덤하게 활성화될 수 있다.
애노드 또는 애노드 픽셀 각각은 가상 전극, 활성 전극, 또는 불활성 전극과 같은 전극을 포함할 수 있다. 게다가, 전극 각각은 마이크로-사이즈 치수를 가질 수 있다 (예를 들어, 약 1 내지 1000 ㎛ 또는 약 10 ㎛ 이하의 치수를 가짐). 이러한 치수들은 반경, 직경, 원주, 폭, 길이, 높이, 기울기 (slant) 높이, 장축, 단축, 둘레 (perimeter), 다각형의 2 개의 마주 보는 꼭짓점들 (vertices) 사이의 거리, 전극들 사이의 갭 거리, 전극 사이의 중심-대-중심 거리, 또는 다른 단면 기하학적 파라미터를 포함할 수 있다.
일 예에서, 전극은 마이크로-전극이다. 전극 자체는 원뿔, 원통, 디스크, 튜브, 직사각형 프리즘, 환형 원통, 반구, 구형, 삼각 프리즘 등과 같은 임의의 유용한 기하 구조일 수 있다. 전극의 단면, 예를 들어, 워크피스의 표면에 가장 가까운 전극의 단면은 원, 타원, 정사각형, 직사각형, 삼각형, 등과 같은 임의의 유용한 기하 구조를 가질 수 있다. 어레이 내의 애노드 픽셀 각각은 주기적인 배치 (arrangement), 스태거 (stagger) 배치, 또는 랜덤 배치들과 같은 임의의 유용한 배치를 가질 수 있다. 게다가, 어레이들은 임의의 많은 상이한 전극 배치들, 예를 들어, 직사각형, 원, 등을 규정할 수도 있는 전극들의 라인 또는 2 차원 배치로 구성될 수 있다.
예를 들어, 도 3c에 도시된 바와 같이, 워크피스에 제시된 전극의 단면은 원을 나타내고, 그리고 전극에 대한 치수는 원형 개구부의 반경 (305a) 또는 직경 (305b) 을 포함할 수 있다. 또 다른 예에서, 도 3d에 도시된 바와 같이, 워크피스에 제시된 전극의 단면은 직사각형을 나타내고, 전극에 대한 치수는 불활성 전극 (319) 의 폭 (319a) 및 길이 (319b) 를 포함할 수 있다. 다른 치수들은 2 개의 전극들 사이의 갭 거리 (305c/319c) 및 2 개의 전극들 사이의 중심-대-중심 거리 (305d/319d) 를 포함할 수 있다.
마이크로-전극을 포함하는 전극은 기판과 함께 또는 기판으로서 제공될 수 있다. 일 예에서, 전극은 절연 기판의 표면으로부터 연장하는 돌출하는 (protruding) 전도성 구조체일 수 있다. 또 다른 예에서, 전극은 전도성 표면이 둘러싸는 절연 기판과 동일 평면 상에 있는 평면형 전극일 수 있다. 또 다른 예에서, 전극은 전도성 표면이 둘러싸는 절연 기판 내에 제공된 개구부로부터 리세스되는 리세스된 전극일 수 있다. 애노드를 활성화할 때, 애노드의 전도성 구조체들/표면들과 접지된 워크피스 사이에 전기장이 확립된다.
일부 예들에서, 전극은 하나 이상의 개구부들을 갖는 절연 기판이 불활성 캐소드와 워크피스 사이에 배치되는 가상 전극이다. 불활성 캐소드와 접지된 워크피스 사이에 전류 또는 전압을 인가함으로써, 전기장은 절연 표면 내의 개구부들에 의해 규정된다.
가상 및 불활성 애노드 경우들 모두에서, 3DEP 장치는 애노드와 표면 사이에 매우 작은 갭을 갖도록 구성될 수도 있다. 그렇지 않으면, 소스들 또는 가상 소스 위치들로부터 발산되는 (emanate) 전기장들 및 전류들은 스미어된 (smear), 아웃 포커스된 (out of focus) 전류 분포 패턴으로 함께 병합될 수 있고, 결국 스미어된 도금된 두께 분포를 야기한다. 따라서, 시스템 및 프로세스는 제어된 정도의 근접 포커스를 채용할 수도 있다. 도 4는 증가하는 갭 사이즈들에서 1 ㎛ 애노드 소스에 대한 일련의 전기장 및 전류 분배 컴퓨터 모델링 결과들을 도시한다. 갭에 대한 애노드 폭의 약 1:1보다 더 큰 갭들은 감소된 분해능을 갖고 그리고 아웃 포커스된다. 따라서, 특정한 실시 예들에서, 본 명세서의 장치들, 시스템들, 및 방법들은 애노드와 워크피스의 표면 사이의 갭 거리에 대해 애노드 치수 (예를 들어, 개구부 또는 전극 치수, 예컨대, 폭 직경, 또는 본 명세서에 기술된 다른 기하학적 파라미터) 의 약 0.5:1 내지 1:0.1의 비를 특징으로 하는 갭 거리를 포함한다. 특정한 실시 예들에서, 애노드 치수 (예를 들어, 애노드 폭) 는 워크피스와 대면하는 전극의 대면 또는 표면 상의 가장 큰 단면 치수이다. 애노드 형상에 따라, 다각형의 2 개의 마주 보는 꼭짓점들 사이의 거리 또는 직경일 수도 있다.
하나 이상의 애노드들 또는 애노드 픽셀들 활성화 시 (어레이-타입 증착 헤드의 경우에서), 증착된 피처가 시드 층의 표면 상에 증착될 수 있다. 증착은 증착 헤드의 애노드 또는 하나 이상의 애노드 픽셀들에 인가된 포지티브 전위에 대해 시드 층에 네거티브 (캐소드) 전위를 인가함으로써 워크피스 상에서 발생한다. 일반적으로, 전해질 용액의 금속 이온들로부터 금속화된 시드된 워크피스 상으로의 금속의 전착은 워크피스가 용액 내의 금속 이온들의 환원 전위 미만의 전위에 있을 것을 요구한다. 예를 들어, 구리 시드된 층 상에 순수 구리를 도금하기 위해, 전해질 용액은 (그리고 더 포지티브한 환원 전위를 갖는 임의의 다른 금속들이 아닌) 구리를 함유해야 하고, 그리고 금속 막의 전위는 구리 환원 전위보다 더 네거티브/캐소드로 만들어진다. 이는 시드 층과 선택된 애노드들 (및 전해질 용액) 사이에 전위차를 인가함으로써 달성된다. 제어기는 증착 헤드 및 선택된 애노드들 및/또는 애노드 픽셀들 중 하나 (증착 헤드가 하나 이상의 애노드를 갖는다 고 가정 함) 의 제어 디바이스들에 제어 신호들을 공급하여 이들을 활성화시킬 수 있다.
여전히 예로서 구리를 취하면, 시드 층 상으로의 구리의 증착의 레이트는 어떻게 네거티브 환원 전위가 인가되고 그리고 시드 층의 표면에 걸쳐 다양한 지점들에 존재하는지에 따라 결정된다. 즉, 더 음의 전위는 일반적으로 구리 이온 (copper ion) 으로 제 2 구리 이온 (cupric ion) 을 환원시키기 위한 더 빠른 전하 전달 레이트들 또는 높은 표면 반응 레이트들에 대응한다. 증착 레이트는 또한 용액의 온도뿐만 아니라, 플로우 강도에 따라 감소될 수 있는, 시드 층의 표면에 도달하기 위한 구리 이온들의 질량 전달 저항에 의존한다.
증착된 피처의 형상 및 치수는 국부적인 전극 형상, 애노드 내 전극들의 배치, 표면에 대한 전극의 근접, 시간 및 특정한 위치에 공급된 전류 또는 전압의 규모 (magnitude), 전해질과 관련된 다양한 프로세싱 조건들, 및 다른 인자들에 의해 규정될 것이다. 일부 예들에서, 애노드의 형상은 금속 상호 접속부들의 형태로 시드 층 상으로 투사된다 (project).
예를 들어, 전기장 라인들의 규모 및 패턴에 영향을 주는 인자들은 증착된 피처들의 사이즈 및 형태에 영향을 줄 수 있고, 인자들은 전극의 형태를 포함할 수 있다. 워크피스에 대한 전극의 근접은 증착된 피처의 해상도에 영향을 줄 수 있다. 예를 들어, 워크피스의 애노드 및 시드 층은 애노드(들)에 의해 생성된 전기장이 확산 (spread) 또는 확산할 (diffuse) 공간을 갖지 않도록 서로 밀접하게 포지셔닝될 수 있고, 그리고 따라서 포커싱되고 (근접 포커싱되고) 그리고 활성화된 애노드들에 즉시 인접한 영역들에서 선택적으로 높게 기록된다.
전해질과 관련된 인자들은 예를 들어, 온도, 전해질 플로우 레이트, 전해질 조성, pH, 등을 포함할 수 있다. 일 예에서, 전해질 대류 (convection) 의 정도는 특정한 금속들이 전착된 재료 내로 통합되는 정도에 영향을 줄 수 있다. 예를 들어, 특정한 금속들은 상대적으로 높은 정도의 대류가 있는 곳에서 더 용이하게 전착된 재료 (예를 들어, 구리-은 합금 또는 주석-은 합금) 에 포함될 수 있다. 다른 경우들에서, 전기 도금 동안 임의의 주어진 시간에 피처의 형상에 기초하여 맞춤화된 유체 역학적 (hydrodynamic) 조건들을 제공하도록 상이한 플로우 패턴들이 사용될 수도 있다. 예를 들어, 일 플로우 패턴 또는 플로우 패턴들의 세트는 피처가 고 종횡비를 가질 때 사용될 수도 있고, 그리고 또 다른 플로우 패턴 또는 플로우 패턴들의 세트는 피처가 더 충진될 때 사용될 수도 있고, 그리고 따라서 더 낮은 종횡비를 가질 수도 있다. 일부 실시 예들에서, 플로우 패턴들은 (예를 들어, 피처 내로 더 깊게 증착된 재료가 피처에서 더 얕은 (shallower) 나중에 증착된 재료로 균일한 조성을 갖도록) 증착 과정 동안 증착된 재료에서 상대적으로 균일한 조성 (예를 들어, 은 (또는 다른 금속) 의 정도) 을 달성하도록 선택될 수도 있다.
증착된 피처들은 하나 이상의 전도성 재료들을 포함할 수 있다. 증착된 피처들을 위한 비-제한적인 재료들은 구리 (Cu), 니켈 (Ni), 코발트 (Co), 철 (Fe), 주석 (Sn), 은 (Ag), 금 (Au), 아연 (Zn), 카드뮴 (Cd), 크롬 (Cr), 바나듐 (V), 팔라듐 (Pd), 백금 (Pt), 로듐 (Rh), 루테늄 (Ru), 이리듐 (Ir), 인듐 (In), 탈륨 (Tl), 비스무트, 안티몬 (Sb), 납 (Pb), 뿐만 아니라 이들의 조합들 또는 합금들, 예컨대 구리/코발트, 구리/니켈, 구리/철/니켈, 구리/주석/은, 니켈/금, 니켈/코발트/철, 주석/납, 주석/인듐, 주석/은, 또는 주석/비스무트를 포함할 수 있다. 이러한 증착된 피처들은 상호 접속부 범프들, 상호 접속부들, 전도성 라인들, 와이어들, RDL들, 쓰루 실리콘 비아들 (through silicon vias; TSVs) 의 충진, 2-in-1 비아들, 배리어 금속들, 캡핑 막들, 언더 범프 금속화 (underbump metallization; UBM), 필라들 (예를 들어, 캡핑 층들을 갖거나 또는 갖지 않음), 메가필라들 (megapillars), 마이크로필라들 (micropillars), 캡들, 납 또는 무연 (lead-free) 제어된 붕괴 칩 접속 (C4) 범프들, 마이크로범프들, 솔더 범프들, 또는 솔더 볼들과 같은, 임의의 유용한 금속화 피처들을 포함할 수 있다. 일부 실시 예에서, 증착된 피처는 통상적으로 약 1:1 (높이 대 폭) 이하의 종횡비를 특징으로 할 수 있지만, 이들은 아마도 약 2:1 정도로 높은 범위일 수 있는 한편, TSV 구조체들은 매우 고 종횡비들 (예를 들어, 약 20:1 가량) 을 가질 수 있다. 다른 실시 예들에서, 증착된 피처는 약 2 ㎛보다 더 큰 치수를 가질 수 있고 그리고 통상적으로 주요 치수가 약 5 내지 200 ㎛이다. 또 다른 실시 예들에서, 증착된 피처는 약 0.5 내지 100 ㎛의 단면 치수를 가질 수 있다.
증착된 피처는 웨이퍼 레벨 패키징 (wafer level packaging; WLP) 및 TSV들 전기적 접속 기술에 임의로 유용할 수 있다. 예를 들어, 증착된 피처들은 구리 와이어들, RDL들, 및 마이크로-필라들, 표준 필라들 및 통합된 고 밀도 팬아웃 (integrated high density fanout; HDFO) 및 메가 필라들을 포함하는 상이한 사이즈들의 필러들을 포함하는 다양한 사이즈들의 피처들을 갖는 다양한 패키징 상호 접속부들을 포함할 수 있다. 피처 폭들은 광범위할 수 있고, 방법들은 보다 큰 피처들 예컨대 약 1 내지 300 ㎛, 예컨대 5 ㎛ (RDL) 내지 약 200 ㎛ (메가필라들) 의 폭들을 갖는 피처들에 대해 특히 유용하다. 예를 들어, 방법들은 약 20 ㎛의 폭들을 갖는 복수의 마이크로 필라들을 갖는 워크피스, 또는 약 200 ㎛의 폭들을 갖는 복수의 메가필라들을 갖는 워크피스의 제조 동안 사용될 수 있다. 피처들의 종횡비들은 가변할 수 있고, 일부 실시 예들에서 약 1:2 (높이 대 폭) 내지 2:1, 이상이다.
본 명세서에서, 용어들 "반도체 웨이퍼", "웨이퍼", "기판", "웨이퍼 기판" 및 "부분적으로 제조된 집적 회로"는 상호 교환 가능하게 사용된다. 당업자는 용어 "부분적으로 제조된 집적 회로"가 상부에서 집적 회로 제조의 많은 단계들 중 임의의 단계 동안의 실리콘 웨이퍼를 지칭할 수 있다는 것을 이해할 것이다. 반도체 디바이스 산업계에서 사용된 웨이퍼 또는 기판은 통상적으로 200 ㎜, 또는 300 ㎜, 또는 450 ㎜의 직경을 갖는다.
또한, 용어들 "전해질", "도금 배스", "배스", 및 "도금 용액"은 상호 교환 가능하게 사용된다. 전해질은 수용액과 같은 이온 전도성 액체를 포함한다. 이는 증착된 피처를 형성하도록 전해질로부터 워크피스 상으로 도금되는 적어도 하나의 금속 이온을 포함한다. 전해질은 pH 완충제와 같은 다른 성분들 (components), 산과 같은 전도도 향상 성분, 금속 이온 착화제 (complexing agent), 하나 이상의 유기 전기 도금 애디티브들 (additives) (예를 들어, 촉진제 (accelerator), 억제제 (suppressor), 및/또는 평탄화제 (leveler)), 및 이들의 임의의 조합들을 포함할 수도 있다. 특정한 실시 예들에서, 전해질은 본 명세서에서 임의의 금속을 포함한다. 일부 실시 예들에서, 금속은 Cu, Ni, Co, Sn, 및 이들 금속들을 포함하는 합금들과 같이 전기 화학적 용해가 용이한 (amenable) 것들을 포함한다. 전해질 용액은 금속 염을 포함할 수 있고, 예를 들어, 황산구리 수용액을 포함할 수도 있다. 이는 용액들 전도도를 상승시키고 그리고 용액들 균일 전착성 (throwing power) 을 개선하기 위한 산 (예를 들어, 황산), 뿐만 아니라 상이한 애디티브 부류의 하나 이상의 도금 애디티브들 (예를 들어, 도금 촉진제들, 억제제들, 평탄화제들, 입자 정제기들 등) 을 더 포함할 수도 있다. 다른 전해질 용액들이 또한 당업계에 공지된 바와 같이 사용될 수 있다.
본 명세서의 기술은 실시 예들이 임의의 유용한 워크피스 상에서 구현된다고 가정한다. 워크피스는 다양한 형상들, 사이즈들, 및 재료들일 수도 있다. 반도체 웨이퍼들에 더하여, 개시된 실시 예들의 장점을 취할 수도 있는 다른 워크피스들은 프린트 회로 기판들, 자기 기록 매체, 자기 기록 센서들, 미러들, 광학 엘리먼트들, 마이크로-기계 디바이스들 등과 같은 다양한 물품들을 포함한다.
일부 실시 예들에서, 워크피스는 하나 이상의 아래에 놓인 층들, 하나 이상의 아래에 놓인 층들 상에 배치된 (arrange) 배리어 층/접착 층, 및 배리어 층/접착 층 상에 배치된 금속 시드 층을 포함한다. 일부 예들에서, 금속 시드 층은 PVD 증착 툴을 사용함으로써 둘 모두 증착된 배리어 층/접착 층 상에 증착된 1000Å 구리 (Cu) 를 포함한다. 일부 예들에서, 배리어 층/접착 층은 PVD를 사용하여 증착된 100 Å 탄탈룸 (Ta) 을 포함한다. 하나 이상의 층들은 실리콘 웨이퍼, 유리 기판, 유기 기판, 등을 포함할 수도 있다.
어셈블리들 및 이들의 컴포넌트들
일부 실시 예들에서, 경제적으로 유용한 3DEP 프로세스는 실질적인 면적에 걸쳐 복수의 독립 피처들 (예를 들어, 수만 개 이상의 개별 피처들) 의 동시 도금을 필요로 한다. 목표된 구조체 (예를 들어, 피처 각각에 대해 동일한 구조체) 를 수득하기 위한 이들 피처들 각각에 대해, 이들은 실질적으로 동일한 조건들 하에서 생성될 필요가 있다. 도금을 위한 가변 조건들은 상이한 갭들 및 상이한 전해질 조건들 (예를 들어, 금속 이온 농도들) 을 포함한다. 예를 들어, 단지 5 x 5 cm 면적 (300 mm 웨이퍼 면적의 약 1/30) 위에 100 μm 피치 (pitch) 상에 50 μm 폭 피처들을 갖는 표면 증착을 시작하기 위해, 250,000 피처들 각각은 최대 약 50 ㎛의 균일한 갭 및 고 레이트 증착을 지지하기 위해 농도가 충분히 높은 전해질을 가질 수도 있다. 10 ％ 이하의 갭 허용 오차 (tolerance) 를 가정하면, 동일 평면성 (coplanarity) 런아웃 (run out) 은 5 ㎝에 걸쳐 +/- 5 ㎛ 미만, 또는 +/- 0.01 ％ 미만이어야 한다. 또한, 고 금속 함량 전해질 (예를 들어, 80 g/L 제 2 구리 이온의 구리) 을 가정하면, 연산들 (calculations) 은 갭 내의 모든 금속이 단지 약 2.5 ㎛ 높이인 필라/범프를 생성하도록 소비될 것이라는 것을 보여준다. 따라서, 워크피스 및 애노드를 이격되게 이동시키지 않고 연속적인 도금 동작들을 유지하기 위해 갭 아래에서 전해질을 흘리고 그리고 보충하기 위한 하드웨어 및 제어기들이 또한 본 명세서에 기술되고, 이는 느리고 비효율적일 수 있고 그리고 정확하게 동일한 갭 및 측방향 포지션으로 반복해서 (over and over) 돌아오는 것을 필요로 한다. 본 개시는 애노드 갭에 대한 워크피스가 프로세스 내내 제어되고 그리고 갭 내의 전해질이 효율적으로 보충되도록, 성장을 시작하고 그리고 피처를 계속 성장시키는 것 둘 모두를 위해 고속, 동일 평면 상의 갭 발견/형성을 가능하게 하는 하드웨어 및 프로세스들을 기술한다.
마이크로애노드 또는 애노드 어레이로부터 증착하기 위해 사용될 수도 있는 일 프로세스는 먼저 증착 헤드를 워크피스와 직접적으로 콘택트시키는 것이다. 콘택트는 단순히 현미경으로 갭을 봄으로써, z 모션 제어 디바이스의 모터 전력 또는 토크를 모니터링함으로써, 또는 장치의 일부로서 힘 트랜스듀서와 같은 로드 셀을 가짐으로써 검출될 수도 있다. 이 방법의 잠재적인 어려움은 두 표면들 사이의 충돌이 워크피스의 도금될 표면 상에 유발하는, 워크피스에 대한 손상이다. 스크래치들 및 금속 누락은 도금 결함 및 수율 손실을 야기할 수 있다. 이어서, 프로세스는 갭을 형성하도록 타깃 (target) 양에 대한 포지션 메커니즘의 백킹 (backing) 에 의해 표면들을 이격되게 이동시킴으로써 계속된다. 이 접근법의 문제는 제 1 단계가 일반적으로 알려지지 않은 양의 압축을 어셈블리에 적용하고, 이는 알려지지 않은 가변적인 양의 필요한 후방 이동을 야기한다는 것이다. 더욱이, 2 개의 표면들이 콘택트하기 전에 완전히 동일 평면 상에 있지 않다면, 표면의 상이한 부분들은 다른 부분들보다 더 많이 압축될 것이고, 그리고 백 오프 (back off) 후에, 최초의 비 동일 평면성을 유지하거나 또는 갭 제로화 (zeroing) 단계에서 도입된 가변적인 압축 응력로 인해 바뀔 (alter) 것이다. 마지막으로, 프로세스는 특정한 타깃 갭으로 백 오프된 후 계속되고 그리고 도금이 시작된다. 금속 이온들을 보충하기 위해, 갭은 애노드 어레이 주변으로부터 새로운 유체를 끌어들이도록 (draw) 주기적으로 매우 크게 (예를 들어, 수 밀리미터) 만들어진다. 이 간헐적인 (intermittent) 도금/갭 확장 (widening) 프로세스는 목표된 도금 높이를 생성하도록 수십 또는 수백 회 반복된다.
증착 헤드 및 FDH를 포함하는 어셈블리가 본 명세서에 기술된다. FDH는 증착 헤드와 워크피스 사이의 갭으로의 전해질의 플로우를 생성할뿐만 아니라 그 갭 내에서 유체 플로우 및 대류를 대체하도록 구성된 하드웨어를 포함할 수 있다. 다양한 실시 예들에서, FDH는 선택 가능하거나 (optional) 또는 사용되지 않는다.
특히, 증착 헤드는 치수적으로 안정한 애노드들 및/또는 가상 애노드들일 수도 있는 하나 이상의 마이크로애노드들을 포함한다. 일부 경우들에서, 증착 헤드는 애노드 픽셀들의 어레이를 포함한다. 어느 경우든, 하나 이상의 애노드들은 증착 헤드의 근위 표면 상에 배치될 수도 있고, 근위 표면은 워크피스와 대면한다. 증착 헤드는 또한 전자 장치 (예를 들어, 외부 전력 소스 및 제어기에 의한 제어를 위한 단자 접속부들을 갖는 트랜지스터들/스위치들) 을 배선하고 그리고 제어함으로써 애노드 또는 애노드 픽셀들 또는 내측 애노드들로의 다양한 접속부들을 포함할 수 있다. 예를 들어, 증착 헤드는 상호 접속부 층, 제어 디바이스들의 어레이, 및 애노드 픽셀들의 어레이를 갖는 기판을 포함할 수 있다. 일부 예들에서, 제어 디바이스들은 하나 이상의 트랜지스터들, 퓨즈 및/또는 다른 제어 디바이스들과 같은 스위치들을 포함한다. 다른 예들에서, 증착 헤드 기판은 한번 구성되고 그리고 이어서 재사용된다. 또 다른 예들에서, 제어 디바이스들은 애노드들에 의해 생성될 목표된 패턴들에 따라 구성되고 그리고 재구성되는 스위치들/트랜지스터들을 포함한다. 상호 접속부 층은 제어기, 전력 공급부들 및/또는 증착 헤드 기판의 외부에 위치된 다른 디바이스들로부터 도전체들, 트레이스들, 비아들, 등을 포함하는 라우팅 및 배선 접속들을 제공할 수 있다.
어셈블리는 하나 이상의 제어기들을 포함할 수 있다. 예를 들어, 제어기는 배선 접속들을 통해 증착 헤드, 애노드 픽셀(들), 내측 애노드(들), 및/또는 제어 전자 장치에 대한 하나 이상의 접속부들을 포함할 수 있다. 제어기는 전자 스위칭을 제어하고, 애노드 픽셀(들) 또는 내측 애노드(들)에 전류 또는 전압을 인가하고, 그리고/또는 하나 이상의 애노드 픽셀들의 전류 및 전압을 조정하도록 사용될 수 있다. 또 다른 예에서, 제어기는 FDH 또는 FDH와 유체로 연통하는 (in fluidic communication with) 유체 엘리먼트에 대한 하나 이상의 접속부들을 포함할 수 있다. 이러한 유체 엘리먼트들은 유체 밸브, 유체 펌프, 유체 미터, 또는 다른 유체 센서를 포함할 수 있다. 또 다른 예에서, 제어기는, 갭 측정 시스템 또는 정렬 시스템과 같은, 본 명세서에 기술된 다른 시스템들에 대한 하나 이상의 접속부들을 포함할 수 있다.
어셈블리는 갭 측정 시스템을 포함할 수 있다. 이러한 시스템은 워크피스에 대해 증착 헤드 표면과 애노드 픽셀 엘리먼트 사이의 갭 거리를 측정할 수 있는 하드웨어 (예를 들어, 하나 이상의 센싱 (sensing) 엘리먼트들) 를 포함할 수 있다. 이러한 시스템들에 대한 추가 상세들이 본 명세서에 기술된다.
어셈블리는 정렬 시스템을 포함할 수 있다. 이러한 시스템은 워크피스 표면과의 정렬을 위해 어셈블리를 이동시키고 그리고 포지셔닝할 수 있는 하드웨어 (예를 들어, 하나 이상의 액추에이터들) 를 포함할 수 있다. 이러한 정렬은 워크피스에 대한 증착 헤드의 x-포지셔닝, y-포지셔닝, 및/또는 z-포지셔닝을 포함할 수 있을뿐만 아니라, 증착 헤드 또는 어레이의 표면을 워크피스의 표면과 동일 평면 상에 만드는 것을 포함할 수 있다. 이러한 시스템들에 대한 추가 상세들이 본 명세서에 기술된다.
일부 실시 예들에서, 갭 측정 시스템 및 정렬 시스템은 정렬 및/또는 동일 평면성을 달성하기 위해 센싱 엘리먼트들, 액추에이터들 (예를 들어, 기계적 액추에이터들 및/또는 피에조 (piezo) 액추에이터들), 뿐만 아니라 센싱 엘리먼트들과 제어기들 사이의 액추에이터로의 피드백을 채용한다.
특정한 실시 예들에서, FDH를 갖는 증착 헤드, 갭 측정 시스템, 및 정렬 시스템의 사용은 (캡핑 층들을 사용하거나 사용하지 않고) 구리 필라들, 재분배 배선, 때때로 메가 필라들 (통상적으로 200 ㎛ 높이) 로서 지칭되는 고 밀도 팬-아웃 (high density fan-out; HDFO) "다이 주변 (around die)" 고 종횡비 상호 접속부들, C4 솔더 범프들, 등을 패키징하는 것을 포함하여, 고속으로 디바이스의 넓은 면적에 걸쳐 반도체-스케일 상호 접속부들을 도금할 수 있게 한다.
선택 가능한 FDH는 전해질의 유체 플로우를 보충하고, 이에 따라 금속 이온들의 공핍을 방지하고, 그리고 버블 형성 또는 다른 유해한 효과들을 방지하기 위해 요구되는 바와 같이 (산소를 포함하는) 애노드 반응 생성물들을 제거하도록 채용될 수 있다. 특히, FDH는 유체가 증착 헤드를 둘러싸는 영역으로부터 도입되고 그리고 제거되게 한다. 도 5a에 도시된 바와 같이, 일부 실시 예들에서, FDH (502) 는 a) 영구적으로 바인딩되거나 또는 b) FDH로 하여금 제거되고 그리고 (예를 들어, 나사들 또는 다른 마운팅 하드웨어를 사용하여) 재부착되게 하는 방식으로 부착되거나 또는 c) FDH가 자신의 분리된 포지셔닝 제어 하드웨어를 사용하는 방식으로 증착 헤드를 향해 이동하거나 또는 증착 헤드로부터 멀어지게 (away from) 이동시킬 수 있도록 부착될 수 있는, 증착 헤드 (501) 자체에 부착된다. 이 조합은 증착 헤드 어셈블리 (DHA) (500) 로 지칭될 수도 있다.
FDH는 사용 시 유입구 또는 유출구로서 역할을 할 수 있는 복수의 포트들을 가질 수 있다. 도 5a 및 도 5b에서, FDH는 증착 헤드 (501) 의 외부 영역에 위치된 하나 이상의 유입구 포트(들) (503) 및 유출구 포트(들) (504) 를 포함한다. 이러한 포트들은 전해질을 제 1 갭 (506) (워크피스 표면 (509) 과 FDH (502) 사이) 내로 그리고 제 2 갭 (507) (워크피스 표면 (509) 과 증착 헤드 (501) 사이) 내로 도입하도록 사용될뿐만 아니라, 반응 생성물들을 제거하고 그리고 증착 헤드 갭의 반응 물질들을 보충하도록 사용된다.
일반적으로 말하면, FDH 갭 (506) 은 부분적으로 이미 증착된 워크피스 상의 영역 위에 있을 수도 있고, 그리고 남아있는 증착된 피처들은 후속하는 도금 동작을 위한 목표된 시작 갭보다 더 클 수도 있기 때문에, 증착 헤드 갭 (507) 은 이상일 것이다. 이전에 언급된 바와 같이, 일반적으로 도금될 피처 또는 증착될 피처의 가장 작은 평면 치수 이하의 갭 사이즈에서 프로세스를 시작하는 것이 필요할 수도 있다. 예를 들어, 이는 타깃 필라 피처의 폭일 수 있고, 일 예에서, 폭 25 ㎛의 피처에 대해 25 ㎛ 미만일 수 있다. 하나 이상의 임계 치수 또는 변화하는 치수들의 긴 라인을 갖는 피처에 대해, 갭은 가장 작은 측방향 길이보다 더 작을 수 있다. 예를 들어, 길이 200 ㎛ 및 폭 10 ㎛인 피처는 10 ㎛ 이하의 갭을 가질 수 있다.
또 다른 예에서, 높이가 100 ㎛이고 폭이 25 ㎛인 워크피스 표면 상에 도금 구조체들이 있다면, 증착 헤드 갭 (507) 에 대한 시작 갭은 25 ㎛ 이하여야 한다. 그러나, FDH 갭 (506) 아래로 떨어질 영역이 이 증착 어셈블리 또는 또 다른 증착 어셈블리에 의해 100 ㎛의 피처들로 이미 도금되었다면, FDH 갭 (506) 은 이미 증착된 피처들에 대한 손상을 방지하기 위해 100 ㎛ 피처 사이즈보다 더 커야한다. 2 개의 갭 설정들이 독립적인 자동화된 액추에이션들을 통해 독립적으로 설정될 수 있는 실시 예에서, 상이한 FDH 갭들이 이전에 프로세싱된 면적들 대 순수 (증착되지 않은) 면적들에 대해 동일한 기판 상에서 사용될 수 있다. 유체는 유입구 (503) 에 의해 갭들 내로 도입되고 그리고 아래의 기판에 영향을 준다. 유체는 다음 세 가지 경로 중 하나를 따를 수 있다. 1) 증착 헤드 (501) 아래로 증착 헤드 갭 (507) 으로 이동하고 그리고 진입하고, FDH의 마주 보는 측면에서 유출구 (504) 근방의 FDH 갭 내로 나오는 경로, 2) 일반적으로 FDH 갭 영역의 증착 헤드 주변, 및 3) FDH 갭 (506) 을 통해 FDH 주변의 개방 공간 (508) 내로 그리고 증착 헤드 및 플로우 분배 헤드들의 마주 보는 측면에서 FDH 갭 내로 통과하는 경로. 하나 이상의 유입구들 및 유출구들은 증착 헤드 갭 아래에 더 균일한 플로우를 생성하는데 유용할뿐만 아니라 다양한 유입구들 및 유출구들 사이에서 플로우의 수, 위치 및 방향을 시간에 따라 변화시키는데 유용한 임의의 조합 및 상대적인 포지션에서 동시에 사용될 수 있다 (유입구 각각은 DHA 외부 밸브를 변화시킴으로써 유출구로서 사용될 수 있지만, 도시되지 않음). 이러한 용도 중 하나가 도 8에 제공되고, 이는 후술된다.
도 7a 내지 도 7d는 워크피스 상에 증착된 구조체를 생성하기 위한 하드웨어 및 프로세싱 변형들을 도시한다. 워크피스는 임의의 유용한 재료 및/또는 기하학적 구조를 가질 수도 있다. 비-제한적인 워크피스들은 실리콘 반도체 웨이퍼 또는 패널을 포함할 수 있다. 워크피스는 상부에 실리콘 옥사이드 층 및/또는 전도성 시드 층을 포함할 수 있다. 전도성 시드 층은 통상적으로 금속성이고, 그리고 종종 구리, 탄탈룸, 니켈, 또는 이들의 혼합물을 포함한다. 일부 경우들에서 다른 금속들이 또한 사용될 수 있다. 시드 층은 약 50 내지 2000 Å의 두께를 가질 수도 있다. 증착 후 그리고 에칭 전에, 우선적으로 도금된 피처들은 약 0.25 내지 250 ㎛의 두께를 가질 수도 있다. 화학적 에칭은 증착된 피처들 사이에서 원치 않은 시드 층을 에칭 제거하기 (etch away) 위해 증착 후에 사용될 수도 있다. 에칭 후, 증착된 피처들은 서로 공간적으로 격리된다. 격리된 피처들은 약 0.20 내지 200 ㎛의 높이를 가질 수도 있다.
도 7a를 참조하면, 워크피스 (701) (예를 들어, 원형 웨이퍼) 는 DHA 각각이 모든 3 차원들에서 독립적으로 이동 가능한, 하나 이상의 증착 헤드 어셈블리들을 사용하여 도금될 수도 있다. 이들은 증착 동작을 수행하기 위해 증착 헤드 아래 영역을 위치시키기 위한 워크피스의 평면과 평행한 평면인 모션 (x-방향 및 y-방향), 및 다양한 애노드 픽셀들과 워크피스 사이의 갭을 제어하기 위한 워크피스의 평면 내외 (in and out) (z-방향) 의 모션을 포함한다. 증착 헤드 어셈블리들 (DHAs) (703) 은 워크피스 위로 이동하고 그리고 표면의 영역을 프로세싱할 수 있는 한편, 상이한 DHA가 상이한 영역을 동시에 프로세싱하고, 전체 워크피스 상의 증착을 완료하기 위한 시간을 감소시킨다. DHA들 (703) 또는 증착 헤드들 (705) 각각은 3 차원으로 독립적으로 이동할 수 있다.
다른 실시 예들에서, DHA는 복수의 증착 헤드들을 둘러싸는 단일 FDH를 갖는 증착 바 (bar) (예를 들어, 프린터 바) 이다. 단일 FDH는 복수의 국부적 플로우 분배 영역들 및 연관된 복수의 증착 헤드들, 마이크로애노드들, 또는 애노드 어레이들을 갖는 단일의 대형 프레임일 수 있고, 각각은 연관된 국부적 플로우 분배 포트들의 유입구들 및 유출구들에 의해 둘러싸인다. 일부 실시 예들에서, 증착 헤드는 단일 전극 또는 전극들의 어레이를 포함할 수 있다. 특정한 실시 예들에서, 증착 바는 원형 웨이퍼 또는 패널인 워크피스 상에 증착하도록 채용될 수 있다.
도 7b 및 도 7c는 증착 헤드 어셈블리의 일 예인, 복수의 증착 헤드 바 (704) 를 사용하여 도금되는 웨이퍼 (701) 또는 패널 기판 (702) 인 워크피스를 도시한다. 증착 헤드 어셈블리 (704) 는 복수의 국부적 플로우 분배 영역들 (706) 및 연관된 복수의 증착 헤드들, 마이크로애노드들 또는 애노드 어레이들 (705) 을 갖는 단일의 대형 구조체일 수 있고, 각각은 연관된 국부적 플로우 분배 포트들의 유입구들 및 유출구들에 의해 둘러싸인다.
도시된 실시 예들에서, 증착 헤드 어셈블리 (704) (증착 바) 는 복수의 증착 헤드들 (705) 및 단일 대형 FDH의 기능을 제공하는 단일 바를 포함한다. 증착 헤드 (705) 각각은 치수적으로 안정한 애노드, 가상 애노드, 또는 애노드 픽셀들의 어레이일 수도 있다. 일 실시 예에서, 바 (704) 를 구성하는 (make up) 복수의 증착 헤드들 (705) 의 상대적인 포지션은 프레임의 평면 내에 배치되고 그리고 바 및 서로에 고정된다. 그러나, 증착 헤드 각각은 워크피스 표면의 평면 내외로 그리고 프레임에 대해 포지셔닝하기 위한 독립적인 메커니즘을 포함할 수 있다. 평면에서 함께 이동할 수 있지만 증착 헤드 갭들을 독립적으로 제어할 수 있고 워크피스 상에서 병렬로 동작할 수 있는, 복수의 더 작은 증착 헤드들의 사용은, 일반적으로, 애노드 어레이 엘리먼트들과 더 큰 거리에 걸친 워크피스 표면 사이의 갭의 더 국부적이고 정밀한 제어를 가능하게 하면서, 상대적으로 단순한 조직된 선형 프로세싱 (하단에서 상단으로 (bottom to top)) 방식으로 동작한다. 기판 또는 증착 헤드 단독으로 수 ㎛ 미만의 비-평면성을 생성하고 그리고 유지하는 것은 어렵고, 그리고 전체 300 ㎜ 웨이퍼 또는 훨씬 더 큰 패널에 걸쳐 긴 범위의 고정된 갭 사이즈 및 동일 평면성을 달성하는 것은 매우 어려울 수 있다. 따라서, 프로세싱 공간을, 각각 단일 증착 헤드에 걸쳐 미세 분해능 동일 평면성을 달성하기 위해 고유의 기계적 제어를 갖는 더 작은 프로세싱 영역 그룹들로 나누는 (break) 것이 유용할 수 있다. 바는 목표된 동작의 막-빌드-업 (film-build-up) 모드에 따라 기판의 하단부로부터 상단부로 연속적인 또는 단계적인 방식으로 스캐닝될 수 있다.
도 7b 및 도 7c의 바 실시 예 (bar embodiment) 에서 그리고 바의 증착 헤드 (705) 각각의 주변에서, DHA (704) 는 워크피스와 DHA (704) 의 증착 헤드 (705) 각각의 사이의 갭 아래에 플로우를 생성하도록 유체 포트들의 세트 (유입구들 및 유출구들) 에 의해 둘러싸일 수도 있다. 상세는 도 7d를 참조하라. 바 DHA는 증착 헤드 (705) 각각을 제공하고 (serve) 그리고 둘러싸는 유입구들 및 유출구들을 갖는 반복적인 유체 플로우 구조체 (706) 를 포함한다. 일 실시 예에서, (갭에 걸친 플로우의 방향을 변화시키도록) 유입구 플로우 채널들 및 유출구 플로우 채널들을 변화시키는 프로세스는 모든 활성 증착 헤드들에 대해 동시에 반복된다. 예를 들어, 도 7d에서 (증착 헤드 (705) 에 상대적인) 12시 포지션에 있는 모든 유입구 채널들 (706) 은 동시에 플로우를 갖도록 구성되고 그리고 동작될 수도 있다. 이들은 동일한 유입구 플로우 레이트를 갖도록 더 구성될 수도 있다. 하나 이상의 유입구 채널들은 바의 다양한 어레이들 주변에서 동시에 동작될 수도 있다. 유사하게, 동일한 포지션에 있는 하나 이상의 유출구 채널들은 동일한 시간 및 플로우 레이트들로 동작될 수도 있다. (도 7d에서, 유입구들/유출구들은 90 도 간격으로 2-중 (two-fold) 대칭을 갖는) 구성적 대칭 (configurational symmetry) 의 경우들에서, 동일한 대칭 포지션을 갖는 엘리먼트들이 동시에 동작될 수도 있다.
도 8을 참조하면, 유입구/유출구 포트들은 3 세트들의 등가 대칭 어레이 유입구/유출구 구조체들 (801 내지 804) 로 구성될 수 있다. FDH 내의 증착 헤드들 각각은 포트들의 제 2 어레이 (802) 로부터 흘러 나오는 (flow out) 유체와 함께, "A"초의 시간 기간 동안 유입구들로서 동작하는 포트들의 제 1 어레이 (801) 를 가질 수 있다. 이어서, 유입구 및 유출구는 또 다른 시간 기간 "A" 동안 각각 포트들의 제 3 어레이 (803) 및 포트들의 제 2 어레이 (802) 로 스위칭할 수 있고; 이어서 유입구 및 유출구가 각각 포트들의 제 4 어레이 (804) 및 제 1 어레이 (801) 로 스위칭되고; 그리고 마지막으로 유입구 및 유출구는 각각 제 2 어레이 (802) 및 제 3 어레이 (803) 로 스위칭된다. 이러한 방식으로, FDH의 단일 프레임 내 증착 헤드들의 전체 어레이에 대해 체계적인 (systematic) 유체 플로우가 달성될 수 있다. 이 경우에 기간 "A" 의 길이는 사용된 모든 유입구/유출구 플로우 구성들을 통한 사이클의 종료 시 (예를 들어, "A" 초의 4 배), 이 기간 동안 피처들의 성장이 약 10 ％, 5 ％, 3 ％, 1 ％, 또는 목표된 총 피처 사이즈, 치수, 또는 높이 미만일 수도 있도록 충분히 짧아야 한다.
마지막으로, 플로우 유입구들 및 유출구들 각각은 항상 동일한 방향성 방식으로 동작될 필요는 없지만, 전체 도금 프로세스에 걸쳐 (예를 들어, "A" 기간 시간의 4 배), 증착 헤드와 워크피스 사이의 갭에서 시간 가변 플로우 방향 프로파일들은 실질적으로 동일한 것을 경험해야한다. 따라서, 일부 실시 예들에서, 증착 헤드 각각과 연관된 플로우 구조체들에 대한 사이클의 기간은 동일해야 하지만 플로우 분배 헤드들 (또는 바 실시 예에서 플로우 분배 영역들) 사이에서 위상이 다를 (out of phase) 수 있다. 도 8의 예에서, 몇몇 증착 헤드들 각각은 임의의 시간에서 (801) 로부터 (804) 로 흐를 수 있지만, 플로우 방향으로 동일한 지속 기간을 갖고 그리고 동일한 기간에 조합들의 전체 세트를 통해 순환할 것이다. 강조하기 위해, 이상적으로, 갭 및 증착 헤드 아래의 플로우는, 도금된 피처들이 실질적으로 높이가 변화되지 않는 기간에 걸쳐, 예를 들어 피처들이 그들의 높이를 약 10 ％, 5 ％, 3 ％, 1 ％, 이하로 변화시키는 기간에 걸쳐, 동일한 강도의 그리고 모든 방향으로부터 균일한 플로우를 경험할 것이다. (단일 바에 고정된 복수의 독립된 이동 헤드들의 세트 또는 복수의 헤드들에 대해) 플로우 레이트를 제어하고 그리고 시간 상 가변 플로우 방향들을 생성하도록 사용되는, 증착 헤드들의 어레이 내의 다양한 플로우 채널들의 유입구들 및 유출구들의 소스는, 상대적으로 작은 세트의 시간 가변 플로우 소스로부터 나올 수 있고 그리고 훨씬 큰 세트의 유입구 및 유출구로 피딩될 (feed) 수 있다.
DHA는 센싱 엘리먼트 (예를 들어, 센싱 전극 또는 마이크로스위치) 를 포함하는 갭 측정 시스템 (900) 을 포함할 수 있다. 일 예가 도 9a 내지 도 9c에 도시되고, 하나 이상의 마이크로 전극 센싱 엘리먼트들이 증착 헤드와 워크피스 사이의 국부적인 거리 (갭들 902a/902b) 를 결정하는데 유용한 하나 이상의 신호들을 생성하도록 사용된다. 증착 헤드 (901) 는 금속화된 워크피스 (904) 및 워크피스의 표면 (904a) 과 함께 동작하는 센싱 엘리먼트 (903a) 및 전류 운반 라인 (906a) 을 포함할 수 있다. 증착 헤드 (901) 는 또한 전력 공급 및 센싱 회로를 포함할 수 있다. 전해질은 센싱 엘리먼트 (903a) 와 표면 (904a) 사이의 갭을 충진한다. 이러한 실시 예들에서, 센싱 엘리먼트 (903a) 와 워크피스 (904) 의 아래에 놓인 부분 사이의 영역 (갭) 의 임피던스가 측정되고, 이는, 전해질의 저항률에 기초하여, 갭 거리 (902a) 의 결정을 허용한다. 일부 실시 예들에서, 센싱 엘리먼트 (903a) 의 표면으로의 전류 운반 리드 (906a) 및 센싱 엘리먼트 (903a) 근방의 전압을 센싱하도록 사용된 제 2 병렬 비-전류 운반 리드 (906b) 둘 모두가 있다. 비-전류 전달 리드 (906b) 를 사용하여 전압 응답을 센싱하는 것은 (상당할 수도 있고 그리고 갭 (902a) 에 걸친 저항 이상일 수도 있는) 전류 리드의 전압 강하를 제거하고, 그렇지 않으면 갭의 측정을 더 어렵게 만든다. 예를 들어, (존재한다면, 예를 들어 이 엘리먼트가 또한 피처를 전기 도금하도록 사용된다면) 임의의 스위칭 트랜지스터에 걸친 옴 전압 강하의 기여, 및 전력 리드 (906b) 저항의 제작 시 임의의 라인 저항 가변성을 포함하는 것을 방지할 수 있고, 이는 갭 신호의 결정을 더 복잡하게 하거나 또는 심지어 디콘볼루팅하는 (deconvolute) 것을 불가능하게 한다. 대안적으로, 모니터링 회로는 전류를 전달하기 위해 단일 리드 (906a) 를 사용하지만, 스위칭 트랜지스터 후에 전류 전달 라인에 접속된 센싱 리드를 사용한다.
하나 이상의 센싱 엘리먼트들에 대한 입력 신호 파는 국부적인 갭을 결정하도록 사용될 수 있다. 입력은, 모니터링되고 그리고 분석되는 대응하는 회로 응답 전기 신호 (전압-입력을 위한 전류 또는 그 반대 (vice versa)) 와 함께, 전압 제어 입력 또는 전류 제어 입력일 수도 있다. 일부 실시 예들에서, 교번하는 또는 펄싱하는 전기적 입력 파 또는 트레인 (train) 이 사용되고 그리고 응답이 분석된다. 또 다른 실시 예에서, 백색 잡음이 입력되고, 그리고 입력 신호 및 응답의 푸리에 변환 (Fourier transform) 이 분석된다.
일부 실시 예들에서, 센싱 전류는 하나 이상의 센싱 엘리먼트들 (903a) 로부터 갭 (902a 또는 902b) 을 가로 질러 그리고 워크피스 표면 (904a) 을 통해 흐른다. (도 9b에서와 같이) 다른 실시 예들에서, 센싱 전류는 센싱 엘리먼트 (903a) 및 (피처 성장 모드에서 이전에 동작하는 전극에 의해 선택 가능하게 생성/성장된) 표면 상의 범프 또는 돌출부 (904b) 둘 모두를 통해 그리고 일반적인 워크피스 (904) 아래로 흐른다. (도 9c에서와 같이) 다른 실시 예들에서, 센싱 전류는 전해질을 통해 2 개 이상의 센싱 엘리먼트들 (903a/903b) 사이에서 그리고 금속화된 워크피스 (904) 의 표면 (904a) 내로, 금속화된 워크피스 (904) 의 표면 (904a) 에 걸쳐, 그리고 금속화된 워크피스 (904) 의 표면 (904a) 밖으로 센싱 엘리먼트 (903a/903c) 와 워크피스 (904) 의 표면 (904a) 사이에 갭 (902a/902c) 을 제공하도록 증착 헤드 및 워크피스에 평행한 일반적인 방향으로 흐른다. 제 1 경우 (기판을 통한 신호를 갖는 단일 전극) 에서, 전해질의 갭의 전류 플로우에 대한 주요 저항은, 전해질의 비저항 (specific resistivity), 센싱 엘리먼트의 단면적, 및 표면 갭 (902a) (도 9a) 에 대한 센싱 엘리먼트와 연관된다. 배치의 커패시턴스는 전해질의 유전 상수, 및 전극들의 사이즈 및 전극과 워크피스 사이의 갭 및/또는 전극 센싱 쌍 사이의 갭과 관련된다. 전극이 또한 피처를 성장시키기 위해 별개의 동작에서 사용된다면, 이들 방법들은 피처 (904b) 및 갭 (902b) 의 존재 및보다 적은 정도로 워크피스 (904) 의 갭 (902a) 에 민감 할 수 있다. 일반적으로, 갭 내 전해질의 저항은 전해질의 용해된 이온 종의 농도 (이온 강도) 에 거의 비례하지만, 시스템 갭 및 피처 구성의 커패시턴스는 용매의 아래에 놓인 유전 상수 (예를 들어, 물) 이다. 입력 전기 섭동 (perturbation) 파에 대한 응답의 동-위상 (in-phase) 컴포넌트 (저항의 저항성 또는 실제 컴포넌트) 및 위상이 다른 컴포넌트 (저항의 용량성/가상 컴포넌트) 를 분석함으로써, 일반적으로 돌출하는 피처 (904b) 와 센싱 엘리먼트 (903a) 사이의 갭 (902b) 및 워크피스 (904) 에 대한 갭 (902a) 둘 모두를 결정하기 충분한 정보를 얻을 수 있다.
센싱 파의 전압 또는 전류 섭동들의 사이즈 (진폭) 는 예를 들어, 약 10 ㎷ 이하와 같은 수 ㎷ 내지 수십 ㎷의 입력 전압 파동으로 작을 수도 있고 또는 수십 ㎷ 응답을 일으키는 적절하게 사이징된 전류파일 수도 있다. 예를 들어, 상대적으로 작은 전류 섭동들은 불활성 애노드 표면과 기판 또는 기판 상의 피처 사이에 작은 전압차들을 구동한다. 애노드 어레이 전극 또는 기판 상의 도금을 구동하는데 필요한 전위들에 상대적으로 전압을 작게 유지함으로써, 전기적 이중층의 형태의 표면들 각각에서 분극된 전하의 축적 만이 발생한다. 이는 원치 않은 전하 전달 반응들 (예를 들어, 금속의 도금 또는 부식) 및 도금된 금속 또는 금속의 부식으로 기판 또는 센싱 전극을 개질하는 것을 방지한다. 전극 픽셀과 표면 사이의 갭, 그리고 따라서 전해질 저항은 인터페이스 전하 전달 저항에 비해 매우 작기 때문에, 등가 회로의 기본 시간 상수는 매우 작고/짧고 그리고 이 시간 상수를 초과하고 갭 저항을 측정하기 위해 매우 높은 주파수를 필요로 한다. 따라서, 중간 내지 높은 무선 주파수 범위의 파가 일반적인 것과 같이, 고 주파수 입력 파가 통상적으로 사용된다. 예를 들어, 약 100 ㎑ 내지 10 ㎒, 또는 약 1 ㎒ 내지 5 ㎒, 또는 약 2 ㎒ 내지 5 ㎒의 주파수가 바람직하다.
자동화된 배치 및 전체 대형 증착 헤드에 걸쳐 동일하게 (예를 들어, 동일 평면성에 의해 결정될 때, 예를 들어, 50 ㎜ x 50 ㎜의 면적에 걸쳐) 작은 (예를 들어, 약 100 또는 50 ㎛ 미만) 사이즈의 워크피스와 증착 헤드 사이의 갭의 제어를 가능하게 하기 위해, 상기 언급된 갭 센싱 장치와 연계하여 (in tandem with) 작동하기 위해 정밀한 포지셔닝 하드웨어 및 프로세스들이 필요하다. (증착 헤드들로서) 하나 이상의 소형 애노드들 또는 불활성 애노드 어레이들을 포함하는 DHA에 대해, 선형 스크루-기반 액추에이터 또는 스텝퍼 드라이버와 같은, 거친 포지셔닝 액추에이터가, 웨이퍼 또는 패널과 같은, 워크피스의 삽입 및 제거를 허용하기 충분한 거리로 DHA를 표면으로부터 멀어지게 (away from) 이동시키기 위해 사용될 수 있다. 이러한 DHA는 또한 압전 (piezoelectric) 액추에이터 또는 고정밀 선형 스크루-기반 액추에이터와 같은 하나 이상의 미세 포지셔닝 액추에이터들을 포함할 수도 있다. 따라서, DHA는 거친 액추에이터(들) 및 미세 액추에이터 엘리먼트들 둘 모두를 포함하는 정렬 시스템과 함께 사용될 수도 있다. 일부 실시 예들에서, 하나 이상의 미세 포지셔닝 액추에이터들은 적어도 약 5 ㎛ 또는 적어도 약 1 ㎛의 정확도를 갖는다.
도 10a 및 도 10b 및 도 11a 및 도 11b를 참조하면, 수직 포지셔닝 및 동일 평면성 제어 능력을 갖는 DHA (1000) 의 엘리먼트들은 단순성 및 명확성을 위해 특정한 내부 컴포넌트 상세들 없이 도시된다. DHA (1000) 는, 워크피스 (1007) 와 대면하는 증착 헤드 (1001) 의 근위 표면 상에 배치된 애노드 픽셀들의 어레이 (1001a) (예를 들어, 불활성 애노드 어레이); 증착 헤드 (1001) 의 근위 표면 상에 또는 표면에 불활성 애노드 어레이 (1001a) 를 갖는 증착 헤드 (1001) 의 일부로서 (미도시된 전력 제어 시스템에 대한 전기적 접속부들) 하나 이상의 갭 센싱 엘리먼트들 (특정하게 도시되지 않음); 주변 FDH (1002) (도시되지 않은 플로우 제어 시스템에 대한 유체 접속부들의 상세들); 모터 및 기어 (1006) 를 갖는 포지셔닝 스크루 (1004) 를 포함하는, 더 긴 이동 거리 수직 포지션 액추에이터 (1003) 를 갖는 마운팅 어셈블리 (1005) 를 포함하고; 그리고 마운팅 어셈블리 (1005) 는 상하로 (up and down) 이동될 수 있는 리프트 베이스 플레이트 (lift base plate) (1009) 에 부착된다. 결국, 리프트 베이스 플레이트 (1009) 는 FDH (1002) 및 3 개 이상의 미세 (예를 들어, 약 1 ㎛ 미만) 분해능 액추에이터 엘리먼트들 (1010a/1010b/1010c) 둘 모두에 부착될 수 있다. 결국, 액추에이터 엘리먼트들은 증착 헤드 (1001) 에 부착되어 상하로 이동되게 하고 그리고 또한 액추에이터 엘리먼트들 (1010a/1010b/1010c) 각각을 독립적으로 가변함으로써 워크피스 및 DHA의 나머지에 대해 애노드 어레이 (1001a) 의 전면의 공간적 평면의 변화들을 인에이블한다. 수직 위치 액추에이터 (1003) 는 전체 DHA (증착 헤드 (1001), FDH (1002), 및 다른 부품들) 를 워크피스 (1007) 를 향해 또는 워크피스 (1007) 로부터 멀어지게 이동시키도록 사용되어, 증착 헤드 (1001) 와 워크피스 (1007) 사이의 갭 (1008a) 의 사이즈에 대한 상대적으로 거친 조정을 허용한다. 다시, 증착 헤드 (1001) 는 미세 액추에이터들 (1010a/1010b/1010c) 을 통해서만 리프트 베이스 플레이트 (1009) 에 부착되고, 증착 헤드 (1001) 의 이동이 DHA의 나머지 및 평균 평면의 법선 (normal) 에 독립적이게 한다. 바람직한 실시 예에서, 미세 포지셔닝 액추에이터는 (디바이스의 모션 범위를 확장하기 위해) 피에조 전기 액추에이터들 또는 액추에이터들의 직렬 조합들일 수도 있다. 특정한 실시 예들에서, 거칠고 그리고 미세한 조정들의 사용은 (FDH (1002) 의 근위 표면과 워크피스 (1007) 의 표면 사이) 목표된 FDH 갭 (1008b) 및/또는 (증착 헤드 (1001) 의 근위 표면과 워크피스 (1007) 의 표면 사이) 목표된 증착 헤드 갭 (1108a) 을 제공할 수 있다. 특정한 실시 예들에서, FDH 갭은 증착 헤드 갭보다 더 크다.
통상적인 동작 (예를 들어, 도 10a 및 도 10b에서와 같이), DHA 아래에 워크피스를 배치하는 단계 후, DHA는 표면 근방으로 이동하고 그리고 긴 이동 수직 포지셔닝 액추에이터 (1003) 를 사용하여 워크피스 (1007) 와 DHA (1000) 사이의 갭을 200 내지 2000 ㎛의 갭 사이즈로 감소시킨다. 갭을 충진하기 위해 이 단계 전에 표면 상에 전해질이 없다면, 이 시점에서 워크피스와 애노드 어레이 사이의 갭은 유체를 흘리고 그리고 FDH로부터 갭으로 전달함으로써 플러딩된다 (flood). 센싱 엘리먼트들 (이전에 기술되고 그리고 도 9a 내지 도 9c를 참조하여 기술된 엘리먼트들을 포함함) 의 사용이 갭 사이즈를 결정하도록 사용될 수 있다. 일 실시 예에서, 증착 헤드 상의 상이한 지점들에서 또는 애노드 픽셀들의 어레이 내에서 각각은 도 11a 및 도 11b의 피에조 액추에이터 (1010a/1010b/1010c) 에 근접하여, 최소 3 개의 센서들은 타깃 갭 사이즈까지 갭을 감소시키도록 피에조가 에너자이징될 (energize) 때 갭을 측정한다. 예를 들어, 피에조 엘리먼트들의 모션은 센서 갭 각각이 타깃 갭 (1008) (예를 들어, 10 내지 50 ㎛ 또는 10 내지 25 ㎛) 을 나타낼 때까지 계속된다. 센서 및 액추에이터의 쌍 각각의 작용은 독립적일 수 있고, 그리고 각각은 사이즈를 감소시키고 그리고 갭의 사이즈를 타깃 사이즈로 유지하기 위한 알고리즘을 갖는 제어기를 갖는다.
불활성 애노드들 또는 가상 애노드들을 채용하는 실시 예들에 대해, 애노드 픽셀들의 어레이를 갖는, 도 12a 및 도 12b에서와 같이, 증착 헤드를 구성하는 것이 가능하다. 이 구조를 사용하여, 애노드 (1201) 각각은 단일 피처 (1204) 를 증착하도록 구성되거나 또는 활성화될 수도 있고, 또는 복수의 더 작은 애노드들의 그룹들이 단일 피처 (1205) 를 증착하기 위해 협력하여 턴온되거나 (1202) 또는 턴오프 (1203) 되도록 구성되거나 활성화될 수도 있다. 도 12a의 전자 구성은 피처 사이즈 정도의 사이즈들을 갖는 상대적으로 큰 애노드들의 사용을 허용하지만, 이러한 방식으로 생성된 증착 헤드는, 피처 (1204) 각각은 대응하는 애노드의 위치에 의해 결정되기 때문에, 단일 다이 설계 또는 매우 유사한 다이 설계들의 작은 선택에만 사용될 수 있다.
도 12b에서와 같이, 더 많은 수의 상대적으로 작은 애노드 픽셀들을 갖는 증착 헤드를 채용함으로써, 피처들은 이들 애노드들의 그룹들에 의해 증착될 수 있고, 그리고 따라서 피처들 (1205) 의 위치는 증착 프로세스의 프로그래밍에 의해서만 결정되고 그리고 영역들 (1206) 은 단순히 픽셀들을 오프된 상태로 남겨 두어 빈 상태로 남을 수 있다. 이 후자의 접근법은 1) 피처 사이즈 및 위치의 유연성은 단일 증착 헤드 설계로 하여금 임의의 다이 설계에 사용되게 하고, 2) 피처 직경, 위치 등을 가변하도록 어떤 애노드들이 증착 프로세스 동안 변화될 수 있는지에 대한, 몇 가지 장점이 있다. 특히, 피처 사이즈를 변화시키는 것은 증착 프로세스를 최적화하는데 바람직할 수도 있다. 본 명세서에 논의된 바와 같이, 애노드와 워크피스 사이의 전류 분포의 확산은 특히 프로세스의 시작 시 상당한 관심사 (significant concern) 일 수 있다. 따라서, 워크피스 상의 더 작은 영역으로 전류를 국부화하기 위해 더 작은 활성 애노드 영역을 사용하여 증착 프로세스를 시작하는 것이 유리할 수도 있다. 이어서, 일단 피처가 형성되기 시작하면, 증착된 피처 주변의 필드에서 증착을 크게 증가시키지 않고 피처를 목표된 사이즈로 넓히도록 초기 위치 주변에 더 많은 애노드들이 턴온될 (turn on) 수 있다. 유사한 접근법이 복수의 금속들이 증착되는 시나리오에서 사용될 수 있다. 제 2 금속은 제 1 금속의 상단부 상의 증착을 촉진하고 그리고 이미 증착된 피처의 측면 상의 증착을 최소화하도록 제 1 금속보다 더 작은 애노드 그룹으로 증착될 수도 있다.
도 13a 내지 도 13c를 참조하면, 일부 실시 예들에서 2-단계 도금 프로세스가 기판 상에 구조체들을 생성하도록 사용된다. 이들 경우들에서, 장치는 증착 어레이의 픽셀들 상에 금속을 전기 도금하도록 사용된 부가적인 보조 전극 엘리먼트를 포함한다. 동작 동안, DHA는 기판, 보조 전극, 또는 둘 모두와 전해 접속되고 그리고 연통하지만, DHA 도금 동안 보조 전극과 연통하고, 그리고 기판 상으로 도금 동안 기판과 연통한다. 특정한 실시 예들에서, 애노드 어레이는 애노드 어레이 어셈블리에 주변, 또는 일부 경우들에 부착되고 애노드 어레이 어셈블리의 일부인 보조 애노드를 포함한다.
이러한 실시 예들의 일 예는 증착 헤드 (1321) 는 부착된 보조 전극 (1325) 을 포함하는, 도 13a에 도시된다. 따라서, 보조 전극 (1325) 은 증착 헤드 (1321) 를 따라 이동한다. 이러한 실시 예들에서, 증착 헤드 (1321) 는 증착 헤드로부터 기판 상으로의 도금 동안보다 증착 헤드의 불활성 전극들 상으로의 도금 동안 기판 (1325) 으로부터 더 멀리 포지셔닝된다. 이들 포지션들 사이의 이동은 도 13a에서 수직 화살표로 도시된다.
다른 실시 예들에서, 증착 헤드는 보조 애노드로부터 분리된다. 이러한 실시 예의 일 예는 기판 (1323) 위의 증착 헤드 (1321) 를 예시하는 평면성을 도시하는, 도 13b에 도시된다. 예시된 바와 같이, 보조 전극 (1327) 은 기판 (1323) 으로부터 측방향으로 오프셋된다. 제 1 단계 동안, 증착 헤드 (1321) 는 이의 픽셀들이 불활성 전극들 상에 금속 전기 도금되고 그리고 캐소드들로서 동작할 때 보조 전극 (1327) 위로 이동한다. 제 2 단계 동안, 증착 헤드 (1321) 는 픽셀들이 애노드들로서 동작하고 그리고 불활성 전극들로부터 기판 상으로 금속을 전기 도금할 때 기판 (1323) 위로 이동한다.
다른 구성들이 고려된다. 예를 들어, 보조 전극은 증착 헤드로부터 분리되고 그리고 증착 헤드 위에 배치될 수도 있다. 동작 동안, 증착 헤드는 (불활성 전극들상의 도금을 위해) 보조 전극에 근접한 포지션들과 (불활성 전극들로부터 기판 상으로의 도금을 위해) 기판에 근접한 포지션들 사이에서 z-방향으로 이동할 수도 있다. 다른 예에서, 보조 전극이 증착 헤드에 부착되고 그리고 증착 헤드는 (불활성 전극들로부터 기판 상으로의 도금을 위해) 기판 위의 포지션들 사이에서 측방향으로 이동하고 그리고 (불활성 전극들 상으로의 도금을 위해) 기판으로부터 멀어지게 측방향으로 오프셋된다.
동작 시, 장치가 시드 층을 갖는 워크피스를 수용한 후, 시스템은 기판, 워크피스, 및 보조 전극 사이의 영역들 모두에서 전해질로 플러딩될 수도 있다. 보조 전극은 전해질 내에 있고 그리고 기판 상에 도금될 도금 가능한 금속으로 구성된 활성 금속 전극 또는 불활성 애노드일 수 있다. 이에 더하여, (애노드 픽셀들의) 불활성 전극들은 유전체 재료의 캐비티 또는 웰 내에 배치되고, 여기서 도금된 금속은 이 프로세스 내로 충진되고 이 프로세스로부터 제거된다. 절연성 유전체 재료로 구성된 기판 (1331) 이 복수의 캐비티들 또는 웰들을 갖는 도 13c를 참조하라. 캐비티 또는 웰 각각은 일 단부에 배치된 불활성 전극 (1333) 을 갖는다. 불활성 전극 (1333) 각각은 별개의 전기적 리드 (1335) 에 의해 독립적으로 전기적으로 어드레싱 가능하다.
제 1 단계에서, 금속은 통상적으로 픽셀 웰의 깊이 이하인 타깃 두께로 애노드 픽셀들의 하나 이상의 불활성 전극들 상에 도금된다. 도 13c의 실시 예에서, 이러한 도금된 금속은 층 (1337) 에 의해 예시된다. 나타낸 바와 같이, 픽셀 치수적으로 안정한 금속 (즉, 불활성 전극) 은 베이스에서 노출된 금속을 갖는 패터닝된 유전체 재료에 의해 둘러싸일 수도 있다. 이 단계 동안 헤드 어셈블리의 포지션은 기판에 근접하지 않은 제 1 타깃 포지션으로 설정된다. 특정한 실시 예들에서, 이 단계에서 기판과 DHA 사이의 이 거리는 DHA의 가장 작은 평면 치수보다 더 클 수도 있고 그리고 전류로 하여금 보조 전극으로부터 DHA 픽셀들로 자유롭게 그리고 기판과 DHA 사이의 갭 공간 내에서 실질적으로 균일한 방식으로 통과하게 한다. 예를 들어, DHA가 25 ㎝의 폭 및 100 ㎝의 길이를 갖는다면, 25 ㎝의 갭이 적합할 것이다. 픽셀들로의 도금 동안 프린트 헤드와 워크피스 사이의 분리는 워크피스에 전압 경사 (gradient) 를 유발하지 않도록 전류가 이동해야하는 최대 거리 (따라서 프린트 헤드의 가장 작은 측 방향 최소 치수에서) 더 클 수도 있다.
전해질 금속은 모든 픽셀들에 걸쳐 일정한 전류 밀도를 사용하여 전해질의 이온성 금속으로부터 다양한 불활성 전극들 상에 도금된다. 이는 모든 불활성 전극들 상에 일정한 양의 금속 도금을 생성한다. 다른 경우들에서, 이 단계에서 도금된 금속의 양은, 예를 들어 프로세스 가변 픽셀 대 픽셀 전류 효율들에 대한 보정 (correction) 을 허용하도록, 불활성 전극들에 걸쳐 불균일할 수도 있다.
금속으로 픽셀 웰들을 충진한 후, 헤드는 이동되고 그리고 워크피스에 가까운 제 2 타깃 포지션으로 포지셔닝된다. 도 4를 참조하여 논의된 바와 같이, 헤드와 도금 표면 사이의 거리는 도금될 피처의 사이즈보다 더 작을 수도 있다. 예를 들어, 50 ㎛ 원형 필라를 도금하기 위해, 이 단계에서 갭은 약 50 ㎛보다 더 작을 수도 있다. 이 거리는 원래 시드된 기판과 DHA 사이의 거리이지만, 나중에 구조체가 성장하는 프로세스에서, 이 거리는 DHA와 증착된 구조체의 상단부 사이이다. 갭은 전체 프로세스의 사이클 각각에서 동일할 필요는 없고, 오히려 다양한 프로그램 가능한 목표된 필요들에 응답하여 변화하도록 프로그램될 수 있다. 이어서 불활성 전극들이 활성화되고, 적절한 전력 공급부에 의해 기판이 애노드화되고, 그리고 금속은 홀들을 갖는 절연 기판의 표면에 의해 규정될 수도 있는, 활성 픽셀 각각의 표면 아래에 기판 상에 증착된다. 불활성 전극 상에 도금된 금속이 배기되기 (exhaust) 전에 구조체의 타깃 두께가 달성되지 않으면 (또는 달리 목표된다면), 기판-상 도금 단계가 종료되고, 그리고 헤드는 프로세스가 반복되는 제 1 타깃 포지션으로 표면으로부터 멀어지게 이동된다. 이에 따라 프로세스는 타깃 피처 두께가 달성될 때까지 순환적인 단계적 방식으로 실행된다.
시스템들
또한 DHA를 채용하는 시스템들이 본 명세서에 개시된다. 도 14는 애노드 픽셀들의 어레이 (1401a) 를 갖는 증착 헤드 (1401), FDH (1402), 센싱 엘리먼트들 (1403), 액추에이터 엘리먼트들 (1404), 리프트 베이스 플레이트 (1409) 에 부착된 마운팅 어셈블리 (1405), 증착 헤드 (1401) 에 부착된 리프트 베이스 플레이트 (1409), 및 제어기 (1410) 를 포함하는 시스템 (1400) 이 제공된다. 대안적으로, 센싱 엘리먼트들 (1403) 은 하나 이상의 센싱 전극들이도록 구성된 어레이 (1401a) 의 하나 이상의 전극들로 대체된다. 시스템 (1401) 은 펌프 (1422) 및 밸브 (1420) 를 통해 FDH (1402) 와 유체로 연통하는 전해질 소스 (1424) 를 더 포함할 수 있다. 제어기 (1410) 는 전해질을 FDH (1402) 에 제공하기 위해 밸브 (1420) 및/또는 펌프 (1422) 와 같은 시스템 (1400) 의 임의의 컴포넌트; 센싱 엘리먼트들로서 기능하도록 하나 이상의 애노드 픽셀들, 센싱 엘리먼트들, 또는 애노드 픽셀들을 동작시키기 위한 회로를 포함할 수 있는 증착 헤드 (1401); 워크피스 (1407) 의 금속화된 표면 (1407a) 에 대해 증착 헤드의 근위 표면을 정렬하고 그리고 포지셔닝하기 위한, 접지되는, 액추에이터 엘리먼트들 (1404); 및/또는 DHA를 포지셔닝하도록 액추에이터, 스크루, 및/또는 모터를 동작시키기 위한 마운팅 어셈블리 (1405) 에 전기적으로 접속될 수 있다.
시스템은 벌크 저장 컨테이너로부터 FDH (예를 들어, 펌프들, 튜브들, 필터들, 등) 로 전해질의 제어된 전달을 위한 하드웨어를 포함할 수도 있다. 장치는 FDH 내의 포트들로의 동시 독립 유체 액세스를 지원하는 피처들을 포함할 수도 있다. 시스템은 열 제거 또는 부가의 제어를 위한, 그리고 전해질, 워크피스, 증착 헤드, 또는 모두의 온도 제어를 위한 엘리먼트들을 포함할 수도 있다. 장치는 증착 헤드 및 워크피스 위의 영역이 (예를 들어, 챔버를 형성하여) 실질적으로 시일링되도록 (seal), 헤드 주변 공간 및/또는 증착 헤드와 웨이퍼 사이의 갭에서 대기 분위기가 존재하는 온도 및/또는 가스들에서 제어되도록 설계될 수도 있다. 예를 들어, 분위기 챔버는 목표되지 않은 가스 (예를 들어, 산소) 를 제거하기 위해 사용될 수도 있다. 이들 또는 다른 예들에서, 하나 이상의 가스 (예를 들어, 반응성 또는 불활성) 가 예를 들어 워크피스와 반응하거나 불활성 분위기 (예를 들어, 아르곤) 를 생성하기 위해, 챔버에 첨가될 수도 있다. 이들 또는 다른 예들에서, 장치는 제어된 양의 증발된 전해질을 포함하도록 그리고/또는 제어된 조건들 하에서 증착을 수행하도록 대기를 조절하기 위한 하드웨어를 포함할 수도 있다. 다른 일반적인 장치 피처들은 유체 상태 전달 제어 장치 (예를 들어, 히터들/냉각기들 및 열 교환기들, 레벨 제어기들, 등) 및 예를 들어, 유체 전달 (예를 들어, 기판 상의 액체 막의 광학적 분석을 사용함) 을 조절하기 위한 피드백 제어 계측을 포함할 수도 있다. 멀티-채널 전력 및/또는 전력 스위칭 디바이스들은 또한 더 큰 증착 헤드 내에서 개별적으로 동작될 증착 헤드들의 어레이의 온-오프 (on-off) 제어를 인에이블하기 위해 구상된다.
제어기는 증착 헤드, 밸브, 펌프, 갭 센싱 엘리먼트들, 또는 정렬 시스템의 액추에이터들과 연관된 제어 디바이스들 또는 다른 회로들의 상태들을 제어하도록 사용될 수도 있다. 정렬 시스템 또는 또 다른 포지셔닝 시스템은 워크피스, 증착 헤드, 및/또는 애노드 픽셀들의 어레이를 포지셔닝하도록 사용될 수 있다. 일부 예들에서, 정렬 또는 포지셔닝 시스템은 워크피스, 증착 헤드, 및/또는 애노드 픽셀들의 어레이를 포지셔닝하고 그리고 이어서 금속 상호 접속부들의 증착이 수행된다. 이어서, 정렬 또는 포지셔닝 시스템은 워크피스, 증착 헤드, 및/또는 애노드 픽셀들의 어레이를 재-포지셔닝하고 그리고 이어서 금속 상호 접속부들의 증착이 동일한 워크피스 상에서 수행된다. 프로세스는 도금, 도금 중단, 이동, 이어서 다시 도금을 수반할 수 있다. 대안적으로, 프로세스는 애노드가 에너자이징된/온인 (energized/on) 일정한 속도로 연속적으로 증착 헤드에 대해 워크피스를 단순히 이동시키거나 또는 시간-가변 속도로 이동시키는 것을 수반할 수도 있다. 상대적인 이동의 방향은 또한 도금 프로세스 동안 변화될 수 있다. 이들 프로세스 단계들은 금속 상호 접속부들의 패턴을 생성하도록 동일한 워크피스에 대해 1 회 이상 반복될 수 있다.
일부 구현 예들에서, 제어기는 본 명세서에 기술된 임의의 예들의 일부일 수도 있는 시스템의 일부이다. 이러한 시스템들은 프로세싱 툴 또는 툴들, 챔버 또는 챔버들, 프로세싱을 위한 플랫폼 또는 플랫폼들 및/또는 특정 프로세싱 컴포넌트들 (웨이퍼 페데스탈, 가스 플로우 시스템, 등) 을 포함하는, 반도체 프로세싱 장비를 포함할 수 있다. 이들 시스템들은 반도체 워크피스, 웨이퍼, 또는 기판의 프로세싱 이전에, 프로세싱 동안에, 그리고 프로세싱 이후에 그들의 동작을 제어하기 위한 전자 장치와 통합될 수도 있다. 전자 장치는 시스템 또는 시스템들의 다양한 컴포넌트들 또는 하위부분들 (subparts) 을 제어할 수도 있는, "제어기"로서 지칭될 수도 있다. 프로세싱 요건들 및/또는 시스템의 타입에 따라, 제어기는 전해질들의 전달, DHA 또는 이의 컴포넌트들을 포지셔닝하는 것, 하나 이상의 애노드 픽셀들 또는 애노드 픽셀들의 세트들을 활성화하는 것, DHA와 워크피스 사이의 하나 이상의 갭들을 센싱하는 것, 시드 층/배리어 층을 에칭하는 것, 등을 포함하여, 본 명세서에 개시된 임의의 프로세스들을 제어하도록 프로그래밍될 수도 있다.
일반적으로 말하면, 제어기는 인스트럭션들을 수신하고, 인스트럭션들을 발행하고, 동작을 제어하고, 세정 동작들을 인에이블하고, 엔드포인트 측정들을 인에이블하는, 등을 하는 다양한 집적 회로들, 로직, 메모리 및/또는 소프트웨어를 갖는 전자 장치로서 규정될 수도 있다. 집적 회로들은 프로그램 인스트럭션들을 저장하는 펌웨어의 형태의 칩들, 디지털 신호 프로세서들 (digital signal processors; DSPs), 주문형 집적 회로들 (application specific integrated circuits; ASICs) 로서 규정되는 칩들 및/또는 프로그램 인스트럭션들 (예를 들어, 소프트웨어) 을 실행하는 하나 이상의 마이크로프로세서들, 또는 마이크로제어기들을 포함할 수도 있다. 프로그램 인스트럭션들은 반도체 웨이퍼 상에서 또는 반도체 웨이퍼에 대한 특정 프로세스를 수행하기 위한 동작 파라미터들을 규정하는, 다양한 개별 설정들 (또는 프로그램 파일들) 의 형태로 제어기로 또는 시스템으로 전달된 인스트럭션들일 수도 있다. 일부 실시 예들에서, 동작 파라미터들은 하나 이상의 증착된 피처들, 층들, 재료들, 금속들, 옥사이드들, 실리콘, 실리콘 다이옥사이드, 표면들, 회로들 및/또는 웨이퍼의 다이들 (dies) 또는 또 다른 워크피스의 제조 동안에 하나 이상의 프로세싱 단계들을 달성하도록 프로세스 엔지니어들에 의해서 규정된 레시피의 일부일 수도 있다.
제어기는, 일부 구현 예들에서, 시스템과 통합되거나, 시스템에 커플링되거나, 그렇지 않으면 시스템에 네트워킹되거나, 또는 이들의 조합인 컴퓨터에 커플링되거나 이의 일부일 수도 있다. 예를 들어, 제어기는 웨이퍼 프로세싱의 원격 액세스를 가능하게할 수 있는 팹 (fab) 호스트 컴퓨터 시스템의 전부 또는 일부이거나 "클라우드" 내에 있을 수도 있다. 컴퓨터는 제조 동작들의 현 진행을 모니터링하거나, 과거 제조 동작들의 이력을 조사하거나, 복수의 제조 동작들로부터 경향들 또는 성능 계측치들을 조사하거나, 현 프로세싱의 파라미터들을 변경하거나, 현 프로세싱을 따르는 프로세싱 단계들을 설정하거나, 새로운 프로세스를 시작하기 위해서, 시스템으로의 원격 액세스를 가능하게 할 수도 있다. 일부 예들에서, 원격 컴퓨터 (예를 들어, 서버) 가 로컬 네트워크 또는 인터넷을 포함할 수도 있는, 네트워크를 통해 프로세스 레시피들을 시스템에 제공할 수 있다. 원격 컴퓨터는 차후에 원격 컴퓨터로부터 시스템으로 전달될 파라미터들 및/또는 설정들의 입력 또는 프로그래밍을 가능하게 하는 사용자 인터페이스를 포함할 수도 있다. 일부 예들에서, 제어기는 하나 이상의 동작들 동안 수행될 프로세싱 단계들 각각에 대한 파라미터들을 특정하는, 데이터의 형태의 인스트럭션들을 수신한다. 파라미터들은 제어기가 제어하거나 인터페이싱하도록 구성되는 툴의 타입 및 수행될 프로세스의 타입에 특정적일 수도 있다는 것이 이해되어야 한다. 따라서, 상기 기술된 바와 같이, 제어기는 예컨대 본 명세서에 기술된 프로세스들 및 제어들과 같은, 공동의 목적을 향해 함께 네트워킹되고 작동하는 하나 이상의 개별 제어기들을 포함함으로써 분산될 수도 있다. 이러한 목적들을 위한 분산형 제어기의 일 예는 챔버 상의 프로세스를 제어하도록 조합되는 원격으로 (예컨대 플랫폼 레벨에서 또는 원격 컴퓨터의 일부로서) 위치한 하나 이상의 집적 회로들과 통신하는 챔버 상의 하나 이상의 집적 회로들일 것이다.
비한정적으로, 예시적인 시스템들은 증착 헤드 어셈블리를 갖는 3DEP 챔버, 플라즈마 에칭 챔버 또는 모듈, 증착 챔버 또는 모듈, 스핀-린스 챔버 또는 모듈, 금속 도금 챔버 또는 모듈, 세정 챔버 또는 모듈, 베벨 에지 에칭 챔버 또는 모듈, PVD 챔버 또는 모듈, CVD 챔버 또는 모듈, ALD 챔버 또는 모듈, 원자 층 에칭 (atomic layer etch; ALE) 챔버 또는 모듈, 이온 주입 챔버 또는 모듈, 트랙 (track) 챔버 또는 모듈, 및 반도체 웨이퍼들의 제조 및/또는 제작 시에 사용되거나 연관될 수도 있는 임의의 다른 반도체 프로세싱 시스템들을 포함할 수도 있다.
상술한 바와 같이, 툴에 의해서 수행될 프로세스 단계 또는 단계들에 따라서, 제어기는, 반도체 제작 공장 내의 툴 위치들 및/또는 로드 포트들로부터/로드 포트들로 웨이퍼들의 컨테이너들을 이동시키는 재료 이송 시에 사용되는, 다른 툴 회로들 또는 모듈들, 다른 툴 컴포넌트들, 클러스터 툴들, 다른 툴 인터페이스들, 인접 툴들, 이웃하는 툴들, 공장 도처에 위치한 툴들, 메인 컴퓨터, 또 다른 제어기, 또는 툴들 중 하나 이상과 통신할 수도 있다.
방법들
기술된 임의의 장치, 어셈블리, 또는 시스템을 채용할 수 있는 방법들이 또한 본 명세서에 개시된다. 일부 실시 예들에서, 도 15에 도시된 바와 같이, 방법은 표면 상에 배치된 시드 층을 포함하는 워크피스를 수용하는 단계 (1501) 로서, 상기 시드 층은 전도성인, 워크피스를 수용하는 단계 (1501); 워크피스의 표면에 근접하여 증착 헤드를 포지셔닝하는 단계 (1502) 로서, 상기 증착 헤드는 선택 가능하게 애노드 픽셀들의 어레이를 포함하는, 증착 헤드를 포지셔닝하는 단계 (1502); 전해질을 FDH를 통해 애노드 픽셀들로 전달하는 단계 (1503) 로서, FDH는 어레이를 둘러싸도록 구성되는, 전해질을 전달하는 단계 (1503); 및 전류 및/또는 전압을 어레이에 공급함으로써 또는 워크피스와 어레이 사이에 전위차를 공급함으로써 하나 이상의 애노드 픽셀들을 활성화하여 (1504), 증착된 피처를 제 1 포지션에 제공하는 단계에 의해 시작한다.
방법은 제 1 증착된 피처가 타깃 피처 치수 및/또는 타깃 형상과 만나는지 여부를 결정하는 단계 (1505) 를 포함할 수 있다. 타깃 피처가 충족되지 않으면, 동작 (1502) 내지 동작 (1505) 은 이러한 목표된 조건들이 충족될 때까지 임의의 n 회 동안 반복될 수 있다. 타깃 피처가 충족되면, 증착 헤드는 제 1 증착된 피처를 연장하거나 (예를 들어, 제 1 포지션 사이에 접속된 전도성 라인을 다른 포지션들로 연장하기 위해) 또는 제 2 증착된 피처를 제공하기 위해 워크피스 상의 또 다른 포지션으로 재 포지셔닝될 수 있다. 증착을 계속하기 위해, 동작 (1503) 내지 동작 (1504) 이 수행될 수 있고, 타깃 피처가 증착되지 않는다면, 동작 (1502) 내지 동작 (1504) 이 반복될 수 있다. 일단 증착이 완료되면, 잔여 또는 원치 않은 시드 층/배리어 층은 에칭에 의해 제거될 수 있고, 이에 따라 증착된 피처(들)를 격리한다.
도 16은 2-단계, 도금-탈도금 (deplating) 프로세스를 사용함으로써 워크피스 상으로 피처들을 전기 도금하기 위한 프로세스 (1601) 를 예시한다. 예시된 바와 같이, 프로세스는 전기 도금 시스템이 적어도 하나의 표면 상에 형성된 전도성 시드 층을 갖는 워크피스를 수용하는 동작 (1603) 으로 시작된다. 나타낸 바와 같이, 이러한 워크피스는 반도체-함유 웨이퍼 또는 하나 이상의 전자 디바이스들 또는 부분적으로 제조된 전자 디바이스들을 갖는 다른 기판일 수도 있다. 워크피스를 수용한 후, 전기 도금 시스템은 (본 명세서에 기술된 바와 같이) 증착 헤드와 보조 애노드 사이에 전해질을 전달한다. 동작 (1605) 를 참조하라. 보조 애노드는 구리와 같은 소모성 금속을 포함할 수도 있고 또는 후속 동작들에서 직면하는 전기 화학적 분위기에 효과적으로 불활성인 금속을 포함할 수도 있다.
증착 헤드가 보조 전극에 아직 근접하지 않았다면, 동작 (1607) 에서 근접하여 배치된다. 이 포지션에서, 증착 헤드는 보조 전극과 전기 화학적으로 상호 작용할 수도 있지만 워크피스와는 상호 작용하지 않을 수도 있고, 또는 보조 전극 및 워크피스 둘 모두와 전기 화학적으로 상호 작용할 수도 있다. 본 명세서에 기술된 바와 같은 갭 측정 시스템 및/또는 정렬 시스템은 증착 헤드가 보조 전극에 대해 정확하게 이동되고 그리고 포지셔닝되는 것을 보장하도록 채용될 수도 있다. 이 포지션에서, 증착 헤드는 다음 동작 (1609) 동안 워크피스에 걸쳐 전압 경사가 발생하지 않는 것을 보장하기 위해 워크피스에 근접하지 않는다.
증착 헤드가 보조 전극에 대해 규정된 근접에 포지셔닝된 후, 전기 도금 시스템은 증착 헤드의 보조 전극 및/또는 불활성 전극들을 전기적으로 활성화시킨다. 동작 (1609) 을 참조하라. 이 활성화는 금속으로 하여금 증착 헤드의 불활성 전극들 상으로 전기 도금하게 한다. 즉, 불활성 전극들은 보조 전극의 애노드에 대해 캐소드들로서 동작한다. 다른 곳에 기술된 바와 같이, 증착 헤드는 전기 도금된 금속을 불활성 전극들에 인접한 규정된 공간들로 제약하는 (constrain) 리세스들 또는 캐비티들을 포함할 수도 있다. 일부 맥락들에서, 불활성 전극, 증착 헤드 상의 유전체 재료의 인접한 리세스, 및 연관된 전기적 리드의 조합들은 증착 헤드의 애노드 픽셀들을 규정한다.
다음에, 시스템은 보조 전극으로부터 멀어지게 그리고 워크피스에 근접하게 증착 헤드를 이동시킨다. 동작 (1611) 을 참조하라. 본 명세서에 기술된 바와 같은 갭 측정 시스템 및/또는 정렬 시스템은 증착 헤드가 워크피스에 대해 정확하게 이동되고 그리고 포지셔닝되는 것을 보장하도록 채용될 수도 있다.
이 위치에서, 시스템은 다시 불활성 전극들을 전기적으로 활성화시킬 수도 있지만, 이번에는 불활성 전극들로 하여금 캐소드로서 워크피스에 대한 애노드들로서 동작하게 하는 방식으로 한다. 동작 (1613) 을 참조하라. 이는 (보조 전극에 근접하여 활성화되는 동안) 불활성 전극들 상에 이전에 증착된 금속으로 하여금 워크피스 상에 전기 도금하게 한다.
일부 또는 모든 소모성 금속을 불활성 전극들로부터 워크피스 상으로 전기 도금한 후, 전기적 활성화가 중단된다. 기판 상으로의 이 전기 도금 동안 또는 후에, 전기 도금 시스템은 전기 도금된 피처 (때때로 프린팅된 피처로 지칭됨) 가 사이즈 및/또는 형상에 대한 타깃 사양을 충족하는지 여부를 결정한다. 동작 (1615) 을 참조하라. 이 결정은 본 명세서에 기술된 바와 같이 갭 측정 시스템 또는 프로세스를 사용하여 이루어질 수도 있다.
피처들이 사양들을 만족한다는 것을 결정이 보여준다면, 메인 프로세스는 종료된다. 피처들이 아직 사양들을 충족하도록 성장하지 않았다는 것을 결정이 보여준다면, 부가적인 사이클이 수행된다. 즉, 프로세스 제어는, 증착 헤드가 (워크피스로부터 멀어진) 보조 전극에 근접하게 다시 포지셔닝되는 동작 (1607) 으로 리턴한다 (return). 거기로부터, 동작 (1607) 내지 동작 (1615) 이 반복된다.
하나 이상의 이러한 사이클들이 수행된 후 일부 지점에서, 시스템은 워크피스 상에 전기 도금된 피처들이 적절한 사이즈 및/또는 형상 사양들을 충족한다고 결정한다. 이 시점에서 프로세스는 종료될 수도 있다. 그러나, 일부 실시 예들에서, 하나 이상의 부가적인 동작들이 시스템 (또는 연관된 다운스트림 (downstream) 시스템) 에 의해 수행된다.
일부 실시 예들에서, 증착 헤드는 워크피스 상에 전기 도금되어야 하는 피처들의 서브세트를 전기 도금하기에 충분히 크다 (또는 충분한 수의 애노드 픽셀들을 갖는다). 이러한 실시 예들에서, 프로세스는 워크피스 상에 피처들의 상이한 서브세트를 증착하기 위해 워크피스의 상이한 영역에서 동작 (1607) 내지 동작 (1615) 을 1 회 이상 다시 수행하는 부가적인 동작을 선택 가능하게 포함한다. 동작 (1617) 을 참조하라. 워크피스 및 증착 헤드의 상대적인 사이즈들에 따라, 이 프로세스는 다수의 부가적인 회 반복될 수도 있다. 일 예로서, 프로세스가 워크피스 상에 전기 도금될 400,000 개의 피처들을 필요로 하고 그리고 증착 헤드가 단지 120,000 개의 애노드 픽셀들을 포함한다면, 동작 (1607) 내지 동작 (1615) 에 의해 구현된 프로세스는 워크피스에 대한 증착 헤드의 상이한 위치에 대해 각각 4 회 수행될 수도 있다.
일부 실시 예들에서, 시스템은 본 명세서에 기술된 이전 동작들이 완료된 후 피처들이 워크피스 상에 증착되는 영역들 외부에 위치된 시드 층의 일부 또는 전부를 에칭한다. 동작 (1619) 을 참조하라.
일반적으로, 갭의 측정은 도금 프로세스로부터 완전히 분리될 수 있고, 즉, 표면 갭이 측정될 수 있고 그리고 정렬이 도금 없이 달성될 수 있고, 이어서 헤드는 픽셀 충진 단계까지 이동되고, 이어서 헤드는 기판 상의 도금이 시작되는 타깃 시작 갭으로 이동될 수 있다. 그 후 또 다른 측정이 이루어질 수도 있다 (또는 그렇지 않을 수도 있다). 프로세스가 충분히 균일하고 그리고 포지션 하드웨어가 정확하고 재현 가능하다면, 이는 프로세스에 대한 최소 요건이다.
일부 실시 예들에서, 시스템은 더미 웨이퍼 또는 제 1 웨이퍼 상의 측정치들에 기초하여 임의의 적절한 정렬을 만들거나, 또는 헤드가 웨이퍼보다 더 작다면, 더미 웨이퍼/제 1 웨이퍼 위의 다양한 포지션들에 걸쳐 이 정보를 저장한다. 그 후, 시스템의 반복성이 매우 양호하면 (예를 들어, 약 1 ㎛ 내로 유지될 수 있다면), 전체 기계적 포지션들이 결정될 수도 있고 그리고 후속 워크피스들에 대해 재사용될 수도 있다. 따라서, 초기 정렬을 위해 사용된 워크피스는 전용 (dedicated) 정렬 기판 또는 이전에 프로세싱된 생성 워크피스일 수도 있다.
결론
본 명세서에 기술된 기법들은 높은 정확도 및 정밀도로 매우 작은 스케일 (예를 들어, 0.5 ㎛ 미만) 로 미세 라인 상호 접속부들, 패드들 및 다른 금속 피처들의 형성을 인에이블한다. 유리하게, 기법들은 도 1과 관련하여 기술된 종래의 프로세스 플로우에서 사용된 많은 종래의 프로세스들, 장치들 및 재료들 없이 실시될 수 있다. 예를 들어, 본 명세서의 기법들은 포토레지스트, 리소그래피 툴들, 포토레지스트 소성 장비, 포토레지스트 경화 장비, 포토마스크들, 현상 화학 물질들 및 툴링, 산소 플라즈마 디스컴 장비, 또는 포토레지스트 세정 및 스트립핑 장비의 사용을 요구하지 않는다. 이와 같이, 미세 라인 상호 접속부들, 패드들 및 다른 금속 피처들의 형성과 연관된 소유 및 프로세싱 비용들은 실질적으로 감소된다.
전술한 실시 예들이 이해의 명확성의 목적들을 위해 다소 상세히 기술되었지만, 특정한 변화들 및 수정들이 첨부된 청구항들의 범위 내에서 실시될 수도 있다는 것이 자명할 것이다. 본 실시 예들의 프로세스들, 시스템들, 및 장치를 구현하는 많은 대안적인 방식들이 있다는 것을 주의해야 한다. 이에 따라, 본 실시 예들은 예시적이고, 제한적이지 않은 것으로 간주될 것이며, 실시 예들은 본 명세서에 주어진 세부사항들로 한정되지 않을 것이다.
Claims (29)
- 증착 헤드의 근위 표면 상에 배치된 (dispose) 애노드 픽셀들의 어레이를 포함하는 상기 증착 헤드로서, 상기 애노드 픽셀들의 어레이는 복수의 불활성 전극들 및 상기 복수의 불활성 전극들 중 선택된 하나 이상에 전류를 공급하도록 구성된 복수의 제어 디바이스들을 포함하는, 상기 증착 헤드;
하나 이상의 센싱 (sensing) 엘리먼트들을 포함하는 갭 측정 시스템으로서, 상기 갭 측정 시스템은 상기 하나 이상의 센싱 엘리먼트들 중 적어도 하나의 센싱 엘리먼트와 워크피스 (workpiece) 의 아래에 놓인 부분 사이의 영역의 임피던스를 측정함으로써 상기 워크피스의 표면에 대한 상기 증착 헤드의 상기 근위 표면 사이의 거리를 측정하도록 구성된, 상기 갭 측정 시스템; 및
상기 증착 헤드에 접속되고 그리고 상기 어레이에 전류 및/또는 전압을 공급하게 하거나 또는 상기 워크피스와 상기 어레이 사이에 전위차를 공급하게 하여, 상기 애노드 픽셀들 중 하나 이상에 의해 규정된 전기장을 형성하도록 구성된 제어기를 포함하는, 어셈블리. - 제 1 항에 있어서,
상기 증착 헤드에 부착된 복수의 미세 (fine) 액추에이터 엘리먼트들로서, 상기 미세 액추에이터 엘리먼트들은 상기 증착 헤드의 상기 근위 표면을 상기 워크피스의 상기 표면까지의 제 1 갭 거리 내에 포지셔닝하고 그리고/또는 상기 증착 헤드의 상기 근위 표면을 상기 워크피스의 상기 표면에 평행한 평면 상에 있게 하도록 구성되는, 상기 복수의 미세 액추에이터 엘리먼트들을 포함하는, 정렬 시스템을 더 포함하는, 어셈블리. - 제 2 항에 있어서,
상기 정렬 시스템은 3 개의 상호 수직인 선형 축들, 및 상기 증착 헤드 평면성이 상기 워크피스에 대해 조정될 수 있도록 배향된 2 개의 회전 축들을 포함하는, 5 개의 축들을 따라 모션을 제어하도록 구성되는, 어셈블리. - 제 3 항에 있어서,
상기 정렬 시스템은 삼각형으로 배치된 (arrange) 3 개의 미세 액추에이터 엘리먼트들, 또는 2 개의 미세 액추에이터 엘리먼트들 및 삼각형으로 배치된 제 3 고정된 지점에 의해, 상기 2 개의 회전 축들을 따른 모션을 제어하도록 구성되는, 어셈블리. - 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
상기 하나 이상의 센싱 엘리먼트들 중 적어도 하나는 상기 증착 헤드의 상기 근위 표면 상에 배치되고 그리고 상기 센싱 엘리먼트와 상기 워크피스의 상기 표면 사이의 거리를 결정하도록 회로에 전기적으로 접속되는, 어셈블리. - 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
상기 하나 이상의 센싱 엘리먼트들 중 적어도 하나는 전력 공급 (power) 회로 및 센싱 회로에 전기적으로 커플링되는, 어셈블리. - 제 6 항에 있어서,
상기 적어도 하나의 센싱 엘리먼트는 상기 복수의 불활성 전극들 중 하나를 포함하는, 어셈블리. - 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,
상기 제어기는 증착된 피처를 제공하는 방식으로 상기 전류 및/또는 상기 전압을 공급하거나 또는 상기 전위차를 공급하도록 구성되고, 그리고 상기 증착된 피처는 단일 애노드 픽셀에 의해 또는 복수의 애노드 픽셀들에 의해 증착되는, 어셈블리. - 제 8 항에 있어서,
상기 제어기는, 상기 전류, 상기 전압, 또는 상기 전위차를 상기 증착된 피처의 형상 또는 치수를 규정하도록 연속적인 애노드 픽셀들의 세트로 공급하게 하도록 구성되는, 어셈블리. - 제 1 항 내지 제 9 항 중 어느 한 항에 있어서,
상기 복수의 불활성 전극들에 전기적으로 커플링된 전력 공급 회로를 더 포함하고, 상기 전력 공급 회로는, 상기 불활성 전극들이 상기 워크피스에 대해 애노드들로서 역할을 하도록 제 1 전위 및/또는 전류를 인가하도록 구성되고, 그리고 상기 불활성 전극들이 보조 (secondary) 전극에 대해 캐소드들로서 역할을 하도록 제 2 전위 및/또는 전류를 인가하도록 구성되는, 어셈블리. - 제 10 항에 있어서,
상기 보조 전극은 상기 불활성 전극들 상에 전기 도금하는 금속을 포함하는, 어셈블리. - 제 1 항 내지 제 11 항 중 어느 한 항에 있어서,
상기 갭 측정 시스템은 상기 적어도 하나의 센싱 엘리먼트들에 입력 신호 파를 인가함으로써 상기 적어도 하나의 센싱 엘리먼트와 상기 워크피스의 상기 아래에 놓인 부분 사이의 상기 영역의 상기 임피던스를 측정하도록 구성되는, 어셈블리. - 제 12 항에 있어서,
상기 입력 신호 파는 약 1 내지 100 ㎷의 진폭을 갖는, 어셈블리. - 제 12 항에 있어서,
상기 입력 신호 파는 약 100 ㎑ 내지 10 ㎒의 주파수를 갖는, 어셈블리. - 제 12 항에 있어서,
상기 입력 신호 파는 약 1 ㎒ 내지 10 ㎒의 주파수를 갖는, 어셈블리. - 제 1 항 내지 제 15 항 중 어느 한 항에 있어서,
상기 제어기는 상기 증착 헤드의 상기 근위 표면과 상기 워크피스 상의 성장하는 증착된 피처의 표면 사이의 거리를 유지하도록 상기 갭 측정 시스템으로부터 측정된 거리들을 사용하도록 더 구성되는, 어셈블리. - 제 16 항에 있어서,
상기 제어기는 상기 증착 헤드의 상기 근위 표면과 상기 워크피스 상의 상기 성장하는 증착된 피처의 상기 표면 사이에 일정한 거리를 유지하도록 더 구성되는, 어셈블리. - 제 16 항에 있어서,
상기 제어기 및/또는 상기 갭 측정 시스템은 상기 증착 헤드의 상기 근위 표면과 상기 워크피스 상의 상기 성장하는 증착된 피처의 상기 표면 사이의 상기 거리에 대한 임피던스 정보를 관련시키는 경험적 모델을 채용하는, 어셈블리. - 제 1 항 내지 제 18 항 중 어느 한 항에 있어서,
상기 복수의 불활성 전극들은 절연 워크피스의 홀들 내에 리세스되어, 금속으로 하여금 보조 전극으로부터 상기 복수의 불활성 전극들 상으로 전기 도금되게 하고 그리고 상기 복수의 불활성 전극들로부터 워크피스 상으로 탈도금되게 (deplate) 하는, 어셈블리. - 제 19 항에 있어서,
상기 절연성 워크피스 내의 상기 홀들은 상기 복수의 불활성 전극들 상으로 상기 전기 도금된 금속의 상기 위치를 한정하는, 어셈블리. - 워크피스 상에 복수의 측방향으로 분리된 피처들을 전기 도금하는 방법에 있어서,
(a) 증착 헤드를 제 1 포지션에 포지셔닝하고, 그리고 상기 제 1 포지션에 있는 동안, 상기 증착 헤드의 복수의 애노드 픽셀들의 복수의 불활성 전극들 상에 금속을 전기 도금하는 단계;
(b) 상기 단계 (a) 전 또는 후에, 상기 증착 헤드와 상기 워크피스 또는 상기 워크피스의 상기 위치에 포지셔닝된 또 다른 기판 사이의 갭을 측정하는 단계로서, 상기 갭을 측정하는 단계는 상기 갭에 근접한 전해질의 임피던스를 결정하는 단계를 포함하는, 상기 갭을 측정하는 단계, 및
(c) 상기 단계 (b) 로부터 상기 측정된 갭을 사용함으로써, 상기 증착 헤드를 상기 워크피스에 근접한 제 2 포지션에 포지셔닝하고, 그리고 적어도 부분적으로, 상기 측방향으로 분리된 피처들을 형성하도록, 상기 제 2 포지션에 있는 동안, 상기 복수의 불활성 전극들로부터 상기 워크피스 상으로 금속을 전기 도금하는 단계를 포함하는, 전기 도금 방법. - 제 21 항에 있어서,
(d) 상기 복수의 측방향으로 분리된 피처들이 완전히 형성되지 않았다고 결정하는 단계; 및
(e) 상기 단계 (a), 상기 단계 (b), 및 상기 단계 (c) 를 반복하는 단계를 더 포함하는, 전기 도금 방법. - 제 21 항 또는 제 22 항에 있어서,
상기 제 1 포지션에 증착 헤드를 포지셔닝한 후, 그리고 상기 복수의 불활성 전극들 상으로 금속을 전기 도금하기 전에, 상기 증착 헤드와 상기 워크피스 사이에 전해질을 전달하는 단계를 더 포함하는, 전기 도금 방법. - 제 21 항 내지 제 23 항 중 어느 한 항에 있어서,
상기 증착물을 상기 워크피스에 근접한 제 3 포지션으로 이동시키는 단계 및 상기 워크피스 상에 부가적인 복수의 피처들을 전기 도금하는 단계를 더 포함하는, 전기 도금 방법. - 제 21 항 내지 제 24 항 중 어느 한 항에 있어서,
상기 워크피스 상의 전도성 시드 층의 일부를 에칭하는 단계를 더 포함하는, 전기 도금 방법. - 제 21 항 내지 제 25 항 중 어느 한 항에 있어서,
상기 워크피스와 상기 증착 헤드 사이의 상기 갭을 측정하는 단계는 일렬로 (in a line) 있지 않은 3 개 이상의 분리된 포지션들에서 갭들을 측정하는 단계를 포함하는, 전기 도금 방법. - 제 26 항에 있어서,
상기 증착 헤드를 상기 워크피스에 근접한 제 2 포지션에 포지셔닝하는 단계는 상기 워크피스 및 상기 증착 헤드가 평행한 평면들 상에 정렬되도록 상기 증착 헤드의 상기 포지션을 수정하는 단계를 포함하는, 전기 도금 방법. - 제 21 항 내지 제 27 항 중 어느 한 항에 있어서,
상기 증착 헤드를 상기 워크피스에 근접한 제 2 포지션에 포지셔닝하는 단계는, 상기 증착 헤드의 근위 표면을 상기 워크피스의 상기 표면까지의 제 1 갭 거리 내로 포지셔닝하도록 그리고/또는 상기 증착 헤드의 상기 근위 표면을 상기 워크피스의 상기 표면에 평행한 평면 상에 있게 하도록, 상기 증착 헤드에 부착된 복수의 미세 액추에이터 엘리먼트들 중 하나 이상을 액추에이팅하는 (actuating) 단계를 포함하는, 전기 도금 방법. - 제 21 항 내지 제 28 항 중 어느 한 항에 있어서,
상기 증착 헤드를 상기 워크피스에 근접한 제 2 포지션에 포지셔닝하는 단계는 3 개의 상호 수직인 선형 축들 및 2 개의 회전 축들을 포함하는 5 개의 축들 중 하나 이상을 따라 모션을 제어하는 단계를 포함하는, 전기 도금 방법.
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