KR20230128756A - Digitizer and image display device including the same - Google Patents
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Abstract
Description
본 발명은 디지타이저 및 이를 포함하는 화상 표시 장치에 관한 것이다. 보다 상세하게는, 복층 도전 구조를 포함하는 디지타이저 및 이를 포함하는 화상 표시 장치에 관한 것이다.The present invention relates to a digitizer and an image display device including the same. More specifically, it relates to a digitizer including a multi-layer conductive structure and an image display device including the same.
최근, 화상 표시 장치에 각종 센싱 기능 및 통신 기능이 결합되어, 예를 들면 스마트폰 형태로 구현되고 있다. 예를 들면, 상기 화상 표시 장치의 표시 패널 상에 터치 패널 또는 터치 센서가 부착되어 윈도우 면에 표시되는 메뉴를 선택하여 정보 입력 기능이 함께 구현된 전자 기기들이 개발되고 있다. Recently, various sensing functions and communication functions are combined with an image display device, and implemented in the form of, for example, a smart phone. For example, electronic devices in which a touch panel or a touch sensor is attached to a display panel of the image display device and an information input function is implemented by selecting a menu displayed on a window surface are being developed.
또한, 한국등록특허 제10-1750564호에 개시된 바와 같이, 화상 표시 장치의 배면부 측으로 전자기 방식에 의해 아날로그 좌표 정보를 디지털 신호로 변환시키는 디지타이저가 배치되고 있다,In addition, as disclosed in Korean Patent Registration No. 10-1750564, a digitizer for converting analog coordinate information into a digital signal by electromagnetic method is disposed on the rear side of the image display device,
예를 들면, 정전 용량을 이용한 터치 센서 혹은 터치 패널과 비교할 때, 디지타이저는 전자기 유도 현상을 이용하며 보다 두꺼운 도전 라인을 포함한다.For example, compared to touch sensors or touch panels using capacitance, digitizers use electromagnetic induction and include thicker conductive lines.
이에 따라, 상부 동박 적층판 및 하부 동박 적층판을 별도로 각 층 회로 설계에 따라 패터닝한 후 합지하여 디지타이저가 제조된다. 이 경우, 상부 구리 배선 및 하부 구리 배선을 정렬하고, 연결시키기 위해 비아 홀 공정이 수행된다.Accordingly, the digitizer is manufactured by separately patterning the upper copper-clad laminate and the lower copper-clad laminate according to the circuit design of each layer and then laminating them. In this case, a via hole process is performed to align and connect the upper and lower copper wires.
이 경우, 이미 구리 배선이 형성된 기판을 이용하므로 배선 층의 구조를 변경하거나 추가하는 것이 실질적으로 용이하지 않다. 또한, 서로 다른 동박 적층판들의 합지 공정 및 비아 홀 공정이 추가되므로 공정 용이성, 신뢰성도 저하될 수 있다.In this case, since a substrate on which copper wiring is already formed is used, it is not substantially easy to change or add a structure of the wiring layer. In addition, since a laminating process of different copper clad laminates and a via hole process are added, process easiness and reliability may be deteriorated.
또한, 최근 접히거나 구부릴 수 있는 유연성을 갖는 플렉시블 디스플레이가 개발되고 있으며, 이에 따라, 상기 디지타이저와 같은 센서 구조 역시 플렉시블 디스플레이에 적용될 수 있도록 적절한 물성, 설계, 구조를 갖도록 개발될 필요가 있다. In addition, recently, a flexible display having flexibility that can be folded or bent has been developed, and accordingly, a sensor structure such as the digitizer needs to be developed to have appropriate physical properties, design, and structure so that it can be applied to the flexible display.
본 발명의 일 과제는 향상된 전기적 특성 및 신뢰성을 갖는 디지타이저를 제공하는 것이다.One object of the present invention is to provide a digitizer having improved electrical characteristics and reliability.
본 발명의 일 과제는 향상된 향상된 전기적 특성 및 신뢰성을 갖는 디지타이저를 포함하는 화상 표시 장치를 제공하는 것이다.One object of the present invention is to provide an image display device including a digitizer having improved electrical characteristics and reliability.
1. 기재층; 상기 기재층의 상면으로부터 순차적으로 적층된 제1 도전성 산화물층, 제1 씨드 층, 제1 금속층 및 제1 캡핑층을 포함하는 하부 도전층; 상기 기재층의 상면 상에 형성되어 상기 하부 도전층을 덮는 층간 절연층; 및 상기 층간 절연층 상에 배치되며 상기 하부 도전층과 전기적으로 연결되는 상부 도전층을 포함하는, 디지타이저.1. Base layer; a lower conductive layer including a first conductive oxide layer, a first seed layer, a first metal layer, and a first capping layer sequentially stacked from the upper surface of the base layer; an interlayer insulating layer formed on an upper surface of the substrate layer and covering the lower conductive layer; and an upper conductive layer disposed on the interlayer insulating layer and electrically connected to the lower conductive layer.
2. 위 1에 있어서, 상기 제1 도전성 산화물층은 인듐 아연 산화물(IZO), 인듐 주석 산화물(ITO) 또는 인듐 아연 주석 산화물(IZTO)을 포함하는, 디지타이저.2. The digitizer of 1 above, wherein the first conductive oxide layer includes indium zinc oxide (IZO), indium tin oxide (ITO), or indium zinc tin oxide (IZTO).
3. 위 1에 있어서, 상기 제1 금속층은 도금층이며, 상기 제1 씨드 층은 도금 씨드로 제공되는, 디지타이저.3. The digitizer according to 1 above, wherein the first metal layer is a plating layer, and the first seed layer is provided as a plating seed.
4. 위 1에 있어서, 상기 제1 캡핑층은 인듐 아연 산화물(IZO), 인듐 주석 산화물(ITO) 또는 인듐 아연 주석 산화물(IZTO)을 포함하는, 디지타이저.4. The digitizer of 1 above, wherein the first capping layer includes indium zinc oxide (IZO), indium tin oxide (ITO), or indium zinc tin oxide (IZTO).
5. 위 1에 있어서, 상기 상부 도전층은 상기 층간 절연층의 상면으로부터 순차적으로 적층된 제2 도전성 산화물층 및 제2 금속층을 포함하는, 디지타이저.5. The digitizer of 1 above, wherein the upper conductive layer includes a second conductive oxide layer and a second metal layer sequentially stacked from the upper surface of the interlayer insulating layer.
6. 위 5에 있어서, 상기 제2 도전성 산화물층 및 상기 제2 금속층 사이에 배치된 제2 씨드 층을 더 포함하는, 디지타이저.6. The digitizer according to 5 above, further comprising a second seed layer disposed between the second conductive oxide layer and the second metal layer.
7. 위 5에 있어서, 상기 제2 금속층 상에 배치되고 투명 도전성 산화물을 포함하는 제2 캡핑층을 더 포함하는, 디지타이저.7. The digitizer according to 5 above, further comprising a second capping layer disposed on the second metal layer and including a transparent conductive oxide.
8. 위 1에 있어서, 상기 상부 도전층은 상기 층간 절연층의 상면 상에 직접 형성된 제2 금속층 및 상기 제2 금속층 상에 배치되고 투명 도전성 산화물을 포함하는 제2 캡핑층을 포함하는, 디지타이저.8. The digitizer of 1 above, wherein the upper conductive layer includes a second metal layer formed directly on the upper surface of the interlayer insulating layer and a second capping layer disposed on the second metal layer and including a transparent conductive oxide.
9. 위 1에 있어서, 상기 상부 도전층의 두께는 상기 하부 도전층의 두께보다 작은, 디지타이저.9. The digitizer according to 1 above, wherein the thickness of the upper conductive layer is smaller than that of the lower conductive layer.
10. 위 9에 있어서, 상기 하부 도전층의 두께는 5 내지 25㎛이며, 상기 상부 도전층의 두께는 6㎛ 이하인, 디지타이저.10. The digitizer according to 9 above, wherein the lower conductive layer has a thickness of 5 to 25 μm and the upper conductive layer has a thickness of 6 μm or less.
11. 위 1에 있어서, 상기 하부 도전층은 상기 기재층의 상기 상면에 평행한 제2 방향으로 연장하는 복수의 제1 하부 도전 라인들 및 복수의 제2 하부 도전 라인들을 포함하고,11. The method of 1 above, wherein the lower conductive layer includes a plurality of first lower conductive lines and a plurality of second lower conductive lines extending in a second direction parallel to the upper surface of the base layer,
상기 상부 도전층은 상기 기재층의 상기 상면에 평행하며 상기 제2 방향과 수직한 제1 방향으로 연장하는 복수의 제1 상부 도전 라인들 및 복수의 제2 상부 도전 라인들을 포함하는, 디지타이저.The upper conductive layer includes a plurality of first upper conductive lines and a plurality of second upper conductive lines extending in a first direction parallel to the upper surface of the base layer and perpendicular to the second direction, digitizer.
12. 위 11에 있어서, 상기 제1 상부 도전 라인들 및 상기 제2 하부 도전 라인들을 전기적으로 연결시키며 제1 도전 코일을 형성하는 제1 콘택들; 및 상기 제1 하부 도전 라인들 및 상기 제2 상부 도전 라인들을 전기적으로 연결시키며 제2 도전 코일을 형성하는 제2 콘택들을 포함하는, 디지타이저.12. The first contacts of the above 11, electrically connecting the first upper conductive lines and the second lower conductive lines and forming a first conductive coil; and second contacts electrically connecting the first lower conductive lines and the second upper conductive lines and forming a second conductive coil.
13. 위 12에 있어서, 상기 제1 도전 코일은 상기 제1 방향으로 연장하며, 상기 제2 방향을 따라 복수의 상기 제1 도전 코일들이 배열되고, 상기 제2 도전 코일은 상기 제2 방향으로 연장하며, 상기 제1 방향을 따라 복수의 상기 제2 도전 코일들이 배열되는, 디지타이저.13. The method of 12 above, wherein the first conductive coil extends in the first direction, a plurality of first conductive coils are arranged along the second direction, and the second conductive coil extends in the second direction and wherein a plurality of second conductive coils are arranged along the first direction.
14. 위 12에 있어서, 상기 제1 콘택들 및 상기 제2 콘택들은 상기 층간 절연층을 관통하여 상기 제1 캡핑층과 접촉하는, 디지타이저.14. The digitizer of 12 above, wherein the first contacts and the second contacts pass through the interlayer insulating layer and contact the first capping layer.
15. 위 11에 있어서, 상기 기재층은 폴딩 영역을 포함하고, 상기 폴딩 영역의 폴딩 축은 상기 제1 상부 도전 라인과 교차하며, 상기 제1 하부 도전 라인과 평행한, 디지타이저.15. The digitizer of 11 above, wherein the base layer includes a folding region, and a folding axis of the folding region intersects the first upper conductive line and is parallel to the first lower conductive line.
16. 표시 패널; 및 상기 표시 패널 아래에 배치된 상술한 실시예들에 따른 디지타이저를 포함하는, 화상 표시 장치.16. display panel; and a digitizer according to the above-described embodiments disposed below the display panel.
17. 위 16에 있어서, 상기 표시 패널 위에 배치된 터치 센서를 더 포함하는, 화상 표시 장치.17. The image display device according to 16 above, further comprising a touch sensor disposed on the display panel.
18. 위 17에 있어서, 리어 커버 및 윈도우 기판을 더 포함하고, 상기 터치 센서는 상기 윈도우 기판 및 상기 표시 패널 사이에 배치되며, 상기 디지타이저는 상기 표시 패널 및 상기 리어 커버 사이에 배치된, 화상 표시 장치.18. The image display of 17 above, further comprising a rear cover and a window substrate, the touch sensor disposed between the window substrate and the display panel, and the digitizer disposed between the display panel and the rear cover. Device.
본 발명의 실시예들에 따르면, 기재층의 상면으로부터 순차적으로 디지타이저의 하부 도전층 및 상부 도전층을 형성할 수 있다. 상기 하부 도전층은 제1 도전성 산화물층-씨드 층-금속층-제1 캡핑층을 포함하는 복층 구조로 형성될 수 있다. 이에 따라, 하부 도전층의 두께를 증가시켜, 저항을 현저히 감소시키며 전자기 유도 효율을 증가시킬 수 있다.According to embodiments of the present invention, a lower conductive layer and an upper conductive layer of the digitizer may be sequentially formed from the upper surface of the base layer. The lower conductive layer may have a multilayer structure including a first conductive oxide layer, a seed layer, a metal layer, and a first capping layer. Accordingly, by increasing the thickness of the lower conductive layer, resistance can be remarkably reduced and electromagnetic induction efficiency can be increased.
예시적인 실시예들에 따르면, 상기 금속층은 도금 공정을 통해 후막 구조로 효율적으로 형성될 수 있다. 상기 제1 도전성 산화물층을 통해 상기 씨드 층 및 기재층 사이의 부착력을 증가시키고, 상기 제1 캡핑층을 통해 금속층 손상에 의한 상부 도전층과의 콘택 저항 증가를 억제할 수 있다.According to example embodiments, the metal layer may be efficiently formed in a thick film structure through a plating process. The adhesion between the seed layer and the base layer may be increased through the first conductive oxide layer, and an increase in contact resistance with the upper conductive layer due to damage to the metal layer may be suppressed through the first capping layer.
일부 실시예들에 있어서, 상기 상부 도전층은 하부 도전층보다 얇은 두께로 형성되며, 디지타이저의 유연성을 증가시키며, 폴딩 시 도전 코일의 크랙을 방지할 수 있다. 상기 상부 도전층은 폴딩 축과 교차하는 상부 도전 라인을 포함하고, 상기 하부 도전층은 폴딩 축에 평행한 하부 도전 라인을 포함할 수 있다, 상기 상부 도전 라인의 두께를 상기 하부 도전 라인보다 작게 형성하여 전극 크랙을 억제하며 폴딩/벤딩 특성을 향상시킬 수 있다.In some embodiments, the upper conductive layer may be formed to have a smaller thickness than the lower conductive layer, increase flexibility of the digitizer, and prevent cracks of the conductive coil during folding. The upper conductive layer may include an upper conductive line crossing a folding axis, and the lower conductive layer may include a lower conductive line parallel to the folding axis. The thickness of the upper conductive line is smaller than that of the lower conductive line. Thus, electrode cracks may be suppressed and folding/bending characteristics may be improved.
상기 디지타이저는 복수의 제1 도전 코일들 및 제2 도전 코일들을 포함하며, 상기 제1 도전 코일 및 제2 도전 코일은 복수의 도전 루프들을 포함할 수 있다. 이에 따라, 전자기 유도 현상을 촉진하며 고해상도 및 향상된 플렉시블 특성을 갖는 디지타이저가 제공될 수 있다.The digitizer may include a plurality of first conductive coils and second conductive coils, and the first conductive coil and the second conductive coil may include a plurality of conductive loops. Accordingly, a digitizer that promotes electromagnetic induction and has high resolution and improved flexibility can be provided.
도 1은 예시적인 실시예들에 따른 디지타이저를 나타내는 개략적인 단면도이다.
도 2 내지 도 5는 예시적인 실시예들에 따른 디지타이저를 나타내는 개략적인 단면도들이다.
도 6은 예시적인 실시예들에 따른 디지타이저를 나타내는 개략적인 단면도이다.
도 7 및 도 8은 예시적인 실시예들에 따른 디지타이저에 포함되는 도전 코일들을 나타내는 개략적인 평면도들이다.
도 9는 예시적인 실시예들에 따른 디지타이저를 나타내는 개략적인 평면도이다.
도 10은 비교예에 따른 디지타이저를 나타내는 개략적인 단면도이다.
도 11은 예시적인 실시예들에 따른 화상 표시 장치를 나타내는 개략적인 단면도이다.1 is a schematic cross-sectional view illustrating a digitizer according to example embodiments.
2 to 5 are schematic cross-sectional views illustrating a digitizer according to example embodiments.
6 is a schematic cross-sectional view illustrating a digitizer according to example embodiments.
7 and 8 are schematic plan views illustrating conductive coils included in a digitizer according to example embodiments.
9 is a schematic plan view illustrating a digitizer according to example embodiments.
10 is a schematic cross-sectional view showing a digitizer according to a comparative example.
11 is a schematic cross-sectional view illustrating an image display device according to example embodiments.
본 발명의 실시예들은 복층 구조의 도전 패턴들을 포함하며 향상된 전기적 특성 및 폴딩 신뢰성을 갖는 디지타이저를 제공한다. 또한, 디지타이저를 포함하는 화상 표시 장치를 제공한다.Embodiments of the present invention provide a digitizer including conductive patterns of a multi-layer structure and having improved electrical characteristics and folding reliability. In addition, an image display device including a digitizer is provided.
이하 도면을 참고하여, 본 발명의 실시예들을 보다 구체적으로 설명하도록 한다. 다만, 본 명세서에 첨부되는 다음의 도면들은 본 발명의 바람직한 실시예를 예시하는 것이며, 전술한 발명의 내용과 함께 본 발명의 기술사상을 더욱 이해시키는 역할을 하는 것이므로, 본 발명은 그러한 도면에 기재된 사항에만 한정되어 해석되어서는 아니된다.With reference to the following drawings, embodiments of the present invention will be described in more detail. However, the following drawings attached to this specification illustrate preferred embodiments of the present invention, and serve to further understand the technical idea of the present invention together with the contents of the above-described invention, so the present invention is described in such drawings should not be construed as limited to
이하 도면들에서, 디지타이저(100) 또는 기재층(105)의 상면에 평행하며 서로 교차하는 두 방향을 제1 방향 및 제2 방향으로 정의한다. 예를 들면, 상기 제1 방향 및 제2 방향은 서로 수직하게 교차할 수 있다.In the following drawings, two directions that are parallel to the top surface of the digitizer 100 or the base layer 105 and cross each other are defined as a first direction and a second direction. For example, the first direction and the second direction may perpendicularly cross each other.
상기 제1 방향은 디지타이저(100)의 너비 방향, 행 방향 혹은 X-방향에 대응될 수 있다. 상기 제2 방향은 디지타이저(100)의 길이 방향, 열 방향 혹은 Y-방향에 대응될 수 있다.The first direction may correspond to a width direction, a row direction, or an X-direction of the digitizer 100 . The second direction may correspond to a longitudinal direction, a column direction, or a Y-direction of the digitizer 100 .
도 1은 예시적인 실시예들에 따른 디지타이저를 나타내는 개략적인 단면도이다. 도 1은 디지타이저의 적층 구조를 개략적으로 나타내는 단면도이다. 디지타이저(100)에 포함된 하부 도전층(110) 및 상부 도전층(130)의 구조 및 상호 연결은 도 6 내지 도 8을 참조로 상세히 후술된다.1 is a schematic cross-sectional view illustrating a digitizer according to example embodiments. 1 is a cross-sectional view schematically illustrating a stacked structure of a digitizer. The structure and interconnection of the lower conductive layer 110 and the upper conductive layer 130 included in the digitizer 100 will be described later in detail with reference to FIGS. 6 to 8 .
도 1을 참조하면, 디지타이저(100)는 기재층(105) 상에 형성된 하부 도전층(110) 및 상부 도전층(130)을 포함할 수 있다. 하부 도전층(110) 및 상부 도전층(130)은 층간 절연층(120)을 사이에 두고 서로 다른 층에 이격될 수 있다. 하부 도전층(110) 및 상부 도전층(130)은 기재층(105)의 상면으로부터 순차적으로 적층될 수 있다.Referring to FIG. 1 , the digitizer 100 may include a lower conductive layer 110 and an upper conductive layer 130 formed on a base layer 105 . The lower conductive layer 110 and the upper conductive layer 130 may be spaced apart from each other on different layers with the interlayer insulating layer 120 interposed therebetween. The lower conductive layer 110 and the upper conductive layer 130 may be sequentially stacked from the upper surface of the base layer 105 .
기재층(105)은 도전 층들(110, 130) 및 층간 절연층(120)의 형성을 위한 지지층 또는 필름 타입 기재를 포괄하는 의미로 사용된다. 예를 들면, 기재층(105)은 플레시블 디스플레이에 적용 가능한 고분자를 포함할 수 있다. 상기 고분자의 예로서, 환형올레핀중합체(COP), 폴리에틸렌테레프탈레이트(PET), 폴리아크릴레이트(PAR), 폴리에테르이미드(PEI), 폴리에틸렌나프탈레이트(PEN), 폴리페닐렌설파이드(PPS), 폴리알릴레이트(polyallylate), 폴리이미드(PI), 셀룰로오스 아세테이트 프로피오네이트(CAP), 폴리에테르술폰(PES), 셀룰로오스 트리아세테이트(TAC), 폴리카보네이트(PC), 환형올레핀공중합체(COC), 폴리메틸메타크릴레이트(PMMA) 등을 들 수 있다. The base layer 105 is used to encompass a support layer or a film-type base material for forming the conductive layers 110 and 130 and the interlayer insulating layer 120 . For example, the base layer 105 may include a polymer applicable to a flexible display. Examples of the polymer include cyclic olefin polymer (COP), polyethylene terephthalate (PET), polyacrylate (PAR), polyetherimide (PEI), polyethylene naphthalate (PEN), polyphenylene sulfide (PPS), poly Allylate (polyallylate), polyimide (PI), cellulose acetate propionate (CAP), polyethersulfone (PES), cellulose triacetate (TAC), polycarbonate (PC), cyclic olefin copolymer (COC), poly Methyl methacrylate (PMMA) etc. are mentioned.
바람직하게는, 기재층(105)은 안정적인 벤딩 특성 확보를 위해 폴리이미드를 포함할 수 있다.Preferably, the base layer 105 may include polyimide to secure stable bending properties.
예시적인 실시예들에 따르면, 하부 도전층(110)은 복층 구조를 가질 수 있다. 하부 도전층(110)은 기재층(105)의 상면에 직접 형성될 수 있다.According to example embodiments, the lower conductive layer 110 may have a multi-layer structure. The lower conductive layer 110 may be directly formed on the upper surface of the base layer 105 .
하부 도전층(110)은 4층 구조를 가질 수 있다. 예시적인 실시예들에 따르면, 하부 도전층(110)은 기재층(105)의 상면으로부터 순차적으로 적층된 제1 도전성 산화물층(110a), 제1 씨드 층(110b), 제1 금속층(110c) 및 제1 캡핑층(110d)을 포함할 수 있다.The lower conductive layer 110 may have a 4-layer structure. According to example embodiments, the lower conductive layer 110 includes a first conductive oxide layer 110a, a first seed layer 110b, and a first metal layer 110c sequentially stacked from the upper surface of the base layer 105. and a first capping layer 110d.
제1 도전성 산화물층(110a)은 기재층(105)의 상기 상면 상에 형성될 수 있다. 예를 들면, 제1 도전성 산화물층(110a)은 기재층(105)의 상기 상면 상에 스퍼터링 공정 등을 통해 증착될 수 있다.The first conductive oxide layer 110a may be formed on the upper surface of the base layer 105 . For example, the first conductive oxide layer 110a may be deposited on the upper surface of the base layer 105 through a sputtering process or the like.
제1 도전성 산화물층(110a)은 인듐 아연 산화물(IZO), 인듐 주석 산화물(ITO), 인듐 아연 주석 산화물(IZTO) 등과 같은 투명 도전성 산화물을 포함하도록 형성될 수 있다. 바람직하게는, 제1 도전성 산화물층(110a)은 IZO를 포함할 수 있다.The first conductive oxide layer 110a may be formed to include a transparent conductive oxide such as indium zinc oxide (IZO), indium tin oxide (ITO), or indium zinc tin oxide (IZTO). Preferably, the first conductive oxide layer 110a may include IZO.
일부 실시예들에 있어서, 제1 도전성 산화물층(110a)의 두께는 200Å 내지 1,000Å일 수 있다. In some embodiments, the thickness of the first conductive oxide layer 110a may be 200 Å to 1,000 Å.
제1 씨드 층(110b)은 제1 도전성 산화물층(110a)의 상면 상에 형성될 수 있다. 제1 씨드 층(110b)은 제1 금속층(110c) 형성을 위한 도금 씨드층으로 제공될 수 있다.The first seed layer 110b may be formed on the upper surface of the first conductive oxide layer 110a. The first seed layer 110b may serve as a plating seed layer for forming the first metal layer 110c.
제1 씨드 층(110b)은 은(Ag), 금(Au), 구리(Cu), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 크롬(Cr), 티타늄(Ti), 텅스텐(W), 니오븀(Nb), 탄탈륨(Ta), 바나듐(V), 철(Fe), 망간(Mn), 코발트(Co), 니켈(Ni), 아연(Zn), 주석(Sn), 몰리브덴(Mo), 칼슘(Ca) 또는 이들 중 적어도 2 이상을 함유하는 합금을 포함할 수 있다.The first seed layer 110b includes silver (Ag), gold (Au), copper (Cu), aluminum (Al), platinum (Pt), palladium (Pd), chromium (Cr), titanium (Ti), tungsten ( W), niobium (Nb), tantalum (Ta), vanadium (V), iron (Fe), manganese (Mn), cobalt (Co), nickel (Ni), zinc (Zn), tin (Sn), molybdenum ( Mo), calcium (Ca), or an alloy containing at least two of them.
바람직한 일 실시예 있어서, 제1 씨드 층(110b)은 구리를 포함할 수 있다. 일부 실시예들에 있어서, 제1 씨드 층(110b)은 스퍼터링 공정 등을 통해 제1 도전성 산화물층(110a) 상에 증착될 수 있다. 일부 실시예들에 있어서, 제1 씨드 층(110b)은 무전해 도금을 통해 형성될 수도 있다.In a preferred embodiment, the first seed layer 110b may include copper. In some embodiments, the first seed layer 110b may be deposited on the first conductive oxide layer 110a through a sputtering process or the like. In some embodiments, the first seed layer 110b may be formed through electroless plating.
일부 실시예들에 있어서, 제1 씨드 층(110b)의 두께는 제1 도전성 산화물층(110a)의 두께보다 클 수 있다. 예를 들면, 제1 씨드 층(110b)의 두께는 1,000 Å 내지 3,000Å일 수 있다.In some embodiments, the thickness of the first seed layer 110b may be greater than that of the first conductive oxide layer 110a. For example, the thickness of the first seed layer 110b may be 1,000 Å to 3,000 Å.
예시적인 실시예들에 따르면, 제1 씨드 층(110b) 형성 전에, 제1 도전성 산화물층(110a)이 기재층(105)의 상면 상에 형성될 수 있다. 이에 따라, 제1 씨드 층(110b)의 밀착력이 향상되어, 하부 도전층(110) 내의 층간 박리 또는 하부 도전층(110)의 전체적인 박리를 억제할 수 있다. 또한, 제1 도전성 산화물층(110a)을 상대적으로 얇게 형성하고, 제1 씨드 층(110b) 및 제1 금속층(110c)의 두께를 증가시켜 하부 도전층(110)의 전체적인 저항을 감소시킬 수 있다.According to example embodiments, a first conductive oxide layer 110a may be formed on the upper surface of the base layer 105 before forming the first seed layer 110b. Accordingly, the adhesion of the first seed layer 110b is improved, and peeling between layers in the lower conductive layer 110 or overall peeling of the lower conductive layer 110 may be suppressed. In addition, the overall resistance of the lower conductive layer 110 may be reduced by forming the first conductive oxide layer 110a relatively thinly and increasing the thicknesses of the first seed layer 110b and the first metal layer 110c. .
제1 금속층(110c)은 제1 씨드 층(110b)의 상면 상에 형성될 수 있다. 제1 금속층(110c)은 제1 씨드 층(110b)과 실질적으로 동일하거나 유사한 금속을 포함할 수 있다.The first metal layer 110c may be formed on the upper surface of the first seed layer 110b. The first metal layer 110c may include a metal substantially the same as or similar to that of the first seed layer 110b.
예시적인 실시예들에 따르면, 제1 금속층(110c)은 제1 씨드 층(110b)을 도금 씨드로 사용한 도금층일 수 있다. 바람직한 일 실시예에 있어서, 제1 금속층(110c)은 동도금층일 수 있다.According to example embodiments, the first metal layer 110c may be a plating layer using the first seed layer 110b as a plating seed. In a preferred embodiment, the first metal layer 110c may be a copper plating layer.
예를 들면, 제1 금속층(110c)은 구리염을 포함하는 산 용액 및 전류 인가를 이용한 전해 도금 공정을 통해 형성될 수 있다. 이에 따라, 제1 씨드 층(110b)을 이용하여 충분한 후막 구조의 제1 금속층(110c)이 형성될 수 있다.For example, the first metal layer 110c may be formed through an electroplating process using an acid solution containing a copper salt and applying a current. Accordingly, the first metal layer 110c having a sufficiently thick film structure may be formed using the first seed layer 110b.
예를 들면, 제1 금속층(110c)의 두께는 1㎛ 내지 20㎛, 바람직하게는 2㎛ 내지 20㎛, 보다 바람직하게는 5㎛ 내지 20㎛일 수 있다.For example, the thickness of the first metal layer 110c may be 1 μm to 20 μm, preferably 2 μm to 20 μm, and more preferably 5 μm to 20 μm.
제1 캡핑층(110d)은 제1 금속층(110c)의 상면 상에 형성될 수 있다. 예를 들면, 제1 캡핑층(110d)은 제1 금속층(110c)의 상기 상면 상에 스퍼터링 공정 등을 통해 증착될 수 있다.The first capping layer 110d may be formed on the upper surface of the first metal layer 110c. For example, the first capping layer 110d may be deposited on the upper surface of the first metal layer 110c through a sputtering process or the like.
제1 캡핑층(110d)은 인듐 아연 산화물(IZO), 인듐 주석 산화물(ITO), 인듐 아연 주석 산화물(IZTO) 등과 같은 투명 도전성 산화물을 포함하도록 형성될 수 있다. 바람직하게는, 제1 캡핑층(110d)은 IZO를 포함할 수 있다.The first capping layer 110d may be formed to include a transparent conductive oxide such as indium zinc oxide (IZO), indium tin oxide (ITO), or indium zinc tin oxide (IZTO). Preferably, the first capping layer 110d may include IZO.
제1 캡핑층(110d)은 금속보다 내산화성, 내부식성이 향상된 투명 도전성 산화물을 포함할 수 있다. 이에 따라, 예를 들며, 동도금층으로 형성된 제1 금속층(110c) 표면의 산화 또는 부식을 방지할 수 있다.The first capping layer 110d may include a transparent conductive oxide having better oxidation resistance and corrosion resistance than metal. Accordingly, for example, oxidation or corrosion of the surface of the first metal layer 110c formed of the copper plating layer can be prevented.
도 6 내지 도 8을 참조로 후술하는 바와 같이, 콘택을 통해 하부 도전층(110) 및 상부 도전층(130)이 서로 전기적으로 연결될 수 있다. 콘택 형성을 위한 콘택 홀 형성 시, 제1 캡핑층(110d)이 하부 도전층(110)의 상면을 보호할 수 있다. 따라서, 하부 도전층(110) 표면의 산화 또는 손상에 의한 콘택 저항 증가를 억제할 수 있다.As described below with reference to FIGS. 6 to 8 , the lower conductive layer 110 and the upper conductive layer 130 may be electrically connected to each other through a contact. When forming a contact hole for forming a contact, the first capping layer 110d may protect the upper surface of the lower conductive layer 110 . Accordingly, an increase in contact resistance due to oxidation or damage to the surface of the lower conductive layer 110 can be suppressed.
층간 절연층(120)은 기재층(105) 상면 상에 형성되어 하부 도전층(110)을 덮을 수 있다. 층간 절연층(120)은 에폭시계 수지, 아크릴계 수지, 실록산계 수지, 폴리이미드계 수지 등과 같은 유기 절연 물질, 또는 실리콘 산화물, 실리콘 질화물 등과 같은 무기 절연 물질을 포함할 수 있다. 바람직하게는, 층간 절연층(120)은 플렉시블 특성 향상을 위해 유기 절연 물질을 사용하여 형성될 수 있다.The interlayer insulating layer 120 may be formed on the upper surface of the base layer 105 to cover the lower conductive layer 110 . The interlayer insulating layer 120 may include an organic insulating material such as an epoxy-based resin, an acrylic resin, a siloxane-based resin, or a polyimide-based resin, or an inorganic insulating material such as silicon oxide or silicon nitride. Preferably, the interlayer insulating layer 120 may be formed using an organic insulating material to improve flexibility.
상부 도전층(130)은 층간 절연층(120) 상에 형성될 수 있다. 일부 실시예들에 있어서, 층간 절연층(120) 상에 패시베이션 층(140)이 형성되어 상부 도전층(130)을 덮을 수 있다. 패시베이션 층(140)은 에폭시계 수지, 아크릴계 수지, 실록산계 수지, 폴리이미드계 수지 등과 같은 유기 절연 물질, 또는 실리콘 산화물, 실리콘 질화물 등과 같은 무기 절연 물질을 포함할 수 있다. 바람직하게는, 패시베이션 층(140)은 플렉시블 특성 향상을 위해 유기 절연 물질을 사용하여 형성될 수 있다.The upper conductive layer 130 may be formed on the interlayer insulating layer 120 . In some embodiments, a passivation layer 140 may be formed on the interlayer insulating layer 120 to cover the upper conductive layer 130 . The passivation layer 140 may include an organic insulating material such as an epoxy-based resin, an acrylic resin, a siloxane-based resin, or a polyimide-based resin, or an inorganic insulating material such as silicon oxide or silicon nitride. Preferably, the passivation layer 140 may be formed using an organic insulating material to improve flexibility.
상부 도전층(130)은 상술한 금속 물질을 포함하는 금속층 및/또는 상술한 투명 도전성 산화물을 포함하는 도전성 산화물층을 포함할 수 있다.The upper conductive layer 130 may include a metal layer including the above-described metal material and/or a conductive oxide layer including the above-described transparent conductive oxide.
일 실시예에 있어서, 상부 도전층(130)은 구리와 같은 금속층의 단일층일 수 있다.In one embodiment, the upper conductive layer 130 may be a single layer of a metal layer such as copper.
일부 실시예들에 있어서, 상부 도전층(130)의 두께는 하부 도전층(110)의 두께보다 작을 수 있다. 예를 들면, 후막 구조의 구리씨드층-동도금층을 포함하는 하부 도전층(110)을 통해 디지타이저(100)의 전체적인 저항을 감소시켜, 전자기 유도 현상의 촉진을 통한 센서 감도를 높일 수 있다. 또한, 상대적으로 박막 구조의 상부 도전층(130)을 통해 디지타이저(100)의 유연성 및 폴딩 신뢰성을 향상시킬 수 있다.In some embodiments, the thickness of the upper conductive layer 130 may be less than that of the lower conductive layer 110 . For example, the overall resistance of the digitizer 100 is reduced through the lower conductive layer 110 including the thick-film copper seed layer-copper plating layer, thereby increasing sensor sensitivity through promotion of the electromagnetic induction phenomenon. In addition, flexibility and folding reliability of the digitizer 100 may be improved through the relatively thin upper conductive layer 130 .
일부 실시예들에 있어서, 하부 도전층(110)의 두께는 약 5 내지 25㎛일 수 있으며, 바람직하게는 10 내지 25㎛일 수 있다. 상부 도전층(130)의 두께는 6㎛ 이하일 수 있으며, 바람직하게는 약 1 내지 6㎛, 또는 1 내지 5㎛일 수 있다.In some embodiments, the thickness of the lower conductive layer 110 may be about 5 μm to about 25 μm, preferably about 10 μm to about 25 μm. The thickness of the upper conductive layer 130 may be 6 μm or less, preferably about 1 to 6 μm, or 1 to 5 μm.
도 2 내지 도 5는 예시적인 실시예들에 따른 디지타이저를 나타내는 개략적인 단면도들이다. 도 2 내지 도 5는 상부 도전층(130)의 적층 구조를 보다 상세하게 도시하고 있다. 도 1을 참조로 설명한 바와 실질적으로 동일하거나 유사한 구조 및 구성들에 대한 상세한 설명은 생략된다.2 to 5 are schematic cross-sectional views illustrating a digitizer according to example embodiments. 2 to 5 show the stacked structure of the upper conductive layer 130 in more detail. Detailed descriptions of structures and components substantially the same as or similar to those described with reference to FIG. 1 will be omitted.
도 2를 참조하면, 상부 도전층(130)은 제2 도전성 산화물층(130a) 및 제2 금속층(130c)의 2층 구조를 가질 수 있다. 제2 도전성 산화물층(130a)은 층간 절연층(120)의 상면 상에 스퍼터링 공정과 같은 증착 공정을 통해 형성될 수 있다. 제2 도전성 산화물층(130a)은 상술한 투명 도전성 산화물을 포함하며, 바람직하게는 IZO를 포함할 수 있다.Referring to FIG. 2 , the upper conductive layer 130 may have a two-layer structure of a second conductive oxide layer 130a and a second metal layer 130c. The second conductive oxide layer 130a may be formed on the upper surface of the interlayer insulating layer 120 through a deposition process such as a sputtering process. The second conductive oxide layer 130a may include the above-described transparent conductive oxide, preferably IZO.
제2 금속층(130c)은 제2 도전성 산화물층(130a)의 상면 상에 형성될 수 있다. 일 실시예에 있어서, 제2 금속층(130c)은 제2 도전성 산화물층(130a) 상에 스퍼터링 공정과 같은 증착 공정을 통해 형성될 수 있다.The second metal layer 130c may be formed on the upper surface of the second conductive oxide layer 130a. In one embodiment, the second metal layer 130c may be formed on the second conductive oxide layer 130a through a deposition process such as a sputtering process.
제2 도전성 산화물층(130a)이 제2 금속층(130c)의 밀착력을 증가시킬 수 있다. 따라서, 폴딩 스트레스가 보다 직접적으로 인가되는 상부 도전층(130)에서의 제2 금속층(130c)의 박리를 방지할 수 있다.The second conductive oxide layer 130a may increase adhesion of the second metal layer 130c. Accordingly, separation of the second metal layer 130c from the upper conductive layer 130 to which folding stress is more directly applied may be prevented.
일부 실시예들에 있어서, 제2 금속층(130c)의 두께는 제2 도전성 산화물층(130a)의 두께보다 클 수 있다.In some embodiments, the thickness of the second metal layer 130c may be greater than that of the second conductive oxide layer 130a.
도 3을 참조하면, 상부 도전층(130)은 3층 구조를 가질 수 있다. 예시적인 실시예들에 따르면, 상부 도전층(130)은 층간 절연층(120)의 상면으로부터 순차적으로 적층된 제2 도전성 산화물층(130a), 제2 씨드층(130b) 및 제2 금속층(130c)을 포함할 수 있다. Referring to FIG. 3 , the upper conductive layer 130 may have a three-layer structure. According to example embodiments, the upper conductive layer 130 includes a second conductive oxide layer 130a, a second seed layer 130b, and a second metal layer 130c sequentially stacked from the upper surface of the interlayer insulating layer 120. ) may be included.
제2 씨드층(130b)은 제2 도전성 산화물층(130a) 상에 형성되며, 제2 금속층(130c)의 도금 씨드로서 제공될 수 있다. 제2 금속층(130c)은 예를 들면, 전해 도금 공정을 통해 형성될 수 있다.The second seed layer 130b is formed on the second conductive oxide layer 130a and may serve as a plating seed for the second metal layer 130c. The second metal layer 130c may be formed through, for example, an electroplating process.
제2 씨드층(130b) 및 제2 금속층(130c)은 제1 씨드층(110b) 및 제1 금속층(110c)에서와 실질적으로 동일하거나 유사한 금속을 포함할 수 있으며, 바람직하게는 구리를 포함할 수 있다.The second seed layer 130b and the second metal layer 130c may include a metal substantially the same as or similar to that of the first seed layer 110b and the first metal layer 110c, and preferably include copper. can
도 4를 참조하면, 상부 도전층(130)은 하부 도전층(110)과 실질적으로 동일하거나 유사한 4층 구조를 가질 수 있다.Referring to FIG. 4 , the upper conductive layer 130 may have a 4-layer structure substantially the same as or similar to that of the lower conductive layer 110 .
예시적인 실시예들에 따르면, 상부 도전층(130)은 제2 도전성 산화물층(130a), 제2 씨드층(130b), 제2 금속층(130c) 및 제2 캡핑층(130d)을 포함할 수 있다.According to example embodiments, the upper conductive layer 130 may include a second conductive oxide layer 130a, a second seed layer 130b, a second metal layer 130c, and a second capping layer 130d. there is.
제2 캡핑층(130d)은 제2 금속층(130c)의 상면을 덮으며, 패시베이션층(140)과의 밀착력을 증진시키고, 제2 금속층(130c) 상면의 손상, 산화를 방지할 수 있다. 이에 따라, 폴딩/벤딩 반복에 따른 상부 도전층(130)의 저항 증가 및 기계적 불량을 추가적으로 억제할 수 있다.The second capping layer 130d may cover the upper surface of the second metal layer 130c, improve adhesion to the passivation layer 140, and prevent damage or oxidation of the upper surface of the second metal layer 130c. Accordingly, an increase in resistance and mechanical failure of the upper conductive layer 130 due to repeated folding/bending may be additionally suppressed.
도 5를 참조하면, 상부 도전층(130)은 제2 금속층(130c) 및 제2 캡핑층(130d)을 포함하며, 예를 들면 2층 구조를 가질 수 있다.Referring to FIG. 5 , the upper conductive layer 130 includes a second metal layer 130c and a second capping layer 130d, and may have, for example, a two-layer structure.
제2 금속층(130c)은 상술한 금속을 포함하며, 스퍼터링 공정을 통해 층간 절연층(120)의 상면 상에 증착될 수 있다. 제2 캡핑층(130d)은 상술한 투명 도전성 산화물을 포함하며, 제2 금속층(130c)의 상면을 보호할 수 있다.The second metal layer 130c includes the above-described metal and may be deposited on the upper surface of the interlayer insulating layer 120 through a sputtering process. The second capping layer 130d includes the above-described transparent conductive oxide and may protect an upper surface of the second metal layer 130c.
일부 실시예들에 있어서, 스퍼터링 공정과 같은 증착 공정을 이용해, 상대적으로 얇은 두께의 제2 금속층(130c)이 형성될 수 있으며, 씨드 층 형성 및 도금 공정을 생략하고 상부 도전층(130)을 형성할 수 있다.In some embodiments, a relatively thin second metal layer 130c may be formed using a deposition process such as a sputtering process, and the upper conductive layer 130 may be formed by omitting the seed layer formation and plating process. can do.
도 6은 예시적인 실시예들에 따른 디지타이저를 나타내는 개략적인 단면도이다. 도 7 및 도 8은 예시적인 실시예들에 따른 디지타이저에 포함되는 도전 코일들을 나타내는 개략적인 평면도들이다. 예를 들면, 도 6은 도 7에 표시된 I-I' 라인을 따라 두께 방향으로 절단한 단면도이다.6 is a schematic cross-sectional view illustrating a digitizer according to example embodiments. 7 and 8 are schematic plan views illustrating conductive coils included in a digitizer according to example embodiments. For example, FIG. 6 is a cross-sectional view taken in the thickness direction along line II' shown in FIG. 7 .
도 1 내지 도 5를 참조로 설명한 바와 실질적으로 동일하거나, 유사한 재질, 구조 및 구성들에 대한 상세한 설명은 생략된다. 구체적으로, 도 6 내지 도 8에서 하부 도전층(110) 및 상부 도전층(130)은 도 1 내지 도 5를 참조로 설명한 적층 구조를 가질 수 있으며, 상기 적층 구조에 대한 상세한 도시는 생략된다.Detailed descriptions of substantially the same or similar materials, structures, and components to those described with reference to FIGS. 1 to 5 are omitted. Specifically, in FIGS. 6 to 8 , the lower conductive layer 110 and the upper conductive layer 130 may have the stack structure described with reference to FIGS. 1 to 5 , and detailed illustration of the stack structure is omitted.
도 6을 참조하면, 디지타이저(100)는 기재층(105) 상에 형성된 하부 도전층(110) 및 상부 도전층(130)을 포함할 수 있다. 하부 도전층(110) 및 상부 도전층(130)은 층간 절연층(120)을 사이에 두고 서로 다른 층에 이격될 수 있다. 패시베이션 층(140)은 층간 절연층(120) 상에 형성되어 상부 도전층(130)을 덮을 수 있다.Referring to FIG. 6 , the digitizer 100 may include a lower conductive layer 110 and an upper conductive layer 130 formed on a base layer 105 . The lower conductive layer 110 and the upper conductive layer 130 may be spaced apart from each other on different layers with the interlayer insulating layer 120 interposed therebetween. The passivation layer 140 may be formed on the interlayer insulating layer 120 to cover the upper conductive layer 130 .
하부 도전층(110)은 도 1을 참조로 설명한 적층 구조를 가지며, 상부 도전층(130)은 도 1 내지 도 5를 참조로 설명한 적층 구조들 중 어느 하나를 가질 수 있다.The lower conductive layer 110 may have the stacked structure described with reference to FIG. 1 , and the upper conductive layer 130 may have any one of the stacked structures described with reference to FIGS. 1 to 5 .
층간 절연층(120) 및 패시베이션 층(140) 각각은 벤딩 특성 향상을 위해 약 1.5 내지 20㎛ 범위의 두께를 가질 수 있다.Each of the interlayer insulating layer 120 and the passivation layer 140 may have a thickness ranging from about 1.5 μm to about 20 μm to improve bending characteristics.
도 7 및 도 8을 참조하면, 예시적인 실시예들에 따른 디지타이저(100)는 제1 도전 코일(50) 및 제2 도전 코일(70)을 포함할 수 있다. Referring to FIGS. 7 and 8 , the digitizer 100 according to example embodiments may include a first conductive coil 50 and a second conductive coil 70 .
제1 도전 코일(50) 및 제2 도전 코일(70)은 하부 도전층(110) 및 상부 도전층(130)이 콘택들(135, 137)에 의해 조합되어 정의될 수 있다.The first conductive coil 50 and the second conductive coil 70 may be defined by combining the lower conductive layer 110 and the upper conductive layer 130 by the contacts 135 and 137 .
하부 도전층(110)은 제1 하부 도전 라인(112)(도 8 참조) 및 제2 하부 도전 라인(114)(도 7 참조)을 포함할 수 있다. 예를 들면, 제2 하부 도전 라인(114)은 제1 하부 도전 라인(112) 보다 짧을 수 있다.The lower conductive layer 110 may include a first lower conductive line 112 (see FIG. 8 ) and a second lower conductive line 114 (see FIG. 7 ). For example, the second lower conductive line 114 may be shorter than the first lower conductive line 112 .
하부 도전 라인들(112, 114)은 도 1에 도시된 바와 같이 하부 도전층(110) 형성 후, 포토 리소그래피 공정을 통해 패터닝하여 형성될 수 있다.As shown in FIG. 1 , the lower conductive lines 112 and 114 may be formed by patterning through a photolithography process after forming the lower conductive layer 110 .
상부 도전층(130)은 제1 상부 도전 라인(132)(도 7 참조) 및 제2 상부 도전 라인(134)(도 8 참조)을 포함할 수 있다. 예를 들면, 제2 상부 도전 라인(134)은 제1 상부 도전 라인(132) 보다 짧을 수 있다.The upper conductive layer 130 may include a first upper conductive line 132 (see FIG. 7 ) and a second upper conductive line 134 (see FIG. 8 ). For example, the second upper conductive line 134 may be shorter than the first upper conductive line 132 .
상부 도전 라인들(132, 134)은 도 1 내지 도 5에 도시된 바와 같이 상부 도전층(130) 형성 후, 포토 리소그래피 공정을 통해 패터닝하여 형성될 수 있다.As shown in FIGS. 1 to 5 , the upper conductive lines 132 and 134 may be formed by patterning through a photolithography process after forming the upper conductive layer 130 .
제1 하부 도전 라인(112)은 및 제2 하부 도전 라인(114)는 제2 방향으로 연장할 수 있다. 제1 상부 도전 라인(132) 및 제2 상부 도전 라인(134)은 제1 방향으로 연장할 수 있다.The first lower conductive line 112 and the second lower conductive line 114 may extend in the second direction. The first upper conductive line 132 and the second upper conductive line 134 may extend in the first direction.
도 7에 도시된 바와 같이, 상부 도전층(130)의 제1 상부 도전 라인(132) 및 하부 도전층(110)의 제2 하부 도전 라인(114)이 서로 결합되어 제1 도전 코일(50)을 형성할 수 있다. As shown in FIG. 7, the first upper conductive line 132 of the upper conductive layer 130 and the second lower conductive line 114 of the lower conductive layer 110 are coupled to each other to form a first conductive coil 50. can form
제1 상부 도전 라인(132) 및 제2 하부 도전 라인(114)은 함께 제1 도전 코일(50)을 형성하여 전자기 유도를 통한 입력 펜에 대한 센싱 라인으로 함께 제공될 수 있다.The first upper conductive line 132 and the second lower conductive line 114 together form the first conductive coil 50 and may be provided together as a sensing line for an input pen through electromagnetic induction.
예를 들면, 제1 상부 도전 라인(132) 및 제2 하부 도전 라인(114)은 제1 콘택(135)을 통해 서로 전기적으로 연결될 수 있다. 복수의 제1 상부 도전 라인들(132) 및 복수의 제2 하부 도전 라인들(114)이 복수의 제1 콘택들(135)을 통해 서로 전기적으로 연결되어 하나의 제1 도전 코일(50) 내에 복수의 도전 루프가 포함될 수 있다. 예를 들면, 하나의 제1 도전 코일(50) 내에 4개의 제1 도전 루프들이 포함될 수 있다.For example, the first upper conductive line 132 and the second lower conductive line 114 may be electrically connected to each other through the first contact 135 . The plurality of first upper conductive lines 132 and the plurality of second lower conductive lines 114 are electrically connected to each other through the plurality of first contacts 135 to form one first conductive coil 50. A plurality of conductive loops may be included. For example, four first conductive loops may be included in one first conductive coil 50 .
일부 실시예들에 있어서, 상기 제1 도전 루프들은 평면 방향에서 서로 다른 사이즈 혹은 면적을 가질 수 있다. 제1 콘택(135)은 층간 절연층(120)을 관통하여 제1 상부 도전 라인(132)과 실질적으로 일체로 형성될 수 있다.In some embodiments, the first conductive loops may have different sizes or areas in a planar direction. The first contact 135 may pass through the interlayer insulating layer 120 and be substantially integrally formed with the first upper conductive line 132 .
상기 제1 도전 루프들 중 어느 하나의 제1 도전 루프에는 제1 입력 라인(113) 및 제1 출력 라인(115)이 연결될 수 있다. 예를 들면, 제1 입력 라인(113)은 상기 제1 도전 루프들 중 최내측의 제1 도전 루프에 연결될 수 있다. 제1 출력 라인(115)은 상기 제1 도전 루프들 중 최외곽의 제1 도전 루프에 연결될 수 있다.A first input line 113 and a first output line 115 may be connected to one of the first conductive loops. For example, the first input line 113 may be connected to an innermost first conductive loop among the first conductive loops. The first output line 115 may be connected to an outermost first conductive loop among the first conductive loops.
제1 입력 라인(113)으로부터 입력된 전류는 상기 제1 도전 루프들을 통해 하부 도전층(110) 및 상부 도전층(130)을 교대로 순환하며, 제1 출력 라인(115)을 통해 배출될 수 있다.The current input from the first input line 113 alternately circulates through the lower conductive layer 110 and the upper conductive layer 130 through the first conductive loops, and may be discharged through the first output line 115. there is.
일부 실시예들에 있어서, 제1 입력 라인(113) 및 제1 출력 라인(115)은 하부 도전층(110)에 포함될 수 있다. In some embodiments, the first input line 113 and the first output line 115 may be included in the lower conductive layer 110 .
일부 실시예들에 있어서, 하부 도전층(110)은 제1 내부 연결 라인(114a)을 포함할 수 있다. 예를 들면, 이웃하는 제1 도전 루프들이 제1 내부 연결 라인(114a)에 의해 연결될 수 있다.In some embodiments, the lower conductive layer 110 may include a first internal connection line 114a. For example, neighboring first conductive loops may be connected by a first inner connection line 114a.
도 8에 도시된 바와 같이, 하부 도전층(110)의 제1 하부 도전 라인(112) 및 상부 도전층(130)의 제2 상부 도전 라인(134)이 서로 결합되어 제2 도전 코일(70)을 형성할 수 있다.8, the first lower conductive line 112 of the lower conductive layer 110 and the second upper conductive line 134 of the upper conductive layer 130 are coupled to each other to form a second conductive coil 70. can form
제1 하부 도전 라인(112) 및 제2 상부 도전 라인(134)은 함께 제2 도전 코일(70)을 형성하여 전자기 유도를 통한 입력 펜에 대한 센싱 라인으로 함께 제공될 수 있다.The first lower conductive line 112 and the second upper conductive line 134 together form the second conductive coil 70 and may be provided together as a sensing line for an input pen through electromagnetic induction.
예를 들면, 제1 하부 도전 라인(112) 및 제2 상부 도전 라인(134)은 제2 콘택(137)을 통해 서로 전기적으로 연결될 수 있다. 복수의 제1 하부 도전 라인들(112) 및 복수의 제2 상부 도전 라인들(134)이 복수의 제2 콘택들(137)을 통해 서로 전기적으로 연결되어 하나의 제2 도전 코일(70) 내에 복수의 도전 루프가 포함될 수 있다. 예를 들면, 하나의 제2 도전 코일(70) 내에 4개의 제2 도전 루프들이 포함될 수 있다.For example, the first lower conductive line 112 and the second upper conductive line 134 may be electrically connected to each other through the second contact 137 . A plurality of first lower conductive lines 112 and a plurality of second upper conductive lines 134 are electrically connected to each other through a plurality of second contacts 137 to form one second conductive coil 70. A plurality of conductive loops may be included. For example, four second conductive loops may be included in one second conductive coil 70 .
일부 실시예들에 있어서, 상기 제2 도전 루프들은 평면 방향에서 서로 다른 사이즈 혹은 면적을 가질 수 있다. 제2 콘택(137)은 층간 절연층(120)을 관통하여 제2 상부 도전 라인(134)과 실질적으로 일체로 형성될 수 있다.In some embodiments, the second conductive loops may have different sizes or areas in a planar direction. The second contact 137 may pass through the interlayer insulating layer 120 and be substantially integrally formed with the second upper conductive line 134 .
상기 제2 도전 루프들 중 어느 하나의 제2 도전 루프에는 제2 입력 라인(117) 및 제2 출력 라인(119)이 연결될 수 있다. 예를 들면, 제2 입력 라인(117)은 상기 제2 도전 루프들 중 최내측의 제2 도전 루프에 연결될 수 있다. 제2 출력 라인(119)은 상기 제2 도전 루프들 중 최외곽의 제2 도전 루프에 연결될 수 있다.A second input line 117 and a second output line 119 may be connected to any one of the second conductive loops. For example, the second input line 117 may be connected to an innermost second conductive loop among the second conductive loops. The second output line 119 may be connected to an outermost second conductive loop among the second conductive loops.
제2 입력 라인(117)으로부터 입력된 전류는 상기 제2 도전 루프들을 통해 하부 도전층(110) 및 상부 도전층(130)을 교대로 순환하며, 제2 출력 라인(119)을 통해 배출될 수 있다.The current input from the second input line 117 alternately circulates through the lower conductive layer 110 and the upper conductive layer 130 through the second conductive loops, and may be discharged through the second output line 119. there is.
일부 실시예들에 있어서, 제2 입력 라인(117) 및 제2 출력 라인(119)은 하부 도전층(110)에 포함될 수 있다.In some embodiments, the second input line 117 and the second output line 119 may be included in the lower conductive layer 110 .
일부 실시예들에 있어서, 상부 도전층(130)은 외부 연결 라인(134a)을 더 포함할 수 있다. 예를 들면, 외부 연결 라인(134a)에 의해 제2 입력 라인(117) 및 제2 출력 라인(119)이 제2 도전 루프와 제2 콘택(137)을 통해 연결될 수 있다. In some embodiments, the upper conductive layer 130 may further include an external connection line 134a. For example, the second input line 117 and the second output line 119 may be connected to the second conductive loop through the second contact 137 by the external connection line 134a.
일 실시예에 있어서, 외부 연결 라인(134a)은 2개의 서로 다른 제2 도전 코일에 연결될 수도 있다. 예를 들면, 어느 하나의 제2 도전 코일(70)에 연결된 제2 출력 라인(119)은 외부 연결 라인(134a)을 통해 다른 제2 도전 코일(70)의 제2 입력 라인(117)에 연결될 수도 있다.In one embodiment, the external connection line 134a may be connected to two different second conductive coils. For example, the second output line 119 connected to one of the second conductive coils 70 may be connected to the second input line 117 of the other second conductive coil 70 through an external connection line 134a. may be
일부 실시예들에 있어서, 상부 도전층(130)은 제2 내부 연결 라인(134b)을 더 포함할 수도 있다. 예를 들면, 제2 내부 연결 라인(134b)에 의해 제2 도전 코일(70) 내에서 이웃하는 제2 도전 루프들이 서로 연결될 수 있다.In some embodiments, the upper conductive layer 130 may further include a second internal connection line 134b. For example, neighboring second conductive loops within the second conductive coil 70 may be connected to each other by the second internal connection line 134b.
도 7 및 도 8에서는 하나의 도전 코일 내에 4개의 도전 루프가 포함되는 것으로 도시되었으나, 도전 코일 내의 도전 루프의 개수는 화상 표시 장치의 사이즈 및 해상도 등을 고려하여 조절될 수 있다.7 and 8 show that four conductive loops are included in one conductive coil, but the number of conductive loops in the conductive coil may be adjusted in consideration of the size and resolution of the image display device.
도 7 및 도 8을 참조로 설명한 바와 같이, 제1 도전 코일(50) 및 제2 도전 코일(70)은 각각 복수의 서로 다른 사이즈의 도전 루프들을 포함할 수 있다. As described with reference to FIGS. 7 and 8 , each of the first conductive coil 50 and the second conductive coil 70 may include a plurality of conductive loops having different sizes.
이에 따라, 디지타이저(100)를 통해 생성되는 자기장 세기를 충분히 증가시켜 예를 들면, 화상 표시 장치의 윈도우 면에 접촉하는 입력 펜으로의 에너지 전달을 효율적으로 증진시킬 수 있다.Accordingly, by sufficiently increasing the strength of the magnetic field generated through the digitizer 100, energy transfer to an input pen contacting the window surface of the image display device can be efficiently improved.
또한, 하부 도전층(110) 및 상부 도전층(130)을 콘택(135, 137)을 통해 연결하여 도전 루프를 형성하므로, 제한된 공간 내에서의 도전 코일의 루프 개수를 효율적으로 증가시키며 전자기 유도 효율성을 향상시킬 수 있다.In addition, since a conductive loop is formed by connecting the lower conductive layer 110 and the upper conductive layer 130 through the contacts 135 and 137, the number of loops of the conductive coil in a limited space is effectively increased and the electromagnetic induction efficiency is increased. can improve
예시적인 실시예들에 따르면, 하부 도전층(110) 및 상부 도전층(130)은 모두 기재층(105)의 상면 상에 배치될 수 있다. 따라서, 기재층(105)을 통한 벤딩 혹은 폴딩 시 하부 도전층(110) 및 상부 도전층(130)에 대한 스트레스 방향이 동일하게 조절될 수 있다.According to example embodiments, both the lower conductive layer 110 and the upper conductive layer 130 may be disposed on the upper surface of the base layer 105 . Therefore, when bending or folding through the base layer 105, the stress direction for the lower conductive layer 110 and the upper conductive layer 130 may be adjusted to be the same.
예를 들면, 기재층(105)의 저면에 인장 스트레스가 인가되는 경우, 하부 도전층(110) 및 상부 도전층(130)에는 압축 스트레스가 인가될 수 있다. 이에 따라, 스트레스가 상쇄되는 중립면(Neutral Plane)이 도전층들(110, 130)에 인접하도록 용이하게 생성될 수 있다. 따라서, 도전층들(110, 130)에 대한 인가되는 스트레스가 완화되어 벤딩에 의한 전극 크랙을 감소 또는 방지할 수 있다.For example, when tensile stress is applied to the lower surface of the substrate layer 105 , compressive stress may be applied to the lower conductive layer 110 and the upper conductive layer 130 . Accordingly, a neutral plane where stress is offset can be easily created adjacent to the conductive layers 110 and 130 . Accordingly, stress applied to the conductive layers 110 and 130 is alleviated, and electrode cracks caused by bending can be reduced or prevented.
상술한 바와 같이, 하부 도전층(110)의 두께는 상부 도전층(130)의 두께보다 클 수 있다. 예를 들면, 제1 하부 도전 라인(112)의 두께는 제1 상부 도전 라인(132)의 두께보다 클 수 있다. 예시적인 실시예들에 따르면, 하부 도전층(110)은 제1 씨드층(110b)을 사용한 도금 공정을 통해 형성된 제1 금속층(110c)을 포함하며, 하부 도전층(110)의 두께를 효과적으로 증가시킬 수 있다.As described above, the thickness of the lower conductive layer 110 may be greater than that of the upper conductive layer 130 . For example, the thickness of the first lower conductive line 112 may be greater than that of the first upper conductive line 132 . According to example embodiments, the lower conductive layer 110 includes a first metal layer 110c formed through a plating process using the first seed layer 110b, and the thickness of the lower conductive layer 110 is effectively increased. can make it
도 9를 참조로 후술하는 바와 같이, 제1 상부 도전 라인(132)은 제1 방향(예를 들면, 행 방향 또는 너비 방향)으로 연장하며 폴딩 축과 교차할 수 있다. 예를 들면, 제1 상부 도전 라인(132)은 상기 폴딩 축과 수직할 수 있다. 제1 하부 도전 라인(112)은 제2 방향(열 방향 또는 길이 방향)으로 연장하며 실질적으로 상기 폴딩 축과 평행할 수 있다.As will be described with reference to FIG. 9 , the first upper conductive line 132 may extend in a first direction (eg, a row direction or a width direction) and intersect the folding axis. For example, the first upper conductive line 132 may be perpendicular to the folding axis. The first lower conductive line 112 extends in a second direction (a column direction or a longitudinal direction) and may be substantially parallel to the folding axis.
예시적인 실시예들에 따르면, 상기 폴딩 축과 교차함에 따라 폴딩 스트레스가 쉽게 전달되는 제1 상부 도전 라인(132)의 두께를 감소시켜 도전 라인 내부에서의 크랙 방지를 감소 또는 억제할 수 있다. According to example embodiments, crack prevention inside the conductive line may be reduced or suppressed by reducing the thickness of the first upper conductive line 132 , to which folding stress is easily transmitted as it intersects the folding axis.
상기 폴딩 축과 평행하여 벤딩 스트레스로부터 상대적으로 자유로운 제1 하부 도전 라인(112)은 큰 두께로 형성함에 따라, 도전 코일을 통한 전류 통로를 확장시켜 충분한 전자기 유도 효과를 구현할 수 있다.As the first lower conductive line 112 that is parallel to the folding axis and relatively free from bending stress is formed with a large thickness, a sufficient electromagnetic induction effect can be implemented by expanding a current path through the conductive coil.
일 실시예에 있어서, 제2 하부 도전 라인(114) 역시 제2 상부 도전 라인(134) 보다 큰 두께를 가질 수 있다.In one embodiment, the second lower conductive line 114 may also have a greater thickness than the second upper conductive line 134 .
도 9는 예시적인 실시예들에 따른 디지타이저를 나타내는 개략적인 평면도이다. 설명의 편의를 위해, 도 9에서는 도전 코일의 상세 구조/구성의 도시는 생략되었다.9 is a schematic plan view illustrating a digitizer according to example embodiments. For convenience of explanation, illustration of the detailed structure/configuration of the conductive coil is omitted in FIG. 9 .
도 9를 참조하면, 기재층(105)의 상면 상에 복수의 제1 도전 코일들(50) 및 제2 도전 코일들(70)이 배열될 수 있다.Referring to FIG. 9 , a plurality of first conductive coils 50 and second conductive coils 70 may be arranged on the upper surface of the base layer 105 .
제1 도전 코일(50)은 상기 제1 방향 혹은 행 방향으로 연장할 수 있다. 복수의 제1 도전 코일들(50)은 상기 제2 방향 또는 열 방향을 따라 배열될 수 있다.The first conductive coil 50 may extend in the first direction or row direction. A plurality of first conductive coils 50 may be arranged along the second direction or column direction.
예를 들면, n개의 제1 도전 코일들(50-1 내지 50-n)이 순차적으로 상기 제2 방향을 따라 배열될 수 있다(n은 자연수). 일부 실시예들에 있어서, 이웃하는 제1 도전 코일들(50-1 내지 50-n)은 상기 제2 방향을 따라 평면 방향에서 서로 부분적으로 중첩되며 순차적으로 배열될 수 있다.For example, n first conductive coils 50-1 to 50-n may be sequentially arranged along the second direction (n is a natural number). In some embodiments, the neighboring first conductive coils 50-1 to 50-n may be sequentially arranged while partially overlapping each other in a planar direction along the second direction.
제2 도전 코일(70)은 상기 제2 방향 혹은 열 방향으로 연장할 수 있다. 복수의 제2 도전 코일들(70)은 상기 제1 방향 또는 행 방향을 따라 배열될 수 있다.The second conductive coil 70 may extend in the second direction or column direction. A plurality of second conductive coils 70 may be arranged along the first direction or row direction.
예를 들면, m개의 제2 도전 코일들(70-1 내지 70-m)이 순차적으로 상기 제1 방향을 따라 배열될 수 있다. 일부 실시예들에 있어서, 이웃하는 제2 도전 코일들(70-1 내지 70-m)은 상기 제1 방향을 따라 평면 방향에서 서로 부분적으로 중첩되며 순차적으로 배열될 수 있다.For example, m second conductive coils 70-1 to 70-m may be sequentially arranged along the first direction. In some embodiments, the neighboring second conductive coils 70-1 to 70-m may be sequentially arranged while partially overlapping each other in a planar direction along the first direction.
기재층(105)의 중앙부에는 폴딩 영역(BA)이 포함될 수 있다. 폴딩 영역(BA) 내에는 상기 제2 방향으로 연장하는 폴딩 축(80)이 위치할 수 있다. 예시적인 실시예들에 따른 디지타이저(100)는 폴딩 축(80) 주변으로 굴곡되거나 접힐 수 있다.A folding area BA may be included in the center of the base layer 105 . A folding shaft 80 extending in the second direction may be located in the folding area BA. The digitizer 100 according to example embodiments may be bent or folded around a folding axis 80 .
상술한 바와 같이, 폴딩 축(80)과 교차하는 제1 상부 도전 라인(132) 또는 제2 상부 도전 라인(134)의 두께는 상대적으로 작을 수 있다. 따라서, 벤딩 스트레스가 직접적으로 인가되는 상부 도전층(130)의 크랙을 방지하며 유연성을 증가시킬 수 있다. As described above, the thickness of the first upper conductive line 132 or the second upper conductive line 134 crossing the folding axis 80 may be relatively small. Accordingly, cracking of the upper conductive layer 130 to which bending stress is directly applied may be prevented and flexibility may be increased.
폴딩 축(80)과 평행하며 벤딩 스트레스가 상대적으로 작은 제1 하부 도전 라인(112) 및 제2 하부 도전 라인(114)의 두께는 증가시켜, 저항을 감소시키고 도전 코일을 통한 자기장 생성 효율을 향상시킬 수 있다.The thicknesses of the first lower conductive line 112 and the second lower conductive line 114, which are parallel to the folding axis 80 and have relatively low bending stress, are increased to reduce resistance and improve magnetic field generation efficiency through the conductive coil. can make it
도 10은 비교예에 따른 디지타이저를 나타내는 개략적인 단면도이다. 10 is a schematic cross-sectional view showing a digitizer according to a comparative example.
도 10을 참조하면, 비교예의 디지타이저의 도전층(110, 130)은 연성동박적층판(FCCL)에 포함된 금속층(예를 들면, 구리 층)으로부터 형성될 수 있다. 이에 따라, 예를 들면 폴리이미드를 포함하는 기재층(105)의 상면 및 저면 상에 각각 상부 도전층(130) 및 하부 도전층(110)이 형성될 수 있다.Referring to FIG. 10 , the conductive layers 110 and 130 of the digitizer of the comparative example may be formed from a metal layer (eg, a copper layer) included in a flexible copper clad laminate (FCCL). Accordingly, an upper conductive layer 130 and a lower conductive layer 110 may be formed on the upper and lower surfaces of the base layer 105 including, for example, polyimide, respectively.
비교예의 경우, 상부 폴리이미드 기판(154) 상에 형성된 동박으로부터 상부 도전층(130)을 형성하고, 하부 폴리이미드 기판(152) 상에 형성된 동박으로부터 하부 도전층(110)을 형성한다. 이후, 기재층(105)을 사이에 두고 상부 폴리이미드 기판(154) 및 하부 폴리이미드 기판을 합지한다. 하부 도전층(110) 및 상부 도전층(130)을 서로 연결시키기 위해 기재층(105)에 비아 홀을 형성하고, 상기 비아 홀 내에 비아 구조물(160)이 형성된다.In the comparative example, the upper conductive layer 130 is formed from the copper foil formed on the upper polyimide substrate 154, and the lower conductive layer 110 is formed from the copper foil formed on the lower polyimide substrate 152. Thereafter, the upper polyimide substrate 154 and the lower polyimide substrate are laminated with the substrate layer 105 interposed therebetween. A via hole is formed in the substrate layer 105 to connect the lower conductive layer 110 and the upper conductive layer 130 to each other, and the via structure 160 is formed in the via hole.
상술한 비교예에서는, 합지 공정 및 비아 형성 공정이 포함되어 공정 수가 증가되며, 소정의 위치에 형성된 비아 구조물(160)에 상부 및 하부 도전층들을 매칭시키기 위한 정렬 공정이 추가된다.In the comparative example described above, the number of processes is increased because the laminating process and the via formation process are included, and an alignment process for matching the upper and lower conductive layers to the via structure 160 formed at a predetermined position is added.
그러나, 예시적인 실시예들에 따르면 기재층(105)의 상면으로부터 순차적으로 하부 도전층(110) 및 상부 도전층(130)이 형성되고, 상부 도전층(130) 형성과 함께 콘택들(135, 137)이 형성될 수 있다. 따라서, 합지 공정 및 비아 형성 공정이 생략되어 공정 신뢰성이 증진될 수 있다.However, according to exemplary embodiments, the lower conductive layer 110 and the upper conductive layer 130 are sequentially formed from the upper surface of the base layer 105, and the contacts 135, 137) can be formed. Accordingly, process reliability may be improved by omitting the lamination process and the via formation process.
또한, 도금 공정 및/또는 증착 공정 후, 포토 리소그래피 공정을 통해 도전 라인들이 형성되므로 하부 도전층(110) 및 상부 도전층(130)을 각각 원하는 두께 및 적층 구조로 용이하게 형성할 수 있다.In addition, since the conductive lines are formed through a photolithography process after the plating process and/or the deposition process, the lower conductive layer 110 and the upper conductive layer 130 can be easily formed to a desired thickness and stacked structure, respectively.
비교예의 디지타이저에서는 기재층(105)의 양면에 도전층이 형성된다. 이에 따라, 예를 들면 인-폴딩 방향으로 폴딩되는 경우 하부 도전층(110)에는 압축 스트레스가 인가되며, 상부 도전층(130)에는 인장 스트레스가 인가될 수 있다. 이에 따라, 하부 도전층(110) 및 상부 도전층(130)의 전기적 연결이 손상될 수 있으며, 전극 크랙 현상이 쉽게 발생할 수 있다.In the digitizer of the comparative example, conductive layers are formed on both sides of the substrate layer 105 . Accordingly, for example, when folding in the in-folding direction, compressive stress may be applied to the lower conductive layer 110 and tensile stress may be applied to the upper conductive layer 130 . Accordingly, the electrical connection between the lower conductive layer 110 and the upper conductive layer 130 may be damaged, and an electrode crack phenomenon may easily occur.
그러나, 상술한 예시적인 실시예들에 따르면, 기재층(105)의 상면 위로 하부 도전층(110) 및 상부 도전층(130)이 순차적으로 적층되므로 벤딩 시 발생하는 스트레스 방향이 동일하게 조절될 수 있다. 따라서, 상술한 바와 같이 중립면 생성이 촉진되어 가혹한 벤딩/폴딩 시 발생하는 전극 크랙, 분리 현상을 완화할 수 있다. 또한, 기재층(105)의 일 면 위로 도전층들 및 절연층이 적층되어 박형의 디지타이저를 수득할 수 있다.However, according to the above-described exemplary embodiments, since the lower conductive layer 110 and the upper conductive layer 130 are sequentially stacked on the upper surface of the base layer 105, the direction of stress generated during bending can be equally adjusted. there is. Therefore, as described above, generation of the neutral plane is promoted, and electrode cracks and separation phenomena generated during severe bending/folding can be alleviated. In addition, a thin digitizer may be obtained by stacking conductive layers and an insulating layer on one surface of the base layer 105 .
도 11은 예시적인 실시예들에 따른 화상 표시 장치를 나타내는 개략적인 단면도이다.11 is a schematic cross-sectional view illustrating an image display device according to example embodiments.
도 11을 참조하면, 화상 표시 장치는 표시 패널(360), 터치 센서(200) 및 상술한 예시적인 실시예들에 따른 디지타이저(100)를 포함할 수 있다.Referring to FIG. 11 , an image display device may include a display panel 360, a touch sensor 200, and a digitizer 100 according to the above-described exemplary embodiments.
디지타이저(100)는 표시 패널(360) 아래에 배치될 수 있다. 예를 들면, 디지타이저(100)는 표시 패널(360) 및 리어 커버(rear cover)(380) 사이에 배치될 수 있다.The digitizer 100 may be disposed below the display panel 360 . For example, the digitizer 100 may be disposed between the display panel 360 and the rear cover 380 .
디지타이저(100)는 전자기 유도 현상을 이용한 자기장 생성 효율을 위해 상대적으로 두꺼운 도전 라인들을 포함하며, 복수의 도전 코일들을 포함할 수 있다. 따라서, 디지타이저(100)는 화상 표시 장치의 사용자에게 시인되지 않도록 표시 패널(360) 아래에 배치될 수 있다.The digitizer 100 may include relatively thick conductive lines for magnetic field generation efficiency using electromagnetic induction, and may include a plurality of conductive coils. Accordingly, the digitizer 100 may be disposed below the display panel 360 so as not to be visually recognized by a user of the image display device.
상술한 바와 같이, 예시적인 실시예들에 따른 디지타이저(100) 구조를 활용하여 자기장 세기를 충분히 증가시켜 예를 들면, 화상 표시 장치의 윈도우 기판(230)에 접촉하는 입력 펜으로의 에너지 전달을 효율적으로 증진시킬 수 있다.As described above, by sufficiently increasing the strength of the magnetic field by utilizing the structure of the digitizer 100 according to the exemplary embodiments, for example, the energy transfer to the input pen contacting the window substrate 230 of the image display device is efficiently performed. can be enhanced by
예시적인 실시예들에 따르면, 디지타이저(100)는 화상 표시 장치의 배면부, 또는 표시 패널(360) 아래에 배치될 수 있다. 따라서, 디지타이저(100)에 포함된 도전 라인들은 사용자에게 시인되지 않을 수 있다. 이에 따라, 디지타이저(100)에 포함된 도전 라인들 각각은 투과율 향상을 위해 메쉬 구조를 채용하지 않고, 상술한 금속을 포함하는 속이 찬(solid) 라인으로 형성될 수 있다.According to example embodiments, the digitizer 100 may be disposed on the rear surface of the image display device or below the display panel 360 . Accordingly, the conductive lines included in the digitizer 100 may not be visually recognized by the user. Accordingly, each of the conductive lines included in the digitizer 100 may be formed as a solid line including the metal described above without employing a mesh structure to improve transmittance.
따라서, 충분한 전류 통로가 상기 도전 라인에 의해 확보되어 전자기 유도 효율을 증진할 수 있다.Accordingly, a sufficient current path can be secured by the conductive line to improve electromagnetic induction efficiency.
표시 패널(360)은 패널 기판(300) 상에 배치된 화소 전극(310), 화소 정의막(320), 표시층(330), 대향 전극(340) 및 인캡슐레이션 층(350)을 포함할 수 있다.The display panel 360 may include a pixel electrode 310, a pixel defining layer 320, a display layer 330, a counter electrode 340, and an encapsulation layer 350 disposed on a panel substrate 300. can
패널 기판(300) 상에는 박막 트랜지스터(TFT)를 포함하는 화소 회로가 형성되며, 상기 화소 회로를 덮는 절연막이 형성될 수 있다. 화소 전극(310)은 상기 절연막 상에서 예를 들면 TFT의 드레인 전극과 전기적으로 연결될 수 있다.A pixel circuit including a thin film transistor (TFT) may be formed on the panel substrate 300, and an insulating film covering the pixel circuit may be formed. The pixel electrode 310 may be electrically connected to, for example, a drain electrode of a TFT on the insulating layer.
화소 정의막(320)은 상기 절연막 상에 형성되어 화소 전극(310)을 노출시켜 화소 영역을 정의할 수 있다. 화소 전극(310) 상에는 표시층(330)이 형성되며, 표시층(330)은 예를 들면, 액정층 또는 유기 발광층을 포함할 수 있다.The pixel defining layer 320 may be formed on the insulating layer to expose the pixel electrode 310 to define a pixel area. A display layer 330 is formed on the pixel electrode 310 , and the display layer 330 may include, for example, a liquid crystal layer or an organic emission layer.
화소 정의막(320) 및 표시층(330) 상에는 대향 전극(340)이 배치될 수 있다. 대향 전극(340)은 예를 들면, 화상 표시 장치의 공통 전극 또는 캐소드로 제공될 수 있다. 대향 전극(340) 상에 표시 패널(360) 보호를 위한 인캡슐레이션 층(350)이 적층될 수 있다.A counter electrode 340 may be disposed on the pixel defining layer 320 and the display layer 330 . The counter electrode 340 may be provided as, for example, a common electrode or cathode of an image display device. An encapsulation layer 350 for protecting the display panel 360 may be stacked on the opposite electrode 340 .
터치 센서(200)는 표시 패널(360) 상에 적층되어 윈도우 기판(230)을 향해 배치될 수 있다. 터치 센서(200)는 윈도우 기판(230) 표면을 통해 입력된 사용자의 터치에 의해 정전 용량을 생성시킬 수 있다. 이에 따라, 터치 센서(200)는 사용자에게 시인되지 않도록 디지타이저(100)에 포함된 도전층보다 작은 두께의 센싱 전극 또는 센싱 채널들을 포함할 수 있다. 예를 들면, 상기 센싱 전극 또는 센싱 채널의 두께는 1 ㎛ 미만, 또는 0.5㎛ 이하 일 수 있다.The touch sensor 200 may be stacked on the display panel 360 and disposed toward the window substrate 230 . The touch sensor 200 may generate capacitance by a user's touch input through the surface of the window substrate 230 . Accordingly, the touch sensor 200 may include sensing electrodes or sensing channels having a thickness smaller than that of the conductive layer included in the digitizer 100 so as not to be recognized by a user. For example, the thickness of the sensing electrode or the sensing channel may be less than 1 μm or less than 0.5 μm.
상기 센싱 전극 또는 상기 센싱 채널들은 각각 하나의 단일 층 내에 독립적으로 배치되어 인접하는 센싱 전극 또는 센싱 채널과 상호 작용하여 정전 용량을 생성시킬 수 있다. Each of the sensing electrodes or the sensing channels may be independently disposed in one single layer to generate capacitance by interacting with adjacent sensing electrodes or sensing channels.
터치 센서(200)는 점접착층(260)을 통해 표시 패널(360)과 결합될 수 있다.The touch sensor 200 may be coupled to the display panel 360 through the adhesive layer 260 .
윈도우 기판(230)은 예를 들면 하드 코팅 필름, 박형 글래스를 포함하며, 일 실시예에 있어서, 윈도우 기판(230)의 일면의 주변부 상에 차광 패턴(235)이 형성될 수 있다. 차광 패턴(235)은 예를 들면 컬러 인쇄 패턴을 포함할 수 있다. 차광 패턴(235)에 의해 화상 표시 장치의 베젤부 혹은 비표시 영역이 정의될 수 있다.The window substrate 230 includes, for example, a hard coating film or thin glass, and in one embodiment, a light blocking pattern 235 may be formed on a peripheral portion of one surface of the window substrate 230 . The light blocking pattern 235 may include, for example, a color printed pattern. A bezel part or a non-display area of the image display device may be defined by the light blocking pattern 235 .
윈도우 기판(230) 및 터치 센서(200) 사이에는 편광층(210)이 배치될 수 있다. 편광층(210)은 코팅형 편광자 또는 편광판을 포함할 수 있다A polarization layer 210 may be disposed between the window substrate 230 and the touch sensor 200 . The polarization layer 210 may include a coated polarizer or polarizer.
편광층(210)은 윈도우 기판(230)의 상기 일면과 직접 접합되거나, 제1 점접착층(220)을 통해 부착될 수도 있다. 터치 센서(200)는 제2 점접착층(225)를 통해 편광층(210)과 결합될 수 있다.The polarization layer 210 may be directly bonded to the one surface of the window substrate 230 or attached through the first adhesive layer 220 . The touch sensor 200 may be coupled to the polarization layer 210 through the second adhesive layer 225 .
도 11에 도시된 바와 같이, 사용자의 시인측으로부터 윈도우 기판(230), 편광층(210) 및 터치 센서(200) 순으로 배치될 수 있다. 이 경우, 터치 센서(200)의 센싱 전극들이 편광층(210) 아래에 배치되므로 센싱 전극의 시인 현상을 보다 효과적으로 방지할 수 있다. As shown in FIG. 11 , the window substrate 230 , the polarization layer 210 , and the touch sensor 200 may be disposed in order from the user's viewing side. In this case, since the sensing electrodes of the touch sensor 200 are disposed under the polarization layer 210 , visibility of the sensing electrodes may be more effectively prevented.
일 실시예에 있어서, 터치 센서(200)는 윈도우 기판(230) 또는 편광층(210) 상에 직접 전사될 수도 있다. 일 실시예에 있어서, 사용자의 시인측으로부터 윈도우 기판(230), 터치 센서(200) 및 편광층(210) 순으로 배치될 수도 있다.In one embodiment, the touch sensor 200 may be directly transferred onto the window substrate 230 or the polarization layer 210 . In one embodiment, the window substrate 230, the touch sensor 200, and the polarization layer 210 may be arranged sequentially from the user's viewing side.
50: 제1 도전 코일
70: 제2 도전 코일
100: 디지타이저
105: 기재층
110: 하부 도전층
110a: 제1 도전성 산화물층
110b: 제1 씨드층
110c: 제1 금속층
110d: 제1 캡핑층
112: 제1 하부 도전 라인
114: 제2 하부 도전 라인
120: 층간 절연층
130: 상부 도전층
130a: 제2 도전성 산화물층
130b: 제2 씨드층
130c: 제2 금속층
130d: 제2 캡핑층
132: 제1 상부 도전 라인
134: 제2 상부 도전 라인
135: 제1 콘택
137: 제2 콘택
140: 패시베이션 층50: first conductive coil 70: second conductive coil
100: digitizer 105: substrate layer
110: lower conductive layer 110a: first conductive oxide layer
110b: first seed layer 110c: first metal layer
110d: first capping layer 112: first lower conductive line
114: second lower conductive line 120: interlayer insulating layer
130: upper conductive layer 130a: second conductive oxide layer
130b: second seed layer 130c: second metal layer
130d: second capping layer 132: first upper conductive line
134: second upper conductive line 135: first contact
137: second contact 140: passivation layer
Claims (18)
상기 기재층의 상면으로부터 순차적으로 적층된 제1 도전성 산화물층, 제1 씨드 층, 제1 금속층 및 제1 캡핑층을 포함하는 하부 도전층;
상기 기재층의 상기 상면 상에 형성되어 상기 하부 도전층을 덮는 층간 절연층; 및
상기 층간 절연층 상에 배치되며 상기 하부 도전층과 전기적으로 연결되는 상부 도전층을 포함하는, 디지타이저.base layer;
a lower conductive layer including a first conductive oxide layer, a first seed layer, a first metal layer, and a first capping layer sequentially stacked from the upper surface of the base layer;
an interlayer insulating layer formed on the upper surface of the substrate layer and covering the lower conductive layer; and
A digitizer comprising an upper conductive layer disposed on the interlayer insulating layer and electrically connected to the lower conductive layer.
상기 상부 도전층은 상기 기재층의 상기 상면에 평행하며 상기 제2 방향과 수직한 제1 방향으로 연장하는 복수의 제1 상부 도전 라인들 및 복수의 제2 상부 도전 라인들을 포함하는, 디지타이저.The method according to claim 1, wherein the lower conductive layer includes a plurality of first lower conductive lines and a plurality of second lower conductive lines extending in a second direction parallel to the upper surface of the base layer,
The upper conductive layer includes a plurality of first upper conductive lines and a plurality of second upper conductive lines extending in a first direction parallel to the upper surface of the base layer and perpendicular to the second direction, digitizer.
상기 제1 상부 도전 라인들 및 상기 제2 하부 도전 라인들을 전기적으로 연결시키며 제1 도전 코일을 형성하는 제1 콘택들; 및
상기 제1 하부 도전 라인들 및 상기 제2 상부 도전 라인들을 전기적으로 연결시키며 제2 도전 코일을 형성하는 제2 콘택들을 포함하는, 디지타이저.The method of claim 11,
first contacts electrically connecting the first upper conductive lines and the second lower conductive lines and forming a first conductive coil; and
and second contacts electrically connecting the first lower conductive lines and the second upper conductive lines and forming a second conductive coil.
상기 제1 도전 코일은 상기 제1 방향으로 연장하며, 상기 제2 방향을 따라 복수의 상기 제1 도전 코일들이 배열되고,
상기 제2 도전 코일은 상기 제2 방향으로 연장하며, 상기 제1 방향을 따라 복수의 상기 제2 도전 코일들이 배열되는, 디지타이저.The method of claim 12,
The first conductive coil extends in the first direction, and a plurality of first conductive coils are arranged along the second direction;
The second conductive coil extends in the second direction, and a plurality of second conductive coils are arranged along the first direction.
상기 폴딩 영역의 폴딩 축은 상기 제1 상부 도전 라인과 교차하며, 상기 제1 하부 도전 라인과 평행한, 디지타이저.The method according to claim 11, wherein the base layer includes a folding region,
A folding axis of the folding region intersects the first upper conductive line and is parallel to the first lower conductive line.
상기 표시 패널 아래에 배치된 청구항 1에 따른 디지타이저를 포함하는, 화상 표시 장치.display panel; and
An image display device comprising the digitizer according to claim 1 disposed below the display panel.
상기 터치 센서는 상기 윈도우 기판 및 상기 표시 패널 사이에 배치되며, 상기 디지타이저는 상기 표시 패널 및 상기 리어 커버 사이에 배치된, 화상 표시 장치.The method according to claim 17, further comprising a rear cover and a window substrate,
The touch sensor is disposed between the window substrate and the display panel, and the digitizer is disposed between the display panel and the rear cover.
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