KR20230125389A - 강유전체 기반 메모리 소자 및 그 제조 방법 - Google Patents
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Abstract
강유전체 기반 메모리 소자 및 그 제조 방법이 개시된다. 일 실시예에 따르면 강유전체 기반 메모리 소자는, 강유전체층의 커패시턴스가 게이트 절연막의 커패시턴스보다 작도록 조절되는 구조 및/또는 강유전체층에 인가되는 전기장이 게이트 절연막에 인가되는 전기장보다 크도록 조절되는 구조를 포함할 수 있다.
Description
아래의 실시예들은 강유전체 기반 메모리 소자 및 그 제조 방법에 관한 것으로, 강유전체층의 커패시턴스가 게이트 절연막의 커패시턴스보다 작도록 조절되는 구조 또는 강유전체층에 인가되는 전기장이 게이트 절연막에 인가되는 전기장보다 크도록 조절되는 구조를 갖는 메모리 소자에 대한 것이다.
많은 전자 장치 및 시스템에는 정보를 저장 및 감지하는 기능을 구현하기 위하여, 고속 및 대용량 데이터 저장을 가능하게 하는 DRAM, ROM, 강유전체 기반 메모리 소자 및 MRAM 등의 다양한 메모리 소자가 사용되고 있다.
이 중 강유전체 기반 메모리 소자는 커패시터의 형태인 FeRAM 또는 트랜지스터의 형태인 FeFET로 나뉘며, 분극 가능한 물질(Polarizable material)로 형성되는 분극 물질층(Polarizable material layer)인 강유전체층에서의 분극 상태로 정보를 저장하는 바 분극 물질을 이용한 메모리 소자로 명명될 수 있다. 보다 상세하게, 분극 물질을 이용한 메모리 소자는 커패시터의 형태인 FeRAM의 유전체 또는 트랜지스터의 형태인 FeFET의 게이트 산화물을 대체하는 저장 구성요소로 강유전체층을 사용하며, 트랜지스터 게이트와 채널 영역 사이의 전압을 통해 전기장을 적용하여 스위칭 동작을 발생시킬 수 있다.
그러나 이와 같은 기존의 강유전체 기반 메모리 소자는, 채널 영역의 상부에 형성되는 게이트 절연막, 게이트 절연막의 상부에 형성되는 하부 전극, 하부 전극의 상부에 형성되는 강유전체층을 포함하는 구조를 갖기 때문에, 게이트 절연막과 강유전체층의 면적이 동일하여 게이트 절연막에 인가되는 전압이 급격히 증가하는 문제점을 가질 수 있다.
이에, 강유전체층의 면적만을 감소시킨 구조가 제안되었으나, 이러한 경우 메모리 소자의 스케일링이 강유전체층의 면적을 최소화할 수 있는 수준으로 제한되는 문제점이 야기될 수 있다.
따라서, 상기 문제점들을 해결하기 위한 기술이 제안될 필요가 있다.
일 실시예들은 강유전체층의 유효 면적을 감소시키고 게이트 절연막의 유효 면적을 증가시킴으로써, 집적도를 개선하는 동시에 메모리 소자의 동작 속도, 내구성 및 신뢰성을 개선하는 강유전체 기반 메모리 소자 및 그 제조 방법을 제안하고자 한다.
보다 상세하게, 일 실시예들은, 강유전체층의 커패시턴스가 게이트 절연막의 커패시턴스보다 작은 조건을 만족시키는 구조 또는 강유전체층에 인가되는 전기장이 게이트 절연막에 인가되는 전기장보다 큰 조건을 만족시키는 구조를 갖는 강유전체 기반 메모리 소자 및 그 제조 방법을 제안하고자 한다.
다만, 본 발명이 해결하고자 하는 기술적 과제들은 상기 과제로 한정되는 것이 아니며, 본 발명의 기술적 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있다.
일 실시예에 따르면, 강유전체 기반 메모리 소자는, 기판의 상부에 형성되는 하부 전극; 상기 하부 전극의 적어도 일부분을 수직 방향으로 관통하며 연장 형성되는 수직 채널 영역; 상기 수직 채널 영역과 상기 하부 전극의 적어도 일부분 사이에 개재되는 게이트 절연막; 상기 하부 전극의 상부에 형성되는 강유전체층; 및 상기 강유전체층의 상부에 형성되는 상부 전극을 포함할 수 있다.
일 측에 따르면, 상기 게이트 절연막의 면적은, 상기 강유전체층의 커패시턴스가 상기 게이트 절연막의 커패시턴스보다 작도록 조절되는 것을 특징으로 할 수 있다.
다른 일 측에 따르면, 상기 게이트 절연막의 면적은, 상기 게이트 절연막의 커패시턴스가 상기 게이트 절연막이 상기 하부 전극의 적어도 일부분과 맞닿는 면적에 비례하는 특성에 기초하여, 기 설정된 값 이상으로 크게 조절되는 것을 특징으로 할 수 있다.
또 다른 일 측에 따르면, 상기 게이트 절연막의 면적은, 상기 강유전체층에 인가되는 전기장이 상기 게이트 절연막에 인가되는 전기장보다 크도록 조절되는 것을 특징으로 할 수 있다.
또 다른 일 측에 따르면, 상기 게이트 절연막의 면적은, 상기 게이트 절연막에 인가되는 전기장이 상기 게이트 절연막이 상기 하부 전극의 적어도 일부분과 맞닿는 면적에 반비례하는 특성에 기초하여, 기 설정된 값 이상으로 크게 조절되는 것을 특징으로 할 수 있다.
또 다른 일 측에 따르면, 상기 게이트 절연막의 면적은, 상기 수직 채널 영역이 상기 하부 전극의 적어도 일부분을 수직 방향으로 관통하며 연장 형성되는 면적에 의해 결정되는 것을 특징으로 할 수 있다.
또 다른 일 측에 따르면, 상기 강유전체층은, 분극 현상에 의한 전압 변화로 데이터 값을 나타내도록 사방정계(orthorhombic) 결정 구조를 갖는 HfOx, Al, Zr 또는 Si 중 적어도 어느 하나의 물질이 도핑된 HfOx, PZT(Pb(Zr, Ti)O3), PTO(PbTiO3), SBT(SrBi2Ti2O3), BLT(Bi(La, Ti)O3), PLZT(Pb(La, Zr)TiO3), BST(Bi(Sr, Ti)O3), 티탄산바륨(barium titanate, BaTiO3), P(VDF-TrFE), PVDF, AlOx, ZnOx, TiOx, TaOx 또는 InOx 중 적어도 어느 하나로 형성되는 것을 특징으로 할 수 있다.
일 실시예에 따르면, 강유전체 기반 메모리 소자의 제조 방법은, 기판 중 일부분을 식각하여 수직 채널 영역을 수직 방향으로 연장 형성하는 단계; 상기 수직 채널 영역의 측면을 감싸도록 게이트 절연막을 형성하는 단계; 상기 게이트 절연막을 감싸도록 하부 전극의 적어도 일부분을 형성하는 단계; 상기 하부 전극의 상부에 강유전체층을 형성하는 단계; 및 상기 강유전체층의 상부에 상부 전극을 형성하는 단계를 포함할 수 있다.
일 측에 따르면, 상기 게이트 절연막을 형성하는 단계는, 상기 강유전체층의 커패시턴스가 상기 게이트 절연막의 커패시턴스보다 작도록 상기 게이트 절연막의 면적을 조절하는 단계를 포함하는 것을 특징으로 할 수 있다.
다른 일 측에 따르면, 상기 게이트 절연막을 형성하는 단계는, 상기 강유전체층에 인가되는 전기장이 상기 게이트 절연막에 인가되는 전기장보다 크도록 상기 게이트 절연막의 면적을 조절하는 단계를 포함하는 것을 특징으로 할 수 있다.
또 상기 게이트 절연막의 면적은, 상기 수직 채널 영역이 상기 하부 전극의 적어도 일부분을 수직 방향으로 관통하며 연장 형성되는 면적에 의해 결정되는 것을 특징으로 할 수 있다.
일 실시예들은 강유전체층의 유효 면적을 감소시키고 게이트 절연막의 유효 면적을 증가시킨 구조의 강유전체 기반 메모리 소자 및 그 제조 방법을 제안함으로써, 집적도를 개선하는 동시에 메모리 소자의 동작 속도, 내구성 및 신뢰성을 개선하는 기술적 효과를 도모할 수 있다.
보다 상세하게, 일 실시예들은, 강유전체층의 커패시턴스가 게이트 절연막의 커패시턴스보다 작은 조건을 만족시키는 구조 또는 강유전체층에 인가되는 전기장이 게이트 절연막에 인가되는 전기장보다 큰 조건을 만족시키는 구조를 갖는 강유전체 기반 메모리 소자 및 그 제조 방법을 제안할 수 있다.
다만, 본 발명의 효과는 상기 효과들로 한정되는 것이 아니며, 본 발명의 기술적 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있다.
도 1은 일 실시예에 따른 강유전체 기반 메모리 소자를 도시한 측면 단면도이다.
도 2a 내지 2b는 일 실시예에 따른 강유전체 기반 메모리 소자에서 구조가 변경되는 조건들을 설명하기 위한 도면이다.
도 3은 일 실시예에 따른 강유전체 기반 메모리 소자의 제조 방법을 도시한 플로우 차트이다.
도 4a 내지 4p는 도 3에 도시된 제조 방법을 설명하기 위해 강유전체 기반 메모리 소자를 도시한 평면도이다.
도 5a 내지 5p는 도 3에 도시된 제조 방법을 설명하기 위해 강유전체 기반 메모리 소자를 도시한 측면 단면도로서, 도 4a 내지 4p에 도시된 강유전체 기반 메모리 소자를 A-A'선에 따라 자른 단면에 해당된다.
도 2a 내지 2b는 일 실시예에 따른 강유전체 기반 메모리 소자에서 구조가 변경되는 조건들을 설명하기 위한 도면이다.
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도 5a 내지 5p는 도 3에 도시된 제조 방법을 설명하기 위해 강유전체 기반 메모리 소자를 도시한 측면 단면도로서, 도 4a 내지 4p에 도시된 강유전체 기반 메모리 소자를 A-A'선에 따라 자른 단면에 해당된다.
이하, 본 발명의 실시예를 첨부된 도면을 참조하여 상세하게 설명한다. 그러나 본 발명이 실시예들에 의해 제한되거나 한정되는 것은 아니다. 또한, 각 도면에 제시된 동일한 참조 부호는 동일한 부재를 나타낸다.
또한, 본 명세서에서 사용되는 용어(Terminology)들은 본 발명의 바람직한 실시예를 적절히 표현하기 위해 사용된 용어들로서, 이는 시청자, 운용자의 의도 또는 본 발명이 속하는 분야의 관례 등에 따라 달라질 수 있다. 따라서, 본 용어들에 대한 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다. 예컨대, 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 또한, 본 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. 또한, 본 명세서에서 제1, 제2 등의 용어가 다양한 영역, 방향, 형상 등을 기술하기 위해서 사용되었지만, 이들 영역, 방향, 형상이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역, 방향 또는 형상을 다른 영역, 방향 또는 형상과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시예에서 제1 부분으로 언급된 부분이 다른 실시예에서는 제2 부분으로 언급될 수도 있다.
또한, 본 발명의 다양한 실시 예는 서로 다르지만 상호 배타적일 필요는 없음이 이해되어야 한다. 예를 들어, 여기에 기재되어 있는 특정 형상, 구조 및 특성은 일 실시예에 관련하여 본 발명의 기술적 사상 및 범위를 벗어나지 않으면서 다른 실시 예로 구현될 수 있다. 또한, 제시된 각각의 실시예 범주에서 개별 구성요소의 위치, 배치, 또는 구성은 본 발명의 기술적 사상 및 범위를 벗어나지 않으면서 변경될 수 있음이 이해되어야 한다.
도 1은 일 실시예에 따른 강유전체 기반 메모리 소자를 도시한 측면 단면도이고, 도 2a 내지 2b는 일 실시예에 따른 강유전체 기반 메모리 소자에서 구조가 변경되는 조건들을 설명하기 위한 도면이다.
도 1을 참조하면, 일 실시예에 따른 강유전체 기반 메모리 소자는, 하부 전극(BM; Bottom metal), 수직 채널 영역(VCH; Vertical Channel Region), 게이트 절연막(DE; Dielectric layer), 강유전체층(FE; Ferroelectric layer) 및 상부 전극(TM; Top metal)을 포함할 수 있다.
하부 전극(BM)은, 강유전체층(FE)에 대한 전극 역할을 담당하도록 기판(SUB) 상에 도전성 물질(예컨대, 도핑된 반도체(ex, 도핑된 실리콘 등), 금속(ex, W(텅스텐), Cu(구리), Al(알루미늄), Ti(티타늄), Ta(탄탈륨), Mo(몰리브덴), Ru(루테늄), Au(금) 등) 또는 도전성 금속질화물(ex, 질화티타늄, 질화탄탈늄 등) 등에서 선택된 적어도 하나를 포함하는 도전성 물질)로 형성될 수 있다. 그러나 하부 전극층(BM)은 이에 제한되거나 한정되지 않고, 설명된 금속 물질 이외에도 ALD로 형성 가능한 모든 금속 물질 중 적어도 하나를 포함할 수 있다.
여기서, 기판(SUB)은 실리콘 기판, 실리콘-게르마늄 기판, 게르마늄 기판 또는 단결정(Monocrystalline) 실리콘 기판에 성장된 단결정 에피택시얼 층(Epitaxial layer) 등의 반도체 기판일 수 있다. 이러한 기판(SUB)에는 도전형 불순물(예컨대, P형의 불순물 또는 N형의 불순물)이 도핑될 수 있다.
수직 채널 영역(VCH)은, 하부 전극(BM)의 적어도 일부분(BM-1)을 수직 방향으로 관통하며 수직 방향으로 연장 형성될 수 있다. 보다 상세하게, 수직 채널 영역(VCH)은 하부 전극(BM)의 적어도 일부분(BM-1)에 의해 감싸지며 나머지 부분(BM-2)이 포함하는 공간 내에 상단부가 위치하도록 기둥 형태로 형성될 수 있다.
나머지 부분(BM-2)이 포함하는 공간 내에 위치하는 수직 채널 영역(VCH)의 상단부는 제1 패시베이션층(PA1; Passivation)에 의해 둘러싸일 수 있다. 즉, 나머지 부분(BM-2)이 포함하는 공간 내에는 제1 패시베이션층(PA1)과 제1 패시베이션층(PA1)에 의해 둘러싸인 수직 채널 영역(VCH)의 상단부가 위치할 수 있다.
이 때, 수직 채널 영역(VCH)은 기판(SUB)을 형성하는 물질과 동일한 물질로 연장 형성될 수 있다. 예를 들어, 기판(SUB)의 일부분이 식각되고 남은 수직 기둥이 수직 채널 영역(VCH)으로 사용될 수 있다.
또한, 수직 채널 영역(VCH)의 양단에는 소스 영역(S) 및 드레인 영역(D)이 형성될 수 있다. 일례로, 소스 영역(S)은 수직 채널 영역(VCH)의 하단부에 형성될 수 있으며, 드레인 영역(D)은 수직 채널 영역(VCH)의 상단부에 형성될 수 있다.
드레인 영역(D)의 상부에는 비트 라인(BL)이 연결되도록 배치될 수 있다.
게이트 절연막(DE)은, 수직 채널 영역(VCH)과 하부 전극(BM)의 적어도 일부분(BM-1) 사이에 개재되도록 수직 채널 영역(VCH)의 외측면을 감싸고 하부 전극(BM)의 적어도 일부분(BM-1)의 내측면 공간에 접촉되는 형태로 형성될 수 있다. 일례로, 게이트 절연막(DE)은 산화 실리콘(Silicon ioxide)막, 질화막, 산화 알루미늄(Aluminum oxide)막, 산화 하프늄(Hafnium oxide)막, 실리콘이 도핑된 산화 하프늄(Si:HfO2)막, 알루미늄이 도핑된 산화 하프늄(Al:HfO2)막, 란타늄이 도핑된 산화 하프늄(La:HfO2)막, 이트륨이 도핑된 산화 하프늄(Y:HfO2)막, 스트론튬이 도핑된 산화하프늄(Sr:HfO2)막, 산질화 하프늄(Hafnium oxynitride)막, 산화 아연(Zinc oxide)막, 란타늄 산화(Lanthanum oxide)막, 및 하프늄 실리콘 산화(Hafnium silicon oxide)막, 하프늄 지르코늄 산화(Harfnium zirconium oxide)막, 타이타늄산 바륨(BaTiO3)막, 타이타늄산 납(PbTiO3)막,칼슘 티타네이트(CaTiO3)막, 칼륨니오베이트(KNbO3)막, 티탄산 지르콘산 연(PZT)막, SrBi2Ta2O9막 또는 비스무스 페라이트(BFO)막 중 적어도 하나의 물질로 수직 채널 영역(VCH)과 하부 전극(BM)의 적어도 일부분(BM-1) 사이에 개재되도록 형성될 수 있다.
강유전체층(FE)은, 하부 전극(BM)의 상부에 형성되어 데이터 저장 요소로 사용될 수 있다. 이를 위해, 강유전체층(FE)은 분극 현상에 의한 전압 변화로 데이터 값을 나타내도록 사방정계(orthorhombic) 결정 구조를 갖는 HfOx, Al, Zr 또는 Si 중 적어도 어느 하나의 물질이 도핑된 HfOx, PZT(Pb(Zr, Ti)O3), PTO(PbTiO3), SBT(SrBi2Ti2O3), BLT(Bi(La, Ti)O3), PLZT(Pb(La, Zr)TiO3), BST(Bi(Sr, Ti)O3), 티탄산바륨(barium titanate, BaTiO3), P(VDF-TrFE), PVDF, AlOx, ZnOx, TiOx, TaOx 또는 InOx 중 적어도 어느 하나로 형성될 수 있다. 그러나 강유전체층(FE)은 이에 제한되거나 한정되지 않고, 설명된 물질 이외에도 분극 현상이 발생되는 다양한 강유전성 물질로 형성될 수 있다.
상부 전극(TM)은, 강유전체층(FE)에 대한 전극 역할을 담당하도록 강유전체층(FE)의 상부에 도전성 물질(예컨대, 도핑된 반도체(ex, 도핑된 실리콘 등), 금속(ex, W(텅스텐), Cu(구리), Al(알루미늄), Ti(티타늄), Ta(탄탈륨), Mo(몰리브덴), Ru(루테늄), Au(금) 등) 또는 도전성 금속질화물(ex, 질화티타늄, 질화탄탈늄 등) 등에서 선택된 적어도 하나를 포함하는 도전성 물질)로 형성될 수 있다. 그러나 하부 전극층(BM)은 이에 제한되거나 한정되지 않고, 설명된 금속 물질 이외에도 ALD로 형성 가능한 모든 금속 물질 중 적어도 하나를 포함할 수 있다.
이러한 강유전체 기반 메모리 소자는, 강유전체층(FE)의 커패시턴스(CFE)가 게이트 절연막(DE)의 커패시턴스(CDE)보다 작은 조건(CFE<CDE)을 만족시키는 구조 또는 강유전체층(FE)에 인가되는 전기장(EFE)이 게이트 절연막(DE)에 인가되는 전기장(EDE)보다 큰 조건(EFE>EDE)을 만족시키는 구조를 가짐으로써, 강유전체층(FE)의 유효 면적을 감소시키는 동시에 게이트 절연막(DE)의 유효 면적을 증가시켜 집적도를 개선하는 동시에 메모리 소자의 동작 속도, 내구성 및 신뢰성을 개선하는 기술적 효과를 도모할 수 있다.
이와 관련하여 도 2a를 참조하면, 게이트 절연막(DE)의 커패시턴스(CDE) 및 강유전체층(FE)의 커패시턴스(CFE) 사이의 비율(CDE/CFE)은, 수직 채널 영역(VCH)의 면적(이하, 수직 채널 영역(VCH)의 면적은 수직 채널 영역(VCH)의 길이를 의미하는 것으로 설명되나 이에 제한되거나 한정되지는 않는다)에 비례하는 특성을 보인다.
여기서, 수직 채널 영역(VCH)의 면적은 수직 채널 영역(VCH)이 하부 전극(BM)의 적어도 일부분(BM-1)을 수직 방향으로 관통하며 연장 형성되는 면적에 해당되는 바, 게이트 절연막(DE)의 면적은 수직 채널 영역(VCH)의 면적에 의해 결정될 수 있다.
이에, 상기 특성은 게이트 절연막(DE)의 커패시턴스(CDE)가 게이트 절연막(DE)이 하부 전극(BM)의 적어도 일부분(BM-1)과 맞닿는 면적에 비례하는 특성으로 해석될 수 있다.
따라서, 게이트 절연막(DE)의 면적은 설명된 특성을 고려하여 기 설정된 값 이상으로 크게 조절됨으로써 강유전체층(FE)의 커패시턴스(CFE)가 게이트 절연막(DE)의 커패시턴스(CDE)보다 작은 조건(CFE<CDE)을 충족시킬 수 있다.
마찬가지로, 도 2b를 참조하면, 강유전체층(FE)에 인가되는 전기장(EFE)은 수직 채널 영역(VCH)의 면적에 비례하고 게이트 절연막(DE)에 인가되는 전기장(EDE)은 수직 채널 영역(VCH)의 면적에 반비례하는 특성을 보인다.
여기서, 수직 채널 영역(VCH)의 면적은 수직 채널 영역(VCH)이 하부 전극(BM)의 적어도 일부분(BM-1)을 수직 방향으로 관통하며 연장 형성되는 면적에 해당되는 바, 게이트 절연막(DE)의 면적은 수직 채널 영역(VCH)의 면적에 의해 결정될 수 있다.
이에, 상기 특성은 게이트 절연막(DE)에 인가되는 전기장(EDE)이 게이트 절연막(DE)이 하부 전극(BM)의 적어도 일부분(BM-1)과 맞닿는 면적에 반비례하는 특성으로 해석될 수 있다.
따라서, 게이트 절연막(DE)의 면적은 설명된 특성을 고려하여 기 설정된 값 이상으로 크게 조절됨으로써 강유전체층(FE)에 인가되는 전기장(EFE)이 게이트 절연막(DE)에 인가되는 전기장(EDE)보다 큰 조건(EFE>EDE)이 충족될 수 있다.
또한, 강유전체층(FE)의 커패시턴스(CFE)가 게이트 절연막(DE)의 커패시턴스(CDE)보다 작은 조건(CFE<CDE) 및 강유전체층(FE)에 인가되는 전기장(EFE)이 게이트 절연막(DE)에 인가되는 전기장(EDE)보다 큰 조건(EFE>EDE)은 게이트 절연막(DE)의 면적뿐만 아니라, 강유전체층(FE)의 면적에도 영향을 받을 수 있다.
보다 상세하게, 강유전체층(FE)의 면적은 기 설정된 값 이하로 작게 조절됨으로써 강유전체층(FE)의 커패시턴스(CFE)가 게이트 절연막(DE)의 커패시턴스(CDE)보다 작은 조건(CFE<CDE) 또는 강유전체층(FE)에 인가되는 전기장(EFE)이 게이트 절연막(DE)에 인가되는 전기장(EDE)보다 큰 조건(EFE>EDE)을 충족시킬 수 있다.
이상 설명된 강유전체 기반 메모리 소자는, 상술된 예시에 제한되거나 한정되지 않고, 강유전체층(FE)의 커패시턴스(CFE)가 게이트 절연막(DE)의 커패시턴스(CDE)보다 작은 조건(CFE<CDE) 또는 강유전체층(FE)에 인가되는 전기장(EFE)이 게이트 절연막(DE)에 인가되는 전기장(EDE)보다 큰 조건(EFE>EDE)을 충족하도록 게이트 절연막(DE)이 변형되는 다양한 구조로 구현될 수 있다.
또한, 이상 설명된 강유전체 기반 메모리 소자는 복수 개 구비됨으로써 하나의 메모리 어레이를 구성할 수도 있다.
이하에서는 상술된 구조의 강유전체 기반 메모리 소자의 제조 방법에 대해 설명한다.
도 3은 일 실시예에 따른 강유전체 기반 메모리 소자의 제조 방법을 도시한 플로우 차트이고, 도 4a 내지 4p는 도 3에 도시된 제조 방법을 설명하기 위해 강유전체 기반 메모리 소자를 도시한 평면도이며, 도 5a 내지 5p는 도 3에 도시된 제조 방법을 설명하기 위해 강유전체 기반 메모리 소자를 도시한 측면 단면도로서, 도 4a 내지 4p에 도시된 강유전체 기반 메모리 소자를 A-A'선에 따라 자른 단면에 해당된다.
이하, 설명되는 제조 방법은 자동화 및 기계화된 제조 시스템에 의해 수행됨을 전제로 하며 제조 완료된 강유전체 기반 메모리 소자는 도 1을 참조하여 설명된 메모리 소자일 수 있다.
도 3을 참조하면, 단계(S310)에서 제조 시스템은, 기판(SUB) 중 일부분을 식각하여 수직 채널 영역(VCH)을 수직 방향으로 연장 형성할 수 있다.
이 때, 기판(SUB)은 실리콘 기판, 실리콘-게르마늄 기판, 게르마늄 기판 또는 단결정(Monocrystalline) 실리콘 기판에 성장된 단결정 에피택시얼 층(Epitaxial layer) 등의 반도체 기판일 수 있는 바, 기판(SUB)의 일부분이 식각되어 연장 형성되는 수직 기둥 형태의 수직 채널 영역(VCH)은 기판(SUB)을 구성하는 물질과 동일한 물질로 구성될 수 있다.
또한, 별도의 단계로 설명되지는 않았으나, 단계(S310)에서 제조 시스템은 수직 채널 영역(VCH)의 하단부에 소스 영역(S)을 형성할 수 있다.
단계(S320)에서 제조 시스템은, 수직 채널 영역(VCH)의 측면을 감싸도록 게이트 절연막(DE)을 형성할 수 있다. 보다 상세하게, 제조 시스템은 산화 실리콘(Silicon ioxide)막, 질화막, 산화 알루미늄(Aluminum oxide)막, 산화 하프늄(Hafnium oxide)막, 실리콘이 도핑된 산화 하프늄(Si:HfO2)막, 알루미늄이 도핑된 산화 하프늄(Al:HfO2)막, 란타늄이 도핑된 산화 하프늄(La:HfO2)막, 이트륨이 도핑된 산화 하프늄(Y:HfO2)막, 스트론튬이 도핑된 산화하프늄(Sr:HfO2)막, 산질화 하프늄(Hafnium oxynitride)막, 산화 아연(Zinc oxide)막, 란타늄 산화(Lanthanum oxide)막, 및 하프늄 실리콘 산화(Hafnium silicon oxide)막, 하프늄 지르코늄 산화(Harfnium zirconium oxide)막, 타이타늄산 바륨(BaTiO3)막, 타이타늄산 납(PbTiO3)막,칼슘 티타네이트(CaTiO3)막, 칼륨니오베이트(KNbO3)막, 티탄산 지르콘산 연(PZT)막, SrBi2Ta2O9막 또는 비스무스 페라이트(BFO)막 중 적어도 하나의 물질로 수직 채널 영역(VCH)의 외측면을 감싸도록 게이트 절연막(DE)을 연장 형성할 수 있다.
이 때, 제조 시스템은 단계(S320)에서 강유전체층(FE)의 커패시턴스(CFE)가 게이트 절연막(DE)의 커패시턴스(CDE)보다 작은 조건(CFE<CDE)을 만족시키는 구조 또는 강유전체층(FE)에 인가되는 전기장(EFE)이 게이트 절연막(DE)에 인가되는 전기장(EDE)보다 큰 조건(EFE>EDE)을 만족시키도록 게이트 절연막(DE)을 형성할 수 있다.
예를 들어, 제조 시스템은 강유전체층(FE)의 커패시턴스(CFE)가 게이트 절연막(DE)의 커패시턴스(CDE)보다 작은 조건(CFE<CDE)이 충족되도록 게이트 절연막(DE)의 면적을 기 설정된 값 이상으로 조절할 수 있다.
다른 예를 들면, 제조 시스템은 강유전체층(FE)에 인가되는 전기장(EFE)이 게이트 절연막(DE)에 인가되는 전기장(EDE)보다 큰 조건(EFE>EDE)이 충족되도록 게이트 절연막(DE)의 면적을 기 설정된 값 이상으로 조절할 수 있다.
게이트 절연막(DE)의 면적은 수직 채널 영역(VCH)이 하부 전극(BM)의 적어도 일부분(BM-1)을 수직 방향으로 관통하며 연장 형성되는 면적에 의해 결정되는 바, 설명된 바와 같이 게이트 절연막(DE)의 면적을 기 설정된 값 이상으로 조절하기 위해서는, 단계(S310)에서 제조 시스템이 수직 채널 영역(VCH)이 수직 방향으로 연장 형성되는 길이를 상기 조건들을 충족하도록 조절해야 한다. 따라서, 단계(S310)에서 제조 시스템은 상기 조건들이 충족되도록 수직 채널 영역(VCH)이 수직 방향으로 연장 형성되는 길이를 조절하며 수직 채널 영역(VCH)을 연장 형성할 수 있다.
단계(S330)에서 제조 시스템은, 게이트 절연막(DE)을 감싸도록 하부 전극(BM)의 적어도 일부분(BM-1)을 형성할 수 있다. 구체적으로, 제조 시스템은 기판(SUB) 상에 도전성 물질(예컨대, 도핑된 반도체(ex, 도핑된 실리콘 등), 금속(ex, W(텅스텐), Cu(구리), Al(알루미늄), Ti(티타늄), Ta(탄탈륨), Mo(몰리브덴), Ru(루테늄), Au(금) 등) 또는 도전성 금속질화물(ex, 질화티타늄, 질화탄탈늄 등) 등에서 선택된 적어도 하나를 포함하는 도전성 물질)로 게이트 절연막(DE)의 외측면을 감싸도록 하부 전극(BM)의 적어도 일부분(BM-1)을 형성할 수 있다.
별도의 단계로 도시되지는 않았으나, 제조 시스템은 단계(S330)에서 하부 전극(BM)의 나머지 부분(BM-2)도 형성할 수 있다.
또한, 별도의 단계로 도시되지는 않았으나, 제조 시스템은 단계(S330)에서 하부 전극의 적어도 일부분(BM-1)을 형성한 뒤 수직 채널 영역(VCH)의 상단부에 드레인 영역(D)을 형성할 수도 있다.
단계(S340)에서 제조 시스템은, 하부 전극(BM)의 상부에 강유전체층(FE)을 형성할 수 있다. 보다 상세하게, 제조 시스템은 분극 현상에 의한 전압 변화로 데이터 값을 나타내도록 사방정계(orthorhombic) 결정 구조를 갖는 HfOx, Al, Zr 또는 Si 중 적어도 어느 하나의 물질이 도핑된 HfOx, PZT(Pb(Zr, Ti)O3), PTO(PbTiO3), SBT(SrBi2Ti2O3), BLT(Bi(La, Ti)O3), PLZT(Pb(La, Zr)TiO3), BST(Bi(Sr, Ti)O3), 티탄산바륨(barium titanate, BaTiO3), P(VDF-TrFE), PVDF, AlOx, ZnOx, TiOx, TaOx 또는 InOx 중 적어도 어느 하나로 강유전체층(FE)을 형성할 수 있다.
단계(S350)에서 제조 시스템은, 강유전체층(FE)의 상부에 상부 전극(TM)을 형성할 수 있다. 구체적으로, 제조 시스템은 강유전체층(FE)의 상부에 도전성 물질(예컨대, 도핑된 반도체(ex, 도핑된 실리콘 등), 금속(ex, W(텅스텐), Cu(구리), Al(알루미늄), Ti(티타늄), Ta(탄탈륨), Mo(몰리브덴), Ru(루테늄), Au(금) 등) 또는 도전성 금속질화물(ex, 질화티타늄, 질화탄탈늄 등) 등에서 선택된 적어도 하나를 포함하는 도전성 물질)로 상부 전극(TM)을 형성할 수 있다.
설명된 단계들(S310 내지 S350)을 통해 수행되는 제조 방법은, 도 4a 내지 4k, 도 5a 내지 5k에 도시된 바와 같이 순차적으로 수행될 수 있다. 예를 들어, 제조 시스템은 도 4a 및 5a에 도시된 바와 같이 기판(SUB)을 준비한 뒤, 단계(S310)를 통해 도 4b, 4c 및 5b, 5c에 도시된 바와 같이 기판(SUB) 중 일부분을 식각하여 수직 채널 영역(VCH)을 수직 방향으로 연장 형성할 수 있다. 이 때, 기판(SUB)의 일부분이 식각되는 것은 도면과 같이 투 스텝으로 수행될 수 있다. 이어서, 제조 시스템은 도 4d, 4e 및 5d, 5e에 도시된 바와 같이 수직 채널 패턴(VCH)에 마스크 패턴을 형성하여 수직 채널 패턴(VCH)의 하단부에 소스 영역(S)을 형성한 뒤, 도 4f 및 5f에 도시된 바와 같이 기판(SUB)의 일부분을 더 식각할 수 있다. 그 다음 제조 시스템은 도 4g 및 5g에 도시된 바와 같이 마스크 패턴을 제거하고 제2 패시베이션층(PA2)을 기판(SUB)에 형성할 수 있다. 그 다음 제조 시스템은 도 4h 및 5h에 도시된 바와 같이 단계(S320)를 통해 수직 채널 영역(VCH)의 측면을 감싸도록 게이트 절연막(DE)을 형성할 수 있다. 그 다음 제조 시스템은 도 4i 및 5i에 도시된 바와 같이 단계(S330)를 통해 게이트 절연막(DE)을 감싸도록 하부 전극(BM)의 적어도 일부분(BM-1) 및 하부 전극(BM)의 적어도 일부분(BM-1) 사이를 격리하는 제4 페시베이션층(PA4)을 형성할 수 있다. 그 다음 제조 시스템은 도 4j 및 5j에 도시된 바와 같이 수직 채널 영역(VCH)의 상단부에 드레인 영역(D)을 형성한 뒤, 도 4k 및 5k에 도시된 바와 같이 드레인 영역(D)의 상부에 비트 라인(BL)을 형성할 수 있다. 그 다음 제조 시스템은 도 4l 및 5l에 도시된 바와 같이 하부 전극(BM)의 나머지 부분(BM-2)과 하부 전극(BM)의 나머지 부분(BM-2) 사이를 격리하는 제1 패시베이션층(PA1)을 형성할 수 있다. 그 다음 제조 시스템은 도 4m, n, o 및 5m, n, o에 도시된 바와 같이 단계(S340)를 통해 하부 전극(BM)의 나머지 부분(BM-2)의 상부에 강유전체층(FE)과 강유전체층(FE) 사이를 격리하는 제3 패시베이션층(PA3)을 형성할 수 있다. 그 후, 제조 시스템은 도 4p 및 5p에 도시된 바와 같이 단계(S350)를 통해 강유전체층(FE)의 상부에 상부 전극(TM)을 형성할 수 있다.
이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.
그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.
Claims (11)
- 강유전체 기반 메모리 소자에 있어서,
기판의 상부에 형성되는 하부 전극;
상기 하부 전극의 적어도 일부분을 수직 방향으로 관통하며 연장 형성되는 수직 채널 영역;
상기 수직 채널 영역과 상기 하부 전극의 적어도 일부분 사이에 개재되는 게이트 절연막;
상기 하부 전극의 상부에 형성되는 강유전체층; 및
상기 강유전체층의 상부에 형성되는 상부 전극
을 포함하는 강유전체 기반 메모리 소자. - 제1항에 있어서,
상기 게이트 절연막의 면적은,
상기 강유전체층의 커패시턴스가 상기 게이트 절연막의 커패시턴스보다 작도록 조절되는 것을 특징으로 하는 강유전체 기반 메모리 소자. - 제2항에 있어서,
상기 게이트 절연막의 면적은,
상기 게이트 절연막의 커패시턴스가 상기 게이트 절연막이 상기 하부 전극의 적어도 일부분과 맞닿는 면적에 비례하는 특성에 기초하여, 기 설정된 값 이상으로 크게 조절되는 것을 특징으로 하는 강유전체 기반 메모리 소자. - 제1항에 있어서,
상기 게이트 절연막의 면적은,
상기 강유전체층에 인가되는 전기장이 상기 게이트 절연막에 인가되는 전기장보다 크도록 조절되는 것을 특징으로 하는 강유전체 기반 메모리 소자. - 제4항에 있어서,
상기 게이트 절연막의 면적은,
상기 게이트 절연막에 인가되는 전기장이 상기 게이트 절연막이 상기 하부 전극의 적어도 일부분과 맞닿는 면적에 반비례하는 특성에 기초하여, 기 설정된 값 이상으로 크게 조절되는 것을 특징으로 하는 강유전체 기반 메모리 소자. - 제2항 또는 제4항 중 어느 한 항에 있어서,
상기 게이트 절연막의 면적은,
상기 수직 채널 영역이 상기 하부 전극의 적어도 일부분을 수직 방향으로 관통하며 연장 형성되는 면적에 의해 결정되는 것을 특징으로 하는 강유전체 기반 메모리 소자. - 제1항에 있어서,
상기 강유전체층은,
분극 현상에 의한 전압 변화로 데이터 값을 나타내도록 사방정계(orthorhombic) 결정 구조를 갖는 HfOx, Al, Zr 또는 Si 중 적어도 어느 하나의 물질이 도핑된 HfOx, PZT(Pb(Zr, Ti)O3), PTO(PbTiO3), SBT(SrBi2Ti2O3), BLT(Bi(La, Ti)O3), PLZT(Pb(La, Zr)TiO3), BST(Bi(Sr, Ti)O3), 티탄산바륨(barium titanate, BaTiO3), P(VDF-TrFE), PVDF, AlOx, ZnOx, TiOx, TaOx 또는 InOx 중 적어도 어느 하나로 형성되는 것을 특징으로 하는 3차원 구조 메모리. - 기판 중 일부분을 식각하여 수직 채널 영역을 수직 방향으로 연장 형성하는 단계;
상기 수직 채널 영역의 측면을 감싸도록 게이트 절연막을 형성하는 단계;
상기 게이트 절연막을 감싸도록 하부 전극의 적어도 일부분을 형성하는 단계;
상기 하부 전극의 상부에 강유전체층을 형성하는 단계; 및
상기 강유전체층의 상부에 상부 전극을 형성하는 단계
를 포함하는 강유전체 기반 메모리 소자의 제조 방법. - 제8항에 있어서,
상기 게이트 절연막을 형성하는 단계는,
상기 강유전체층의 커패시턴스가 상기 게이트 절연막의 커패시턴스보다 작도록 상기 게이트 절연막의 면적을 조절하는 단계
를 포함하는 것을 특징으로 하는 강유전체 기반 메모리 소자의 제조 방법. - 제8항에 있어서,
상기 게이트 절연막을 형성하는 단계는,
상기 강유전체층에 인가되는 전기장이 상기 게이트 절연막에 인가되는 전기장보다 크도록 상기 게이트 절연막의 면적을 조절하는 단계
를 포함하는 것을 특징으로 하는 강유전체 기반 메모리 소자의 제조 방법. - 제9항 또는 제10항 중 어느 한 항에 있어서,
상기 게이트 절연막의 면적은,
상기 수직 채널 영역이 상기 하부 전극의 적어도 일부분을 수직 방향으로 관통하며 연장 형성되는 면적에 의해 결정되는 것을 특징으로 하는 강유전체 기반 메모리 소자의 제조 방법.
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2022
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