KR20230125211A - 이중 프리차지 회로들을 갖는 의사-2-포트 메모리 - Google Patents

이중 프리차지 회로들을 갖는 의사-2-포트 메모리 Download PDF

Info

Publication number
KR20230125211A
KR20230125211A KR1020237021815A KR20237021815A KR20230125211A KR 20230125211 A KR20230125211 A KR 20230125211A KR 1020237021815 A KR1020237021815 A KR 1020237021815A KR 20237021815 A KR20237021815 A KR 20237021815A KR 20230125211 A KR20230125211 A KR 20230125211A
Authority
KR
South Korea
Prior art keywords
columns
memory array
write
memory
written
Prior art date
Application number
KR1020237021815A
Other languages
English (en)
Inventor
해럴드 필로
마이클 명호 리
비지트 가디
Original Assignee
시놉시스, 인크.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 시놉시스, 인크. filed Critical 시놉시스, 인크.
Publication of KR20230125211A publication Critical patent/KR20230125211A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G11C11/419—Read-write [R-W] circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1075—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for multiport memories each having random access ports and serial ports, e.g. video RAM
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/16—Multiple access memory array, e.g. addressing one storage element via at least two independent addressing line groups
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/002—Isolation gates, i.e. gates coupling bit lines to the sense amplifier
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/22—Control and timing of internal memory operations
    • G11C2207/2209—Concurrent read and write

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Multimedia (AREA)
  • Static Random-Access Memory (AREA)

Abstract

메모리 회로 시스템 및 이를 사용하는 방법이 제공된다. 일례에서, 메모리 회로 시스템은 메모리 어레이, 제1 프리차지 회로, 및 제2 프리차지 회로를 포함한다. 메모리 어레이는 메모리 어레이의 열들의 제1 세트에 기입한다. 제1 프리차지 회로는 열들의 제1 세트의 비트라인들이 방전되는 동안 메모리 어레이의 열들의 제2 세트의 비트라인들을 충전한다. 열들의 제1 세트는 열들의 제2 세트와 상이하다. 제2 프리차지 회로는 메모리 어레이가 열들의 제1 세트의 기입을 완료한 후에 열들의 제1 세트의 비트라인들을 충전한다.

Description

이중 프리차지 회로들을 갖는 의사-2-포트 메모리
본 개시내용은 일반적으로 메모리 회로에 관한 것으로, 구체적으로는 이중 프리차지 회로들을 갖는 의사 2-포트 메모리(P2P)를 제공하기 위한 시스템 및 방법에 관한 것이다.
의사-2-포트(P2P) 메모리들은 그래픽 처리 유닛(GPU)들 및 고성능 네트워킹 시스템 온 칩(SoC)들에서 널리 사용된다. P2P 메모리들은 1-포트 셀(예를 들어, 6-트랜지스터(6T)-1 포트 정적 랜덤 액세스 메모리(SRAM) 비트셀)을 사용하여 단일-클록 2-포트 기능을 제공한다. P2P 메모리들은 면적 풋프린트를 절반으로 하기 위해 2 포트(2P) 메모리들(예를 들어, 8T 비트셀들을 사용하는 2P 메모리들)을 대체할 수 있다. 독립적인 비동기 클록들을 갖는 2P 메모리들과 달리, P2P 메모리들은 하나의 단일 클록으로 동작한다. 2P 기능을 에뮬레이트하기 위해, 하나의 판독 동작 및 하나의 기입 동작이 2개의 상이한 어드레스에 대해 하나의 클록 사이클에서 발생한다.
통상적으로, P2P 메모리들은 내부적으로 더블-클록킹되고, 셀프-타이밍되는 판독 및 기입 동작들은 2개의 동작 사이의 지연들을 최소화하고 동작 주파수를 최대화하기 위해 내부적으로 주의깊게 타이밍된다. P2P 메모리들은 교체되는 진정한 2P 메모리들의 주파수를 달성할 수 없지만, SoC 설계자들은 달성될 수 있는 바와 같은 가장 빠른 성능을 계속 요구한다.
메모리 회로 시스템 및 방법이 본 명세서에 설명된다. 일 실시예에 따르면, 메모리 회로 시스템은 메모리 어레이, 제1 프리차지 회로, 및 제2 프리차지 회로를 포함한다. 메모리 어레이는 메모리 어레이의 열들의 제1 세트에 기입한다. 제1 프리차지 회로는 열들의 제1 세트의 비트라인들이 방전되는 동안 메모리 어레이의 열들의 제2 세트의 비트라인들을 충전한다. 열들의 제1 세트는 열들의 제2 세트와 상이하다. 제2 프리차지 회로는 메모리 어레이가 열들의 제1 세트의 기입을 완료한 후에 열들의 제1 세트의 비트라인들을 충전한다.
일부 실시예들에서, 열들의 제1 세트가 기입되고 있을 때, 열들의 제2 세트는 기입되지 않는다.
메모리 어레이는 열들의 제1 세트에 기입하기 전에 열들의 제1 세트 및 열들의 제2 세트 중 하나 이상의 세트의 서브세트를 판독할 수 있다. 메모리 어레이는 단일 클록 사이클에서 열들의 제1 세트 및 열들의 제2 세트 중 하나 이상의 세트의 서브세트를 판독하고 열들의 제1 세트에 기입할 수 있다. 열들의 제1 세트 및 열들의 제2 세트 중 하나 이상의 세트의 서브세트의 판독 및 열들의 제1 세트의 기입은 메모리 어레이의 동일한 포트를 통해 수행될 수 있다.
열들의 제1 세트는 열들의 제1 세트의 비트라인들이 방전된 후에 기입된다.
제1 프리차지 회로 및 제2 프리차지 회로는 열들의 제2 세트 및 열들의 제1 세트의 비트라인들을 각각 동일한 전압으로 충전할 수 있다.
다른 실시예에 따르면, 메모리 어레이에 기입하기 위한 방법은 메모리 어레이의 열들의 제1 세트에 기입하는 단계, 및 제1 프리차지 회로를 사용하여, 열들의 제1 세트의 비트라인들이 방전되는 동안 메모리 어레이의 열들의 제2 세트의 비트라인들을 충전하는 단계를 포함한다. 열들의 제1 세트는 열들의 제2 세트와 상이하다. 방법은 또한 제2 프리차지 회로를 사용하여, 열들의 제1 세트가 기입되는 것이 완료된 후에 열들의 제1 세트의 비트라인들을 충전하는 단계를 포함한다.
열들의 제2 세트는 열들의 제1 세트가 기입되고 있을 때 기입되지 않을 수 있다.
방법은 열들의 제1 세트에 기입하기 전에 열들의 제1 세트 및 열들의 제2 세트 중 하나 이상의 세트의 서브세트를 판독하는 단계를 포함할 수 있다. 방법은 단일 클록 사이클에서 열들의 제1 세트 및 열들의 제2 세트 중 하나 이상의 세트의 서브세트를 판독하고, 열들의 제1 세트에 기입하는 단계를 포함할 수 있다. 열들의 제1 세트 및 열들의 제2 세트 중 하나 이상의 세트의 서브세트의 판독 및 열들의 제1 세트의 기입은 메모리 어레이의 동일한 포트를 통해 수행될 수 있다.
열들의 제1 세트는 열들의 제1 세트의 비트라인들이 방전된 후에 기입될 수 있다.
방법은 제1 프리차지 회로 및 제2 프리차지 회로를 사용하여, 열들의 제2 세트 및 열들의 제1 세트의 비트라인들을 각각 동일한 전압으로 충전하는 단계를 포함할 수 있다.
방법은 메모리 어레이가 열들의 제1 세트의 기입을 완료한 후에, 제1 프리차지 회로를 사용하여, 메모리 어레이의 열들의 제2 세트의 비트라인들을 계속 충전하는 단계를 포함할 수 있다.
다른 실시예에 따르면, 메모리 회로는 제1 트랜지스터 및 제2 트랜지스터를 포함한다. 제1 트랜지스터는 메모리 어레이의 제1 열의 비트라인에 접속된다. 제2 트랜지스터는 메모리 어레이의 제2 열의 비트라인에 접속된다. 제2 열에 기입하기 위한 기입 동작의 개시 후에, 제1 트랜지스터의 게이트는 제1 트랜지스터가 제1 열의 비트라인을 충전하게 하는 제1 제어 신호를 수신한다. 기입 동작의 완료 후에, 제2 트랜지스터의 게이트는 제2 트랜지스터가 제2 열의 비트라인을 충전하게 하는 제2 제어 신호를 수신한다.
제1 열은 기입 동작 동안 기입되지 않을 수 있다.
제2 열의 비트라인은 제2 열이 기입되기 전에 방전될 수 있다.
제1 트랜지스터는 제2 열이 기입되는 동안 제1 열의 비트라인을 계속 충전할 수 있다.
본 개시내용은 아래에 주어지는 상세한 설명으로부터 그리고 본 개시내용의 실시예들의 첨부 도면들로부터 더 충분히 이해될 것이다. 도면들은 본 개시내용의 실시예들의 지식 및 이해를 제공하기 위해 사용되며, 본 개시내용의 범위를 이러한 특정 실시예들로 제한하지 않는다. 게다가, 도면들은 반드시 축척으로 그려져 있는 것은 아니다.
도 1은 본 개시내용의 일 실시예에 따른 예시적인 메모리 회로 시스템을 예시한다.
도 2는 본 개시내용의 일 실시예에 따른, 도 1의 시스템의 예시적인 컴포넌트들을 예시한다.
도 3은 본 개시내용의 일 실시예에 따른, 도 1의 시스템에서의 예시적인 파형들을 예시한다.
도 4는 본 개시내용의 일 실시예에 따른 파형들의 예시적인 비교를 예시한다.
도 5는 본 개시내용의 일 실시예에 따른, 도 1의 시스템에서의 예시적인 파형들을 예시한다.
도 6은 본 개시내용의 일 실시예에 따른, 도 1의 시스템 또는 다른 적절한 회로를 사용하여 수행될 수 있는, 메모리 어레이에 기입하기 위한 예시적인 방법을 예시한다.
도 7은 본 개시내용의 실시예들이 동작할 수 있는 예시적인 컴퓨터 시스템의 도면을 도시한다.
본 개시내용의 양태들은 특정 실시예들에서 개선된 사이클 시간을 제공하는 이중 프리차지 회로들을 갖는 의사-2-포트(P2P) 메모리에 관한 것이다. 이중 프리차지 회로들은 상이한 시간들에서 메모리 내의 열들에 대한 비트라인들을 충전한다. 판독 동작의 종료시에, 제1 프리차지 회로는 기입 동작 동안 기입되지 않을 열들의 비트라인들을 충전한다. 기입 동작은 제1 프리차지 회로가 이들 비트라인을 충전하는 동안 개시될 수 있다. 기입 동작이 완료된 후에, 제2 프리차지 회로는 기입 동작 동안 기입된 메모리 내의 열들에 대한 비트라인들을 충전한다. 이러한 방식으로, 기입 동작은 기입되지 않은 열들에 대한 비트라인들이 충전되기 전에 시작될 수 있다. 그 결과, 특정 실시예들에서, 기입 동작은 더 빨리 완료될 수 있고 P2P 메모리의 사이클 시간은 감소된다.
P2P 메모리는 기입 동작을 위한 비트라인들의 조기 방전을 가능하게 하는 이중 프리차지 비트라인 스킴을 사용한다. 비트라인들의 조기 방전은 요구되는 기입 워드라인(WL) 펄스 폭을 감소시키고, 이는 결국 P2P 사이클 시간을 감소시킨다. 특정 실시예들에서, 12%의 사이클 시간 감소가 많은 수의 행들 및 좁은 비트들을 갖는 메모리들로 달성될 수 있다. 이중 프리차지 비트라인은 판독 완료를 기입 사이클의 시작으로부터 분리시키고, 따라서 비트라인들은 감지 증폭기가 격리된 후에 방전을 시작할 수 있다.
도 1은 예시적인 메모리 회로 시스템(100)을 예시한다. 도 1에 도시된 바와 같이, 메모리 회로 시스템(100)은 메모리 어레이(102), 제1 프리차지 회로(104), 제2 프리차지 회로(106), 판독/기입 비트라인 회로(108), 로컬 기입 구동기(110), 감지 증폭기(sense-amp)(112), 및 글로벌 기입 구동기(114)를 포함한다. 제1 프리차지 회로(104) 및 제2 프리차지 회로(106)는 판독/기입 사이클의 상이한 시간들에서 메모리 어레이(102)(예를 들어, 6T 비트셀 어레이)의 상이한 열들의 비트라인들을 충전한다. 특정 실시예들에서, 이러한 충전은 판독/기입 사이클의 기입 부분을 단축시키고, 이는 시스템(100)의 사이클 시간을 감소시킨다.
일반적으로, 판독 동작이 클록 사이클에서 먼저 발생한다. 판독 동작 동안, 메모리 어레이(102)의 열들이 판독된다. 기입 동작은 판독 동작이 완료된 후에 시작된다. 판독 동작 동안 판독되는 열들 중 일부는 기입 동작 동안 기입되는 열들과 동일하거나 상이할 수 있다. 판독 동작 및 기입 동작은 둘 다 단일 클록 사이클 동안 발생할 수 있다. 메모리 어레이(102)는 메모리 어레이 내의 열들의 제1 세트의 비트라인들에 기입하도록 구성된다. 제1 프리차지 회로(104)는 기입 동작 동안 기입되지 않을 메모리 어레이(102) 내의 열들의 제2 세트의 비트라인들을 충전한다. 열들의 제2 세트의 비트라인들이 충전되는 동안, 기입 동작이 시작되고, 기입될 예정인 열들의 제1 세트의 비트라인들이 방전된다. 기입 동작이 완료된 후, 제2 프리차지 회로(106)는 기입 동작 동안 기입된 메모리 어레이(102)의 열들의 제1 세트의 비트라인들을 충전한다.
이중 프리차지 비트라인 회로(예컨대, 프리차지 회로들(104 및 106))는 열 회로에 삽입된다. 기입 비트라인 프리차지(예컨대, 제2 프리차지 회로(106))는 다음 사이클의 판독 동작의 준비 시에 비트라인들을 다시 전원 전압(VDD)으로 복원시키기 위해 기입 동작의 완료 이후에 활성화된다. 일부 실시예들에서, 판독/기입 비트라인 프리차지(예를 들어, 제1 프리차지 회로(104))는 (i) 기입되지 않고 있는 열들의 비트라인들을 충전하기 위해 판독 동작과 기입 동작 사이의 기간(사이클내 분리) 동안뿐만 아니라 (ii) 기입된 열들의 비트라인들의 VDD로의 다시 복원을 돕기 위해 기입 동작의 완료 후에도 활성화된다(이것은 기입된 열들의 비트라인들을 충전하는 제2 프리차지 회로(106)와 병렬이다). 제1 프리차지 회로(104)는 사이클내/기입 프리차지 신호(WPRCHB)를 수신하고, 제2 프리차지 회로(106)는 기입 전용 프리차지 신호(PRCHB)를 수신한다.
제1 프리차지 회로(104) 및 제2 프리차지 회로(104)는 비트라인-바(BB) 및 비트라인-참(BT) 신호들을 사용하여 메모리 어레이(102) 내의 열들의 상이한 비트라인들을 충전 및 방전한다. BB 및 BT는 각각이 메모리 어레이(102) 내의 열의 비트라인의 충전 또는 방전을 제어하는 수 개의 상이한 신호들을 포함할 수 있다. 예를 들어, 제0 비트라인은 BB0 신호 및 BT0 신호에 따라 충전 및 방전될 수 있는 반면, 제1 비트라인은 BB1 신호 및 BT1 신호에 따라 충전 및 방전될 수 있다. 제n 비트라인에 대해, BBn 신호는 비트라인의 값이 0일 때 비트라인을 충전 및 방전하기 위해 사용될 수 있고, BTn 신호는 비트라인의 값이 1일 때 비트라인을 충전 및 방전하기 위해 사용될 수 있다.
판독/기입 비트라인 회로(108), 로컬 기입 구동기(110), 감지 증폭기(112) 및 글로벌 기입 구동기(114)는 메모리 어레이(102)에서의 판독 및 기입 동작들(예를 들어, 메모리 어레이(102)로부터 판독되거나 메모리 어레이(102)에 기입되는 데이터, 판독 및 기입 동작들의 타이밍 및 지속기간, 프리차지 회로들(104 및 106)의 프리차지 동작들이 발생하는 때 등)을 제어하도록 동작한다. 글로벌 기입 구동기(114)는 메모리 어레이(102)에 기입될 데이터를 수신할 수 있다. 글로벌 기입 구동기(114)는 또한 시스템(100) 내의 다른 컴포넌트들(예를 들어, 로컬 기입 구동기(110) 및 제1 프리차지 회로(104))에 글로벌 기입 바(WBI) 및 글로벌 기입 참(WTI) 신호들을 제공한다. 로컬 기입 구동기(114)는 WBI 및 WTI에 기초하여 로컬 기입 데이터 라인 바(WB) 및 로컬 기입 데이터 라인 참(WT)을 판독/기입 비트라인 회로(108)에 통신한다. 판독/기입 비트라인 회로(108)는 비트라인들(BB/BT)로부터 데이터를 판독하고 그 데이터를 감지 증폭기(112)에 통신되는 로컬 판독 데이터 라인 바(RB) 및 로컬 판독 데이터 라인 참(RT)에 전송할 수 있다. 판독/기입 비트라인 회로(108)는 또한 기입 패스게이트 제어(WPASS) 및 판독 패스게이트 제어(RPASS)를 수신한다. WPASS는 또한 제1 프리차지 회로(104)에 제공된다. RPASS 및 WPASS는 뱅크-제어 블록들(도 1에 도시되지 않음)에 의해 제공된다. RPASS는 BB/BT로부터 RB/RT로 전달할 판독 비트라인을 선택하는 데 사용된다. WPASS는 WBI/WTI로부터 BB/BT로 기입될 비트라인을 선택한다.
감지 증폭기(sense-amp)(112)는 인에이블 신호(SAE)에 의해 활성화 또는 비활성화될 수 있다. 예를 들어, 감지 증폭기(112)는 SAE가 로우일 때 비활성화될 수 있다. 감지 증폭기(112)는 판독/기입 비트라인 회로(108)로부터 입력으로서 RB 및 RT 수신한다. RB 및 RT는 감지 증폭기(112)에 의해 전체 논리 레벨들(접지(VSS) 및 VDD)로 증폭되는 작은 차동 신호를 가질 수 있으며, 따라서 이들은 다운스트림 논리로 구동될 수 있다. 판독 비트라인 신호의 증폭 및 기입 동작으로부터의 감지 증폭기의 격리는 판독 동작 동안의 신호 손상을 방지한다. 감지 증폭기(112)는 RPASS 또는 SAE를 사용하여 비트라인들로부터 격리될 수 있다. 예를 들어, RPASS가 하이이거나 SAE가 로우일 때, 감지 증폭기(112)는 비트라인들로부터 격리된 것으로 간주된다.
도 2는 도 1의 시스템(100)의 예시적인 컴포넌트들을 예시한다. 판독/기입 비트라인 회로(108)는 판독과 기입 WL 활성화 사이에 비트라인 프리차지를 활성화한다(사이클내). 사이클내 기간 동안, WPRCHB는 (예를 들어, 제1 프리차지 회로(104)를 활성화함으로써) 기입을 위해 선택되지 않은 비트라인들의 프리차지를 개시하기 위해 판독 비트 스위치(RPASS)가 셧오프(및 감지 증폭기 비활성화 또는 격리)된 직후에 로우가 된다. 사이클의 판독 부분 동안, 판독/기입 프리차지 네트워크가 비트라인들로부터 완전히 격리되도록(예컨대, WPRCHB가 하이임) 보장하기 위해 WPASS/WBI/WTI-제어 PFET들 아래에 포지티브 전계 효과 트랜지스터(PFET) 디바이스들(PP0/PP1)을 배치한다.
3개의 가능한 동작들이 판독/기입 비트라인 프리차지 회로(104)로 제어된다.
1. 선택된 열들에 대한 조기 기입 동작: WPASS는 BT(Write-0) 또는 BB(Write-1)의 조기 방전을 개시하기 위해 기입을 위한 선택된 열들에 대해 하이로 된다. 조기 비트라인 방전은 RPASS가 셧오프되고 감지 증폭기가 비활성화되거나 비트라인들로부터 격리되는 경우에 가능하다(예를 들어, 판독 감지의 완료는 비트라인들이 기입하고 있는 동안 배경에서 발생함). 인터록 회로(도시되지 않음)는 조기 비트라인 방전을 개시하기 위해 RPASS가 셧오프된 직후에 WPASS가 턴온되도록 보장한다. 글로벌 기입 신호들 WTI/WBI(PFET들 PPT/PPB)는 보완 비트라인들에 대한 비트라인 프리차지를 제공한다. 예를 들어, Write-1 동작에 대해, 각각, WPASS는 하이이고, WB/WT는 로우/하이이며, WTI/WBI는 로우/하이이다. BB는 네거티브 전계 효과 트랜지스터(NFET) NWB를 통해 VSS로 방전되는 반면, BT는 PFET들 PPT/PP0을 통해 VDD로 프리차지된다.
2. 비트 기입 동작(기입 동작 없음): 비트-기입 동안, 메모리 어레이(102)에서의 입력/출력에 대한 비트 마스킹이 수행되며, 이는 다른 것들이 기입되지 않는 동안 선택적 비트들이 기입되는 것을 허용한다. WTI/WBI 글로벌 기입 데이터 신호들은 로우로 유지되고 WT/WB는 하이로 유지된다. BB 및 BT 둘 다는 각각, PFET 디바이스들 PPB/PP1 및 PPT/PP0을 통해 VDD로 프리차지된다.
3. 기입 동작 동안 선택되지 않은 열들: 기입 동작 동안 선택되지 않은 열들에 대해, WPASS 신호는 로우로 유지된다. 이것은 BB/BT 둘 다가 사이클내 기간(PWT/PWB/PP0/PP1 모두 온) 동안 VDD로 프리차지되도록 보장하며, 이는, SRAM에서, 기입 WL 활성화 동안 비트셀 손상을 방지한다.
사이클내 기간 동안, WPRCHB는 로우이고 PRCHB는 하이이다. 그 결과, PP0 및 PP1(이들의 게이트들은 제어 신호 WPRCHB를 수신함)은 턴온되고, PCH0 및 PCH1(이들의 게이트들은 제어 신호 PRCHB를 수신함)은 턴오프된다. 기입되지 않을 열들에 대한 비트라인들이 PP0 또는 PP1에 접속되는 경우, 이러한 비트라인들은 PP0 또는 PP1을 통해 충전된다. 기입될 예정인 열들에 대한 비트라인들이 PP0 또는 PP1에 접속되는 경우, 이 비트라인들에 대한 PP0 또는 PP1이 턴오프될 수 있기 때문에, 이 비트라인들은 NWT 또는 NWB를 통해 조기 방전을 시작할 수 있다. 기입 동작이 완료된 후에, PRCHB는 또한 로우가 되고, 이는 PCH0 및 PCH1을 턴온시킨다. 결과적으로, 기입된 열들에 대한 비트라인들은 PCH0 및 PCH1을 통해 VDD로 충전된다. 일부 실시예들에서, 기입될 예정인 열들이 기입되고 있을 때, 기입되지 않을 열들에 대한 비트라인들은 PP0 또는 PP1을 통해 계속 충전된다. 이러한 실시예들에서, WPRCHB는 기입될 예정인 열들이 기입되기 시작한 후에도 로우로 유지된다.
도 3은 도 1의 시스템(100)에서의 (파형 308로 도시된) 클록 사이클 동안의 예시적인 파형들(302, 304, 306)을 예시한다. 도 3의 예에서는, 기입을 위해 제0 비트라인(BB0/BT0)이 선택되고, 기입을 위해 제1 비트라인(BB1/BT1)은 선택되지 않는다. 파형도(302)는 기입 전용 프리차지 신호(PRCHB) 및 사이클내/기입 프리차지 신호(WPRCHB)를 도시한다. (파형도(304)에 도시된) 기입 동작 동안 선택되지 않은 열들에 대해, BB1 및 BT1은 기입 WL 선택 전에 VDD로 프리차지된다. 비트라인은 1 값을 유지하고, 따라서 BB1이 변하지 않는 동안 WL-READ 및 WL-WRITE가 하이일 때 BT1이 방전된다. (파형도(306)에 도시된) 기입을 위한 선택된 열들에 대해, BB0은 감지 증폭기가 격리되고 RPASS가 하이로 된 직후에 방전된다. BB0은 WL 활성화 이전에 거의 VSS 레벨에 도달하고, 이어서 WL 펄스 폭은 사이클 시간 개선을 위해 감소될 수 있다.
파형도(304)에 도시된 바와 같이, 기입 동작 동안 기입되지 않은 열들에 대한 비트라인들은 제1 프리차지 회로(104)에 의해 충전된다(충전되는 BT1에 의해 입증됨). 이러한 비트라인들이 충전됨에 따라, (하부 파형도에서 BB0이 방전되는 것에 의해 입증되는 바와 같이) 기입 동작이 시작된다. 기입 동작이 완료될 때, 제2 프리차지 회로(106)는 기입 동작 동안 기입된 열들에 대한 비트라인들을 충전한다(WL-Write가 로우로 된 후에 BB0이 충전되는 것에 의해 입증됨). 제1 프리차지 회로(104)는 또한 이때 기입 동작 동안 기입된 열들에 대한 비트라인들 및 기입되지 않은 열들에 대한 비트라인들을 충전하기 위해 사용될 수 있다. 또한, 도 3에 도시된 바와 같이, 판독 및 기입 동작들은 둘 다 (도 308에서 클록 펄스에 의해 도시된 바와 같이) 단일 클록 사이클에서 발생한다. 또한, 판독 및 기입 동작들은 메모리 어레이의 단일 포트에 대해 발생한다.
도 4는 (파형(406)에 도시된) 클록 사이클에 걸친 파형들(402, 404)의 예시적인 비교를 예시한다. 파형(402)은 단 하나의 프리차지 회로가 있을 때의 판독/기입 사이클을 나타낸다. 그 파형(402)에서 나타난 바와 같이, 모든 비트라인들이 충전될 때까지(BT0이 충전될 때까지 방전하지 않는 BB0에 의해 도시된 바와 같이) 기입 동작이 시작되지 않는다. 판독/기입 비트라인 프리차지 회로는 기입 사이클 WL 활성화 이전에 비트라인들을 다시 VDD로 프리차지하기 위해 셀프 타이밍된 판독 및 기입 동작 사이에 활성화된다. 이것은 (기입 사이클 동안의 비트-기입 동작 또는 열 선택되지 않은 비트라인들과 같은) 기입되지 않는 열들에 대한 기입 동작 동안에 비트라인 레벨이 메모리 내용들을 손상시키는 것을 방지하기 위하여 요구된다. 판독/기입 비트라인 프리차지 회로는 또한 다음 클록 사이클의 준비로 비트라인들을 다시 VDD로 구동하기 위해 기입 동작의 종료 후에 활성화된다. 상위 파형에서, 기입 동작은 비트셀로의 기입을 개시하기 위해 WL 활성화 및 VSS로의 동시적인 비트라인(BB0) 방전으로 시작한다. 알 수 있는 바와 같이, 거의 VSS 레벨로의 전이를 지연시키는 BB0에서의 상당한 슬루(slew)가 존재한다. WL 활성화로부터 BB0 방전까지의 타이밍은 tbld로 표시된다. BB0이 거의 VSS 레벨에 도달한 후에, 비트셀의 성공적인 기입을 위해 충분한 WL 지연이 제공된다.
파형(404)은 도 1의 시스템(100)에서와 같이 2개의 프리차지 회로가 있을 때의 판독/기입 사이클을 도시한다. 그 파형(404)에 나타난 바와 같이, (BT1이 충전되기 전에 BB0이 방전되는 것으로 도시된 바와 같이) 기입되지 않은 열들에 대한 비트라인들이 충전되기 전에 기입 동작이 시작된다. 파형(404)에서, BB0 천이는 파형(402)에서의 BB0 천이와 비교할 때 WL 활성화 이전에 훨씬 더 일찍 시작된다. 조기 BB0 전이의 결과로서, WL로부터 거의 VSS 레벨에 도달하는 BB0으로의 tbld 타이밍은 파형(402)에서의 tbld 타이밍에 비해 훨씬 더 짧다. 후속하여, 기입 WL의 지속기간이 상당히 감소될 수 있다.
도 5는 도 1의 시스템(100)에서의 (파형 508에 도시된) 클록 사이클 동안의 예시적인 파형들(502, 504, 506)을 예시한다. 일반적으로, 도 5의 파형들(502, 504, 및 506)은 도 3에 도시된 것에 대한 대안적인 충전 스킴을 도시한다. 도 3에 도시된 충전 스킴과 유사하게, 기입 동작 동안 선택되지 않은 열들(파형(504))에 대해, BB1 및 BT1은 기입 WL 선택 이전에 VDD로 프리차지된다. 기입을 위한 선택된 열들(파형(506))에 대해, BB0은 감지 증폭기가 격리된(RPASS가 하이로 된) 직후에 방전된다. BB0은 WL 활성화 이전에 거의 VSS 레벨에 도달하고, 이어서 WL 펄스 폭은 사이클 시간 개선을 위해 감소될 수 있다. 도 3에 도시된 충전 스킴과 달리, WL-WRITE가 하이로 된 후에 계속해서 VDD에 있는 BT1에 의해 도시된 바와 같이, BT1은 기입 WL 활성화 후에 계속 충전된다. BT1의 충전을 계속하기 위해, WPRCHB는 기입 WL 활성화 후에도 활성화된 채로 유지된다. WPRCHB는 기입 WL 활성화 후 소정의 시간 후에 셧오프되고(예를 들어, 하이로 되고), BT1은 방전되기 시작한다. WL-WRITE가 로우로 된 후에, BT1 및 BB0은 VDD로 다시 충전되기 시작한다. 도 5의 프리차지 스킴에서, BT1에 대한 프리차지 윈도우는 충전 사이클이 기입 WL 활성화와 오버랩하도록 기입 사이클로 확장되었다. 기입-선택된 열들에 대한 기입 윈도우는 특정 실시예들에서 감소되지 않는다. 더욱이, 충전 신호(들)에 대한 펄스 폭은 일부 실시예들에서 넓어지고, 이는 사이클 분리 마진을 개선할 수 있다.
도 6은 도 1의 시스템(100) 또는 다른 적절한 회로에서 수행될 수 있는 예시적인 방법(600)을 예시한다. 일반적으로, 도 6에 도시된 방법(600)은 이중 프리차지 회로를 사용하여, 기입 동작 동안 선택되지 않은 열들에 대한 비트라인들을 충전하고, 기입 동작이 완료된 이후 선택된 열들에 대한 비트라인들을 충전한다. 602에서, 클록 신호(예를 들어, 판독 CLK)가 생성된다. 604에서, 판독 동작이 발생한다. 판독 동작 동안, 판독 WL이 활성화되고(예를 들어, 도 3 및 도 5의 WL-READ가 하이로 되고), PRCHB가 셧오프되고(예를 들어, 하이로 되고), WPRCHB가 셧오프되고(예를 들어, 하이로 되고), RPASS가 활성화된다. 이 단계들 각각은 서로 시간적으로 가깝게 발생할 수 있고 임의의 순서로 발생할 수 있다.
판독 동작이 완료된 후, 사이클내 기간이 606에서 시작된다. 사이클내 기간 동안, 판독 WL은 셧오프되고(예를 들어, 도 3 및 도 5의 WL-READ가 로우로 되고), SAE는 활성화되고 셧오프되어 감지 증폭기를 비활성화 또는 격리하고, WPRCHB는 활성화되고(예를 들어, 로우로 되고), RPASS는 셧오프되고, WPASS는 활성화된다. 그 결과, 선택되지 않은 열들에 대한 비트라인들은 VDD로 충전되기 시작한다(예컨대, BT1이 충전됨). 또한, 선택된 열들에 대한 기입 동작이 시작될 수 있다(예를 들어, BB0이 방전되기 시작함). 이 단계들 각각은 서로 시간적으로 가깝게 발생할 수 있고 임의의 순서로 발생할 수 있다.
608에서, BB0이 VSS 근처로 방전되었을 때, 기입 WL 활성화가 발생한다(예를 들어, 도 3 및 도 5의 WL-WRITE가 하이로 된다). WPRCHB는 또한 이 기간 동안 셧오프된다(예를 들어, 하이로 된다). 도 5 및 6의 프로세스에서, WPRCHB는 기입 WL 활성화 후에 그리고 논리 지연 후에 셧오프된다. 그 결과, 선택되지 않은 열들에 대한 비트라인들은 기입 WL 활성화 후에도 계속 충전된다(예를 들어, BT1은 WL-WRITE가 하이로 된 후에 계속 충전된다). 도 3의 프로세스에서, WPRCHB는 논리 지연 없이 기입 WL 활성화 직전에 또는 직후에 셧오프된다. 그 결과, BT1은 WL-WRITE가 하이로 되는 시간 주변에서 충전이 중단된다.
610에서, 기입 동작이 완료된다. 기입 WL이 셧오프되고(예를 들어, 도 3 및 도 5의 WL-WRITE가 로우로 되고), PRCHB가 활성화되고(예를 들어, 로우로 되고), WPRCHB가 활성화되고(예를 들어, 로우로 되고), WPASS가 셧오프된다. 그 결과, 이중 프리차지 회로들은 다음 판독/기입 사이클을 준비하기 시작한다. 이 단계들 각각은 서로 시간적으로 가깝게 발생할 수 있고 임의의 순서로 발생할 수 있다.
도 7은 기계로 하여금 본 명세서에서 설명되는 방법들 중 어느 하나 이상을 수행하게 하기 위한 명령어들의 세트가 실행될 수 있는 컴퓨터 시스템(700)의 예시적인 기계를 예시한다. 대안적인 구현들에서, 기계는 LAN, 인트라넷, 엑스트라넷, 및/또는 인터넷에서 다른 기계들에 접속(예를 들어, 네트워킹)될 수 있다. 기계는 클라이언트-서버 네트워크 환경에서 서버 또는 클라이언트 기계로서, 피어-투-피어(또는 분산형) 네트워크 환경에서 피어 기계로서, 또는 클라우드 컴퓨팅 기반구조 또는 환경에서 서버 또는 클라이언트 기계로서 동작할 수 있다.
기계는 PC(personal computer), 태블릿 PC, STB(set-top box), PDA(Personal Digital Assistant), 셀룰러 전화, 웹 기기, 서버, 네트워크 라우터, 스위치 또는 브리지, 또는 해당 기계에 의해 취해질 액션들을 명시하는 명령어들의 세트(순차적 또는 다른 방식)를 실행할 수 있는 임의의 기계일 수 있다. 또한, 단일 기계가 예시되어 있지만, "기계"라는 용어는 또한 본 명세서에서 설명된 방법들 중 어느 하나 이상을 수행하기 위해 명령어들의 세트(또는 다수의 세트)를 개별적으로 또는 공동으로 실행하는 기계들의 임의의 집합을 포함하는 것으로 간주되어야 한다.
예시적인 컴퓨터 시스템(700)은 버스(730)를 통해 서로 통신하는 처리 디바이스(702), 메인 메모리(704)(예를 들어, 판독 전용 메모리(ROM), 플래시 메모리, 동기식 DRAM(SDRAM)과 같은 동적 랜덤 액세스 메모리(DRAM)), 정적 메모리(706)(예를 들어, 플래시 메모리, 정적 랜덤 액세스 메모리(SRAM) 등), 및 데이터 저장 디바이스(718)를 포함한다.
처리 디바이스(702)는 마이크로프로세서, 중앙 처리 유닛 등과 같은 하나 이상의 프로세서를 나타낸다. 더 구체적으로, 처리 디바이스는 CISC(complex instruction set computing) 마이크로프로세서, RISC(reduced instruction set computing) 마이크로프로세서, VLIW(very long instruction word) 마이크로프로세서, 또는 다른 명령어 세트들을 구현하는 프로세서, 또는 명령어 세트들의 조합을 구현하는 프로세서들일 수 있다. 처리 디바이스(702)는 또한 주문형 집적 회로(ASIC), 필드 프로그래머블 게이트 어레이(FPGA), 디지털 신호 프로세서(DSP), 네트워크 프로세서 등과 같은 하나 이상의 특수 목적 처리 디바이스일 수 있다. 처리 디바이스(702)는 본 명세서에 설명된 동작들 및 단계들을 수행하기 위한 명령어들(726)을 실행하도록 구성될 수 있다.
컴퓨터 시스템(700)은 네트워크(720)를 통해 통신하기 위해 네트워크 인터페이스 디바이스(708)를 추가로 포함할 수 있다. 컴퓨터 시스템(700)은 또한 비디오 디스플레이 유닛(710)(예를 들어, 액정 디스플레이(LCD) 또는 음극선관(CRT)), 영숫자 입력 디바이스(712)(예를 들어, 키보드), 커서 제어 디바이스(714)(예를 들어, 마우스), 그래픽 처리 유닛(722), 신호 생성 디바이스(716)(예를 들어, 스피커), 그래픽 처리 유닛(722), 비디오 처리 유닛(728), 및 오디오 처리 유닛(732)을 포함할 수 있다.
데이터 저장 디바이스(718)는 본 명세서에 설명된 방법들 또는 기능들 중 어느 하나 이상을 구현하는 명령어들(726) 또는 소프트웨어의 하나 이상의 세트들이 저장되는 기계 판독가능 저장 매체(724)(비일시적 컴퓨터 판독가능 매체라고도 알려짐)를 포함할 수 있다. 명령어들(726)은 또한 컴퓨터 시스템(700)에 의한 그들의 실행 동안 메인 메모리(704) 내에 그리고/또는 처리 디바이스(702) 내에 완전히 또는 적어도 부분적으로 상주할 수 있으며, 메인 메모리(704) 및 처리 디바이스(702)는 또한 기계 판독가능 저장 매체를 구성한다. 메인 메모리(704)는 도 1-2에 도시된 특징들을 포함할 수 있다.
일부 구현들에서, 명령어들(726)은 본 개시내용에 대응하는 기능을 구현하기 위한 명령어들을 포함한다. 기계 판독가능 저장 매체(724)가 예시적인 구현에서 단일 매체인 것으로 도시되어 있지만, "기계 판독가능 저장 매체"라는 용어는 명령어들의 하나 이상의 세트를 저장하는 단일 매체 또는 다수의 매체(예를 들어, 중앙집중형 또는 분산형 데이터베이스, 및/또는 연관된 캐시들 및 서버들)를 포함하는 것으로 간주되어야 한다. 용어 "기계 판독가능 저장 매체"는 또한, 기계에 의한 실행을 위한 명령어들의 세트를 저장 또는 인코딩할 수 있고 기계 및 처리 디바이스(702)로 하여금 본 개시내용의 방법들 중 어느 하나 이상을 수행하게 하는 임의의 매체를 포함하는 것으로 간주되어야 한다. 따라서, "기계 판독가능 저장 매체"라는 용어는 고체 상태 메모리, 광학 매체 및 자기 매체를 포함하지만 이에 제한되지는 않는 것으로 간주되어야 한다.
앞의 상세한 설명들의 일부 부분들은 컴퓨터 메모리 내의 데이터 비트들에 대한 동작들의 알고리즘들 및 심볼 표현들의 관점에서 제시되었다. 이러한 알고리즘 설명들 및 표현들은 데이터 처리 분야의 기술자들이 그들의 작업의 본질을 이 분야의 다른 기술자들에게 가장 효과적으로 전달하기 위해 사용되는 방식들이다. 알고리즘은 원하는 결과를 유도하는 동작들의 시퀀스일 수 있다. 동작들은 물리적 양들의 물리적 조작들을 요구하는 것들이다. 이러한 양들은 저장, 결합, 비교, 및 다른 방식으로 조작될 수 있는 전기 또는 자기 신호들의 형태를 취할 수 있다. 이러한 신호들은 비트, 값, 요소, 심볼, 문자, 용어, 숫자 등으로 지칭될 수 있다.
그러나, 이들 및 유사한 용어들 모두는 적절한 물리적 양들과 연관되어야 하고 이러한 양들에 적용되는 편리한 라벨들에 불과하다는 것을 염두에 두어야 한다. 본 개시내용으로부터 명백한 바와 같이 구체적으로 달리 언급되지 않는 한, 설명 전반에 걸쳐, 특정 용어들이 컴퓨터 시스템의 레지스터들 및 메모리들 내의 물리적(전자적) 양들로서 표현되는 데이터를 컴퓨터 시스템 메모리들 또는 레지스터들 또는 다른 이러한 정보 저장 디바이스들 내의 물리적 양들로서 유사하게 표현되는 다른 데이터로 조작하고 변환하는 컴퓨터 시스템 또는 유사한 전자 컴퓨팅 디바이스의 액션 및 프로세스들을 지칭한다는 것이 이해된다.
본 개시내용은 또한 본 명세서의 동작들을 수행하기 위한 장치에 관한 것이다. 이 장치는 의도된 목적을 위해 특별히 구성될 수 있거나, 컴퓨터에 저장된 컴퓨터 프로그램에 의해 선택적으로 활성화되거나 재구성되는 컴퓨터를 포함할 수 있다. 이러한 컴퓨터 프로그램은 컴퓨터 시스템 버스에 각각 결합되는 플로피 디스크들, 광학 디스크들, CD-ROM들, 및 자기-광학 디스크들을 포함하는 임의의 유형의 디스크, 판독-전용 메모리(ROM)들, 랜덤 액세스 메모리(RAM)들, EPROM들, EEPROM들, 자기 또는 광학 카드들, 또는 전자 명령어들을 저장하기에 적합한 임의의 유형의 매체와 같은, 그러나 이에 제한되지 않는 컴퓨터 판독가능 저장 매체에 저장될 수 있다.
본 명세서에 제시된 알고리즘들 및 디스플레이들은 본질적으로 임의의 특정 컴퓨터 또는 다른 장치에 관련되지 않는다. 다양한 다른 시스템들이 본 명세서의 교시들에 따라 프로그램들과 함께 사용될 수 있거나, 방법을 수행하기 위해 더 특수화된 장치를 구성하는 것이 편리한 것으로 판명될 수 있다. 또한, 본 개시내용은 임의의 특정 프로그래밍 언어를 참조하여 설명되지 않는다. 다양한 프로그래밍 언어들이 본 명세서에 설명된 바와 같은 개시내용의 교시들을 구현하기 위해 사용될 수 있다는 것이 이해될 것이다.
본 개시내용은 본 개시내용에 따른 프로세스를 수행하도록 컴퓨터 시스템(또는 다른 전자 디바이스들)을 프로그래밍하는 데 사용될 수 있는 명령어들이 저장되어 있는 기계 판독가능 매체를 포함할 수 있는 컴퓨터 프로그램 제품 또는 소프트웨어로서 제공될 수 있다. 기계 판독가능 매체는 기계(예를 들어, 컴퓨터)에 의해 판독가능한 형태로 정보를 저장하기 위한 임의의 메커니즘을 포함한다. 예를 들어, 기계 판독가능(예를 들어, 컴퓨터 판독가능) 매체는 판독 전용 메모리("ROM"), 랜덤 액세스 메모리("RAM"), 자기 디스크 저장 매체, 광학 저장 매체, 플래시 메모리 디바이스 등과 같은 기계(예를 들어, 컴퓨터) 판독가능 저장 매체를 포함한다.
전술한 개시내용에서, 본 개시내용의 구현들은 그들의 특정한 예시적인 구현들을 참조하여 설명되었다. 다음의 청구항들에 제시된 바와 같은 본 개시내용의 구현들의 범위를 벗어나지 않고 그들에 대한 다양한 수정들이 이루어질 수 있다는 것이 명백할 것이다. 본 개시내용이 단수 시제로 일부 요소들을 언급하는 경우, 하나 초과의 요소가 도면들에 묘사될 수 있고, 유사한 요소들은 유사한 번호들로 라벨링된다. 따라서, 본 개시내용 및 도면들은 제한적인 의미가 아니라 예시적인 의미로 간주되어야 한다.

Claims (20)

  1. 메모리 회로 시스템으로서,
    메모리 어레이 - 상기 메모리 어레이는 상기 메모리 어레이의 열들의 제1 세트에 기입하도록 구성됨 -;
    상기 열들의 제1 세트의 비트라인들이 방전되는 동안 상기 메모리 어레이의 열들의 제2 세트의 비트라인들을 충전하도록 구성된 제1 프리차지 회로 - 상기 열들의 제1 세트는 상기 열들의 제2 세트와 상이함 -; 및
    상기 메모리 어레이가 상기 열들의 제1 세트에 기입하는 것을 완료한 이후에 상기 열들의 제1 세트의 상기 비트라인들을 충전하도록 구성된 제2 프리차지 회로를 포함하는, 메모리 회로 시스템.
  2. 제1항에 있어서, 상기 열들의 제1 세트가 기입되고 있을 때 상기 열들의 제2 세트는 기입되지 않는, 메모리 회로 시스템.
  3. 제1항에 있어서, 상기 메모리 어레이는 상기 열들의 제1 세트에 기입하기 전에 상기 열들의 제1 세트 및 상기 열들의 제2 세트 중 하나 이상의 세트의 서브세트를 판독하도록 추가로 구성되는, 메모리 회로 시스템.
  4. 제3항에 있어서, 상기 메모리 어레이는 단일 클록 사이클에서 상기 열들의 제1 세트 및 상기 열들의 제2 세트 중 상기 하나 이상의 세트의 상기 서브세트를 판독하고 상기 열들의 제1 세트에 기입하도록 추가로 구성되는, 메모리 회로 시스템.
  5. 제3항에 있어서, 상기 열들의 제1 세트 및 상기 열들의 제2 세트 중 상기 하나 이상의 세트의 상기 서브세트를 판독하는 것 및 상기 열들의 제1 세트에 기입하는 것은 상기 메모리 어레이의 동일한 포트를 통해 수행되는, 메모리 회로 시스템.
  6. 제1항에 있어서, 상기 열들의 제1 세트는 상기 열들의 제1 세트의 상기 비트라인들이 방전한 후에 기입되는, 메모리 회로 시스템.
  7. 제1항에 있어서, 상기 제1 프리차지 회로 및 상기 제2 프리차지 회로는 상기 열들의 제2 세트 및 상기 열들의 제1 세트의 상기 비트라인들을 각각 동일한 전압으로 충전하도록 추가로 구성되는, 메모리 회로 시스템.
  8. 제1항에 있어서, 상기 제1 프리차지 회로는 상기 메모리 어레이가 상기 열들의 제1 세트에 기입하는 것을 완료한 후에 상기 메모리 어레이의 상기 열들의 제2 세트의 상기 비트라인들을 계속 충전하도록 구성되는, 메모리 회로 시스템.
  9. 메모리 어레이에 기입하기 위한 방법으로서,
    상기 메모리 어레이의 열들의 제1 세트에 기입하는 단계;
    제1 프리차지 회로를 사용하여, 상기 열들의 제1 세트의 비트라인들이 방전되는 동안 상기 메모리 어레이의 열들의 제2 세트의 비트라인들을 충전하는 단계 - 상기 열들의 제1 세트는 상기 열들의 제2 세트와 상이함 -; 및
    제2 프리차지 회로를 사용하여, 상기 열들의 제1 세트가 기입되는 것이 완료된 후에 상기 열들의 제1 세트의 상기 비트라인들을 충전하는 단계를 포함하는, 방법.
  10. 제9항에 있어서, 상기 열들의 제1 세트가 기입되고 있을 때 상기 열들의 제2 세트는 기입되지 않는, 방법.
  11. 제9항에 있어서, 상기 열들의 제1 세트에 기입하기 전에 상기 열들의 제1 세트 및 상기 열들의 제2 세트 중 하나 이상의 세트의 서브세트를 판독하는 단계를 더 포함하는, 방법.
  12. 제11항에 있어서, 단일 클록 사이클에서 상기 열들의 제1 세트 및 상기 열들의 제2 세트 중 상기 하나 이상의 세트의 상기 서브세트를 판독하고, 상기 열들의 제1 세트에 기입하는 단계를 더 포함하는, 방법.
  13. 제11항에 있어서, 상기 열들의 제1 세트 및 상기 열들의 제2 세트 중 상기 하나 이상의 세트의 상기 서브세트를 판독하는 단계 및 상기 열들의 제1 세트에 기입하는 단계는 상기 메모리 어레이의 동일한 포트를 통해 수행되는, 방법.
  14. 제9항에 있어서, 상기 열들의 제1 세트는 상기 열들의 제1 세트의 상기 비트라인들이 방전된 후에 기입되는, 방법.
  15. 제9항에 있어서, 상기 제1 프리차지 회로 및 상기 제2 프리차지 회로를 사용하여, 상기 열들의 제2 세트 및 상기 열들의 제1 세트의 상기 비트라인들을 각각 동일한 전압으로 충전하는 단계를 더 포함하는, 방법.
  16. 제9항에 있어서, 상기 메모리 어레이가 상기 열들의 제1 세트에 기입하는 것을 완료한 후에, 상기 제1 프리차지 회로를 사용하여, 상기 메모리 어레이의 상기 열들의 제2 세트의 상기 비트라인들을 계속 충전하는 단계를 더 포함하는, 방법.
  17. 메모리 회로로서,
    메모리 어레이의 제1 열의 비트라인에 접속된 제1 트랜지스터; 및
    상기 메모리 어레이의 제2 열의 비트라인에 접속된 제2 트랜지스터를 포함하고, 상기 제2 열에 기입하기 위한 기입 동작의 개시 후에, 상기 제1 트랜지스터의 게이트는 상기 제1 트랜지스터가 상기 제1 열의 상기 비트라인을 충전하게 하는 제1 제어 신호를 수신하고, 상기 기입 동작의 완료 후에, 상기 제2 트랜지스터의 게이트는 상기 제2 트랜지스터가 상기 제2 열의 상기 비트라인을 충전하게 하는 제2 제어 신호를 수신하는, 메모리 회로.
  18. 제17항에 있어서, 상기 제1 열은 상기 기입 동작 동안 기입되지 않는, 메모리 회로.
  19. 제17항에 있어서, 상기 제2 열의 상기 비트라인은 상기 제2 열이 기입되기 전에 방전되는, 메모리 회로.
  20. 제17항에 있어서, 상기 제1 트랜지스터는 상기 제2 열이 기입되고 있는 동안 상기 제1 열의 상기 비트라인을 계속 충전하는, 메모리 회로.
KR1020237021815A 2020-12-31 2021-12-07 이중 프리차지 회로들을 갖는 의사-2-포트 메모리 KR20230125211A (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US202063132548P 2020-12-31 2020-12-31
US63/132,548 2020-12-31
PCT/US2021/062153 WO2022146625A1 (en) 2020-12-31 2021-12-07 Pseudo-2-port memory with dual pre-charge circuits

Publications (1)

Publication Number Publication Date
KR20230125211A true KR20230125211A (ko) 2023-08-29

Family

ID=79259294

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020237021815A KR20230125211A (ko) 2020-12-31 2021-12-07 이중 프리차지 회로들을 갖는 의사-2-포트 메모리

Country Status (5)

Country Link
US (1) US20220208239A1 (ko)
EP (1) EP4252232A1 (ko)
KR (1) KR20230125211A (ko)
CN (1) CN116686048A (ko)
WO (1) WO2022146625A1 (ko)

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9087565B2 (en) * 2012-11-20 2015-07-21 Taiwan Semiconductor Manufacturing Company, Ltd. Pre-charging a data line
US9064556B2 (en) * 2013-10-23 2015-06-23 Qualcomm Incorporated High frequency pseudo dual port memory
US9685210B1 (en) * 2016-07-08 2017-06-20 Qualcomm Incorporated Overlapping precharge and data write

Also Published As

Publication number Publication date
EP4252232A1 (en) 2023-10-04
CN116686048A (zh) 2023-09-01
US20220208239A1 (en) 2022-06-30
WO2022146625A1 (en) 2022-07-07

Similar Documents

Publication Publication Date Title
EP3482395B1 (en) Overlapping precharge and data write
US9324392B1 (en) Memory device and method of performing a write operation in a memory device
US8971096B2 (en) Wide range multiport bitcell
GB2513701A (en) A memory device and method of controlling leakage current within such a memory device
US9928889B1 (en) Bitline precharge control and tracking scheme providing increased memory cycle speed for pseudo-dual-port memories
JP2007128640A (ja) Ｓｒａｍデバイスの同じサイクルにおける読出動作及び書込動作の実行
US9520165B1 (en) High-speed pseudo-dual-port memory with separate precharge controls
US10916275B1 (en) Write driver and pre-charge circuitry for high performance pseudo-dual port (PDP) memories
US9418716B1 (en) Word line and bit line tracking across diverse power domains
CN114077417A (zh) 存储器内运算方法及装置、存储器及存储介质
US9490006B2 (en) Time division multiplexed multiport memory
US7239559B2 (en) Methods and apparatus for accessing memory
US20220208239A1 (en) Pseudo-2-port memory with dual pre-charge circuits
US20140233302A1 (en) Write-tracking circuitry for memory devices
US9324414B2 (en) Selective dual cycle write operation for a self-timed memory
US8638595B2 (en) Global bit select circuit with write around capability
EP4364141A1 (en) Memory write methods and circuits
JP5231190B2 (ja) 半導体装置とメモリマクロ
US7596040B2 (en) Methods and apparatus for improved write characteristics in a low voltage SRAM
US20230223075A1 (en) Pseudo-triple-port sram datapaths
US20210327501A1 (en) Lower power memory write operation
KR100691017B1 (ko) 반도체 메모리 장치용 로컬입출력라인 프리차지 제어회로및 그 제어방법
CN114496005A (zh) 伪双端口存储器及其位线控制方法、装置
CN113140246A (zh) 一种流水线sram及其运算方法
JP2009070536A (ja) 集積回路ダイナミックランダムアクセスメモリ（ｄｒａｍ）デバイスおよび混載ｄｒａｍを組み込むデバイス用のデータマスキング技術を使用する早期書込み