KR20230117229A - 디지털 지원 라디오 주파수(rf) 송신기 - Google Patents

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Abstract

라디오 주파수(RF) 송신기는 아날로그 RF 전력 증폭기 및 동적 에러 벡터 크기(DEVM) 보정 모듈을 포함한다. 상기 DEVM 보정 모듈은 상기 RF 전력 증폭기의 순간 이득상의 시간 의존적 변동들을 보상한다. 상기 시간 의존적 변동들은 상기 RF 전력 증폭기가 켜지는 기간 동안 발생하는 변동들일 수 있다. 상기 RF 송신기는 하나 또는 그 이상의 아날로그 기저대역 회로들 및 상기 아날로그 기저대역 회로들에서의 진폭 변조 대 진폭 변조(AM2AM) 비선형성들을 보상하는 하나 또는 그 이상의 각각의 기저대역 전치 왜곡(DPD) 모듈들을 더 포함할 수 있다. 상기 디지털 DEVM 보정 모듈 및 기저대역 DPD 모듈들은 각각의 교정 작업들에 의해 결정되는 값들을 가지는 각각의 룩업 테이블들을 각각 포함할 수 있다.

Description

디지털 지원 라디오 주파수(RF) 송신기
관련 출원들에 대한 상호 참조
본 출원은 2021년 1월 5일에 제출된 US 가출원 No. 63/134,153의 우선권을 주장하기 위해 만들어졌으며, 상기 출원의 전체 개시물은 본 출원의 개시의 일부로서 참고로 통합된다.
최신 사물 인터넷(IoT) 애플리케이션들은 더 긴 배터리 수명 및 낮은 비용을 위해 낮은 전력 소모 및 적은 실리콘 면적 사용을 요구한다. 낮은 전력 소모 및 적은 실리콘 면적 사용이라는 이러한 엄격한 요건은 종종 반대 급부로 성능의 희생을 초래한다. RF 송신기 설계의 경우, 이로 인한 결과는 선형성의 상당한 손상과 순간 이득 변동의 증가이다.
비선형성은 입력 신호에 따른 이득 변동으로 정의될 수 있다. 이상적인 경우, 각 회로 및 전체 회로 체인의 이득은 입력 신호의 설계 수준들의 전체 범위를 통틀어 일정할 것이다. 하지만, 전력 증폭기와 같은 실제 아날로그 블록들의 이득은 입력 신호의 값에서의 변동에 따라 대개의 경우 일정하지 않으며, 전력 증폭기의 경우, 이것은 전력 증폭기의 대신호 동작에 기인하다.
전통적인 RF 설계에서, 전력 증폭기는 비선형성의 단일하고 지배적인 근원으로 간주되어 왔으며, 입력 신호의 디지털 전치 왜곡(Digital Pre-Distortion (DPD))은 저하된 전력 증폭기 선형성을 보상하기 위해 널리 사용되는 효과적인 솔루션이다. 왜냐하면DPD는 단순한 구현으로 탁월한 성능 개선을 이뤄내기 때문이다.
RF 비선형성은 진폭 변조 대 진폭 변조(Amplitude-Modulation-To-Amplitude-Modulation (AM2AM)) 비선형성 및 진폭 변조 대 위상 변조(Amplitude-Modulation-To-Phase-Modulation (AM2PM)) 비선형성을 포함한다. 적절한 스펙트럼 성형을 가지는 변조된 입력 신호 및 감소된 피크 대 평균 전력비 (Peak-to-Average Power Ratio (PAPR))를 가지는 에러 벡터 크기(Error Vector Magnitude (EVM))는 전력 증폭기의 RF 비선형성으로 인해 저하된 스펙트럼 모양 및 EVM 성능을 가질 수 있다. 변조된 입력 신호의 DPD는 전력 증폭기의 AM2AM 비선형성 및 AM2PM 비선형성을 보상할 수 있다.
하지만, IoT 애플리케이션들을 위해 최근에 개발된 RF 송신기들은 낮은 전력 설계로 인해 더 복잡한 비선형성을 가진다. 예전 설계들의 경우 전력 증폭기가 단일하고 지배적인 근원이었던 반면, 최근 설계들의 경우에는 전력 증폭기 뿐만 아니라 아날로그 저역 필터들(Low-Pass Filters (LPFs)) 및 아날로그 믹서 전압 대 전류 변환기들과 같은 기저대역 회로들 또한 저전력 IoT RF 증폭기들에 대해 상당한 비선형성을 초래할 수 있다.
무선 RF 송신기에 대한 다른 성능 손상은 상기 송신기의 동적인 on-off 스위칭으로 인한 순간적인 이득 변동이다. 만약 상기 송신기가 신호 전송을 위해 켜진다면, 전력 증폭기의 전력 소모는 상기 전력 증폭기 및 동일 장치 상에서 그것에 포함된 다른 회로들의 온도 상승을 초래할 수 있다. 아날로그 장치들의 이득은 온도에 상당히 의존할 수 있기 때문에, 이는 전력 증폭기 이득 및 송신기 체인 이득이 시간에 따라 변동하게 만들 수 있다. 무선 네트워크 장치들에서, 만약 이러한 순간적인 이득 변동이 훈련 필드가(예를 들어, 무선 네트워크 표준들의 IEEE Std 802.11 패밀리 중 하나에 따라 동작하는 장치의 긴 훈련 필드(Long Training Field (LTF))) 전송되는 기간과 데이터가 전송되는 후속 기간 간의 진폭 차이를 초래한다면, 이득 상의 변동은 데이터 배열의 부정확한 스케일링 및 동적 에러 벡터 크기(Dynamic Error Vector Magnitude (DEVM))의 저하를 초래할 수 있으며, 이는 에러율의 상승 및 전송의 획득 가능한 비트율의 하락을 초래할 수 있다.
따라서, IoT 장치들을 위한 송신기들과 같은 송신기들에서 발생하는 복잡한 비선형성 및 순간적인 이득 변동을 보상하고 보정할 솔루션들, 특히 이러한 문제들에 대한 저전력에 물리적으로 콤팩트한 솔루션들에 대한 필요가 존재한다.
본 개시의 실시예들은 송신기 회로들에 관한 것으로, 보다 상세하게는, 디지털 및 아날로그 성분들을 포함하며 비선형성 및 순간 이득 변동이 상기 디지털 성분들에 의해 보상되는 RF 송신기 회로들에 관한 것이다
실시예에서, 라디오 주파수(radio frequency (RF)) 송신기는 아날로그 회로들을 포함하고 변조된 RF 신호를 증폭하도록 구성된 RF 전력 증폭기 그리고 디지털 회로들을 포함하는 동적 에러 벡터 크기(Dynamic Error Vector Magnitude (DEVM)) 보정 모듈을 포함한다. 상기 DEVM 보정 모듈은 상기 RF 전력 증폭기의 순간적인 이득에서의 시간 의존적인 변동들을 보상하도록 구성되며, 상기 DEVM 보정 모듈의 출력은 상기 변조된 RF 신호를 생성하는 데에 사용된다.
실시예들에서, 상기 DEVM 보정 모듈은 입력 값을 수신하고, 상기 RF 전력 증폭기를 켠 후 경과된 시간에 해당하는 인덱스를 결정하고, 상기 인덱스에 따른 이득 값을 결정하고, 그리고 상기 입력 값에 상기 이득 값을 곱하여 상기 DEVM 보정 모듈의 상기 출력을 산출하도록 구성된다.
실시예들에서, 상기 입력 값은 복소수 값이며, 상기 DEVM 보정 모듈의 상기 출력은 복소수 값이며, 상기 인덱스에 따라 상기 이득 값을 결정하는 것은 상기 인덱스에 따라 제1 이득 값을 결정하고 상기 인덱스에 따라 제2 이득 값을 결정하는 것을 포함하며, 상기 DEVM 보정 모듈의 상기 출력을 산출하는 것은 상기 입력 신호의 실수 성분을 상기 제1 이득 값으로 곱하여 상기 출력 신호의 실수 성분을 산출하고 상기 출력 신호의 허수 성분을 상기 제2 이득 값으로 곱하여 상기 출력 신호의 허수 성분을 산출하는 것을 포함한다.
실시예들에서, 상기 RF 송신기는 아날로그 회로들을 포함하고 상기 DEVM 보정 모듈의 상기 출력을 사용하여 생성되는 복소수 값 신호의 실수 성분 또는 허수 성분을 처리하도록 구성되는 제1 기저대역 경로, 상기 제1 기저대역 경로의 출력에 따라 반송파 신호를 변조하여 상기 변조된 RF 신호를 산출하도록 구성된 믹서 회로, 그리고 디지털 회로들을 포함하고 상기 제1 기저대역 경로의 진폭 변조 대 진폭 변조(AM2AM) 비선형성들을 보상하도록 구성된 제1 기저대역 디지털 전치 왜곡(DPD) 모듈을 더 포함한다.
실시예에서, RF 전력 증폭기를 포함하는 라디오 주파수(RF) 송신기를 동작시키는 방법은 패킷의 전송 개시와 상기 패킷에 포함되는 심볼의 전송 사이의 기간을 결정하는 단계, 상기 RF 전력 증폭기의 이득 상의 순간적인 변동에 해당하는 이득 값을 상기 기간에 따라 결정하는 단계, 상기 심볼의 값에 상기 이득 값을 곱하여 상기 심볼에 대한 보상된 값을 결정하는 단계, 상기 보상된 값에 기반하여 변조된 RF 신호를 결정하는 단계, 상기 패킷의 전송 개시에 해당하는 시점에 상기 RF 전력 증폭기를 켜는 단계, 그리고 상기 RF 전력 증폭기를 사용하고 상기 변조된 RF 신호에 기반하여, 상기 심볼에 해당하는 신호를 전송하는 단계를 포함한다.
실시예들에서, 상기 이득 값은 이득 룩업 테이블(Look-Up Table (LUT)) 상에서 복수의 값들로부터 값을 선택하여 결정된다.
실시예들에서, 상기 보상된 값에 기반하여 상기 변조된 RF 신호를 결정하는 단계는, 상기 송신기의 기저대역 회로의 진폭 변조 대 진폭 변조(AM2AM) 비선형성에 해당하는 기저대역 비선형성에서의 복수의 값들인, 기저대역 비선형성 LUT 상의 복수의 값들로부터 비선형 보정 팩터를 상기 보상된 값을 이용하여 선택하는 단계, 상기 보상된 값에 상기 기저대역 회로 비선형성 보정 팩터를 곱하는 단계, 상기 기저대역 회로를 사용하여 상기 곱셈의 결과를 처리하는 단계, 그리고 상기 기저대역 회로의 출력에 기반하여 상기 변조된 RF 신호를 결정하는 단계를 포함한다.
실시예들에서, 상기 방법은 상기 기저대역 비선형성 LUT의 상기 복수의 값들을 결정하기 위해 제1 교정(calibration) 작업을 실시하는 단계 및 상기 제1 교정 작업을 실시한 후에 상기 이득 LUT의 상기 복수의 값들을 결정하기 위해 제2 교정 작업을 실시하는 단계를 더 포함한다.
도 1은 실시예에 따른 송신기의 일부를 도시한다.
도 2는 실시예에 따른 송신기에서 전력 증폭기의 시간 의존적 이득 변동을 도시한다.
도 3은 실시예에 따른 송신기에 의해 전송되는 패킷의 포맷을 도시한다.
도 4A는 동적 에러 벡터 크기(DEVM) 저하를 도시한다.
도 4B는 실시예에 따른 송신기에서 달성된 감소된 DEVM 저하를 도시한다.
도 5는 실시예에 따른 DEVM 보정 회로를 도시한다.
도 6은 실시예에 따라 DEVM 보정을 실시하기 위한 과정을 도시한다.
도 7은 실시예에 따른 송신기에서 전력 증폭기의 시간 의존적 이득 변동의 보정을 도시한다.
도 8A는 실시예에 따른 송신기의 기저대역 회로들의 진폭 대 진폭(AM2AM) 비선형성을 도시한다.
도 8B는 도 8A에 보이는 기저대역 회로들의 AM2AM 비선형성에 해당하는 출력 보정 팩터들을 도시한다.
도 8C는 실시예에 따른 기저대역 회로들의 보정된 AM2AM 비선형성을 도시한다.
도 9는 실시예에 따른 송신기에서 기저대역 회로들의 AM2AM 비선형성을 보정하기 위한 기저대역 디지털 전치 왜곡(DPD) 회로를 도시한다.
도 10은 실시예에 따라 기저대역 DPD를 실시하기 위한 과정을 도시한다.
도 11은 실시예에 따른 송신기에서 I-Q 불일치/로컬 오실레이터 누설(IQ/LO) 보상을 실시하기 위한 회로를 도시한다.
도 12는 실시예에 따른 송신기에서 회로들의 교정을 실시하기 위한 과정을 도시한다.
실시예들의 구체적인 설명은 해당 도면들과 함께 아래에 제시된다. 본 개시의 범위는 청구항들에 의해서만 제한되며, 많은 대안들, 변형들 및 등가물들을 포괄한다. 다양한 절차들의 단계들이 특정한 순서로 제시되기는 하지만, 실시예들이 열거된 순서로 실시되는 것으로 반드시 제한되는 것은 아니다. 일부 실시예들에서, 특정 동작들은 동시에 수행되거나, 기술된 순서가 아닌 다른 순서로 수행되거나, 또는 전혀 수행되지 않을 수 있다.
아래 설명에 제시된 다양한 구체적인 내용들은 완전한 이해를 제공하기 위한 것이다. 이러한 구체적인 내용들은 예시를 위해 제공되며, 실시예들은 본 개시의 구체적인 내용의 일부 또는 전부가 없더라도 청구범위에 따라 구현될 수 있다. 명확히 하기 위해, 본 개시와 관련된 기술분야에서 알려진 기술적 자료는 본 개시를 불필요하게 모호하게 하지 않도록 상세하게 기술하지 않는다.
도 1은 실시예에 따른 송신기 체인(100)의 일부를 도시한다. 상기 송신기 체인은 신호들이 0 또는 1에 해당하는 이산 값들을 각각 가지는 하나 또는 그 이상의 비트들을 포함하는 디지털 신호들로 주로 처리되는 디지털 부분과 신호들이 연속되는 범위 내에서 전압 또는 전류의 크기로 표현되는 연속 값들을 갖는 아날로그 신호들로 주로 처리되는 아날로그 부분을 포함한다.
송신기 체인(100)의 상기 디지털 부분은 모뎀 모듈(102), 라디오 주파수 섹션(radio frequency section (RF)) 디지털 전치 왜곡(digital pre-distortion (DPD)) 모듈(106), 동적 오류 벡터 크기(dynamic error vector magnitude (DEVM)) 보정 모듈(104), IQ 불일치/로컬 오실레이터 누출(IQ mismatch/local oscillator leakage (IQ/LO)) 보상 모듈(108), I 경로 기저대역(baseband (BB)) DPD 모듈(110I), Q 경로 BB DPD 모듈(110Q), I 경로 디지털 아날로그 변환기(digital-to-analog converter (DAC))(112I) 및 Q 경로 DAC(112Q)을 포함한다. 실시예들에서, 상기 송신기 체인의 디지털 부분에 있는 상기 모듈들은 특별히 제작된 전자 회로, 현장 프로그래밍 가능한 로직, 비일시적 컴퓨터 판독 가능한 매체에 저장된 컴퓨터 프로그래밍 명령을 실행하는 프로세서들 또는 이것들의 조합을 사용하여 구현될 수 있지만, 실시예들은 이에 한정되지 않는다.
송신기 체인(100)의 상기 아날로그 부분은 I 경로 저역 통과 필터(low-pass filter (LPF))(114I), Q 경로 LPF(114Q), I 경로 전압-전류(voltage-to-current (V2I)) 변환기(120I), Q 경로 V2I 변환기(120Q), 전압 제어 오실레이터(voltage-controlled oscillator (VCO))(124), 분할기 회로(126), 믹서(128), 전력 증폭기(power amplifier, (PA))(130), 그리고 노치 필터를 포함하는 부하 회로(132)를 포함한다. 실시예들에서, 송신기 체인(100)의 상기 아날로그 부분의 위에 열거된 구성 요소들은 각각 특별히 제작된 전자 회로이지만, 실시예들은 이에 한정되지 않는다.
모뎀(102)은 디지털 값들의 시퀀스를 포함하는 출력 신호를 산출할 수 있다. 상기 디지털 값들은 복소수를 나타낼 수 있으며, 이에 따라 각 디지털 값은 실수 값(I)과 허수 값(Q)을 포함할 수 있으며, 각각은 복수의 비트들이 나타내는 숫자로 표현된다. 실시예들에서, 모뎀(102)은 무선 표준에 따라 신호를 산출하도록 설계된 모뎀일 수 있다. 예를 들어, 모뎀(102)은 IEEE Std 802.11ah 모뎀일 수 있다.
DEVM 보정 모듈(104)은, 예를 들어 송신기 체인(100)이 송신하기 시작한 후에 송신기 체인(100)이 온도 상의 변화를 경험함으로 인해 발생할 수 있는 송신기 체인(100)의 순간 이득의 변화를 보상하기 위해 동작한다. DEVM 보정 모듈(104)은 모뎀으로부터 수신한 신호에 시변 이득을 적용하여 출력을 산출한다.
실시예들에서, 크래스트 팩터 감소 (crest factor reduction (CFR))/스펙트럼 성형 필터(spectrum shaping filter (SSF)) 모듈(미도시)은 모뎀(102)의 상기 출력을 처리하고 상기 처리된 출력을 DEVM 보정 모듈(104)에 제공할 수 있다. 상기 CFR/SSF 모듈에 의한 모뎀(102)의 출력 처리는 적절한 스펙트럼 성형과 오류 벡터 크기(EVM)를 제공하며, 출력의 피크 대 평균 전력 비(peak-to-average power ratio (PAPR))를 감소시킨다.
RF DPD 모듈(106)은 PA(130)에서의 비선형성 및 특히 PA(130)에 대한 신호 입력의 크기에 의존하는 PA(130)의 이득 변동을 보상하기 위해 DEVM 보정 모듈(104)의 출력을 사전 왜곡한다. RF DPD 모듈(106)은 진폭 대 진폭 변조(amplitude-to-amplitude modulation (AM2AM)) 비선형성, 진폭 대 위상 변조(amplitude-to-phase (AM2PM)) 비선형성 또는 둘 다를 보상하도록 구성될 수 있다.
IQ/LO 보상 모듈(108)은 RF DPD 모듈(106)의 출력을 수정하여 실수(I) 경로의 아날로그 부분과 허수(Q) 경로의 아날로그 부분 사이의 불일치, 믹서(128)의 DC 오프셋, 로컬 오실레이터로부터의 누출 또는 이들의 조합을 보상한다. 이러한 동작은 반송파 억제/이미지 제거(Carrier Suppression/Image Rejection (CS/IR)) 교정이라고도 불린다. IQ/LO 보상 모듈(108)은 허수 값 숫자들을 포함하는 입력 신호들을 수신할 수 있으며, 각각 실수 값 숫자들을 포함하는 실수 성분 및 허수 성분을 출력할 수 있다.
IQ/LO 보상 모듈(108)의 출력의 실수 성분은 I 경로 BB DPD 모듈(110I)로 제공되고, IQ/LO 보상 모듈(108) 출력의 허수 성분은 Q 경로 BB DPD 모듈(110Q)로 제공된다.
I 경로 BB DPD 모듈(110I)은 I 경로 LPF(114I), I 경로 V2I 변환기(120I) 및 믹서(128)와 같은 I 경로 기저대역 블록들에 의해 야기된 비선형성을 보상한다. I 경로 BB DPD 모듈(110I)은 I 경로의 신호가 실수(즉, 복소수가 아닌) 신호이기 때문에 AM2AM 왜곡만 보상할 수 있다.
마찬가지로, Q 경로 BB DPD 모듈(110Q)은 Q 경로 LPF(114Q), Q 경로 V2I 변환기(120Q) 및 믹서(128)와 같은 Q 경로 기저대역 블록들에 의해 야기된 비선형성을 보상한다. Q 경로 BB DPD 모듈(110Q)은 Q 경로의 신호가 실수(즉, 복소수가 아닌) 신호이기 때문에 AM2AM 왜곡만 보상할 수 있다.
I 경로 DAC(112I)은 I 경로 BB DPD 모듈(110I)의 출력을 다중 비트 디지털 값에서 대응하는 아날로그 값으로 변환한다. Q 경로 DAC(112Q)은 Q 경로 BB DPD 모듈(110Q)의 출력을 다중 비트 디지털 값에서 대응하는 아날로그 값으로 변환한다. 예시적인 실시예에서, DAC(112I, 112Q)은 32 MHz의 샘플링 레이트(fs)를 갖는다.
I 경로 LPF(114I)는 I 경로 DAC(112I)의 출력을 필터링한다. 예시적인 실시예에서, I 경로 LPF(114I)는 선택 가능한 차단 주파수(예를 들어, 차단 주파수는 1.5 MHz, 3 MHz, 6 MHz 중 어느 하나로 구성될 수 있음)를 가지고 있지만, 실시예는 이에 한정되지 않는다.
마찬가지로, Q 경로 LPF(114Q)는 Q 경로 DAC(112Q)의 출력을 필터링한다. 예시적인 실시예에서 Q 경로 LPF(114Q)는 선택 가능한 차단 주파수(예를 들어, 차단 주파수는 1.5 MHz, 3 MHz 및 6 MHz 중 어느 하나로 구성될 수 있음)를 가지고 있지만, 실시예는 이에 한정되지 않는다.
I 경로 V2I 변환기(120I)는 I 경로 LPF(114I)로부터 수신한 입력 전압에 해당하는 출력 전류를 산출한다. Q 경로 V2I 변환기(120Q)는 Q 경로 LPF(114I)로부터 수신한 입력 전압에 해당하는 출력 전류를 산출한다.
V2I 변환기(120I, 120Q)의 각 입력 전압은 차동 신호로 수신될 수 있다. 입력 전압은 한 쌍의 신호 사이의 전압 차이에 해당한다. 실시예에서, V2I 변환기(120I, 120Q)의 각 출력 전류는 차동 신호로 산출될 수 있으며, 이때 출력 전류는 한 쌍의 신호의 전류 사이의 차이에 해당한다.
VCO(124)는 VCO(124)에 제공되는 제어 전압에 따른 주파수를 갖는 RF 신호를 산출한다. 예시적인 실시예에서, VCO(124)는 제어 전압에 따라 2.56 GHz 내지 3.84 GHz 범위의 주파수를 갖는 신호를 산출한다.
분할기 회로(126)는 VCO(124)의 출력에 대해 주파수 분할을 수행하여 반송파 신호를 산출한다. 예시적인 실시예에서, 주파수 분할의 비율은 선택 가능하다. 예를 들어, 예시적인 실시예에서, 분할기 회로(126)는 분할기 회로(126)에 제공된 제어 신호에 따라 VCO(124)의 출력을 4 또는 6으로 나눌 수 있다. 따라서, VCO(124)가 2.56 내지 3.84 GHz 범위의 주파수를 산출하는 예시적인 실시예에서, 분할기 회로(126)는 비율이 6으로 설정될 때 426 MHz 내지 640 MHz의 주파수를 갖는 반송파 신호를 산출하고, 비율이 4로 설정될 때 640 MHZ 내지 960 MHz의 주파수를 갖는 반송파 신호를 산출할 수 있다.
믹서(128)는 V2I 변환기(120I, 120Q)의 출력과 분할기 회로(126)의 출력을 결합하여 변조 RF 신호를 산출한다.
PA(130)는 변조 RF 신호를 증폭하여 부하 회로(132)로 제공한다. 부하 회로(132)는 예를 들면 PA(130)에서의 비선형성으로 인해 발생하는 변조 RF 신호의 2차 고조파를 필터링하도록 구성된 조정 가능한(tunable) 노치 필터를 포함할 수 있다. 부하 회로(132)는 임피던스 매칭을 수행하거나, 격리(isolation)을 제공하거나, PA(130)의 차동 출력 신호를 단일 종단(single-ended) 신호로 변환하거나, 이들의 조합을 수행하는 부하 변압기를 더 포함할 수 있다. 부하 회로(132)는 안테나 또는 다른 RF 전송 매체(동축 케이블, 스트립 라인, 트위스트 페어 케이블 등)에 제공될 수 있는 출력을 산출할 수 있다.
실시예에 따른 디지털 지원 RF 송신기에는 장애를 가지는 RF/아날로그 블록들 및 RF/아날로그 장애 교정 및 보상을 실시하는 디지털 프론트 엔드 (digital front end (DFE))가 포함된다. RF/아날로그 장애 및 그것의 보상은 아래와 같다.
1) AM2AM 및 AM2PM 왜곡을 포함할 수 있고, 전력 증폭기와 같은 RF 블록들에 의해 유발되는 RF 비선형성의 경우, 이러한 RF 비선형성은 RF DPD 회로 또는 과정에 의해 보상될 것이다. 이러한 장애는 상향 변환 믹서와 같이, I (동위상) 및 Q (직교 위상) 머징을 실시하는 백 엔드 블록들에 의해서도 발생될 수 있다.
2) I 및 Q 머징에 앞서 프론트 엔드 블록들에 의해 유발되기 때문에 오직 AM2AM 장애만을 가지는, 믹서 전압 전류 변환기 또는 저역 필터 (LPE)와 같은 기저대역 블록에 의해 발생되는 기저대역 (BB) 비선형성의 경우, 이러한 장애는 BB DPD 회로들 또는 과정들에 의해 보상된다. BB DPD 회로 또는 과정은 I 신호 경로 및 Q 신호 경로 각각에 대해 포함될 수 있다.
3) 전력 증폭기에서 주로 발생하는 순간 이득 변동의 경우, 이러한 장애는 전력 증폭기의 순간 이득과 동일한 크기를 가지지만 극성은 반대 (데시벨 (Db) 단위로 측정)인 가변 순간 이득을 가지는 DEVM 보정 회로 또는 과정으로 보상된다. DEVM 보정 회로 또는 과정은 (가령, 전력 증폭기를 켜서) 활성화되는 송신기와 동기화될 수 있다.
4) 믹서의 IQ 불일치 (또는 이미지 제거 (IR)) 및/또는 DC 오프셋 (또는 반송파 억제 (CS))를 보상하기 위해, IQ/LO 보상 회로 또는 과정이 사용될 수 있다.
DFE에 대한 교정은 도 1에서 보이는 DEVM 보정, RF DPD, CS/IR 교정, 그리고 BB DPD 순서를 따를 수 있다. 이 순서는 BB 비선형성, 반송파 누설 및 IQ 불일치, RF 비선형성, 그리고 전력 증폭기의 순간 이득 변동과 같은 RF/아날로그 장애들에 정확히 역순이다.
도 2는 실시예에 따른 송신기에서 도 1의 PA(130)과 같은 전력 증폭기(PA)의 시간 의존적 이득 변동을 도시한다. 이 그래프는 (PA의 공칭 정상상태 이득에 정규화된) Y축에서는 PA 이득 및 X축에서는 PA의 전원이 켜진 이후의 시간을 보여준다. 그래프에서 PA 이득은 대략 30 마이크로 초 간격으로 측정된 것이다.
PA는 그것이 처음 켜질 때의 제1 온도에서 동작하며, 이에 따라 이득은 처음의 수십 마이크로 초 동안 상대적으로 높은 레벨 (+0.3 Db)로 빠르게 증가한다. 그 이후에, PA가 사용하는 전력이 PA의 온도를 제1 온도 이상으로 상승시키고, PA의 이득이 감소함에 따라, 2 밀리 초 후에 PA 이득은 공칭 레벨(여기서는 0 dB로 간주)로 감소하였다.
도 3은 실시예에 따른 송신기에 의해 전송되는 패킷(300)의 포맷을 도시한다. 여기서 패킷(300)의 포맷은 IEEE std 802.11 무선 네트워크에서 동작하는 무선 장치가 전송하는 패킷들을 대표하는 요소들을 가진다. 패킷(300)은 도 2의 PA 이득을 기술하는 데에 사용된 것과 동일한 시간 척도 상에서 보인다.
패킷(300)은 쇼트 트레이닝 필드(STF)(302), 롱 트레이닝 필드(LTF)(304), 신호 필드(SIG)(306), 그리고 패킷의 유형 및 부합하는 표준에 따라 서비스 필드, 데이터 필드, 테일, 패딩, 또는 그것들의 조합을 포함할 수 있는 페이로드(308)를 포함한다.
STF(302)는 패킷 감지, 자동 이득 제어(automatic gain control (AGC)), 초기 주파수 오프셋 추정, 그리고 초기 시간 동기화를 위해 패킷(300)을 수신하는 장치에 의해 사용될 수 있다. LTF(304)는 채널 추정을 위해 그리고 더 정확한 주파수 오프셋 추정 및 시간 동기화를 위해 사용될 수 있다.
만약, 도 4에서 보이는 바와 같이, STF(302) 및 LTF(304)가 전송되는 최초 기간 동안의 패킷(300)을 전송하는 PA의 이득이 페이로드(308)가 전송되는 기간 동안의 이득과 다르다면, STF(302) 및 LTF(304)를 사용하여 결정된 AGC 및 채널 추정은 페이로드(308)에서의 심볼들과 관련하여 정확하지 않게 될 것이다. 그 결과, 잘못 디코딩되는 페이로드(308)에서의 심볼들(이하, 페이로드 심볼들)의 수는 증가할 수 있으며, 특히 (심볼 당 64개의 값으로 직교 진폭 변조(QAM-64)를 사용하여 변조된 심볼에서와 같이) 많은 수의 포인트들을 가지는 데이터 배열이 사용되는 경우에 증가할 수 있다.
도 4A 및 4B는 도 3의 패킷(300)의 전송 동안 PA 이득 상의 변동으로 인해 발생하는 동적 에러 벡터 크기(DEVM)의 저하를 도시한다. 도 4A는 시간 의존적 PA 이득이 보상되지 않은 경우 QAM-64에서 송신된 페이로드 심볼들의 수신 값들을 그것들의 이상적인 값들과 비교한 플롯이며, 도 4B는 시간 의존적 PA 이득이 실시예에 따른 DEVM 보정 회로에 의해 보상된 경우 QAM-64에서 송신된 페이로드 심볼들의 수신 값들을 그것들의 이상적인 값들과 비교한 플롯이다. 도 4A 및 4B에서, X축은 심볼들의 실수(I) 성분 값들은 나타내며, Y축은 허수(Q) 성분 값들을 나타낸다.
구체적으로, 도 4A는 수신된 심볼들이 STF(302) 및 LTF(304)를 사용하여 결정된 AGC 및 채널 추정 값들에 따라 처리된 후에, LTF(302) 및 STF(304)를 송신할 때의 PA 이득이 페이로드 심볼들이 송신될 때의 PA 이득 보다 0.3 dB 높은 경우를 도시한다. 도 4B는 동일한 경우를 도시하며, 다만 시간 의존적인 PA 이득 변동이 실시예에 따른 DEVM 보정 회로 또는 과정에 의해 송신기에서 보상되었다는 점이 다르다.
도 4A에서, 수신된 심볼들(회색 점들)은 원들이 지시하는 이상적인 값들의 중간 보다는 해당 플롯의 중간에 더 가까운 경향을 보이며, 일부 경우에는, 특히 더 큰 절대적인 크기를 가지는 값들의 경우, 원들 바깥에 위치한다. 반면에, 도 4B에서 수신된 심볼들의 값들은 원 내부의 더 중심에 위치하며, 원 밖으로 위치하는 경우가 덜 하다. 따라서, 수신된 심볼들의 값들을 해석함에 있어 오류는 도 4A에 도시된 경우 보다는 도 4B에 도시된 경우에 덜 발생한다.
도 5는 실시예에 따른 DEVM 보정 회로(504)를 도시한다. DEVM 보정 회로(504)는 도 1의 DEVM 보정 회로 모듈(104)에 포함될 수 있다.
DEVM 보정 회로(504)는 AND 게이트(550), 카운터(552), 카운터 엔드 감지 회로(554), 이득 룩업 테이블(LUT)(556), 제1 멀티플라이어 회로(558I), 그리고 제2 멀티플라이어 회로(558Q)를 포함한다. 이득 LUT(556)은 다수의 레지스터, 랜덤 액세스 메모리(RAM)와 같은 휘발성 메모리, 또는 ROM 또는 플래시 메모리와 같은 비휘발성 메모리를 포함할 수 있다.
DEVM 보정 회로(504)는 복소수 값의 I 및 Q 성분들에 대응할 수 있는 I 입력INI 및 Q 입력INQ로 구성되는 입력을 수신한다. I 입력INI 및 Q 입력INQ 각각은 이진수들 표현하는 다중 비트 신호들일 수 있다.
도 5에 도시된 실시예에서, DEVM 보정 회로(504)는 I 입력INI 및 Q 입력INQ의 값들에 이득 LUT(556)에서 판독된 I 및 Q 이득 조정 값들 LUTI 및 LUTQ를 곱해 I 출력 OUTI 및 Q 출력 OUTQ의 값들을 각각 산출한다.
다른 실시예들에서, DEVM 보정 회로(504)는 I 입력INI 및 Q 입력INQ의 값들에 이득 LUT(556)에서 판독된 동일한 이득 조정 값을 곱해 I 출력 OUTI 및 Q 출력 OUTQ의 값들을 각각 산출한다. 즉, 다른 실시예들에서, 이득 LUT(556)에서의 단일한 값은 I 및 Q 이득 조정 값들 LUTI 및 LUTQ 모두로 사용된다.
이득 LUT(556)에서 판독된 I 및 Q 이득 조정 값들 LUTI 및 LUTQ은 카운터(552)에 의해 다중 비트 이진 신호 인덱스 출력에 따라 결정된다. 카운터(552)는 송신 개시 신호 TXstart에 의해 리셋 되며(상기 신호 인덱스를 제로와 같은 일정한 상수로 설정), 그 다음에 카운트 엔드 회로(554)의 클록 활성 출력(clock enable output (CEN))이 발휘되면 클록 신호 SCLK의 주파수와 같은 비율로 증가된다. 송신 개시 신호 TXstart는 송신을 실시하기 위한 준비로 (도 1의 PA(130)과 같은) 전력 증폭기의 전원이 켜지는 것에 대응하여 발휘될 수 있다. TXstart 신호의 발휘는 (카운터(552)의 리셋 입력 R이 엣지 트리거되는 경우) TXstart의 상승 또는 하강 엣지에 해당하거나 또는 (카운터(552)의 리셋 입력 R이 높거나 낮은 레벨에 의해 활성화되는 경우) 양성 또는 음성 펄스에 해당할 수 있다.
카운트 엔드 감지 회로(554)의 클록 활성 출력 CEN은 카운터(552)가 리셋 되면 발휘되고, 카운트 엔드 감지 회로(554)가 인덱스 신호의 값이 카운트 종단 값에 도달했음을 감지할 때까지 발휘된 상태로 유지된다.
카운트 값의 종단은 전원이 켜진 후에 (위에 언급된 전력 증폭기와 같은) 전원이 켜진 회로의 온도(또는 해당 온도에 상응하는 이득 변동)이 안정화되는 시간에 해당할 수 있다. 예를 들어, 도 2는 전력 증폭기의 이득이 전력 증폭기의 전원이 켜진 후 2 밀리 초를 조금 넘는 공칭 값 근처에서 안정화 될 수 있음을 보여준다. 따라서, 클록 신호 SCLK가 (예를 들어) 8 KHz의 주파수를 가지며 카운터(552)가 송신 개시 신호 TXstart에 의해 제로로 리셋 되는 경우, 카운트 종단 값은 2 밀리 초에 8 KHz를 곱한 값 즉, 16과 같을 수 있다. 하지만, 실시예들은 이에 한정되지 않는다.
카운트 엔드 감지 회로(554)가 인덱스 신호의 값이 카운트 종단 값에 도달했다고 감지하는 경우, 그것은 클록 활성 출력 CEN의 발휘를 해제하며, 이로 인해 AND 게이트(550)는 카운터에 클록 신호 SCLK를 제공하는 것을 멈추게 되고 그리하여 신호 인덱스는 카운트 종단 값에 머무르게 된다.
이에 따라, 실시예들에서, 이득 LUT(556)에서 판독된 I 및 Q 이득 조정 값들 LUTI 및 LUTQ는 전력 증폭기가 켜진 가장 최근 시간 이후 경과한 시간의 양에 의해 결정되며, 따라서 I 입력 INI 및 Q 입력 INQ의 값들에 적용되는 이득 조정은 전력 증폭기가 켜진 가장 최근 시간 이후 경과한 시간의 양에 따라 I 출력 OUTI 및 Q 출력 OUTQ의 값들을 산출한다.
실시예들에서, 복수의 이득 LUT들은 이득 LUT(556)에 저장될 수 있으며, 사용 중인 이득 LUT는 전력 증폭기의 파워 출력 레벨, 전력 증폭기를 포함하는 장치의 주위 온도, 또는 이것들의 조합에 따라 선택될 수 있다.
실시예들에서, 테이블 선택 신호 TabSel는 I 및 Q 이득 조정 값들 LUTI 및 LUTQ를 산출하는 데에 사용될 이득 LUT를 선택하는 데에 사용될 수 있으며, 상기 테이블 선택 신호 TabSel는 선택된 출력 파워, 주위 온도 등, 또는 이것들의 조합에 따라 결정된 값을 가질 수 있다.
다른 실시예에서, 어떤 이득 LUT가 사용되는지는 신호 인덱스를 사용하여 결정될 수 있다. 예를 들어, 이득 LUT(556) 내의 제1 이득 LUT는 0 내지 15의 인덱스 값들에 해당할 수 있으며, 이득 LUT(556) 내의 제2 이득 LUT는 16 내지 31의 인덱스 값들에 해당할 수 있으며 등이다. 어떤 이득 LUT가 사용되는지는 리셋 시의 카운터(552)의 값 및 카운트 종단 값을 선택된 출력 파워, 주위 온도, 패킷 간 아이들 시간, 전력 증폭기 등의 현재 작업 주기, 또는 이것들의 조합들에 따라 선택하여 결정될 수 있다. 예를 들어, 전력 증폭기가 전 출력에서 동작하는 경우, 리셋 시의 카운터(552)의 값은 0(제로)일 수 있고, 카운트 종단 값은 15일 수 있으며, 전력 증폭기가 반 출력에서 동작하는 경우, 리셋 시의 카운터(552)의 값은 16일 수 있고, 카운트 종단 값은 31일 수 있다. 다른 예에서, 카운트(552)가 리셋 되는 값은 이전 패킷이 송신된 이후의 아이들 시간에 따라 변동될 수 있으며, 예를 들어, 상기 아이들 시간이 짧은 경우, 이전 전송으로 인해 칩 온도가 여전히 상승할 수 있다는 점을 반영하여 더 커질 수 있다. 여전히 상승하는 칩 온도는 전력 증폭기가 켜질 때 그것의 정상상태 이득에 더 가까워지도록 할 수 있으며 더 짧은 시간에 그것의 정상상태 이득에 안착하도록 할 수 있다.
실시예들에서, 클록 신호 SCLK의 주파수는 I 입력INI 및 Q 입력INQ의 새로운 값들이 DEVM 보정 회로(504)로 제공되는 비율 보다 낮을 수 있다. 예를 들어, 클록 신호 SCLK는 128 마이크로 초의 주기를 가질 수 있으며, I 입력INI 및 Q 입력INQ의 새로운 값들은 매 4 또는 16 마이크로 초 마다 제공될 수 있고, 여기서 4 또는 16 마이크로 초는 전송되는 심볼의 심볼 지속시간이다. 이와 같은 실시예들에서, 단일 인덱스의 단일 값에 해당하는 I 이득 조정 값 LUTI는 I 입력INI의 각 값들로부터 I 출력 OUTI의 복수의 연속된 값들을 산출하는 데에 사용될 수 있으며, 그리고 단일 인덱스의 단일 값에 해당하는 Q 이득 조정 값 LUTQ는 Q입력INQ`의 각 값들로부터 Q출력 OUTQ의 복수의 연속된 값들을 산출하는 데에 사용될 수 있다. 예를 들어, 클록 신호 SCLK가 128 마이크로 초의 주기를 가지고 심볼 지속 기간이 4 마이크로 초인 경우, 이득 LUT(556)으로부터 판독된 I 및 Q 이득 조정 값들 LUTI 및 LUTQ 각각은 32개의 심볼들에 해당하는 I 및 Q 값들을 처리하는 데에 사용될 수 있다.
다른 실시예에서, 클록 신호 SCLK의 주기는 송신기가 전송하는 심볼의 주기와 일치할 수 있다. 예를 들어, 송신기가 전송하는 심볼들이 4 마이크로 초의 주기를 가지는 심볼들과 16 마이크로 초의 주기를 가지는 심볼들의 모두 포함한다면, 일 실시예에서, 클록 신호 SCLK는 4 마이크로 초의 주기를 가질 수 있으며, 다른 실시예에서, 클록 신호 SCLK는 16 마이크로 초의 주기를 가질 수 있다.
도 6은 실시예에 따라 DEVM 보정을 실시하기 위한 과정(604)을 도시한다. 과정(604)은 도 5의 DEVM 보정 회로와 같은 회로에 의해 실시될 수 있거나, 또는 비일시적인 컴퓨터 판독가능 매체에 저장된 프로그래밍 명령어들을 실행하는 프로세서에 의해 실시될 수 있다.
단계(S610)에서, 과정(604)는 송신TX가 시작되는지 여부, 즉, 전력 증폭기가 켜지는지 여부를 결정한다. 송신이 시작되면, 과정(604)는 단계(S612)로 진행되다. 송신이 이미 진행 중이거나 진행 중이지 않은 경우, 과정(604)는 단계(S614)로 진행된다.
단계(S612)에서, 과정(604)는 인덱스를 0으로 설정한다. 그 다음으로, 과정(604)는 단계(S620)으로 진행된다.
단계(S614)에서, 과정(604)는 인덱스가 카운트 종단 값(끝) 보다 작은 지 여부를 결정한다. 인덱스가 카운트 종단 값 보다 작은 경우, 과정(604)은 송신 시작 시 일정 시간 동안 동작하며, 이때 전력 증폭기의 순간적인 이득은 변동될 수 있고, 그에 따라 과정(604)은 단계(S616)으로 진행된다. 그렇지 않은 경우, 과정(604)는 단계(S620)으로 진행된다.
단계(S616)에서, 과정(604)는 과정(604)가 다음 클록 주기에 진입했기 때문에 인덱스를 증가시켜야 하는 때인지를 판단한다. 즉, 과정(604)는 인덱스가 가장 최근에 증가되거나 리셋 된 이후 경과한 시간이 도 5의 클록 SCLK와 같은 클록 신호의 주기 이상인지 여부를 판단한다. 과정(604)가 다음 클록 주기에 진입한 경우, 과정(604)는 단계(S618)로 진행되고, 그렇지 않은 경우, 과정(604)는 단계(S620)으로 진행된다.
단계(S618)에서, 과정(604)는 인덱스의 값을 증가시킨다. 그 다음으로, 과정(604)는 단계(S620)으로 진행된다.
단계(S620)에서, 단계(604)는 새로운 입력 값이 처리를 위해 제공되었는지 여부를 판단한다. 실시예에서, 과정(604)는 전송되는 심볼의 지속 시간과 같은 주기를 가지는 심볼 레이트 클록의 각 주기에서 처리하기 위해 새로운 입력 값이 제공되었다고 판단할 수 있다. 과정(604)가 새로운 입력 값이 제공되었다고 판단하는 경우, 과정(604)는 단계(S622)로 진행되고, 그렇지 않은 경우, 과정(604)는 단계(S610)으로 진행된다.
단계(S622)에서, 과정은 LUT로부터 Indexth LUT I 값 LUTGI[Index] 및 Indexth LUT Q 값 LUTGQ[Index]를 판독하며, Indexth LUT I 값 LUTGI[Index]에 새로운 입력 값의 I 성분 INI을 곱하여 I 출력 OUTI의 새로운 값을 산출하고, Indexth LUT Q 값 LUTGQ[Index]에 새로운 입력 값의 Q 성분 INQ를 곱하여 Q 출력 OUTQ의 새로운 값을 산출한다.
실시예에서, 과정(604)는 단일 Indexth LUT 값 LUTG[Index]를 판독하여 그것을 Indexth LUT I 값 LUTGI[Index] 및 the Indexth LUT Q 값 LUTGQ[Index] 모두로 사용할 수 있다.
그 다음으로, 과정(604)는 단계(S622)에서 단계(S610)으로 진행된다.
도 5의 실시예와 마찬가지로, 과정(604)은 송신기를 포함하는 장치에 저장된 복수의 이득 LUT들 중 선택된 하나를 사용하여 동작할 수 있으며, 상기 선택된 이득 LUT는 동작 파라미터(가령, 선택된 파워 출력, 패킷 간 아이들 시간, 또는 현재 작업 주기), 환경 파라미터(가령, 현재 주위 온도), 또는 장치에 해당하는 이것들의 조합에 따라 선택된다.
실시예들에서, 과정(604) 또는 DEVM 보정 회로(504)는 아래에 따라 동작될 수 있다.
(수학식 1)
(수학식 2)
여기서, IN I 는 복소수 입력 값의 실수 성분이고, IN Q 는 상기 복소수 입력 값의 허수 성분이고, Index는 전력 증폭기가 켜진 후 경과한 시간에 해당하는 자연수, T s 는 전력 증폭기가 켜진 이후 전력 증폭기의 순간 이득이 공칭 값에 안착한 것으로 간주된 때의 시점, P는 Index의 연속된 값들 사이의 간격에 해당하는 기간, LUTG I [Index]는 Index의 값에 해당하는 I 경로 이득 LUT 엔트리, LUTG Q [Index]는 Index의 값에 해당하는 Q 경로 이득 LUT 엔트리, OUT I 는 복소수 출력 값의 실수 성분, 그리고 OUT Q 는 복소수 출력 값의 허수 성분이다.
도 7은 실시예에 따른 송신기에서 전력 증폭기(PA)의 시간 의존적 이득 변동의 보정을 도시한다. 도 17의 예에서, 이득 LUT의 16개 엔트리(또는 16개 쌍의 I 및 Q 엔트리)에 맞춰 16개의 시간 세그먼트들이 DEVM 교정을 위해 사용된다. 하지만, 실시예들은 이것에 한정되지 않는다.
본 예에서, 각각의 시간 세그먼트의 길이는 최대 128usec로 변경 가능하다. 상단 라인은 전력 증폭기의 측정된 이득 변동이며, 중간 라인은 교정 이후 잔여 에러 이득 변동을 보여준다. 본 예에서, DEVM 보정 이득의 해상도는 0.05dB이다.
도면에 보이는 것과 같이, 보정 이후 잔여 이득 변동은 0.05dB 미만으로, 전력 증폭기의 순간적인 이득 변동이 잘 보상되었음을 보여준다.
본 개시의 실시예들은 아날로그 블록들에 제공된 입력 신호의 순간 크기를 순간적인 이득 변동에 반대되는 방식으로 송신기의 디지털 회로들에서 조정함으로써 전력 증폭기 내의 시간 의존적 순간 이득 변동에 의해 발생하는 동적인 EVM 저하를 보정할 수 있다. 실시예들은 추가적인 전력 소모를 일으키지 않으며 디지털 방식으로 실시되고 그로 인해 과정, 전압 및 온도(PVT) 변동에 영향을 받지 않기 때문에 관련 기술들의 동적 EVM 보정 방식(예를 들어, 전력 증폭기의 프리 히팅) 보다 우월하다.
더 나아가, 실시예들에 따른 DEVM 보정 회로들 및 과정들은 아날로그 이득 변동 자체도 보상하며, 그로 인해 실시예를 채택하는 송신기가 임의의 특정 시간에 동작함에 있어 준수하는 무선 표준 (또는 그것의 부분)으로부터 독립된 교정 결과들에 의존할 수 있다. 예를 들어, IEEE Std 802.11ah CBW1 (1 MHz Channel Bandwidth) 패킷들은 IEEE Std 802.11ah CBW2 (2 MHz Channel Bandwidth) 및 CBW4 (4 MHz Channel Bandwidth) 패킷들과는 상이한 STF 및 LTF 타이밍을 가지고 있으며, 802.11ah 1 MHz 및 2 MHz/4 MHz 전송이 상이한 STF 및 LTF 길이 및 타이밍을 가지고 있다 해도, 실시예에 따른 동적 EVM 보정 회로 또는 과정은 두 경우 모두에 대해 전력 증폭기 순간 이득 변동들을 이득 LUT 엔트리들의 동일한 세트에 기반하여 적절하게 보상할 수 있다.
도 8A는 실시예에 따른 송신기의 기저대역 회로들의 진폭 대 진폭(AM2AM) 비선형성을 도시한다. 상기 기저대역 회로들은 I 및 Q 신호들이 RF 송신의 반송파 주파수를 변조하는 데에 사용되기 전에 상기 I 및 Q 신호들 중 하나를 개별적으로 처리하는 아날로그 회로들에 해당한다. 한 가지 경우에, 상기 기저대역 회로들은 도 1의 I 경로 LPE(114I), 도 1의 I 경로 V2I 회로(120I), 또는 둘 다를 포함할 수 있다. 다른 경우에, 상기 기저대역 회로들은 도 1의 Q 경로 LPE(114Q), 도 1의 Q 경로 V2Q 회로(120Q), 또는 둘 다를 포함할 수 있다.
도 8A의 점선은 기저대역 회로의 이상적인 진폭 인에서 진폭 아웃으로의 응답을 나타낸다. 도 8A의 실선은 기저대역 회로의 실제적인 진폭 인에서 진폭 아웃으로의 응답을 나타낸다. 점선으로부터 실선의 이탈은 AM2AM 비선형성에 해당한다.
도 8B는 도 8A에 보이는 기저대역 회로의 AM2AM 비선형성에 해당하는 출력 보정 팩터들을 도시한다. 교정 절차 동안 취해진 기저대역 회로들의 측정치들을 사용하여, 기저대역 비선형성 모델 및 전달 함수는 커브 피팅으로 결정될 수 있다. 출력 보정 팩터들은 상기 전달 함수의 역에 일치한다.
도 8C는 실시예에 따른 기저대역 회로들의 AM2AM 비선형성의 보정을 도시한다. AM2AM 비선형성의 보정은 기저대역 회로들로의 입력 값에 상기 입력 값에 따라 출력 보정 팩터들로부터 선택된 값을 곱하고 해당 곱셈의 결과를 상기 입력 값을 대체하는 것으로 기저대역 회로에 제공함으로써 실시될 수 있다.
I 및 Q 경로들이 물리적으로 분리될 수 있는 각각의 고유한 기저대역 회로들을 가지기 때문에, I 및 Q 경로들의 각 기저대역 회로들은 상이한 비선형성을 가질 수 있다. 이러한 경우, I 및 Q 기저대역 회로들은 개별적으로 교정되어 상이한 출력 보정 팩터들을 산출할 수 있다. 따라서, 각각의 출력 보정 팩터들을 저장하는 개별 LUT들 각각이 I 및 Q 경로들에 대해 사용될 수 있다.
도 9는 실시예에 따른 송신기에서 기저대역 회로들의 AM2AM 비선형성을 보정하기 위한 기저대역 디지털 전치 왜곡(DPD) 회로(910)를 도시한다. 기저대역 DPD 회로(910)는 도 1의 I 경로 기저대역 DPD 모듈(110I), 도 1의 Q 경로 기저대역 DPD 모듈(110Q), 또는 둘 다를 구현하는 데에 사용될 수 있다.
기저대역 DPD 회로(910)은 절대값 회로(912), 이득 룩업 테이블(LUT)(914), 그리고 멀티플라이어 회로(916)을 포함한다. 실시예들에서, 절대값 회로(912), 이득 LUT(914), 그리고 멀티플라이어 회로(916)는 각각 디지털 회로들이다.
절대값 회로(912)는 입력 신호 IN을 받아들여 상기 입력 신호 IN의 값의 절대값에 해당하는 인덱스 신호 BDIndex를 산출한다. 인덱스 신호 BDIndex는 이득 LUT(914)에 어드레스로 제공되어 이득 LUT(914)로부터 LUT 이득 값 LUTG를 선택하도록 한다. 그 다음으로, 입력 신호 IN의 값에 LUT 이득 값 LUTG를 곱해 출력 신호 OUT의 값을 산출한다.
입력 신호 IN의 값들이 항상 양의 값이 거나 또는 이득 LUT(914)가 LUT 이득 값 LUTG를 선택하기 위해 양의 값과 음의 값을 모두 사용할 수 있는 실시예들에서, 절대값 회로(912)는 생략될 수 있으며, 입력 신호 IN의 값은 이득 LUT(914)의 인덱스 신호 BDIndex로 사용될 수 있다.
실시예들에서, 이득 LUT(914)는 다수의 레지스터, 정적 랜덤 엑세스 메모리(SRAM) 또는 동적 RAM (DRAM) 같은 휘발성 메모리, 또는 ROM, 전기적으로 삭제가능한 ROM (EEROM) 또는 플래시 메모리와 같은 비휘발성 메모리를 포함할 수 있다. 이득 LUT(914)에 저장된 값들은 기저대역 DPD 회로(910)가 포함되는 기저대역 신호 경로의 AM2AM 비선형성을 결정하는 교정 과정에 의해 결정된다.
실시예들에서, 인덱스 신호 BDIndex는 입력 신호의 값들 보다 적은 비트들을 가질 수 있다. 예를 들어, 입력 신호 IN가 유의미한 N개의 비트들을 가지는 실시예에서, 인덱스 신호 BDIndex는 입력 신호 IN의 M개의 가장 중요한 비트들에 따라서만 결정될 수 있으며, 이때 M은 1 보다 크고 N 보다 작다. 예시적인 실시예에서, M은 6일 수 있다.
도 10은 실시예에 따라 기저대역 DPD를 실시하기 위한 과정(1010)을 도시한다. 과정(604)는 도 9의 기저대역 DPD 회로(910)과 같은 회로에 의해 실시될 수 있거나, 또는 비일시적인 컴퓨터 판독가능 매체에 저장된 프로그래밍 명령어들을 실행하는 프로세서에 의해 실시될 수 있다.
단계(S1002)에서, 과정(1010)은 입력의 다음 값을 수신한다.
단계(S1004)에서, 과정(1012)은 입력의 수신된 값의 절대값에 기반하여 기저대역 DPD 인덱스 BDIndex를 결정한다. 실시예들에서, 인덱스 BDIndex는 상기 절대값을 취하지 않고 입력의 수신된 값으로부터 직접적으로 결정될 수 있다. 실시예들에서, 인덱스 BDIndex는 입력을 구성하는 모든 비트들 보다 적은 수에 기반하여 결정된다. 예를 들어, 인덱스 BDIndex는 N개의 비트를 가지는 입력의 M개의 가장 중요한 비트들만을 사용하여 결정될 수 있으며, 여기서 M과 N은 양의 정수이며, 1 < M < N이다.
단계(S1006)에서, 인덱스 BDIndex는 룩업 테이블(LUT)로부터 기저대역 DPD 이득 값 BDGain을 선택하기 위해 사용된다. 과정(1010)이 송신기의 I 경로의 아날로그 회로들의 비선형성을 보상하는 데에 사용되는 경우, LUT 내의 값들은 I 경로의 아날로그 회로들에 국한된 것일 수 있으며, 과정(1010)이 송신기의 Q 경로의 아날로그 회로들의 비선형성을 보상하는 데에 사용되는 경우, LUT 내의 값들은 Q 경로의 아날로그 회로들에 국한된 것일 수 있다.
단계(S1008)에서, 입력의 수신된 값에 상기 선택된 기저대역 DPD 이득 값 BDGain이 곱해져 출력의 값이 산출된다.
도 11은 실시예에 따른 송신기에서 I-Q 불일치/로컬 오실레이터 누설(IQ/LO) 보상을 실시하기 위한 IQ/LO 보상 회로(1108)를 도시한다. 회로(1108)는 도 1의 IQ/LO 보상 모듈에 포함될 수 있다.
IQ/LO 보상 회로(1108)은 진폭 불일치 값 ε, 위상 불일치 값 φ, 실수 DC 오프셋 값 IDC, 그리고 허수 DC 오프셋 값 QDC를 이용하여 실수 입력 신호 IIN 및 허수 입력 신호 QIN으로 구성된 복소수 입력 신호를 처리한다.
진폭 불일치 값 ε는 송신기의 I 경로의 아날로그 회로들 및 상기 송신기의 Q 경로의 아날로그 경로들 간의 이득 상의 차이에 따라 (예를 들어, 교정 동작으로) 결정된다. 위상 불일치 값 φ은 상기 송신기의 I 경로의 상기 아날로그 회로들 및 상기 송신기의 Q 경로의 상기 아날로그 경로들 간의 위상 응답 상의 차이에 따라 (예를 들어, 교정 동작으로) 결정된다.
실수 DC 오프셋 값 IDC 및 허수 DC 오프셋 값 QDC는 I 및 Q 경로들의 RF 블록들에서 생성되는 로컬 오실레이터 누설을 보상하기 위해 선택된다.
IQ/LO 보상 회로(1108)는 제1, 제2, 제3 및 제4 멀티플라이어 회로들(1112, 1114, 1116 및 1118) 그리고 제1, 제2, 제3 및 제4 가산기 회로들(1122, 1124, 1126 및 1128)을 포함한다. IQ/LO 보상 회로(1108) 내의 상기 회로들은 모두 디지털 회로이다.
제1 멀티플라이어 회로(1112)는 진폭 불일치 값 ε에 1을 더한 것을 실수 입력 IIN의 값들에 곱한다. 제2 멀티플라이어 회로(1114)는 위상 불일치 값 φ을 실수 입력 IIN의 값들에 곱한다.
제4 멀티플라이어 회로(1118)는 진폭 불일치 값 ε에 1을 더한 것을 허수 입력 QIN의 값들에 곱한다. 제3 멀티플라이어 회로(1116)는 위상 불일치 값 φ을 허수 입력 QIN의 값들에 곱한다.
제1 및 제3 가산기 회로들(1122 및 1126)은 제1 멀티플라이어 회로(1112)의 출력, 제3 멀티플라이어 회로(1116)의 출력, 그리고 실수 DC 오프셋 값 IDC를 합산하여 실수 출력 IOUT의 값들을 산출한다. 제2 및 제4 가산기 회로들(1124 및 1128)은 제2 멀티플라이어 회로(1114)의 출력, 제4 멀티플라이어 회로(1118)의 출력, 그리고 허수 DC 오프셋 값 QDC를 합산하여 허수 출력 QOUT의 값들을 산출한다.
도 12는 실시예에 따른 송신기에서 회로들의 교정을 실시하기 위한 과정(1200)을 도시한다. 실시예들에서, 과정(1200)의 일부 또는 전체가 실시예에 따를 송신기를 포함하는 장치를 제작하는 과정의 부분으로 실시될 수 있다. 다른 실시예들에서, 과정(1200)의 부분은 실시예 및 복수의 유사 장치들의 관련 모듈들을 교정하는 데에 사용된 교정 값들을 포함하는 샘플 장치에 대해 실시될 수 있다.
실시예에 따른 송신기가 모듈에 포함되는 복수의 반도체 장치들을 사용하여 구현되는 경우, 과정(1200)은 모듈 단위에서 실시될 수 있다. 과정(1200)은 도 1의 송신기(100)를 참조하여 설명된다.
단계(1202)에서, 과정(1200)은 송신기에 대해 IQ 불일치 및 DC 오프셋 교정을 실시하여 도 1의 IQ/LO 보상 모듈(108)에서 사용될 파라미터들(예를 들어, ε, φ, IDC, and QDC)을 결정한다. IQ 불일치 및 DC 오프셋은 체인 이득에 강하게 의존할 수 있으며, 이 경우, 단계(S1202)는 복수의 상이한 이득 설정들에 대해 실행될 수 있다. 단계(1202)를 실시하기 위한 기법들은 관련 기술들에 알려져 있으므로 간결함을 위해 생략한다.
IQ 불일치 및 DC 오프셋에 대한 파라미터들이 결정되면, 이것들은 과정(1200)의 잔여 교정 과정들 동안 사용되기 위해 프로그램 되고/되거나 IQ/LO 보상 모듈(108)로 로딩된다.
단계(S1204)에서, 과정(1204)은 잔여 교정들이 루프백 회로를 사용하여 실시될 것인지 여부를 결정한다. 상기 루프백 회로가 사용되는 경우, 장치의 수신기 회로를 사용하여 송신기의 출력을 측정할 것이며, 정확한 결과를 획득하기 위해, 상기 수신기 회로는 교정되어 상기 수신기 회로의 특정 장애들을 제거할 수 있다. 만약 루프백 회로가 사용되지 않는 다면(예를 들어, 송신기 출력이 외부 시험 설비로 측정된다면), 상기 수신기 회로는 교정될 필요가 없다.
따라서, 만약 루프백 회로가 과정(1200)의 잔여 교정들에서 사용되어야 한다면, 단계(S1204)에서, 과정(1200)은 단계(S1206)으로 진행되며, 그렇지 않은 경우, 과정(1200)은 단계(S1208)로 진행된다.
단계(S1206)에서, 과정(1200)은 수신기 회로에 대한 IQ 불일치 및 DC 오프셋 교정을 실시하여 결과를 수신기 회로에 적용한다. 단계(S1206)을 실시하기 위한 기법들은 관련 기술들에 알려졌으므로, 간결함을 위해 생략한다.
일부 실시예들에서, 루프백 회로는 항상 잔여 교정들을 위해 사용될 것이며, 그리하여 단계(S1204)는 생략될 수 있고, 과정(1200)은 단계(S1202) 이후에 곧바로 단계(S1206)으로 진행된다. 다른 실시예들에서, 루프백 회로는 잔여 교정들을 위해 결코 사용되지 않을 것이며, 그리하여 단계(S1204) 및 단계(S1206)은 생략될 수 있고, 과정(1200)은 단계(S1202) 이후에 곧바로 단계(S1208)로 진행된다.
단계(S1208)에서, 믹서(128)의 이득은 감소되어 단계(S1208) 이후 기저대역(BB) DPD 교정 동안 믹서 및 송신기 체인에서 그것을 뒤따르는 회로들에 의해 발생하는 RF 비선형성을 제거한다(또는 적어도 실질적으로 감소시킨다). 해당 이득을 감소시키는 것은 RF DPD 모듈(106)이 아직 교정되지 않았기 때문에 실시되며, 믹서(128)의 이득을 줄이는 것은 전력 증폭기(130)의 이득에서 비선형성을 감소시키게 된다.
단계(S1210)에서, 과정(1200)은 오직 I 신호 만이 송신기(100)에 의해 전송되도록 하여 기저대역 I 경로 비선형성이 판단될 수 있도록 한다. 기저대역 I 경로에 대해, 실수 신호는 필요하지만 허수 신호는 필요하지 않다. 가변 진폭을 가지는 실수 신호를 생성하기 위해, 기저대역 Q 경로는 꺼지고, 송신기는 IQ/LO 보상 모듈(108) 또는 그것의 상류에 공급되는 비고정 엔벨로프 변조 신호의 I 신호만을 전송한다. 상기 비고정 엔벨로프 변조 신호는, 예를 들어, 직교 주파수 분할 다중(OFDM) 변조 신호일 수 있다.
단계(S1212)에서, 과정(1200)은 송신기 출력을 캡처하고, 상기 비고정 엔벨로프 변조 신호의 진폭을 송신기가 산출한 해당 출력 신호의 진폭과 비교하여 기저대역 I 경로의 AM2AM 비선형성을 판단한다. 실시예들에서, 송신기가 산출한 출력 신호는 루프백 회로를 사용하여 캡처 될 수 있다. 다른 실시예들에서, 상기 출력 신호는 신호 캡처 기구를 사용하여 캡처될 수 있다. 상기 비고정 엔벨로프 변조 신호는 디지털 하드웨어 또는 디지털 회로 시뮬레이션으로부터의 신호 덤프를 사용하여 결정될 수 있다.
전력 증폭기(130)에 제공되는 신호의 최대 진폭이 단계(S1208)에서 실시되는 믹서 이득 백오프에 의해 낮게 유지되기 때문에, 전력 증폭기(130)는 단계(S1212) 동안 송신기(100)의 출력에 대해 유의미한 비선형성을 유발하지 않는다.
단계(S1214)에서, 과정(1200)은 단계(S1212)에서 결정된 기저대역 I 경로 아날로그 회로들의 AM2AM 비선형성을 사용하여 기저대역 I 경로 이득 LUT에 대한 보상 값들을 결정한다.
일부의 경우, 기저대역 Q 경로는 기저대역 I 경로와 충분히 유사하고 충분히 유사한 동작 조건들의 적용을 받게 되어, 기저대역 I 경로에 대한 교정이 기저대역 Q 경로에 대해서도 사용될 수 있게 된다. 이러한 경우, 단계(S1216)에서, 과정(1200)은 단계(S1218)로 진행된다. 그렇지 않은 경우, 기저대역 Q 경로가 독립적으로 교정되면, 과정(1200)은 단계(S1216)에서 단계(S1220)으로 진행된다.
단계(S1218)에서, 기저대역 I 경로의 교정은 기저대역 Q 경로의 교정으로 사용되기 때문에, 기저대역 Q 경로 이득 LUT에 대한 보상 값들은 기저대역 I 경로 이득 LUT에 대한 보상 값들의 카피로 설정된다.
단계(S1220)에서, 과정(1200)은 Q 신호 만이 송신기(100)에 의해 전송되도록 하여 기저대역 Q 경로 비선형성이 판단될 수 있다. 기저대역 Q 경로에 대해, 허수 신호는 요구되지만, 실수 신호는 요구되지 않는다. 가변 진폭을 가지는 허수 신호를 생성하기 위해, 기저대역 I 경로는 커지고, 송신기는 IQ/LO 보상 모듈(108)에서 또는 그것의 상류에서 제공되는 비고정 엔벨로프 변조 신호의 Q 신호만을 전송한다.
단계(S1222)에서, 위의 단계(S1212)에서 기저대역 I 경로에 대해 기술된 바와 같이, 과정(1200)은 송신기 출력을 캡처하고, 상기 비고정 엔벨로프 변조 신호의 진폭을 송신기가 산출한 해당 출력 신호의 진폭과 비교하여 기저대역 Q 경로의 AM2AM 비선형성을 판단한다.
단계(S1224)에서, 과정(1200)은 단계(S1222)에서 결정된 기저대역 Q 경로 아날로그 회로들의 AM2AM 비선형성을 사용하여 기저대역 Q 경로 이득 LUT에 대한 보상 값들을 결정한다.
단계(S1226)에서, 과정(1200)은 기저대역 I 경로 이득 LUT에 대해 결정된 보상 값들을 I 경로 기저대역 DPD 모듈(110I)의 이득 LUT로 로딩하고, 기저대역 Q 경로 이득 LUT에 대해 결정된 보상 값들을 I 경로 기저대역 DPD 모듈(110Q)의 이득 LUT로 로딩한다.
단계(S1230)에서, 믹서(128)의 이득은 최대로 설정되어 PA(130)의 비선형성이 측정될 수 있다.
단계(S1232)에서, 과정(1200)은 송신기가 복소수 값 신호 (즉, I(실수) 및 Q(허수) 성분들을 모두 포함하는 신호)를 전송하도록 하여, PA(130)의 AM2AM 및 AM2PM 비선형성이 판단될 수 있다. 상기 복소수값 신호는 가변 진폭을 가진다.
단계(S1234)에서, 과정(1200)은 송신기 출력 및 상기 송신기 출력을 생성하는 데에 사용되는 복소수값 신호를 캡처한다.
단계(S1236)에서, 과정(1200)은 캡처된 송신기 출력의 진폭들 및 위상들을 복소수값 신호의 해당 값들과 비교하여 RF DPD 모듈(106)에 대한 보상 값들을 결정한다.
단계(S1238)에서, 과정(1200)은 단계(S1236)에서 결정된 값들로 RF DPD 모듈(106)을 갱신한다. 과정(1200)의 이 시점에서, 믹서(128)의 IQ/LO 비선형성, 기저대역 I 경로 비선형성, 기저대역 Q 경로 비선형성, 그리고 PA(130)의 비시간 의존적 AM2AM 및 AM2PM 비선형성은 모두 송신기(100)의 성분들에 의해 보상되고 선형화된다.
단계(S1240)에서, 과정(1200)은 송신기로 하여금 DEVM 보상 훈련 신호를 전송하도록 한다. 실시예에서, 상기 DEVM 보상 훈련 신호는 PA(130)이 켜진 직후에 전송되는 비가변 진폭을 가지는 단일 톤 신호이다. 실시예들에서, 상기 DEVM 보상 훈련 신호는 (복소수 또는 허수와 대비되는) 실수 값들만을 가지는 입력 신호에 기반한다. 실시예에서, 상기 입력 신호는 RF DPD 모듈(104)에서 또는 그에 앞서 제공된다.
단계(S1242)에서, 과정(1200)은 정의된 시간 및 신호 진폭 해상도를 가지는 송신기 출력을 캡처한다. 신호 캡처는 전원이 켜진 PA(130)과 동기화된다. 예를 들어, 과정(1200)은 PA(130)이 켜진 후 2 밀리 초 동안 128 마이크로 초의 간격으로 PA(130)의 출력을 캡처할 수 있고, 캡처된 데이터는 0.01 데시벨의 진폭 해상도를 가질 수 있다.
과정(1200)은 PA(130)으로의 입력 또한 캡처할 수 있거나 또는 시뮬레이션 결과나 수학적 모델을 사용하여 PA(130)으로의 입력의 근사치를 생성할 수 있다.
단계(S1244)에서, 과정(1200)은 단계(S1242)에서부터PA(130)의 각각의 캡처된 출력과 PA(130)으로의 각각의 (캡처되거나 모델링된) 해당 입력 사이의 비율을 결정함으로써 DEVM 보정 모듈(104)의 LUT에 대한 순간 이득 보정 값들을 결정한다. 실시예에서, 상기 비율은 PA(130)이 정상 상태에 도달할 때의 이상적인 비율이 1이 되도록 정규화 팩터에 의해 스케일링될 수 있다.
각각의 캡처된 출력에 대한 상기 순간 이득 보정 값들은 상기 결정된 비율의 곱셈 역원에 해당한다. 예를 들어, PA(130)이 켜진 후 128 마이크로 초에서의 PA(130)의 캡처된 출력이 (정규화 후) 캡처되거나 모델링된 입력의 1.11배라면, 순간 이득 보정 값은 0.9일 것이다. 다른 예로, 만약 128 마이크로 초에서 PA(130)의 출력의 그것의 입력에 대한 비율이 +0.3 데시벨(dB)인 경우, 결정된 비율의 역원은 -0.3 dB일 것이다.
단계(S1246)에서, DEVM 보정 모듈(104)의 LUT는 단계(S1244)에서 결정된 순간 이득 보정 값들로 갱신된다. 예를 들어, 도 5의 DEVM 보정 모듈(504)을 참조하면, 만약 PA(130)이 켜진 후 128, 256 및 384 마이크로 초 동안의 순간 이득 교정 값이 각각 -0.30, -0.30 및 -0.25 dB이고, 클록 SCLK의 주기가 128 마이크로 초라면, 인덱스 값 1, 2 및 3에 해당하는 이득 LUT(556)의 엔트리들은 각각 -0.30, -0.30 및 -0.25 dB에 해당할 것이다.
단계(S1246)이 완결되면, 송신기(100)는 그것의 모든 RF 및 아날로그 장애들을 보상하도록 구성되며, 그에 따라 송신기(100)는 사용 준비 상태가 된다. 과정(1200)을 반복할 필요성을 감소시키거나 제거하기 위해, 과정(1200)에 의해 결정된 보상 값은 송신기의 관련 회로들에 저장되거나 또는 송신기(100)를 포함하는 장치의 비휘발성 메모리에 저장되고 해당 장치의 초기화의 일부로 송신기(100)로 로딩될 수 있다. 예를 들어, 상기 값들은 플래시 메모리, 전기적 소거 가능 프로그램 가능 판독 전용 메모리 (EEPROM), 퓨즈 프로그램 가능 ROM 등에 저장될 수 있다.
실시예들은 복소수 RF 및 BB 비선형성 및 순간 이득 변동과 같은 다양한 아날로그 장애들을 보상함으로써 송신기의 성능을 개선시킨다. 보상 블록들이 디지털 영역에 구현되는 컴팩트 블록들이기 때문에, 실시예들은 해당 송신기의 크기를 실질적으로 증가시키지 않고, 낮은 전력 소비로, 그리고 PVT 변동들에 대한 높은 저항성으로 이러한 개선을 제공한다.
본 개시의 실시예들은 여기에 설명된 동작들 중 하나 또는 그 이상을 실시하도록 구성된, 하나 또는 그 이상의 패키징된 반도체 장치들과 같은, 전자 장치들을 포함한다. 본 개시의 실시예들은 단일 반도체 다이에서 실시될 수 있다. 하지만, 실시예들이 이에 제한되는 것은 아니다.
본 발명이 현재 실용적인 실예들로 간주되는 것과 관련하여 설명되었지만, 실시예들이 상기 개시된 실시예들에 제한되는 것은 아니며, 반대로, 첨부된 청구범위의 취지와 범위 내에 포함되는 다양한 변형들 및 동등한 배치들을 포함할 수 있다. 과정 내에 기술된 동작들의 순서는 예시적인 것이며, 일부 동작들은 재배열될 수 있다. 더 나아가, 둘 이상의 실시예들은 결합될 수 있다. 실시예들에서 기술된 동작들의 순서는 예시적인 것이며, 달리 제한되지 않는 한 재배열될 수 있다. 또한 둘 이상의 실시예들의 특성들이 결합되어 새로운 실시예를 형성할 수 있다.

Claims (20)

  1. 아날로그 회로들을 포함하고, 변조된 RF 신호를 증폭하도록 구성된 RF 전력 증폭기; 및
    디지털 회로들을 포함하고, 상기 RF 전력 증폭기의 순간적인 이득에서의 시간 의존적인 변동들을 보상하도록 구성되는 동적 에러 벡터 크기(Dynamic Error Vector Magnitude (DEVM)) 보정 모듈;을 포함하되,
    상기 DEVM 보정 모듈의 출력은 상기 변조된 RF 신호를 산출하는 데에 사용되는 라디오 주파수(RF) 송신기.
  2. 제1항에 있어서,
    상기 DEVM 보정 모듈은
    입력 값을 수신하고,
    상기 RF 전력 증폭기를 켠 후 경과된 시간에 해당하는 인덱스를 결정하고,
    상기 인덱스에 따른 이득 값을 결정하고, 및
    상기 입력 값에 상기 이득 값을 곱하여 상기 DEVM 보정 모듈의 출력을 산출하도록 구성되는 RF 송신기.
  3. 제1항에 있어서,
    상기 입력 값은 복소수 값이고,
    상기 DEVM 보정 모듈의 상기 출력은 복소수 값이고,
    상기 인덱스에 따라 상기 이득 값을 결정하는 것은 상기 인덱스에 따라 제1 이득 값을 결정하고 상기 인덱스에 따라 제2 이득 값을 결정하는 것을 포함하며,
    상기 DEVM 보정 모듈의 상기 출력을 산출하는 것은
    상기 입력 신호의 실수 성분을 상기 제1 이득 값으로 곱하여 상기 출력 신호의 실수 성분을 산출하는 것, 그리고
    상기 출력 신호의 허수 성분을 상기 제2 이득 값으로 곱하여 상기 출력 신호의 허수 성분을 산출하는 것을 포함하는 RF 송신기.
  4. 제1항에 있어서,
    상기 DEVM 보정 모듈은
    상기 전력 증폭기가 켜지는 것에 대응하여 인덱스를 초기 카운트 값으로 설정하도록 구성되고, 활성화되면 일정한 비율로 상기 인덱스가 증가하고 비활성화되면 상기 인덱스가 증가하지 않는 카운터 회로;
    상기 인덱스의 값이 카운트 엔드 값 보다 작으면 상기 카운트 회로를 활성화하고 상기 인덱스의 값이 상기 카운트 엔드 값 보다 크면 상기 카운트 회로를 비활성화 하도록 구성되는 카운트 엔드 감지 회로;
    상기 인덱스에 따라 이득 값을 산출하도록 구성되는 이득 룩업 테이블(look-up table (LUT)); 및
    상기 DEVM 보정 모듈에 의해 수신된 입력 신호에 상기 이득 값을 곱하여 상기 DEVM 보정 모듈의 상기 출력을 산출하도록 구성되는 멀티플라이어 회로;를 포함하는 RF 송신기.
  5. 제4항에 있어서,
    상기 입력 값은 복소수 값이고, 상기 DEVM 보정 모듈의 상기 출력은 복소수 값이며,
    상기 이득값은 제1 이득 성분 및 제2 이득 성분을 포함하고, 그리고
    상기 멀티플라이어 회로는
    상기 입력 신호의 실수 성분에 상기 제1 이득 성분을 곱하여 상기 DEVM 보정 모듈의 상기 출력의 실수 성분을 산출하도록 구성된 제1 멀티플라이어 및
    상기 입력 신호의 허수 성분에 상기 제2 이득 성분을 곱하여 상기 DEVM 보정 모듈의 상기 출력의 허수 성분을 산출하도록 구성된 제2 멀티플라이어를 포함하는 RF 송신기.
  6. 제4항에 있어서,
    상기 초기 카운트 값, 상기 카운트 엔드 값, 또는 둘 모두 하나 또는 그 이상의 동작 파라미터들, 하나 또는 그 이상의 환경 파라미터들, 또는 그것들의 조합에 따라 결정되는 RF 송신기.
  7. 제4항에 있어서,
    상기 DEVM 보정 모듈은 복수의 LUT들을 포함하고, 상기 이득 LUT는 하나 또는 그 이상의 동작 파라미터들, 하나 또는 그 이상의 환경 파라미터들, 또는 그것들의 조합에 따라 상기 복수의 LUT들 가운데에서 선택되는 RF 송신기.
  8. 제4항에 있어서, 상기 이득 LUT에서의 값들은 교정 과정에 따라 결정되는 RF 송신기.
  9. 제1항에 있어서,
    아날로그 회로들을 포함하고 상기 DEVM 보정 모듈의 상기 출력을 사용하여 산출되는 복소수 값 신호의 실수 성분을 처리하도록 구성되는 제1 기저대역 경로;
    상기 제1 기저대역 경로의 출력에 따라 반송파 신호를 변조하여 상기 변조된 RF 신호를 산출하도록 구성된 믹서 회로; 및
    디지털 회로들을 포함하고 상기 제1 기저대역 경로의 진폭 변조 대 진폭 변조(AM2AM) 비선형성들을 보상하도록 구성된 제1 기저대역 디지털 전치 왜곡(DPD) 모듈;을 더 포함하는 RF 송신기.
  10. 제9항에 있어서,
    아날로그 회로들을 포함하고 상기 DEVM 보정 모듈의 상기 출력을 사용하여 산출되는 상기 복소수 값 신호의 허수 성분을 처리하도록 구성되는 제2 기저대역 경로;
    상기 제1 기저대역 경로의 상기 출력 및 상기 제2 기저대역 경로의 출력에 따라 상기 반송파 신호를 변조하여 상기 변조된 RF 신호를 산출하도록 구성된 상기 믹서 회로; 그리고
    디지털 회로들을 포함하고 상기 제2 기저대역 경로의 AM2AM 비선형성들을 보상하도록 구성된 제2 기저대역 DPD 모듈;을 더 포함하는 RF 송신기.
  11. 제9항에 있어서,
    상기 제1 기저대역 DPD 모듈은
    상기 제1 기저대역 DPD 모듈에 제공된 입력 신호의 값에 따라 인덱스를 산출하도록 구성된 인덱스 산출 회로;
    이득 룩업 테이블(LUT); 및
    상기 인덱스를 사용하여 상기 입력 신호의 상기 값에 이득 값 판독을 곱하여 상기 이득 LUT로부터 상기 제1 기저대역 DPD 모듈의 출력 값을 산출하도록 구성된 멀티플라이어 회로;를 포함하는 RF 송신기.
  12. 제11항에 있어서,
    상기 인덱스 산출 회로는 상기 입력 신호의 상기 값의 절대 값에 기반하여 상기 인덱스를 산출하는 RF 송신기.
  13. 제11항에 있어서,
    상기 입력 신호는 N개의 비트들을 포함하고, 이때 N은 2 보다 큰 자연수이고,
    상기 인덱스 산출 회로는 상기 입력 신호의 가장 중요한 M개의 비트들에 기반하여 상기 인덱스를 산출하며, 이때 M은 1 보다 크고 N 보다 작은, RF 송신기.
  14. 패킷의 전송 개시와 상기 패킷에 포함되는 심볼의 전송 사이의 기간을 결정하는 단계;
    상기 RF 전력 증폭기의 이득 상의 순간적인 변동에 해당하는 이득 값을 상기 기간에 따라 결정하는 단계;
    상기 심볼의 값에 상기 이득 값을 곱하여 상기 심볼에 대한 보상된 값을 결정하는 단계;
    상기 보상된 값에 기반하여 변조된 RF 신호를 결정하는 단계;
    상기 패킷의 전송 개시에 해당하는 시점에 상기 RF 전력 증폭기를 켜는 단계; 및
    상기 RF 전력 증폭기를 사용하고 상기 변조된 RF 신호에 기반하여, 상기 심볼에 해당하는 신호를 전송하는 단계를 포함하는. RF 전력 증폭기를 포함하는 라디오 주파수(RF) 송신기를 동작시키는 방법.
  15. 제14항에 있어서,
    상기 이득 값은 상기 심볼에 해당하는 상기 신호가 전송되는 경우 상기 RF 전력 증폭기의 정규화된 이득의 역에 해당하는 방법.
  16. 제14항에 있어서,
    하나 또는 그 이상의 동작 파라미터들, 하나 또는 그 이상의 환경 파라미터들, 또는 그것들의 조합에 따라 상기 이득 값을 결정하는 단계를 더 포함하는 방법.
  17. 제14항에 있어서,
    상기 이득 값은 이득 룩업 테이블(Look-Up Table (LUT)) 상에서 복수의 값들로부터 값을 선택하여 결정되는 방법.
  18. 제17항에 있어서,
    하나 또는 그 이상의 동작 파라미터들, 하나 또는 그 이상의 환경 파라미터들, 또는 그것들의 조합에 따라 복수의 LUT들로부터 상기 이득 LUT를 선택하는 단계를 더 포함하는 방법.
  19. 제17항에 있어서,
    상기 보상된 값에 기반하여 상기 변조된 RF 신호를 결정하는 단계는,
    상기 송신기의 기저대역 회로의 진폭 변조 대 진폭 변조(AM2AM) 비선형성에 해당하는 기저대역 비선형성에서의 복수의 값들인, 기저대역 비선형성 LUT 상의 복수의 값들로부터 비선형 보정 팩터를 상기 보상된 값을 이용하여 선택하는 단계;
    상기 보상된 값에 상기 기저대역 회로 비선형성 보정 팩터를 곱하는 단계;
    상기 기저대역 회로를 사용하여 상기 곱셈의 결과를 처리하는 단계; 그리고
    상기 기저대역 회로의 출력에 기반하여 상기 변조된 RF 신호를 결정하는 단계;를 포함하는 방법.
  20. 제19항에 있어서,
    상기 기저대역 비선형성 LUT의 상기 복수의 값들을 결정하기 위해 제1 교정 작업을 실시하는 단계; 및
    상기 제1 교정 작업을 실시한 후에 상기 이득 LUT의 상기 복수의 값들을 결정하기 위해 제2 보정 작업을 실시하는 단계를 더 포함하는 방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP4020802A1 (en) * 2020-12-23 2022-06-29 Intel Corporation Method and system for digital pre-distortion using look-up table
US11942899B2 (en) 2021-06-18 2024-03-26 Qorvo Us, Inc. Envelope tracking voltage correction in a transmission circuit
US11962338B2 (en) * 2021-09-16 2024-04-16 Qorvo Us, Inc. Equalization filter calibration in a transceiver circuit
US11906992B2 (en) 2021-09-16 2024-02-20 Qorvo Us, Inc. Distributed power management circuit

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006311353A (ja) * 2005-04-28 2006-11-09 Samsung Electronics Co Ltd ダウンコンバータおよびアップコンバータ
US8224265B1 (en) * 2005-06-13 2012-07-17 Rf Micro Devices, Inc. Method for optimizing AM/AM and AM/PM predistortion in a mobile terminal
WO2009040897A1 (ja) * 2007-09-26 2009-04-02 Fujitsu Limited 送受信増幅器および遅延偏差補償方法
US8798194B2 (en) 2011-12-15 2014-08-05 Intel Mobile Communications GmbH Adaptive compensation of nonlinear frequency distortion in polar transmitters based on a least squares estimation
CN104467745B (zh) 2013-09-19 2018-07-20 天工方案公司 动态误差向量幅度占空比校正
US9660600B2 (en) * 2013-12-23 2017-05-23 Skyworks Solutions, Inc. Dynamic error vector magnitude compensation
US10447222B2 (en) * 2017-09-07 2019-10-15 Qorvo Us, Inc. Dynamic thermal compensation in a power amplifier

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