KR20230110582A - 금속 게이트 스택에서의 금속 충전을 위한 방법들 및 장치 - Google Patents

금속 게이트 스택에서의 금속 충전을 위한 방법들 및 장치 Download PDF

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KR20230110582A
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스리니바스 간디코타
이시옹 양
재클린 에스. 렌치
루핑 리
용 양
세샤드리 간굴리
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어플라이드 머티어리얼스, 인코포레이티드
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    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
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Abstract

반도체 구조에 피쳐를 충전하는 방법은, 원자 층 증착(ALD), 화학 기상 증착(CVD), 또는 물리 기상 증착(PVD) 중 하나에 의해 배리어 층을 피쳐 내에 형성하는 단계 ― 배리어 층은 코발트(Co), 몰리브덴(Mo), 몰리브덴 질화물(MoN) 플러스 Mo, 티타늄(Ti), 티타늄 알루미늄 탄화물(TiAlC), 또는 티타늄 질화물(TiN) 중 하나임 ―; 및 ALD 또는 CVD 중 하나에 의해 금속 층을 피쳐 내 그리고 배리어 층 위에 형성하는 단계 ― 금속 층은 알루미늄(Al), Co, Mo, 루테늄(Ru), 또는 텅스텐(W) 중 하나임 ―를 포함한다.

Description

금속 게이트 스택에서의 금속 충전을 위한 방법들 및 장치
[0001] 본 개시내용의 실시예들은 일반적으로, 박막 제작 기법들에 관한 것이다.
[0002] 이전(즉, 더 큰) 노드들에서, 산업계는 금속 게이트 스택 애플리케이션(application)들을 위한 금속 충전을 달성하기 위해 티타늄(Ti)의 물리 기상 증착(PVD)에 이은 알루미늄(Al)의 화학 기상 증착(CVD)을 사용하였다. 그러나, 본 발명자들은 예컨대, 디바이스가 더 작은 피쳐 크기들(예컨대, 더 작은 노드들)로 축소되는 GAA(gate all around) 구조 또는 3차원(3D) FinFET와 같은 새로운 애플리케이션들 및 구조들부터의 문제들로 인해, 전술한 프로세스가 더 이상 갭필(gapfill) 요구 사항들을 충족할 수 없다는 것을 관찰하였다.
[0003] 전술한 내용을 예시하기 위해, 도 1은 피쳐(104)가 형성되는 베이스 층(102)을 갖는 기판(100)을 개략적으로 도시한다. 배리어 층(106)은, 피쳐(104)의 표면들 상에(예컨대, 피쳐(104)의 측벽들 및 최하부를 따라)를 포함하여, 베이스 층(102)의 최상부 표면 위에 형성된다. 이어서, 배리어 층(106)의 정상에 금속 층(108)이 형성된다. 피쳐가 배리어 층(106) 및 금속 층(108)으로 충전된 후에 피쳐(104) 내에서 시임(seam)(110)이 관찰된다. 그러한 시임의 존재는 바람직하지 않은데, 그 이유는 시임들이 화학적 기계적 평탄화(chemical mechanical planarization; CMP) 또는 에칭 프로세스들과 같은 후속 프로세싱에 유해하기 때문이다. 예컨대, 에천트(etchant) 또는 CMP 연마 슬러리가 시임을 통해 피쳐 내로 바람직하지 않게 확산될 수 있다. 부가하여, 본 발명자들은, 그러한 시임들이 또한 바람직하지 않게 스택 저항의 증가에 기여할 수 있다는 것을 관찰하였다.
[0004] 따라서, 본 발명자들은, FinFET 및 GAA 구조들과 같은 더 까다로운 3D 구조들로 확장될 수 있는, 피쳐들을 충전하기 위한 방법들 및 장치의 실시예들을 제공한다.
[0005] 피쳐들을 충전하기 위한 방법들 및 장치의 실시예들이 본원에서 제공된다. 구체적으로, 본 개시내용의 실시예들은 유리하게, FinFET/GAA 구조 친화적인 상이한 갭필 방식들을 달성하기 위한 방법들 및 장치를 제공한다. 본원에서 설명되는 개시된 프로세스들은, 다른 것들 중에서도, 3D 구조들, 예컨대 FinFET 및 GAA 애플리케이션들과 같은 더 복잡한 구조들에서뿐만 아니라 더 작은 구조들에서 사용될 수 있다.
[0006] 게다가, 본원에서 제공되는 방법들 및 장치의 실시예들은 또한, 감소된 또는 제거된 시임들로 피쳐들을 충전하는 데 사용될 수 있다. 구체적으로, 본 개시내용의 실시예들은 유리하게, 피쳐를 충전하는 동안 시임 형성을 최소화, 감소 또는 제거하기 위한 방법들 및 장치를 제공한다. 금속 막들은 최소의 전기적 성능 영향으로 양호한 갭필을 제공하는 것으로 입증되었다. 더욱이, 기저 TiN 재료 특성들이 보존되기 때문에, 아래에서 설명되는 바와 같이, 프로세스는 다중-챔버 프로세싱 툴에 더 쉽게 통합될 수 있다.
[0007] 일부 실시예들에서, 반도체 구조의 피쳐를 충전하는 방법은, 원자 층 증착(ALD), 화학 기상 증착(CVD), 또는 물리 기상 증착(PVD) 중 하나에 의해 배리어 층을 피쳐 내에 형성하는 단계 ― 배리어 층은 코발트(Co), 몰리브덴(Mo), 몰리브덴 질화물(MoN) 플러스 Mo, 티타늄(Ti), 티타늄 알루미늄 탄화물(TiAlC), 또는 티타늄 질화물(TiN) 중 하나임 ―; 및 ALD 또는 CVD 중 하나에 의해 금속 층을 피쳐 내 그리고 배리어 층 위에 형성하는 단계 ― 금속 층은 알루미늄(Al), Co, Mo, 루테늄(Ru), 또는 텅스텐(W) 중 하나임 ―를 포함한다.
[0008] 일부 실시예들에서, 반도체 구조의 피쳐 내 갭필은 피쳐 내 배리어 층 및 피쳐 내 그리고 배리어 층 위의 금속 층을 포함하고, 배리어 층은, 몰리브덴(Mo), 몰리브덴 질화물(MoN) 플러스 Mo, 티타늄(Ti), 티타늄 알루미늄 탄화물(TiAlC), 또는 티타늄 질화물(TiN) ― 각각은 원자 층 증착(ALD)에 의해 형성됨 ―; 또는 코발트(Co) 또는 Ti ― 각각은 화학 기상 증착(CVD)에 의해 형성됨 ― 중 하나이고, 그리고 금속 층은 Mo 또는 텅스텐(W) ― 각각은 ALD에 의해 형성됨 ―; 또는 알루미늄(Al), Co, 또는 루테늄(Ru) ― 각각은 CVD에 의해 형성됨 ― 중 하나이고, 금속 층은 심리스(seamless)이다.
[0009] 일부 실시예들에서, 반도체 구조의 피쳐 내 갭필을 형성하기 위한 시스템은, (원자층 증착(ALD), 화학 기상 증착(CVD) 또는 물리 기상 증착(PVD) 중 하나에 의해) 코발트(Co), 몰리브덴(Mo), 몰리브덴 질화물(MoN) 플러스 Mo, 티타늄(Ti), 티타늄 알루미늄 탄화물(TiAlC), 또는 티타늄 질화물(TiN) 중 하나인 배리어 층을 피쳐 내에 형성하도록 구성된 장치; 및 (ALD 또는 CVD 중 하나에 의해) 알루미늄(Al), Co, Mo, 루테늄(Ru), 또는 텅스텐(W) 중 하나인 금속 층을 피쳐 내 그리고 배리어 층 위에 형성하도록 구성된 장치를 포함하고, 배리어 층 및 금속 층은 갭필이고; 갭필은 심리스이다.
[0010] 본 개시내용의 다른 그리고 추가적인 실시예들이 아래에서 설명된다.
[0011] 앞서 간략히 요약되고 아래에서 더 상세히 논의되는 본 개시내용의 실시예들은, 첨부된 도면들에 도시된 본 개시내용의 예시적인 실시예들을 참조하여 이해될 수 있다. 그러나, 첨부된 도면들은 본 개시내용의 단지 전형적인 실시예들을 예시하는 것이므로 범위를 제한하는 것으로 간주되지 않아야 하는데, 이는 본 개시내용이 다른 균등하게 유효한 실시예들을 허용할 수 있기 때문이다.
[0012] 도 1은, 기판에 충전되고 시임을 포함하는 종래 기술의 피쳐의 개략도이다.
[0013] 도 2a 내지 도 2f는 각각, 본 개시내용에 따른 방법들 및 장치를 사용하여 제작될 수 있는 비-제한적인 예시적인 구조들을 도시한다.
[0014] 도 3은 본 개시내용의 실시예들에 따른, 피쳐 내 갭필을 갖는 반도체 구조를 형성하는 방법의 흐름도이다.
[0015] 도 4a 내지 도 4e는 본 개시내용의 실시예들에 따른, 피쳐 내 갭필을 갖는 반도체 구조를 형성하는 단면도들을 도시한다.
[0016] 도 5는 본 개시내용의 실시예들에 따른 예시적인 다중-챔버 프로세싱 시스템의 개략적인 평면도를 도시한다.
[0017] 이해를 용이하게 하기 위해, 도면들에 대해 공통인 동일한 엘리먼트들을 지정하기 위해 가능한 경우 동일한 참조 번호들이 사용되었다. 도면들은 실척대로 도시되지 않으며, 명확성을 위해 간략화될 수 있다. 일 실시예의 엘리먼트들 및 특징들은 추가의 언급 없이 다른 실시예들에 유익하게 통합될 수 있다.
[0018] 피쳐들을 충전하기 위한 방법들 및 장치의 실시예들이 본원에서 제공된다. 구체적으로, 본 개시내용의 실시예들은 유리하게, FinFET/GAA 구조 친화적인 상이한 갭필 방식들을 달성하기 위한 방법들 및 장치를 제공한다. 본원에서 설명되는 개시된 프로세스들은, 다른 것들 중에서도, 3D 구조들, 예컨대 FinFET 및 GAA 애플리케이션들과 같은 더 복잡한 구조들에서뿐만 아니라 더 작은 구조들에서 사용될 수 있다. 갭필은 시임 형성이 없을 수 있거나 또는 본질적으로 시임 형성이 없을 수 있다.
[0019] 본 명세서에서 사용되는 바와 같이, "시임 없이", "심리스" 등의 용어들은 "시임이 없다" 그리고/또는 "본질적으로 시임이 없다"를 의미하는 것으로 의도된다.
[0020] 본원에서 사용되는 바와 같이, "본질적으로 시임이 없다" 등의 용어는 전이 전자 현미경(TEM)에 의해 시임이 검출가능하지만, 시임은 피쳐의 길이 전체에 걸쳐 약 3 옹스트롬 이하의 폭을 갖는 구조들을 포함하는 것으로 의도된다.
[0021] 대안적으로 또는 부가적으로, 본원에서 사용되는 바와 같이, "본질적으로 시임이 없다" 등의 용어는, 전이 전자 현미경에 의해 검출가능한 시임이 존재하지만, 시임이, 존재한다면, 충전되는 피쳐를 갖는 반도체에 대해 최소의 전기적 성능 영향을 야기한다는 것을 의미하는 것으로 의도된다.
[0022] 본 명세서에서 사용되는 바와 같이, "최소한의 전기적 성능 영향" 등의 용어는 반도체가, 그안에 피쳐를 충전할 때, 약 0% 이하 내지 약 5%(예컨대, 약 0 내지 약 5%)의 평탄 대역 전압(Vfb)에서의 변화 및/또는 5% 이하(예컨대, 약 0 내지 약 5%)의 등가 산화물 두께(EOT)에서의 변화를 겪는 것을 의미하는 것으로 의도된다.
[0023] 도 2a 내지 도 2f는 각각, 본 개시내용에 따른 방법들 및 장치를 사용하여 제작될 수 있는 예시적인 구조들을 도시한다. 실시예들에서, 본 개시내용의 실시예들에 따라, 반도체 구조의 피쳐 내 갭필은 배리어 층 및 배리어 층 상의 금속 콘택 층(metal contact layer)을 포함할 수 있다. 갭필은 심리스일 수 있다.
[0024] 도 2a는 본 개시내용의 실시예들에 따른, 피쳐(204)가 형성되는 베이스 층(202)을 갖는 기판(200A)을 개략적으로 도시한다. 베이스 층(202)은 단일 재료 또는 화합물의 층일 수 있다. 대안적으로, 베이스 층(202)은, 이를테면, 트랜지스터 등과 같은 디바이스(예컨대, FinFET 구조, GAA 구조, PMOS 스택, NMOS 스택 등의 일부)의 제작 동안 존재할 수 있는 것과 같은 복수의 층들(예컨대, 막 스택)을 포함할 수 있다. 피쳐(204)는 일반적으로, 베이스 층(202)의 인접한 측벽들(204a) 사이의 공간일 수 있고, 이 공간은 피쳐의 최하부(204b)까지 수직으로 연장될 수 있다. 예컨대, 피쳐(204)는 트렌치(trench), 비아(via) 등일 수 있다.
[0025] 실시예들에서, 배리어 층(206)은 베이스 층(202)의 최상부 표면(202a) 위에 그리고 피쳐(204)의 다른 표면들 상에(예컨대, 피쳐(204)의 측벽들(204a) 및 최하부(204b) 상에 그리고 측벽들(204a) 및 최하부(204b)를 따라) 형성될 수 있다. 배리어 층(206)은 일반적으로, 베이스 층(202)의 정상에 그리고 피쳐(204) 내에 컨포멀한(conformal) 층을 형성하도록 증착될 수 있다. 배리어 층(206)은 단일 재료 또는 화합물의 하나의 층일 수 있다. 대안적으로, 배리어 층(206)은 복수의 층들을 포함할 수 있다.
[0026] 실시예들에서, 배리어 층(206)은 원자 층 증착(ALD), 화학 기상 증착(CVD), 또는 물리 기상 증착(PVD)에 의해 증착된 티타늄(Ti); ALD에 의해 증착된 티타늄 질화물(TiN); ALD에 의해 증착된 티타늄 알루미늄 탄화물(TiAlC); CVD에 의해 증착된 코발트(Co); ALD에 의해 증착된 몰리브덴(Mo); 또는 ALD Mo가 ALD MoN 정상에 증착된, ALD에 의해 증착된 몰리브덴 질화물(MoN)의 층일 수 있다. 실시예들에서, 배리어 층(206)은 전술한 것 중 하나 이상의 조합일 수 있다.
[0027] 실시예들에서, 배리어 층(206)은, 충전되지 않은 피쳐(204)의 총 볼륨의 대략 5% 내지 대략 95%인, 피쳐(204) 내 총 볼륨을 가질 수 있다. 실시예들에서, 배리어 층(206)은 피쳐(204)의 폭/직경(즉, 임계 치수)(204c)의 약 5% 내지 약 95%인, 피쳐(204) 내 두께(206a)를 가질 수 있다.
[0028] 실시예들에서, 후속하여, 금속 또는 콘택 층(208)이 배리어 층(206)의 정상에 형성될 수 있다. 금속 층(208)은 피쳐(204) 내로 그리고 피쳐(204) 위로 그리고 베이스 층(202)의 최상부 표면(202a) 위로 연장될 수 있다. 이로써, 금속 층(208)은 전기 콘택 층으로서 역할을 할 수 있다. 금속 층(208)은 CVD에 의해 증착된 알루미늄(Al), CVD에 의해 증착된 코발트(Co), ALD에 의해 증착된 몰리브덴(Mo), CVD에 의해 증착된 루테늄(Ru), 또는 ALD에 의해 증착된 텅스텐(W) 중 하나일 수 있다. 실시예들에서, 금속 층(208)은 전술한 것 중 하나 이상의 조합일 수 있다. 금속 층(208)은 심리스일 수 있고, 그에 따라, 갭필(즉, 결합된 배리어 및 금속 층들(206, 208))은 심리스일 수 있다.
[0029] 실시예들에서, 금속 층(208)은, 충전되지 않은 피쳐(204)의 총 볼륨의 대략 5% 내지 대략 95%인, 피쳐 내 총 볼륨을 가질 수 있다. 실시예들에서, 금속 층(208)은 피쳐(204)의 폭/직경(즉, 임계 치수)(204c)의 약 5% 내지 약 95%인, 피쳐(204) 내 두께(208a)를 가질 수 있다.
[0030] 실시예들에서, 이용되는 특정 금속 층(208)은 이용되는 특정 배리어 층(206)에 의존할 수 있다. 예컨대, 다음의 표는 갭필을 형성하기 위한 배리어 층(206)과 금속 층(208)의 예시적인 조합들을 도시한다:
[0031] 금속 층(208)이 Al 층인 실시예들에서, Al 층은 화학 기상 증착(CVD)에 의해 증착될 수 있다. 예컨대, Al 막은 배리어 층(206) 상에 CVD 프로세스를 사용하여 섭씨 약 100 내지 300도, 이를테면 섭씨 약 120 내지 180도의 온도에서, 약 1 내지 50 Torr의 압력으로, 그리고 약 20초의 반응 시간 동안 증착될 수 있다. Al 증착을 위한 적합한 전구체들은 트리에틸알루미늄(TEA), 디메틸알루미늄 수소화물(DMAH), 및 트리메틸알루미늄(TMA)을 포함한다.
[0032] 배리어 층(206)이 TiAlC 또는 TiN 층이고, 금속 층(208)이 TiCl4 + Al 층인 실시예들에서, 금속 층(208)은, 섭씨 약 100도 내지 약 450 도의 온도에서, 약 1 내지 약 50 Torr의 압력으로, TiCl4에 기판을 노출시키는 것을 포함하는 주기적 프로세스에 의해 형성될 수 있다. 그 후에, Al 금속 층(208)에 대해 위에서 언급된 CVD 프로세스를 사용하는 Al CVD 증착이 후속될 수 있다. 주기적 프로세스는 피쳐(204)를 충전하기 위해 원하는 대로 반복될 수 있다.
[0033] 배리어 층(206) 또는 금속 층(208)이 Co 층인 실시예들에서, Co 층은 CVD 또는 플라즈마 강화 CVD(PECVD)에 의해 증착될 수 있다. 예컨대, Co 막은 섭씨 약 100도 내지 약 300도에서, 약 1 내지 약 50 Torr의 압력으로, CVD 또는 PECVD 프로세스를 사용하여 (배리어 층(206)을 형성하기 위해) 베이스 층(202) 상에 또는 (금속 층(208)을 형성하기 위해) 배리어 층(206) 상에 증착될 수 있다. Co 증착을 위한 적합한 전구체들은 디-코발트 헥사카르보닐 3차-부틸아세틸렌(CCTBA)을 포함한다.
[0034] 배리어 층(206)이 Mo 층 또는 MoN + Mo 층이거나, 또는 금속 층(208)이 Mo 층인 실시예들에서, Mo 또는 MoN + Mo 층은 원자 층 증착(ALD)을 사용하여 증착될 수 있다. 예컨대, Mo 또는 MoN 막은, 벌크 몰리브덴 막을 형성하기 위해 몰리브덴 전구체 및 반응물에 기판을 노출시키는 ALD 프로세스를 사용하여 배리어 층(206) 상에 증착될 수 있다. 일부 실시예들에서, ALD 프로세스는, 원하는 두께로 막을 형성하기 위해 섭씨 약 350도 내지 600도, 예컨대, 섭씨 약 400도 내지 약 600도의 온도에서, 약 1 Torr 내지 약 50 Torr의 압력으로, 그리고 적합한 반응 시간 동안 수행될 수 있다. 그런 다음, 위에서 설명된 바와 같은 Mo 막이 MoN 막 상에 증착될 수 있다.
[0035] 예컨대, 섭씨 약 350도 내지 약 600도, 예컨대 섭씨 약 400도 내지 약 600도의 온도에서, 약 1 내지 약 50 Torr의 압력으로, ALD 프로세스를 사용하여 배리어 층(206) 상에 Mo 막이 단독으로 증착될 수 있다.
[0036] 다른 예에서, MoN 막은 섭씨 약 350도 내지 약 600도, 예컨대 섭씨 약 400도 내지 약 600도의 온도에서, 약 1 내지 약 50 Torr의 압력으로, ALD 프로세스를 사용하여 배리어 층(206) 상에 증착될 수 있다. 그런 다음, 위에서 설명된 바와 같은 Mo 막이 MoN 막 상에 증착될 수 있다.
[0037] Mo 또는 MoN + Mo 증착을 위한 적합한 전구체들은 임의의 적합한 몰리브덴-함유 화합물을 포함하며, 임의의 적합한 몰리브덴-함유 화합물은 기판 표면과 반응(즉, 흡착 또는 화학흡착)될 수 있어서, 기판 표면 상에 몰리브덴-함유 종을 남길 수 있다. 하나 이상의 실시예들에서, 몰리브덴 전구체는, 몰리브덴 클로라이드(MoCl5), 몰리브덴 플루오라이드(MoF6), 몰리브덴 아이오다이드(MoI6), 몰리브덴 브로마이드(MoBr3), 몰리브덴 헥사카보닐(Mo(CO)6), 몰리브덴 디클로라이드 디옥사이드(MoO2Cl2), 몰리브덴 옥시테트라클로라이드(MoOCl4), 테트라키스(디메틸아미노)몰리브덴(IV), 및 비스(3차-부틸이미도)-비스(디메틸아미도)몰리브덴 중 하나 이상을 포함한다. Mo 또는 MoN + Mo 증착을 위한 적합한 반응물들은 수소 가스(H2) 또는 1-메틸-3,6-비스(트리메틸실릴)-1,4-시클로헥사디엔(CHD)을 포함한다.
[0038] 금속 층(208)이 루테늄(Ru) 층인 실시예들에서, Ru 층은 CVD에 의해 증착될 수 있다. 예컨대, Ru 막은 루테늄 전구체 및 촉매를 사용하여 섭씨 약 200도 내지 약 500도, 예컨대 섭씨 약 250도 내지 약 350도에서, 약 1 내지 약 50 Torr로, CVD 프로세스를 사용하여 배리어 층(206) 상에 증착될 수 있다.
[0039] 적합한 Ru 전구체들은, 디엔, 이를테면 p-시멘 Ru 헥사디엔, 또는 p-시멘 Ru 시클로헥사디엔을 갖는 Ru-함유 가스들을 포함한다. 적합한 촉매들은 알킬 할라이드, 이를테면, 알킬 아이오다이드, 알킬 브로마이드 등을 포함한다. 본 발명자들은, 본원에 설명된 바와 같은 프로세스들을 사용하여, 증착된 Ru 막의 핵형성을 개선하고 막 거칠기를 감소시킴으로써, 심리스 갭필이 획득될 수 있다는 것을 관찰하였다.
[0040] 일부 실시예들에서, Ru 증착 프로세스(Ru 전구체 소킹 시간, 촉매 소킹 시간 및 증착 온도)는 최소 거칠기를 위해 최적화된다.
[0041] 일부 실시예들에서, Ru 증착 프로세스는, 약 10초 내지 약 60초의 지속기간 동안, 고압, 이를테면, 적어도 약 20 Torr에서 촉매로 라이너를 사전 소킹(pre-soaking)하는 것을 포함한다. 일부 실시예들에서, 촉매 사전 소킹에 후속하는 1회 사이클의 Ru 증착은, 예컨대 최대 5회 사이클까지 반복될 수 있다.
[0042] 일부 실시예들에서, 배리어 층의 산소 오염의 위험을 피하거나 또는 최소화하기 위해, 배리어 층과 Ru 증착 프로세스들 사이에 어떠한 진공 파괴도 제공되지 않는다.
[0043] 예컨대, 진공 파괴로 인해, 배리어 층 표면 상에 산소가 존재하는 일부 실시예들에서, 배리어 층 표면 상의 O의 양은, 배리어 층 표면을 질소 (N*) 또는 수소(H*) 라디칼 또는 직접 플라즈마에 노출시킴으로써 전처리에 의해 제거 또는 감소될 수 있다. 예컨대, 배리어 층은, 배리어 층 표면으로부터의 O와 반응시키기 위해, H2 또는 H2/N2 혼합물 및 바이어싱된 기판 지지부를 포함하는 유도성 커플링 플라즈마에 노출될 수 있다. 예컨대, 약 400 내지 900 W 플라즈마 전력이 플라즈마를 제공하기 위해 제공될 수 있고, 약 50 내지 약 300 W 바이어스 전력이 기판 지지부에 제공될 수 있다.
[0044] 일부 실시예들에서, 증착된 막은 그레인 성장(grain growth)을 위해 어닐링된다. 그레인 성장은 매우 작은 갭을 갖는 2개의 표면들 사이의 시임을 메우게 한다. 어닐링은 약 5 내지 약 30 분 동안 450℃ 미만의 온도에서 수행될 수 있다.
[0045] 금속 층(208)이 텅스텐(W) 층인 일부 실시예들에서, W 층은 ALD에 의해 증착될 수 있다. 예컨대, W 막은 섭씨 약 350도 내지 약 500도에서, 약 1 내지 약 50 Torr로 ALD 프로세스를 사용하여 배리어 층(206) 상에 증착될 수 있다. 적합한 전구체들은 WF6, WCl5, WCl6을 포함한다.
[0046] 배리어 층(206)이 Ti 층 또는 TiN 층인 실시예들에서, Ti 층은 적합한 ALD, CVD, 또는 PVD 프로세스에 의해 증착될 수 있고, TiN 층은 적합한 ALD 프로세스에 의해 형성될 수 있다. 적합한 ALD 프로세스들은, 예컨대, 섭씨 약 100 내지 약 400도의 온도에서, 약 1 Torr 내지 약 50 Torr의 압력으로 수행될 수 있다. 적합한 Ti 전구체들은 TiCl4를 포함하고, 적합한 반응물들은 CHD를 포함한다. 적합한 TiN 전구체들은 TiCl4 및 TDMAT를 포함하고, 적합한 반응물들은 NH3 및 N2H4를 포함한다.
[0047] 적합한 플라즈마 강화 CVD 프로세스는, 예컨대, 섭씨 약 300도 내지 약 700도의 온도에서, 약 1 Torr 내지 약 200 Torr의 압력으로 수행될 수 있다. 플라즈마는 약 350 kHz 내지 약 2 MHz의 주파수에서 약 100 내지 약 1000 W의 RF 에너지를 사용하여 형성 및/또는 유지될 수 있다. 적합한 프로세스 가스들은 TiCl4 및 H2를 포함한다.
[0048] 적합한 PVD 프로세스들은, 예컨대, 섭씨 약 30 내지 약 400도의 온도에서, 약 1 내지 약 1000 mTorr의 압력으로 수행될 수 있다. 적합한 프로세스 가스들은 N2를 포함한다.
[0049] 배리어 층(206)이 TiAlC 층인 실시예들에서, TiAlC 층은, 섭씨 약 300도 내지 약 450도의 온도에서, 약 1 내지 약 50 Torr의 압력으로, 적합한 ALD 프로세스에 의해 증착될 수 있다. 적합한 Ti 전구체들은 TiCl4 및 TDMAT를 포함한다. 적합한 Al 전구체들은 TEA, TMA, 및 DMAH를 포함한다.
[0050] 선택적으로, 위에서 설명된 Co 막 또는 Ru 막의 증착 후에, 약 1 내지 약 30분 동안 약 1 내지 약 50 Torr로 유지되는 수소 가스(H2) 환경에서 섭씨 약 400도 초과의 온도에서 어닐링 프로세스가 수행될 수 있다. 어닐링 프로세스는 동일한 프로세스 챔버에서, 또는 어닐링 프로세스를 수행하도록 구성된 별개의 챔버에서 수행될 수 있다.
[0051] 예시적인 프로세스들 및 프로세스 조건들의 요약이 아래의 표에 도시된다.
[0052] 일부 실시예들에서, 금속 층(208) 및 배리어 층(206)을 위한 막들의 증착은 독립형 프로세싱 챔버들에서 수행될 수 있다. 대안적으로 그리고 유리하게, 금속 층(208) 및 배리어 층(206)을 위한 막들의 증착은, 캘리포니아 산타 클라라의 어플라이드 머티어리얼스 인코포레이티드(Applied Materials, Inc.)로부터 입수가능한 ENDURA® 프로세싱 툴들의 라인과 같은 멀티-챔버 프로세싱 시스템(예컨대, 클러스터 툴) 내에 통합될 수 있다.
[0053] 도 2a는 본 개시내용에 따른 일반적인 반도체 구조에서의 갭필을 도시하는 반면, 도 2b 내지 도 2f는 본 개시내용에 따른 반도체 구조들의 더 특정한 예시적인 실시예들을 도시한다.
[0054] 도 2b 및 도 2c는 예시적인 FinFET 구조들(200B, 200C)을 도시하며, 여기서, 본 개시내용에 따른 프로세스들은 FinFET 구조의 제작의 게이트 충전 부분에 사용될 수 있다.
[0055] 도 2d는 GAA(gate all around) 구조(200D)의 일부를 도시하며, 여기서, 본 개시내용에 따른 프로세스들은 GAA 구조의 제작의 금속 게이트 충전 부분에 사용될 수 있다.
[0056] 도 2e 및 도 2f는 각각, p-타입 금속 산화물 반도체(PMOS) 스택(200E) 및 n-타입 금속 산화물 반도체(NMOS) 스택(200F)을 도시하며, 여기서, 본 개시내용에 따른 프로세스들은 PMOS 및/또는 NMOS 스택들의 제작에 사용될 수 있다.
[0057] 도 3은 본 개시내용의 실시예들, 이를테면 도 2a 내지 도 2f에 도시된 실시예들에 따라 기판 상에 반도체 디바이스 구조를 제조하기 위해 이용될 수 있는 방법(300)의 흐름도이다. 방법(300)은 도 4a 내지 도 4e에 도시된 제작 스테이지들에 대응할 수 있다. 예시적인 목적들을 위해, 도 3의 방법은 일반적으로, CVD, ALD, 또는 PVD 증착된 배리어 층 및/또는 금속 콘택 층을 참조하여 제공된다.
[0058] 방법(300)은 블록(310)에서, 기판, 이를테면, 도 4a에 도시된 기판(402)을 프로세싱 챔버 내에 제공함으로써 시작할 수 있다. 도 4a에 도시된 기판(402)은 기판(402) 상에 형성된 반도체 디바이스 구조(408)(예컨대, 게이트 구조, 또는 콘택 구조를 형성하도록 구성된 다른 구조들)를 포함한다.
[0059] 실리콘 층(404)은 내부에 형성된 피쳐들(406)을 갖는 기판(402) 상에 형성될 수 있다. (콘택 개구, 콘택 비아, 콘택 트렌치, 콘택 채널 등일 수 있는) 피쳐들(406)은 디바이스 구조(408)에 형성될 수 있고, 하부 실리콘 층(404)을 노출시키기 위해 개방 채널을 형성하는 측벽들(412) 및 최하부(414)를 갖는다. 실리콘 층(404)은 임의의 적합한 층들, 이를테면, 내부에 적어도 하나의 실리콘 층이 형성된 단일 실리콘 층 또는 다층 막 스택을 포함할 수 있다. 실리콘 층(404)이 단일 층의 형태인 실시예에서, 실리콘 층(404)은 실리콘 산화물 층, 산화물 층, 실리콘 질화물 층, 질화물 층, 실리콘 산질화물 층, 티타늄 질화물 층, 폴리실리콘 층, 미정질 실리콘 층, 단결정질 실리콘, 도핑된 폴리실리콘 층, 도핑된 미정질 실리콘 층, 또는 도핑된 단결정질 실리콘일 수 있다.
[0060] 실리콘 층(404)이 막 스택인 실시예에서, 스택은 복합 산화물 및 질화물 층, 질화물 층을 샌드위치하는 적어도 하나 이상의 산화물 층들, 및 이들의 조합들을 포함할 수 있다. 실리콘 층(404)에 도핑된 적합한 도펀트들은 p-타입 도펀트들 및 n-타입 도펀트들, 이를테면 붕소(B) 함유 도펀트들 또는 포스핀(P) 함유 도펀트들을 포함할 수 있다.
[0061] 실리콘 층(404)이 적어도 하나의 실리콘 함유 층을 갖는 다중 막 스택의 형태인 실시예들에서, 실리콘 층(404)은 실리콘 층 및 유전체 층을 포함하는 층들의 반복 쌍들을 포함할 수 있다. 실시예들에서, 실리콘 층(404)은 폴리실리콘 층 및/또는 그 안에 배치된 다른 금속 재료들 및/또는 유전체 층을 포함할 수 있다. 유전체 층의 적합한 예들은, 무엇보다도, 산화물 층, 실리콘 산화물 층, 실리콘 질화물 층, 질화물 층, 티타늄 질화물 층, 산화물과 질화물 층의 복합체, 질화물 층을 샌드위치하는 적어도 하나 이상의 산화물 층들, 및 이들의 조합들로 구성된 군으로부터 선택될 수 있다.
[0062] 블록(310)에서 프로세싱 챔버 내로 기판(402)을 이송하기 전에, 블록(320)에서, 자연 산화물들 또는 다른 오염원들을 제거하기 위해 기판 표면들(411), 개구들/피쳐들(406)의 측벽들(412) 및 최하부들(414)을 처리하도록 사전-세정 프로세스가 선택적으로 수행될 수 있다. 기판(402)으로부터 자연 산화물들 또는 오염물들의 다른 소스들의 제거는, 배리어 층을 형성하기 위한 양호한 콘택 표면을 형성하기 위해 낮은 콘택 저항 표면을 제공할 수 있다.
[0063] 사전-세정 프로세스는, 블록(320)에서, 사전-세정 챔버 내로 사전-세정 가스 혼합물을 공급하는 것을 포함할 수 있다. 사전-세정 챔버는, 캘리포니아, 산타클라라의 어플라이드 머티어리얼스, 인코포레이티드로부터 입수가능한 Preclean PCII, PCXT 또는 Siconi™ 챔버들일 수 있다. 사전-세정 프로세스는, 자연 산화물을 제거하기 위해 사전-세정 가스 혼합물로부터 플라즈마를 형성하도록, 세정 가스 혼합물을 사전-세정 챔버 내에 공급하는 것을 포함할 수 있다. 실시예들에서, 사전-세정 가스 혼합물은 암모니아 및 질소 트리플루오라이드 가스들의 혼합물일 수 있다. 프로세싱 챔버 내로 도입되는 각각의 가스의 양은, 예컨대, 제거될 자연 산화물 층의 두께, 세정되는 기판의 기하학적 구조, 플라즈마의 볼륨 용량, 챔버 바디의 볼륨 용량, 뿐만 아니라, 챔버 바디에 커플링된 진공 시스템의 능력들을 수용하도록 변경 및 조정될 수 있다.
[0064] 또한, 블록(320)에서, 도 4b에 도시된 바와 같이, 기판 표면(411)을 전처리하기 위해 전처리 프로세스가 선택적으로 수행될 수 있으며, 그에 따라, 실리콘 층(404)의 기판 표면(411), 피쳐들(406)의 측벽들(412) 및 최하부들(414) 상에 처리된 표면 구역(410)이 형성된다. 블록(320)에서의 전처리 프로세스는 실리콘 층(404)의 표면 본딩 구조를 변경하여, 후속하는 배리어 층 증착 프로세스로부터 제공되는 금속성 원자들의 부착을 촉진시키기 위한 양호한 흡수 능력을 갖는 표면을 제공하도록 수행될 수 있다. 전처리 가스 혼합물은 적어도 수소 함유 가스, 이를테면 H2, H2O, H2O2 등을 포함할 수 있다. Ar, He, Kr 등과 같은 불활성 가스가 또한 전처리 가스 혼합물에 공급될 수 있다.
[0065] 블록(330)에서, 도 4c에 도시된 바와 같이, 기판 상에 및/또는 처리된 표면 구역(410) 상에 배리어 층(416)을 증착하기 위해, 배리어 층 증착 프로세스가 수행될 수 있다. 배리어 층(416)은 기판 상의 접합 재료, 통상적으로는 실리콘 또는 실리콘 게르마늄 화합물로의 금속 콘택 층의 확산을 방지할 수 있다. 배리어 층(416)은 원자 층 증착(ALD), 화학 기상 증착(CVD), 플라즈마 강화 CVD(PECVD), 또는 물리 기상 증착(PVD)에 의해 증착될 수 있다. 실시예들에서, 배리어 층(416)은 약 2 Å 내지 약 100 Å, 또는 약 3 Å 내지 약 80 Å, 또는 약 4 Å 내지 약 50 Å의 범위 내의 두께를 가질 수 있다.
[0066] 블록(335)에서, 도 4d에 도시된 바와 같이, 기판(402) 상에 습윤 층(418)을 증착하기 위해, 선택적인 습윤 층 증착이 수행될 수 있다. 습윤 층(418)은 배리어 층(416) 위에 증착될 수 있다. 습윤 층은 PVD Co, CVD TiN, PVD TiN, CVD Ru, PVD Ru, PVD Ti의 질화, 또는 이들의 조합들로부터 선택된 프로세스에 의해 증착될 수 있다.
[0067] 습윤 층(418)을 증착하기 위해 CVD 프로세스를 사용하는 실시예들에서, 원하는 전구체 가스가 챔버에 제공되고, 캐리어 가스의 존재 시에, 원하는 전구체 가스가 추가로 제공될 수 있다.
[0068] 습윤 층(418)을 증착하기 위해 PVD 프로세스를 사용하는 실시예들에서, 증착될 바람직한 재료를 포함하는 타깃이 제공되고, PVD 습윤 층을 증착하기 위해 PVD 프로세스가 수행된다. 일부 실시예들에서, 습윤 층은 PVD TiN을 포함한다. 그러한 실시예들에서, Ti 타깃이 제공되고, Ti를 스퍼터링하도록 이온들로 타격되어, 배리어 층(416) 위에 습윤 층(418)을 증착된다. TiN 습윤 층(418)을 형성하기 위해, 플라즈마의 존재 하에 질소 함유 전구체, 이를테면 NH3를 사용하는 질화 프로세스가 PVD Ti 층 상에서 수행된다. 일부 실시예들에서, 습윤 층(418)은 질화 Ti 층을 포함하고, 티타늄의 최상부 몇 옹스트롬(angstrom) 만이 TiN 화합물로 변환된다.
[0069] 일부 실시예들에서, 습윤 층(418)은 PVD Co이다. 이러한 실시예들에서, Co 타깃이 제공되고, Co를 스퍼터링하도록 이온으로 타격되어, 배리어 층(416) 위에 습윤 층(418)이 증착된다. PVD Co를 사용하는 실시예에서, RF 전력은 약 5000 W 내지 약 6000 W의 주파수로 제공된다. PVD Co 프로세스의 전력은 약 400 W 내지 약 600 W로 제공되고, PVD Co 프로세스를 수행하는 동안의 챔버의 압력은 약 50 mTorr 내지 약 150 mTorr이다.
[0070] 블록(340)에서, 습윤 층(418)에 대한 선택적인 어닐링 프로세스가 수행될 수 있다. 어닐링 프로세스는 습윤 층(418)의 표면 거칠기를 감소시킬 수 있고, 결정질 구조의 그레인 크기를 증가시킬 수 있으며, 습윤 층(418)에 존재할 수 있는 불순물들, 이를테면 탄소를 감소시킬 수 있다. 어닐링 프로세스는 섭씨 약 200도 내지 약 500도 온도에서 수행될 수 있다. 실시예들에서, 어닐링 프로세스는 약 10초 내지 약 1000초의 지속기간 동안 수행될 수 있다.
[0071] 블록(350)에서, 도 4e에 도시된 바와 같이, 금속 콘택 층(420)을 증착하기 위해, 금속 콘택 증착 프로세스가 프로세싱 챔버에서 수행될 수 있다. 금속 콘택 층(420)은 주기적 증착 프로세스를 사용하여 증착될 수 있다. 이로써, 금속 콘택 층(420)은 피쳐(406) 내 시임 없이 피쳐(406)를 충전할 수 있다.
[0072] 금속 콘택 층(420)은, 금속 콘택 층(420)을 증착하기 위해 주기적 금속 증착 프로세스를 수행하는 다수의 사이클들을 포함하는 다단계 증착 프로세스를 사용하여 증착될 수 있다. 실시예들에서, 금속 콘택 층(420)의 두께는 충전될 가장 작은 피쳐의 피쳐 직경(임계 치수)의 50% 미만일 수 있다. 실시예들에서, 금속 콘택 층(420)은 약 20 Å 내지 약 200 Å의 범위 내의 두께를 가질 수 있다.
[0073] 실시예들에서, 블록(350)에서, 주기적 금속 증착 프로세스가 피쳐 직경의 절반 미만까지 피쳐를 부분적으로 충전하도록 수행된 후, 선택적인 어닐링 프로세스가 수행될 수 있다. 그런 다음, 금속 콘택 층(420)이 미리 결정된 두께를 달성할 때까지 증착을 위해, 주기적 증착 프로세스 이후 선택적인 어닐링이 반복될 수 있다. 일부 실시예들에서, 금속 콘택 층(420)은 단일의 비-주기적 증착 프로세스에서 피쳐를 완전히 충전하도록 증착될 수 있다. 그런 다음, 그러한 실시예들에서, 금속 콘택 층(420)이 선택적으로 어닐링될 수 있다.
[0074] 블록(360)에서, 금속 콘택 층(420)은 선택적으로, 플라즈마 처리 프로세스를 겪을 수 있다. 플라즈마 처리 프로세스는 H2와 같은 프로세스 가스를 챔버에 제공하고 RF 전류를 인가하여 프로세스 가스를 플라즈마로 형성할 수 있다. 실시예에서, RF 전류의 주파수는 약 200 W 내지 약 800 W이다. 플라즈마 처리 프로세스는 약 1초 내지 약 60초 동안 수행될 수 있다. 실시예에서, 기판(402)은, 금속 콘택 층(420)의 표면 거칠기를 추가로 감소시키고 금속 콘택 층(420)에 존재할 수 있는 불순물들의 퍼센티지(percentage)를 감소시키기 위해, 섭씨 약 100도 내지 약 200도의 온도로 가열될 수 있다.
[0075] 블록(370)에서, 금속 콘택 층(420)에 대한 어닐링 프로세스가 선택적으로 수행될 수 있다. 어닐링 프로세스는 금속 콘택 층(420)의 표면 거칠기를 감소시킬 수 있고, 금속 콘택 층(420)에 존재할 수 있는 불순물들, 이를테면 탄소를 감소시킬 수 있다. 추가로, 어닐링 프로세스는 결정질 그레인 크기를 증가시킬 수 있고, 이는 더 낮은 저항률(resistivity)을 초래하여, 개선된 집적 회로 성능을 야기할 수 있다. 어닐링 프로세스는 섭씨 약 200도 내지 약 500도 온도에서 수행될 수 있다. 어닐링 프로세스는, 아르곤과 같은 불활성 가스, 및 H2와 같은 프로세스 가스가 챔버 내에 제공되는 챔버 환경에서 수행될 수 있다. 실시예에서, 어닐링 프로세스는 약 30초 내지 약 90초 사이에 수행될 수 있다.
[0076] 도 5는 본원에서 위에 개시된 바와 같은 프로세스들을 수행하도록 구성될 수 있는 예시적인 다중-챔버 프로세싱 시스템(500)의 개략적인 평면도를 도시한다. 다중-챔버 프로세싱 시스템(500)은, 다중-챔버 프로세싱 시스템(500)에 통합된 상이한 프로세스들을 수행하도록 구성된 다수의 프로세싱 챔버들을 포함한다.
[0077] 다중-챔버 프로세싱 시스템(500)은 다중-챔버 프로세싱 시스템(500) 내로 그리고 다중-챔버 프로세싱 시스템(500) 밖으로 기판들을 이송하기 위한 하나 이상의 로드록 챔버들(502, 504)을 포함한다. 통상적으로, 다중-챔버 프로세싱 시스템(500)이 진공 하에 있기 때문에, 로드록 챔버들(502, 504)은, 다중-챔버 프로세싱 시스템(500) 내로 도입되는 기판들을 "펌핑 다운(pump down)"시킬 수 있다. 제1 이송 챔버에 배치된 제1 로봇(510)이 로드록 챔버들(502, 504)과 제1 세트의 하나 이상의 기판 프로세싱 챔버들, 이를테면 프로세싱 챔버들(511, 512, 513, 514) 사이에서 기판들을 이송할 수 있다. 각각의 프로세싱 챔버(511, 512, 513, 514)는 적어도 하나의 기판 프로세싱 동작, 이를테면, 에칭 프로세스, 처리 프로세스, 증착 프로세스(이를테면, ALD, CVD, PECVD, PVD 등), 탈가스, 사전-세정, 배향, 및 본 개시내용의 프로세스들을 포함하는 다른 기판 프로세스들을 수행하도록 구성된다.
[0078] 일부 실시예들에서, 제1 로봇(510)은 또한, 하나 이상의 패스-스루 챔버(pass-through chamber)들(522, 524)로/로부터 기판들을 이송할 수 있다. 패스-스루 챔버들(522, 524)은, 기판들이 다중-챔버 프로세싱 시스템(500) 내의 제2 이송 챔버로 이송될 수 있게 하면서, 초-고 진공 조건들을 유지하는 데 사용될 수 있다. 제2 로봇(530)이 제2 이송 챔버에 배치되고, 패스-스루 챔버들(522, 524)과 제2 세트의 하나 이상의 프로세싱 챔버들(532, 534, 536, 538) 사이에서 기판들을 이송할 수 있다. 프로세싱 챔버들(532, 534, 536, 538)은, 본원에서 설명되는 프로세스들뿐만 아니라, 본원에서 개시되는 프로세스들 전에 또는 그 후에 수행될 수 있는 다른 적합한 프로세스들을 포함하는 하나 이상의 특정 기판 프로세스들을 수행하도록 구성된다. 예컨대, 적어도 하나의 프로세싱 챔버(532, 534, 536, 538)는, 본원에 설명된 방법들에 따라, 기판 프로세싱 동작, 이를테면, 증착 프로세스(예컨대, ALD, CVD, PECVD, PVD 등)를 수행하도록 구성된다.
[0079] 프로세싱 챔버들(511, 512, 513, 514, 532, 534, 536, 538) 중 임의의 프로세싱 챔버는, 프로세스가 다중-챔버 프로세싱 시스템(500)에 의해 수행될 필요가 없다면, 다중-챔버 프로세싱 시스템(500)으로부터 제거될 수 있다.
[0080] 일부 실시예들에서, 다중-챔버 프로세싱 시스템(500)은, 기판의 정상에 그리고 기판에 형성된 피쳐 내에 제1 층(이를테면, 위에서 설명된 배리어 층(206))을 증착하도록 구성된 적어도 하나의 제1 증착 챔버를 포함한다. 일부 실시예들에서, 다중-챔버 프로세싱 시스템(500)은, 위에서 설명된 금속 충전 층(208)과 같은 금속 충전 층을 증착하도록 구성된 적어도 하나의 제2 증착 챔버를 추가로 포함한다. 예컨대, 제1 증착 챔버 및 제2 증착 챔버는, 위에서 설명된 재료들 중 하나 이상을 증착하도록 구체적으로 구성된, ALD 챔버, CVD 챔버, PECVD 챔버, PVD 챔버 등 중 하나일 수 있다. 일부 실시예들에서, 예컨대, Ru 또는 Co 막들이 사용되고 있을 때, 다중-챔버 프로세싱 시스템(500)의 프로세싱 챔버들 중 하나 이상은, 증착된 Co 및 Ru 막들에 대해 위에서 설명된 어닐링 프로세스를 수행하도록 구성된 어닐링 챔버일 수 있다.
[0081] 마이크로-프로세서 제어기(540)가 제공될 수 있고, 다중-챔버 프로세싱 시스템(500)의 다양한 컴포넌트(component)들에 커플링되어, 다양한 컴포넌트들의 동작을 제어할 수 있다. 제어기(540)는 중앙 프로세싱 유닛(CPU), 메모리, 및 지원 회로들을 포함한다. 제어기(540)는 다중-챔버 프로세싱 시스템(500)을 직접적으로, 또는 특정 프로세스 챔버 및/또는 지원 시스템 컴포넌트들과 연관된 다른 컴퓨터들(또는 제어기들)을 통해 제어할 수 있다. 제어기(540)는 다양한 챔버들 및 서브-프로세서들을 제어하기 위해 산업 현장에서 사용될 수 있는 임의의 형태의 범용 컴퓨터 프로세서 중 하나일 수 있다. 제어기(540)의 메모리 또는 컴퓨터 판독가능 매체는, 용이하게 이용가능한 메모리, 이를테면, RAM(random-access memory), ROM(read only memory), 플로피 디스크, 하드 디스크, 광학 저장 매체들(예컨대, 콤팩트 디스크 또는 디지털 비디오 디스크), 플래시 드라이브, 또는 로컬 또는 원격의 임의의 다른 형태의 디지털 저장소 중 하나 이상일 수 있다. 지원 회로들은 종래의 방식으로 프로세서를 지원하기 위해 CPU에 커플링된다. 이러한 회로들은 캐시(cache), 전력 공급부들, 클록 회로들, 입력/출력 회로 및 서브시스템들 등을 포함한다. 본원에서 설명되는 바와 같은 본 발명의 방법들은, 본원에서 설명되는 방식으로, 다중-챔버 프로세싱 시스템(500) 또는 그에 커플링된 개별적인 프로세싱 챔버들의 동작을 제어하기 위해 실행 또는 호출(invoke)될 수 있는 소프트웨어 루틴으로서 메모리에 저장될 수 있다. 소프트웨어 루틴은 또한, CPU에 의해 제어되는 하드웨어로부터 원격으로 위치된 제2 CPU(도시되지 않음)에 의해 저장 및/또는 실행될 수 있다.
[0082] 전술한 바가 본 개시내용의 실시예들에 관한 것이지만, 본 개시내용의 다른 그리고 추가적인 실시예들이 본 개시내용의 기본적인 범위로부터 벗어나지 않으면서 안출될 수 있다.

Claims (20)

  1. 반도체 구조의 피쳐를 충전하는 방법으로서,
    원자 층 증착(ALD), 화학 기상 증착(CVD), 또는 물리 기상 증착(PVD) 중 하나에 의해 배리어 층을 상기 피쳐 내에 형성하는 단계 ―
    상기 배리어 층은 코발트(Co), 몰리브덴(Mo), 몰리브덴 질화물(MoN) 플러스 Mo, 티타늄(Ti), 티타늄 알루미늄 탄화물(TiAlC), 또는 티타늄 질화물(TiN) 중 하나임 ―; 및
    ALD 또는 CVD 중 하나에 의해 금속 층을 상기 피쳐 내 그리고 상기 배리어 층 위에 형성하는 단계 ―
    상기 금속 층은 알루미늄(Al), Co, Mo, 루테늄(Ru), 또는 텅스텐(W) 중 하나임 ―를 포함하는, 반도체 구조의 피쳐를 충전하는 방법.
  2. 제1항에 있어서, 상기 배리어 층을 형성하는 단계는 ALD에 의한 것이며, 상기 배리어 층은 Mo, MoN 플러스 Mo, Ti, TiAlC, 또는 TiN 중 하나인, 반도체 구조의 피쳐를 충전하는 방법.
  3. 제1항에 있어서, 상기 배리어 층을 형성하는 단계는 CVD에 의한 것이며, 상기 배리어 층은 Co 또는 Ti 중 하나인, 반도체 구조의 피쳐를 충전하는 방법.
  4. 제1항에 있어서, 상기 배리어 층을 형성하는 단계는 PVD에 의한 것이며, 상기 배리어 층은 Ti인, 반도체 구조의 피쳐를 충전하는 방법.
  5. 제1항에 있어서, 상기 금속 층을 형성하는 단계는 ALD에 의한 것이며, 상기 금속 층은 Mo 또는 W 중 하나인, 반도체 구조의 피쳐를 충전하는 방법.
  6. 제1항에 있어서, 상기 금속 층을 형성하는 단계는 CVD에 의한 것이며, 상기 금속 층은 Al, Co, 또는 Ru 중 하나인, 반도체 구조의 피쳐를 충전하는 방법.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서, 상기 반도체 구조는 FINFET(fin field-effect transistor), GAA(gate-all-around transistor), PMOS(p-type metal oxide semiconductor) 또는 NMOS(n-type metal oxide semiconductor) 중 하나인, 반도체 구조의 피쳐를 충전하는 방법.
  8. 반도체 구조의 피쳐 내 갭필(gapfill)로서,
    상기 피쳐 내 배리어 층; 및
    상기 피쳐 내 그리고 상기 배리어 층 위의 금속 층을 포함하고;
    상기 배리어 층은,
    몰리브덴(Mo), 몰리브덴 질화물(MoN) 플러스 Mo, 티타늄(Ti), 티타늄 알루미늄 탄화물(TiAlC), 티타늄 질화물(TiN) ― 각각은 원자 층 증착(ALD)에 의해 형성됨 ―; 또는
    코발트(Co) 또는 Ti ― 각각은 화학 기상 증착(CVD)에 의해 형성됨 ― 중 하나이고; 그리고
    상기 금속 층은,
    Mo 또는 텅스텐(W) ― 각각은 ALD에 의해 형성됨 ―; 또는
    알루미늄(Al), Co, 또는 루테늄(Ru) ― 각각은 CVD에 의해 형성됨 ― 중 하나이고;
    상기 금속 층은 심리스(seamless)인, 반도체 구조의 피쳐 내 갭필.
  9. 제8항에 있어서,
    상기 배리어 층은 Mo이고; 그리고
    상기 금속 층은 Al인, 반도체 구조의 피쳐 내 갭필.
  10. 제8항에 있어서,
    상기 배리어 층은 MoN 플러스 Mo이고; 그리고
    상기 금속 층은 Al인, 반도체 구조의 피쳐 내 갭필.
  11. 제8항에 있어서,
    상기 배리어 층은 Ti이고; 그리고
    상기 금속 층은 Al인, 반도체 구조의 피쳐 내 갭필.
  12. 제8항에 있어서,
    상기 배리어 층은 TiAlC이고; 그리고
    상기 금속 층은 Al, Co, Mo, 또는 Ru 중 하나인, 반도체 구조의 피쳐 내 갭필.
  13. 제8항에 있어서,
    상기 배리어 층은 TiN이고; 그리고
    상기 금속 층은 Co, Mo, Ru, 또는 W 중 하나인, 반도체 구조의 피쳐 내 갭필.
  14. 제8항에 있어서,
    상기 배리어 층은 Co이고;
    상기 금속 층은 Al인, 반도체 구조의 피쳐 내 갭필.
  15. 제8항 내지 제14항 중 어느 한 항에 있어서, 상기 반도체 구조는 FINFET(fin field-effect transistor), GAA(gate-all-around transistor), PMOS(p-type metal oxide semiconductor) 또는 NMOS(n-type metal oxide semiconductor) 중 하나인, 반도체 구조의 피쳐 내 갭필.
  16. 반도체 구조의 피쳐 내 갭필을 형성하기 위한 시스템으로서,
    원자 층 증착(ALD), 화학 기상 증착(CVD), 또는 물리 기상 증착(PVD) 중 하나에 의해, 코발트(Co), 몰리브덴(Mo), 몰리브덴 질화물(MoN) 플러스 Mo, 티타늄(Ti), 티타늄 알루미늄 탄화물(TiAlC), 또는 티타늄 질화물(TiN) 중 하나인 배리어 층을 상기 피쳐 내에 형성하도록 구성된 장치; 그리고
    ALD 또는 CVD 중 하나에 의해, 알루미늄(Al), Co, Mo, 루테늄(Ru), 또는 텅스텐(W) 중 하나인 금속 층을 피쳐 내 그리고 배리어 층 위에 형성하도록 구성된 장치를 포함하고;
    상기 배리어 층 및 상기 금속 층은 상기 갭필이고;
    상기 갭필은 심리스(seamless)인, 반도체 구조의 피쳐 내 갭필을 형성하기 위한 시스템.
  17. 제16항에 있어서,
    상기 금속 층을 어닐링하도록 구성된 장치를 추가로 포함하는, 반도체 구조의 피쳐 내 갭필을 형성하기 위한 시스템.
  18. 제16항에 있어서,
    상기 배리어 층과 상기 금속 층 사이에 습윤 층을 형성하도록 구성된 장치를 추가로 포함하는, 반도체 구조의 피쳐 내 갭필을 형성하기 위한 시스템.
  19. 제16항에 있어서,
    상기 금속 층을 플라즈마 처리 프로세스에 노출시키도록 구성된 장치를 추가로 포함하는, 반도체 구조의 피쳐 내 갭필을 형성하기 위한 시스템.
  20. 제16항 내지 제19항 중 어느 한 항에 있어서, 상기 반도체 구조는 FINFET(fin field-effect transistor), GAA(gate-all-around transistor), PMOS(p-type metal oxide semiconductor) 또는 NMOS(n-type metal oxide semiconductor) 중 하나인, 반도체 구조의 피쳐 내 갭필을 형성하기 위한 시스템.
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