KR20230108928A - 레귤레이터를 이용하여 출력 전압을 조절하는 방법 및 회로 - Google Patents

레귤레이터를 이용하여 출력 전압을 조절하는 방법 및 회로 Download PDF

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Abstract

본 발명에 따르면, 전압을 조절하는 방법에 있어서, PMOS Array, Event Detector 및 PID compensator을 포함하는 전압 레귤레이터가 클럭 신호를 획득하는 상태에서, 복수의 PMOS가 포함된 상기 PMOS Array에서 전압이 추출되는 단계; 상기 전압이 상기 Event Detector에 전달되고, 상기 Event Detector는 상기 전압이 기설정 전압 범위에 포함되는지에 기초하여 이벤트 생성 여부를 결정하는 단계; 이벤트가 생성된 경우, 상기 PID compensator는 목표 전압의 수치와 상기 전압의 수치를 비교하고, 상기 목표 전압의 수치와 일치하도록 상기 전압의 수치를 보정하여 correct수치를 생성하는 단계; 및 상기 correct 수치가 상기 PMOS Array에 입력되는 단계를 포함하는 것을 특징으로 하는 방법 을 제시한다.

Description

레귤레이터를 이용하여 출력 전압을 조절하는 방법 및 회로{METHOD FOR ADJUSTING OUTPUT VOLTAGE USING REGULATOR AND CIRCUIT}
본 발명은 레귤레이터를 이용하여 출력 전압을 조절하는 방법에 있어서, PMOS Array, Event Detector 및 PID compensator을 포함하는 전압 레귤레이터가 클럭 신호를 획득하는 상태에서, 복수의 PMOS가 포함된 상기 PMOS Array에서 전압이 추출되는 단계; 상기 전압이 상기 Event Detector에 전달되고, 상기 Event Detector는 상기 전압이 기설정 전압 범위에 포함되는지에 기초하여 이벤트 생성 여부를 결정하는 단계; 이벤트가 생성된 경우, 상기 PID compensator는 목표 전압의 수치와 상기 전압의 수치를 비교하고, 상기 목표 전압의 수치와 일치하도록 상기 전압의 수치를 보정하여 correct수치를 생성하는 단계; 및 상기 correct 수치가 상기 PMOS Array에 입력되는 단계를 포함하는 것을 특징으로 하는 방법에 관한 것이다.
최근 웨어러블 디바이스에서는 경량화, 무선 통신의 고속화, 저전력 회로가 요구되고 있다. 이에 따라 물리적 크기와 무게에 설계 제약이 따르고, 이는 배터리의 크기 및 용량과 직결되는 문제이다.
기존의 아날로그 LDO(Low Dropout Regulator)들은 낮은 공급 전원을 받게 되면 응답 속도를 감소시키며, 이는 외부 잡음과 같은 요인으로 인한 전체 시스템의 성능 저하로 이어질 수 있다.
다른 디지털 LDO Regulator는 Shift Register 또는 PI 구조만을 사용하여 낮은 공급 전원에서도 동작을 하지만, 클럭의 전류 소모 문제가 크다. 또한, 기존의 동기식 DLDO(Digital Low Dropout Regulator)는 디지털 보상이 이루어져서 출력 전압이 주기적으로 Ripple(리플)처럼 요동치는 문제가 있다.
이들을 해결하기 위해서는 빠른 응답속도를 가지면서, 저전력으로 동작할 수 있고, Ripple 현상이 없는 회로를 적용시키는 것이 필요하다. 이에 따라 본 발명자는 레귤레이터를 이용하여 출력 전압을 조절하는 방법 및 회로를 제안하고자 한다.
본 발명은 상술한 문제점을 모두 해결하는 것을 목적으로 한다.
본 발명은 상시 전력이 필요한 웨어러블 디바이스에서 디지털 회로를 사용하여 낮은 공급 전원(저전력)에서도 동작을 하도록 하고, 기존 LDO보다 더 적은 사이즈로 설계되도록 하는 것을 다른 목적으로 한다.
또한, 본 발명은 클럭(clock)을 구동시키는 전력을 최소화하여 추가적인 전력 소모를 방지하고, 배터리 성능 및 지속시간을 향상시키는 것을 또 다른 목적으로 한다.
또한, 본 발명은 PID를 사용하여 Settling time이 빠르게 안정되도록 하여, 안정된 전압을 출력하는 것을 또 다른 목적으로 한다.
또한, 본 발명은 전압이 안정 범위 내에서 유지될 경우 클럭을 차단시키기 때문에 디지털 보상으로 인한 Ripple 현상을 제거할 수 있는 것을 또 다른 목적으로 한다.
상기한 바와 같은 본 발명의 목적을 달성하고, 후술하는 본 발명의 특징적인 효과를 실현하기 위한, 본 발명의 특징적인 구성은 하기와 같다.
본 발명의 일 태양에 따르면, 전압을 조절하는 방법에 있어서, PMOS Array, Event Detector 및 PID compensator을 포함하는 전압 레귤레이터가 클럭 신호를 획득하는 상태에서, 복수의 PMOS가 포함된 상기 PMOS Array에서 전압이 추출되는 단계; 상기 전압이 상기 Event Detector에 전달되고, 상기 Event Detector는 상기 전압이 기설정 전압 범위에 포함되는지에 기초하여 이벤트 생성 여부를 결정하는 단계; 이벤트가 생성된 경우, 상기 PID compensator는 목표 전압의 수치와 상기 전압의 수치를 비교하고, 상기 목표 전압의 수치와 일치하도록 상기 전압의 수치를 보정하여 correct수치를 생성하는 단계; 및 상기 correct 수치가 상기 PMOS Array에 입력되는 단계를 포함하는 것을 특징으로 하는 방법 이 제공된다.
또한, 본 발명의 다른 태양에 따르면, 전압을 조절하는 회로에 있어서, 클럭 신호를 획득하는 상태에서, 복수의 PMOS를 포함하고, 전압을 출력하는 PMOS Array; 상기 전압을 전달받아, 상기 전압이 기설정 전압 범위에 포함되는지에 기초하여 이벤트 생성 여부를 결정하는 Event Detector; 이벤트가 생성된 경우, 목표 전압의 수치와 상기 전압의 수치를 비교하고, 상기 목표 전압의 수치와 일치하도록 상기 전압의 수치를 보정하여 correct수치를 생성하며, 상기 correct 수치를 상기 PMOS Array에 전달하는 PID compensator를 포함하는 것을 특징으로 하는 회로가 제공된다.
본 발명에 의하면, 다음과 같은 효과가 있다.
본 발명은 상시 전력이 필요한 웨어러블 디바이스에서 디지털 회로를 사용하여 낮은 공급 전원(저전력)에서도 동작을 하도록 하고, 기존 LDO보다 더 적은 사이즈로 설계되도록 하는 효과가 있다.
또한, 본 발명은 클럭(clock)을 구동시키는 전력을 최소화하여 추가적인 전력 소모를 방지하고, 배터리 성능 및 지속시간을 향상시키는 효과가 있다.
또한, 본 발명은 PID를 사용하여 Settling time이 빠르게 안정되도록 하여, 안정된 전압을 출력하는 효과가 있다.
또한, 본 발명은 전압이 안정 범위 내에서 유지될 경우 클럭을 차단시키기 때문에 디지털 보상으로 인한 Ripple 현상을 제거할 수 있는 효과가 있다.
도 1은 본 발명의 일 실시예에 따라 레귤레이터를 포함하는 회로 레이아웃 도면이다.
도 2는 본 발명의 일 실시예에 따라 레귤레이터가 집적 설계된 회로를 개략적으로 나타내는 도면이다.
도 3은 본 발명의 일 실시예에 따라 출력 전압을 조절하는 과정을 나타내는 도면이다.
도 4는 본 발명의 일 실시예에 따라 Event Detector를 나타내는 도면이다.
도 5는 본 발명의 일 실시예에 따라 PID compensator를 나타내는 도면이다.
도 6은 본 발명의 일 실시예에 따라 PID controller를 나타내는 도면이다.
후술하는 본 발명에 대한 상세한 설명은, 본 발명이 실시될 수 있는 특정 실시예를 예시로서 도시하는 첨부 도면을 참조한다. 이들 실시예는 당업자가 본 발명을 실시할 수 있기에 충분하도록 상세히 설명된다. 본 발명의 다양한 실시예는 서로 다르지만 상호 배타적일 필요는 없음이 이해되어야 한다. 예를 들어, 여기에 기재되어 있는 특정 형상, 구조 및 특성은 일 실시예에 관련하여 본 발명의 정신 및 범위를 벗어나지 않으면서 다른 실시예로 구현될 수 있다. 또한, 각각의 개시된 실시예 내의 개별 구성요소의 위치 또는 배치는 본 발명의 정신 및 범위를 벗어나지 않으면서 변경될 수 있음이 이해되어야 한다. 따라서, 후술하는 상세한 설명은 한정적인 의미로서 취하려는 것이 아니며, 본 발명의 범위는, 적절하게 설명된다면, 그 청구항들이 주장하는 것과 균등한 모든 범위와 더불어 첨부된 청구항에 의해서만 한정된다. 도면에서 유사한 참조부호는 여러 측면에 걸쳐서 동일하거나 유사한 기능을 지칭한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있도록 하기 위하여, 본 발명의 바람직한 실시예들에 관하여 첨부된 도면을 참조하여 상세히 설명하기로 한다.
본 발명은 클럭 제어, 전압 조절 및 전력 관리 시스템에 관한 방법 및 집적 설계 회로에 관한 것이며, 웨어러블 디바이스용 저전력 SoC로 사용될 수 있다.
Analog LDO는 저전력 시스템에서 요구되는 Near Threshold Voltage(NTV) 저전압 동작이 어렵고, 공정에 따른 size scaling이 어려우나, 본 발명의 Digital LDO는 NTV 조건에서 동작이 가능한 DVFS(Dynamic Voltage Frequency Scale) 구조를 채택하였고, 디지털 회로 구조로서 공정별로 size scaling이 가능하므로 MCU와 함께 SoC 집적이 가능할 수 있다.
본 발명과 관련해서는 아래에서 서술하도록 하겠다.
도 1은 본 발명의 일 실시예에 따라 레귤레이터를 포함하는 회로 레이아웃 도면이다.
도 1에서 볼 수 있듯이, 회로(10) 상에는 Digital PID compensator(110), PMOS Array(120), Event Detector(130), ADC(Analog-Digital Converter, 140) 및 ADC controller(150) 등이 포함될 수 있다.
또한, 제어 관련 기능을 수행하는 Digital PID compensator(110), 클럭 제어용 Event Detector(130), 출력과 디지털 감지를 위한 ADC(140), PMOS Array(120)는 Digital Low Dropout Regulator(100, 미도시) 즉, DLDO의 구성요소에 해당할 수 있다.
상기 Digital Low Dropout Regulator(DLDO)는 출력 전압의 변화를 감지하여 동작하는 PID 디지털 제어 방식을 이용하며, 상기 각 구성요소에 대해서 살펴보면 아래와 같다.
PID compensator(110)는 상황에 따라서 최적의 gain값을 외부 입력을 통해 획득하므로 파라미터를 조절하고, 이에 따른 아웃풋을 출력할 수 있다. 따라서, Latency에 좋은 효율을 보이면서 출력 전압을 유지할 수 있다. 참고로, 종래의 DLDO 기술은 PI와 Shift Register를 이용하면서 고정된 파라미터를 사용하여 제한된 제어 값만을 출력하였다.
또한, 본 발명의 Event detector(130)는 전압이 안정 범위를 벗어날 경우 클럭(clock)을 다시 동작하고, 안정 범위를 만족하는 경우 클럭을 멈추도록 하는 방식(Event-Driven 방식)을 통해 의미없는 Power Loss가 발생하는 것을 방지할 수 있다.
상기 Event-Driven 방식을 적용하기 위해 Analog window와 Digital Window를 입력 전압에 따라 선택 가능하게 할 수 있고, 이때 Analog window는 초전력으로 동작할 수 있고, Digital은 낮은 전압에서도 동작이 가능하게 하여 전력 소모를 줄일 수 있다.
도 2는 본 발명의 일 실시예에 따라 레귤레이터가 집적 설계된 회로를 개략적으로 나타내는 도면이다.
도 3은 본 발명의 일 실시예에 따라 출력 전압을 조절하는 과정을 나타내는 도면이다.
우선, 본 발명의 회로(10) 상의 전압 레귤레이터(100)는 PMOS Array(120), Event Detector(130) 및 PID compensator(110) 등을 포함할 수 있고, 클럭 신호를 획득할 수 있다.
상기 PMOS Array(120)는 복수의 PMOS를 포함할 수 있다. 후술하겠지만, 켜진 상태(on 상태)의 PMOS의 개수에 따라 출력되어 Event Detector(130) 등에 입력되는 전압의 크기가 달라질 수 있다.
참고로, 상기 PMOS는 PMOSFET으로 트랜지스터의 일종에 해당하며, 저항보다도 전류를 보다 완벽하게 차단할 수 있어 전력 소모 등을 감소시킬 수 있다. 본 발명에서는 복수의 PMOS 각각에 대해 상황에 따라 on/off 상태를 결정하여 전류/전압을 조절할 수 있고 전력 소모를 방지할 수 있다.
또한, PMOS Array(120)의 PMOS들은 복수의 그룹으로 구분될 수 있고, 각 그룹에는 소정 개수의 PMOS가 존재할 수 있다. 예를 들어, K 그룹에는 PMOS의 개수가 2k-1개 존재할 수 있어, 제1 그룹에는 PMOS 1개, 제2 그룹에는 PMOS 2개, 제3 그룹에는 PMOS 4개, … 제8 그룹에는 PMOS 128개가 존재할 수 있는 것이다.
만약, 제1 그룹 내지 제8 그룹까지 존재하는 경우, PMOS Array(120)에 포함된 PMOS의 총 개수는 1+2+4+8+16+32+64+128를 계산한 255개의 PMOS(트랜지스터)가 존재할 수 있다.
참고로, PMOS Array(120)에서 출력되는 초기 전압은 0에 해당하며(복수의 PMOS가 모두 off 상태), 추후 피드백에 의해 전압이 조절될 수 있을 것이다.
PMOS Array(120)에서 출력된 전압은 Event Detector(130)에 전달될 수 있고, 상기 Event Detector(130)는 상기 전압이 기설정 전압 범위(후술할 VREFrow와 VREFhigh사이)에 포함되는지에 기초하여 이벤트 생성 여부를 결정할 수 있다.
도 4는 본 발명의 일 실시예에 따라 Event Detector를 나타내는 도면이다.
Event Detector(130)는 OAI-based VDAC, NAND, NOR-based Hybrid Comparator로 구성된 Window ADC와 Binary-weighted 8bit VDAC로 구성되어 집적 효율 향상 및 저면적을 구현할 수 있다. 상기 도 3의 Current Mirror 과정은 상기 도 4의 구조에서 구현되는 과정을 나타낼 수 있다.
도 4에서 볼 수 있듯이, OAI-Based VDAC Unit Cell과 Hybrid comparator는 전압 크기에 따라 VREFhigh용 및 VREFrow용으로 구분될 수 있다. 즉, 출력된 전압의 크기가 특정 수치(ex 0.65)보다 크거나 같으면 VREFhigh용 OAI-Based VDAC Unit Cell과 Hybrid comparator을 이용할 수 있다. 또한, 특정 수치보다 작으면 VREFrow용 OAI-Based VDAC Unit Cell과 Hybrid comparator을 이용할 수 있을 것이다.
상기 OAI-Based VDAC Unit Cell(VREFhigh용 또는 VREFrow용)는 레퍼런스 최대 전압값(VREFhigh) 또는 레퍼런스 최소 전압값(VREFrow) 관련 설정 데이터를 입력받아 상기 Hybrid comparator에 전달할 수 있다.
여기서, VREFhigh용 또는 VREFrow용 OAI-Based VDAC Unit Cell 각각은 복수의 그룹으로 이루어져 있으며, 각 그룹에서의 OAI-Based VDAC Unit Cell의 개수는 20, 21, 22, ?? 2k-1 개에 해당할 수 있다. 가령 k가 8인 경우에는 VREFhigh용 또는 VREFrow용 각각의 OAI-Based VDAC Unit Cell의 총 개수는 255(1+2+4+ ??+128)가 될 것이다.
또한, NOR 게이트 기반의 Hybrid Comparator 역시 VREFhigh용 또는 VREFrow용으로 구분될 수 있고, 이를 각각 제1 Hybrid Comparator(131), 제2 Hybrid Comparator(132)라고 설정할 수 있다.
또한, 상기 Hybrid Comparator는 Analog window comparator와 Digital window comparator로 구성될 수 있다. 즉, 도 4에서는 하나의 Hybrid Comparator만이 각각(위/아래) 도시되었지만, 제1 Hybrid Comparator(131), 제2 Hybrid Comparator(132) 각각은 Analog window comparator와 Digital window comparator 2개로 이루어질 수 있는 것이다.
참고로, Analog window comparator는 초전력으로 구동되나, 낮은 입력전압 동작일 때 성능이 저하되며, Digital window comparator는 Analog 보단 전력을 더 소모하나, 낮은 전압에서의 동작이 원할할 수 있다.
즉, Analog window comparator와 Digital window comparator는 서로 다른 장단점을 가지며, Hybrid Comparator는 상기 두 window의 장점을 결합하여 입력 전압에 따른 사용자의 선택으로 동적 입력 전압 하에서도 동일한 속도로 처리할 수 있다.
제1 Hybrid Comparator(131)는 전압(PMOS Array로부터 획득)과 VREFhigh용 OAI-Based VDAC Unit Cell로부터 획득한 데이터를 이용하여 VREFhigh를 도출할 수 있다.
또한, 제2 Hybrid Comparator(132)는 전압(PMOS Array로부터 획득)과 VREFrow용 OAI-Based VDAC Unit Cell로부터 획득한 데이터를 이용하여 VREFrow를 도출할 수 있다.
Event Detector(130)에서는 상기 전압이 VREFrow와 VREFhigh사이(전압이 VREFrow보다 크거나 같고, VREFhigh보다 작거나 같은 경우)에 포함되는 경우 이벤트는 발생하지 않고, 상기 전압이 VREFrow보다 작거나 VREFhigh보다 큰 경우 상기 이벤트가 발생할 수 있을 것이다.
상기 VREFrow와 VREFhigh사이의 전압 범위는 안정 상태(Steady-State)로서, PMOS Array(120)에서 출력된 전압이 상기 전압 범위에 포함된 경우에는 레귤레이터(100)의 출력 전압이 안정 상태(목표 전압 범위에 해당)로서 별도의 추가 조치가 필요하지 않을 수 있다.
전압이 기설정 전압 범위(VREFrow와 VREFhigh사이)에 포함되어 안정 상태에 해당하여 이벤트가 생성되지 않은 경우에는 클럭(clock)을 일시적으로 정지시켜서 전력 소모를 줄일 수 있다. 물론, 외부의 입력 등에 따라 전압이 변하게 되는 경우 다시 클럭(clock)을 켤 수 있을 것이다. 이는 웨어러블 디바이스 등에 요구되는 경량화, 배터리 성능 향상 등에 효과적일 수 있다.
다만, 어느 특정 시각(ex 1번의 클럭)에 PMOS Array(120)에서 출력된 전압이 상기 전압 범위에 포함된다고 해서 출력 전압이 안정 상태라고 볼 수는 없다.
즉, 최소 기설정 횟수(ex 10번)의 클럭 동안 상기 전압이 전압 범위에 포함되는 경우, 비로소 출력 전압은 안정 상태라고 볼 수 있을 것이다. 이는 어느 순간에 우연의 일치로 전압이 상기 전압 범위에 해당한다고 즉시 안정 상태라고 상정할 수는 없기 때문이다.
또한, 전압이 상기 전압 범위에 포함되지 않은 경우에는 레귤레이터(100)의 출력 전압이 불안정 상태로서 별도의 추가 조치가 필요하며, 이벤트가 발생할 수 있을 것이다.
도 3에서 볼 수 있듯이, 전압이 기설정 전압 범위(VREFrow와 VREFhigh사이)를 벗어나 이벤트가 생성된 경우에는 클럭(clock)의 주파수를 증가(가속화)시키면서 전압(PMOS Array로부터 획득)을 PID compensator(110)에 전달할 수 있다.
도 5는 본 발명의 일 실시예에 따라 PID compensator를 나타내는 도면이다.
도 6은 본 발명의 일 실시예에 따라 PID controller를 나타내는 도면이다.
PID compensator(110)는 Comparator(111) 및 PID Controller(112)를 포함할 수 있고, 전압을 전달받은 PID compensator(110)는 Comparator(111)에서 상기 전압의 수치와 목표 전압의 수치를 비교하여 차이에 해당하는 Error 수치를 생성할 수 있다.
도 5를 참조하면, DREF_I[7:0]는 목표 전압의 수치(8비트)에 해당하고, ADC_I[7:0]은 입력되는 전압의 수치(8비트)에 해당한다. 상기 DREF_I 및 상기 ADC_I 모두 [7:0] 형식을 가지므로 8비트(ex 2진법상 10101110, 10111111)의 형식을 가질 수 있고, 이들을 비교한 결과인 Error 수치 및 이후 후술할 correct 수치 역시 모두 8비트 형식을 가질 수 있다.
PID Controller(112)는 상기 Error 수치를 획득할 수 있고, 이를 기초로 Kp(propagate gain) 값, Ki(integrate gain) 값, Kd(derivate gain) 값 중 적어도 하나 이상을 이용하여 연산을 수행하면서 상기 correct 수치를 생성할 수 있다.
상기 correct 수치는 목표 전압의 수치와 일치하도록 상기 전압의 수치를 보정한 값에 해당할 것이다. 상기 보정 과정에서는 PID Controller(112)에서 Kp(propagate gain) 값, Ki(integrate gain) 값, Kd(derivate gain) 값이 이용될 수 있을 것이다.
참고로, 상기 Kp 값, Ki 값, Kd 값, Km 값(후술) 등은 도 5와 같이, 상기 PID compensator(110)의 외부에서 입력받을 수 있고, 반복 연산되면서 안정성(Stability), Settling time에 따라 최적의 Kp 값, Ki 값, Kd 값, Km 값이 결정될 수 있다.
상기 게인들은 PID 제어에 필요한 요소들로서, 본 발명에서는 상기 전압의 수치(ADC_I[7:0])가 상기 목표 전압의 수치(DREF_I[7:0])에 도달하도록, 즉 Error 수치가 0이 되도록 상기 각 게인들을 조정할 수 있다.
(수식)
상기 수식은 PID 제어 관련 일반적인 수식으로서, 각 게인(KP, KI, KD)들이 포함되어 있고, e(t)는 Error 수치, t는 클럭(일종의 시간), u(t)는 PID 제어기를 통해 산출된 결과값을 의미할 수 있다. 궁극적으로, 상기 전압의 수치(ADC_I[7:0])가 상기 목표 전압의 수치(DREF_I[7:0])에 도달하도록 상기 게인(KP, KI, KD)들의 최적의 값을 찾아가는 과정을 거칠 수 있다.
상기 게인(KP, KI, KD)들의 최적의 값을 산출하면서, Settling time과 안정성을 개선할 수 있다. 즉. PID 산출 값이 안정화되기까지의 시간에 해당하는 settling time이 빨라지도록 하고, 진동(Oscillation)이 줄어들도록(즉, Overshoot, Undershoot 과정이 최소화되도록) 상기 게인 값들이 결정될 수 있는 것이다.
한편, 본 발명의 PID controller(112)는 KP, KI, KD 뿐 아니라 Error 수치에 대해 Km(Main gain) 값을 이용하여, 기존 PID 보다 목표 출력 값(DREF_I[7:0])에 가깝게 correct 수치를 산출할 수 있다.
상기 Km(Main gain) 값은 Error 수치에 대해 KP, KI, KD보다 선행적으로 연산될 수 있고(도 6 참조), Km 값이 커질수록 ripple은 줄어들고 settling time은 줄어들 수 있다. 참고로, 상기 Km은 Error 수치에 대해 일종의 곱셈 연산에 해당할 수 있을 것이다.
다음으로, PID compensator(110)의 결과값인 correct 수치는 상기 PMOS Array(120)에 입력될 수 있고, 상기 PMOS Array(120)에서는 입력되는 상기 correct 수치에 기초하여 전술한 복수의 그룹 중 특정 그룹에 포함된 복수의 PMOS들이 on 상태가 됨으로써 correct 수치에 해당하는 보정된 전압이 추출될 수 있다. 이와 관련하여 아래에서 자세히 살펴보기로 한다.
우선, 전술한 바와 같이, PMOS Array(120)의 PMOS들은 복수의 그룹으로 구분될 수 있고, 각 그룹에는 소정 개수의 PMOS가 존재할 수 있다. 예를 들어, K 그룹에는 PMOS의 개수가 2k-1개 존재할 수 있어, 제1 그룹에는 PMOS 1개, 제2 그룹에는 PMOS 2개, 제3 그룹에는 PMOS 4개, … 제8 그룹에는 PMOS 128개가 존재할 수 있는 것이다.
구체적으로, 초기에는 PMOS Array(120)의 모든 PMOS에서 off 상태에 해당하고, PMOS Array(120)로부터 출력되는 전압은 '0'에 해당할 수 있다. 상기 전압이 기설정 범위에 해당하지 않아 이벤트가 생성되면, PID compensator(110)에서 correct 수치가 생성되어 PMOS Array(120)에 입력될 수 있다.
다음으로, PMOS Array(120)에서는 상기 correct 수치에 대응되도록 PMOS Array(120)에서의 특정 그룹에 포함된 복수의 PMOS를 on 상태로 변경할 수 있다. 예를 들어, correct[7:0] 수치가 10010110(2)이라고 가정될 때, 해당 값은 27+24+22+21에 해당할 것이다.
10010110(2)와 대응되도록 PMOS가 on 상태로 변경될 수 있고, 제2 그룹(21), 제3 그룹(22), 제5 그룹(24), 제7 그룹(27)에 포함된 PMOS들이 on 상태로 변경될 수 있다(나머지는 off 상태 그대로). 결국, correct 수치에 대응하는 전압이 출력되도록 PMOS Array(120)에서는 PMOS의 on/off 상태를 조정할 수 있고, 이에 따라 조정된 전압이 출력될 수 있다.
위와 같이, 본 발명의 전압 레귤레이터(100)에서는 출력 전압을 감지하여 PID compensator에서 목표 전압에 해당하도록 조정할 수 있고, 조정된 전압은 PMOS Array(120)에서 출력될 수 있다. 이와 같은 과정이 반복되면서 Latency에 좋은 효율을 보이면서 정확한 출력 전압을 유지할 수 있다.
또한, 출력 전압이 기설정 범위내인 경우 이벤트가 발생하지 않고 클럭을 일시 정지시켜 전력 소모를 줄이며, 다만 기타 요인(ex 외부 요인) 등으로 인하여 전압 변화가 발생한 경우, 다시 이벤트가 발생할 수 있다.
또한, 본 발명의 레귤레이터는 디지털 PID 제어 방식을 택하고 있으므로, 기존의 아날로그 방식보다 사이즈 측면에서 유리할 수 있다.
이상에서 본 발명이 구체적인 구성요소 등과 같은 특정 사항들과 한정된 실시예 및 도면에 의해 설명되었으나, 이는 본 발명의 보다 전반적인 이해를 돕기 위해서 제공된 것일 뿐, 본 발명이 상기 실시예들에 한정되는 것은 아니며, 본 발명이 속하는 기술분야에서 통상적인 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형을 꾀할 수 있다.
따라서, 본 발명의 사상은 상기 설명된 실시예에 국한되어 정해져서는 아니 되며, 후술하는 특허청구범위뿐만 아니라 이 특허청구범위와 균등하게 또는 등가적으로 변형된 모든 것들은 본 발명의 사상의 범주에 속한다고 할 것이다.
10: 회로
100: 전압 레귤레이터
110: PID compensator
111: Compensator
112: PID Comtroller
120: PMOS Array
130: Event Detector
131: 제1 Hybrid Comparator
132: 제2 Hybrid Comparator
140: ADC

Claims (6)

  1. 전압을 조절하는 방법에 있어서,
    PMOS Array, Event Detector 및 PID compensator을 포함하는 전압 레귤레이터가 클럭 신호를 획득하는 상태에서,
    (a) 복수의 PMOS가 포함된 상기 PMOS Array에서 전압이 추출되는 단계;
    (b) 상기 전압이 상기 Event Detector에 전달되고, 상기 Event Detector는 상기 전압이 기설정 전압 범위에 포함되는지에 기초하여 이벤트 생성 여부를 결정하는 단계;
    (c) 이벤트가 생성된 경우, 상기 PID compensator는 목표 전압의 수치와 상기 전압의 수치를 비교하고, 상기 목표 전압의 수치와 일치하도록 상기 전압의 수치를 보정하여 correct수치를 생성하는 단계; 및
    (d) 상기 correct 수치가 상기 PMOS Array에 입력되는 단계;
    를 포함하는 것을 특징으로 하는 방법.
  2. 제1항에 있어서,
    상기 PID compensator가 Comparator 및 PID controller를 포함하고,
    상기 Comparator가 상기 목표 전압의 수치와 상기 전압의 수치를 비교하여 차이에 해당하는 Error 수치를 생성하고,
    상기 PID controller는 상기 Error 수치를 기초로 Kp(propagate gain) 값, Ki(integrate gain) 값, Kd(derivate gain) 값 중 적어도 하나 이상을 이용하여 연산을 수행하면서 상기 correct 수치를 생성하는 것을 특징으로 하는 방법.
  3. 제2항에 있어서,
    상기 PID controller는 상기 Error 수치에 대해 Km(Main gain) 값을 이용하여 추가 연산을 수행하는 것을 특징으로 하는 방법.
  4. 제1항에 있어서,
    상기 PMOS Array는 복수의 그룹으로 구분되고, K 그룹에 PMOS의 개수가 2k-1개 존재하는 상태에서,
    상기 PMOS Array에 입력되는 상기 correct 수치에 기초하여 특정 그룹에 포함된 복수의 PMOS들이 on상태가 되는 것을 특징으로 하는 방법.
  5. 제1항에 있어서,
    상기 Event Detector에는 NOR 게이트 기반의 Hybrid Comparator가 포함되어 있고, 상기 Hybrid Comparator는 제1 Hybrid Comparator 및 제2 Hybrid Comparator로 구분되며,
    상기 제1 Hybrid Comparator가 상기 전압을 통해 VREFhigh를 도출하고, 상기 제2 Hybrid Comparator가 상기 전압을 통해 VREFrow를 도출하며,
    상기 전압이 상기 VREFrow와 상기 VREFhigh사이에 포함되는 경우 상기 이벤트는 발생하지 않고, 상기 전압이 상기 VREFrow보다 작거나 상기 VREFhigh보다 큰 경우 상기 이벤트가 발생하는 것을 특징으로 하는 방법.
  6. 전압을 조절하는 회로에 있어서,
    클럭 신호를 획득하는 상태에서,
    복수의 PMOS를 포함하고, 전압을 출력하는 PMOS Array;
    상기 전압을 전달받아, 상기 전압이 기설정 전압 범위에 포함되는지에 기초하여 이벤트 생성 여부를 결정하는 Event Detector; 및
    이벤트가 생성된 경우, 목표 전압의 수치와 상기 전압의 수치를 비교하고, 상기 목표 전압의 수치와 일치하도록 상기 전압의 수치를 보정하여 correct수치를 생성하며, 상기 correct 수치를 상기 PMOS Array에 전달하는 PID compensator;
    를 포함하는 것을 특징으로 하는 회로.
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* Cited by examiner, † Cited by third party
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JP2018019152A (ja) * 2016-07-26 2018-02-01 ルネサスエレクトロニクス株式会社 電源制御コントローラ、半導体装置及び半導体システム
JP2020506654A (ja) * 2017-02-03 2020-02-27 プレジデント アンド フェローズ オブ ハーバード カレッジ 高度に統合された高圧アクチュエータドライバ

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018019152A (ja) * 2016-07-26 2018-02-01 ルネサスエレクトロニクス株式会社 電源制御コントローラ、半導体装置及び半導体システム
JP2020506654A (ja) * 2017-02-03 2020-02-27 プレジデント アンド フェローズ オブ ハーバード カレッジ 高度に統合された高圧アクチュエータドライバ

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