JP6814205B2 - プロセッサタイルのドループ検出及び制御 - Google Patents

Description

本開示は、概して電力制御に関し、より具体的には、マイクロプロセッサ等の大規模デジタル論理回路のリニア電圧レギュレータに関する。

集積回路及び他のディスクリート回路は、多くの場合、ＶＤＤとラベル付けされ、関連する回路に電源電圧を供給する電源から電力を受け取るための端子を含む。例えば、インバータ等の回路は、電源と、回路のコモン又はグランドとの間に接続されていることが多い。ＭＯＳＦＥＴトランジスタの場合には、ゲート端子への特定の電圧によってトランジスタが活性化され、出力端子と電源又はグランドとの間に接続された回路素子を駆動し、出力端子に接続された後続回路の動作を駆動する回路経路が生成される。通常、電流及び回路負荷の量は、動作速度及び電源電圧の両方に関連する。多くの回路が有する能動的性質のために負荷が時々変化し、時には電源電圧（supply voltage）レベルが所望のレベルから降下又は低下することがある。

電圧ドループは、電源が負荷を駆動するときの所望の電圧レベルからの電圧降下を指すために使用される用語である。制御されたシステムでは、負荷が急激に増加すると、出力電圧が低下する可能性がある。例えば、過渡負荷状態（transient loading condition）が発生して、電圧ドループ（垂下）が生じることがある。ドループが大きすぎると、回路の故障が発生する。

従来技術のシステムでは、電源調整回路、すなわち「ヘッダ」回路が、電源と回路との間に動作可能に配置されており、電源のかかる変動を調整又は補償するように調整される。例えば、いくつかの解決手段では、過渡応答からの負荷を最小限に抑え、電源電圧を調整するために、１ＧＨｚを超える比較的高い周波数で常時切り替わるヘッダ回路が含まれる。これらのヘッダ回路は、過渡負荷状態及び他の負荷状態に起因する電圧ドループに対して非常に迅速に応答するように最適化されていることが多い。

これらの従来技術のシステムは、通常、実質的にカスタマイズされたアナログ設計ブロックを有しており、過渡負荷状態に応答するために比較的大きな電界効果トランジスタとの接続及び遮断を切り替えるときに、かなりのオーバーヘッドが加わる。これは、定常状態モードで動作しているときにも発生する。従って、かかるシステムは、貴重な集積回路用スペースを消費するだけでなく、電力の観点からも非効率的である。

本開示は、添付図面を参照することによってより良く理解されることができ、その多くの特徴及び利点が当業者に明らかとなるであろう。

一実施形態による、電力をプロセッサコアに供給するように接続されたプロセッサシステムのブロック図である。 一実施形態による、プロセッサシステム及び電源調整（supply adjustment）ブロックの更なる詳細を部分的にブロック図で示し、部分的に回路図で示す図である。 一実施形態による、プロセッサシステム及び電源調整ブロックの更なる詳細を部分的にブロック図で示し、部分的に回路図で示す図である。 一実施形態による、電源調整ブロック及び関連する電荷制御ロジック（charge control logic）の更なる詳細を部分的にブロック図で示し、部分的に回路図で示す図である。 一実施形態による、複数のプロセッサコアへの電源電圧を調整するためのシステムのブロック図である。 一実施形態による、ドループを補償するレギュレータシステムの更なる詳細を部分的にブロック図で示し、部分的に回路図で示す図である。 様々な実施形態による方法を示すフローチャートである。 様々な実施形態による方法を示すフローチャートである。 様々な実施形態による方法を示すフローチャートである。 一実施形態による、調整された電源電圧を複数のプロセッサタイルに供給するように接続されたプロセッサシステムを示す機能ブロック図である。 一実施形態による、グループ化されたプロセッサタイルを有する低損失レギュレータ制御システムを備えたプロセッサシステムの機能ブロック図である。 ＭＯＮ及びＣＧＰＧ領域の電圧レール間の電源レール接続を示すプロセッサシステムの機能ブロック図である。 複数のプロセッサタイルを有するマルチコアプロセッサにおける電源電圧の調整方法を示すフローチャートである。 複数のグループのプロセッサタイルを有するマルチコアプロセッサにおける電源電圧の調整方法を示すフローチャートである。

異なる図面において同じ参照符号を使用することは、類似又は同一の項目を示す。特に断りのない限り、「結合された（coupled）」という用語及びこれに関連する動詞形は、本技術分野において周知の手段による直接接続及び間接的な電気接続の両方を含み、特に断りのない限り、直接接続に関する説明は、間接的な電気接続の好適な形態を用いた代替の実施形態も同様に意味する。

図１は、一実施形態による、調整された電源電圧をプロセッサコアに供給するように接続されたプロセッサシステムのブロック図である。図１を参照すると、プロセッサシステム１０は、外部電圧ソースから電源電圧を受け取るように接続された、ＶＤＤ１２として示されている入力ポートを含む。入力ポートは、受け取った電源電圧を電源調整ブロック１４に供給する。電源調整ブロック１４は、調整された電源電圧をプロセッサコア１６に供給するように接続されている。電荷選択（charge selection）ブロック１８は、電源調整ブロック１４に送られる制御信号２０を生成する。第１レギュレータは、デジタル低電圧レギュレータ（digital low voltage regulator；ＤＬＶＲ）２２として示されており、電荷選択ブロック１８に対する制御信号２４を生成する低損失コントローラを含む。第２レギュレータは、ＦＤＤ２６とラベル付けされた高速ドループ検出器（fast droop detector；ＦＤＤ）を含み、電荷選択ブロック１８に対する制御信号２８を生成する。

ＦＤＤ２６は、電源調整ブロック１４によって生成された、調整された電源電圧と、ＤＬＶＲ２２からのドループ閾値レベル３４と、を受け取るように接続されている。電源モニタ（power supply monitor；ＰＳＭ）３０も、電源調整ブロック１４によって生成された、調整された電源電圧を受け取るように接続されている。ＰＳＭ３０は、いくつかの通信及び信号のうち、調整された電源電圧のデジタル表現３２をＤＬＶＲ２２に与える。

ＤＬＶＲ２２は、調整された電源電圧のデジタル表現３２をＰＳＭ３０から受け取るだけでなく、外部ソースから目標電圧及びドループ閾値レベルを受け取る。例えば、外部ソースは、集積回路用の電力制御ブロック若しくはモジュール、又は、オペレーティングシステムによって値が設定されるレジスタを備えてもよい。目標電圧及びドループ閾値電圧の両方がデジタル値として受け取られる。従って、ＤＬＶＲ２２は、調整された電源電圧と目標電圧との比較に基づいて、電源調整ブロック１４によって生成された、調整された電源電圧を、制御信号２４を介して調整する。

また、前述したように、ＤＬＶＲ２２は、ドループ閾値レベル３４をＦＤＤ２６に与える。調整された電源電圧がドループ閾値レベルに達するか下回った場合、ＦＤＤ２６は、電荷注入信号２８を電荷選択ブロック１８に対する制御信号として生成する。次に、電荷選択ブロック１８は、個々のトランジスタのオンオフを切り替えて電圧を調整してヘッダ回路内のトランジスタの導電率を変化させることによって、調整された電源電圧を調整することの一部として、電荷を注入するため、より具体的には、プロセッサコア１６に供給される、調整された電源電圧の大きさを増加させるために、電源調整ブロック１４に対する制御信号２０を生成する。このようなレベルの詳細を示す実施形態は、以下の図面に関連して説明される。

一般に、上述したシステムは、一実施形態において、デジタルリニア電圧レギュレータ（digital linear voltage regulator；ＤＬＶＲ）制御システムを備える。この制御システムは、調整された電源電圧を調整し、ドループレベルが閾値を下回った場合に電荷を生成するための複数の制御信号を生成する第１レギュレータ及び第２レギュレータを含む。プロセッサコア１６等のプロセッサコアは、調整された電源電圧と、検出されたドループ状態に応じた電荷と、を受け取るための供給ポートを含む。ＤＬＶＲ制御システムは、供給ポートで受け取った、調整された電源電圧を監視して、ドループレベルを判断するように接続されている。

動作中、第１レギュレータ、すなわちＤＬＶＲ２２は、第１帯域幅を有する第１調整ループを用いて、電源電圧を目標電源電圧に等しくなるように調整する。第１レギュレータは、調整された電源電圧の目標電圧を外部ソースから受け取るだけでなく、ドループレベルの閾値も受け取る。また、第１レギュレータは、調整された電源電圧のデジタル表現３２をＰＳＭ３０から受け取る。従って、第１レギュレータは、電源調整ブロック１４によって生成された電圧を調整するために、目標電圧と実際に調整された電源電圧との差に応じて電荷選択ブロック１８を介して電源調整ブロック１４の設定を調整するための制御信号２４を生成する。

第２レギュレータ、すなわち、上述した実施形態におけるＦＤＤ２６は、第１帯域幅とは異なる第２帯域幅を有する第２調整ループを用いて、調整された電源電圧を調整する。より具体的には、第２レギュレータは、受け取ったドループ閾値３４と調整された電源電圧とを比較して、調整された電源電圧をドループ閾値レベルよりも上回るように上げることによって、調整された電源電圧を速やかに調整するための電荷注入信号２８を生成する。

第２調整ループは、第１調整ループに比べて高速に動作するループである。第１ループは、（クロックベースのデジタル論理回路を利用する）デジタル制御ループであり、これにより、クロックサイクルに基づいて動作するが、発生時にドループ閾値に達するドループを検出するように構成されている。一実施形態では、第２レギュレータは、ドループ検出及び電圧調整を実行するためのアナログ回路を実装している。従って、この第２調整ループを有するシステムを実装することによって、電源調整ブロック１４のロジックは、従来技術のシステムに関連して説明したように複雑にする必要もないし、高周波数で動作する必要もなく、これにより、電力消費及びＩＣ用スペースを低減する。更に、第１調整ループに対して発生する処理がデジタル領域にあるため、消費電力及びシリコンフットプリントのサイズが更に低減し、設計及び動作に柔軟性をもたらすことができる。

図２は、一実施形態による、プロセッサシステム及び電源調整ブロックの更なる詳細を部分的にブロック図で示し、部分的に回路図で示す図である。電源ＶＤＤ１２は、図１に関連して前述したように、電源電圧を電源調整ブロック１４に供給する。電源調整ブロック１４は、並列に接続された複数の選択可能な抵抗素子を含む。換言すれば、各抵抗素子の入力ノードがＶＤＤ１２に接続されており、各抵抗素子の出力ノードがプロセッサコア１６の入力ポートに共通に接続されている。プロセッサコア１６は、信号３２をＤＬＶＲ２２に送るための出力ポートと、信号３４をＤＬＶＲ２２から受け取るための入力ポートと、を含む。記載された実施形態では、プロセッサコア１６は、調整された電源電圧の大きさのデジタル表現３２を送り、ドループ閾値レベル３４を受け取る。

プロセッサコア１６は、電荷注入信号２８を電荷選択ブロック１８に送るための出力ポートを更に含む。更に、ＤＬＶＲ２２は、目標電圧信号及びドループ閾値信号を外部ソースから受け取るように接続されている。説明した例では、ＤＬＶＲ２２は、電荷選択ブロック１８に接続された出力バス２４ａ，２４ｂを含む。バス２４ａ，２４ｂは、調整された電源電圧を調整するために、選択可能な抵抗素子（ここでは、ＭＯＳＦＥＴ）を選択するための制御ワードを送る。電荷選択ブロック１８は、プロセッサコア１６のＦＤＤ２６から電荷注入信号２８を受け取り、電源調整ブロック１４の抵抗素子３８ａ〜３８ｃのうち１つ以上を選択するための選択信号を生成するように接続されている。

理解されるように、電源電圧は、電源調整ブロック１４によってＶＤＤ１２から受け取られる。電源調整ブロック１４は、複数の抵抗素子を含む。各抵抗素子は、選択可能であり、全抵抗値を変えることによって電源調整ブロック１４の電圧降下を変化させ、これにより、プロセッサコア１６に与えられる利用可能な電圧を調整するように構成されている。具体的には、説明した実施形態では、複数の並列に接続されたスケーリング済みの抵抗素子が示されており、各抵抗素子は、ＰチャネルＭＯＳＦＥＴを含む。抵抗素子は、直列、並列、又は、直列接続及び並列接続の組み合わせで構成することができることを理解されたい。更に、抵抗素子は、所望の抵抗範囲を達成するようにスケーリングされている。更に、使用される要素の種類（例えば、Ｐチャネル又はＮチャネルＭＯＳＦＥＴ）は、例えば、電荷選択ブロック１８の関連する制御ロジックに影響を及ぼす。

記載された実施形態では、電源調整ブロック１４によって生成された、調整された電源がプロセッサコア１６に与えられる。ＦＤＤ２６及びＰＳＭ３０は、プロセッサコア１６内に構成され、形成される。従って、調整された電源は、ＦＤＤ２６及びＰＳＭ３０の両方に直接与えられる。ＰＳＭ３０は、調整された電源電圧のレベルを表すデジタル値を生成し、生成したデジタル値３２を第１レギュレータ２２に送るように動作可能である。図２の例では、第１レギュレータ（ＤＬＶＲ２２）は、デジタルリニア電圧レギュレータ（ＤＬＶＲ）コントローラである。

ＤＬＶＲ２２は、プロセッサコア１６の外部に配置されるように示されている。このように、ＤＬＶＲ２２は、プロセッサコア１６の電源がオフにされた場合でも、調整された電源電圧を制御及び調整するように動作することができる。別の実施形態では、ＤＬＶＲ２２は、プロセッサコア１６内に配置及び構成されてもよい。両方の実施形態において、ＤＬＶＲ２２はデジタル処理回路を備える。

図２に示した実施形態の一態様では、ＤＬＶＲ２２が、少なくとも１つの制御バス上に少なくとも１つの制御ワードを生成して、電源調整ブロック１４によって生成された電源電圧を調整するために、何れの抵抗素子をオンにするかを指定するように構成されている。説明した実施形態では、ＤＬＶＲ２２は、電源電圧と目標電圧との差に基づいて電源電圧を調整するためにオン又はオフにされる抵抗素子を選択するための第１制御ワードを第１制御バス２４ａ上に生成し、調整された電源電圧がドループ閾値レベル以下に低下したために、第２レギュレータ、すなわちＦＤＤ２６が電荷注入信号２８を生成した場合に、第２制御ワードを第２制御バス２４ｂ上に生成する。次に、電荷選択ロジック１８は、第１論理バス及び第２論理バス上の設定と電荷注入信号の状態とに従って抵抗素子を選択してバイアスする。

図３は、一実施形態による、プロセッサシステム及び電源調整ブロックの更なる詳細を部分的にブロック図で示し、部分的に回路図で示す図である。電源ＶＤＤ１２は、電源電圧を電源調整ブロック１４に供給するように接続されている。電源調整ブロック１４は、並列に接続された複数の選択可能な抵抗素子を含む。説明した実施形態では、各抵抗素子は、ＰチャネルＭＯＳＦＥＴ３８ａ〜３８ｃを備える。３つ以上の抵抗素子が含まれてもよく、簡略化のためにここでは３つしか示されていないことを理解されたい。ＭＯＳＦＥＴ３８ａ〜３８ｃのソース端子を含む入力ノードは、ＶＤＤ１２から電源電圧を受け取るように接続されている。ＭＯＳＦＥＴ３８ａ〜３８ｃのドレイン端子は、調整された電源をプロセッサコア１６の入力ポートに供給するために、電源調整ブロック１４の出力ノードに共通に接続されている。

ＭＯＳＦＥＴ３８ａのゲート端子は、電荷選択ロジック４４からバイアス信号を受け取るように接続されている。同様に、ＭＯＳＦＥＴ３８ｂのゲート端子は、電荷選択ロジック４６からバイアス信号を受け取るように接続されており、ＭＯＳＦＥＴ３８ｂのゲート端子は、電荷選択ロジック４８からバイアス信号を受け取るように接続されている。電荷選択ロジック４４〜４８の各々は、制御ワードすなわち「ctrl[(n-1):0]」、及び、電荷制御ワードすなわち「chg_ctrl[(n-1):0]」からの少なくとも１ビットと、電荷注入信号「charge_inject」と、を受け取る。第１レギュレータは制御ワード及び電荷制御ワードを生成し、第２レギュレータは電荷注入信号を生成する。

図３の実施形態では、ＦＤＤ２６（第２レギュレータ）及びＰＳＭ３０がプロセッサコア１６内に形成されているのに対し、ＤＬＶＲ２２（第１レギュレータ）は、プロセッサコア１６の外部に形成されているが、デジタル処理回路を含む。あるいは、ＤＬＶＲ２２は、プロセッサコア１６内に形成／構成されてもよい。

動作中、ＤＬＶＲ２２は、調整された電源電圧のデジタル表現３２をＰＳＭ３０から受け取り、目標となるドループ閾値及び目標となる調整された電源電圧レベルを例えば電源コントローラ等の外部ソースから受け取るように接続されている。ＤＬＶＲ２２は、ＰＳＭ３０から受け取った調整された電源電圧と、目標となる調整された電源電圧レベルとの差に基づいて、選択された抵抗素子を活性化するための制御信号「ctrl[(n-1):0]」を生成する。この抵抗素子は、記載された実施形態では、電源調整ブロック１４のＭＯＳＦＥＴを備える。また、ＤＬＶＲ２２は、第２コントローラすなわちＦＤＤ２６が、図３に示すように「charge_inject」とラベル付けされた電荷注入信号を生成する場合には常に、電源調整ブロック１４のＭＯＳＦＥＴとして構成された抵抗であって、選択された抵抗を活性化するための電荷制御信号「chg_ctrl[(n-1):0]」を生成する。この動作の一部として、ＤＬＶＲ２２は、目標となるドループ閾値を第２コントローラであるＦＤＤ２６に与えることにより、ＦＤＤ２６は、調整された電源電圧が目標となるドループ閾値に達したときを判別することができる。当業者であれば、電荷選択ブロック４４〜４８の各々の内部ロジックを、設計要件及び使用されるデバイスの種類（例えば、Ｐチャネル又はＮチャネルＭＯＳＦＥＴ）に従って、図４に関連して以下に示すロジックから容易に変更し得るであろう。

図４は、一実施形態による電源調整ブロック及び関連する電荷制御ロジックの更なる詳細を部分的にブロック図で示し、部分的に回路図で示す図である。電源ＶＤＤ１２は、電源調整ブロック１４に供給される。上述したように、電源調整ブロック１４は、複数の選択可能な抵抗素子を含む。図４に示す特定の実施形態では、並列接続された３つのＰチャネルＭＯＳＦＥＴが示されているが、異なる数及び構成の抵抗素子が利用されてもよい。電源は、ＰチャネルＭＯＳＦＥＴのソース端子に供給され、結果として得られる調整された電源電圧は、ＭＯＳＦＥＴのドレイン端子から生成される。電源調整ブロック１４の出力ノードは、調整された電源電圧をプロセッサコア１６に供給するように接続されている。

図４は、電荷選択ロジックの一例を示す。このロジックは、電源調整ブロック１４のＰチャネルＭＯＳＦＥＴを選択的にバイアスして、選択されたＭＯＳＦＥＴを回路動作から接続又は除去し、これにより電源調整ブロック１４の電圧降下を変化させる。理解され得るように、電源調整ブロック１４は、並列に接続された複数のＰチャネルＭＯＳＦＥＴを含む。前述したように、簡単のために３つのＭＯＳＦＥＴのみが示されていることを理解されたい。電荷選択ロジックは、第１の複数のＡＮＤゲート５０と、第２の複数のＡＮＤゲート５２と、第１の複数のＡＮＤゲート５０と第２の複数のＡＮＤゲート５２との間に接続された複数のインバータ５４と、を含む。

ＰチャネルＭＯＳＦＥＴの各ゲート端子は、第１の複数のＡＮＤゲート５０のＡＮＤゲートの出力を受け取るように接続されている。第１の複数のＡＮＤゲート５０の各ＡＮＤゲートは、第１のレギュレータ（図４に示されていない）によって生成された制御ワード「ctrl[(n-1):0]」を受け取るように接続された１つの共通接続入力を含む。この制御ワードは、調整された電源電圧を目標となる調整された電源電圧まで駆動するように当該調整された電源電圧を調整するために、どの選択可能なＭＯＳＦＥＴをオンにするかを指定する。第１の複数のＡＮＤゲート５０の各ＡＮＤゲートの第２入力は、複数のインバータ５４のインバータの出力を受け取るように接続されている。複数のインバータ５４のインバータの各入力は、第２の複数のＡＮＤゲート５２のＡＮＤゲートの出力を受け取るように接続されている。

第２の複数のＡＮＤゲート５２の各々は、第１レギュレータによって生成された電荷制御ワード「chg_ctrl[(n-1):0]」を受け取るように接続された共通接続入力を有する。この電荷制御ワードは、第２レギュレータ、すなわちＦＤＤ２２によって「chg_inject」信号がアサートされた場合に何れのＡＮＤゲート（従って、何れの選択可能な抵抗素子）をオンにするかを指定する。第２の複数のＡＮＤゲート５２の各々の第２入力は、第２レギュレータＦＤＤ２２によってアサートされた電荷注入信号「chg_inject」を受け取るように共通に接続されている。図４の検討からも多く見られるように、電源調整ブロックのＭＯＳＦＥＴ毎に、第１の複数のＡＮＤゲートのうち１つのＡＮＤゲートと、１つのインバータと、第２の複数のＡＮＤゲートのうち１つのＡＮＤゲートと、が設けられている。

動作中、ＡＮＤゲートとインバータとの組み合わせは、その出力が反転するためにＮＡＮＤゲートとして動作する。あるいは、ＮＡＮＤゲートを、インバータとＡＮＤゲートとの組み合わせの代わりに使用してもよい。より具体的には、Ｐチャネルトランジスタは、そのゲート上に低電圧を印加するとアクティブになる。その結果、複数のインバータ５４のうち対応するインバータによって各ＡＮＤゲート５２の出力が反転している間、閾値電圧を超える負のゲート・ソース電圧が生じる。従って、電源調整ブロック１４の任意の所定のＰチャネルＭＯＳＦＥＴについて、ＭＯＳＦＥＴは、制御ワードがＭＯＳＦＥＴを選択している場合、又は、電荷制御ワードがＭＯＳＦＥＴを選択し、且つ、電荷注入信号がアサートされる場合に抵抗素子として動作する。

図５は、一実施形態による、複数のプロセッサコアへの電源電圧を調整するためのシステムのブロック図である。電源ＶＤＤ１２は、複数の電源調整ブロック１４Ａ〜１４Ｃに接続されている。電源調整ブロック１４Ａ〜１４Ｃの各々は、調整された電源電圧をプロセッサコア１６Ａ〜１６Ｃに供給するように接続されている。プロセッサコア１６Ａ〜１６Ｃの各々は、ＰＳＭ３０Ａ〜３０Ｃと、ＦＤＤ２６Ａ〜２６Ｃと、ＤＬＶＲ２２Ａ〜２２Ｃと、を含む。プロセッサコア内に示した各ブロックは、上述したように構成され、動作する。しかしながら、１つの例外は、本実施形態において、ＤＬＶＲ２２Ａ〜２２Ｃの各々がプロセッサコア１６Ａ〜１６Ｃ内に形成されていることである。

本発明の代替の実施形態では、電源調整ブロック６０は、電源調整ブロック１４に加えて、又は、その代わりに使用されてもよい。電源調整ブロック６０は、ヘッダ回路ではなくフッタ回路であることが理解され得る。このフッタ回路は、電源調整ブロックが、プロセッサコアと電源との間に接続されているのではなく、プロセッサコアとグランドとの間に接続されていることを意味する。電源調整ブロック６０が含まれている実施形態では、特定のディスクリートロジックが所望の動作をサポートするように変更され、当業者は、設計においてかかる変更を容易に行うことができる。第１レギュレータ及び第２レギュレータに関して前述した態様は同じままである。従って、例えば、ＦＤＤ２６Ａ〜２６Ｃによって生成された電荷注入信号は、電源調整ブロック６０内の抵抗素子を活性化又は選択するように機能する。１つの電源調整ブロック６０のみが破線で示されているが、複数の電源調整ブロック６０が図５の実施形態に含まれ得ることを理解されたい。

当業者であれば、電源調整ブロック６０のロジックが、本明細書で説明する電源調整ブロック１４のロジックと異なる場合があることを容易に理解することができる。ヘッダ回路を含む電源調整ブロック１４と同様に、第２レギュレータ、すなわちＦＤＤ２６Ａ〜２６Ｃは、電荷注入信号を生成する。この信号は、電源調整ブロック１４Ａ〜１４Ｃの電圧降下を調整することにより、プロセッサコア１６Ａ〜１６Ｃに供給される電圧を調整するように、選択された抵抗素子を活性化させる。

図６は、本発明の一実施形態による、ドループを補償するレギュレータシステムの更なる詳細を部分的にブロック図で示し、部分的に回路図で示す図である。電源ＶＤＤ１２は、電源調整ブロック１４に接続されており、このブロックは、調整された電源電圧をプロセッサコア１６に供給する。調整された電源電圧の大きさは、制御ワード、電荷制御ワード及びＦＤＤ２６によって生成された電荷注入信号の値とに基づいている。これらの全ては、他の図に関連して先に説明した通りである。記載された実施形態に見られるように、ＰＳＭ３０と、ＤＬＶＲ２２（第１レギュレータ）と、ＦＤＤ２６（第２レギュレータ）とは、図６の実施形態のプロセッサコアブロック１６内に全て形成されている。

他の図面に関連して説明したように、調整された電源電圧がＰＳＭ３０に供給され、このＰＳＭは、調整された電源電圧の大きさのデジタル表現をＤＬＶＲ２２に供給する。調整された電源電圧もＦＤＤ２６に供給される。更に、ＤＬＶＲ２２は、target ADJ VDDと示された、目標となる調整された電源電圧と、ドループ閾値レベルと、を外部ソースから受け取るように接続されている。外部ソースは、一実施形態では電源管理ブロックであってもよい。ＤＬＶＲ２２は、ドループ閾値レベルをＦＤＤ２２に供給する。また、ＤＬＶＲ２２は、制御ワード「ctrl[(n-1):0]」及び電荷制御ワード「chg_ctrl[(n-1):0]」を電源調整ブロック１４に供給する。

ＦＤＤ２２は、ドループ閾値レベルをＤＬＶＲ２２から受け取るように接続され、受け取ったドループ閾値レベルに対応する大きさのアナログ信号をコンパレータ６４のプラス（＋）入力に供給するように構成されたデジタル／アナログ変換器（digital-to-analog converter；ＤＡＣ）を含む。記載された実施形態では、ＤＡＣ６２は、シグマデルタ変換器である。コンパレータ６４のマイナス（−）は、電源調整ブロック１４によって生成された、調整された電源電圧を受け取るように接続されている。コンパレータ６４は、調整された電源電圧がアナログのドループ閾値レベル又は電圧を下回る場合には常に電源調整ブロックを起動する電荷注入信号を生成する。他の図に関連して前述したように、電荷選択ブロックは、ＮＡＮＤ論理回路を利用して、電荷注入信号が論理１の場合に電荷注入をトリガする（より具体的には、選択されたＭＯＳＦＥＴの電源電圧調整をトリガする）ことに留意されたい。論理０は、ドループ閾値が、調整された電源電圧よりも低い場合にのみ生成される。図６に記載された実施形態では、プロセッサコアブロック１６内に形成された第１レギュレータ（ＤＬＶＲ２２）が含まれることに留意されたい。代替の実施形態では、第１レギュレータ、すなわちＤＬＶＲ２２は、プロセッサコア１６の外部に形成されてもよい。

図６に示した実施形態に関して留意すべき一態様は、ＦＤＤ２２が、調整された電源電圧とドループ閾値とのアナログ比較を実行することによって、その処理を非常に迅速に実行することである。従って、電荷注入信号を、ほぼ即時に生成し、データを取得するために多数のクロックサイクルを必要とするプロセッサベースのデジタルロジックと比較して、非常に速く生成することができる。このように、ＦＤＤ２２を含む第２制御ループは、調整された電源電圧がドループ閾値レベルを下回る場合に、常に、調整された電源電圧を直ちに修正又は調整する高速動作制御ループである。これに対して、第１レギュレータ（ＤＬＶＲ２２）を含む第１調整ループは、調整された電源電圧を、目標となる調整された電源電圧値と比較する、より低速動作のループである。ＦＤＤ２２を有する高速動作の第２制御ループを利用することによって、より簡単で低速の第１調整ループを利用して、ＩＣ用スペース及び関連する電力消費を削減することができる。更に、第２制御ループの判定の実行がアナログ（リアルタイム）で行われるので、第１制御ループをより低い速度でクロック動作させ、これによって電力を節約することができる。

図７、図８及び図９は、本発明の様々な実施形態による方法を示すフローチャートである。図７を参照すると、方法は、電源調整ブロック内の少なくとも１つの選択可能な抵抗素子を選択するために第１制御ワードを生成するステップ（７２）を含む。この制御ワードは、既に「ctrl[(n-1):0]」として参照されており、第１レギュレータ又はＤＬＶＲ２２によって生成されたものとして示されていた。その後、方法は、第１設定値に基づいて、調整された電源電圧を調整するために第１制御信号を生成するステップ（７４）を含む。本発明の一実施形態では、第１設定値は、目標電源電圧レベルを含む。

また、方法は、受け取った電源電圧と、受け取った制御信号とに基づいて、調整された電源電圧を生成するステップ（７６）を含む。このステップは、電源調整ブロックがヘッダ又はフッタ回路を備える構成を含む、前の図に示した何れかの構成の電源調整ブロックによって実行される。さらに、方法は、第１レギュレータが、記載された実施形態において、少なくとも１つの選択可能な抵抗素子を選択して電荷注入を行うために、第２制御ワードを生成すること（７８）を含む。この第２制御ワードは、「chg_ctrl[(n-1):0]」として既に参照されている。

方法は、第２レギュレータ（例えば、ＦＤＤ２２）が、ドループ閾値レベルを含む第２設定値をアナログ電圧に変換するステップ（８０）と、アナログ電圧を、調整された電源電圧と比較するステップ（８２）と、を含む。最後に、方法は、アナログ電圧と、調整された電源電圧との比較に基づいて、電荷を注入する（調整された電源電圧を上昇させてドループ閾値レベルを上回るように電圧を調整する）ための第２制御信号を生成するステップ（８４）を含む。記載された実施形態では、ＦＤＤ２２は、本明細書の他の箇所に記載されているように、このステップを実行する。第２制御信号は、前述した説明において「chg_inject」として参照された信号である。電荷を注入することへの言及は、本質的に、調整された電源電圧を調整又は安定化するための抵抗素子を選択することを含むことにも留意すべきである。

次に、図８を参照すると、方法は、第１レギュレータブロックにて、目標電源電圧レベル及びドループ閾値レベルを受け取るステップ（９０）を含む。一実施形態では、目標電源電圧レベル及びドループ閾値レベルは、電源管理ブロックから受け取られる。電源管理ブロックは、例えば、システム全体又は集積回路用の電源管理ブロックであってもよく、記載された実施形態の回路の外部にあってもよい。また、方法は、第２レギュレータブロックにて、第１レギュレータブロック及び電源管理ブロックのうち一方からドループ閾値レベルを受け取り、ドループ閾値レベルをアナログ信号に変換するステップ（９２）を含む。

その後、方法は、第１レギュレータにおいて、目標電源電圧レベルと、実際の電源電圧レベルのデジタル表現とのデジタル比較に基づいて、電源電圧を調整するための第１制御信号を生成するステップ（９４）を含む。また、方法は、第２レギュレータにおいて、電荷を注入するために、又は、ドループ閾値レベルと、実際の電源電圧レベルに対応するアナログ電圧とのアナログ比較に基づいて、調整された電源電圧を調整するために、第２制御信号を生成するステップ（９６）を含む。最後に、方法は、電源調整ブロックにおいて、第１制御信号及び第２制御信号の少なくとも一方に基づいて、選択可能な抵抗素子を活性化又は選択して、調整された電源電圧レベルを生成するステップ（９８）を含む。

次に、図９を参照すると、方法は、目標電源電圧の指標（indication）を受け取るステップ（１００）と、第１帯域幅を有する第１調整ループを用いて、目標電源電圧に等しくなるように、調整された電源電圧を調整するステップ（１０２）と、を含む。また、方法は、ドループ閾値レベルを受け取るステップ（１０４）と、第１帯域幅とは異なる第２帯域幅を有する第２調整ループを用いて、ドループ閾値レベルに従って、調整された電源電圧を調整するステップ（１０６）と、を含む。最後に、方法は、調整された電源電圧を用いて、少なくとも１つのプロセッサコアに電力を供給するステップ（１０８）を含む。

図１０は、一実施形態による、低損失レギュレータ制御システムを備えたプロセッサシステムの機能ブロック図である。図１０を参照すると、プロセッサシステム１５０は、「Ｎ」個のプロセッサタイル１５４ａ〜１５４ｃと通信するように接続された低損失コントローラ１５２を含む。一実施形態では、プロセッサシステムは、９６以上のプロセッサタイル（Ｎ＝９６）を含んでもよい。１５４ａで示すプロセッサタイル１は、電源調整ブロック（supply adjustment block；ＳＡＢ）１５６と、プロセッサコア１５８と、電荷選択ブロック１６０と、高速動作ドループ検出器（ＦＤＤ）１６６と、電源モニタ（ＰＳＭ）１７０と、を含む。これらのデバイス及び回路は、先に図１及びそれ以降の図面に記載されたものと同様である。コントローラ１５２は、「Ｎ」個のプロセッサタイル１５４ａ〜１５４ｃの各々から電圧レベル指標を受け取り、プロセッサタイル１５４ａ〜１５４ｃの各ＦＤＤにドループ閾値レベルを供給し、プロセッサタイル１５４ａ〜１５４ｃの各々の電源調整ブロック１５６によって生成された電源を調整するために電荷選択信号を生成するように接続されている。プロセッサタイル１５４ａ〜１５４ｃに供給される電荷選択信号は、一実施形態では、目標電圧と、「Ｎ」個のプロセッサタイル１５４ａ〜１５４ｃの各々からの電圧レベル指標の平均と、に基づいている。電荷選択信号を生成するために、受け取った電圧レベル指標に対して代替の数学的関数を実行してもよい。

プロセッサシステム１５０は、コントローラ１５２と、複数のプロセッサタイル１５４ａ〜１５４ｃと、を含む。これらのプロセッサタイルの各々は、外部電圧ソース（例えば、電圧レール）から電源ＶＤＤを受け取るように接続された入力ポートを有する。プロセッサタイル１５４ａ〜１５４ｃの各々の入力ポートは、受け取った電源電圧を電源調整ブロック（ＳＡＢ）１５６に供給する。電源調整ブロック１５６は、調整された電源電圧をプロセッサコア１５８に供給するように接続されている。電荷選択ブロック１６０は、電源調整ブロック１５６に供給される制御信号１６２を生成する。コントローラ１５２は、電荷選択ブロック１６０に対する制御信号１６４を生成する低損失コントローラを備える。また、ＦＤＤ１６６と名付けられた高速ドループ検出器（ＦＤＤ）を含む第２レギュレータは、電荷選択ブロック１８に対する制御信号１６８を生成する。

ＦＤＤ１６６は、ＤＬＶＲ２２からのドループ閾値レベル１７４と同様に、電源調整ブロック１５６によって生成された、調整された電源電圧を受け取るように接続されている。また、電源モニタ（ＰＳＭ）１７０は、電源調整ブロック１５６によって生成された、調整された電源電圧を受け取るように接続されている。他の通信及び信号の中で、電源モニタ（ＰＳＭ）１７０は、調整された電源電圧のデジタル表現１７２をコントローラ１５２に供給する。

コントローラ１５２は、調整された電源電圧のデジタル表現１７２をＰＳＭ１７０から受け取るだけでなく、目標電圧及びドループ閾値レベルを外部ソースから受け取る。例えば、外部ソースは、集積回路用の電源制御ブロック若しくはモジュール、又は、オペレーティングシステムによって値が設定されるレジスタを備えてもよい。目標電圧及びドループ閾値電圧の両方が、デジタル値として受け取られる。従って、コントローラ１５２は、電源調整ブロック１５６によって生成された、調整された電源電圧を、制御信号１６４を介して調整された電源電圧と目標電圧との比較に基づいて、電荷選択ブロック１６０を介して調整する。

さらに、前述したように、コントローラ１５２は、ドループ閾値レベル１７４をＦＤＤ１６６に供給する。調整された電源電圧がドループ閾値レベルに達するか、ドループ閾値レベルを下回った場合に、ＦＤＤ１６６は、電荷選択ブロック１６０に対する制御信号として電荷注入信号１６８を生成する。次に、電荷選択ブロック１６０は、調整された電源電圧を調整するためにヘッダ回路内のトランジスタの導電率を個々のトランジスタのオンオフを切り替えてトランジスタの導電率を変化させることによって当該電圧を調整することの一部として電荷を注入するために、より具体的には、プロセッサコア１５８に供給される調整された電源電圧の大きさを増加させるために、電源調整ブロック１５６に対する制御信号１６２を生成する。

一般に、上述したシステムは、一実施形態において、デジタルリニア電圧レギュレータ（ＤＬＶＲ）制御システムを備える。この制御システムは、調整された電源電圧を調整し、ドループレベルが閾値を下回った場合に電荷を生じさせるための複数の制御信号を発生する第１レギュレータ及び第２レギュレータを含む。プロセッサコア１５８等のプロセッサコアは、調整された電源電圧と、検出されたドループ状態に応じた電荷と、を受け取るための供給ポートを含む。ＤＬＶＲ制御システムは、供給ポートで受け取った、調整された電源電圧を監視してドループレベルを推定するように接続されている。

動作の際、第１レギュレータ、すなわちコントローラ１５２は、第１帯域幅を有する第１調整ループを用いて、電源電圧を、目標電源電圧に等しくなるように調整する。記載された実施形態では、第１調整ループは、１ＭＨｚの周波数で動作する。第１レギュレータは、目標となる調整された電源電圧を外部ソースから受け取るだけでなく、ドループレベル閾値も受け取る。また、第１レギュレータは、調整された電源電圧のデジタル表現１７２をＰＳＭ１７０から受け取る。従って、レギュレータ１５２は、目標電圧と、各プロセッサタイルの各ＰＳＭから受け取った、調整された電源電圧の平均と、の差に応じて、電源調整ブロック１５６の設定を調整して、各プロセッサタイルの電源調整ブロック１５６によって生成された電圧を調整するための制御信号１６４を生成する。

第２レギュレータ、すなわち、記載された実施形態のＦＤＤ１６６は、第１帯域幅とは異なる第２帯域幅を有する第２調整ループを用いて、調整された電源電圧を調整する。より具体的には、第２レギュレータは、調整された電源電圧を、受け取ったドループ閾値１７４と比較し、調整された電源電圧がドループ閾値レベルを上回るように当該調整された電源電圧を速やかに調整するための電荷注入信号１６８を生成する。

第２調整ループは、第１調整ループに対して高速に動作するループである。第２調整ループは、（クロックベースのデジタル論理回路を利用する）デジタル制御ループであり、従ってクロックサイクルに基づいて動作する。第２調整ループは、発生時に、ドループ閾値に達するドループを検出するように構成されている。一実施形態では、第２レギュレータは、ドループ検出及び電圧調整を実行するアナログ回路を実装している。従って、この第２調整ループを有するシステムを実装することによって、電源調整ブロック１５６用の論理回路は、従来技術のシステムに関して説明したように複雑にする必要もないし、高周波数で動作する必要もなく、これによって消費電力及びＩＣ用スペースを低減することができる。

第１調整ループに対して発生する処理がデジタル領域にあるため、消費電力及びシリコンフットプリントサイズが更に低減し、設計及び動作に柔軟性をもたらすことができる。プロセッサタイル１５４ａに関して説明した動作は、残りのプロセッサタイル１５４ｂ〜１５４ｃの各々の動作と同様である。一実施形態では、９６個のタイルが存在する。従って、コントローラ１５２は、９６個のプロセッサタイルの各々から受け取った、調整された電源レベルを平均し、その平均を目標電圧と比較して、９６個のプロセッサタイルの各々に対して電荷制御信号１６４を設定する。

図１１は、一実施形態による、グループ化されたプロセッサタイルを有する低損失レギュレータ制御システムを備えたプロセッサシステムの機能ブロック図である。図１１を参照すると、レギュレータ制御システム１８０は、多数のプロセッサタイルと通信するように接続されたコントローラ１５２を含む。プロセッサタイルは、第１グループのタイルと第２グループのタイルとに配置されている。通常オンのタイルのグループ（mostly on group；ＭＯＮ）１８２は、ａ〜ｍの各タイルに１８６ａ〜１８６ｃで示すプロセッサタイルを含む。タイルの粗粒度パワーゲーティング（coarse grain power gated；ＣＧＰＧ）領域グループ１８４は、ｎ〜ｚの各タイルに１８８ａ〜１８８ｃで示すプロセッサタイルを含む。

タイルの第１グループ１８２及び第２グループ１８４の各々は、多数のタイルを有することができる。理解され得るように、３つライン又は通信バスが各プロセッサタイルとコントローラ１５２との間に示されている。これらの３つのラインは、図１０では１６４，１７２，１７４として示されている。第１グループ１８２及び第２グループ１８４の各々の内部の各タイルの動作は、図１０に関して説明したものと概ね同様である。ただし、第２グループ１８４のタイルは、エネルギーを節約するためにパワーダウンされ得るプロセッサタイルであるが、第１グループ１８２のタイルは、通常、システム全体がパワーダウンしていない限り、常時又は殆どオンのままであるタイルであるという点を除く。従って、タイルのこうした動作については、図１１に関してここでは繰り返さない。しかしながら、図１１の実施形態の一態様では、第２グループ１８４のタイルの調整された電源レベルは、第２グループ１８４のタイルがパワーダウンされているか、遷移状態（パワーアップ又はダウン）にある場合には、調整された電源レベルの平均を計算するときにコントローラ１５２によって含まれない。

図１２は、ＭＯＮの電圧レールとＣＧＰＧ領域の電圧レールとの間の電源レール接続を示すプロセッサシステムの機能ブロック図である。理解され得るように、ＭＯＮ領域１８２及び２つのＣＧＰＧ領域１８４ａ〜１８４ｂが示されている。ＣＧＰＧ領域１８４ａ〜１８４ｂは、単一のＣＧＰＧ領域又は複数のＣＧＰＧ領域を備えてもよい。ＭＯＮ領域１８２は、２つの電圧レール、すなわちＶＤＤ ＭＯＮ１９０ａ〜１９０ｂによって電源供給され、ＣＧＰＧ領域１８４ａは、電圧レールＶＤＤ ＣＧＰＧ１９２ａによって電源供給され、ＣＧＰＧ領域１８４ｂは、電圧レールＶＤＤ ＣＧＰＧ１９２ｂによって電源供給される。第３ＣＧＰＧ電圧レールＶＤＤ ＣＧＰＧ１９２ｃは、１つ以上の追加レールを表すために示されている。ＶＤＤ ＣＧＰＧ１９２ａは、ＶＤＤ ＭＯＮ１９０ａと同様に、１９４ａで示される複数の電源ゲートに接続されている。ＶＤＤ ＣＧＰＧ１９２ｂは、ＶＤＤ ＭＯＮ１９０ｂと同様に、１９４ｂで示される複数の電源ゲートに接続されている。ＶＤＤ ＣＧＰＧ１９２ｃは、図に示すように、ＶＤＤ ＭＯＮ１９０ａ，１９０ｂと同様に、概して１９４ｃで示される複数の電源ゲートに接続されている。

動作中、１９４ａ〜１９４ｃで示す電源ゲートは、ＣＧＰＧ領域１８４ａ〜１８４ｂに電力が供給され動作しているときには常に、図１２に示すように電圧レールＶＤＤ ＭＯＮ１９０ａ〜１９０ｂと電圧レールＶＤＤ ＣＧＰＧ１９２ａ〜１９２ｃとの間の接続を確立するために、閉じられている。逆に、１９４ａ〜１９４ｃで示す電源ゲートは、ＣＧＰＧ領域１８４ａ〜１８４ｂがパワーアップされず動作していないときには常に、電圧レールＶＤＤ ＭＯＮ１９０ａ〜１９０ｂ及び電圧レールＶＤＤ ＣＧＰＧ１９４ａ〜１９４ｃを遮断するために、開いている。ＣＧＰＧ領域１８４ａ〜１８４ｂが動作しているときには常に電圧レールをこのように接続することによって、電圧レールの電圧レベルが等しくなる。

図１３は、複数のプロセッサタイルを有するマルチコアプロセッサにおける電源電圧の調整方法を示すフローチャートである。この方法は、目標電源電圧及び制御信号に基づいて、調整された電源電圧を生成すること（２００）を含む。図１及び図１０に関して説明したように、例えば、電源ＶＤＤが電源調整ブロックに供給される。次に、電源調整ブロックは、電源電圧を調整して、コントローラ又はレギュレータによって生成された制御信号に基づいて、調整された電源を生成する。方法は、第１レギュレータにて、目標電源電圧指標及び複数の電源電圧レベル指標を受け取ること（２０２）を更に含む。複数の電源電圧レベル指標は、対応する複数のプロセッサタイルから受け取られる。各プロセッサタイルは、受け取られた調整された電圧源を（電圧として）生成し、受け取られた調整された電圧のデジタル表現を生成して、第１レギュレータに送る回路（例えば、電源モニタ）を含む。

方法は、第１レギュレータが、複数の電源電圧レベル指標の平均を計算すること（２０４）と、目標電源電圧指標と電源電圧レベル指標の平均との差に基づいて、電源調整ブロックに対する制御信号を生成すること（２０６）と、を更に含む。

第１レギュレータは、構成可能なデジタル比例積分微分（proportional-integral-derivative；ＰＩＤ）タイプのレギュレータ又はコントローラである。このレギュレータ又はコントローラは、例えば１ＭＨｚの速度で低速フィードバックループを動作させ、調整された電源レベルを全体的に（全てのプロセッサタイルについて）調整する。これに対して、プロセッサタイルは、ドループに対して迅速に応答するように構成された高速動作のローカルレギュレータを含む。従って、方法は、第２レギュレータにおいて、調整された電源電圧をドループ閾値と比較すること（２０８）を含む。比較ステップ２０８に応じて、方法は、調整された電源電圧がドループ閾値を下回った場合に電荷注入信号を生成すること（２１０）と、マルチコアプロセッサのうち少なくとも１つのプロセッサコアに対して、電荷注入信号に基づいて電荷を注入すること（２１２）と、を更に含む。

図１４は、複数のグループのプロセッサタイルを有するマルチコアプロセッサにおける電源電圧の調整方法を示すフローチャートである。方法は、第１レギュレータにおいて、目標電源電圧と複数の電源電圧レベル指標の平均とに基づいて、制御信号を生成すること（２２０）から始まる。方法は、制御信号に基づいて電源電圧を調整すること（２２２）を更に含む。図１３に関して説明したように、この調整は、全てのプロセッサタイルについて全体的なレベルで行われる。

方法は、ローカルレベルの第２レギュレータにて、ドループ閾値レベルをデジタル形式で受け取り、アナログのドループ閾値電圧に変換すること（２２４）を含む。方法は、第２レギュレータにおいて、アナログコンパレータを用いて、調整された電源電圧をドループ閾値と比較すること（２２６）と、必要であれば、調整された電源電圧がドループ閾値を下回った場合に電荷注入信号を生成して電荷を注入すること（２２８）と、を更に含む。

図１４の実施形態の一態様は、方法が、粗粒度パワーゲーティング（ＣＧＰＧ）領域がパワーアップされている場合に、通常オン（ＭＯＮ）の領域のプロセッサタイルの電源電圧レールを粗粒度パワーゲーティング領域の電圧レールに接続して、両方の電源電圧レールを等しくすること（２３０）を含む。また、方法は、通常オンの調整された領域内の第２の複数のプロセッサタイルへの電力を維持しながら、粗粒度パワーゲーティング領域のプロセッサタイルをパワーダウンし、ＣＧＰＧ領域とＭＯＮ領域との接続済みの電源電圧レールを遮断すること（２３２）を含む。

このように、受け取った電源電圧を調整するために、スケーラブルな抵抗素子選択論理回路を用いて動作し、複数のプロセッサコアが、共通電源に基づいて異なる調整電圧を有することを可能にする、電源レギュレータシステムを備えるプロセッサシステムについて説明してきた。レギュレータシステムは、調整のためにデジタル論理回路を利用し、それによってＩＣ用スペース及び消費電力を節約する。更に、実施形態がデュアルレギュレータの態様であるために、実質的により小さく、より複雑ではなく、従来技術の複雑な設計よりも実質的に低い周波数で動作し得る、関連するヘッダ／フッタ電源調整ブロックを実装することができる。また、レギュレータシステムは、低電圧ＣＭＯＳ製造プロセスを用いて製造された場合には、電流及び電力の消費量を最小にしつつ、ヘッダ又はフッタ回路内の抵抗素子のアサートをサポートするために、確実に動作する。電源を除く全てのコンポーネントは、利用可能な低電圧ＣＭＯＳ製造プロセスを用いて単一の集積回路上に安価に実装することができる。

上記のように開示された発明は、例示的なものであって限定的なものではなく、添付の特許請求の範囲は、特許請求の範囲の真の範囲に含まれる全ての変更、拡張及び他の実施形態を対象とすることが意図される。例えば、レギュレータシステムは、電源調整を補償するために、任意の数Ｎ（ここでは、Ｎは２以上の整数）の異なる利得／減衰レベルに対して上述した原理に従って構築することができる。レギュレータシステムの代替形態は、サポートされる電源レベルに応じて変化する調整レベルを定めるためのインピーダンスを有することができ、単一の集積回路ダイ上の異なる論理回路であるが関連する手法を利用して製造される抵抗素子を用いて実装することができる。

従って、法律で許容される最大限の範囲まで、本発明の範囲は、以下の特許請求の範囲及びその均等物の最も広い許容可能な解釈によって決定されるべきであり、前述した詳細な説明によって制限又は限定されない。

Claims (15)

1. 複数のプロセッサタイル（１５４ａ，１５４ｂ，１５４ｃ）であって、各々が、
   外部電圧ソースから電源電圧を受け取るように構成された電源調整回路（１５６）であって、前記電源電圧と第１制御信号とに基づいて、調整された電源電圧を調整するための複数の選択可能な抵抗素子を備える、電源調整回路（１５６）と、
   前記調整された電源電圧のドループレベルがドループ閾値を下回った場合に、検出されたドループに基づいて電荷注入信号（１６８）を生成する出力を有する第１レギュレータ（１６６）と、
   前記第１レギュレータの出力に接続された入力を有し、前記電荷注入信号がアサートされている場合に、対応するプロセッサコア（１５８）に電荷を注入するように構成された電荷選択ロジック回路（１６０）であって、前記電源調整回路（１５６）に接続されている、電荷選択ロジック回路（１６０）と、を含み、
   前記電源調整回路（１５６）は、前記対応するプロセッサタイル（１５８）と、前記外部電圧ソース及び回路のコモン又はグランドの少なくとも一方と、の間に接続されている、複数のプロセッサタイル（１５４ａ，１５４ｂ，１５４ｃ）と、
   前記複数のプロセッサタイル（１５４ａ，１５４ｂ，１５４ｃ）から目標電源電圧指標及び複数の電圧レベル指標を受け取る入力を有する第２レギュレータ（１５２）であって、前記目標電源電圧指標と前記複数の電圧レベル指標の平均とに基づいて第２制御信号を生成するように構成されており、前記電荷選択ロジック回路（１６０）は、前記第２制御信号に基づいて前記第１制御信号を生成する、第２レギュレータ（１５２）と、を備える、
   プロセッサシステム（１５０）。
2. 通常オン（ＭＯＮ）の調整された領域内のプロセッサタイルの第１グループ（１８２）と、粗粒度パワーゲーティング（ＣＧＰＧ）領域内のプロセッサタイルの第２グループ（１８４）と、を更に備える、請求項１のプロセッサシステム（１５０）。
3. 前記ＭＯＮ領域の電源電圧レールと、前記ＣＧＰＧ領域の電源電圧レールと、を選択的に接続するように構成された複数の電源ゲート（１９４ａ，１９４ｂ，１９４ｃ）を更に備える、請求項２のプロセッサシステム（１５０）。
4. 前記ＭＯＮ（１８２）領域の電源電圧レール及び前記ＣＧＰＧ（１８４）領域の電源電圧レールは、前記ＭＯＮ（１８２）領域及び前記ＣＧＰＧ（１８４）領域がパワーアップされた場合に電源電圧レールを等しくするために接続され、
   前記ＭＯＮ（１８２）領域の電源電圧レール及び前記ＣＧＰＧ（１８４）領域の電源電圧レールは、前記ＭＯＮ領域（１８２）がパワーアップされ、前記ＣＧＰＧ領域（１８４）がパワーダウンされた場合に遮断される、請求項３のプロセッサシステム（１５０）。
5. 前記第２レギュレータ（１５２）は、前記複数の電圧レベル指標の平均を計算し、前記ＣＧＰＧ領域（１８４）がパワーダウンされた場合には、前記複数の電圧レベル指標の平均を計算するときに前記ＣＧＰＧ領域（１８４）のプロセッサタイルからの電圧レベル指標を除外する、請求項２のプロセッサシステム（１５０）。
6. 前記第２レギュレータ（１５２）は、構成可能なデジタル比例積分微分コントローラを備え、前記第１レギュレータ（１６６）は、高速ドループ検出器を備える、請求項１のプロセッサシステム（１５０）。
7. 目標電圧と、複数のプロセッサタイル（１５４ａ，１５４ｂ，１５４ｃ）から受け取った複数の電圧レベル指標の平均との比較に基づいて、調整された電源電圧を調整するための複数の制御信号を生成する第１レギュレータ（１５２）を有する第１調整ループと、
   対応する調整された電源電圧レベルがドループ閾値を下回った場合に電荷を注入する第２レギュレータ（１６６）を有する、前記複数のプロセッサタイル（１５４ａ，１５４ｂ，１５４ｃ）の各々の第２調整ループと、を備える、
   デジタルリニア電圧レギュレータ（ＤＬＶＲ）制御システム。
8. 前記複数の制御信号に基づいて、少なくとも１つのプロセッサコア（１５８）への調整された電源電圧を選択的に生成するように構成された電源調整回路（１５６）を更に備える、請求項７のＤＬＶＲ制御システム。
9. 通常オンの調整された領域（１８２）内のプロセッサタイルの第１グループと、粗粒度パワーゲーティング（ＣＧＰＧ）領域（１８４）内のプロセッサタイルの第２グループと、を更に備える、請求項７のＤＬＶＲ制御システム。
10. 前記ＭＯＮ（１８２）領域の電源電圧レールと、前記ＣＧＰＧ（１８４）領域の電源電圧レールと、を選択的に接続するように構成された複数の電源ゲート（１９４ａ，１９４ｂ，１９４ｃ）を更に備える、請求項９のＤＬＶＲ制御システム。
11. 前記ＭＯＮ（１８２）領域の電源電圧レール及び前記ＣＧＰＧ（１８４）領域の電源電圧レールは、前記ＭＯＮ（１８２）領域及び前記ＣＧＰＧ（１８４）領域がパワーアップされた場合に電源電圧レールを等しくするために接続され、
    前記ＭＯＮ（１８２）領域の電源電圧レール及び前記ＣＧＰＧ（１８４）領域の電源電圧レールは、前記ＭＯＮ領域（１８６）のプロセッサタイルがパワーアップされ、前記ＣＧＰＧ領域（１８８）のプロセッサタイルがパワーダウンされた場合に遮断される、請求項１０のＤＬＶＲ制御システム。
12. 複数のプロセッサタイル（１５４ａ，１５４ｂ，１５４ｃ）を備えるマルチコアプロセッサ（１５０）への電源電圧の供給方法であって、
    各プロセッサタイルにおいて各々の電源電圧及びドループ閾値を受け取り、前記電源電圧及び前記ドループ閾値の比較に基づいて、調整された電源電圧を生成することと、
    第１レギュレータ（１５２）にて、目標電源電圧指標及び複数の電源電圧レベル指標を受け取ること（２０２）と、
    前記複数の電源電圧レベル指標の平均を計算すること（２０４）と、
    前記目標電源電圧指標と、前記複数の電源電圧レベル指標の平均と、の差に基づいて、電源調整ブロック（１５６）に対する制御信号を生成すること（２０６）と、
    前記制御信号に応じて、前記調整された電源電圧を調整することと、を含む、
    方法。
13. 第２レギュレータ（１６６）にて、前記調整された電源電圧をドループ閾値と比較すること（２０８）と、
    前記比較することに基づいて、前記調整された電源電圧が前記ドループ閾値を下回った場合に電荷注入信号を生成すること（２１０）と、
    前記電荷注入信号に基づいて、前記マルチコアプロセッサのうち少なくとも１つのプロセッサコア（１５８）に電荷を注入すること（２１２）と、を更に含む、請求項１２の方法。
14. 通常オン（ＭＯＮ）の調整された領域（１８２）内の第２の複数のプロセッサタイル（１８８ａ，１８８ｂ，１８８ｃ）への電力を維持しながら、粗粒度パワーゲーティング（ＣＧＰＧ）領域（１８４）内の第１の複数のプロセッサタイル（１８６ａ，１８６ｂ，１８６ｃ）をパワーダウンすることを更に含む、請求項１２の方法。
15. 前記ＭＯＮ（１８２）領域及び前記ＣＧＰＧ（１８４）領域がパワーアップされた場合に、前記ＭＯＮ（１８２）領域の電源電圧レールと、前記ＣＧＰＧ（１８４）領域の電源電圧レールとを、電源電圧レールを等しくするために接続することと、
    前記ＭＯＮ領域（１８２）がパワーアップされ、前記ＣＧＰＧ領域（１８４）がパワーダウンされた場合に、前記ＭＯＮ（１８２）領域の電源電圧レールと、前記ＣＧＰＧ（１８４）領域の電源電圧レールとを遮断することと、を更に含む、請求項１４の方法。

Images