JP6814205B2 - プロセッサタイルのドループ検出及び制御 - Google Patents
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Claims (15)
- 複数のプロセッサタイル(154a,154b,154c)であって、各々が、
外部電圧ソースから電源電圧を受け取るように構成された電源調整回路(156)であって、前記電源電圧と第1制御信号とに基づいて、調整された電源電圧を調整するための複数の選択可能な抵抗素子を備える、電源調整回路(156)と、
前記調整された電源電圧のドループレベルがドループ閾値を下回った場合に、検出されたドループに基づいて電荷注入信号(168)を生成する出力を有する第1レギュレータ(166)と、
前記第1レギュレータの出力に接続された入力を有し、前記電荷注入信号がアサートされている場合に、対応するプロセッサコア(158)に電荷を注入するように構成された電荷選択ロジック回路(160)であって、前記電源調整回路(156)に接続されている、電荷選択ロジック回路(160)と、を含み、
前記電源調整回路(156)は、前記対応するプロセッサタイル(158)と、前記外部電圧ソース及び回路のコモン又はグランドの少なくとも一方と、の間に接続されている、複数のプロセッサタイル(154a,154b,154c)と、
前記複数のプロセッサタイル(154a,154b,154c)から目標電源電圧指標及び複数の電圧レベル指標を受け取る入力を有する第2レギュレータ(152)であって、前記目標電源電圧指標と前記複数の電圧レベル指標の平均とに基づいて第2制御信号を生成するように構成されており、前記電荷選択ロジック回路(160)は、前記第2制御信号に基づいて前記第1制御信号を生成する、第2レギュレータ(152)と、を備える、
プロセッサシステム(150)。 - 通常オン(MON)の調整された領域内のプロセッサタイルの第1グループ(182)と、粗粒度パワーゲーティング(CGPG)領域内のプロセッサタイルの第2グループ(184)と、を更に備える、請求項1のプロセッサシステム(150)。
- 前記MON領域の電源電圧レールと、前記CGPG領域の電源電圧レールと、を選択的に接続するように構成された複数の電源ゲート(194a,194b,194c)を更に備える、請求項2のプロセッサシステム(150)。
- 前記MON(182)領域の電源電圧レール及び前記CGPG(184)領域の電源電圧レールは、前記MON(182)領域及び前記CGPG(184)領域がパワーアップされた場合に電源電圧レールを等しくするために接続され、
前記MON(182)領域の電源電圧レール及び前記CGPG(184)領域の電源電圧レールは、前記MON領域(182)がパワーアップされ、前記CGPG領域(184)がパワーダウンされた場合に遮断される、請求項3のプロセッサシステム(150)。 - 前記第2レギュレータ(152)は、前記複数の電圧レベル指標の平均を計算し、前記CGPG領域(184)がパワーダウンされた場合には、前記複数の電圧レベル指標の平均を計算するときに前記CGPG領域(184)のプロセッサタイルからの電圧レベル指標を除外する、請求項2のプロセッサシステム(150)。
- 前記第2レギュレータ(152)は、構成可能なデジタル比例積分微分コントローラを備え、前記第1レギュレータ(166)は、高速ドループ検出器を備える、請求項1のプロセッサシステム(150)。
- 目標電圧と、複数のプロセッサタイル(154a,154b,154c)から受け取った複数の電圧レベル指標の平均との比較に基づいて、調整された電源電圧を調整するための複数の制御信号を生成する第1レギュレータ(152)を有する第1調整ループと、
対応する調整された電源電圧レベルがドループ閾値を下回った場合に電荷を注入する第2レギュレータ(166)を有する、前記複数のプロセッサタイル(154a,154b,154c)の各々の第2調整ループと、を備える、
デジタルリニア電圧レギュレータ(DLVR)制御システム。 - 前記複数の制御信号に基づいて、少なくとも1つのプロセッサコア(158)への調整された電源電圧を選択的に生成するように構成された電源調整回路(156)を更に備える、請求項7のDLVR制御システム。
- 通常オンの調整された領域(182)内のプロセッサタイルの第1グループと、粗粒度パワーゲーティング(CGPG)領域(184)内のプロセッサタイルの第2グループと、を更に備える、請求項7のDLVR制御システム。
- 前記MON(182)領域の電源電圧レールと、前記CGPG(184)領域の電源電圧レールと、を選択的に接続するように構成された複数の電源ゲート(194a,194b,194c)を更に備える、請求項9のDLVR制御システム。
- 前記MON(182)領域の電源電圧レール及び前記CGPG(184)領域の電源電圧レールは、前記MON(182)領域及び前記CGPG(184)領域がパワーアップされた場合に電源電圧レールを等しくするために接続され、
前記MON(182)領域の電源電圧レール及び前記CGPG(184)領域の電源電圧レールは、前記MON領域(186)のプロセッサタイルがパワーアップされ、前記CGPG領域(188)のプロセッサタイルがパワーダウンされた場合に遮断される、請求項10のDLVR制御システム。 - 複数のプロセッサタイル(154a,154b,154c)を備えるマルチコアプロセッサ(150)への電源電圧の供給方法であって、
各プロセッサタイルにおいて各々の電源電圧及びドループ閾値を受け取り、前記電源電圧及び前記ドループ閾値の比較に基づいて、調整された電源電圧を生成することと、
第1レギュレータ(152)にて、目標電源電圧指標及び複数の電源電圧レベル指標を受け取ること(202)と、
前記複数の電源電圧レベル指標の平均を計算すること(204)と、
前記目標電源電圧指標と、前記複数の電源電圧レベル指標の平均と、の差に基づいて、電源調整ブロック(156)に対する制御信号を生成すること(206)と、
前記制御信号に応じて、前記調整された電源電圧を調整することと、を含む、
方法。 - 第2レギュレータ(166)にて、前記調整された電源電圧をドループ閾値と比較すること(208)と、
前記比較することに基づいて、前記調整された電源電圧が前記ドループ閾値を下回った場合に電荷注入信号を生成すること(210)と、
前記電荷注入信号に基づいて、前記マルチコアプロセッサのうち少なくとも1つのプロセッサコア(158)に電荷を注入すること(212)と、を更に含む、請求項12の方法。 - 通常オン(MON)の調整された領域(182)内の第2の複数のプロセッサタイル(188a,188b,188c)への電力を維持しながら、粗粒度パワーゲーティング(CGPG)領域(184)内の第1の複数のプロセッサタイル(186a,186b,186c)をパワーダウンすることを更に含む、請求項12の方法。
- 前記MON(182)領域及び前記CGPG(184)領域がパワーアップされた場合に、前記MON(182)領域の電源電圧レールと、前記CGPG(184)領域の電源電圧レールとを、電源電圧レールを等しくするために接続することと、
前記MON領域(182)がパワーアップされ、前記CGPG領域(184)がパワーダウンされた場合に、前記MON(182)領域の電源電圧レールと、前記CGPG(184)領域の電源電圧レールとを遮断することと、を更に含む、請求項14の方法。
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