KR20230105745A - 표시 장치 - Google Patents

표시 장치 Download PDF

Info

Publication number
KR20230105745A
KR20230105745A KR1020220000930A KR20220000930A KR20230105745A KR 20230105745 A KR20230105745 A KR 20230105745A KR 1020220000930 A KR1020220000930 A KR 1020220000930A KR 20220000930 A KR20220000930 A KR 20220000930A KR 20230105745 A KR20230105745 A KR 20230105745A
Authority
KR
South Korea
Prior art keywords
layer
electrode
sub
capacitor
driving
Prior art date
Application number
KR1020220000930A
Other languages
English (en)
Inventor
김지훈
강동한
양신혁
Original Assignee
삼성디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성디스플레이 주식회사 filed Critical 삼성디스플레이 주식회사
Priority to KR1020220000930A priority Critical patent/KR20230105745A/ko
Priority to US17/981,263 priority patent/US20230217713A1/en
Priority to CN202310001121.7A priority patent/CN116406195A/zh
Publication of KR20230105745A publication Critical patent/KR20230105745A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1216—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1255—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs integrated with passive devices, e.g. auxiliary capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/15—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission
    • H01L27/153—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission in a repetitive configuration, e.g. LED bars
    • H01L27/156—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission in a repetitive configuration, e.g. LED bars two-dimensional arrays
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1213—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being TFTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/131—Interconnections, e.g. wiring lines or terminals
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H01L27/1244—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits for preventing breakage, peeling or short circuiting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H01L29/78621—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Geometry (AREA)
  • Ceramic Engineering (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)

Abstract

본 발명의 일 실시예는 박막트랜지스터, 상기 박막트랜지스터와 전기적으로 연결된 스토리지 커패시터, 및 상기 박막트랜지스터 및 상기 스토리지 커패시터와 전기적으로 연결되는 발광 다이오드를 포함하고, 상기 박막트랜지스터는, 기판 상에 배치되며 제1서브층 및 상기 제1서브층 상에 배치되는 제2서브층을 포함하는 게이트전극, 및 상기 게이트전극 상에 배치되며 상기 게이트전극에 중첩되는 채널영역과 상기 채널영역의 양측에 각각 배치된 제1저저항영역 및 제2저저항영역을 포함하는 반도체층을 포함하고, 상기 제1서브층의 폭은 상기 제2서브층의 폭 보다 크고, 상기 채널영역은 상기 제2서브층의 측면을 따라 배치되며, 상기 스토리지 커패시터는 제1커패시터전극 및 상기 제1커패시터전극 상의 제2커패시터전극을 포함하고, 상기 제1커패시터전극은 상기 게이트전극과 동일한 층 상에 위치하고 동일한 물질을 포함하는, 표시 장치를 개시한다.

Description

표시 장치{Display Apparatus}
본 발명의 실시예들은 표시 장치에 관한 것이다.
각종 전기적 신호 정보를 시각적으로 표현하는 표시 분야가 급속도로 발전함에 따라, 박형화, 경량화, 저소비 전력화 등의 우수한 특성을 지닌 다양한 표시 장치가 소개되고 있다.
표시 장치는 스스로 빛을 방출하지 않고 백라이트의 빛을 이용하는 액정표시 장치, 또는 빛을 방출할 수 있는 표시요소를 포함하는 발광 표시 장치를 포함할 수 있다. 발광 표시 장치는 발광층을 포함하는 표시요소들을 포함할 수 있다.
본 발명의 실시예들은 표시 장치에 관한 것으로, 보다 구체적으로 발광 표시 장치에 관한 구조를 제공한다. 그러나 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.
본 발명의 일 관점에 따르면, 박막트랜지스터; 상기 박막트랜지스터와 전기적으로 연결된 스토리지 커패시터; 및 상기 박막트랜지스터 및 상기 스토리지 커패시터와 전기적으로 연결되는 발광 다이오드;를 포함하고, 상기 박막트랜지스터는, 기판 상에 배치되며, 제1서브층 및 상기 제1서브층 상에 배치되는 제2서브층을 포함하는 게이트전극; 및 상기 게이트전극 상에 배치되며, 상기 게이트전극에 중첩되는 채널영역과 상기 채널영역의 양측에 각각 배치된 제1저저항영역 및 제2저저항영역을 포함하는 반도체층;을 포함하고, 상기 제1서브층의 폭은 상기 제2서브층의 폭 보다 크고, 상기 채널영역은 상기 제2서브층의 측면을 따라 배치되며, 상기 스토리지 커패시터는 제1커패시터전극 및 상기 제1커패시터전극 상의 제2커패시터전극을 포함하고, 상기 제1커패시터전극은 상기 게이트전극과 동일한 층 상에 위치하고 동일한 물질을 포함하는, 표시 장치를 개시한다.
일 실시예에서, 상기 제1커패시터전극은, 상기 제1서브층과 동일한 물질을 포함하는 제1커패시터 서브층, 및 상기 제2서브층과 동일한 물질을 포함하는 제2커패시터 서브층을 포함할 수 있다.
일 실시예에서, 상기 제2서브층의 두께는 상기 제1서브층의 두께보다 클 수 있다.
일 실시예에서, 상기 제1서브층은 상기 제1서브층의 상면과 상기 제2서브층의 측면이 만나는 지점으로부터 연장된 테일 영역을 포함하고, 상기 테일 영역의 길이는 1 ㎛ 이상일 수 있다.
일 실시예에서, 상기 게이트전극은 상기 제1커패시터전극을 포함하는 제1도전패턴의 일부일 수 있다.
일 실시예에서, 상기 제1도전패턴은 평면상 상기 제2커패시터전극과 중첩하는 제1부분 및 상기 제1부분에서 일 방향으로 돌출된 제2부분을 포함할 수 있다.
일 실시예에서, 상기 스토리지 커패시터는 상기 제1커패시터전극 및 상기 제2커패시터전극 사이에 중첩 배치된 연결전극을 포함하고, 상기 연결전극은 상기 제2커패시터전극과 접촉할 수 있다.
일 실시예에서, 상기 연결전극은 상기 반도체층과 동일한 층 상에 위치하고 동일한 물질을 포함할 수 있다.
일 실시예에서, 상기 반도체층은 산화물 반도체 물질을 포함할 수 있다.
일 실시예에서, 상기 박막트랜지스터는 상기 제1저저항영역 및 상기 제2저저항영역 중 어느 하나와 중첩하고 전기적으로 연결되는 제1전극을 포함하고, 상기 제1전극은 도전성 물질을 포함하는 삼중층으로 구비될 수 있다.
본 발명의 일 관점에서는, 기판; 상기 기판 상에 제1방향으로 연장된 구동전압라인; 상기 구동전압라인과 전기적으로 연결된 구동 박막트랜지스터; 및 상기 구동 박막트랜지스터와 전기적으로 연결되며, 제1커패시터전극 및 상기 제1커패시터전극과 중첩하는 제2커패시터전극을 포함하는 스토리지 커패시터;를 포함하고, 상기 구동 박막트랜지스터는, 상기 기판 상에 배치된 제1서브층 및 상기 제1서브층 상에 배치되는 제2서브층을 포함하는 구동 게이트전극; 상기 구동 게이트전극 상의 게이트 절연층; 및 상기 게이트 절연층 상에 배치되며, 상기 구동 게이트전극에 중첩되는 채널영역과 상기 채널영역의 양측에 각각 배치된 제1저저항영역 및 제2저저항영역을 포함하는 구동 반도체층;을 포함하고, 상기 제1서브층의 폭은 상기 제2서브층의 폭 보다 크고, 상기 채널영역은 상기 제2서브층의 측면을 따라 배치되며, 상기 제1커패시터전극은 상기 제1서브층과 동일한 물질을 포함하는 제1커패시터 서브층 및 상기 제2서브층과 동일한 물질을 포함하는 제2커패시터 서브층을 포함할 수 있다.
일 실시예에서, 상기 제1저저항영역 및 상기 제2저저항영역 중 적어도 어느 하나는 상기 구동 게이트전극과 중첩되지 않는 영역을 포함할 수 있다.
일 실시예에서, 상기 기판의 상면으로부터 상기 제1저저항영역까지의 수직거리는, 상기 기판의 상면으로부터 상기 제2저저항영역까지의 수직 거리와 상이할 수 있다.
일 실시예에서, 상기 제1커패시터전극의 일부는 상기 구동 게이트전극을 포함하고, 상기 제1커패시터전극의 상기 일부는 상기 구동 반도체층의 상기 채널영역과 중첩하도록 상기 구동 반도체층의 아래로 연장될 수 있다.
일 실시예에서, 상기 표시 장치는 상기 제1방향으로 연장된 데이터 라인을 더 포함하고, 상기 구동 박막트랜지스터 및 상기 데이터 라인과 전기적으로 연결된 스위칭 박막트랜지스터를 더 포함할 수 있다.
일 실시예에서, 상기 표시 장치는 상기 제1방향으로 연장된 센싱라인을 더 포함하고, 상기 구동 박막트랜지스터 및 상기 센싱라인과 전기적으로 연결된 센싱 박막트랜지스터를 더 포함할 수 있다.
일 실시예에서, 상기 제2서브층의 두께는 상기 제1서브층의 두께보다 클 수 있다.
일 실시예에서, 상기 제1서브층은 상기 제1서브층의 상면과 상기 제2서브층의 측면이 만나는 지점으로부터 연장된 테일 영역을 포함하고, 상기 테일 영역의 길이는 1 ㎛ 이상일 수 있다.
일 실시예에서, 상기 스토리지 커패시터는 상기 제1커패시터전극 및 상기 제2커패시터전극 사이에 중첩 배치된 연결전극을 포함하고, 상기 연결전극은 상기 제2커패시터전극과 접촉할 수 있다.
일 실시예에서, 상기 연결전극은 상기 반도체층과 동일한 층 상에 위치하고 동일한 물질을 포함할 수 있다.
본 발명의 일 실시예에 따른 표시장치는 복수의 서브층들을 포함하는 구동 게이트전극을 포함하고, 구동 게이트전극의 측면을 따라 배치되는 구동 반도체층을 포함함으로써 고해상도 표시 장치를 구현할 수 있다. 물론 이러한 효과에 의해 본 발명의 범위가 한정되는 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 일부를 개략적으로 나타낸 단면도이다.
도 2는 도 1의 III 부분을 확대하여 나타낸 단면도이다.
도 3은 본 발명의 일 실시예에 따른 표시 장치의 일부를 개략적으로 나타낸 평면도이다.
도 4는 본 발명의 일 실시예에 따른 표시 장치의 일부를 개략적으로 나타낸 단면도이다.
도 5는 본 발명의 일 실시예에 따른 표시 장치를 개략적으로 나타낸 사시도이다.
도 6은 도 5의 II-II' 선에 따른 단면도이다.
도 7은 도 5의 색변환-투과층의 각 부분들을 나타낸다.
도 8은 본 발명의 일 실시예에 따른 표시 장치에 포함된 발광 다이오드 및 발광 다이오드에 전기적으로 연결된 부화소회로를 나타낸 등가회로도이다.
도 9는 본 발명의 일 실시예에 따른 부화소회로를 나타낸 평면도이다.
도 10은 도 9의 A-A'선에 따른 단면도이다.
특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하의 실시예에서, 제1, 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용되었다.
이하의 실시예에서, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
이하의 실시예에서, 포함하다 또는 가지다 등의 용어는 명세서 상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다.
이하의 실시예에서, 막, 영역, 구성 요소 등의 부분이 다른 부분 위에 또는 상에 있다고 할 때, 다른 부분의 바로 위에 있는 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다.
도면에서는 설명의 편의를 위하여 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예를 들어, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
본 명세서에서 "A 및/또는 B"는 A이거나, B이거나, A와 B인 경우를 나타낸다. 또한, 본 명세서에서 "A 및 B 중 적어도 어느 하나"는 A이거나, B이거나, A와 B인 경우를 나타낸다.
이하의 실시예에서, 배선이 "제1 방향 또는 제2 방향으로 연장된다"는 의미는 직선 형상으로 연장되는 것뿐 아니라, 제1 방향 또는 제2 방향을 따라 지그재그 또는 곡선으로 연장되는 것도 포함한다.
이하의 실시예들에서, "평면상"이라 할 때, 이는 대상 부분을 위에서 보았을 때를 의미하며, "단면상"이라 할 때, 이는 대상 부분을 수직으로 자른 단면을 옆에서 보았을 때를 의미한다. 이하의 실시예들에서, "중첩"이라 할 때, 이는 "평면상" 및 "단면상" 중첩을 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하기로 한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 일부를 개략적으로 나타낸 단면도이고, 도 2는 도 1의 III 부분을 확대하여 나타낸 단면도이다.
도 1 및 도 2를 참조하면, 기판(100) 상에 발광다이오드(LED)가 배치된다. 기판과 발광다이오드(LED) 사이에는 발광다이오드(LED)와 전기적으로 연결된 부화소회로가 배치될 수 있다. 부화소회로는 복수의 트랜지스터 및 스토리지 커패시터를 포함할 수 있다. 표시 장치는 기판(100) 상에 배치되는 구동 박막트랜지스터(M1) 및 구동 박막트랜지스터(M1)와 전기적으로 연결된 스토리지 커패시터(Cst)를 포함할 수 있다. 또한, 도 1에 도시된 바와 같이, 구동 박막트랜지스터(M1)와 전기적으로 연결된 스위칭 박막트랜지스터(M2)를 포함할 수 있다.
구동 박막트랜지스터(M1)은 구동 게이트전극(210) 및 구동 게이트전극(210)과 적어도 일부 중첩하는 구동 반도체층(200)을 포함할 수 있다. 또한, 스위칭 박막트랜지스터(M2)는 스위칭 게이트전극(230) 및 스위칭 게이트전극(230)과 적어도 일부 중첩하는 스위칭 반도체층(240)을 포함할 수 있다. 스토리지 커패시터(Cst)는 제1커패시터전극(220) 및 제1커패시터전극(220)과 중첩하는 제2커패시터전극(320)을 포함할 수 있다.
기판(100)은 글래스재 또는 수지재를 포함할 수 있다. 글래스재는 SiO2를 주성분으로 하는 투명한 글래스를 포함할 수 있다. 수지재는 폴리에테르술폰, 폴리아크릴레이트, 폴리에테르 이미드, 폴리에틸렌 나프탈레이트, 폴리에틸렌 테레프탈레이드, 폴리페닐렌 설파이드, 폴리아릴레이트, 폴리이미드, 폴리카보네이트, 셀룰로오스 트리 아세테이트, 셀룰로오스 아세테이트 프로피오네이트 등과 같은 고분자 수지를 포함할 수 있다. 기판(100)이 전술한 고분자 수지를 포함하는 경우, 플렉서블, 롤러블, 벤더블 특성을 가질 수 있다.
기판(100) 상에 구동 게이트전극(210), 스토리지 커패시터(Cst)의 제1커패시터전극(220), 및 스위칭 게이트전극(230)이 배치될 수 있다. 제1커패시터전극(220), 및 스위칭 게이트전극(230)은 기판(100)의 상면 상에 직접 접촉할 수 있다. 다른 실시예로서, 제1커패시터전극(220) 및 스위칭 게이트전극(230)의 아래에 버퍼층이 더 배치될 수 있다. 버퍼층은 실리콘질화물, 실리콘산질화물, 및 실리콘산화물과 같은 무기 절연물을 포함할 수 있으며, 전술한 무기 절연물을 포함하는 단층 또는 다층일 수 있다.
구동 게이트전극(210), 제1커패시터전극(220), 및 스위칭 게이트전극(230)은 기판(100) 상에 증착된 예비 게이트전극층(미도시)을 패터닝하여 형성될 수 있다. 예비 게이트전극층은 화학기상증착법, 플라즈마 여기 CVD(plasma enhanced CVD, PECVD), 저압 CVD(low pressure CVD, LPCVD), 물리기상증착법(physical vapor deposition, PVD), 스퍼터링(sputtering), 원자층 증착법(atomic layer deposition, ALD) 등의 증착 방법에 의하여 형성할 수 있다.
예비 게이트전극층을 패터닝하여 형성된 구동 게이트전극(210), 제1커패시터전극(220), 및 스위칭 게이트전극(230)은 각각 도 1 및 도 2에 도시된 바와 같이, 제1서브층(211, 221, 231) 및 제2서브층(212, 222, 232)을 포함할 수 있다.
구동 게이트전극(210), 제1커패시터전극(220), 및 스위칭 게이트전극(230) 각각의 제1서브층(211, 221, 231)은 서로 동일한 층 상에 위치하며 서로 동일한 물질을 포함할 수 있다. 구동 게이트전극(210), 제1커패시터전극(220), 및 스위칭 게이트전극(230) 각각의 제2서브층(212, 222, 232)은 해당하는 제1서브층(211, 221, 231) 상에 위치하며 서로 동일한 물질을 포함할 수 있다.
제1서브층(211, 221, 231) 및/또는 제2서브층(212, 222, 232)은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 및/또는 구리(Cu) 등을 포함하는 도전 물질을 포함할 수 있다. 또는, 구동 게이트전극(210)은 투명 전도성 물질을 포함할 수 있다. 투명 전도성 물질은 인듐틴산화물(ITO; indium tin oxide), 인듐징크산화물(IZO; indium zinc oxide), 산화아연(ZnO), 인듐산화물(In2O3: indium oxide), 인듐갈륨산화물(IGO; indium gallium oxide) 또는 알루미늄징크산화물(AZO; aluminum zinc oxide)와 같은 도전성 산화물을 포함할 수 있다.
제1서브층(211, 221, 231) 및 제2서브층(212, 222, 232)은 서로 다른 물질을 포함할 수 있다. 예컨대, 제1서브층(211, 221, 231) 및 제2서브층(212, 222, 232)은 식각 선택비가 서로 다른 물질을 사용할 수 있다. 예컨대, 제1서브층(211, 221, 231)은 티타늄(Ti), 몰리브덴(Mo), 또는 이들의 화합물을 포함할 수 있고, 제2서브층(212, 222, 232)은 구리를 포함하는 단일층 또는 다층 구조일 수 있으나 본 발명은 이에 한정되지 않으며, 전술한 물질을 포함하는 다양한 물질로 형성될 수 있다.
구동 게이트전극(210)의 제2서브층(212)의 두께(t2)는 제1서브층(211)의 두께(t1)보다 클 수 있다. 제2서브층(212)은 구동 게이트전극(210)의 대부분을 차지하는 서브층일 수 있다. 제2서브층(212)이 구동 게이트전극(210)의 대부분을 차지한다고 함은 중심부를 기준으로 제2서브층(212)의 두께(t2)가 구동 게이트전극(210)의 전체 두께(tp)의 약 50% 이상임을 나타낼 수 있다.
제1서브층(211)의 폭은 제2서브층(212)의 폭 보다 클 수 있다. 도 1 및 도 2를 참조하면, 제1서브층(211)은 제1서브층(211)의 상면(211t)과 제2서브층(212)의 측면(212s)이 만나는 지점으로부터 연장된 테일 영역(211TA)을 포함할 수 있다.
제1서브층(211)의 테일 영역(211TA)은 예비 구동 게이트층(미도시)을 증착한 후 일부를 식각하여 형성할 수 있다. 식각 공정은 습식 식각 또는 건식 식각일 수 있다. 일 실시예에서, 제1서브층(211)은 에천트를 이용한 습식 식각으로 형성될 수 있다. 전술한 바와 같이 구동 게이트전극(210)의 제2서브층(212)의 물질은 제1서브층(211)의 물질과 식각 선택비가 다른 물질을 포함하기에, 식각 공정시 제2서브층(212)이 제1서브층(211)보다 과식각됨으로써, 구동 게이트전극(210)의 제1서브층(211)에는 전술한 테일 영역(211TA)이 형성될 수 있다. 테일 영역(211TA)은 도 1의 단면도 상에서 양측에 형성된 것을 도시한다.
각 테일 영역(211TA)의 길이는 약 1 ㎛ 이상일 수 있다. 테일 영역(211TA)의 길이이 약 1 ㎛ 미만인 경우, 제1서브층(211)과 채널영역(202)의 일부가 중첩되지 않으며 채널영역(202)에서 전계 형성이 원활하지 않을 수 있다. 일부 실시예에서, 테일 영역(211TA)의 길이는 약 1 ㎛ 이상이고, 약 2 ㎛ 이하일 수 있다. 테일 영역(211TA)의 폭이 약 2 ㎛를 초과하는 경우, 다른 배선과 구동 게이트전극(210) 사이 간격이 줄어들어 쇼트가 발생할 수 있다.
스위칭 게이트전극(230)의 제1서브층(231) 및 제2서브층(232)은 전술한 구동 게이트전극(210)의 제1서브층(211) 및 제2서브층(212)과 동일한 구조를 가질 수 있다. 예컨대, 구동 게이트전극(210)의 제1서브층(211)과 마찬가지로, 스위칭 게이트전극(230)의 제1서브층(231)도 테일 영역을 포함할 수 있다.
스토리지 커패시터(Cst)의 제1커패시터전극(220)은 전술한 구동 게이트전극(210)의 제1서브층(211) 및 제2서브층(212)과 동일한 구조를 가질 수 있다. 예컨대, 제1커패시터전극(220)의 제1서브층(221)도 전술한 테일 영역을 포함할 수 있다.
게이트 절연층(103)은 구동 게이트전극(210), 제1커패시터전극(220), 및 스위칭 게이트전극(230)을 커버할 수 있다. 게이트 절연층(103)은 무기절연물을 포함할 수 있다. 무기 절연물은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnO2) 등으로 구비될 수 있고, 화학기상증착법(Chemical Vapor Deposition, CVD), 스퍼터링(sputtering) 등의 증착 방법에 의하여 형성할 수 있으며, 이를 한정하지 않는다.
무기절연물인 게이트 절연층(103)은 그 아래의 구동 게이트전극(210), 제1커패시터전극(220), 및 스위칭 게이트전극(230)의 형상을 따라 연장될 수 있다. 바꾸어 말하면, 게이트 절연층(103)의 상면은 기판(100)의 상면과 나란한 평면(예, 평평한 평면) 상에 위치하지 않고, 요철을 갖는 면을 포함할 수 있다.
구동 반도체층(200) 및 스위칭 반도체층(240)은 게이트 절연층(103) 상에 배치될 수 있다.
구동 반도체층(200) 및 스위칭 반도체층(240)은 예비 반도체층(미도시)을 증착한 후 패터닝하여 형성할 수 있다. 구동 반도체층(200) 및 스위칭 반도체층(240)은 서로 동일한 물질을 포함할 수 있다. 예컨대, 구동 반도체층(200) 및 스위칭 반도체층(240)은 산화물 반도체 물질을 포함할 수 있다. 산화물 반도체 물질은 IGZO(Indium Gallium Zinc Oxide), ZTO(Zinc Tin Oxide), ZIO(Zinc Indium Oxide) 등을 포함할 수 있다.
다른 실시예로, 구동 반도체층(200) 및/또는 스위칭 반도체층(240)은 비정질 실리콘을 포함하거나, 폴리 실리콘을 포함할 수 있다. 이하에서는 일 실시예로, 구동 반도체층(200) 및 스위칭 반도체층(240)이 산화물 반도체인 것으로 설명한다.
구동 반도체층(200)은 제1저저항영역(201) 및 제2저저항영역(203)을 포함할 수 있으며, 제1저저항영역(201) 및 제2저저항영역(203) 사이에는 채널영역(202)이 구비될 수 있다. 제1저저항영역(201) 및 제2저저항영역(203)은 채널영역(202) 보다 저항이 작은 영역으로서, 불순물의 도핑 공정 또는 도체화 공정을 통해 형성될 수 있다. 제1저저항영역(201)과 제2저저항영역(203) 중 하나는 드레인 영역이고 다른 하나는 소스 영역일 수 있다.
일 실시예에서, 제1저저항영역(201) 및 제2저저항영역(203) 중 적어도 어느 하나는 구동 게이트전극(210)과 중첩되지 않는 영역을 포함할 수 있다. 예컨대, 도 1에 도시된 바와 같이, 제1저저항영역(201)은 전체적으로 구동 게이트전극(210)과 중첩되나 제2저저항영역(203)은 구동 게이트전극(210), 예컨대 제1서브층(211)과 중첩되지 않는 영역을 포함할 수 있다.
일 실시예에서, 기판(100)의 상면으로부터 제1저저항영역(201)까지의 수직거리는, 상기 기판(100)의 상면으로부터 제2저저항영역(203)까지의 수직 거리와 상이할 수 있다. 다르게 말하면, 제1저저항영역(201)과 제2저저항영역(203)은 다른 레벨에 배치될 수 있다. 일 실시예에서, 기판(100)의 상면으로부터 제1저저항영역(201)까지의 수직 거리는 기판(100)의 상면으로부터 제2저저항영역(203)까지의 수직 거리보다 클 수 있다.
구동 반도체층(200)의 채널영역(202)은 제2서브층(212)의 측면(212s)을 따라 배치될 수 있다. 바꾸어 말하면, 구동 반도체층(200)의 채널영역(202)은 제2서브층(212)의 측면(212s)을 따라 측면(212s)과 실질적으로 나란하게 연장될 수 있다. 전술한 구조를 통해 기판(100) 상에서 구동 반도체층(200)이 차지하는 공간을 효율적으로 활용할 수 있다.
본 발명의 비교예로서, 반도체층의 채널영역이 수평으로 배치되는 경우, 반도체층의 채널영역의 길이에 따라 고해상도를 갖는 패널을 구현하는데 공간 제약이 발생할 수 있다. 또한, 상대적으로 밴딩(bending) 특성이 취약할 수 있다.
그러나, 본 발명의 실시예에서는, 구동 반도체층(200)의 채널영역(202)을 소정의 두께를 갖는 제2서브층(212)의 측면(212s)을 따라 배치, 다르게 말하면 기판(100)에 대해 소정의 각도를 갖는 경사 방향을 따라 채널을 배치함으로써 기판(100)의 상면과 나란한 방향(예컨대, 도 1의 x방향)을 따라 박막트랜지스터가 차지하는 폭 또는 면적을 줄일 수 있다. 따라서, 고해상도 패널 또는 플랙서블 패널을 구현하는데 유리할 수 있다.
유사하게, 스위칭 반도체층(240)은 제1저저항영역(241) 및 제2저저항영역(243)을 포함할 수 있으며, 제1저저항영역(241) 및 제2저저항영역(243) 사이에는 채널영역(242)이 구비될 수 있다. 스위칭 반도체층(240)의 제1저저항영역(241), 제2저저항영역(243) 및 채널영역(242)은 스위칭 게이트전극(230)에 대하여, 전술한 구동 게이트전극(210)에 대한 구동 반도체층(200)의 배치 구조와 동일한 구조를 가질 수 있다.
층간절연층(104)은 구동 반도체층(200) 및 스위칭 반도체층(240) 상에 배치 될 수 있다. 층간절연층(104)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘산질화물(SiON)과 같은 무기절연물을 포함할 수 있다. 층간절연층(104)은 상기의 재료를 포함하는 단층 또는 다층으로 형성될 수 있다. 층간절연층(104)은 무기절연물을 포함하는 절연막으로, 화학기상증착법(CVD), 원자층증착법(Atomic layer deposition, ALD)등의 증착 방법에 의하여 형성할 수 있으며, 이를 한정하지 않는다.
층간절연층(104)은 구동 반도체층(200) 및 스위칭 반도체층(240)에 중첩하는 콘택홀들을 포함할 수 있다. 콘택홀들에 의해 노출된 구동 반도체층(200) 및 스위칭 반도체층의 일부 영역은 플라즈마 처리 등에 의해 도체화될 수 있다. 이에 따라 전술한 바와 같이, 구동 반도체층(200)은 제1저저항영역(201) 및 제2저저항영역(203)을 포함할 수 있다. 유사하게, 스위칭 반도체층(240)은 제1저저항영역(241) 및 제2저저항영역(243)을 포함할 수 있다.
플라즈마 처리는, 플라즈마 상태에 놓인 높은 에너지를 가진 입자가 재료의 표면에 충돌함으로써, 재료의 표면을 화학적이나 물질적으로 개질하는 것이다. 일 실시예로서, 플라즈마 처리시 수소 기체, 아르곤 기체, 헬륨 기체, 크세논 기체, 질소 기체, 산화질소 기체, 산소 기체 및 이들의 혼합 기체를 포함하는 그룹에서 선택된 적어도 하나의 기체를 사용할 수 있다.
산화물 반도체를 플라즈마 처리하면, 산화물 반도체가 환원되므로 산화물 반도체에 포함된 산소 결함이 유도되어 산소 베이컨시(vacancy)가 상승한다. 산소 베이컨시가 상승된 산화물 반도체는 캐리어의 농도가 증가하게 되고, 결국 반도체 특성 중 전기를 통하게 되는 임계 전압인 문턱 전압의 농도가 음의 방향으로 이동한다. 이는, 산화물 반도체가 도체화 되어 전기를 잘 통하게 되는 것을 의미한다.
층간절연층(104) 상에 제1전극(300), 제2전극(310), 제3전극(330), 및 제4전극(340)이 배치될 수 있다. 제1전극(300)은 콘택홀을 통해 구동 반도체층(200)의 제1저저항영역(201)에 접속되며, 제2전극(310)은 콘택홀을 통해 구동 반도체층(200)의 제2저저항영역(203)에 접속될 수 있다. 일 실시예에서, 제1저저항영역(201)이 드레인(또는 소스) 영역이고, 제2저저항영역(203)이 소스(또는 드레인)영역인 경우 제1전극(300)은 드레인(또는 소스) 전극이고, 제2전극(310)은 소스(또는 드레인)전극에 해당할 수 있다.
유사하게, 제3전극(330)은 콘택홀을 통해 스위칭 반도체층(240)의 제1저저항영역(241)에 접속되며, 제4전극(340)은 콘택홀을 통해 스위칭 반도체층(240)의 제2저저항영역(243)에 접속될 수 있다. 일 실시예에서, 제1저저항영역(241)이 드레인(또는 소스) 영역이고, 제2저저항영역(243)이 소스(또는 드레인)영역인 경우 제3전극(330)은 드레인(또는 소스) 전극이고, 제4전극(340)은 소스(또는 드레인)전극에 해당할 수 있다.
제1전극(300), 제2전극(310), 제3전극(330), 및 제4전극(340)은 서로 이격되어 배치될 수 있으며, 기판(100) 상에 증착된 예비 전극층을 패터닝하여 형성할 수 있다.
제1전극(300), 제2전극(310), 제3전극(330), 및 제4전극(340)은, 다층 구조를 가질 수 있다. 제1전극(300), 제2전극(310), 제3전극(330) 및 제4전극(340)은 제1전극층(301, 311, 331, 341), 제2전극층(302, 312, 332, 342), 제3전극층(303, 313, 333, 343)의 삼층 구조를 가질 수 있다.
제1전극(300), 제2전극(310), 제3전극(330) 및 제4전극(340)의 제1전극층(301, 311, 331, 341)은 서로 동일한 물질을 포함하며, 실질적으로 동일한 두께를 가질 수 있다. 제1전극(300), 제2전극(310), 제3전극(330) 및 제4전극(340)의 제2전극층(302, 312, 332, 342)은 서로 동일한 물질을 포함하며, 실질적으로 동일한 두께를 가질 수 있다. 제1전극(300), 제2전극(310), 제3전극(330) 및 제4전극(340)의 제3전극층(303, 313, 333, 343)은 서로 동일한 물질을 포함하며, 실질적으로 동일한 두께를 가질 수 있다.
제1전극층(301, 311, 331, 341), 제2전극층(302, 312, 332, 342), 및 제3전극층(303, 313, 333, 343)은 도전성 물질을 포함할 수 있다. 제1전극층(301, 311, 331, 341), 제2전극층(302, 312, 332, 342), 및/또는 제3전극층(303, 313, 333, 343)은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 및/또는 구리(Cu) 등을 포함하는 도전 물질을 포함함하거나, 투명 전도성 물질을 포함할 수 있다. 투명 전도성 물질은 예컨대, 인듐틴산화물(ITO; indium tin oxide), 인듐징크산화물(IZO; indium zinc oxide), 산화아연(ZnO), 인듐산화물(In2O3: indium oxide), 인듐갈륨산화물(IGO; indium gallium oxide) 또는 알루미늄징크산화물(AZO; aluminum zinc oxide)와 같은 도전성 산화물을 포함할 수 있다.
제1전극(300), 제2전극(310), 제3전극(330)및 제4전극(340)의 제1전극층(301, 311, 331, 341), 제2전극층(302, 312, 332, 342), 제3전극층(303, 313, 333, 343) 중 선택된 두 개의 전극층, 또는 세 개의 전극층은 서로 다른 물질을 포함할 수 있다.
제1전극(300)은 구동 반도체층(200)의 제1저저항영역(201) 및 그 주변부에 중첩되도록 배치되나, 제2전극(310)은 구동 반도체층(200)의 제2저저항영역(203) 및 채널영역(202)의 상당 부분, 예컨대 제1저저항영역(201)에 가까운 부분까지 중첩되도록 연장되어 배치될 수 있다. 이 경우, 구동 박막트랜지스터(M1)의 동작을 안정화할 수 있는 장점이 있다. 예컨대, 트랜지스터의 전류-전압 곡선(IV curve)에서 포화 영역을 안정화시키는 역할을 할 수 있다. 다만, 본 발명은 이에 한정되지 않는다. 일부 실시예에서, 제2전극(310)은 구동 반도체층(200)의 제2저저항영역(203) 및 그 주변부에만 중첩되도록 배치될 수 있다.
반면, 스위칭 박막트랜지스터(M2)에 배치된 제3전극(330)은 스위칭 반도체층(240)의 제1저저항영역(241)과 그 주변부에 중첩하도록 배치될 수 있다. 또한, 제4전극(340)은 제2저저항영역(243)과 그 주변부에 중첩하도록 배치될 수 있다.
패시베이션층(105)은 제1전극(300), 제2전극(310), 제3전극(330), 및 제4전극(340) 상에 배치될 수 있다. 패시베이션층(105)은 제1전극(300), 제2전극(310), 제3전극(330), 및 제4전극(340)을 덮어 보호하는 역할을 한다. 패시베이션층(105)은 무기절연물을 포함할 수 있다. 무기 절연물은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnO2) 등으로 구비될 수 있고, 화학기상증착법(Chemical Vapor Deposition, CVD), 스퍼터링(sputtering) 등을 이용하여 형성될 수 있다.
평탄화층(107)은 패시베이션층(105) 상에 배치될 수 있다. 평탄화층(107)은 평탄화층(107)이 유기막으로 이루어지는 경우, 하부의 단차에도 불구하고 그 상면은 평탄할 수 있다.
평탄화층(107)은 무기 절연 물질이나 아크릴계 수지(polyacrylates resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌계 수지(poly phenylenethers resin), 폴리페닐렌설파이드계 수지(polyphenylenesulfides resin) 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등의 유기 절연 물질을 포함할 수 있다. 평탄화층(107)은 상기한 물질을 포함하는 단층 또는 다층으로 구비될 수 있다.
평탄화층(107) 상에는 발광다이오드(LED)가 배치될 수 있다. 발광다이오드(LED)는 부화소전극(410), 유기물을 포함하는 발광층(420), 및 대향전극(430)을 포함할 수 있다. 일 실시예에서, 발광다이오드(LED)는 유기물을 포함하는 유기발광다이오드 일 수 있다.
부화소전극(410)은 인듐주석산화물(ITO), 인듐아연산화물(IZO), 아연산화물(ZnO), 인듐산화물(In2O3), 인듐갈륨산화물(IGO) 또는 알루미늄아연산화물(AZO)과 같은 투명 도전성 산화물을 포함할 수 있다. 일 실시예에서, 부화소전극(410)은 마그네슘(Mg), 은(Ag), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr) 또는 이들의 화합물을 포함하는 반사막을 포함할 수 있다. 일 실시예에서, 부화소전극(410)은 전술한 반사막의 위/아래에 ITO, IZO, ZnO 또는 In2O3로 형성된 막을 더 포함할 수 있다. 예컨대, 부화소전극(410)은 ITO층, Ag층, ITO층의 3층 구조일 수 있다.
부화소전극(410) 상에는 부화소전극(410)의 일부를 노출하는 개구를 갖는 뱅크층(111)이 배치되며, 뱅크층(111)의 개구를 통해 부화소전극(410)과 중첩하도록 발광층(420) 및 대향전극(430)이 배치될 수 있다.
발광층(420)은 청색의 빛을 방출하는 고분자 또는 저분자 유기물을 포함할 수 있다. 발광층(420)은 기판(100)을 전체적으로 커버하도록 형성될 수 있다. 대향전극(430)도 기판(100)을 전체적으로 커버하도록 형성될 수 있다.
대향전극(430)은 반투과 또는 투과 전극일 수 있다. 대향전극(430)은 마그네슘(Mg), 은(Ag), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr) 또는 이들의 화합물을 포함하는 초박막금속을 포함하는 반투과 전극일 수 있다. 대향전극(430)은 인듐주석산화물(ITO), 인듐아연산화물(IZO), 아연산화물(ZnO), 인듐산화물(In2O3), 인듐갈륨산화물(IGO) 또는 알루미늄아연산화물(AZO)과 같은 투명 도전성 산화물을 포함할 수 있다.
도 3a, 도 3b 및 도 3c는 본 발명의 일 실시예에 따른 표시 장치를 개략적으로 도시한 것으로, 구동 게이트전극(210), 구동 반도체층(200), 제1전극(300), 및 제2전극(310)의 중첩 구조를 나타낸 평면도이다.
도 3a 내지 도 3c를 참조하면, 제1전극(300) 또는 제2전극(310)은 구동 게이트전극(210)과의 불필요한 중첩 영역에서 발생 가능한 기생 커패시터를 줄이기 위하여, 제1전극(300) 또는 제2전극(310)의 평면상 형상 또는 배선 방향을 변경할 수 있다.
도 3a 및 도 3b를 참조하면, 일 실시예에서, 제1전극(300) 또는 제2전극(310), 예컨대 제1전극(300)은 구동 게이트전극(210)과 중첩되고, 구동 반도체층(200)과 중첩되지 않는 일부 영역을 포함할 수 있다. 상기 일부 영역의 y방향으로의 길이(W1)는 구동 반도체층(200)과 중첩된 영역의 y 방향으로의 길이 보다 작게 형성될 수 있다. 예컨대, 상기 일부 영역의 y방향으로의 길이(W1)은 구동 반도체층(200)의 y 방향으로의 길이(W2) 보다 작게 형성될 수 있다. 이에 따라, 제1전극(300)과 구동 게이트전극(210) 사이의 중첩 영역의 면적이 감소할 수 있다.
도 3c를 참조하면, 일 실시예에서, 구동 반도체층(200), 제1전극(300) 및 제2전극(310)은 구동 게이트전극(210)의 단부와 인접 배치될 수 있다. 이 경우, 제1전극(300)의 배선은 구동 게이트전극(210)의 단부를 향하는 y 방향으로 배치될 수 있다. 제1전극(300)의 배선 방향은 구동 반도체층(200)의 채널영역(202)의 방향(x 방향)과 수직한 방향일 수 있다. 이에 따라, 제1전극(300)과 구동 게이트전극(210)의 중첩 영역의 면적이 감소할 수 있고, 기생 커패시터가 감소할 수 있다.
도 4는 본 발명의 다른 실시예에 따른 표시 장치의 일부를 개략적으로 나타낸 단면도이다. 표시 장치는 기판(100) 상에 배치되는 구동 박막트랜지스터(M1) 및 구동 박막트랜지스터(M1)와 전기적으로 연결된 스토리지 커패시터(Cst)를 포함할 수 있다. 또한, 구동 박막트랜지스터(M1)와 전기적으로 연결된 스위칭 박막트랜지스터(M2)를 포함할 수 있다.
도 4를 참조하면, 스토리지 커패시터(Cst)는 제1커패시터전극(220) 및 제2커패시터전극(320) 사이에 중첩 배치되는 연결전극(250)을 더 포함할 수 있다.
연결전극(250)은 게이트 절연층(103) 상에 배치될 수 있다. 연결전극(250)은 구동 반도체층(200) 및 스위칭 반도체층(240)과 동일한 층 상에 형성될 수 있고, 동일 물질을 포함할 수 있다. 연결전극(250)은 산화물 반도체 물질, 예컨대 IGZO(Indium Gallium Zinc Oxide), ZTO(Zinc Tin Oxide), ZIO(Zinc Indium Oxide) 등을 포함할 수 있다.
층간절연층(104)은 연결전극(250)의 일부를 노출하는 개구(104OP)를 포함하며, 연결전극(250)의 양 끝단을 덮도록 배치될 수 있다. 층간절연층(104)의 개구(104OP)에 의해 노출된 연결전극(250)의 일부 영역은 플라즈마 처리 등에 의해 도체화될 수 있다. 이에 따라, 연결전극(250)은 도체화된 저저항영역(252)을 포함할 수 있다. 층간절연층(104)에 의해 보호된 양 단부 영역(251, 253)은 도체화되지 않을 수 있다.
층간절연층(104) 상에 제2커패시터전극(320)이 배치될 수 있다. 제2커패시터전극(320), 예컨대 제2커패시터전극(320)의 제1서브층(321)은 개구(104OP)를 통해 연결전극(250)과 접촉할 수 있다. 연결전극(250)은 제2커패시터전극(320)과 함께 스토리지 커패시터(Cst)의 상부 전극으로 기능할 수 있다.
스토리지 커패시터(Cst)가 연결전극(250)을 포함하지 않는 경우, 예컨대, 도 1에 도시된 바와 같이, 제1커패시터전극(220)과 제2커패시터전극(320) 사이에 게이트 절연층(103) 및 층간절연층(104)이 배치될 수 있다.
반면, 스토리지 커패시터(Cst)가 연결전극(250)을 포함하는 경우, 연결전극(250)과 제1커패시터전극(220) 사이에 게이트 절연층(103) 만이 배치될 수 있다. 따라서, 커패시터전극들 사이 배치된 절연층의 두께가 감소할 수 있다. 이 경우, 상대적으로 작은 전극 면적으로도 동일한 커패시터 용량을 확보할 수 있다.
상기 도 1 내지 도 4를 참조하여 설명한 구동 박막트랜지스터(M1), 스위칭 박막트랜지스터(M2) 및 스토리지 커패시터(Cst)는 후술하는 일 실시예에 따른 표시 장치에 적용될 수 있다.
도 5는 본 발명의 일 실시예에 따른 표시 장치를 개략적으로 나타낸 사시도이고, 도 6은 본 발명의 일 실시예에 따른 표시 장치의 II - II'선에 따른 단면도이며, 도 7은 도 6의 색변환-투과층의 각 부분들 나타낸다.
도 5를 참조하면, 표시 장치(DV)는 표시영역(DA) 및 표시영역(DA) 외측의 비표시영역(NDA)을 포함할 수 있다. 표시 장치는 표시영역(DA)에 2차원적으로 배열된 복수의 부화소들의 어레이를 통해 이미지를 제공할 수 있다.
표시 장치(DV)의 각 부화소는 소정의 색상의 빛을 방출할 수 있는 영역으로, 표시 장치는 부화소들에서 방출되는 빛을 이용하여 이미지를 제공할 수 있다. 예컨대, 각 부화소는 적색, 녹색, 또는 청색의 빛을 방출할 수 있다.
비표시영역(NDA)은 이미지를 제공하지 않는 영역으로서, 표시영역(DA)을 전체적으로 둘러쌀 수 있다. 비표시영역(NDA)에는 부화소회로들에 전기적 신호나 전원을 제공하기 위한 드라이버 또는 메인전원라인이 배치될 수 있다. 비표시영역(NDA)에는 전자소자나 인쇄회로기판이 전기적으로 연결될 수 있는 영역인 패드가 포함할 수 있다.
표시영역(DA)은 도 5에 도시된 바와 같이 사각형을 포함한 다각형의 형상을 가질 수 있다. 예컨대, 표시영역(DA)은 가로의 길이가 세로의 길이 보다 큰 직사각형의 형상을 갖거나, 가로의 길이가 세로의 길이 보다 작은 직사각형의 형상을 갖거나, 정사각형의 형상을 가질 수 있다. 또는, 표시영역(DA)은 타원 또는 원형과 같이 다양한 형상을 가질 수 있다.
도 5를 참조하면, 표시 장치(DV)는 두께 방향(예, z방향)으로 적층된 발광 패널(1) 및 컬러 패널(2)을 포함할 수 있다. 발광 패널(1)은 제1기판(10) 상의 제1 내지 제3부화소회로(PC1, PC2, PC3), 및 이들에 각각 연결된 제1 내지 제3발광다이오드(LED1, LED2, LED3)를 포함할 수 있다.
제1 내지 제3발광다이오드(LED1, LED2, LED3)에서 방출된 광(예컨대, 청색광 Lb)은 컬러 패널(2)을 통과하면서 적색의 광(Lr), 녹색의 광(Lg) 및 청색의 광(Lb)으로 변환되거나 투과될 수 있다. 적색의 광(Lr)이 방출되는 영역이 적색의 부화소(Pr), 녹색의 광(Lg)이 방출되는 영역이 녹색의 부화소(Pg), 청색의 광(Lb)이 방출되는 영역이 청색의 부화소(Pb)에 해당할 수 있다.
컬러 패널(2)은 제2기판(20), 및 제2기판(20) 상의 제1차광층(21)을 포함할 수 있다. 제1차광층(21)은 적색의 부화소(Pr), 녹색의 부화소(Pg), 및 청색의 부화소(Pb)에 대응하는 부분이 제거되면서 형성된 복수의 홀들을 포함할 수 있다. 제1차광층(21)은 비부화소영역(NPA)에 위치하는 물질 부분을 포함하며, 물질 부분은 빛을 흡수할 수 있는 다양한 물질을 포함할 수 있다.
제2차광층(22)은 제1차광층(21) 상에 배치될 수 있다. 제2차광층(22)도 비부화소영역(NPA)에 위치하는 물질 부분을 포함할 수 있다. 제2차광층(22)은 빛을 흡수할 수 있는 다양한 물질을 포함할 수 있다. 제2차광층(22)은 전술한 제1차광층(21)과 동일한 물질을 포함하거나, 서로 다른 물질을 포함할 수 있다
제1차광층(21) 및/또는 제2차광층(22)은 산화크롬 또는 산화몰리브덴 등의 불투명 무기 절연 물질이거나, 블랙 수지 등의 불투명 유기 절연 물질을 포함할 수 있다.
제2기판(20) 상에는 제1 내지 제3컬러필터(30a, 30b, 30c)를 포함하는 컬러층이 배치될 수 있다. 제1컬러필터(30a)는 제1컬러(예, 적색)의 안료 또는 염료를 포함할 수 있다. 제2컬러필터(30b)는 제2컬러(예, 녹색)의 안료 또는 염료를 포함할 수 있다. 제3컬러필터(30c)는 제3컬러(예, 청색)의 안료 또는 염료를 포함할 수 있다.
컬러층과 발광다이오드들 사이에는, 제1색변환부(40a), 제2색변환부(40b), 및 투과부(40c)를 포함하는 색변환-투과층이 배치될 수 있다.
제1색변환부(40a)는 제1컬러필터(30a)와 중첩하게 배치되고, 입사되는 청색광(Lb)을 적색의 광(Lr)으로 변환할 수 있다. 제1색변환부(40a)는 도 1c에 도시된 바와 같이, 제1감광성 폴리머(1151), 제1감광성 폴리머(1151)에 분산된 제1양자점(1152)들과 제1산란입자(1153)들을 포함할 수 있다.
제1양자점(1152)들은 청색광(Lb)에 의해 여기되어 청색광의 파장보다 긴 파장을 갖는 적색의 광(Lr)을 등방성으로 방출할 수 있다. 제1감광성 폴리머(1151)는 광 투과성을 갖는 유기물일 수 있다.
제1산란입자(1153)들은 제1양자점(1152)들에 흡수되지 못한 청색광(Lb)을 산란시켜 더 많은 제1양자점(1152)들이 여기되도록 함으로써, 색변환 효율을 증가시킬 수 있다. 제1산란입자(1153)들은, 예를 들어, 산화 티타늄(TiO2)이나 금속 입자 등일 수 있다. 제1양자점(1152)들은 II-VI족 화합물, III-V족 화합물, IV-VI족 화합물, IV족 원소, IV족 화합물 및 이들의 조합에서 선택될 수 있다.
제2색변환부(40b)는 제2컬러필터(30b)와 중첩하게 배치되고, 입사되는 청색광(Lb)을 녹색의 광(Lg)으로 변환할 수 있다. 제2색변환부(40b)는 도 1c에 도시된 바와 같이, 제2감광성 폴리머(1161), 제2감광성 폴리머(1161)에 분산된 제2양자점(1162)들과 제2산란입자(1163)들을 포함할 수 있다.
제2양자점(1162)들은 청색광(Lb)에 의해 여기되어 청색광의 파장보다 긴 파장을 갖는 녹색의 광(Lg)을 등방성으로 방출할 수 있다. 제2감광성 폴리머(1161)는 광 투과성을 갖는 유기 물질일 수 있다. 제2산란입자(1163)들은 제2양자점(1162)들에 흡수되지 못한 청색광(Lb)을 산란시켜 더 많은 제2양자점(1162)들이 여기되도록 함으로써, 색변환 효율을 증가시킬 수 있다. 제2산란입자(1163)들은 예를 들어, 산화 티타늄(TiO2)이나 금속 입자 등일 수 있다. 제2양자점(1162)들은 II-VI족 화합물, III-V족 화합물, IV-VI족 화합물, IV족 원소, IV족 화합물 및 이들의 조합에서 선택될 수 있다. 제2양자점(1162)은 제1양자점(1152)들과 동일한 물질일 수 있으며, 이때, 제2양자점(1162)들의 크기는 제1양자점(1152)들의 크기 보다 클 수 있다.
투과부(40c)는 청색광(Lb)을 투과할 수 있다. 투과부(40c)는 도 1c에 도시된 바와 같이, 제3산란입자(1173)들이 분산된 제3감광성 폴리머(1171)를 포함할 수 있다. 제3감광성 폴리머(1171)는, 예를 들어, 실리콘 수지, 에폭시 수지 등의 광 투과성을 갖는 유기 물질일 수 있으며, 제1 및 제2감광성 폴리머(1151, 1161)와 동일한 물질일 수 있다. 제3산란입자(1173)들은 청색광(Lb)을 산란시켜 방출할 수 있으며, 제1 및 제2산란입자(1153, 1163)들과 동일한 물질일 수 있다.
발광 패널(1)에서 방출된 청색광(Lb)은 색변환-투과층을 지나면서 색이 변환되거나 투과된 후, 컬러층을 통과하면서 색 순도가 향상될 수 있다. 예컨대, 발광 패널(1)의 제1발광다이오드(LED1)에서 방출된 청색광(Lb)은 컬러 패널(2)의 제1색영역을 통과할 수 있다. 컬러 패널(2)을 통과하면서 청색광(Lb)은 컬러 패널(2)에 의해 적색의 광(Lr)으로 변환 및 필터링될 수 있다. 제1색영역은 제1색변환부(40a)와 제1컬러필터(30a)의 적층 구조를 포함할 수 있다.
발광 패널(1)의 제2발광다이오드(LED2)에서 방출된 청색광(Lb)은 컬러 패널(2)의 제2색영역을 통과할 수 있다. 컬러 패널(2)을 통과하면서 청색광(Lb)은 컬러 패널(2)에 의해 녹색의 광(Lg)으로 변환 및 필터링될 수 있다. 제2색영역은 제2색변환부(40b)와 제2컬러필터(30b)의 적층 구조를 포함할 수 있다.
발광 패널(1)의 제3발광다이오드(LED3)에서 방출된 청색광(Lb)은 컬러 패널(2)의 제3색영역을 통과할 수 있다. 컬러 패널(2)을 통과하면서 청색광(Lb)은 컬러 패널(2)에 의해 투과 및 필터링될 수 있다. 제3색영역은 투과부(40c)와 제3컬러필터(30c)의 적층 구조를 포함할 수 있다.
제1 내지 제3발광다이오드(LED1, LED2, LED3)는 유기물을 포함하는 유기발광다이오드를 포함할 수 있다. 일부 실시예에서, 제1 내지 제3발광다이오드(LED1, LED2, LED3)는 무기물을 포함하는 무기발광다이오드일 수 있다. 일부 실시예에서, 제1 내지 제3발광다이오드(LED1, LED2, LED3)는 양자점을 포함하는 발광다이오드일 수 있다. 전술한 바와 같이, 제1 내지 제3발광다이오드(LED1, LED2, LED3)의 발광층은 유기물을 포함하거나, 무기물을 포함하거나, 양자점을 포함하거나, 유기물과 양자점을 포함하거나, 무기물과 양자점을 포함할 수 있다.
전술한 구조를 갖는 표시 장치(DV)는 휴대폰(mobile phone), 텔레비전, 광고판, 모니터, 태블릿 PC, 노트북 등을 포함할 수 있다.
도 8은 본 발명의 일 실시예에 따른 표시 장치의 발광 패널에 포함된 발광다이오드 및 발광다이오드에 전기적으로 연결된 부화소회로를 나타낸 등가회로도이다.
도 8을 참조하면, 발광다이오드, 예컨대 발광다이오드(LED)의 화소전극(예, 애노드)은 부화소회로(PC)에 연결되고, 발광다이오드(LED)의 대향전극(예, 캐소드)은 공통전원전압(ELVSS)을 제공하는 공통전압라인(VSL)에 연결될 수 있다. 발광다이오드(LED)는 부화소회로(PC)로부터 공급되는 전류량에 상응하는 휘도로 발광할 수 있다.
도 8의 발광다이오드(LED)는 앞서 도 6에 도시된 제1 내지 제3발광다이오드(LED1, LED2, LED3) 각각에 해당하며, 도 8의 부화소회로(PC)는 앞서 도 6에 도시된 제1 내지 제3부화소회로(PC1, PC2, PC3) 각각에 해당할 수 있다.
부화소회로(PC)는 데이터신호에 대응하여 구동전원전압(ELVDD)으로부터 발광다이오드(LED)를 경유하여 공통전원전압(ELVSS)으로 흐르는 전류량을 제어할 수 있다. 부화소회로(PC)는 구동 박막트랜지스터(M1), 스위칭 박막트랜지스터(M2), 초기화-센싱 박막트랜지스터(M3) 및 스토리지 커패시터(Cst)를 포함할 수 있다.
구동 박막트랜지스터(M1), 스위칭 박막트랜지스터(M2), 초기화-센싱 박막트랜지스터(M3)은 각각 산화물 반도체 물질을 포함하는 반도체층을 포함하는 산화물 반도체 박막트랜지스터거나, 폴리 실리콘으로 구성된 반도체층을 포함하는 실리콘 반도체 박막트랜지스터일 수 있다. 트랜지스터의 타입에 따라 제1전극은 소스전극 및 드레인전극 중 하나일 수 있고, 제2전극은 소스전극 및 드레인전극 중 다른 하나일 수 있다.
구동 박막트랜지스터(M1)의 제1전극은 구동전원전압(ELVDD)을 공급하는 구동전압라인(VDL)에 연결되고, 제2전극은 발광다이오드(LED)의 화소전극에 연결될 수 있다. 구동 박막트랜지스터(M1)의 게이트전극은 제1노드(N1)에 연결될 수 있다. 구동 박막트랜지스터(M1)는 제1노드(N1)의 전압에 대응하여 구동전원전압(ELVDD)으로부터 발광다이오드(LED)를 흐르는 전류량을 제어할 있다.
스위칭 박막트랜지스터(M2)의 제1전극은 데이터 라인(DL)에 연결되고, 제2전극은 제1노드(N1)에 연결될 수 있다. 스위칭 박막트랜지스터(M2)의 게이트전극은 스캔라인(SL)에 연결될 수 있다. 스위칭 박막트랜지스터(M2)는 스캔라인(SL)으로 주사신호가 공급될 때 턴-온되어 데이터 라인(DL)과 제1노드(N1)를 전기적으로 연결할 수 있다.
초기화-센싱 박막트랜지스터(M3)는 초기화 트랜지스터 및/또는 센싱 트랜지스터일 수 있다. 초기화-센싱 박막트랜지스터(M3)의 제1전극은 제2노드(N2)에 연결될 수 있고, 제2전극은 초기화센싱라인(ISL)에 연결될 수 있다. 초기화-센싱 박막트랜지스터(M3)의 게이트전극은 제어라인(CL)에 연결될 수 있다.
초기화-센싱 박막트랜지스터(M3)는 제어라인(CL)으로 제어신호가 공급될 때 턴-온되어 초기화센싱라인(ISL)과 제2노드(N2)를 전기적으로 연결시킬 수 있다. 일부 실시예로서, 초기화-센싱 박막트랜지스터(M3)는 제어라인(CL)을 통해 전달받은 신호에 따라 턴-온되어 초기화센싱라인(ISL)으로부터의 초기화전압을 발광다이오드(LED)의 전극을 초기화시킬 수 있다. 일 실시예로서, 초기화-센싱 박막트랜지스터(M3)는 제어라인(CL)으로 제어신호가 공급될 때 턴-온되어 발광다이오드(LED)의 특성정보를 센싱할 수 있다. 초기화-센싱 박막트랜지스터(M3)는 전술한 초기화 트랜지스터로서의 기능 및 센싱 트랜지스터로서의 기능을 모두 구비하거나, 어느 하나의 기능을 구비할 수 있다. 일 실시예로서, 초기화-센싱 박막트랜지스터(M3)가 초기화 트랜지스터로서의 기능을 구비하는 경우 초기화센싱라인(ISL)은 초기화전압라인으로 명명할 수 있고, 센싱 트랜지스터로서의 기능을 구비하는 경우 초기화센싱라인(ISL)은 센싱라인으로 명명할 수 있다. 초기화-센싱 박막트랜지스터(M3)의 초기화 동작 및 센싱 동작은 각각 개별적으로 진행되거나, 동시에 진행될 수 있다. 이하에서는 설명의 편의상, 초기화-센싱 트랜지스터가 초기화 트랜지스터 및 센싱 트랜지스터의 기능을 모두 갖는 경우로 설명한다.
스토리지 커패시터(Cst)는 제1노드(N1)와 제2노드(N2) 사이에 연결될 수 있다. 예컨대, 스토리지 커패시터(Cst)의 제1커패시터전극은 구동 박막트랜지스터(M1)의 구동 게이트전극에 연결되고, 스토리지 커패시터(Cst)의 제2커패시터전극은 발광다이오드(LED)의 화소전극에 연결될 수 있다.
도 8에서는 구동 박막트랜지스터(M1), 스위칭 박막트랜지스터(M2), 및 초기화-센싱 박막트랜지스터(M3)를 NMOS로 도시하였지만, 본 발명이 이에 한정되지는 않는다. 예를 들어, 구동 박막트랜지스터(M1), 스위칭 박막트랜지스터(M2), 및 초기화-센싱 박막트랜지스터(M3) 중 적어도 하나는 PMOS로 형성될 수 있다.
도 8에는 3개의 트랜지스터들이 도시되어 있으나, 본 발명은 이에 한정되지 않는다. 부화소회로(PC)는 4개 또는 그 이상의 트랜지스터들을 포함할 수 있다.
이하에서, 본 발명의 실시예는 3개의 트랜지스터들, 구동 박막트랜지스터(M1), 스위칭 박막트랜지스터(M2), 및 초기화-센싱 박막트랜지스터(M3)를 포함한다. 구동 박막트랜지스터(M1), 스위칭 박막트랜지스터(M2) 및 스토리지 커패시터(Cst)는 도 1 내지 4를 참조하여 설명한 실시예들 중 어느 하나일 수 있다.
도 9는 본 발명의 일 실시예에 따른 부화소회로를 나타낸 평면도이다.
부화소회로는 구동 박막트랜지스터(M1), 스위칭 박막트랜지스터(M2), 및 초기화-센싱 박막트랜지스터(M3)를 포함한다. 박막트랜지스터들(M1, M2, M3) 및 스토리지 커패시터(Cst)는 발광다이오드(LED)에 전기적으로 연결될 수 있다.
구동 박막트랜지스터(M1)는 구동 반도체층(A1), 구동 게이트전극(G1)을 포함할 수 있다. 구동 반도체층(A1)은 제1저저항영역(B1) 및 제2저저항영역(C1)을 포함할 수 있으며, 제1저저항영역(B1) 및 제2저저항영역(C1) 사이에는 채널영역(CH1)이 구비될 수 있다. 제1저저항영역(B1) 및 제2저저항영역(C1)은 채널영역(CH1) 보다 저항이 작은 영역으로서, 불순물의 도핑 또는 도체화를 통해 형성될 수 있다. 제1저저항영역(B1) 및 제2저저항영역(C1) 중 어느 하나는 소스영역에 해당하고 다른 하나는 드레인영역에 해당할 수 있다. 구동 게이트전극(G1)은 구동 반도체층(A1)의 채널영역과 중첩할 수 있다.
구동 반도체층(A1)의 제1저저항영역(B1) 및 제2저저항영역(C1) 중 어느 하나는 스토리지 커패시터(Cst1)에 연결될 수 있고, 다른 하나는 구동전압라인(VDL)에 연결될 수 있다. 예컨대, 제1저저항영역(B1)은 제1콘택홀(CT1)을 통해 스토리지 커패시터(Cst)의 제2커패시터전극(CE2)에 접속될 수 있다. 제2저저항영역(C1)은 제1연결부재(NM1)을 통해 구동전압라인(VDL)에 연결될 수 있다. 제2저저항영역(C1)은 제2콘택홀(CT2)을 통해 제1연결부재(NM1)에 접속되고 제1연결부재(NM1)는 제11콘택홀(CT11)을 통해 구동전압라인(VDL)에 접속될 수 있다.
스토리지 커패시터(Cst)는 제1커패시터전극(CE1) 및 제1커패시터전극(CE1)의 상부에 배치되는 제2커패시터전극(CE2)을 포함할 수 있다. 제1커패시터전극(CE1)의 일부는 구동 게이트전극(G1)을 포함할 수 있다. 제1커패시터전극(CE1)의 상기 일부는 구동 반도체층(A1)의 채널영역(CH1)과 중첩하도록 구동 반도체층(A1)의 아래로 연장될 수 있다.
다르게 말하면, 제1커패시터전극(CE1)과 구동 게이트전극(G1)은 기판(100, 도 10) 상에 형성된 제1도전패턴(CP1)의 일부 일 수 있다. 제1도전패턴(CP1)의 일 부분은 제2커패시터전극(CE2)와 중첩하고, 다른 일 부분은 기판(100, 도 10)과 구동 반도체층(A1) 사이로 연장되어 구동 반도체층(A1)의 일부와 중첩할 수 있다.
예컨대, 제1도전패턴(CP1)은 제2커패시터전극(CE2)와 중첩하는 제1부분(AR1), 및 제1부분(AR1)에서 구동 반도체층(A1)을 향하는 일 방향, 예컨대 도 9의 평면상에서 y 방향으로 돌출된 형상을 갖는 제2부분(AR2)을 포함할 수 있다. 제2부분(AR2)은 구동 게이트전극(G1)을 포함할 수 있다. 구동 게이트전극(G1)은 구동 반도체층(A1)의 채널영역(CH1)과 중첩할 수 있다.
제1도전패턴(CP1)의 제2부분(AR2)은 도 9에 도시된 바와 같이 채널영역(CH1)으로부터 제1저저항영역(B1)을 향하는 일 방향, 예컨대 -x 방향으로 더 연장되어 채널영역(CH1)뿐만 아니라 제1저저항영역(B1)의 일부와 중첩할 수 있다. 다른 실시예로, 제1도전패턴(CP1)의 제2부분(AR2)은 구동 반도체층(A1)의 제1저저항영역(B1) 및 제2저저항영역(C1)에 중첩되지 않을 수 있다. 일 실시예에서, 제2부분(AR2)의 x 방향으로의 길이(L2)는 제1부분(AR1)의 x 방향으로의 길이(L1) 보다 작을 수 있다. 일 실시예예서, 제2부분(AR2)의 y 방향으로의 길이(W3')는 구동 반도체층(A1)의 y 방향으로의 길이(W2')보다 클 수 있다.
스위칭 박막트랜지스터(M2)는 스위칭 반도체층(A2), 스위칭 게이트전극(G2)을 포함할 수 있다. 스위칭 반도체층(A2)은 제1저저항영역(B2) 및 제2저저항영역(C2)을 포함할 수 있으며, 제1저저항영역(B2) 및 제2저저항영역(C2) 사이에는 채널영역이 구비될 수 있다. 스위칭 게이트전극(G2)은 스위칭 반도체층(A2)의 채널영역과 중첩할 수 있다. 스위칭 게이트전극(G2)은 스캔라인(SL)의 일부, 예컨대, 스캔라인(SL)과 교차하는 y방향으로 연장된 브랜치(이하, 제1브랜치라 함, SL-B)의 일부에 해당할 수 있다. 제1브랜치(SL-B)는 제13콘택홀(CT13)을 통해 스캔라인(SL)에 전기적 연결될 수 있다.
스캔라인(SL)은 스위칭 게이트전극(G2)을 포함할 수 있다. 예컨대, 스캔라인(SL)은 y방향으로 연장된 제1브랜치(SL-B)를 포함할 수 있으며, 제1브랜치(SL-B)의 부분은 스위칭 박막트랜지스터(M2)의 스위칭 게이트전극(G2)에 해당할 수 있다.
스위칭 반도체층(A2)의 제1저저항영역(B2) 및 제2저저항영역(C2) 중 하나는 데이터 라인(DL)에 전기적으로 연결될 수 있고, 다른 하나는 스토리지 커패시터(Cst)에 전기적으로 연결될 수 있다. 예컨대, 제1저저항영역(B12)은 제3콘택홀(CT3)을 통해 제2연결부재(NM2)에 연결될 수 있고, 제2연결부재(NM2)는 제4콘택홀(CT4)을 통해 스토리지 커패시터(Cst)의 제1커패시터전극(CE1)에 연결될 수 있다. 따라서, 제2저저항영역(C2)은 제2연결부재(NM2)에 의해 스토리지 커패시터(Cst)의 제1커패시터전극(CE1)에 연결될 수 있다. 제2저저항영역(C2)은 제5콘택홀(CT5)을 통해 제3연결부재(NM3)에 연결되고, 제3연결부재(NM3)는 제6콘택홀(CT6)을 통해 데이터 라인(DL)에 연결될 수 있다. 제2저저항영역(C2)은 제3연결부재(NM3)에 의해 데이터 라인(DL)에 연결될 수 있다.
초기화-센싱 트랜지스터(M13)는 초기화-센싱 반도체층(A3), 초기화-센싱 게이트전극(G3)을 포함할 수 있다. 초기화-센싱 반도체층(A3)은 제1저저항영역(B3) 및 제2저저항영역(C3)을 포함할 수 있으며, 제1저저항영역(B3) 및 제2저저항영역(C3) 사이에는 채널영역이 구비될 수 있다. 초기화-센싱 게이트전극(G3)은 초기화-센싱 반도체층(A3)의 채널영역과 중첩할 수 있다.
제어라인(CL)은 초기화-센싱 박막트랜지스터(M3)의 초기화-센싱 게이트전극(G3)을 포함할 수 있다. 초기화-센싱 게이트전극(G3)은 제어라인(CL)의 일부, 예컨대, 제어라인(CL)과 교차하는 y방향으로 연장된 브랜치(이하, 제2브랜치라 함, CL-B)의 일부에 해당할 수 있다 제2브랜치(CL-B)는 구동전압라인(VDL) 및 초기화센싱라인(ISL) 사이로 연장될 수 있다. 제2브랜치(CL-B)는 제12콘택홀(CT12)에 의해 제어라인(CL)에 전기적 연결될 수 있다.
초기화-센싱 반도체층(A3)의 제1저저항영역(B3) 및 제2저저항영역(C3) 중 하나는 초기화센싱라인(ISL)에 전기적으로 연결될 수 있고, 다른 하나는 스토리지 커패시터(Cst)에 전기적으로 연결될 수 있다. 예컨대, 제1저저항영역(B3)은 제7콘택홀(CT7)을 통해 제4연결부재(NM4)에 연결되고 제4연결부재(NM4)는 제8콘택홀(CT8)을 통해 초기화센싱라인(ISL)에 연결될 수 있다. 따라서 제1저저항영역(B3)은 제4연결부재(NM4)를 통해 초기화센싱라인(ISL)에 전기적으로 연결될 수 있다. 제2저저항영역(C3)은 제9콘택홀(CT9)을 통해 스토리지 커패시터(Cst)의 제2커패시터전극(CE2)에 전기적으로 연결될 수 있다.
스토리지 커패시터(Cst)의 제1커패시터전극(CE1) 및 제2커패시터전극(CE2)은 제10콘택홀(CT10)을 통해 접속할 수 있다. 제1커패시터전극(CE1) 및 제2커패시터전극(CE2)은 동일한 전압 레벨을 가질 수 있다.
도 9에 도시되지 않았으나, 부화소회로는 평탄화층(107, 도 10)에 포함된 콘택홀을 통해 발광다이오드와 전기적으로 연결될 수 있다.
도 10은 도 9의 A-A'선에 따른 단면도이다.
도 9 및 도 10을 참조하면, 기판(100) 상에 구동 게이트전극(G1)이 배치될 수 있다. 도 10에 도시되지 않았으나, 초기화센싱라인(ISL), 구동전압라인(VDL), 데이터 라인(DL), 제1브랜치(SL-B) 및 제2브랜치(CL-B)은 구동 게이트전극(G1)과 동일한 층 상에 배치되고, 동일한 물질을 포함할 수 있다.
구동 게이트전극(G1)은 복수의 서브층들을 포함할 수 있다. 예컨대, 구동 게이트전극(G1)은 제1서브층(211) 및 제2서브층(212)을 포함할 수 있다. 제1서브층(211)의 폭은 제2서브층(212)의 폭 보다 클 수 있다. 제1서브층(211)은 제1서브층(211)의 상면(211t)과 제2서브층(212)의 측면(212s)이 만나는 지점으로부터 연장된 테일 영역(211TA)을 포함할 수 있다.
제2서브층(212)의 두께(t2)는 제1서브층(211)의 두께(t1)보다 클 수 있다. 제2서브층(212)은 구동 게이트전극(G1)의 대부분을 차지하는 서브층일 수 있다. 제2서브층(212)이 구동 게이트전극(G1)의 대부분을 차지한다고 함은 중심부를 기준으로 제2서브층(212)의 두께(t2)가 구동 게이트전극(210)의 전체 두께(tp)의 약 50% 이상임을 나타낼 수 있다. 테일 영역(211TA)은 제2서브층(212)의 중심을 기준으로 양측에 배치될 수 있다. 구동 게이트전극(G1)의 제1서브층(211) 및 제2서브층(212)의 구체적 물질 및 형상 등은 앞서 도 1 및 도 2를 참조하여 설명한 바와 동일하다.
예컨대, 도 10에 도시된 각 테일 영역(211TA)의 길이는 약 1 ㎛ 이상일 수 있다. 테일 영역(211TA)의 길이가 1 ㎛ 미만인 경우, 제1서브층(211)과 채널영역(CH1)의 일부가 중첩되지 않을 수 있고, 그 일부에는 구동 게이트 전압에 의한 전계 형성이 원활하지 않을 수 있다. 일부 실시예에서, 테일 영역(211TA)의 길이는 약 1 ㎛ 이상이고, 약 2 ㎛ 이하일 수 있다. 테일 영역(211TA)의 길이가 약 2 ㎛를 초과하는 경우, 다른 배선과 구동 게이트전극(G1) 사이의 간격이 줄어들어 쇼트가 발생할 수 있다.
게이트 절연층(103)은 구동 게이트전극(G1)을 덮도록 배치될 수 있다. 구동 반도체층(A1)은 게이트 절연층(103) 상에 배치될 수 있다. 구동 반도체층(A1)은 제1저저항영역(B1), 제2저저항영역(C1) 및 그 사이의 채널영역(CH1)을 포함할 수 있다. 채널영역(CH1)은 구동 게이트전극(G1)의 측면을 따라 배치될 수 있다. 일 실시예에서, 제1저저항영역(B1) 또는 제2저저항영역(C1) 중 어느 하나는 구동 게이트전극(G1)과 중첩되지 않는 영역을 포함할 수 있다.
기판(100)의 상면으로부터 제1저저항영역(B1)까지의 수직거리는, 상기 기판(100)의 상면으로부터 제2저저항영역(C1)까지의 수직 거리와 상이할 수 있다. 다르게 말하면, 제1저저항영역(B1)과 제2저저항영역(C1)은 다른 레벨에 배치될 수 있다.
구동 반도체층(A1)을 덮도록 층간절연층(104)이 배치될 수 있다. 층간절연층(104) 상에는 제1전극(300) 및 제2전극(310)이 배치될 수 있다. 제1전극(300)은 제1연결부재(NM1)의 일부일 수 있고, 제2전극(310)은 제2커패시터전극(CE2)의 일부일 수 있다. 도 10에 도시되지 않으나, 제1연결부재(NM1), 제2연결부재(NM2), 제3연결부재(NM3), 제4연결부재(NM4), 제5연결부재(NM5), 제6연결부재(NM6), 제7연결부재(NM7), 제8연결부재(NM8), 및 제2커패시터전극(CE2)은 제1전극(300) 및 제2전극(310)과 동일한 층 상에 배치될 수 있고, 동일 물질을 포함할 수 있다.
제1전극(300)은 제2콘택홀(CT2)을 통해 구동 반도체층(A1)의 제1저저항영역(B1)에 접속되며, 제2전극(310)은 제1콘택홀(CT1)을 통해 구동 반도체층(A1)의 제2저저항영역(C1)에 접속될 수 있다. 제1전극(300) 및 제2전극(310)은 단일 또는 복수의 도전층을 포함할 수 있다. 일 실시예에서, 제1전극(300) 및 제2전극(310)은 각각 도 10에 도시된 바와 같이, 제1전극층(301, 311), 제2전극층(302, 312), 및 제3전극층(303, 313)을 포함하는 3중층으로 구비될 수 있다. 제1전극층(301, 311), 제2전극층(302, 312), 및 제3전극층(303, 313)의 구체적 물질은 앞서 도 1 및 도 2를 참조하여 설명한 바와 같다.
일 실시예에서, 제1전극(300)은 구동 반도체층(A1)의 제1저저항영역(B1) 및 그 주변부에 중첩되도록 배치되나, 제2전극(310)은 구동 반도체층(A1)의 제2저저항영역(C1) 및 채널영역(CH1)의 상당 부분, 예컨대 제1저저항영역(B1)에 가까운 부분까지 중첩되도록 연장되어 배치될 수 있다.
도 9 및 도 10을 참조하면, 제1연결부재(NM1)는 평면상 구동 반도체층(A1)과 중첩되지 않는 영역에서, 구동 반도체층(A1)의 y 방향으로의 길이(W2')보다 작은 y 방향으로의 길이(W1')를 갖는 일부 영역을 포함할 수 있다. 이에 따라, 제1연결부재(NM1)가 구동 게이트전극(G1)을 포함하는 제1도전패턴(CP1)에 불필요하게 중첩되는 영역을 감소시킬 수 있고, 기생 커패시터 발생을 방지할 수 있다.
제1전극(300) 및 제2전극(310) 상에는 패시베이션층(105) 및 평탄화층(107)이 순차로 배치될 수 있다. 평탄화층(107) 상에는 발광다이오드가 배치될 수 있고, 도 10에 도시되지 않으나, 구동 박막트랜지스터는 평탄화층(107)에 형성된 컨택홀을 통해 구동 발광다이오드와 전기적으로 연결될 수 있다.
이와 같은 본 발명은 도면에 도시된 일 실시예를 참고로 하여 설명하였으나 이는 예시적인 것에 불과하며 당해 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 실시예의 변형이 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
100: 기판
M1: 구동 박막트랜지스터
M2: 스위칭 박막트랜지스터
M3: 초기화-센싱 박막트랜지스터
200: 구동 반도체층
210: 구동 게이트전극
211: 구동 게이트전극의 제1서브층
212: 구동 게이트전극의 제2서브층
M2: 스위칭 박막트랜지스터
Cst: 스토리지 커패시터
220: 제1커패시터전극
221: 제1커패시터전극의 제1서브층
222: 제1커패시터전극의 제2서브층
250: 연결전극
320: 제2커패시터전극

Claims (20)

  1. 박막트랜지스터;
    상기 박막트랜지스터와 전기적으로 연결된 스토리지 커패시터; 및
    상기 박막트랜지스터 및 상기 스토리지 커패시터와 전기적으로 연결되는 발광 다이오드;를 포함하고,
    상기 박막트랜지스터는,
    기판 상에 배치되며, 제1서브층 및 상기 제1서브층 상에 배치되는 제2서브층을 포함하는 게이트전극; 및
    상기 게이트전극 상에 배치되며, 상기 게이트전극에 중첩되는 채널영역과 상기 채널영역의 양측에 각각 배치된 제1저저항영역 및 제2저저항영역을 포함하는 반도체층;을 포함하고,
    상기 제1서브층의 폭은 상기 제2서브층의 폭 보다 크고,
    상기 채널영역은 상기 제2서브층의 측면을 따라 배치되며,
    상기 스토리지 커패시터는 제1커패시터전극 및 상기 제1커패시터전극 상의 제2커패시터전극을 포함하고, 상기 제1커패시터전극은 상기 게이트전극과 동일한 층 상에 위치하고 동일한 물질을 포함하는, 표시 장치.
  2. 제1항에 있어서,
    상기 제1커패시터전극은,
    상기 제1서브층과 동일한 물질을 포함하는 제1커패시터 서브층, 및
    상기 제2서브층과 동일한 물질을 포함하는 제2커패시터 서브층을 포함하는, 표시 장치.
  3. 제1항에 있어서,
    상기 제2서브층의 두께는 상기 제1서브층의 두께보다 큰, 표시 장치.
  4. 제1항에 있어서,
    상기 제1서브층은 상기 제1서브층의 상면과 상기 제2서브층의 측면이 만나는 지점으로부터 연장된 테일 영역을 포함하고,
    상기 테일 영역의 길이는 1 ㎛ 이상인, 표시 장치.
  5. 제1항에 있어서,
    상기 게이트전극은,
    상기 제1커패시터전극을 포함하는 제1도전패턴의 일부인, 표시 장치.
  6. 제5항에 있어서,
    상기 제1도전패턴은 평면상 상기 제2커패시터전극과 중첩하는 제1부분 및 상기 제1부분에서 일 방향으로 돌출된 제2부분을 포함하는, 표시 장치.
  7. 제1항에 있어서,
    상기 스토리지 커패시터는 상기 제1커패시터전극 및 상기 제2커패시터전극 사이에 중첩 배치된 연결전극을 포함하고,
    상기 연결전극은 상기 제2커패시터전극과 접촉하는, 표시 장치.
  8. 제7항에 있어서,
    상기 연결전극은 상기 반도체층과 동일한 층 상에 위치하고 동일한 물질을 포함하는, 표시 장치.
  9. 제1항에 있어서,
    상기 반도체층은 산화물 반도체 물질을 포함하는, 표시 장치.
  10. 제1항에 있어서,
    상기 박막트랜지스터는 상기 제1저저항영역 및 상기 제2저저항영역 중 어느 하나와 중첩하고 전기적으로 연결되는 제1전극을 포함하고,
    상기 제1전극은 도전성 물질을 포함하는 삼중층으로 구비되는, 표시 장치.
  11. 기판;
    상기 기판 상에 제1방향으로 연장된 구동전압라인;
    상기 구동전압라인과 전기적으로 연결된 구동 박막트랜지스터; 및
    상기 구동 박막트랜지스터와 전기적으로 연결되며, 제1커패시터전극 및 상기 제1커패시터전극과 중첩하는 제2커패시터전극을 포함하는 스토리지 커패시터;를 포함하고,
    상기 구동 박막트랜지스터는,
    상기 기판 상에 배치된 제1서브층 및 상기 제1서브층 상에 배치되는 제2서브층을 포함하는 구동 게이트전극;
    상기 구동 게이트전극 상의 게이트 절연층; 및
    상기 게이트 절연층 상에 배치되며, 상기 구동 게이트전극에 중첩되는 채널영역과 상기 채널영역의 양측에 각각 배치된 제1저저항영역 및 제2저저항영역을 포함하는 구동 반도체층;을 포함하고,
    상기 제1서브층의 폭은 상기 제2서브층의 폭 보다 크고,
    상기 채널영역은 상기 제2서브층의 측면을 따라 배치되며,
    상기 제1커패시터전극은 상기 제1서브층과 동일한 물질을 포함하는 제1커패시터 서브층 및 상기 제2서브층과 동일한 물질을 포함하는 제2커패시터 서브층을 포함하는, 표시 장치.
  12. 제11항에 있어서,
    상기 제1저저항영역 및 상기 제2저저항영역 중 적어도 어느 하나는 상기 구동 게이트전극과 중첩되지 않는 영역을 포함하는, 표시 장치.
  13. 제11항에 있어서,
    상기 기판의 상면으로부터 상기 제1저저항영역까지의 수직거리는, 상기 기판의 상면으로부터 상기 제2저저항영역까지의 수직 거리와 상이한, 표시 장치.
  14. 제11항에 있어서,
    상기 제1커패시터전극의 일부는 상기 구동 게이트전극을 포함하고,
    상기 제1커패시터전극의 상기 일부는 상기 구동 반도체층의 상기 채널영역과 중첩하도록 상기 구동 반도체층의 아래로 연장되는, 표시 장치.
  15. 제11항에 있어서,
    상기 표시 장치는 상기 제1방향으로 연장된 데이터 라인을 더 포함하고,
    상기 구동 박막트랜지스터 및 상기 데이터 라인과 전기적으로 연결된 스위칭 박막트랜지스터를 더 포함하는, 표시 장치.
  16. 제11항에 있어서,
    상기 표시 장치는 상기 제1방향으로 연장된 센싱라인을 더 포함하고,
    상기 구동 박막트랜지스터 및 상기 센싱라인과 전기적으로 연결된 센싱 박막트랜지스터를 더 포함하는, 표시 장치.
  17. 제11항에 있어서,
    상기 제2서브층의 두께는 상기 제1서브층의 두께보다 큰, 표시 장치.
  18. 제11항에 있어서,
    상기 제1서브층은 상기 제1서브층의 상면과 상기 제2서브층의 측면이 만나는 지점으로부터 연장된 테일 영역을 포함하고,
    상기 테일 영역의 길이는 1 ㎛ 이상인, 표시 장치.
  19. 제11항에 있어서,
    상기 스토리지 커패시터는 상기 제1커패시터전극 및 상기 제2커패시터전극 사이에 중첩 배치된 연결전극을 포함하고,
    상기 연결전극은 상기 제2커패시터전극과 접촉하는, 표시 장치.
  20. 제19항에 있어서,
    상기 연결전극은 상기 반도체층과 동일한 층 상에 위치하고 동일한 물질을 포함하는, 표시 장치.
KR1020220000930A 2022-01-04 2022-01-04 표시 장치 KR20230105745A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020220000930A KR20230105745A (ko) 2022-01-04 2022-01-04 표시 장치
US17/981,263 US20230217713A1 (en) 2022-01-04 2022-11-04 Display apparatus
CN202310001121.7A CN116406195A (zh) 2022-01-04 2023-01-03 显示装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020220000930A KR20230105745A (ko) 2022-01-04 2022-01-04 표시 장치

Publications (1)

Publication Number Publication Date
KR20230105745A true KR20230105745A (ko) 2023-07-12

Family

ID=86991426

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020220000930A KR20230105745A (ko) 2022-01-04 2022-01-04 표시 장치

Country Status (3)

Country Link
US (1) US20230217713A1 (ko)
KR (1) KR20230105745A (ko)
CN (1) CN116406195A (ko)

Also Published As

Publication number Publication date
US20230217713A1 (en) 2023-07-06
CN116406195A (zh) 2023-07-07

Similar Documents

Publication Publication Date Title
US11513644B2 (en) Display device having a touch sensor
US10353501B2 (en) Display device
KR20220034072A (ko) 유기 발광 표시 장치 및 유기 발광 표시 장치의 제조 방법
JP6262276B2 (ja) 酸化物薄膜トランジスタ及びその製造方法
KR20210149661A (ko) 유기 발광 표시 장치 및 유기 발광 표시 장치의 제조 방법
JP2018112859A (ja) 表示装置
JP2018124816A (ja) 表示装置
KR20160082558A (ko) 유기 발광 표시 장치 및 그 제조 방법
KR20150061302A (ko) 표시 기판, 표시 기판의 제조 방법 및 표시 기판을 포함하는 표시 장치
US9972796B2 (en) Display device and manufacturing method of the same
KR20140104263A (ko) 유기 발광 표시 장치 및 그 제조 방법
WO2018051487A1 (ja) 表示装置及び表示装置基板
KR20190118221A (ko) 유기 발광 표시 장치
KR20210017297A (ko) 디스플레이 장치
JP7289903B2 (ja) 透明タッチディスプレイ装置
CN116013929A (zh) 显示设备
JP2018081532A (ja) タッチセンサ及び表示装置
JP2021013021A (ja) ディスプレイ装置
EP3996142B1 (en) Display apparatus
KR20230105745A (ko) 표시 장치
CN114648946A (zh) 显示装置
KR20220069170A (ko) 표시 장치 및 이의 제조 방법
JP2018077422A (ja) 表示装置
KR20190062651A (ko) 유기 발광 표시 장치 및 유기 발광 표시 장치의 제조 방법
JP7145992B2 (ja) 表示装置