KR20230103707A - 발광표시장치 - Google Patents

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KR20230103707A
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Abstract

본 발명의 목적은, 제1 캐소드와 제2 캐소드가 애노드 주변의 언더컷에서 분리되어 있으며, 애노드 중 개구영역으로부터 이격되어 있는 끝단에서 제1 캐소드와 제2 캐소드가 연결되는, 발광표시장치를 제공하는 것이며, 이를 위해, 본 발명에 따른 발광표시장치는, 기판에 구비되는 평탄화층, 평탄화층 상에 구비되는 애노드들, 애노드들이 노출되는 개구영역들을 구비하는 뱅크, 애노드들 및 뱅크 상에 구비되는 발광층 및 발광층 상에 구비되며, 제1 캐소드와 제2 캐소드를 포함하는 캐소드를 포함하고, 서로 인접되어 있는 제1 애노드 및 제2 애노드 중 적어도 하나의 외곽에는 언더컷이 구비되고, 언더컷에서 분리된 제1 캐소드와 제2 캐소드는, 제1 애노드 또는 제2 애노드의 끝단에서 연결된다.

Description

발광표시장치{LIGHT EMITTING DISPLAY APPARATUS}
본 발명은 발광표시장치에 관한 것이다.
발광표시장치는 발광소자를 이용하여 광을 출력하는 표시장치이며, 발광소자들이 구비된 발광표시패널을 포함한다.
발광표시패널이 점점 더 고해상도가 되어감에 따라, 인접되어 있는 픽셀들 간의 누설전류(LLC: Lateral Leakage Current)에 의해, 원하지 않는 점등이 발생되고 있다.
인접되어 있는 픽셀들 간의 누설전류에 의한 점등은, 특히, 인접되어 있는 픽셀들에 연속적으로 구비되는 발광층 및 캐소드에 의해 발생되고 있다.
상술한 문제점을 해결하기 위해 제안된 본 발명의 목적은, 제1 캐소드와 제2 캐소드가 애노드 주변의 언더컷에서 분리되어 있으며, 애노드 중 개구영역으로부터 이격되어 있는 끝단에서 제1 캐소드와 제2 캐소드가 연결되는, 발광표시장치를 제공하는 것이다.
상술한 기술적 과제를 달성하기 위한 본 발명에 따른 발광표시장치는, 기판에 구비되는 평탄화층, 평탄화층 상에 구비되는 애노드들, 애노드들이 노출되는 개구영역들을 구비하는 뱅크, 애노드들 및 뱅크 상에 구비되는 발광층 및 발광층 상에 구비되며, 제1 캐소드와 제2 캐소드를 포함하는 캐소드를 포함하고, 서로 인접되어 있는 제1 애노드 및 제2 애노드 중 적어도 하나의 외곽에는 언더컷이 구비되고, 언더컷에서 분리된 제1 캐소드와 제2 캐소드는, 제1 애노드 또는 제2 애노드의 끝단에서 연결된다.
본 발명에 의하면, 인접되어 있는 픽셀들 간의 누설전류(LLC: Lateral Leakage Current)에 의한 점등이 방지될 수 있으며, 이에 따라, 발광표시장치의 색 재현율이 상승될 수 있다.
본 발명에 의하면, 언더컷에서 분리된 제1 캐소드와 제2 캐소드가 애노드의 개구영역과 먼 곳, 예를 들어, 에노드의 끝단에서 연결될 수 있다. 즉, 에노드의 끝단에는 언더컷이 구비되지 않는 영역이 존재하며, 언더컷이 구비되지 않는 영역에서 제1 캐소드와 제2 캐소드는 연결될 수 있다. 이에 따라, 발광소자의 발광영역의 감소(shrinkage)가 방지될 수 있다.
본 발명에 의하면, 애노드 주변에 동일한 형태의 언더컷이 형성될 수 있기 때문에, 캐소드를 커버하는 보호층이 언더컷을 따라 동일한 형태로 구비되어 캐소드를 완전히 커버할 수 있다. 이에 따라, 캐소드가 보호층에 의해 노출되는 불량이 감소될 수 있고, 따라서, 캐소드가 오염되는 현상이 방지될 수 있으며, 이에 따라, 발광소자의 발광영역이 감소하는 현상이 방지될 수 있다. 또한, 캐소드가 보호층에 의해 노출되는 불량이 발생되는 시점이 지연될 수 있기 때문에, 발광소자의 발광영역의 감소(shrinkage)가 발생되는 시점 역시 지연될 수 있다.
본 발명에 의하면, 픽셀들 사이에서의 누설전류가 감소될 수 있기 때문에, 발광소자의 리튬 도핑(OLED Li doping) 자유도가 향상될 수 있으며, 이에 따라, 고휘도, 고효율, 장수명을 갖는 발광표시장치가 구현될 수 있다. 즉, 본 발명에 의하면, 리튬 도핑량을 자유롭게 조절하는 것에 의해 고휘도, 고효율 및 장수명을 갖는 발광표시장치가 구현될 수 있으며, 리튬 도핑에 의한 누설전류도 감소될 수 있다.
도 1은 본 발명에 따른 발광표시장치의 구성을 나타낸 예시도.
도 2는 본 발명에 따른 발광표시장치에 적용되는 픽셀의 구조를 나타낸 예시도.
도 3은 본 발명에 따른 발광표시패널에 구비된 네 개의 픽셀들을 나타낸 평면도.
도 4는 도 3 및 도 4에 도시된 A-A'라인을 따라 절단된 단면을 나타낸 예시도.
도 5는 도 3에 도시된 B-B'라인을 따라 절단된 단면을 나타낸 예시도.
도 6은 도 3에 도시된 C-C'라인을 따라 절단된 단면을 나타낸 예시도.
도 7은 본 발명에 따른 발광표시패널에 구비된 네 개의 픽셀들을 나타낸 또 다른 평면도.
도 8은 도 7에 도시된 D-D'라인을 따라 절단된 단면을 나타낸 예시도.
도 9는 도 7에 도시된 E-E'라인을 따라 절단된 단면을 나타낸 예시도.
도 10은 본 발명에 따른 발광표시패널에 구비된 네 개의 픽셀들을 나타낸 또 다른 평면도.
도 11은 도 10에 도시된 F-F'라인을 따라 절단된 단면을 나타낸 예시도.
도 12 내지 도 14는 본 발명에 따른 발광표시장치의 제조 방법을 설명하기 위한 예시도들.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시 예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 명세서에서 각 도면의 구성요소들에 참조번호를 부가함에 있어서 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
본 발명의 실시 예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급한 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
‘적어도 하나’의 용어는 하나 이상의 관련 항목으로부터 제시 가능한 모든 조합을 포함하는 것으로 이해되어야 한다. 예를 들어, ‘제1 항목, 제 2 항목 및 제 3 항목 중에서 적어도 하나’의 의미는 제1 항목, 제 2 항목 또는 제 3 항목 각각 뿐만 아니라 제1 항목, 제 2 항목 및 제 3 항목 중에서 2개 이상으로부터 제시될 수 있는 모든 항목의 조합을 의미한다.
제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.
본 발명의 여러 실시 예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시 예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예에 대해 상세히 설명한다.
도 1은 본 발명에 따른 발광표시장치의 구성을 나타낸 예시도이며, 도 2는 본 발명에 따른 발광표시장치에 적용되는 픽셀의 구조를 나타낸 예시도이다.
본 발명에 따른 발광표시장치는 각종 전자장치를 구성할 수 있다. 전자장치는, 예를 들어, 스마트폰, 테블릿PC, 텔레비젼, 모니터 등이 될 수 있다.
본 발명에 따른 발광표시장치는, 도 1에 도시된 바와 같이, 영상이 출력되는 표시영역(120)과 표시영역 외곽에 구비된 비표시영역(130)을 포함하는 발광표시패널(100), 발광표시패널에 구비된 게이트 라인들(GL1 to GLg)로 게이트 신호를 공급하는 게이트 드라이버(200), 발광표시패널에 구비된 데이터 라인들(DL1 to DLd)로 데이터 전압들을 공급하는 데이터 드라이버(300) 및 게이트 드라이버(200)와 데이터 드라이버(300)의 구동을 제어하는 제어부(400)를 포함한다. g 및 d는 자연수이다.
우선, 발광표시패널(100)은 표시영역(120) 및 비표시영역(130)을 포함한다. 표시영역(120)에는 게이트 라인들(GL1 to GLg), 데이터 라인들(DL1 to DLd) 및 픽셀(110)들이 구비된다.
발광표시패널(100)에 구비되는 픽셀(110)은, 예를 들어, 도 2에 도시된 바와 같이, 픽셀구동회로(PDC) 및 발광부를 포함한다. 픽셀구동회로(PDC)는 스위칭 트랜지스터(Tsw1), 스토리지 커패시터(Cst), 구동 트랜지스터(Tdr) 및 센싱 트랜지스터(Tsw2)를 포함할 수 있으며, 발광부는 발광소자(ED)를 포함할 수 있다.
발광소자(ED)를 흐르는 전류(I)의 크기에 따라 광의 밝기가 제어될 수 있고, 발광소자(ED)를 흐르는 전류(I)의 크기는 구동 트랜지스터(Tdr)에 의해 제어될 수 있으며, 구동 트랜지스터(Tdr)는 데이터 전압(Vdata)에 의해 제어될 수 있다.
발광소자(ED)는, 유기 발광층, 무기 발광층 및 양자점 발광층 중 어느 하나를 포함할 수 있으며, 또는, 유기 발광층(또는 무기 발광층)과 양자점 발광층의 적층 또는 혼합 구조를 포함할 수 있다.
발광소자(ED)는 적색, 녹색 및 청색과 같은 다양한 컬러들 중 어느 하나에 대응되는 광을 출력할 수 있으며, 또는 백색 광을 출력할 수도 있다.
픽셀구동회로(PDC)를 구성하는 스위칭 트랜지스터(Tsw1)는 게이트 라인(GL)으로 공급되는 게이트 신호(GS)에 의해 턴온 또는 턴오프되고, 데이터 라인(DL)을 통해 공급되는 데이터 전압(Vdata)은 스위칭 트랜지스터(Tsw1)가 턴온될 때 구동 트랜지스터(Tdr)로 공급된다. 제1 전압(EVDD)은 제1 전압공급라인(PLA)을 통해 구동 트랜지스터(Tdr) 및 발광소자(ED)로 공급되며, 제2 전압(EVSS)은 제2 전압공급라인(PLB)을 통해 발광소자(ED)로 공급된다. 센싱 트랜지스터(Tsw2)는 센싱제어라인(SCL)을 통해 공급되는 센싱제어신호(SS)에 의해 턴온 또는 턴오프되며, 센싱라인(SL)은 센싱 트랜지스터(Tsw2)에 연결될 수 있다. 기준전압(Vref)은 센싱라인(SL)을 통해 픽셀(110)로 공급될 수 있으며, 구동 트랜지스터(Tdr)의 특성변화와 관련된 센싱신호는 센싱 트랜지스터(Tsw2)와 센싱라인(SL)을 통해 센싱부로 전송될 수 있다. 센싱부는 데이터 드라이버(300)에 구비될 수도 있으며, 데이터 드라이버(300)와 독립적으로 구비될 수도 있다.
본 발명에 적용되는 픽셀(110)은 도 2에 도시된 바와 같은 구조로 형성될 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 따라서, 본 발명에 적용되는 픽셀은 도 2에 도시된 구조 이외에도 다양한 형태로 변경될 수 있다.
발광표시패널(100)에는, 픽셀(110)들이 구비되는 픽셀 영역들을 형성하며, 픽셀(110)에 구비되는 픽셀구동회로(PDC)에 각종 신호들을 공급하는 신호라인들이 형성되어 있다.
예를 들어, 도 2에 도시된 바와 같은 픽셀(110)을 포함하는 발광표시패널에서, 신호라인들은 게이트 라인(GL), 데이터 라인(DL), 센싱제어라인(SCL), 제1 전압공급라인(PLA), 제2 전압공급라인(PLB) 및 센싱라인(SL) 등을 포함할 수 있다.
다음, 데이터 드라이버(300)는 데이터 라인들(DL1 to DLd)로 데이터 전압(Vdata)들을 공급한다.
데이터 드라이버(300)는 표시패널(100)에 부착되는 칩온필름에 구비될 수 있다. 또한, 데이터 드라이버(300)는 표시패널(100)에 직접 장착된 후 메인 기판에 구비된 제어부(400)와 연결될 수도 있다.
데이터 드라이버(300)는 제어부(400)와 함께 하나의 집적회로로 형성될 수도 있다. 이 경우, 집적회로는 칩온필름에 구비되거나, 표시패널(100)에 직접 장착될 수도 있다.
데이터 드라이버(300)는 발광표시패널(100)에 구비된 구동 트랜지스터(Tdr)의 특성변화와 관련된 센싱신호를 발광표시패널로부터 수신하여 제어부(400)로 전송할 수도 있다.
다음, 게이트 드라이버(200)는 집적회로(Integrated Circuit)로 구성된 후 비표시영역(130)에 장착될 수도 있으며, 비표시영역(130)에 게이트 인 패널(GIP: Gate In Panel) 방식을 이용하여 직접 내장될 수도 있다. 게이트 인 패널 방식을 이용하는 경우, 게이트 드라이버(200)를 구성하는 트랜지스터들은, 표시영역(120)의 각 픽셀(110)들에 구비되는 트랜지스터들과 동일한 공정을 통해 비표시영역(130)에 구비될 수 있다.
게이트 드라이버(200)에서 생성된 게이트 펄스가 픽셀(110)에 구비된 스위칭 트랜지스터(Tsw1)의 게이트로 공급될 때, 스위칭 트랜지스터는 턴온된다. 게이트 오프 신호가 스위칭 트랜지스터(Tsw1)로 공급될 때, 스위칭 트랜지스터는 턴오프된다. 게이트 라인(GL)으로 공급되는 게이트 신호(GS)는 게이트 펄스 및 게이트 오프 신호를 포함한다.
마지막으로, 제어부(400)는, 외부 시스템으로부터 전송되어온 타이밍 동기신호를 이용하여, 외부 시스템으로부터 전송되어온 입력 영상데이터들을 재정렬하여 재정렬된 영상데이터(Data)들을 데이터 드라이버(300)로 공급하기 위한 데이터 정렬부, 타이밍 동기신호를 이용하여 게이트 제어신호(GCS)와 데이터 제어신호(DCS)를 생성하기 위한 제어신호 생성부, 타이밍 동기신호와 외부 시스템으로부터 전송된 입력 영상데이터들을 수신하여 데이터 정렬부와 제어신호 생성부로 전송하기 위한 입력부, 및 데이터 정렬부에서 생성된 영상데이터(Data)들과 제어신호 생성부에서 생성된 제어신호들(DCS, GCS)을 데이터 드라이버(300) 또는 게이트 드라이버(200)로 출력하기 위한 출력부를 포함할 수 있다.
제어부(400)는 발광표시패널(100)에 내장되거나 또는 발광표시패널(100)에 부착된 터치패널을 통해 수신된 터치감지신호들을 분석하여, 터치여부 및 터치위치를 감지하는 기능을 더 수행할 수도 있다.
외부 시스템은 제어부(400) 및 전자장치를 구동하는 기능을 수행한다. 예를 들어, 전자장치가 스마트폰인 경우, 외부 시스템은 무선 통신망을 통해 각종 음성정보, 영상정보 및 문자정보 등을 수신하며, 수신된 영상정보를 제어부(400)로 전송한다. 영상정보는 입력 영상데이터들이 될 수 있다.
이하에서는, 다양한 형태의 발광표시패널들 중 특히, 도 2에 도시된 바와 같은 픽셀구조를 갖는 발광표시패널이 본 발명에 적용되는 발광표시패널의 일예로서 설명된다.
도 3은 본 발명에 따른 발광표시패널에 구비된 네 개의 픽셀들을 나타낸 평면도이고, 도 4는 도 3 및 도 4에 도시된 A-A'라인을 따라 절단된 단면을 나타낸 예시도이고, 도 5는 도 3에 도시된 B-B'라인을 따라 절단된 단면을 나타낸 예시도이며, 도 6은 도 3에 도시된 C-C'라인을 따라 절단된 단면을 나타낸 예시도이다. 특히, 도 3 내지 도 6에는, 도 1에 도시된 제n 게이트 라인(GLn)을 따라 구비되어 있는 네 개의 픽셀들이 도시되어 있다.
본 발명에 따른 발광표시패널은 도 3 내지 도 6에 도시된 바와 같이, 기판(101)에 구비되는 평탄화층(103), 평탄화층 상에 구비되는 애노드(104)들, 애노드들이 노출되는 개구영역들을 구비하는 뱅크(105), 애노드들과 뱅크 상에 구비되는 발광층(106) 및 발광층 상에 구비되며, 제1 캐소드(107a)와 제2 캐소드(107b)를 포함하는 캐소드(107)를 포함한다.
이하의 설명에서, 애노드들의 공통적인 특징들이 설명될 때에는, 애노드에 도면부호 104가 부여되고, 애노드들 중 제1 애노드와 제2 애노드가 서로 인접되어 있을 때, 제1 애노드에는 도면부호 104a가 부여되며, 제2 애노드에는 도면부호 104b가 부여된다.
제1 애노드(104a)와 제2 애노드(104b)는 동일한 공정을 통해 형성되며, 따라서, 동일한 물질로 형성된다.
본 발명에서, 서로 인접되어 있는 제1 애노드(104a) 및 제2 애노드(104b) 중 적어도 하나의 외곽에는 언더컷(UC)이 구비된다. 언더컷(UC)에서 분리된 제1 캐소드(107a)와 제2 캐소드(107b)는, 언더컷(UC)이 구비된 제1 애노드(104a)의 끝단, 즉, 제1 애노드(104a)의 개구영역으로부터 이격되어 있는 영역에서 연결된다.
제1 애노드(104a)의 개구영역으로부터 이격되어 있는 영역에는 컨택홀(CH)이 구비될 수 있다.
또한, 제1 애노드(104a)의 개구영역으로부터 이격되어 있는 영역에는 언더컷(UC)이 구비되지 않는다.
즉, 언더컷(UC)에서 분리된 제1 캐소드(107a)와 제2 캐소드(107b)는, 언더컷(UC)이 구비되지 않은 영역에서 연결될 수 있다. 이 경우, 언더컷(UC)이 구비되지 않은 영역에는 컨택홀(CH)이 구비될 수도 있고, 컨택홀(CH)의 일부만 구비될 수도 있으며, 컨택홀(CH)이 구비되지 않을 수도 있다. 이 경우, 제1 애노드(104a)에만 언더컷(UC)이 구비된 예는 도 3 내지 도 9를 참조하여 설명된다. 즉, 도 3 내지 도 9에 도시된 발광표시패널에서는, 서로 인접되어 있는 두 개의 애노드들 중 어느 하나에만 언더컷(UC)이 구비된다.
또한, 제1 애노드(104a) 및 제2 애노드(104b) 모두에 언더컷(UC)이 구비된 예는 도 10 및 도 11을 참조하여 설명된다. 즉, 도 10 및 도 11에 도시된 발광표시패널에서는, 모든 애노드(104)들에 언더컷(UC)이 구비된다.
또한, 도 3 내지 도 6에 도시된 발광표시패널에서는, 제1 애노드를 구동 트랜지스터(Tdr)와 연결시키는 연결전극(CE)이 제1 애노드(104a)의 컨택홀(CH)에 노출되어 있으며, 제1 애노드(104a)는 연결전극(CE) 전체를 커버한다. 즉, 컨택홀(CH)에 노출된 연결전극(CE) 전체가 제1 애노드(104a)에 의해 커버된다. 이 경우, 애노드 별로 연결전극(CE)과 애노드의 관계는 다양하게 설정될 수 있다. 즉, 컨택홀(CH)에 노출된 연결전극(CE)이 애노드에 의해 모두 커버되는 픽셀 및 컨택홀(CH)에 노출된 연결전극(CE)의 일부가 애노드에 의해 커버되는 픽셀이 모두 존재할 수 있다.
또한, 도 7 내지 도 11에 도시된 발광표시패널에서는, 제1 애노드를 구동 트랜지스터(Tdr)와 연결시키는 연결전극(CE)이 제1 애노드(104a)의 컨택홀에 노출되어 있으며, 제1 애노드(104a)는 연결전극(CE)의 일부를 커버한다. 즉, 컨택홀(CH)에 노출된 연결전극(CE)의 일부만이 제1 애노드(104a)에 의해 커버되며, 나머지 일부는 제1 애노드(104a)에 의해 커버되지 않는다.
이하에서는, 우선, 도 3 내지 도 6를 참조하여, 게이트 라인을 따라 서로 인접되어 있는 제1 애노드(104a) 및 제2 애노드(104b) 중 제1 애노드(104a)에만 언더컷(UC)이 구비되며, 제1 애노드(104a)의 컨택홀(CH)에 노출된 연결전극(CE) 전체가 제1 애노드(104a)에 의해 커버되는 발광표시패널이, 본 발명의 일예로서 설명된다.
애노드(104)들 각각의 외곽에는 경계홈(109)이 구비된다. 특히, 경계홈(109)은 도 3에 도시된 바와 같이, 언더컷(UC)을 따라 구비될 수 있다.
이하의 설명에서, 제1 방향 및 제1 방향과 다른 제2 방향은 다양하게 설정될 수 있다. 설명의 편의 상, 이하의 설명에서, 제1 방향은 도 1에 도시된 발광표시패널(100)의 가로 방향으로 정의되며, 제2 방향은 도 1에 도시된 발광표시패널(100)의 세로 방향으로 정의된다. 이 경우, 제1 방향을 따라, 게이트 라인(GL)이 구비되며, 제2 방향을 따라 데이터 라인(DL)이 구비된다.
이하의 설명에서, 캐소드(107)는 제1 캐소드(107a) 및 제2 캐소드(107b)를 포함할 수 있다. 제1 캐소드(107a)는 제1 애노드(104a)를 커버하며, 제2 캐소드(107b)는 제1 애노드(104a) 외곽에 구비된 경계홈(109)에 구비된다.
이 경우, 도 3에 도시된 발광표시패널에서, 제2 캐소드(107b)는 언더컷(UC)이 구비되어 있지 않은 제2 애노드(104b)를 더 커버할 수 있다.
즉, 도 3에 도시된 발광표시패널에서, 제1 캐소드(107a)는 언더컷이 구비된 애노드를 커버하고, 제2 캐소드(107b)는 경계홈(109)을 커버하며, 제2 캐소드(107b)는 언더컷이 구비되지 않은 애노드를 더 커버할 수 있다.
부연하여 설명하면, 도 3에서 제1 캐소드(107a)와 제2 캐소드(107b)는 도면부호 R로 표시된 점선을 경계로 분리될 수 있다. 이 경우, 도면부호 R로 표시된 점선은 언더컷(UC)을 따라 형성되어 있다. 즉, 제1 캐소드(107a)와 제2 캐소드(107b)는 언더컷(UC)을 따라 분리되어 있다. 이 경우, 분리되어 있는 제1 캐소드(107a)와 제2 캐소드(107b)는, 도 3에 도시된 바와 같이, 언더컷(UC)이 구비된 제1 애노드(104a)의 끝단, 즉, 제1 애노드(104a)의 개구영역으로부터 이격되어 있는 영역에서 연결된다. 제1 애노드(104a)의 개구영역으로부터 이격되어 있는 영역에는, 언더컷(UC)이 구비되어 있지 않다. 즉, 제1 캐소드(107a)와 제2 캐소드(107b)는 언더컷이 구비되지 않은 영역에서 연결된다.
개구영역은 도 3에서 X 및 Y로 표시된 영역을 의미한다. 즉, 도 3에서 X는 개구영역의 제1 방향의 폭을 나타내며, Y는 개구영역의 제2 방향의 폭을 나타낸다. 개구영역은 뱅크(105)에 의해 형성될 수 있다. 즉, 뱅크(105)는 애노드들이 노출되는 개구영역들을 구비한다.
제1 캐소드(107a)와 제2 캐소드(107b)는 경계홈(109)에 구비된 언더컷(UC)에 의해 분리된다.
언더컷(UC)은 경계홈(109)에서 제1 애노드(104a)의 외곽을 따라 구비된다. 특히, 언더컷(UC)은 도 4에 도시된 바와 같이, 제1 애노드(104a) 중 경계홈(109)으로 연장되어 있는 부분 및 경계홈(109)의 측면(경계홈(109)에 노출된 평탄화층(103)의 측면)에 의해 형성된다.
이하에서는, 도 3 내지 도 6을 참조하여, 본 발명에 적용되는 발광표시패널(100)의 기본 구조가 설명된다.
우선, 기판(101)은 유리기판 또는 플라스틱 기판이 될 수 있으며, 이 외에도, 다양한 종류의 필름으로 형성될 수 있다.
다음, 구동 트랜지스터(Tdr)를 포함하는 픽셀구동회로층(102)은, 도 6에 도시된 바와 같이, 기판(101) 상에 구비된다.
픽셀구동회로층(102)에는 구동 트랜지스터(Tdr)를 포함하는 픽셀구동회로(PDC)가 구비된다. 픽셀구동회로(PDC)는 도 2를 참조하여 설명된 바와 같이, 스위칭 트랜지스터(Tsw1), 스토리지 커패시터(Cst), 구동 트랜지스터(Tdr) 및 센싱 트랜지스터(Tsw2)를 포함할 수 있다.
또한, 픽셀구동회로층(102)에는 픽셀구동회로(PDC)와 연결되는 데이터 라인(DL), 게이트 라인(GL), 센싱제어라인(SCL), 센싱라인(SL) 및 제1 전압공급라인(PLA) 등이 구비될 수 있다.
따라서, 픽셀구동회로층(102)은 적어도 두 개의 금속층들 및 적어도 두 개의 금속층들을 절연시키기 위한 적어도 두 개의 절연막들을 포함할 수 있다.
또한, 픽셀구동회로층(102)은 구동 트랜지스터(Tdr)와 기판(101) 사이에 구비되는 버퍼를 더 포함할 수도 있다.
버퍼와 절연막들 각각은, 적어도 하나의 무기막 또는 적어도 하나의 유기막으로 형성될 수 있으며, 적어도 하나의 무기막과 적어도 하나의 유기막으로 형성될 수도 있다.
금속층들 각각은, 구리(Cu) 및 몰리브덴-티타늄 합금(MoTi) 등과 같은 다양한 금속들 중 적어도 하나로 구성될 수 있다.
다음, 평탄화층(103)은 픽셀구동회로층(102) 상에 구비된다.
예를 들어, 픽셀구동회로층(102)에는 픽셀구동회로(PDC)를 형성하는 다양한 종류의 트랜지스터들 및 신호라인들이 구비될 수 있다. 이 경우, 다양한 종류의 트랜지스터들 및 신호라인들의 높이는 다를 수 있으며, 트랜지스터들 및 신호라인들이 구비된 영역과 구비되지 않은 영역의 높이도 다를 수 있다.
이러한 높이 차이에 의해, 트랜지스터들 및 신호라인들에 의해 형성되는 상단면은 평평하지 않다. 따라서, 픽셀구동회로층(102)의 상단면은 평평하지 않다.
평탄화층(103)은 평평하지 않은 픽셀구동회로층(102)의 상단면을 평탄화시키는 기능을 수행한다. 즉, 평탄화층(103)은 픽셀구동회로층(102) 보다 큰 높이로 형성되며, 이에 따라, 평탄화층(103)의 상단면은 평탄면을 형성할 수 있다.
평탄화층(103)은 적어도 하나의 유기막 또는 적어도 하나의 무기막으로 형성될 수 있으며, 적어도 하나의 무기막과 적어도 하나의 유기막으로 형성될 수도 있다.
다음, 애노드(104)들은 평탄화층(103)의 상단에 구비된다. 애노드(104)는 발광소자(ED)를 형성한다. 비록, 도 4 내지 도 6이 제1 애노드(104a)를 포함하는 픽셀의 단면을 나타내고 있으나, 이하에서 설명되는 기본 구조들은 제1 애노드(104a) 이외의 모든 애노드들을 포함하는 픽셀들에 적용될 수 있다. 따라서, 이하의 설명 중 모든 픽셀들에 공통적으로 적용되는 설명에서는, 비록, 4 내지 도 6이 참조되더라도, 제1 애노드(104a), 제1 캐소드(107a), 제1 뱅크(105a), 제1 발광층(106a) 대신, 애노드(104), 캐소드(107), 뱅크(105), 발광층(106)을 이용하여 본 발명이 설명된다.
애노드(104)는 도 2에 도시된 바와 같이, 픽셀구동회로층(102)에 구비되는 구동 트랜지스터(Tdr)와 전기적으로 연결되며, 도 3에 도시된 바와 같이, 각 픽셀(110) 별로 패턴화되어 있다.
애노드(104)는 발광소자(ED)를 구성하는 두 개의 전극들 중 하나가 될 수 있다. 예를 들어, 발광소자(ED)가 유기발광 다이오드인 경우, 유기발광 다이오드는 제1 픽셀전극, 제1 픽셀전극의 상단에 구비되는 발광층(106) 및 발광층(106)의 상단에 구비되는 제2 픽셀전극을 포함할 수 있다. 제1 픽셀전극은 애노드(104)가 될 수 있으며, 제2 픽셀전극은 캐소드(107)가 될 수 있다. 이 경우, 애노드(104)는 구동 트랜지스터(Tdr)와 연결된다.
즉, 평탄화층(103) 상에 구비되는 애노드(104)는 픽셀구동회로층(102)에 구비되는 트랜지스터, 특히, 구동 트랜지스터(Tdr)와 전기적으로 연결될 수 있다.
이를 위해, 발광표시패널에는 컨택홀(CH)이 구비되며, 컨택홀(CH)에 노출된 연결전극(CE)이 애노드(104)에 연결된다. 연결전극(CE)은 구동 트랜지스터(Tdr)와 연결되어 있다.
애노드(104)는 인듐 주석 산화물(ITO: Indium Tin Oxide) 또는 인듐 아연 산화물(IZO: Indium Zinc Oxide)과 같은 투명전극으로 형성될 수도 있고, 구리(Cu)와 같은 불투명 전극으로 형성될 수 있으며, 투명전극과 불투명 전극으로 형성될 수도 있다.
본 발명에 따른 발광표시패널이 탑 발광 방식, 즉, 애노드(104)의 상단 방향으로 광을 출력시키는 방식을 이용하는 경우, 애노드(104)는 적어도 하나의 불투명 전극을 포함할 수 있다.
본 발명에 따른 발광표시패널이 보텀 발광 방식, 즉, 애노드(104)의 하단 방향으로 광을 출력시키는 방식을 이용하는 경우, 애노드(104)는 적어도 하나의 투명 전극을 포함할 수 있다.
애노드(104)는 개구영역에 대응되는 메인 에노드(1041) 및 메인 에노드로부터 연장되어 있으며 구동 트랜지스터(Tdr)와 연결되는 연결 애노드(1042)를 포함한다.
연결 애노드(1042)의 형태는 구동 트랜지스터(Tdr)와의 연결을 고려하여 다양한 형태로 구성될 수 있다.
컨택홀은 연결 애노드(1042)의 끝단에 구비되며, 연결 애노드(1042)는 컨택홀(CH)에서 연결전극(CE)과 연결된다. 따라서, 제1 애노드(104a) 역시 개구영역에 대응되는 메인 애노드(1041) 및 메인 애노드로부터 연장되어 있는 연결 애노드(1042)를 포함하며, 제1 애노드(104a)의 컨택홀(CH)은 연결 애노드(1042)의 끝단에 구비될 수 있다.
이 경우, 제1 애노드(104a)의 외곽 중 컨택홀(CH)이 구비된 영역의 외곽에는 언더컷이 구비되어 있지 않다. 즉, 컨택홀(CH) 주변에는 언더컷이 구비되어 있지 않다. 따라서, 컨택홀(CH) 주변에서, 제1 발광층(106a) 및 제2 발광층(106b)은 연속적으로 구비될 수 있으며, 제1 캐소드(107a) 및 제2 캐소드(107b)가 연속적으로 구비될 수 있다.
메인 애노드(1041)와 연결 애노드(1042) 외곽에는 경계홈(109)이 구비된다. 즉, 평탄화층(103) 중 애노드(104)가 구비되어 있지 않은 영역에는 경계홈(109)이 구비된다.
이하에서는, 설명의 편의를 위해, 메인 애노드(1041) 및 연결 애노드(1042)가 반드시 구분되어야 하는 경우를 제외하고는, 메인 애노드(1041) 및 연결 애노드(1042)가 구분되지 않으며, 애노드(104), 제1 애노드(104a) 및 제2 애노드(104b)를 이용하여 본 발명이 설명된다.
다음, 뱅크(105)는 애노드(104)의 외곽들을 커버하여, 하나의 픽셀(110)에서 광이 출력되는 개구영역을 형성한다. 즉, 도 3에서 X 및 Y로 표시된 폭을 갖는 개구영역은 뱅크(105)에 의해 커버되어 있지 않다.
뱅크(105)는 애노드(104)의 외곽들을 감싸도록 형성된다.
즉, 뱅크(105)는 애노드(104)의 외곽들을 커버하고 있으며, 애노드(104)가 노출되도록 기판(101)의 전체면에 구비될 수 있다. 그러나, 뱅크(105)는 개구영역을 형성하는 다양한 패턴들로 형성될 수도 있다.
뱅크(105)는 인접되어 있는 픽셀들 사이에서 광이 중첩되는 현상을 방지할 수 있다.
뱅크(105)는 적어도 하나의 무기막 또는 적어도 하나의 유기막으로 형성될 수 있으며, 적어도 하나의 무기막과 적어도 하나의 유기막으로 형성될 수도 있다.
뱅크(105)는 제1 뱅크(105a) 및 제2 뱅크(105b)를 포함할 수 있다. 제1 뱅크(105a)는 제1 애노드(104a)를 커버하며, 제2 뱅크(105b)는 제1 애노드(104a) 외곽에 구비된 경계홈(109)에 구비된다. 제2 뱅크(105b)는 언더컷(UC)이 구비되어 있지 않은 제2 애노드(104b)를 더 커버할 수 있다. 즉, 제1 뱅크(105a)는 언더컷이 구비된 애노드를 커버하고, 제2 뱅크(105b)는 경계홈(109)을 커버하며, 제2 뱅크(105b)는 언더컷이 구비되지 않은 애노드를 더 커버할 수 있다.
제1 뱅크(105b)와 제2 뱅크(105b)는 동일한 공정을 통해 형성되며, 따라서, 동일한 물질로 형성된다.
다음, 발광층(106)은 애노드(104)들 및 뱅크(105)를 커버하도록, 기판(101)의 전체 면에 구비된다.
발광층(106)은 유기 발광층, 무기 발광층 및 양자점 발광층 중 어느 하나를 포함할 수 있으며, 또는, 유기 발광층(또는 무기 발광층)과 양자점 발광층의 적층 또는 혼합 구조를 포함할 수 있다.
발광층(106)은 정공 주입층(Hole Injection Layer; HIL), 정공 수송층(Hole Transport Layer; HTL), 정공 저지층(Hole Blocking Layer; HBL), 전자 주입층(Electron Injection Layer; EIL), 전자 수송층(Electron Transport Layer; ETL), 전자 저지층(Electron Blocking Layer; EBL), 및 전하 생성층(Charge Generation Layer; CGL) 등을 포함할 수 있다.
발광층(106)이 백색 광을 출력하는 경우, 발광층(106)은 애노드(104) 상에 순차적으로 적층되는, 정공 주입층(HIL)/정공 수송층(HTL), 청색 유기층, 전자 주입층(EIL)/전하 생성층(CGL)/전자 수송층(ETL), 적색 유기층, 옐로우 그린 유기층, 전자 주입층(EIL)/전하 생성층(CGL)/전자 수송층(ETL), 청색 유기층, 전자 주입층(EIL)/전자 수송층(ETL) 및 유기 버퍼를 포함할 수 있다.
발광층(106)은 상기한 바와 같은 적층 순서를 갖는 층들 이외에도, 다양한 적층 순서를 갖는 층들로 구성될 수 있다.
발광층(106)은 적색, 녹색, 청색 등과 같은 다양한 색을 갖는 광을 출력하도록 구성될 수 있으며, 백색 광을 출력하도록 구성될 수도 있다.
발광층(106)이 백색 광을 출력하는 경우, 발광층(106)의 하단 또는 발광층(106)의 상단에는 컬러필터가 구비될 수 있다.
예를 들어, 컬러필터는 평탄화층(103)과 픽셀구동회로층(102) 사이에 구비되거나, 평탄화층(103)에 구비되거나 또는 캐소드(107)의 상단에 구비될 수 있으며, 이 외에도 다양한 위치에 구비될 수 있다. 특히, 컬러필터는 각 픽셀의 개구영역에 대응되는 위치에 구비된다.
발광층(106)은 제1 발광층(106a) 및 제2 발광층(106b)을 포함할 수 있다. 제1 발광층(106a)은 제1 애노드(104a)를 커버하며, 제2 발광층(106b)은 제1 애노드(104a) 외곽에 구비된 경계홈(109)에 구비된다. 제2 발광층(106b)은 언더컷(UC)이 구비되어 있지 않은 제2 애노드(104b)를 더 커버할 수 있다. 즉, 제1 발광층(106a)은 언더컷이 구비된 애노드를 커버하고, 제2 발광층(106b)은 경계홈(109)을 커버하며, 제2 발광층(106b)은 언더컷이 구비되지 않은 애노드를 더 커버할 수 있다.
제1 발광층(106a)과 제2 발광층(106b)은 동일한 공정을 통해 형성되며, 따라서, 동일한 물질로 형성된다.
다음, 캐소드(107)는 발광층(106) 상단에 구비되며, 특히, 기판(101)의 전체 면에 판 형태로 구비될 수 있다.
캐소드(107)는 유기발광 다이오드의 제2 픽셀전극이 될 수 있다.
본 발명에 따른 발광표시패널(100)이 탑 발광 방식을 이용하는 경우, 캐소드(107)는 투명전극으로 형성될 수 있으며, 예를 들어, 인듐 주석 산화물(ITO: Indium Tin Oxide) 또는 인듐 아연 산화물(IZO: Indium Zinc Oxide)로 형성될 수 있다.
본 발명에 따른 발광표시패널(100)이 보텀 발광 방식을 이용하는 경우, 캐소드(107)는 발광층(106)에서 발생된 광을 애노드(104) 방향으로 반사시키기 위해, 구리(Cu) 및 몰리브덴-티타늄 합금(MoTi) 등과 같은 다양한 금속들 중 적어도 하나로 구성될 수 있다.
캐소드(107)는 제1 캐소드(107a) 및 제2 캐소드(107b)를 포함할 수 있다. 제1 캐소드(107a)는 제1 애노드(104a)를 커버하며, 제2 캐소드(107b)는 제1 애노드(104a) 외곽에 구비된 경계홈(109)에 구비된다. 제2 캐소드(107b)는 언더컷(UC)이 구비되어 있지 않은 제2 애노드(104b)를 더 커버할 수 있다. 즉, 제1 캐소드(107a)는 언더컷이 구비된 애노드를 커버하고, 제2 캐소드(107b)는 경계홈(109)을 커버하며, 제2 캐소드(107b)는 언더컷이 구비되지 않은 애노드를 더 커버할 수 있다.
이 경우, 제1 캐소드(107a)와 제2 캐소드(107b)는 경계홈(109)에 구비된 언더컷(UC)에 의해 분리되어 있다.
언더컷(UC)에서 분리된 제1 캐소드(107a)와 제2 캐소드(107b)는, 제1 애노드(104a)의 끝단에서 연결된다. 특히, 제1 캐소드(107a)와 제2 캐소드(107b)는 제1 애노드(104a)의 끝단 중 언더컷(UC)이 구비되지 않은 영역을 통해 연결된다.
제1 캐소드(107a)와 제2 캐소드(107b)는 동일한 공정을 통해 형성되며, 따라서, 동일한 물질로 형성된다.
마지막으로, 보호층(108)에 의해 캐소드(107)가 커버된다.
발광층(106)이 백색 광을 출력하는 경우, 캐소드(107)는 보호층(108)에 의해 커버되고, 보호층(108)의 상단 중 애노드(104)에 대응되는 부분에는 컬러필터가 구비되며, 보호층(108)의 상단 중 뱅크(105)에 대응되는 부분에는 블랙 메트릭스가 구비될 수 있다. 블랙 메트릭스와 컬러필터 상단에는 또 다른 보호층이 더 구비될 수 있다. 컬러필터에 의해 각 픽셀은, 예를 들어, 적색광, 녹색광, 백색광 및 청색광 중 어느 하나를 출력할 수 있다. 그러나, 상기에서 설명된 바와 같이, 컬러필터는 발광표시패널(100)의 다양한 위치에 구비될 수 있다.
발광층(106)이 고유의 색을 갖는 광을 출력하는 경우, 컬러필터는 생략될 수 있다.
보호층(108)은 봉지층의 기능을 수행할 수 있다. 보호층은 적어도 하나의 무기막 또는 적어도 하나의 유기막으로 형성될 수 있으며, 적어도 하나의 무기막과 적어도 하나의 유기막으로 형성될 수도 있다.
이하에서는, 도 4 내지 도 6을 참조하여, 도 3에 도시된 발광표시패널(100)의 구체적인 구조가 설명된다. 도 4는 언더컷(UC)이 형성되어 있는 경계홈(109)의 A-A'절단면을 나타내고, 도 5는 컨택홀(CH) 주변의 B-B'절단면을 나타내며, 도 6은 컨택홀(CH)의 C-C'절단면을 나타낸다.
첫째, 도 3 및 도 4를 참조하여, 언더컷(UC)이 형성되어 있는 A-A'절단면의 구조가 설명된다. 상기에서 설명된 바와 같이, 도 3에 도시된 발광표시패널에서는 게이트 라인을 따라 서로 인접되어 있는 제1 애노드(104a) 및 제2 애노드(104b) 중 제1 애노드(104a)의 외곽에만 언더컷(UC)이 구비되어 있다.
우선, 캐소드(107)는, 제1 캐소드(107a) 및 제2 캐소드(107b)를 포함하고, 제1 애노드(104a)의 외곽에는 경계홈(109)이 구비되고, 제2 캐소드(107b)는 경계홈(109)에 구비되고, 제1 캐소드(107a)는 제1 애노드(104a)를 커버하고, 제2 캐소드(107b)와 제1 캐소드(107a)는 경계홈(109)에 구비된 언더컷(UC)에서 분리되며, 언더컷(UC)은 경계홈(109) 방향으로 돌출되어 있는 제1 애노드(104a)의 끝단 및 평탄화층(103) 사이에 구비된다.
부연하여 설명하면, 제2 캐소드(107b)는 경계홈(109)에 구비되며, 특히, 도 3에 도시된 발광표시패널에서, 제2 캐소드(107b)는 언더컷(UC)이 구비되어 있지 않은 제2 애노드(104b)를 더 커버할 수 있다.
다음, 발광층(106)은, 제1 애노드(104a)를 커버하는 제1 발광층(106a) 및 경계홈(109)에 구비되는 제2 발광층(106b)을 포함하며, 제2 발광층(106b)과 제1 발광층(106a)은 경계홈(109)에 구비된 언더컷(UC)에서 분리된다.
부연하여 설명하면, 제2 발광층(106b)은 경계홈(109)에 구비되며, 특히, 도 3에 도시된 발광표시패널에서, 제2 발광층(106b)은 언더컷(UC)이 구비되어 있지 않은 제2 애노드(104b)를 더 커버할 수 있다.
다음, 경계홈(109)에서의 평탄화층(103)의 높이는 제1 애노드(104a) 및 제2 애노드(104b)가 구비되어 있는 평탄화층의 높이보다 낮고, 경계홈(109)에서 평탄화층(103)의 상단에는 제2 뱅크(105b)가 구비되고, 경계홈(109)에 구비된 제2 뱅크(105b)의 상단에는 제2 발광층(106b)이 구비되고, 경계홈(109)에 구비된 제2 발광층(106b)의 상단에는 제2 캐소드(107b)가 구비되며, 제1 캐소드(107a) 및 제2 캐소드(107b)는 보호층(108)에 의해 커버된다.
다음, 제1 애노드(104a)의 끝단은 도 4에 도시된 바와 같이, 경계홈(109) 방향으로 돌출되어 있으며, 제2 애노드(104b)의 끝단은 경계홈(109) 방향으로 돌출되어 있지 않다. 따라서, 언더컷(UC)은 제1 애노드(104a)의 외곽에만 구비된다.
언더컷(UC)은 경계홈(109) 방향으로 돌출되어 있는 제1 애노드(104a)의 끝단 및 경계홈(109)의 측면에 의해 형성될 수 있다. 경계홈(109)의 측면은 경계홈(109)에 노출된 평탄화층(103)의 측면을 의미한다. 경계홈(109)에 노출된 평탄화층(103)의 측면의 상단에서, 제1 애노드(104a)의 끝단은 경계홈(109) 방향으로 돌출되어 있다.
제1 뱅크(105a) 및 제2 뱅크(105b)는 언더컷(UC)에서 도 4에 도시된 바와 같이 분리되지 않고 연속적으로 구비될 수도 있다.
그러나, 제1 뱅크(105a) 및 제2 뱅크(105b)가 무기물로 형성된 경우, 언더컷(UC)에서 제1 뱅크(105a) 및 제2 뱅크(105b)는 끊기지 않고 연속적으로 구비될 수 있다. 이 경우, 언더컷(UC)은 제1 애노드(104a)를 커버하는 제1 뱅크(105a) 및 제1 애노드(104a)의 하단에서 평탄화층(103)의 측면을 따라 구비되는 제2 뱅크(105b)에 의해 형성될 수 있다.
언더컷(UC)은 경계홈(109) 방향으로 돌출되어 있는 제1 애노드의 끝단 및 경계홈(109)의 측면 사이에 구비되며, 보다 더 구체적으로는, 언더컷(UC)은 경계홈(109) 방향으로 돌출되어 있는 제1 애노드(104a)의 끝단 및 애노드의 끝단에 인접되어 경계홈(109)에 노출된 평탄화층(103)의 측면에 의해 형성된다.
부연하여 설명하면, 경계홈(109) 방향으로 돌출된 제1 애노드(104a)의 끝단, 즉, 제1 애노드(104a)의 외곽은 평탄화층(103)의 측면과 함께 언더컷(UC)을 형성할 수 있다.
마지막으로, 경계홈(109)에서 평탄화층(103)의 상단에는 도 4에 도시된 바와 같이, 제2 뱅크(105b)가 구비되고, 경계홈(109)에 구비된 제2 뱅크(105b)의 상단에는 제2 발광층(106b)이 구비되며, 경계홈(109)에 구비된 제2 발광층(106b)의 상단에는 제2 캐소드(107b)가 구비된다.
경계홈(109)에 구비된 제2 뱅크(105b)는 경계홈(109)의 또 다른 측면을 통해 제2 애노드(104b) 방향으로 연장되어, 제2 애노드(104b)를 커버한다. 이 경우, 제2 뱅크(105b)는 언더컷(UC)에서 제1 뱅크(105a)와 분리될 수 있으며, 또는 제1 뱅크(105a)와 분리되지 않고 연속적으로 구비될 수도 있다. 또한, 제1 뱅크(105b) 및 제2 뱅크(105a)는 개구영역에는 구비되지 않는다. 즉, 개구영역을 통해 광이 출력될 수 있다.
경계홈(109)에 구비된 제2 발광층(106b)은 경계홈(109)의 또 다른 측면을 통해 제2 애노드(104b) 방향으로 연장되어, 제2 애노드(104b)의 상단을 커버한다. 이 경우, 제2 발광층(106b)은 언더컷(UC)에서 제1 발광층(106a)과 분리될 수 있다.
경계홈(109)에 구비된 제2 캐소드(107b)는 경계홈(109)의 또 다른 측면을 통해 제2 애노드(104b) 방향으로 연장되어, 제2 애노드(104b)의 상단을 커버한다. 이 경우, 제2 캐소드(107b)는 언더컷(UC)에서 제1 캐소드(107a)와 분리될 수 있다.
제2 캐소드(107b) 및 제1 캐소드(107a)는 보호층(108)에 의해 커버된다. 보호층(108)은 언더컷(UC)에서 분리되지 않고 연속적으로 구비된다.
상기에서 설명된 바와 같이, 제2 발광층(106b)은 언더컷(UC)에 의해 제1 발광층(106a)과 분리될 수 있으며, 제2 캐소드(107b) 역시 언더컷(UC)에 의해 제1 캐소드(107a)와 분리될 수 있다.
부연하여 설명하면, 발광층(106)은 경계홈(109)의 높이 차이 및 경계홈(109)의 언더컷(UC)에 의해 제2 발광층(106b) 및 제1 발광층(107a)으로 분리될 수 있으며, 캐소드(107) 역시 경계홈(109)의 높이 차이 및 경계홈(109)의 언더컷(UC)에 의해 제2 캐소드(107b) 및 제1 캐소드(107a)로 분리될 수 있다.
따라서, 픽셀에서 발생된 누설전류는, 누설전류가 발생된 픽셀과 게이트 라인을 따라 인접되어 있는 픽셀로 전달되지 못한다. 이에 따라, 인접되어 있는 픽셀들 간의 누설전류에 의한 발광이 감소될 수 있다. 즉, 발광층(106)이 제2 발광층(106b) 및 제1 발광층(107a)으로 분리됨에 따라, 발광층(106)에 구비된 전하생성층(CGL)이 분리될 수 있으며, 이에 따라, 서로 인접된 픽셀들 사이에서의 누설전류가 차단될 수 있다.
둘째, 상기에서 설명된 바와 같이, 도 3에는 게이트 라인을 따라 서로 인접되어 있는 제1 애노드(104a) 및 제2 애노드(104b) 중 제1 애노드(104a)의 외곽에만 언더컷(UC)이 구비되어 있다. 이 경우, 제1 애노드(104a)를 구동 트랜지스터(Tdr)와 연결시키는 컨택홀(CH)의 주면에는 언더컷(UC)이 구비되어 있지 않다.
즉, 도 3에 도시된 바와 같이, 언더컷(UC)은 제1 애노드(104a)의 외곽을 따라 구비되어 있으나, 제1 애노드(104a)의 외곽 중 컨택홀(CH)이 구비되어 있는 부분에는 구비되어 있지 않다. 이 경우, 도 5는 언더컷이 끊겨져 있는 부분의 단면을 나타낸다. 도 5에서 도면부호 109a로 표시된 영역은 언더컷(UC) 형성 과정에서 평탄층화(103)이 드라이 에칭(dry atched)되어 형성된 영역이다.
언더컷(UC)이 끊겨져 있는 부분에서는, 도 5에 도시된 바와 같이, 기판(101)에 픽셀구동회로층(102)이 구비되고, 픽셀구동회로층(102) 상단에 평탄화층(103)이 구비되고, 평탄화층(103) 상단에 제2 뱅크(105b)가 구비되고, 제2 뱅크(105b)의 상단에 제2 발광층(106b)이 구비되고, 제2 발광층(106b) 상단에 제2 캐소드(107b)가 구비되며, 제2 캐소드(107b) 상단에 보호층(108)이 구비된다.
즉, 컨택홀(CH)이 구비되어 있는 영역의 주변 중 언더컷(UC)이 끊겨져 있는 부분에서는, 상기에서 설명된 바와 같이, 제2 뱅크(105b), 제2 발광층(106b) 및 제2 캐소드(107b)가 구비된다.
셋째, 컨택홀(CH)에는 구동 트랜지스터(Tdr)와 연결되어 있는 연결전극(CE)이 노출되어 있다.
연결전극(CE)은 기판(101)의 상단면에 구비될 수도 있고, 픽셀구동회로층(102)의 내부에 구비될 수도 있고, 도 6에 도시된 바와 같이, 픽셀구동회로층(102)의 상단면에 구비될 수도 있으며, 평탄화층 내부에 구비될 수도 있다.
컨택홀(CH)에 노출되어 있는 연결전극(CE)은 제1 애노드(104a)에 의해 커버된다. 그러나, 연결전극(CE)은 픽셀구동회로층(102)과 평탄화층(103) 사이에 구비되는 보호층에 의해 커버될 수도 있으며, 보호층이 평탄화층(103)에 의해 커버될 수도 있다. 연결전극(CE)을 커버한 제1 애노드(104a)는 컨택홀(CH)의 측면, 예를 들어, 컨택홀(CH)에 노출되어 있는 평탄화층(103)의 측면으로 연장될 수 있으며, 평탄화층의 측면으로 연장된 제1 애노드(104a)는 평탄화층(103)의 상단면까지 연장될 수 있다.
컨택홀(CH)에서 제1 애노드(104a)의 상단에는 제1 뱅크(105a) 및 제2 뱅크(105b)가 연속적으로 구비된다.
컨택홀(CH)에 구비된 제1 뱅크(105a) 및 제2 뱅크(105b)의 상단에는 제1 발광층(106a) 및 제2 발광층(106b)이 연속적으로 구비된다.
컨택홀(CH)에 구비된 제1 발광층(106a) 및 제2 발광층(106b)의 상단에는 제1 캐소드(107a) 및 제2 캐소드(107b)가 연속적으로 구비된다.
컨택홀(CH)에 구비된 제1 캐소드(107a) 및 제2 캐소드(107b)는 보호층(108)에 의해 커버된다.
상기에서 설명된 바와 같이, 컨택홀(CH)에서, 연결전극(CE)은 제1 애노드(104a)와 연결되고, 제1 발광층(106a) 및 제2 발광층(106b)이 연결되며, 제1 캐소드(107a) 및 제2 캐소드(107b)가 연결된다.
특히, 도 3 및 도 6에 도시된 발광표시패널에서, 제1 애노드(104a)는 연결전극(CE) 전체를 커버하고 있다. 따라서, 연결전극(CE)은 제1 애노드(104a)의 상단 방향으로 노출되어 있지 않다.
상기에서는, 도 3 내지 도 6을 참조하여, 제1 애노드(104a) 및 제2 애노드(104b) 중 제1 애노드(104a)에만 언더컷(UC)이 구비되며, 제1 애노드(104a)의 컨택홀(CH)에 노출된 연결전극(CE) 전체가 제1 애노드(104a)에 의해 커버되는 발광표시패널이, 본 발명의 일예로서 설명되었다.
이하에서는, 도 7 내지 도 9를 참조하여, 제1 애노드(104a) 및 제2 애노드(104b) 중 제1 애노드(104a)에만 언더컷(UC)이 구비되며, 제1 애노드(104a)의 컨택홀(CH)에 노출된 연결전극(CE)의 일부만이 제1 애노드(104a)에 의해 커버되는 발광표시패널이, 본 발명의 일예로서 설명된다. 이하의 설명 중, 도 1 내지 도 6을 참조하여 설명된 내용과 동일하거나 유사한 내용은 생략되거나 간단히 설명된다.
도 7은 본 발명에 따른 발광표시패널에 구비된 네 개의 픽셀들을 나타낸 또 다른 평면도이고, 도 8은 도 7에 도시된 D-D'라인을 따라 절단된 단면을 나타낸 예시도이며, 도 9는 도 7에 도시된 E-E'라인을 따라 절단된 단면을 나타낸 예시도이다.
도 7에 도시된 발광표시패널의 A-A'라인을 따라 절단된 단면은, 도 도 4에 도시된 단면과 동일하다.
즉, 도 7에 도시된 발광표시패널 및 도 3에 도시된 발광표시패널은, 게이트 라인을 따라 인접되어 있는 제1 애노드(104a) 및 제2 애노드(104b) 중 제1 애노드(104a)에만 언더컷(UC)이 구비되어 있다는 공통점을 가지고 있다. 따라서, 도 7에 도시된 발광표시패널의 제1 애노드(104a) 및 제2 애노드(104b) 사이의 단면 구조는 도 3에 도시된 발광표시패널의 제1 애노드(104a) 및 제2 애노드(104b) 사이의 단면 구조와 동일하다. 따라서, 이에 대한 상세한 설명은 생략된다.
도 7 및 도 8을 참조하여, 컨택홀(CH) 주변의 구조가 설명된다.
상기에서 설명된 바와 같이, 도 7에는 게이트 라인을 따라 서로 인접되어 있는 제1 애노드(104a) 및 제2 애노드(104b) 중 제1 애노드(104a)의 외곽에만 언더컷(UC)이 구비되어 있다. 도 7에서 제1 캐소드(107a)와 제2 캐소드(107b)는 도면부호 R로 표시된 점선을 경계로 분리될 수 있다. 이 경우, 도면부호 R로 표시된 점선은 언더컷(UC)을 따라 형성되어 있다. 즉, 제1 캐소드(107a)와 제2 캐소드(107b)는 언더컷(UC)을 따라 분리되어 있다.
이 경우, 제1 애노드(104a)를 구동 트랜지스터(Tdr)와 연결시키는 컨택홀(CH)의 주변에는 언더컷(UC)이 구비되어 있지 않다. 그러나, 본 발명에서 컨택홀(CH) 주변에 반드시 언더컷(UC)이 구비되지 않는 것은 아니다. 즉, 언더컷(UC)이 구비되지 않는 영역은 제1 애노드(104a)의 끝단에서 다양하게 변경될 수 있다.
즉, 도 7에 도시된 바와 같이, 언더컷(UC)은 제1 애노드(104a)의 외곽을 따라 구비되어 있으나, 제1 애노드(104a)의 외곽 중 컨택홀(CH)이 구비되어 있는 부분에는 구비되지 않을 수 있다. 이 경우, 도 8은 언더컷이 끊겨져 있는 부분의 단면을 나타낸다.
특히, 도 3에 도시된 발광표시패널에서는, 컨택홀(CH)이 제1 애노드(104a)에 의해 완전히 커버되어 있으나, 도 7에 도시된 발광표시패널에서는, 컨택홀(CH)의 일부만이 제1 애노드(104a)에 의해 커버되어 있다.
언더컷(UC)이 끊겨져 있는 부분에서는, 도 8에 도시된 바와 같이, 기판(101)에 픽셀구동회로층(102)이 구비되고, 픽셀구동회로층(102) 상단에 연결전극(CE)이 구비되고, 연결전극 상단에 평탄화층(103)이 구비되고, 평탄화층(103) 상단에 제2 뱅크(105b)가 구비되고, 제2 뱅크(105b)의 상단에 제2 발광층(106b)이 구비되고, 제2 발광층(106b) 상단에 제2 캐소드(107b)가 구비되며, 제2 캐소드(107b) 상단에 보호층(108)이 구비된다.
즉, 컨택홀(CH)이 구비되어 있는 영역의 주변 중 언더컷(UC)이 끊겨져 있는 부분에서는, 상기에서 설명된 바와 같이, 제2 뱅크(105b), 제2 발광층(106b) 및 제2 캐소드(107b)가 구비된다. 즉, 언더컷(UC)이 없는 영역에서는 발광층(106) 및 캐소드(107)가 분리되어 있지 않다.
연결전극(CE)은 기판(101)의 상단면에 구비될 수도 있고, 픽셀구동회로층(102)의 내부에 구비될 수도 있고, 도 8에 도시된 바와 같이, 픽셀구동회로층(102)의 상단면에 구비될 수도 있으며, 평탄화층(103) 내부에 구비될 수도 있다.
이 경우, 도 5를 참조하여 설명된 단면에서는 도 3에 도시된 B-B'라인에 컨택홀(CH)이 중첩되어 있지 않기 때문에, 연결전극(CE)이 도시되어 있지 않으나, 도 8을 참조하여 설명된 단면에서는 도 7에 도시된 D-D'라인에 컨택홀(CH)이 중첩되어 있기 때문에, 연결전극(CE)이 도시되어 있다.
셋째, 컨택홀(CH)에는 구동 트랜지스터(Tdr)와 연결되어 있는 연결전극(CE)이 노출되어 있다.
연결전극(CE)은 기판(101)의 상단면에 구비될 수도 있고, 픽셀구동회로층(102)의 내부에 구비될 수도 있고, 도 9에 도시된 바와 같이, 픽셀구동회로층(102)의 상단면에 구비될 수도 있으며, 평탄화층 내부에 구비될 수도 있다.
이 경우, 도 7에 도시된 바와 같이, 컨택홀(CH)의 일부만이 제1 애노드(104a)와 중첩되어 있기 때문에, 도 9에 도시된 바와 같이, 연결전극(CE)의 일부만이 제1 애노드(104a)에 의해 커버된다. 컨택홀(CH)에서 제1 애노드(104a)의 상단에는 제1 뱅크(105a) 및 제2 뱅크(105b)가 연속적으로 구비된다. 즉, 제1 뱅크(105a) 및 제2 뱅크(105b)에 의해 제1 애노드(104a) 및 연결전극(CE)은 완전히 커버된다.
컨택홀(CH)에 구비된 제1 뱅크(105a) 및 제2 뱅크(105b)의 상단에는 제1 발광층(106a) 및 제2 발광층(106b)이 연속적으로 구비된다.
컨택홀(CH)에 구비된 제1 발광층(106a) 및 제2 발광층(106b)의 상단에는 제1 캐소드(107a) 및 제2 캐소드(107b)가 연속적으로 구비된다.
컨택홀(CH)에 구비된 제1 캐소드(107a) 및 제2 캐소드(107b)는 보호층(108)에 의해 커버된다.
상기에서 설명된 바와 같이, 컨택홀(CH)에서, 연결전극(CE)은 제1 애노드(104a)와 연결되고, 제1 발광층(106a) 및 제2 발광층(106b)이 연결되며, 제1 캐소드(107a) 및 제2 캐소드(107b)가 연결된다.
특히, 도 7 및 도 9에 도시된 발광표시패널에서, 제1 애노드(104a)는 연결전극(CE)의 일부만을 커버하고 있다. 따라서, 연결전극(CE)의 또 다른 일부는 제1 애노드(104a)의 상단 방향으로 노출되어 있다.
본 발명에서는 컨택홀(CH)에서 제1 발광층(106a) 및 제2 발광층(106b)이 연결될 수 있으며, 제1 캐소드(107a) 및 제2 캐소드(107b)가 연결될 수 있다. 이 경우, 연결전극(CE)은 도 6에 도시된 바와 같이, 제1 애노드(104a)에 의해 완전히 커버될 수 있으며, 또는, 도 9에 도시된 바와 같이, 연결전극(CE)의 일부만이 제1 애노드(104a)에 의해 커버될 수 있다.
특히, 언더컷이 도 3 내지 도 9에 도시된 구조로 형성되는 경우, 언더컷이 형성되는 영역이 감소될 수 있으며, 이에 따라, 발광표시장치의 신뢰성이 향상될 수 있다.
이하에서는, 도 10 및 도 11을 참조하여, 모든 애노드(104)들에 언더컷(UC)이 구비되며, 애노드(104)의 컨택홀(CH)에 노출된 연결전극(CE)의 일부만이 애노드(104)에 의해 커버되는 발광표시패널이, 본 발명의 일예로서 설명된다. 이하의 설명 중, 도 1 내지 도 9를 참조하여 설명된 내용과 동일하거나 유사한 내용은 생략되거나 간단히 설명된다.
도 10은 본 발명에 따른 발광표시패널에 구비된 네 개의 픽셀들을 나타낸 또 다른 평면도이며, 도 11은 도 10에 도시된 F-F'라인을 따라 절단된 단면을 나타낸 예시도이다.
도 10에 도시된 발광표시패널의 F-F'라인을 따라 절단된 단면은, 도 도 4에 도시된 단면과 다르다.
즉, 도 3에 도시된 발광표시패널에서는 게이트 라인을 따라 인접되어 있는 제1 애노드(104a) 및 제2 애노드(104b) 중 제1 애노드(104a)에만 언더컷(UC)이 구비되어 있으나, 도 10에 도시된 발광표시패널에서는 제1 애노드(104a) 및 제2 애노드(104b) 모두에 언더컷(UC)이 구비되어 있다.
따라서, 도 3에 도시된 발광표시패널에서는, 도 4에 도시된 바와 같이, 제1 애노드(104a)의 외곽에만 언더컷(UC)이 구비되어 있으나, 도 10에 도시된 발광표시패널에서는, 도 11에 도시된 바와 같이, 제1 애노드(104a)의 외곽 및 제2 애노드(104b)의 외곽을 따라 언더컷(UC)이 구비되어 있다. 이 경우, 제1 애노드(104a)의 외곽 중 개구영역과 가장 먼 영역에는 언더컷(UC)이 구비되어 있지 않으며, 제2 애노드(104b)의 외곽 중 개구영역과 가장 먼 영역에는 언더컷(UC)이 구비되어 있지 않다.
상기 설명에서, 캐소드(107)는 제1 캐소드(107a) 및 제2 캐소드(107b)를 포함하고, 제2 캐소드(107b)는 경계홈(109)에 구비되고, 제1 캐소드(107a)는 제1 애노드(104a)를 커버하고, 제2 캐소드(107b)와 제1 캐소드(107a)는 경계홈(109)에 구비된 언더컷(UC)에서 분리된다고 정의되었다. 즉, 도 10에서 제1 캐소드(107a)와 제2 캐소드(107b)는 도면부호 R로 표시된 점선을 경계로 분리될 수 있다. 이 경우, 도면부호 R로 표시된 점선은 언더컷(UC)을 따라 형성되어 있다. 즉, 제1 캐소드(107a)와 제2 캐소드(107b)는 언더컷(UC)을 따라 분리되어 있다.
또한, 발광층(106)은, 제1 애노드(104a)를 커버하는 제1 발광층(106a) 및 경계홈(109)에 구비되는 제2 발광층(106b)을 포함하며, 제2 발광층(106b)과 제1 발광층(106a)은 경계홈(109)에 구비된 언더컷(UC)에서 분리된다고 정의되었다.
이 경우, 도 3 내지 도 9에 도시된 발광표시패널에서는, 제2 애노드(104b)의 외곽에는 언더컷이 구비되어 있지 않기 때문에, 제2 캐소드(107b) 및 제2 발광층(106b)은 제2 애노드(104b)를 더 커버하고 있다.
그러나, 도 10 및 도 11에 도시된 발광표시패널에서는, 제1 애노드(104a)의 외곽뿐만 아니라, 제2 애노드(104b)의 외곽에도 언더컷(UC)이 구비되어 있다.
따라서, 도 11에서, 제2 애노드(104b)를 커버하는 발광층은 제1 발광층의 도면부호인 106a로 표시되었으며, 제2 애노드(104b)를 커버하는 캐소드는 제1 캐소드의 도면부호인 107a로 표시되었다.
즉, 본 발명은 언더컷이 구비되어 있는 애노드를 커버하는 제1 발광층(106a) 및 제1 캐소드(107a)가 경계홈(109)에 구비되는 제2 발광층(106b) 및 제2 캐소드(107b)와 분리되어 있다는 특징을 가지고 있다.
이 경우, 제2 발광층(106b) 및 제2 캐소드(107b)는 도 3 및 도 7에 도시된 바와 같이, 경계홈(109) 뿐만 아니라, 언더컷이 구비되어 있지 않은 애노드(예를 들어, 제2 애노드(104b))를 더 커버할 수 있으며, 모든 애노드의 외곽에 언더컷이 구비되어 있는 경우에는, 도 10 및 도 11에 도시된 바와 같이, 경계홈(109)에만 구비될 수 있다.
즉, 제1 애노드(104a)를 커버하는 제1 뱅크(105a), 제1 발광층(106a) 및 제1 캐소드(107a)는 경계홈(109)에 구비된 제2 뱅크(105b), 제2 발광층(106b) 및 제2 캐소드(107b)와 분리되어 있다.
또한, 제2 애노드(104b)를 커버하는 제1 뱅크(105a), 제1 발광층(106a) 및 제1 캐소드(107a)은 경계홈(109)에 구비된 제2 뱅크(105b), 제2 발광층(106b) 및 제2 캐소드(107b)와 분리되어 있다.
따라서, 제1 애노드(104a)를 커버하는 제1 뱅크(105a), 제1 발광층(106a) 및 제1 캐소드(107a)는, 제2 애노드(104b)를 커버하는 제1 뱅크(105a), 제1 발광층(106a) 및 제1 캐소드(107a)와, 경계홈(109)에서 분리되어 있다.
상기에서 설명된 차이점을 제외하고는, 도 4를 참조하여 설명된 모든 내용들은 도 11에 대한 설명에도 동일하게 적용될 수 있다.
도 10에 도시된 발광표시패널 및 도 7에 도시된 발광표시패널은, 컨택홀(CH)의 일부만이 제1 애노드(104a)와 중첩되어 있다는 공통점을 가지고 있기 때문에, 도 10에 도시된 D-D'라인의 단면은 도 7에 도시된 D-D'라인의 단면과 동일한 구조를 가지며, 도 10에 도시된 E-E'라인의 단면은 도 7에 도시된 E-E'라인의 단면과 동일한 구조를 갖는다. 따라서, 이에 대한 상세한 설명은 생략된다.
상기에서 도 10 및 도 11을 참조하여 설명된 발광표시장치에 의하면, 발광표시장치를 제조하는 공정에서, 포토마스크(photo mask)의 추가 없이 컨택홀(CH)에서 발광층 및 캐소드가 연결될 수 있다. 따라서, 마스크의 개수가 감소될 수 있다. 즉, 도 10 및 도 11을 참조하여 설명된 발광표시장치의 제조 공정에서는, 제1 캐소드 패터닝 시 포토레지스트(PR)가 덮인 상태로 Ÿ‡에칭(wet etch) 후 포토레지스트(PR) 스트립(strip) 없이 드라이 에칭이 진행될 수 있기 때문에, 마스크 추가가 필요하지 않다.
상기한 바와 같은 본 발명에 의하면, 누설전류 및 누설광의 주요 경로인, 픽셀들 사이의 좌우 영역들에 경계홈(109)이 형성될 수 있으며, 경계홈(109)에 구비된 언더컷(UC)에 의해 제2 발광층(106b) 및 제1 발광층(106a)이 분리될 수 있으며, 제2 캐소드(107b) 및 제1 캐소드(107b)가 분리될 수 있다. 따라서, 언더컷(UC)을 통해 서로 분리되는 제2 발광층(106b) 및 제1 발광층(106a)과, 제2 캐소드(107b) 및 제1 캐소드(107a)에 의해, 누설전류 및 누설광이 차단될 수 있다.
즉, 상기에서 설명된 바와 같이, 경계홈(109)에 구비된 언더컷(UC)에 의해, 제1 발광층(106a)이 제2 발광층(106b)과 분리되어 있기 때문에, 인접되어 있는 픽셀들 사이에서 발광층을 통한 누설전류가 발생되지 않는다. 또한, 제1 발광층(106a)이 제2 발광층(106b)과 완전히 분리되지 못하더라도, 제1 캐소드(107a)가, 경계홈(109)에서, 제2 캐소드(107b)와 분리되어 있기 때문에, 인접되어 있는 픽셀들 사이에서 발광층(106) 및 캐소드(107)를 통한 누설전류 및 누설광이 발생되지 않는다.
또한, 본 발명에 의하면, 언더컷에서 분리된 제1 캐소드와 제2 캐소드가 애노드의 개구영역과 먼 곳, 예를 들어, 애노드와 구동 트랜지스터를 연결시키는 컨택홀에서 연결될 수 있다. 이에 따라, 발광소자의 발광영역의 감소(shrinkage)가 방지 또는 지연될 수 있다. 즉, 개구영역과 먼 곳에 언더컷(UC)이 끊어지는 영역이 존재함으로써, 언더컷(UC)의 신뢰성이 개선될 수 있으며, 언더컷(UC)의 신뢰성 저하에 따른 개구영역의 영향도 최소화될 수 있다.
부연하여 설명하면, 발광표시장치(예를 들어, OLED를 이용한 표시장치)를 이용한 텔레비전(TV)에서 중요한 것은, 발광영역이 감소하는 현상이 발생하는 시점이 제품의 수명(예를 들어, 10년 동안 3만 시간 시청) 기한 내에 발생하지 않도록 지연시키는 것이다.
일반적으로, 언더컷(홈 구조) 적용시, 언더컷의 끝단(분리된 캐소드들이 연결되는 영역)에서, 뎁스(depth) 저하에 따른 보호층의 커버 불량(예를 들어, E-PAS cover NG)이 발생하기 쉽다(CVD 또는 PVD source의 arrival angle 감소에 기인함). 이에 따라, 애노드 및 캐소드 등이 훼손될 가능성이 크며, 따라서, 발광영역이 감소하는 현상이 발생될 수 있다. 즉, 언더컷 뎁스가 저하되는 경우 제2 캐소드 및 보호층(EPAS(PAS3)) 증착 시 캐소드 물질 및 CVD precursor의 arrival angle이 좁아 coverage NG 확률이 높아질 수 있다.
그러나, 본 발명과 같이, 언더컷의 끝단(제1 캐소드와 제2 캐소드가 연결되는 영역)이 발광영역(개구영역)과 먼 곳에 배치될 경우, 보호층의 커버 불량이 발생될 가능성이 있는 영역이 발광영역과 먼 곳에 배치될 수 있으며, 이에 따라, 발광영역이 감소되는 현상이 방지되거나 또는 지연될 수 있다.
이하에서는, 상기에서 설명된 본 발명에 따른 발광표시장치의 구조를 보다 더 명확하게 하기 위해, 본 발명에 따른 발광표시장치의 제조 방법, 특히, 언더컷(UC)이 형성되는 방법이 간단히 설명된다.
도 12 내지 도 14는 본 발명에 따른 발광표시장치의 제조 방법을 설명하기 위한 예시도들이다. 도 12 내지 도 14에서 (a)는 발광표시패널에 구비된 네 개의 픽셀들을 나타낸 평면도이고, (b)는 (a)에 표시된 K-K'라인을 따라 절단된 단면을 나타낸 예시도이다. 이하의 설명 중, 도 1 내지 도 11을 참조하여 설명된 내용과 동일하거나 유사한 내용은 생략되거나 간단히 설명된다.
우선, 기판(101)에 구동 트랜지스터(Tdr)를 포함하는 픽셀구동회로층(102)이 구비된다.
다음, 평탄화층(103)이 픽셀구동회로층(102)의 상단에 구비된다.
다음, 도 12에 도시된 바와 같이, 애노드들(104a, 104b)이 평탄화층(103)의 상단에 구비된다. 애노드들(104a, 104b)은 각 픽셀(110) 별로 패턴화되어 있다.
다음, 도 13에 도시된 바와 같이, 포토레지스터(PR)가 애노드들(104a, 104b)의 상단에 구비된다. 이 경우, 포토레지스터(PR)는 각 픽셀(110) 별로 패턴화될 수 있다.
예를 들어, 도 13에 도시된 바와 같이, 포토레지스터(PR)는 제1 애노드(104a)의 내측만을 커버하고 외곽에는 구비되지 않을 수 있으며, 제2 애노드(104b) 전체를 커버할 수 있다. 이 경우, 제1 애노드(104a)의 내측에 구비되는 포토레지스터(PR)는 제1 애노드(104a)의 끝단, 예를 들어, 컨택홀이 형성될 부분을 통해, 제2 애노드(104b)를 커버하고 있는 포토레지스터와 연결될 수 있다.
이와 같은 형태로 구비된 포토레지스터(PR)에 의해서는 도 3 및 도 7에 도시된 바와 같이, 제1 애노드(104a)의 외곽에만 언더컷(UC)이 구비되는 발광표시패널이 제조될 수 있다.
그러나, 도 13에서 제2 애노드(104b)의 상단에 구비된 포토레지스터(PR)가, 제1 애노드(104a)의 상단에 구비된 포토레지스터(PR)와 같이, 제2 애노드(104b)의 외곽에 구비되지 않으면, 도 10에 도시된 바와 같이, 제1 애노드(104a) 및 제2 애노드(104b)의 외곽에 언더컷(UC)이 구비되는 발광표시패널이 제조될 수 있다.
다음, 도 14에 도시된 바와 같이, 평탄화층(103)이 에칭을 통해 식각되어, 애노드들 사이에 경계홈(109)이 형성된다. 즉, 경계홈(109)은 애노드들의 외곽을 따라 구비될 수 있으며, 특히, 애노드들의 외곽에 형성되는 언더컷(UC)을 따라 구비될 수 있다.
상기에서 설명된 바와 같이, 도 13에 도시된 형태로 포토레지스터(PR)가 구비되면, 제1 애노드(104a)의 외곽에만 언더컷(UC)이 구비되는 도 3 및 도 7에 도시된 발광표시패널이 제조되며, 도 13에서 제2 애노드(104b)의 상단에 구비된 포토레지스터(PR)가, 제1 애노드(104a)의 상단에 구비된 포토레지스터(PR)와 같이, 제2 애노드(104b)의 외곽에 구비되지 않으면, 제1 애노드(104a) 및 제2 애노드(104b)의 외곽에 언더컷(UC)이 구비되는 도 10에 도시된 발광표시패널이 제조된다.
애노드 중 개구영역과 멀리 이격되어 있는 영역에는 애노드와 구동 트랜지스터를 연결시키기 위한 컨택홀이 구비된다. 예를 들어, 컨택홀은 커패시턴스에 영향을 덜 주고, 다른 전극들이 노출된 가능성이 없는 영역에 형성된다. 따라서, 개구영역 주변의 각종 전극들 또는 라인들과의 간섭을 줄이기 위해 컨택홀은 개구영역과 멀리 이격되어 있는 영역에 구비될 수 있다.
이 경우, 도 3 내지 도 6을 참조하여 설명된 바와 같이, 제1 애노드를 구동 트랜지스터(Tdr)와 연결시키는 연결전극(CE) 전체가 제1 애노드(104a)에 의해 커버될 수 있다.
또한, 도 7 내지 도 11을 참조하여 설명된 바와 같이, 컨택홀(CH)에 노출된 연결전극(CE)의 일부만이 제1 애노드(104a)에 의해 커버되며, 나머지 일부는 제1 애노드(104a)에 의해 커버되지 않을 수 있다.
연결전극(CE)이 제1 애노드(104a)에 의해 커버되는 형태에 따라, 컨택홀 주변의 단면구조는, 도 5, 도 6, 도 8 및 도 9에 도시된 바와 같이, 다양하게 변경될 수 있다.
마지막으로, 애노드들(104a, 104b)과 평탄화층(103) 상단에 뱅크가 구비되며, 애노드들(104a, 104b) 각각에는 광이 출력되는 개구영역이 형성된다.
상기한 바와 같은 본 발명에 의하면, 언더컷(UC)에서 분리된 제1 캐소드와 제2 캐소드가 애노드의 개구영역과 먼 곳, 예를 들어, 에노드의 끝단에서 연결될 수 있기 때문에, 발광소자의 발광영역의 감소(shrinkage)가 방지될 수 있다. 즉, 본 발명에서는 언더컷(UC)이 끝나거나 끊겨지는 영역이 애노드의 개구영역과 이격되어 있기 때문에, 개구영역의 감소가 방지될 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다.　 그러므로, 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
100: 발광표시패널 200: 게이트 드라이버
300: 데이터 드라이버 400: 제어부

Claims (8)

  1. 기판에 구비되는 평탄화층;
    상기 평탄화층 상에 구비되는 애노드들;
    상기 애노드들이 노출되는 개구영역들을 구비하는 뱅크;
    상기 애노드들 및 상기 뱅크 상에 구비되는 발광층; 및
    상기 발광층 상에 구비되며, 제1 캐소드와 제2 캐소드를 포함하는 캐소드를 포함하고,
    서로 인접되어 있는 제1 애노드 및 제2 애노드 중 적어도 하나의 외곽에는 언더컷이 구비되고,
    상기 언더컷에서 분리된 상기 제1 캐소드와 상기 제2 캐소드는, 상기 제1 애노드 또는 상기 제2 애노드의 끝단에서 연결되는 발광표시장치.
  2. 제 1 항에 있어서,
    상기 제1 캐소드는 상기 제1 애노드를 커버하며,
    상기 제2 캐소드는 상기 제1 애노드 외곽에 구비된 경계홈에 구비되는 발광표시장치.
  3. 제 1 항에 있어서,
    상기 제1 애노드는 개구영역에 대응되는 메인 애노드 및 상기 메인 애노드로부터 연장되어 있는 연결 애노드를 포함하며,
    상기 연결 애노드의 끝단에는 컨택홀이 구비되는 발광표시장치.
  4. 제 1 항에 있어서,
    상기 제1 애노드의 끝단에는 언더컷이 구비되어 있지 않은 발광표시장치.
  5. 제 1 항에 있어서,
    상기 발광층은,
    상기 제1 애노드를 커버하는 제1 발광층; 및
    상기 제1 애노드 외곽에 구비되는 경계홈에 구비되며,
    상기 제1 발광층과 상기 제2 발광층은 상기 언더컷에서 분리되어 있는 발광표시장치.
  6. 제 5 항에 있어서,
    상기 제1 발광층과 상기 제2 발광층은 상기 제1 애노드의 끝단에서 연결되어 있는 발광표시장치.
  7. 제 1 항에 있어서,
    상기 제1 애노드의 끝단에 구비되는 컨택홀에는 상기 제1 애노드를 구동 트랜지스터와 연결시키는 연결전극이 노출되어 있으며,
    상기 제1 애노드는 상기 연결전극 전체를 커버하는 발광표시장치.
  8. 제 1 항에 있어서,
    상기 제1 애노드의 끝단에 구비되는 컨택홀에는 상기 제1 애노드를 구동 트랜지스터와 연결시키는 연결전극이 노출되어 있으며,
    상기 제1 애노드는 상기 연결전극의 일부를 커버하는 발광표시장치.

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