KR20230103169A - 투명 터치 표시 장치 - Google Patents

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KR20230103169A
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electrode
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김주홍
이휘득
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엘지디스플레이 주식회사
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Abstract

본 개시의 실시 예들에 따른 투명 터치 표시 장치는, 픽셀 영역, 픽셀 영역의 제1 측에 위치하는 제1 투과 영역, 및 픽셀 영역의 제2 측에 위치하는 제2 투과 영역을 포함하는 기판, 픽셀 영역에 배치되는 구동 트랜지스터, 픽셀 영역에 배치되며, 구동 트랜지스터의 상부에 위치하고, 구동 트랜지스터의 소스 전극 또는 드레인 전극과 전기적으로 연결되는 애노드 전극, 애노드 전극 상에 위치하는 발광층, 발광층 상에 위치하는 디스플레이 캐소드 전극, 디스플레이 캐소드 전극의 제1 측에 위치하는 제1 터치 캐소드 전극, 디스플레이 캐소드 전극의 제2 측에 위치하는 제2 터치 캐소드 전극, 디스플레이 캐소드 전극, 제1 터치 캐소드 전극 및 제2 터치 캐소드 전극 상에 배치되는 봉지층, 및 제1 터치 캐소드 전극과 중첩되는 제1 터치 라인을 포함할 수 있다.

Description

투명 터치 표시 장치{TRANSPARENT TOUCH DISPLAY DEVICE}
본 개시의 실시 예들은 투명 터치 표시 장치에 관한 것이다.
요즈음, 표시 장치 중에는, 버튼, 키보드, 마우스 등의 통상적인 입력방식에서 탈피하여, 사용자가 손쉽게 정보 혹은 명령을 직관적이고 편리하게 입력할 수 있도록 해주는 터치 기반의 입력 방식을 제공하는 터치 표시 장치가 있다.
이러한 터치 표시 장치는 터치 기반의 입력 기능을 제공하기 위해서, 터치 센싱을 위한 터치 센서 구조 및 터치 회로를 포함해야 한다. 터치 표시 장치의 터치 센서 구조는 다수의 터치 전극들과 이들을 터치 회로와 연결해주기 위한 다수의 터치 라인들을 포함할 수 있고, 이러한 터치 센서 구조에 맞게 터치 센싱 회로가 동작해야만 한다.
요즈음, 터치 표시 장치의 두께 감소 및 화상 품질 향상 등을 위하여, 다수의 터치 전극들을 포함하는 터치 센서가 표시 패널에 내장된 터치 표시 장치가 개발되고 있다. 또한, OLED(Organic Light Emitting Diode) 디스플레이 등과 같이 스스로 빛을 내는 발광 소자들이 표시 패널에 형성되고 빛이 앞뒤로 투과할 수 있는 투명 터치 표시 장치에 대한 요구도 증대하고 있는 실정이다.
기존의 터치 및 디스플레이 기술 분야에서는, 터치 표시 장치의 두께 감소 및 화상 품질 향상 등을 위하여 터치 센서가 표시 패널에 내장된 터치 표시 장치를 개발하고 있지만, 이러한 터치 센서 내장형 터치 표시 장치가, OLED(Organic Light Emitting Diode) 디스플레이 등과 같이 스스로 빛을 내는 발광 소자들이 표시 패널에 형성된 자체 발광 표시 장치이고, 빛이 앞뒤로 투과할 수 있는 투명 표시 장치인 경우에는, 자체 발광 및 투과성을 제공해야 하는 표시 패널의 특성 상, 터치 센서가 내장된 표시 패널을 설계하고 제작하는 것에 대하여 상당한 어려움을 겪고 있는 실정이다. 이에, 본 명세서의 발명자들은 우수한 자체 발광 성능 및 높은 투과성을 가지면서도 정확한 터치 센싱이 가능한 터치 센서가 내장된 표시 패널을 포함하는 투명 터치 표시 장치를 발명하였다.
이에, 본 개시의 실시 예들은 우수한 자체 발광 성능 및 높은 투과성을 가지면서도 정확한 터치 센싱이 가능한 터치 센서가 내장된 표시 패널을 포함하는 투명 터치 표시 장치를 제공할 수 있다.
본 개시의 실시 예들은 캐소드 분할에 의해 캐소드 전극층에서 터치 센서가 구성된 투명 터치 표시 장치를 제공할 수 있다.
본 개시의 실시 예들은 표시 패널의 투과도에 영향을 끼치지 않도록, 터치 센서가 표시 패널에 내장되는 투명 터치 표시 장치를 제공할 수 있다.
본 개시의 실시 예들은 패널 제작 공정의 복잡도를 줄여줄 수 있고 패널 두께도 줄여줄 수 있는 투명 터치 표시 장치를 제공할 수 있다.
본 개시의 실시 예들은 표시 패널 내 발광 소자 및 터치 센서가 배치될 때, 발광 소자의 구동이 터치 센싱에 끼치는 영향을 최대한 줄여줄 수 있는 투명 터치 표시 장치를 제공할 수 있다.
본 개시의 실시 예들은 표시 패널에 배치되는 터치 라인들에서 기생 캐패시턴스의 발생을 줄여주거나 방지해줄 수 있는 투명 터치 표시 장치를 제공할 수 있다.
본 개시의 실시 예들에 따른 투명 터치 표시 장치는 캐소드 전극층이 분할된 디스플레이 캐소드 전극과 터치 캐소드 전극을 포함하고, 터치 캐소드 전극과 중첩되는 터치 라인을 포함할 수 있다.
본 개시의 실시 예들에 따른 투명 터치 표시 장치는 발광 소자의 애노드 전극과 가장 멀리 위치하는 금속 층에 배치된 터치 라인을 포함할 수 있다.
본 개시의 실시 예들에 따른 투명 터치 표시 장치는, 픽셀 영역, 픽셀 영역의 제1 측에 위치하는 제1 투과 영역, 및 픽셀 영역의 제2 측에 위치하는 제2 투과 영역을 포함하는 기판, 픽셀 영역에 배치되는 구동 트랜지스터, 픽셀 영역에 배치되며, 구동 트랜지스터의 상부에 위치하고, 구동 트랜지스터의 소스 전극 또는 드레인 전극과 전기적으로 연결되는 애노드 전극, 애노드 전극 상에 위치하는 발광층, 발광층 상에 위치하는 디스플레이 캐소드 전극, 제1 투과 영역에 배치되며 디스플레이 캐소드 전극의 제1 측에 위치하는 제1 터치 캐소드 전극, 제2 투과 영역에 배치되며 디스플레이 캐소드 전극의 제2 측에 위치하는 제2 터치 캐소드 전극, 디스플레이 캐소드 전극, 제1 터치 캐소드 전극 및 제2 터치 캐소드 전극 상에 배치되는 봉지층, 및 제1 터치 캐소드 전극과 중첩되는 제1 터치 라인을 포함할 수 있다.
본 개시의 실시 예들에 따른 투명 터치 표시 장치에서, 디스플레이 캐소드 전극은 제1 터치 캐소드 전극 및 제2 터치 캐소드 전극과 동일한 물질을 포함할 수 있고, 제1 터치 캐소드 전극 및 제2 터치 캐소드 전극과 전기적으로 분리될 수 있다.
본 개시의 실시 예들에 따른 투명 터치 표시 장치에서, 제1 터치 라인은 제1 터치 캐소드 전극 또는 제2 터치 캐소드 전극과 전기적으로 연결될 수 있다.
본 개시의 실시 예들에 따른 투명 터치 표시 장치는, 픽셀 영역을 가로질러 제1 터치 캐소드 전극과 제2 터치 캐소드 전극을 전기적으로 연결해주는 제1 터치 브리지를 더 포함할 수 있다.
본 개시의 실시 예들에 따른 투명 터치 표시 장치에서, 제1 터치 라인은 기판과 가장 가까운 금속 층에 배치될 수 있다.
본 개시의 실시 예들에 따른 투명 터치 표시 장치에서, 제1 터치 브리지는 제1 터치 라인과 교차할 수 있다.
본 개시의 실시 예들에 따른 투명 터치 표시 장치에서, 제1 터치 라인은 제1 터치 브리지와 전기적으로 연결될 수 있다.
본 개시의 실시 예들에 따른 투명 터치 표시 장치는, 픽셀 영역, 상기 픽셀 영역의 제1 측에 위치하는 제1 투과 영역, 및 상기 픽셀 영역의 제2 측에 위치하는 제2 투과 영역을 포함하는 기판, 디스플레이 구동을 위한 기저 전압이 인가되는 디스플레이 캐소드 전극, 디스플레이 캐소드 전극의 제1 측에 위치하며 디스플레이 캐소드 전극과 동일한 물질을 포함하는 제1 터치 캐소드 전극, 디스플레이 캐소드 전극의 제2 측에 위치하며 디스플레이 캐소드 전극과 동일한 물질을 포함하는 제2 터치 캐소드 전극, 픽셀 영역을 가로질러 제1 터치 캐소드 전극과 제2 터치 캐소드 전극을 전기적으로 연결해주는 제1 터치 브리지, 및 제1 터치 브리지와 교차하며 제1 터치 캐소드 전극과 중첩되는 제1 터치 라인을 포함할 수 있다.
본 개시의 실시 예들에 의하면, 우수한 자체 발광 성능 및 높은 투과성을 가지면서도 정확한 터치 센싱이 가능한 터치 센서가 내장된 표시 패널을 포함하는 투명 터치 표시 장치를 제공할 수 있다.
본 개시의 실시 예들에 의하면, 캐소드 분할에 의해 캐소드 전극층에서 터치 센서가 구성된 투명 터치 표시 장치를 제공할 수 있다.
본 개시의 실시 예들에 의하면, 표시 패널의 투과도에 영향을 끼치지 않도록, 터치 센서가 표시 패널에 내장되는 투명 터치 표시 장치를 제공할 수 있다.
본 개시의 실시 예들에 의하면, 패널 제작 공정의 복잡도를 줄여줄 수 있고 패널 두께도 줄여줄 수 있는 투명 터치 표시 장치를 제공할 수 있다.
본 개시의 실시 예들에 의하면, 표시 패널 내 발광 소자 및 터치 센서가 배치될 때, 발광 소자의 애노드 전극과 가장 멀리 위치하는 금속 층에 터치 라인을 배치시킴으로써, 발광 소자의 구동이 터치 센싱에 끼치는 영향을 최대한 줄여줄 수 있는 투명 터치 표시 장치를 제공할 수 있다.
본 개시의 실시 예들에 의하면, 표시 패널에 배치되는 터치 라인들에서 기생 캐패시턴스의 발생을 줄여주거나 방지해줄 수 있는 투명 터치 표시 장치를 제공할 수 있다.
도 1은 본 개시의 실시 예들에 따른 투명 터치 표시 장치의 시스템 구성도이다.
도 2는 본 개시의 실시 예들에 따른 투명 터치 표시 장치의 표시 패널의 개략적인 구조를 나타낸다.
도 3은 본 개시의 실시 예들에 따른 투명 터치 표시 장치의 터치 센서 구조를 간략하게 나타낸다.
도 4는 본 개시의 실시 예들에 따른 투명 터치 표시 장치의 표시 패널의 평면도이다.
도 5는 본 개시의 실시 예들에 따른 투명 터치 표시 장치의 표시 패널의 캐소드 분할 구조를 나타낸다.
도 6a, 도 6b, 및 도 6c는 본 개시의 실시 예들에 따른 투명 터치 표시 장치의 표시 패널의 캐소드 분할 구조 하에서, 터치 센서 구조를 나타낸다.
도 7 및 도 8은 본 개시의 실시 예들에 따른 투명 터치 표시 장치의 표시 패널의 다른 캐소드 분할 구조를 나타낸다.
도 9는 본 개시의 실시 예들에 따른 투명 터치 표시 장치의 표시 패널의 일 부분에서의 픽셀 영역과 투과 영역을 나타낸다.
도 10은 본 개시의 실시 예들에 따른 투명 터치 표시 장치의 표시 패널의 일 부분에서의 픽셀 영역과 투과 영역에 각각 배치되는 디스플레이 캐소드 전극과 터치 캐소드 전극을 나타낸다.
도 11은 본 개시의 실시 예들에 따른 투명 터치 표시 장치의 표시 패널의 평면도이다.
도 12는 본 개시의 실시 예들에 따른 투명 터치 표시 장치의 표시 패널에서, 캐소드 분할 경계 영역의 단면도이다.
도 13은 본 개시의 실시 예들에 따른 투명 터치 표시 장치의 표시 패널에서, 터치 라인 영역의 단면도이다.
도 14는 본 개시의 실시 예들에 따른 투명 터치 표시 장치의 표시 패널에서, 터치 캐소드 전극과 터치 라인에 인가되는 신호를 나타낸다.
도 15는 본 개시의 실시 예들에 따른 투명 터치 표시 장치의 표시 패널의 단면도이다.
도 16 내지 도 19는 본 개시의 실시 예들에 따른 투명 터치 표시 장치의 표시 패널의 평면도들이다.
이하, 본 개시의 일부 실시 예들을 예시적인 도면을 참조하여 상세하게 설명한다. 각 도면의 구성 요소들에 참조부호를 부가함에 있어서, 동일한 구성 요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다. 또한, 본 개시를 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 개시의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 수 있다. 본 명세서 상에서 언급된 "포함한다", "갖는다", "이루어진다" 등이 사용되는 경우 "~만"이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별한 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함할 수 있다.
또한, 본 개시의 구성 요소를 설명하는 데 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다.
구성 요소들의 위치 관계에 대한 설명에 있어서, 둘 이상의 구성 요소가 "연결", "결합" 또는 "접속" 등이 된다고 기재된 경우, 둘 이상의 구성 요소가 직접적으로 "연결", "결합" 또는 "접속" 될 수 있지만, 둘 이상의 구성 요소와 다른 구성 요소가 더 "개재"되어 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다. 여기서, 다른 구성 요소는 서로 "연결", "결합" 또는 "접속" 되는 둘 이상의 구성 요소 중 하나 이상에 포함될 수도 있다.
구성 요소들이나, 동작 방법이나 제작 방법 등과 관련한 시간적 흐름 관계에 대한 설명에 있어서, 예를 들어, "~후에", "~에 이어서", "~다음에", "~전에" 등으로 시간적 선후 관계 또는 흐름적 선후 관계가 설명되는 경우, "바로" 또는 "직접"이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
한편, 구성 요소에 대한 수치 또는 그 대응 정보(예: 레벨 등)가 언급된 경우, 별도의 명시적 기재가 없더라도, 수치 또는 그 대응 정보는 각종 요인(예: 공정상의 요인, 내부 또는 외부 충격, 노이즈 등)에 의해 발생할 수 있는 오차 범위를 포함하는 것으로 해석될 수 있다.
이하, 첨부된 도면을 참조하여 본 개시의 다양한 실시 예들을 상세히 설명한다.
도 1은 본 개시의 실시 예들에 따른 투명 터치 표시 장치(100)의 시스템 구성도이다.
도 1을 참조하면, 투명 터치 표시 장치(100)는, 영상 표시를 위한 구성 요소들로서, 표시 패널(110) 및 디스플레이 구동 회로를 포함할 수 있다.
디스플레이 구동 회로는 표시 패널(110)을 구동하기 위한 회로로서, 데이터 구동 회로(120), 게이트 구동 회로(130), 및 디스플레이 컨트롤러(140) 등을 포함할 수 있다.
표시 패널(110)은 영상이 표시되는 표시 영역(DA)과 영상이 표시되지 않는 비 표시 영역(NDA)을 포함할 수 있다. 비 표시 영역(NDA)은 표시 영역(DA)의 외곽 영역일 수 있으며, 베젤(Bezel) 영역이라고도 할 수 있다.
표시 패널(110)은 다수의 서브 픽셀들(SP)을 포함할 수 있다. 또한, 표시 패널(110)은 다수의 서브 픽셀들(SP)을 구동하기 위하여, 여러 가지 종류의 신호 배선들을 더 포함할 수 있다.
여러 가지 종류의 신호 배선들은 데이터 신호들(데이터 전압들 또는 영상 신호들이라고도 함)을 전달하는 다수의 데이터 라인들 및 게이트 신호들(스캔 신호들이라고도 함)을 전달하는 다수의 게이트 라인들 등을 포함할 수 있다. 다수의 데이터 라인들 및 다수의 게이트 라인들은 서로 교차할 수 있다. 다수의 데이터 라인들 각각은 제1 방향으로 연장되면서 배치될 수 있다. 다수의 게이트 라인들 각각은 제2 방향으로 연장되면서 배치될 수 있다. 여기서, 제1 방향은 열(Column) 방향이고 제2 방향은 행(Row) 방향일 수 있다. 또는 제1 방향은 행 방향이고 제2 방향은 열 방향일 수 있다.
본 개시의 실시 예들에 따른 투명 터치 표시 장치(100)는 액정 표시 장치 등일 수도 있고, 표시 패널(110)이 자체적으로 발광하는 자체 발광 표시 장치일 수 있다. 본 개시의 실시 예들에 따른 투명 터치 표시 장치(100)가 자체 발광 표시 장치인 경우, 다수의 서브 픽셀들(SP) 각각은 발광 소자를 포함할 수 있다.
예를 들어, 본 개시의 실시 예들에 따른 투명 터치 표시 장치(100)는 발광 소자가 유기 발광 다이오드(OLED: Organic Light Emitting Diode)로 구현된 유기 발광 표시 장치일 수 있다. 다른 예를 들어, 본 개시의 실시 예들에 따른 투명 터치 표시 장치(100)는 발광 소자가 무기물 기반의 발광 다이오드로 구현된 무기 발광 표시 장치일 수 있다. 또 다른 예를 들어, 본 개시의 실시 예들에 따른 투명 터치 표시 장치(100)는 발광 소자가 스스로 빛을 내는 반도체 결정인 퀀텀닷(Quantum Dot)으로 구현된 퀀텀닷 디스플레이 장치일 수 있다.
투명 터치 표시 장치(100)의 타입에 따라 다수의 서브 픽셀들(SP) 각각의 구조가 달라질 수 있다. 예를 들어, 투명 터치 표시 장치(100)가 서브 픽셀(SP)이 빛을 스스로 내는 자체 발광 표시 장치인 경우, 각 서브 픽셀(SP)은 스스로 빛을 내는 발광 소자, 하나 이상의 트랜지스터 및 하나 이상의 캐패시터를 포함할 수 있다.
데이터 구동 회로(120)는 다수의 데이터 라인들을 구동하기 위한 회로로서, 다수의 데이터 라인들로 데이터 신호들을 출력할 수 있다. 게이트 구동 회로(130)는 다수의 게이트 라인들을 구동하기 위한 회로로서, 다수의 게이트 라인들로 게이트 신호들을 출력할 수 있다. 디스플레이 컨트롤러(140)는 데이터 구동 회로(120) 및 게이트 구동 회로(130)를 제어하기 위한 장치로서, 다수의 데이터 라인들에 대한 구동 타이밍과 다수의 게이트 라인들에 대한 구동 타이밍을 제어할 수 있다.
디스플레이 컨트롤러(140)는 데이터 구동 회로(120)를 제어하기 위하여 데이터 구동 제어 신호를 데이터 구동 회로(120)에 공급하고, 게이트 구동 회로(130)를 제어하기 위하여 게이트 구동 제어 신호를 게이트 구동 회로(130)에 공급할 수 있다.
데이터 구동 회로(120)는 디스플레이 컨트롤러(140)의 구동 타이밍 제어에 따라 다수의 데이터 라인들로 데이터 신호들을 공급할 수 있다. 데이터 구동 회로(120)는 디스플레이 컨트롤러(140)로부터 디지털 형태의 영상 데이터들을 수신하고, 수신된 영상 데이터들을 아날로그 형태의 데이터 신호들로 변환하여 다수의 데이터 라인들로 출력할 수 있다.
게이트 구동 회로(130)는 디스플레이 컨트롤러(140)의 타이밍 제어에 따라 다수의 게이트 라인들(GL)으로 게이트 신호들을 공급할 수 있다. 게이트 구동 회로(130)는 각종 게이트 구동 제어 신호(예: 스타트 신호, 리셋 신호 등)와 함께 턴-온 레벨 전압에 해당하는 제1 게이트 전압 및 턴-오프 레벨 전압에 해당하는 제2 게이트 전압을 공급받아, 게이트 신호들을 생성하고, 생성된 게이트 신호들을 다수의 게이트 라인들로 공급할 수 있다.
예를 들어, 데이터 구동 회로(120)는 테이프 오토메티드 본딩(TAB: Tape Automated Bonding) 방식으로 표시 패널(110)과 연결되거나, 칩 온 글래스(COG: Chip On Glass) 또는 칩 온 패널(COP: Chip On Panel) 방식으로 표시 패널(110)의 본딩 패드에 연결되거나, 칩 온 필름(COF: Chip On Film) 방식으로 구현되어 표시 패널(110)과 연결될 수 있다.
게이트 구동 회로(130)는 테이프 오토메티드 본딩(TAB) 방식으로 표시 패널(110)과 연결되거나, 칩 온 글래스(COG) 또는 칩 온 패널(COP) 방식으로 표시 패널(110)의 본딩 패드(Bonding Pad)에 연결되거나, 칩 온 필름(COF) 방식에 따라 표시 패널(110)과 연결될 수 있다. 또는, 게이트 구동 회로(130)는 게이트 인 패널(GIP: Gate In Panel) 타입으로 표시 패널(110)의 비 표시 영역(NDA)에 형성될 수 있다. 게이트 구동 회로(130)는 기판 상에 배치되거나 기판에 연결될 수 있다. 즉, 게이트 구동 회로(130)는 게이트 인 패널(GIP) 타입인 경우 기판의 비 표시 영역(NDA)에 배치될 수 있다. 게이트 구동 회로(130)는 칩 온 글래스(COG) 타입, 칩 온 필름(COF) 타입 등인 경우 기판에 연결될 수 있다.
한편, 데이터 구동 회로(120) 및 게이트 구동 회로(130) 중 적어도 하나의 구동 회로는 표시 패널(110)의 표시 영역(DA)에 배치될 수도 있다. 예를 들어, 데이터 구동 회로(120) 및 게이트 구동 회로(130) 중 적어도 하나의 구동 회로는 서브 픽셀들(SP)과 중첩되지 않게 배치될 수도 있고, 서브 픽셀들(SP)과 일부 또는 전체가 중첩되게 배치될 수도 있다.
데이터 구동 회로(120)는 표시 패널(110)의 일 측(예: 상측 또는 하측)에 연결될 수도 있다. 구동 방식, 패널 설계 방식 등에 따라, 데이터 구동 회로(120)는 표시 패널(110)의 양 측(예: 상측과 하측)에 모두 연결되거나, 표시 패널(110)의 4 측면 중 둘 이상의 측면에 연결될 수도 있다.
게이트 구동 회로(130)는 표시 패널(110)의 일 측(예: 좌측 또는 우측)에 연결될 수도 있다. 구동 방식, 패널 설계 방식 등에 따라, 게이트 구동 회로(130)는 표시 패널(110)의 양 측(예: 좌측과 우측)에 모두 연결되거나, 표시 패널(110)의 4 측면 중 둘 이상의 측면에 연결될 수도 있다.
디스플레이 컨트롤러(140)는, 데이터 구동 회로(120)와 별도의 부품으로 구현될 수도 있고, 또는 데이터 구동 회로(120)와 함께 통합되어 집적 회로로 구현될 수 있다.
디스플레이 컨트롤러(140)는 통상의 디스플레이 기술에서 이용되는 타이밍 컨트롤러(Timing Controller)이거나, 타이밍 컨트롤러를 포함하여 다른 제어 기능도 더 수행할 수 있는 제어 장치일 수 있으며, 또는 타이밍 컨트롤러와 다른 제어 장치일 수도 있으며, 또는 제어 장치 내 회로일 수도 있다. 디스플레이 컨트롤러(140)는, IC(Integrated Circuit), FPGA(Field Programmable Gate Array), ASIC(Application Specific Integrated Circuit), 또는 프로세서(Processor) 등의 다양한 회로나 전자 부품으로 구현될 수 있다.
디스플레이 컨트롤러(140)는 인쇄 회로 기판, 연성 인쇄 회로 등에 실장 되고, 인쇄 회로 기판, 연성 인쇄 회로 등을 통해 데이터 구동 회로(120) 및 게이트 구동 회로(130)와 전기적으로 연결될 수 있다.
디스플레이 컨트롤러(140)는, 미리 정해진 하나 이상의 인터페이스에 따라 데이터 구동 회로(120)와 신호를 송수신할 수 있다. 여기서, 예를 들어, 인터페이스는 LVDS(Low Voltage Differential Signaling) 인터페이스, EPI 인터페이스, SP(Serial Peripheral Interface) 등을 포함할 수 있다.
본 개시의 실시 예들에 따른 투명 터치 표시 장치(100)는 영상 표시 기능뿐만 아니라 터치 센싱 기능을 더 제공하기 위하여, 터치 센서와, 터치 센서를 센싱하여 손가락 또는 펜 등의 터치 오브젝트에 의해 터치가 발생했는지를 검출하거나 터치 위치를 검출하는 터치 센싱 회로(150)를 포함할 수 있다.
터치 센싱 회로(150)는 터치 센서를 구동하고 센싱하여 터치 센싱 데이터를 생성하여 출력하는 터치 구동 회로(160)와, 터치 센싱 데이터를 이용하여 터치 발생을 감지하거나 터치 위치를 검출할 수 있는 터치 컨트롤러(170) 등을 포함할 수 있다.
터치 센서는 다수의 터치 전극들을 포함할 수 있다. 터치 센서는 다수의 터치 전극들과 터치 구동 회로(160)를 전기적으로 연결해주기 위한 다수의 터치 라인을 더 포함할 수 있다. 터치 센서는 터치 패널이라고도 한다.
본 개시의 실시 예들에 따른 투명 터치 표시 장치(100)의 경우, 터치 센서가 표시 패널(110)의 내부에 존재할 수 있다. 이 경우, 터치 센서는 내장형 터치 센서 또는 인-셀(In-cell) 터치 센서라고 한다. 표시 패널(110)의 제작 공정 중에, 내장형 터치 센서는 디스플레이 구동과 관련된 전극들이나 신호 배선들과 함께 형성될 수 있다.
터치 구동 회로(160)는 터치 센서에 포함되는 다수의 터치 전극들 중 적어도 하나로 터치 구동 신호를 공급하고, 다수의 터치 전극들 중 적어도 하나를 센싱하여 터치 센싱 데이터를 생성할 수 있다.
터치 센싱 회로(150)는 셀프-캐패시턴스(Self-Capacitance) 센싱 방식 또는 뮤추얼-캐패시턴스(Mutual-Capacitance) 센싱 방식으로 터치 센싱을 수행할 수 있다.
터치 센싱 회로(150)가 셀프-캐패시턴스 센싱 방식으로 터치 센싱을 수행하는 경우, 터치 센싱 회로(150)는 각 터치 전극과 터치 오브젝트(예: 손가락, 펜 등) 사이의 캐패시턴스를 토대로 터치 센싱을 수행할 수 있다. 셀프-캐패시턴스 센싱 방식에 따르면, 다수의 터치 전극들 각각은 구동 터치 전극의 역할과 센싱 터치 전극의 역할을 모두 수행할 수 있다. 터치 구동 회로(160)는 다수의 터치 전극들의 전체 또는 일부를 구동하고 다수의 터치 전극들의 전체 또는 일부를 센싱할 수 있다.
터치 센싱 회로(150)가 뮤추얼-캐패시턴스 센싱 방식으로 터치 센싱을 수행하는 경우, 터치 센싱 회로(150)는 터치 전극들 사이의 캐패시턴스를 토대로 터치 센싱을 수행할 수 있다. 뮤추얼-캐패시턴스 센싱 방식에 따르면, 다수의 터치 전극들은 구동 터치 전극들과 센싱 터치 전극들로 나뉜다. 터치 구동 회로(160)는 구동 터치 전극들을 구동하고 센싱 터치 전극들을 센싱할 수 있다.
전술한 바와 같이, 터치 센싱 회로(150)는 셀프-캐패시턴스 센싱 방식 및/또는 뮤추얼-캐패시턴스 센싱 방식으로 터치 센싱을 수행할 수 있다. 하지만, 아래에서는, 설명의 편의를 위하여, 터치 센싱 회로(150)가 셀프-캐패시턴스 센싱 방식으로 터치 센싱을 수행하는 것을 가정한다.
터치 구동 회로(160) 및 터치 컨트롤러(170) 각각은 별도의 집적회로로 구현될 수도 있다. 또는, 터치 구동 회로(160) 및 터치 컨트롤러(170)는 통합되어 구현될 수도 있다.
또한, 터치 구동 회로(160)와 데이터 구동 회로(120) 각각은 별도의 집적회로로 구현될 수도 있다. 또는 터치 구동 회로(160)와 데이터 구동 회로(120)는 통합되어 구현될 수도 있다. 예를 들어, 투명 터치 표시 장치(100)가 하나의 구동 집적 회로 칩을 포함하는 경우, 하나의 구동 집적 회로 칩은 터치 구동 회로(160)와 데이터 구동 회로(120)를 포함할 수 있다. 다른 예를 들어, 투명 터치 표시 장치(100)가 복수의 구동 집적 회로 칩을 포함하는 경우, 복수의 구동 집적 회로 칩 각각은 터치 구동 회로(160)의 일부와 데이터 구동 회로(120)의 일부를 포함할 수 있다.
투명 터치 표시 장치(100)는 디스플레이 구동 회로 및/또는 터치 센싱 회로로 각종 전원을 공급하는 전원 공급 회로 등을 더 포함할 수 있다.
본 개시의 실시 예들에 따른 투명 터치 표시 장치(100)는 스마트 폰, 태블릿 등의 모바일 단말기이거나 다양한 크기의 모니터나 텔레비전(TV) 등일 수 있으며, 이에 제한되지 않고, 정보나 영상을 표출할 수 있는 다양한 타입, 다양한 크기의 디스플레이일 수 있다.
도 2는 본 개시의 실시 예들에 따른 투명 터치 표시 장치(100)의 표시 패널(110)의 개략적인 구조를 나타낸다.
도 2를 참조하면, 투명 터치 표시 장치(100)의 표시 패널(110)의 표시 영역(DA)에 배치된 다수의 서브 픽셀들(SP) 각각은, 발광 소자(ED)와, 발광 소자(ED)를 구동하기 위한 구동 트랜지스터(DRT)와, 구동 트랜지스터(DRT)의 제1 노드(N1)로 데이터 전압(Vdata)을 전달해주기 위한 스캔 트랜지스터(SCT)와, 한 프레임 동안 일정 전압을 유지해주기 위한 스토리지 캐패시터(Cst)를 포함할 수 있다.
구동 트랜지스터(DRT)는 데이터 전압이 인가될 수 있는 제1 노드(N1), 발광 소자(ED)와 전기적으로 연결되는 제2 노드(N2) 및 구동 전압 라인(DVL)으로부터 구동 전압(EVDD)이 인가되는 제3 노드(N3)를 포함할 수 있다. 구동 트랜지스터(DRT)에서, 제1 노드(N1)는 게이트 노드이고, 제2 노드(N2)는 소스 노드 또는 드레인 노드일 수 있고, 제3 노드(N3)는 드레인 노드 또는 소스 노드일 수 있다. 이하에서는, 설명의 편의를 위하여, 구동 트랜지스터(DRT)의 제1 노드(N1)를 게이트 노드 또는 게이트 전극이라고도 하고, 구동 트랜지스터(DRT)의 제2 노드(N2)를 소스 노드 또는 소스 전극이라고도 하고, 구동 트랜지스터(DRT)의 제3 노드(N3)를 드레인 노드 또는 드레인 전극이라고도 한다.
발광 소자(ED)는 애노드 전극(AE), 발광층(EL) 및 캐소드 전극(CE)을 포함할 수 있다. 발광 소자(ED)의 애노드 전극(AE)은 각 서브 픽셀(SP)의 구동 트랜지스터(DRT)의 제2 노드(N2)와 전기적으로 연결될 수 있다. 발광 소자(ED)의 캐소드 전극(CE)은 기저 전압(EVSS)이 인가되는 기저 전압 배선(BVL)과 전기적으로 연결될 수 있다.
애노드 전극(AE)은 서브 픽셀(SP)마다 배치되는 픽셀 전극일 수 있다. 캐소드 전극(CE)은 서브 픽셀들(SP)의 구동 시 공통으로 필요한 공통 전압의 일종인 기저 전압(EVSS)이 인가되는 공통 전극일 수 있다.
예를 들어, 발광 소자(ED)는 유기 발광 다이오드(OLED: Organic Light Emitting Diode), 무기 발광 다이오드, 또는 퀀텀닷 발광 소자 등일 수 있다. 발광 소자(ED)가 유기 발광 다이오드(OLED)인 경우, 발광 소자(ED)의 발광층(EL)은 유기물이 포함된 유기 발광층을 포함할 수 있다.
스캔 트랜지스터(SCT)는, 스캔 신호 라인(SCL)을 통해 인가되는 게이트 신호인 스캔 신호(SCAN)에 의해 온-오프가 제어되며, 구동 트랜지스터(DRT)의 제1 노드(N1)와 데이터 라인(DL) 사이에 전기적으로 연결될 수 있다.
스토리지 캐패시터(Cst)는 구동 트랜지스터(DRT)의 제1 노드(N1)와 제2 노드(N2) 사이에 연결될 수 있다.
도 2를 참조하면, 투명 터치 표시 장치(100)의 표시 패널(110)의 표시 영역(DA)에 배치된 다수의 서브 픽셀들(SP) 각각은 기본적으로, 발광 소자(ED), 2개의 트랜지스터(DRT, SCT) 및 1개의 캐패시터(Cst)를 포함할 수 있다.
투명 터치 표시 장치(100)의 표시 패널(110)의 표시 영역(DA)에 배치된 다수의 서브 픽셀들(SP) 각각은 1개 이상의 트랜지스터를 더 포함하거나 1개 이상의 캐패시터를 더 포함할 수 있다.
예를 들어, 도 2에 도시된 바와 같이, 각 서브 픽셀(SP)은 구동 트랜지스터(DRT)의 제2 노드(N2)와 기준 전압 라인(RVL) 간의 연결을 제어하는 센싱 트랜지스터(SENT)를 더 포함할 수 있다. 여기서, 기준 전압 라인(RVL)은 기준 전압(Vref)을 서브 픽셀(SP)로 공급하기 위한 신호 배선이다.
도 2에 도시된 바와 같이, 센싱 트랜지스터(SENT)의 게이트 노드는 스캔 트랜지스터(SCT)의 게이트 노드와 전기적으로 연결될 수 있다. 즉, 스캔 트랜지스터(SCT)의 게이트 노드에 전기적으로 연결된 스캔 신호 라인(SCL)은, 센싱 트랜지스터(SENT)의 게이트 노드와도 전기적으로 연결될 수 있다.
이와 다르게, 센싱 트랜지스터(SENT)의 게이트 노드는, 스캔 트랜지스터(SCT)의 게이트 노드에 연결된 스캔 신호 라인(SCL)과 다른 센싱 신호 라인과 전기적으로 연결될 수 있다.
스토리지 캐패시터(Cst)는, 구동 트랜지스터(DRT)의 제1 노드(N1)와 제2 노드(N2) 사이에 존재할 수 있는 내부 캐패시터(Internal Capacitor)인 기생 캐패시터(예: Cgs, Cgd)가 아니라, 구동 트랜지스터(DRT)의 외부에 의도적으로 설계한 외부 캐패시터(External Capacitor)일 수 있다.
구동 트랜지스터(DRT), 스캔 트랜지스터(SCT) 및 센싱 트랜지스터(SENT) 각각은 n 타입 트랜지스터이거나 p 타입 트랜지스터일 수 있다.
각 서브 픽셀(SP) 내 회로 소자들(특히, 발광 소자들(ED))은 외부의 수분이나 산소 등에 취약하기 때문에, 표시 패널(100)은 외부의 수분이나 산소가 회로 소자들(특히, 발광 소자들(ED))로 침투되는 것을 방지하기 위한 봉지층(ENCAP)을 포함할 수 있다.
봉지층(ENCAP)은 다양한 타입으로 구성될 수 있다.
예를 들어, 봉지층(ENCAP)은 발광 소자들(ED)을 덮는 형태로 배치될 수 있다. 봉지층(ENCAP)은 하나 이상의 무기막과 하나 이상의 유기막을 포함할 수 있다.
다른 예를 들어, 봉지층(ENCAP)은 봉지 기판, 표시 영역(DA)의 외곽 테두리를 따라 박막 트랜지스터 어레이 기판과 봉지 기판 사이에 위치하는 댐(Dam), 및 댐의 내부 공간에 채워지는 필러(Filler)를 포함할 수 있다.
도 3은 본 개시의 실시 예들에 따른 투명 터치 표시 장치(100)의 터치 센서 구조를 간략하게 나타낸다.
도 3을 참조하면, 본 개시의 실시 예들에 따른 투명 터치 표시 장치(100)는, 표시 패널(110)의 터치 센싱 영역(TSA) 내에 배치된 터치 센서를 포함할 수 있다.
본 개시의 실시 예들에 따른 투명 터치 표시 장치(100)에 포함된 터치 센서는 터치 센싱 영역(TSA)에서 배치된 다수의 터치 전극들(TE)을 포함할 수 있다.
본 개시의 실시 예들에 따른 투명 터치 표시 장치(100)에 포함된 터치 센서는 다수의 터치 전극들(TE)을 터치 구동 회로(160)가 전기적으로 연결된 다수의 터치 패드들(TP)과 전기적으로 연결해주기 위한 다수의 터치 라인들(TL)을 더 포함할 수 있다. 여기서, 다수의 터치 라인들(TL)을 다수의 터치 라우팅 배선들이라고도 한다.
본 개시의 실시 예들에 따른 투명 터치 표시 장치(100)에 포함된 터치 센서가 셀프-캐패시턴스 센싱 타입인 경우, 다수의 터치 전극들(TE) 각각은 서로 전기적으로 중첩되지 않고 교차하지 않는다. 셀프-캐패시턴스 타입의 터치 센서 구조에서, 다수의 터치 전극들(TE) 각각은 터치 좌표와 대응되는 하나의 터치 노드일 수 있다.
본 개시의 실시 예들에 따른 투명 터치 표시 장치(100)가 셀프-캐패시턴스에 기반하여 터치를 센싱하는 경우, 터치 구동 회로(160)는 다수의 터치 전극들(TE) 중 적어도 하나의 터치 전극(TE)으로 터치 구동 신호를 공급하고, 터치 구동 신호가 공급된 터치 전극(TE)을 센싱할 수 있다.
다수의 터치 전극들(TE) 각각은 개구부가 없는 전극일 수도 있고, 다수의 개구부들이 형성된 메쉬 타입의 전극일 수도 있다. 또한, 다수의 터치 전극들(TE) 각각은 투명 전극일 수 있다.
터치 구동 신호가 공급된 터치 전극(TE)에 대한 센싱 값은 터치 구동 신호가 공급된 터치 전극(TE)에서의 캐패시턴스 또는 그 변화에 대응되는 값일 수 있다. 터치 구동 신호가 공급된 터치 전극(TE)에서의 캐패시턴스는 터치 구동 신호가 공급된 터치 전극(TE)과 손가락 등의 터치 포인터 간의 캐패시턴스일 수 있다.
전술한 바와 같이, 본 개시의 실시 예들에 따른 투명 터치 표시 장치(100)에서, 다수의 터치 전극들(TE)을 포함하는 터치 센서는 표시 패널(110)에 내장될 수 있다. 따라서, 표시 패널(110)의 제작 공정 중에, 디스플레이 구동과 관련된 전극들, 배선들 및 패턴들이 형성될 때, 터치 전극들(TE) 및 터치 라인들(TL)도 함께 형성될 수 있다.
도 4는 본 개시의 실시 예들에 따른 투명 터치 표시 장치(100)의 표시 패널(110)의 평면도이다.
도 4를 참조하면, 본 개시의 실시 예들에 따른 투명 터치 표시 장치(100)의 표시 패널(110)은 표시 영역(DA)과 중첩되며 캐소드 전극(CE)이 배치될 수 있는 캐소드 전극 영역(CA)을 포함할 수 있다.
캐소드 전극 영역(CA)은 표시 영역(DA)와 동일한 면적(크기)를 가질 수 있다. 이 경우, 캐소드 전극 영역(CA)은 표시 영역(DA)과 완전히 중첩될 수 있다. 이와 다르게, 도 4에 도시된 바와 같이, 캐소드 전극 영역(CA)은 표시 영역(DA)보다 큰 면적(크기)를 가질 수 있다. 이 경우, 캐소드 전극 영역(CA)은 표시 영역(DA)과 완전히 중첩되는 영역과, 비 표시 영역(NDA)과 중첩되는 영역을 포함할 수 있다.
아래에서는, 본 개시의 실시 예들에 따른 투명 터치 표시 장치(100)에서, 기저 전압(EVSS)이 인가되는 캐소드 전극(CE)을 디스플레이 캐소드 전극이라고 한다.
본 개시의 실시 예들에 따른 투명 터치 표시 장치(100)는 하나 이상의 디스플레이 캐소드 전극을 포함하고, 하나 이상의 디스플레이 캐소드 전극이 배치되는 캐소드 전극층에 하나 이상의 터치 캐소드 전극이 함께 배치될 수 있다.
즉, 본 개시의 실시 예들에 따른 투명 터치 표시 장치(100)는 하나 이상의 디스플레이 캐소드 전극과 하나 이상의 터치 캐소드 전극을 포함할 수 있다. 하나 이상의 디스플레이 캐소드 전극과 하나 이상의 터치 캐소드 전극은 캐소드 전극 영역(CA)에 함께 배치되고 캐소드 전극층에 함께 위치할 수 있다.
본 개시의 실시 예들에 따른 투명 터치 표시 장치(100)에서, 하나 이상의 디스플레이 캐소드 전극과 하나 이상의 터치 캐소드 전극은 전기적으로 분리되어야 한다.
본 개시의 실시 예들에 따른 투명 터치 표시 장치(100)에서, 하나 이상의 디스플레이 캐소드 전극은 다수의 서브 픽셀들(SP)의 발광 소자들(ED)의 캐소드 전극(CE)이고, 기저 전압(EVSS)이 인가될 수 있다.
본 개시의 실시 예들에 따른 투명 터치 표시 장치(100)에서, 하나 이상의 터치 캐소드 전극은 터치 센서 역할을 수행할 수 있다.
본 개시의 실시 예들에 따른 투명 터치 표시 장치(100)에서, 캐소드 분할 구조는 제1 타입, 제2 타입, 및 제3 타입을 포함할 수 있다.
본 개시의 실시 예들에 따른 투명 터치 표시 장치(100)에서, 제1 타입은 캐소드 전극층이 하나의 디스플레이 캐소드 전극과 다수의 터치 캐소드 전극으로 분할된 타입이다. 제2 타입은 캐소드 전극층이 하나의 터치 캐소드 전극과 다수의 디스플레이 캐소드 전극으로 분할된 타입이다. 제3 타입은 캐소드 전극층이 다수의 디스플레이 캐소드 전극과 다수의 터치 캐소드 전극으로 분할된 타입이다.
이하에서, 제1 타입은 도 5를 참조하여 더욱 상세하게 설명하고, 제2 타입은 도 7을 참조하여 더욱 상세하게 설명하고, 제3 타입은 도 8을 참조하여 더욱 상세하게 설명한다.
도 5는 본 개시의 실시 예들에 따른 투명 터치 표시 장치(100)의 표시 패널(110)의 제1 타입의 캐소드 분할 구조를 나타낸다.
도 5를 참조하면, 본 개시의 실시 예들에 따른 투명 터치 표시 장치(100)가 제1 타입의 캐소드 분할 구조를 갖는 경우, 캐소드 전극층(CEL)에 하나의 디스플레이 캐소드 전극(DCE)과 다수의 터치 캐소드 전극들(TCE)이 배치될 수 있다. 즉, 하나의 디스플레이 캐소드 전극(DCE)과 다수의 터치 캐소드 전극들(TCE)은 동일한 물질로 형성될 수 있다.
캐소드 전극층(CEL) 아래에 위치하는 하부층의 아래 부분이 안쪽으로 함몰된 언더-컷(Under-cut) 형상을 가짐으로써, 상기 하부층의 위로 캐소드 전극 물질이 증착 될 때, 캐소드 전극 물질이 상기 하부층의 언더 컷 지점에서 끊어지게 된다. 언더-컷 지점을 기준으로 분리된 캐소드 전극 물질들이 디스플레이 캐소드 전극(DCE)과 터치 캐소드 전극(TCE)에 해당한다. 예를 들어, 언덧 컷이 적용될 수 있는 하부 층은 애노드 전극(AE)이 형성되는 픽셀 전극층, 오버코트 층, 또는 뱅크 등을 포함할 수 있다.
하나의 디스플레이 캐소드 전극(DCE)은 다수의 서브 픽셀들(SP)의 발광 소자들(ED)의 캐소드 전극(CE)에 해당할 수 있으며, 하나의 디스플레이 캐소드 전극(DCE)에는 기저 전압(EVSS)이 인가될 수 있다.
다수의 터치 캐소드 전극들(TCE)은 서로 이격 되어 배치될 수 있다. 다수의 터치 캐소드 전극들(TCE)은 하나의 디스플레이 캐소드 전극(DCE)과 인접하게 배치되어 있지만, 하나의 디스플레이 캐소드 전극(DCE)과 떨어져 배치될 수 있다. 다수의 터치 캐소드 전극들(TCE)은 하나의 디스플레이 캐소드 전극(DCE)과 전기적으로 분리될 수 있다.
도 5를 참조하면, 본 개시의 실시 예들에 따른 투명 터치 표시 장치(100)가 제1 타입의 캐소드 분할 구조를 갖는 경우, 하나의 디스플레이 캐소드 전극(DCE)은 다수의 개구부를 포함할 수 있다. 다수의 터치 캐소드 전극들(TCE)은 하나의 디스플레이 캐소드 전극(DCE)에 형성된 다수의 개구부의 내부 공간에 아일랜드(island) 형태로 위치할 수 있다.
도 5를 참조하면, 다수의 터치 캐소드 전극들(TCE) 중 서로 인접한 2개의 터치 캐소드 전극들(TCE) 사이에는, 디스플레이 구동 전극들 중 한 종류인 디스플레이 캐소드 전극(DCE) 또는 그 일부분이 배치될 수 있다.
도 5를 참조하면, 다수의 터치 캐소드 전극들(TCE) 중 서로 인접한 2개의 터치 캐소드 전극들(TCE) 사이에는, 하나 이상의 서브 픽셀(SP) 또는 그 발광 영역이 배치될 수 있다.
다수의 터치 캐소드 전극들(TCE) 각각의 면적(크기)은 하나의 서브 픽셀(SP) 또는 그 영역의 면적(크기)과 동일할 수 있다.
이와 다르게, 다수의 터치 캐소드 전극들(TCE) 각각의 면적(크기)은 하나의 서브 픽셀(SP) 또는 그 영역의 면적(크기)보다 클 수 있다. 예를 들어, 다수의 터치 캐소드 전극들(TCE) 각각의 면적(크기)은 둘 이상의 서브 픽셀(SP) 또는 그 영역의 면적(크기)과 대응될 수 있다.
도 6a, 도 6b, 및 도 6c는 본 개시의 실시 예들에 따른 투명 터치 장치(100)가 제1 타입의 캐소드 분할 구조를 갖는 경우, 터치 센서 구조를 나타낸다. 단, 설명의 편의를 위하여, 도 6a에서는, 디스플레이 캐소드 전극(DCE)을 생략하고, 다수의 터치 캐소드 전극들(TCE)만을 나타낸다.
도 6a를 참조하면, 다수의 터치 캐소드 전극들(TCE)은 복수의 그룹으로 그룹화될 수 있다. 여기서, 복수의 그룹이 복수의 터치 전극(TE)이다. 다시 말해, 본 개시의 실시 예들에 따른 투명 터치 장치(100)는 복수의 터치 전극(TE)을 포함하고, 하나의 터치 전극(TE)은 둘 이상의 터치 캐소드 전극들(TCE)을 포함할 수 있다.
도 6a의 예시에 따르면, 표시 패널(110)은 3행 4열로 배열된 12개의 터치 전극들(TE)을 포함하고, 1개의 터치 전극(TE)은 4행 5열로 배열된 20개의 터치 캐소드 전극들(TCE)로 구성될 수 있다. 이러한 예시는 아래에서 참조된다.
정상적인 터치 센싱 동작을 위해서, 20개의 터치 캐소드 전극들(TCE)은 전기적으로 서로 연결되어, 하나의 터치 전극(TE)으로 동작할 수 있어야 한다.
또한, 정상적인 터치 센싱 동작을 위해서, 표시 패널(110) 내에서, 다수의 터치 전극들(TE) 각각은 전기적으로 서로 분리될 수 있다. 경우에 따라서, 터치 구동 회로(160)의 내부에서, 다수의 터치 전극들(TE) 중 일부가 전기적으로 연결될 수도 있다. 이는 둘 이상의 터치 전극들(TE)을 동시에 센싱 하는 그룹 구동(또는 그룹 센싱) 시 이용될 수 있다.
전술한 바와 같이, 정상적인 터치 센싱 동작을 위해서, 다수의 터치 전극들(TE)은 표시 패널(110) 내에서 전기적으로 서로 분리되어야 하고, 다수의 터치 전극들(TE) 각각은 터치 구동 회로(160)와 전기적으로 연결되어야 한다.
이러한 연결 구조를 터치 캐소드 전극들(TCE)의 관점에서 다시 설명하면, 하나의 터치 전극(TE)의 영역에 배치된 둘 이상의 터치 캐소드 전극들(TCE)은 전기적으로 서로 연결되어야 한다. 하나의 터치 전극(TE)의 영역에 배치된 둘 이상의 터치 캐소드 전극들(TCE)과 다른 터치 전극(TE)의 영역에 배치된 둘 이상의 터치 캐소드 전극들(TCE)은 전기적으로 서로 분리되어야 한다. 또한, 각 터치 전극(TE)의 영역에 배치된 둘 이상의 터치 캐소드 전극들(TCE)은 터치 구동 회로(160)와 전기적으로 연결되어야 한다.
도 6b은, 터치 센서 구조를 형성하기 위하여, 캐소드 전극 영역(CA)에 배치되는 추가적인 연결 구조들(TL, TB, CP, CNT1, CNT2)만을 나타낸다. 단, 설명의 편의를 위하여, 도 6b에서 캐소드 전극층(CEL)은 생략되어 있다. 도 6c은 도 5의 캐소드 전극층(CEL)와 도 6b의 연결 구조들(TL, TB, CP, CNT1, CNT2)를 모두 함께 나타낸 평면도이다.
도 6b 및 도 6c을 참조하면, 전술한 연결 구조에 따라 터치 센서 구조가 형성되기 위하여, 표시 패널(110)은 다수의 터치 라인들(TL) 및 다수의 터치 브리지들(TB: Touch Bridges)을 포함할 수 있다.
도 6b 및 도 6c을 참조하면, 다수의 터치 라인들(TL)은 다수의 터치 전극들(TE)과 각각 대응될 수 있다. 다수의 터치 전극들(TE)은 다수의 터치 라인들(TL)을 통해 터치 구동 회로(160)와 연결될 수 있다.
도 6b 및 도 6c을 참조하면, 다수의 터치 전극(TE) 각각의 영역에는, 적어도 하나의 터치 브리지(TB)가 배치될 수 있다. 즉, 하나의 터치 전극(TE)의 영역에는 적어도 하나의 터치 브리지(TB)가 배치될 수 있다.
도 6b 및 도 6c의 예시를 참조하여, 하나의 터치 전극(TE)의 터치 센서 구조를 설명한다.
도 6b 및 도 6c의 예시를 참조하면, 하나의 터치 전극(TE)은 20개의 터치 캐소드 전극들(TCE)로 구성되고, 20개의 터치 캐소드 전극들(TCE)은 4행 5열로 배열된다. 즉, 하나의 터치 전극(TE)은 제1 내지 제4 터치 캐소드 전극 행을 포함하고, 제1 내지 제4 터치 캐소드 전극 행 각각은 5개의 터치 캐소드 전극들(TCE)을 포함한다.
도 6b 및 도 6c의 예시를 참조하면, 하나의 터치 전극(TE)의 영역에는 4개의 터치 브리지들(TB)이 배치된다. 4개의 터치 브리지들(TB)은 제1 내지 제4 터치 캐소드 전극 행에 각각 대응된다. 제1 내지 제4 터치 캐소드 전극 행 각각에 포함된 5개의 터치 캐소드 전극들(TCE)은 1개의 터치 브리지(TB)에 의해 전기적으로 서로 연결될 수 있다.
도 6b 및 도 6c의 예시를 참조하면, 복수의 터치 라인들(TL)이 하나의 터치 전극(TE)이 형성되는 영역을 가로지르며 배치될 수 있다. 복수의 터치 라인들(TL) 중 하나의 터치 라인(TL)은 4개의 제1 컨택홀들(CNT1)을 통해 제1 내지 제4 터치 캐소드 전극 행과 전기적으로 연결될 수 있다.
도 6b 및 도 6c의 예시를 참조하면, 하나의 터치 전극(TE)의 영역에 배치된 4개의 터치 브리지들(TB) 각각은 5개의 돌출 형 연결 패턴(CP)과 대응될 수 있다. 1개의 터치 브리지(TB)은 5개의 돌출 형 연결 패턴(CP)을 통해 5개의 터치 캐소드 전극들(TCE)과 전기적으로 연결될 수 있다.
도 6b 및 도 6c을 참조하면, 하나의 터치 브리지(TB)에서의 5개의 돌출 형 연결 패턴(CP)은 5개의 제2 컨택홀(CNT2)을 통해 5개의 터치 캐소드 전극들(TCE)과 각각 연결될 수 있다.
도 6b 및 도 6c을 참조하면, 제1 컨택홀(CNT1)은 터치 라인(TL)과 터치 브리지(TB)를 연결해주는 지점이고, 제2 컨택홀(CNT2)은 터치 브리지(TB)와 터치 캐소드 전극(TCE)을 연결해주는 지점일 수 있다. 4개의 제1 컨택홀(CNT1)과 20개의 제2 컨택홀(CNT2)에 의해, 20개의 터치 캐소드 전극들(TCE) 모두가 하나의 터치 라인(TL)과 전기적으로 연결될 수 있다.
도 7은 본 개시의 실시 예들에 따른 투명 터치 표시 장치(100)의 표시 패널(110)의 제2 타입의 캐소드 분할 구조를 나타낸다.
도 7을 참조하면, 본 개시의 실시 예들에 따른 투명 터치 표시 장치(100)에서, 제2 타입은 캐소드 전극층(CEL)이 하나의 터치 캐소드 전극(TCE)과 다수의 디스플레이 캐소드 전극들(DCE)으로 분할된 타입이다.
도 7을 참조하면, 본 개시의 실시 예들에 따른 투명 터치 표시 장치(100)가 제2 타입의 캐소드 분할 구조를 갖는 경우, 하나의 터치 캐소드 전극(TCE)과 다수의 디스플레이 캐소드 전극들(DCE)이 배치될 수 있다. 여기서, 하나의 터치 캐소드 전극(TCE)과 다수의 디스플레이 캐소드 전극들(DCE)은 동일한 물질(캐소드 전극 물질)로 형성될 수 있다.
다수의 디스플레이 캐소드 전극들(DCE)은 다수의 서브 픽셀들(SP)의 발광 소자들(ED)의 캐소드 전극(CE)에 해당할 수 있으며, 다수의 디스플레이 캐소드 전극들(DCE)에는 기저 전압(EVSS)이 인가될 수 있다.
다수의 디스플레이 캐소드 전극들(DCE)은 하나의 터치 캐소드 전극(TCE)과 인접하게 배치되어 있지만, 터치 캐소드 전극(TCE)과 떨어져 배치될 수 있다. 다수의 디스플레이 캐소드 전극들(DCE)은 하나의 터치 캐소드 전극(TCE)과 전기적으로 분리될 수 있다.
도 7을 참조하면, 본 개시의 실시 예들에 따른 투명 터치 표시 장치(100)가 제2 타입의 캐소드 분할 구조를 갖는 경우, 하나의 터치 캐소드 전극(TCE)은 다수의 개구부를 포함할 수 있다. 다수의 디스플레이 캐소드 전극들(DCE)은 하나의 터치 캐소드 전극(TCE)에 형성된 다수의 개구부의 내부 공간에 아일랜드(island) 형태로 위치할 수 있다.
도 8은 본 개시의 실시 예들에 따른 투명 터치 표시 장치(100)의 표시 패널(110)의 제3 타입의 캐소드 분할 구조를 나타낸다.
도 8을 참조하면, 본 개시의 실시 예들에 따른 투명 터치 표시 장치(100)에서, 제3 타입은 캐소드 전극층(CEL)이 다수의 터치 캐소드 전극들(TCE)과 다수의 디스플레이 캐소드 전극들(DCE)으로 분할된 타입이다.
도 8을 참조하면, 본 개시의 실시 예들에 따른 투명 터치 표시 장치(100)가 제3 타입의 캐소드 분할 구조를 갖는 경우, 다수의 터치 캐소드 전극들(TCE)과 다수의 디스플레이 캐소드 전극들(DCE)이 교번하면서 배치될 수 있다.
도 8을 참조하면, 다수의 터치 캐소드 전극들(TCE)과 다수의 디스플레이 캐소드 전극들(DCE) 각각은 바(bar) 형태일 수 있다. 다수의 터치 캐소드 전극들(TCE)과 다수의 디스플레이 캐소드 전극들(DCE 은 동일한 물질(캐소드 전극 물질)로 형성될 수 있다.
다수의 디스플레이 캐소드 전극들(DCE)은 다수의 서브 픽셀들(SP)의 발광 소자들(ED)의 캐소드 전극(CE)에 해당할 수 있으며, 다수의 디스플레이 캐소드 전극들(DCE)에는 기저 전압(EVSS)이 인가될 수 있다.
다수의 디스플레이 캐소드 전극들(DCE) 각각은 양 측으로 터치 캐소드 전극들(TCE)과 인접하지만, 터치 캐소드 전극(TCE)과 떨어져 배치되어야 한다. 즉, 다수의 디스플레이 캐소드 전극들(DCE)은 다수의 터치 캐소드 전극들(TCE)과 전기적으로 분리될 수 있다.
본 개시의 실시 예들에 따른 투명 터치 표시 장치(100)가 도 5의 제1 타입의 캐소드 분할 구조를 갖는 경우, 하나의 디스플레이 캐소드 전극(DCE)이 디스플레이 구동에 활용되기 때문에, 공통 전압의 일종인 기저 전압(EVSS)이 모든 서브 픽셀(SP)에 균일하게 공급될 수 있다. 이에 따라 화상 품질이 향상될 수 있다.
본 개시의 실시 예들에 따른 투명 터치 표시 장치(100)가 도 7의 제2 타입의 캐소드 분할 구조를 갖는 경우, 하나의 터치 캐소드 전극(TCE)이 터치 구동에 활용되기 때문에, 표시 패널(110)에 터치 브리지들(TB)이 배치되지 않아도 된다. 이에 따라 표시 패널(110)의 구조가 심플해질 수 있다.
본 개시의 실시 예들에 따른 투명 터치 표시 장치(100)가 도 8의 제3 타입의 캐소드 분할 구조를 갖는 경우, 터치 캐소드 전극(TCE)과 디스플레이 캐소드 전극(DCE)의 경계가 일직선 형태이므로, 언더-컷 공정이 단순화될 수 있다.
도 9는 본 개시의 실시 예들에 따른 투명 터치 표시 장치(100)의 표시 패널(110)의 일 부분에서의 픽셀 영역(PA)과 투과 영역(TA1, TA2)을 나타낸다.
도 9를 참조하면, 본 개시의 실시 예들에 따른 투명 터치 표시 장치(100)의 표시 패널(110)의 일 부분은 픽셀 영역(PA), 제1 투과 영역(TA1), 및 제2 투과 영역(TA2)을 포함할 수 있다.
도 9를 참조하면, 제1 투과 영역(TA1)은 픽셀 영역(PA)의 제1 측에 위치하고, 제2 투과 영역(TA2)은 픽셀 영역(PA)의 제2 측에 위치할 수 있다.
도 9를 참조하면, 제1 투과 영역(TA1과 제2 투과 영역(TA2) 사이의 픽셀 영역(PA)에는 둘 이상의 서브 픽셀들(SP1, SP2, SP3, SP4)이 배치될 수 있다.
도 9의 예시에 따르면, 제1 투과 영역(TA1과 제2 투과 영역(TA2) 사이의 픽셀 영역(PA)에는 4개의 서브 픽셀들(SP1, SP2, SP3, SP4)이 배치될 수 있다. 4개의 서브 픽셀들(SP1, SP2, SP3, SP4)은 적색 빛이 발광되는 서브 픽셀, 녹색 빛이 발광되는 서브 픽셀, 청색 빛이 발광되는 서브 픽셀, 및 흰색 빛이 발광되는 서브 픽셀을 포함할 수 있다.
도 10은 본 개시의 실시 예들에 따른 투명 터치 표시 장치(100)의 표시 패널(110)의 일 부분에서의 픽셀 영역(PA)과 투과 영역(TA1, TA2)에 각각 배치되는 디스플레이 캐소드 전극(DCE)과 터치 캐소드 전극(TCE1, TCE2)을 나타낸다.
도 10을 참조하면, 픽셀 영역(PA)에는, 디스플레이 구동용 기저 전압(EVSS)이 인가되는 디스플레이 캐소드 전극(DCE)이 배치될 수 있다. 제1 투과 영역(TA1)에는 제1 터치 캐소드 전극(TCE1)이 배치될 수 있고, 제2 투과 영역(TA2)에는 제2 터치 캐소드 전극(TCE2)이 배치될 수 있다.
제1 터치 캐소드 전극(TCE1)과 제2 터치 캐소드 전극(TCE2)은 동일한 모양 또는 동일한 면적을 가질 수 있다.
제1 터치 캐소드 전극(TCE1)과 제2 터치 캐소드 전극(TCE2) 중 하나는 나머지와 다른 모양 또는 다른 면적을 가질 수 있다.
도 10을 참조하면, 예를 들어, 디스플레이 캐소드 전극(DCE)은 전극 돌기부(DCE_PRT)를 포함할 수 있다. 이 경우, 제1 터치 캐소드 전극(TCE1)은 디스플레이 캐소드 전극(DCE)의 전극 돌기부(DCE_PRT)가 개재되는 전극 홈(TCE_GRV)을 포함할 수 있다.
디스플레이 캐소드 전극(DCE)의 전극 돌기부(DCE_PRT)와 제1 터치 캐소드 전극(TCE1)의 전극 홈(TCE_GRV)은 전기적으로 분리될 수 있다.
디스플레이 캐소드 전극(DCE)의 전극 돌기부(DCE_PRT)는 제1 투과 영역(TA1)을 침범해서 배치될 수 있다.
한편, 도 10을 참조하면, 디스플레이 캐소드 전극(DCE)의 제1 측 일부분은 제1 투과 영역(TA)의 일부 영역을 침범하여 배치될 수 있다. 디스플레이 캐소드 전극(DCE)의 제2 측 일부분은 제2 투과 영역(TA)의 일부 영역을 침범하여 배치될 수 있다.
도 11은 본 개시의 실시 예들에 따른 투명 터치 표시 장치(100)의 표시 패널(110)의 평면도이다.
도 11을 참조하면, 본 개시의 실시 예들에 따른 투명 터치 표시 장치(100)의 표시 패널(110)은 픽셀 영역(PA)에 배치되는 디스플레이 캐소드 전극(DCE), 제1 투과 영역(TA1)에 배치되는 제1 터치 캐소드 전극(TCE1), 및 제2 투과 영역(TA2)에 배치되는 제2 터치 캐소드 전극(TCE2)을 포함할 수 있다.
도 11을 참조하면, 디스플레이 캐소드 전극(DCE)의 제1 측 일부분은 제1 투과 영역(TA)의 일부 영역을 침범하여 배치될 수 있다. 디스플레이 캐소드 전극(DCE)의 제2 측 일부분은 제2 투과 영역(TA)의 일부 영역을 침범하여 배치될 수 있다.
도 11을 참조하면, 본 개시의 실시 예들에 따른 투명 터치 표시 장치(100)의 표시 패널(110)은 제1 터치 캐소드 전극(TCE1)과 중첩되는 복수의 터치 라인(TL1, TL2, TL3)과, 제2 터치 캐소드 전극(TCE2)과 중첩되는 복수의 터치 라인(TL4, TL5, TL6)을 더 포함할 수 있다.
도 11을 참조하면, 제1 터치 캐소드 전극(TCE1) 및 제2 터치 캐소드 전극(TCE2)은 터치 구동 신호가 동시에 인가되는 하나의 제1 터치 전극(TE)을 구성할 수 있다.
도 11을 참조하면, 하나의 제1 터치 전극(TE)은, 제1 터치 캐소드 전극(TCE1)과 중첩되는 복수의 터치 라인(TL1, TL2, TL3) 중에서 하나의 제1 터치 라인(TL1)을 통해 터치 패드(TP)와 전기적으로 연결될 수 있다. 즉, 제1 터치 캐소드 전극(TCE1) 및 제2 터치 캐소드 전극(TCE2)은 제1 터치 캐소드 전극(TCE1)과 중첩되는 복수의 터치 라인(TL1, TL2, TL3) 중에서 하나의 제1 터치 라인(TL1)을 통해 터치 패드(TP)와 전기적으로 연결될 수 있다.
도 11을 참조하면, 제1 터치 캐소드 전극(TCE1)과 중첩되는 복수의 터치 라인(TL1, TL2, TL3) 중에서 제1 터치 라인(TL1)을 제외한 나머지 터치 라인(TL2, TL3)은 제1 터치 캐소드 전극(TCE1)과 전기적으로 연결되지 않고, 제1 터치 캐소드 전극(TCE1) 및 제2 터치 캐소드 전극(TCE2)가 전기적으로 분리된 다른 터치 캐소드 전극(TCE)과 전기적으로 연결될 수 있다.
도 11을 참조하면, 제2 터치 캐소드 전극(TCE2)과 중첩되는 복수의 터치 라인(TL4, TL5, TL6) 모두는 제2 터치 캐소드 전극(TCE2)과 전기적으로 연결되지 않고, 제1 터치 캐소드 전극(TCE1) 및 제2 터치 캐소드 전극(TCE2)가 전기적으로 분리된 다른 터치 캐소드 전극(TCE)과 전기적으로 연결될 수 있다.
디스플레이 캐소드 전극(DCE), 제1 터치 캐소드 전극(TCE1), 및 제2 터치 캐소드 전극(TCE2)은 캐소드 전극층(CEL) 아래에 위치하는 하부 층의 언더-컷에 의해 끊어진 캐소드 전극 물질들일 수 있다. 따라서, 디스플레이 캐소드 전극(DCE), 제1 터치 캐소드 전극(TCE1), 및 제2 터치 캐소드 전극(TCE2)은 동일한 캐소드 전극 물질일 수 있다. 예를 들어, 캐소드 전극 물질은 투명 전도성 물질을 포함할 수 있다.
도 11을 참조하면, 제1 터치 라인(TL1)은 제1 터치 캐소드 전극(TCE1) 또는 제2 터치 캐소드 전극(TCE2)과 전기적으로 연결될 수 있다.
예를 들어, 제1 터치 라인(TL1)은 제1 터치 브리지(TB)를 통해 제1 터치 캐소드 전극(TCE1)과 전기적으로 연결될 수 있다. 보다 구체적으로, 제1 터치 라인(TL1)은 제1 컨택홀(CNT1)을 통해 제1 터치 브리지(TB)와 전기적으로 연결되고, 제1 터치 브리지(TB)의 돌출 형 연결 패턴(CP)이 제2 컨택홀(CNT2)을 통해 제1 터치 캐소드 전극(TCE1)과 전기적으로 연결됨으로써, 제1 터치 라인(TL1)은 제1 터치 브리지(TB)를 통해 제1 터치 캐소드 전극(TCE1)과 전기적으로 연결될 수 있다.
본 개시의 실시 예들에 따른 투명 터치 표시 장치(100)가 도 5의 제1 타입의 캐소드 분할 구조를 갖는 경우, 디스플레이 캐소드 전극(DCE)은 다수의 개구부를 포함하고, 제1 터치 캐소드 전극(TCE1)은 디스플레이 캐소드 전극(DCE)의 다수의 개구부 중 제1 개구부의 내부 공간에 배치되고, 제2 터치 캐소드 전극(TCE2)은 디스플레이 캐소드 전극(DCE)의 다수의 개구부 중 제2 개구부의 내부 공간에 배치될 수 있다.
본 개시의 실시 예들에 따른 투명 터치 표시 장치(100)가 도 7의 제2 타입의 캐소드 분할 구조를 갖는 경우, 제1 터치 캐소드 전극(TCE1)과 제2 터치 캐소드 전극(TCE2)은 일체로 된 터치 캐소드 전극(TCE)의 일 부분이고, 터치 캐소드 전극(TCE)은 다수의 개구부를 포함하고, 디스플레이 캐소드 전극(DCE)은 터치 캐소드 전극(TCE)의 다수의 개구부 중 하나의 내부공간에 배치될 수 있다.
본 개시의 실시 예들에 따른 투명 터치 표시 장치(100)가 도 8의 제3 타입의 캐소드 분할 구조를 갖는 경우, 디스플레이 캐소드 전극(DCE)은 제1 터치 캐소드 전극(TCE1)의 제1 측에 위치하고, 제1 터치 캐소드 전극(TCE1)의 제1 측과 반대인 제2 측에 다른 디스플레이 캐소드 전극(DCE)이 배치되고, 다른 디스플레이 캐소드 전극(DCE)은 디스플레이 캐소드 전극(DCE)과 분리되어 배치될 수 있다.
도 11을 참조하면, 본 개시의 실시 예들에 따른 투명 터치 표시 장치(100)의 표시 패널(110)은 제1 투과 영역(TA1), 픽셀 영역(PA), 및 제2 투과 영역(TA2)을 가로지르며 배치되는 제1 스캔 신호 라인(SCL)을 더 포함할 수 있다.
도 11을 참조하면, 본 개시의 실시 예들에 따른 투명 터치 표시 장치(100)의 표시 패널(110)은 픽셀 영역(PA)을 가로질러 제1 터치 캐소드 전극(TCE1)과 제2 터치 캐소드 전극(TCE2)을 전기적으로 연결해주는 제1 터치 브리지(TB)를 더 포함할 수 있다.
도 11을 참조하면, 본 개시의 실시 예들에 따른 투명 터치 표시 장치(100)의 표시 패널(110)에서, 제1 터치 브리지(TB)는 제1 터치 라인(TL1)과 교차할 수 있고, 제1 터치 라인(TL1)은 제1 컨택홀(CNT1)을 통해 제1 터치 브리지(TB)와 전기적으로 연결될 수 있다.
도 11을 참조하면, 제1 터치 브리지(TB)는, 제1 금속을 포함하는 제1 부분 브리지(TBls) 및 제1 금속과 다른 제2 금속을 포함하는 제2 부분 브리지(TBg)를 포함할 수 있다.
예를 들어, 제1 금속은 픽셀 영역(PA)에 배치되는 구동 트랜지스터(DRT)의 아래에 위치하는 라이트 쉴드(Light shield)과 동일한 메탈(이하, 라이트 쉴드 메탈이라고 함)일 수 있다. 제2 금속은 구동 트랜지스터(DRT)의 게이트 전극 또는 제1 스캔 신호 라인(SCL)을 구성하거나 각종 신호 배선을 구성하는 게이트 메탈일 수 있다. 제2 금속은 제1 금속보다 높은 층에 위치할 수 있다.
도 11을 참조하면, 제1 터치 브리지(TB)를 구성하는 제1 부분 브리지(TBls) 및 제2 부분 브리지(TBg)는 서로 다른 층에 위치하고, 복수의 컨택홀들(C1, C2, C3, C4)을 통해 서로 전기적으로 연결될 수 있다.
도 11을 참조하면, 제1 터치 라인(TL1)은 제1 금속을 포함할 수 있고, 제1 스캔 신호 라인(SCL)은 제2 금속을 포함할 수 있다. 제1 터치 라인(TL1)은 제1 스캔 신호 라인(SCL)보다 낮은 층에 위치할 수 있다.
한편, 제1 터치 라인(TL1)은, 제1 금속을 포함하는 전극이나 배선이 배치되는 제1 금속 층(예: 라이트 쉴드 메탈 층), 제2 금속을 포함하는 전극이나 배선이 배치되는 제2 금속 층(예: 게이트 메탈 층), 제3 금속을 포함하는 전극이나 배선이 배치되는 제3 금속 층(예: 소스-드레인 메탈 층), 및 제4 금속을 포함하는 전극이나 배선이 배치되는 제4 금속 층(예: 제3 금속 층과 픽셀 전극 층(애노드 전극 층) 사이에 위치하는 금속 층) 중에서, 제1 터치 브리지(TB)가 위치하는 층을 제외한 나머지 층들 중 어디에든 위치할 수 있다. 여기서, 제1 금속 층, 제2 금속 층, 제3 금속 층, 및 제4 금속 층은 아래로부터 제1 금속 층, 제2 금속 층, 제3 금속 층, 및 제4 금속 층의 순서대로 위치할 수 있다. 제1 금속 층, 제2 금속 층, 제3 금속 층, 및 제4 금속 층 중에서, 제1 금속 층이 기판(SUB)과 가장 가까운 최 하위 층이고, 제4 금속 층이 기판(SUB)으로 가장 높게 위치하는 최 상위 층일 수 있다.
도 11을 참조하면, 제1 터치 라인(TL1)은 제1 터치 브리지(TB)의 제1 부분 브리지(TBls)와 교차하지 않는다. 제1 터치 라인(TL1)은 제1 터치 브리지(TB)의 제2 부분 브리지(TBg)와 교차할 수 있다.
도 11을 참조하면, 본 개시의 실시 예들에 따른 투명 터치 표시 장치(100)의 표시 패널(110)은 픽셀 영역(PA)에 배치되는 제1 데이터 라인(DL1), 제2 데이터 라인(DL2), 제3 데이터 라인(DL3), 및 제4 데이터 라인(DL4)을 더 포함할 수 있다.
도 11을 참조하면, 제1 데이터 라인(DL1), 제2 데이터 라인(DL2), 제3 데이터 라인(DL3), 및 제4 데이터 라인(DL4) 각각은 제1 금속 및 제2 금속과 다른 제3 금속을 포함할 수 있다.
예를 들어, 제1 금속은 픽셀 영역(PA)에 배치되는 구동 트랜지스터(DRT)의 아래에 위치하는 라이트 쉴드(Light shield)과 동일한 라이트 쉴드 메탈일 수 있다. 제2 금속은 구동 트랜지스터(DRT)의 게이트 전극 또는 제1 스캔 신호 라인(SCL)을 구성하거나 각종 신호 배선을 구성하는 게이트 메탈일 수 있다. 제3 금속은 구동 트랜지스터(DRT)의 소스 전극 및 드레인 전극을 구성하거나 각종 신호 배선을 구성할 수 있는 소스-드레인 메탈일 수 있다. 제3 금속이 배치되는 제3 금속 층은 제2 금속이 배치되는 제2 금속 층보다 높고, 제2 금속이 배치되는 제2 금속 층은 제1 금속이 배치되는 제1 금속 층보다 높을 수 있다.
도 11을 참조하면, 제1 데이터 라인(DL1), 제2 데이터 라인(DL2), 제3 데이터 라인(DL3), 및 제4 데이터 라인(DL4) 각각은 제1 터치 브리지(TB)의 제1 부분 브리지(TBls) 또는 제2 부분 브리지(TBg)와 교차할 수 있다.
도 11을 참조하면, 본 개시의 실시 예들에 따른 투명 터치 표시 장치(100)의 표시 패널(110)은 픽셀 영역(PA)에 배치되는 기준 전압 라인(RVL)을 더 포함할 수 있다.
기준 전압 라인(RVL)은 픽셀 영역(PA)의 중앙(컬럼 방향 중앙)에 배치될 수 있다. 기준 전압 라인(RVL)은 디스플레이 캐소드 전극(DCE)과 중첩되되 디스플레이 캐소드 전극(DCE)의 중앙(컬럼 방향 중앙)에 배치될 수 있다.
기준 전압 라인(RVL)은 제1 금속을 포함할 수 있고, 기준 전압 라인(RVL)은 제1 터치 브리지(TB)의 제2 부분 브리지(TBg)와 교차할 수 있다.
도 11을 참조하면, 본 개시의 실시 예들에 따른 투명 터치 표시 장치(100)의 표시 패널(110)은 픽셀 영역(PA)에 배치되며 디스플레이 캐소드 전극(DCE)과 중첩되는 기저 전압 라인(BVL)을 더 포함할 수 있다.
도 11을 참조하면, 기저 전압 라인(BVL)은, 제2 금속을 포함하는 제1 부분 기저 전압 라인(BVLg), 및 제1 금속 및 제2 금속과 다른 제3 금속을 포함하는 제2 부분 기저 전압 라인(BVLs)을 포함할 수 있다.
도 11을 참조하면, 제2 부분 기저 전압 라인(BVLs)은 제1 부분 기저 전압 라인(BVLg)과 중첩되는 이중층 파트 및 제1 부분 기저 전압 라인(BVLg)과 미 중첩되는 단일층 파트를 포함할 수 있다.
도 11을 참조하면, 제1 부분 기저 전압 라인(BVLg)은 제1 터치 브리지(TB)의 제1 부분 브리지(TBls)와 중첩될 수 있다. 제2 부분 기저 전압 라인(BVLs)의 이중층 파트는 제1 터치 브리지(TB)의 제1 부분 브리지(TBls)와 중첩될 수 있다.
도 11을 참조하면, 제1 부분 기저 전압 라인(BVLg)은 제1 스캔 신호 라인(SCL)과 교차하지 않고, 제2 부분 기저 전압 라인(BVLs)은 제1 스캔 신호 라인(SCL)과 교차할 수 있다.
도 11을 참조하면, 기저 전압 라인(BVL)은 디스플레이 캐소드 전극(DCE)의 제1 측 에지와 기준 전압 라인(RVL) 사이에 배치될 수 있다.
도 11을 참조하면, 본 개시의 실시 예들에 따른 투명 터치 표시 장치(100)의 표시 패널(110)은 픽셀 영역(PA)에 배치되며 디스플레이 캐소드 전극(DCE)과 중첩되는 구동 전압 라인(DVL)을 더 포함할 수 있다.
도 11을 참조하면, 구동 전압 라인(DVL)은, 제2 금속을 포함하는 제1 부분 구동 전압 라인(DVLg), 및 제1 금속 및 제2 금속과 다른 제3 금속을 포함하는 제2 부분 구동 전압 라인(DVLs)을 포함할 수 있다
도 11을 참조하면, 제2 부분 구동 전압 라인(DVLs)은 제1 부분 구동 전압 라인(DVLg)과 중첩되는 이중층 파트 및 제1 부분 구동 전압 라인(DVLg)과 미 중첩되는 단일층 파트를 포함할 수 있다
도 11을 참조하면, 제1 부분 구동 전압 라인(DVLg)은 제1 터치 브리지(TB)의 제1 부분 브리지(TBls)와 중첩될 수 있다. 제2 부분 구동 전압 라인(DVLs)의 이중층 파트는 제1 터치 브리지(TB)의 제1 부분 브리지(TBls)와 중첩될 수 있다.
하지만, 제1 부분 구동 전압 라인(DVLg)은 제1 터치 브리지(TB)의 제2 부분 브리지(TBg)와 중첩되지 않고, 제2 부분 구동 전압 라인(DVLs)의 이중층 파트는 제1 터치 브리지(TB)의 제2 부분 브리지(TBg)와 중첩되지 않는다.
도 11을 참조하면, 구동 전압 라인(DVL)은 디스플레이 캐소드 전극(DCE)의 제2 측 에지와 기준 전압 라인(RVL) 사이에 배치될 수 있다.
도 11을 참조하면, 본 개시의 실시 예들에 따른 투명 터치 표시 장치(100)의 표시 패널(110)은 픽셀 영역(PA)에 배치되며 디스플레이 캐소드 전극(DCE)과 중첩되고 디스플레이 캐소드 전극(DCE)과 전기적으로 연결되는 기저 전압 라인(BVL)을 더 포함할 수 있다.
도 11을 참조하면, 디스플레이 캐소드 전극(DCE)은 전극 돌기부(DCE_PRT)를 포함할 수 있다. 제1 터치 캐소드 전극(TCE1)은 디스플레이 캐소드 전극(DCE)의 전극 돌기부(DCE_PRT)가 개재되는 전극 홈(TCE_GRV)을 포함할 수 있다. 디스플레이 캐소드 전극(DCE)의 전극 돌기부(DCE_PRT)와 제1 터치 캐소드 전극(TCE1)의 전극 홈(TCE_GRV)은 전기적으로 분리될 수 있다.
도 11을 참조하면, 기저 전압 라인(BVL)은 디스플레이 캐소드 전극(DCE)의 전극 돌기부(DCE_PRT)와 중첩되는 라인 돌기부(BVLs_PRT)를 포함할 수 있다. 기저 전압 라인(BVL)의 라인 돌기부(BVLs_PRT)는, 디스플레이 캐소드 컨택 패턴(CNT_DCE)을 통해 디스플레이 캐소드 전극(DCE)의 전극 돌기부(DCE_PRT)와 전기적으로 연결될 수 있다.
도 11을 참조하면, 제1 터치 라인(TL1)은 제1 터치 캐소드 전극(TCE1)과 중첩되되 제1 터치 캐소드 전극(TCE1)의 전극 홈(TCE_GRV)을 따라 따라 구부러져 배치될 수 있다.
도 11을 참조하면, 본 개시의 실시 예들에 따른 투명 터치 표시 장치(100)의 표시 패널(110)은 제1 투과 영역(TA1)에 배치되며 제1 터치 브리지(TB)와 교차하며 제2 터치 캐소드 전극(TCE2)과 중첩되는 다른 터치 라인(TL4, TL5, TL6)을 더 포함할 수 있다.
도 12는 본 개시의 실시 예들에 따른 투명 터치 표시 장치(100)의 표시 패널(110)에서, 도 11의 캐소드 분할 경계 영역(BA)의 단면도이다.
본 개시의 실시 예들에 따른 투명 터치 표시 장치(100)의 표시 패널(110)이 캐소드 분할 구조를 갖는 경우, 디스플레이 캐소드 전극(DCE), 제1 터치 캐소드 전극(TCE1), 및 제2 터치 캐소드 전극(TCE2)은 캐소드 전극층(CEL) 아래에 위치하는 하부 층의 언더-컷에 의해 끊어진 캐소드 전극 물질들일 수 있다.
예를 들어, 언덧 컷이 적용될 수 있는 하부 층은 애노드 전극(AE)이 형성되는 픽셀 전극층, 오버코트 층, 또는 뱅크 등을 포함할 수 있으며, 경우에 따라서, 제1 보호막(PAS1), 제2 보호막(PAS2), 및 층간 절연막(ILD) 등 중 적어도 하나를 포함할 수도 있다.
전술한 하부 층의 언더-컷 구조에 따라, 디스플레이 캐소드 전극(DCE), 제1 터치 캐소드 전극(TCE1), 및 제2 터치 캐소드 전극(TCE2)은 동일한 캐소드 전극 물질일 수 있다. 예를 들어, 캐소드 전극 물질은 투명 전도성 물질을 포함할 수 있다.
다시 말해, 도 12에 도시된 바와 같이, 도 11에서의 캐소드 분할 경계 영역(BA)에서, 디스플레이 캐소드 전극(DCE)의 아래에 위치하는 하부층은 아래 부분이 안쪽으로 함몰된 언더-컷(Under-cut) 형상을 가질 수 있다. 여기서, 캐소드 분할 경계 영역(BA)은 디스플레이 캐소드 전극(DCE) 및 제1 터치 캐소드 전극(TCE1) 간의 경계 영역(BA)일 수 있다.
이와 마찬가지로, 디스플레이 캐소드 전극(DCE) 및 제2 터치 캐소드 전극(TCE2) 간의 경계 영역에서도, 디스플레이 캐소드 전극(DCE)의 아래에 위치하는 하부층은 아래 부분이 안쪽으로 함몰된 언더-컷(Under-cut) 형상을 가질 수 있다.
또 다시 말해, 본 개시의 실시 예들에 따른 투명 터치 표시 장치(100)의 표시 패널(110)이 캐소드 분할 구조를 갖는 경우, 표시 패널(110)은 디스플레이 캐소드 전극(DCE) 아래에 위치하는 하부 층을 더 포함할 수 있다.
하부 층은 아래 부분이 안쪽으로 함몰된 언더-컷(Under-cut) 구조를 가질 수 있다. 하부 층이 언더-컷 구조를 갖는 지점(BA)에서 디스플레이 캐소드 전극(DCE)과 제1 터치 캐소드 전극(TCE1)이 전기적으로 분리될 수 있고, 하부 층이 언더-컷 구조를 갖는 다른 지점에서 디스플레이 캐소드 전극(DCE)과 제2 터치 캐소드 전극(TCE2)이 전기적으로 분리될 수 있다.
도 13은 본 개시의 실시 예들에 따른 투명 터치 표시 장치(100)의 표시 패널(110)에서, 터치 라인 영역(TLA)의 단면도이다.
도 13을 참조하면, 제1 터치 캐소드 전극(TCE1)과 제2 터치 캐소드 전극(TCE2)은 제1 터치 브리지(TB)에 의해 전기적으로 연결되어 하나의 제1 터치 전극(TE)을 구성할 수 있다.
도 13을 참조하면, 제1 투과 영역(TA1)에서, 제1 터치 라인(TL1), 제2 터치 라인(TL2), 및 제3 터치 라인(TL3)은 제1 터치 캐소드 전극(TCE1)과 중첩될 수 있다.
도 13과 도 11을 함께 참조하면, 제1 터치 캐소드 전극(TCE1)과 중첩되는 제1 터치 라인(TL1), 제2 터치 라인(TL2), 및 제3 터치 라인(TL3) 중에서 하나의 제1 터치 라인(TL1)만이 제1 터치 캐소드 전극(TCE1)과 전기적으로 연결될 수 있다. 제1 터치 캐소드 전극(TCE1)과 중첩되는 제1 터치 라인(TL1), 제2 터치 라인(TL2), 및 제3 터치 라인(TL3) 중에서 제2 터치 라인(TL2) 및 제3 터치 라인(TL3)은 제1 터치 캐소드 전극(TCE1)과 전기적으로 연결되지 않을 수 있다.
도 13을 참조하면, 제1 내지 제3 터치 라인(TL1, TL2, TL3)은 기판(SUB) 상의 라이트 쉴드 메탈 층에 위치할 수 있고, 버퍼층(BUF)이 제1 내지 제3 터치 라인(TL1, TL2, TL3)을 덮는 형태로 배치될 수 있다. 버퍼층(BUF)은 단일 층일 수도 있고 다중 층일 수도 있다.
도 13을 참조하면, 버퍼층(BUF) 상에 게이트 절연막(GI)이 배치되고, 게이트 절연막(GI) 상에 보호막(PAS)이 배치될 수 있다. 보호막(PAS)은 단일막일 수도 있고 다중막일 수도 있다. 보호막(PAS) 상에 오버코트 층(OC)이 배치될 수 있거나, 오버코트 층(OC) 상에 뱅크(BK)가 더 배치될 수도 있다.
도 13을 참조하면, 발광층(EL)이 오버코트 층(OC) 또는 오버코트 층(OC) 상의 뱅크(BK) 상에 위치할 수 있다. 제1 터치 캐소드 전극(TCE1)은 발광층(EL) 상에 위치할 수 있다.
도 13을 참조하면, 제1 내지 제3 터치 라인(TL1, TL2, TL3)과 중첩되는 발광층(EL)은 픽셀 영역(PA)에서 확장된 것이고, 아래에 애노드 전극(AE)이 없기 때문에 발광하는 역할을 수행하지는 못할 수 있다.
도 14는 본 개시의 실시 예들에 따른 투명 터치 표시 장치(100)의 표시 패널(110)에서, 제1 터치 캐소드 전극(TCE1)과 제1 내지 제3 터치 라인(TL1, TL2, TL3)에 인가되는 신호를 나타낸다.
도 14를 참조하면, 제1 터치 라인(TL1)과 제1 터치 캐소드 전극(TCE1)은 동일한 전기적인 상태를 가질 수 있다. 이뿐만 아니라, 제2 터치 라인(TL2) 및 제3 터치 라인(TL3) 또한 제1 터치 캐소드 전극(TCE1)과 동일한 전기적인 상태를 가질 수 있다.
왜냐하면, 제1 투과 영역(TA1)에서, 제1 터치 라인(TL1), 제2 터치 라인(TL2), 및 제3 터치 라인(TL3)은 제1 터치 캐소드 전극(TCE1)과 중첩되고, 제1 터치 라인(TL1), 제2 터치 라인(TL2), 제3 터치 라인(TL3), 및 제1 터치 캐소드 전극(TCE1) 모두에 동일한 신호 특성을 갖는 신호들이 인가되기 때문이다. 여기서, 동일한 신호 특성이란, 주파수, 위상, 진폭 등이 적어도 하나가 동일하다는 것을 의미할 수 있다
더욱 상세하게 설명하면, 터치 구동 회로(160)에 출력된 터치 구동 신호가 제1 터치 라인(TL1)을 통해 제1 터치 캐소드 전극(TCE1)에 인가되기 때문에, 제1 터치 라인(TL1)과 제1 터치 캐소드 전극(TCE1)은 동일한 전기적인 상태를 가질 수 있다. 또한, 제2 터치 라인(TL2) 및 제3 터치 라인(TL3)은 터치 센싱을 위한 터치 구동 신호가 인가되거나, 기생 캐패시턴스 저감을 위한 터치 구동 신호와 대응되는 로드-프리 구동 신호(Load-free driving signal)가 인가될 수 있다. 여기서, 로드-프리 구동 신호는 터치 구동 신호의 신호 특성과 동일한 신호 특성을 가질 수 있다. 신호 특성이 동일하다는 것은, 주파수, 위상, 진폭 등이 적어도 하나가 동일하다는 것을 의미할 수 있다. 이에 따라, 제1 터치 라인(TL1), 제2 터치 라인(TL2), 제3 터치 라인(TL3), 및 제1 터치 캐소드 전극(TCE1) 모두는, 동일한 신호 특성을 갖는 신호들이 인가되는 전기적 상태를 가질 수 있다.
도 14와 같이, 제1 터치 라인(TL1)과 제1 터치 캐소드 전극(TCE1)이 동일한 전기적인 상태를 가짐으로써, 제1 터치 라인(TL1)과 제1 터치 캐소드 전극(TCE1) 간의 불필요한 기생 캐패시턴스가 방지될 수 있고, 이에 따라 터치 감도가 향상될 수 있다.
도 15는 본 개시의 실시 예들에 따른 투명 터치 표시 장치(100)의 표시 패널(110)의 단면도이다. 단, 도 15에서는, 설명의 편의를 위해, 픽셀 영역(PA)과 제1 투과 영역(TA1)의 일부 영역에 대한 단면 구조가 간략하게 예시된다. 도 15에서는, 설명의 편의를 위하여, 제1 터치 캐소드 전극(TCE1)과 중첩되는 제1 내지 제3 터치 라인(TL1, TL2, TL3) 중에서 제1 터치 라인(TL1)만 도시된다.
도 15를 참조하면, 픽셀 영역(PA)에는 구동 트랜지스터(DRT), 애노드 전극(AE), 및 디스플레이 캐소드 전극(DCE) 등이 배치될 수 있다. 제1 투과 영역(PA)에는 제1 터치 캐소드 전극(TCE1), 제1 터치 라인(TL1), 제1 터치 브리지(TB) 등이 배치될 수 있다.
도 15를 참조하면, 애노드 전극(AE)은 픽셀 영역(PA)에 픽셀 전극 층(애노드 전극 층)에 배치되며 구동 트랜지스터(DRT)의 상부에 위치하고, 구동 트랜지스터(DRT)의 소스 전극(S) 또는 드레인 전극(D)과 전기적으로 연결될 수 있다. 애노드 전극(AE)과 디스플레이 캐소드 전극(DCE) 사이에 발광층(EL)이 위치할 수 있다.
도 15를 참조하면, 본 개시의 실시 예들에 따른 투명 터치 표시 장치(100)의 표시 패널(110)은, 구동 트랜지스터(DRT)의 하부에 위치하고, 구동 트랜지스터(DRT)의 액티브 층(ACT)과 중첩되는 라이트 쉴드(LS)를 더 포함할 수 있다. 라이트 쉴드(LS)가 위치하는 층을 라이트 쉴드 메탈 층이라고 할 수 있다.
라이트 쉴드(LS)는 픽셀 영역(PA)에 배치될 수 있다.
제1 터치 캐소드 전극(TCE1)과 중첩되는 제1 터치 라인(TL1)은 라이트 쉴드 메탈 층에 위치할 수 있다. 따라서, 라이트 쉴드(LS)와 제1 터치 라인(TL1)은 동일한 물질(라이트 쉴드 메탈)을 포함할 수 있다.
한편, 도 15에서는, 제1 터치 라인(TL1)은 제1 금속 층(라이트 쉴드 메탈 층)에 위치하는 것으로 도시되어 있으나, 다양한 층에 위치할 수 있다. 예를 들어, 제1 터치 라인(TL1)은, 제1 금속 층(라이트 쉴드 메탈 층), 제2 금속 층(게이트 메탈 층), 제3 금속 층(소스-드레인 메탈 층), 및 제4 금속 층(제3 금속 층과 픽셀 전극 층(애노드 전극 층) 사이에 위치하는 금속 층) 중에서, 제1 터치 브리지(TB)가 위치하는 층을 제외한 나머지 층들 중 어디에든 위치할 수 있다.
도 15를 참조하면, 본 개시의 실시 예들에 따른 투명 터치 표시 장치(100)의 표시 패널(110)은 화상 표시를 위한 빛이 봉지 기판(ENCAP_SUB)의 상면으로 방출되는 상부 발광(Top emission) 구조를 가질 수 있다. 이를 위해, 디스플레이 캐소드 전극(DCE), 제1 터치 캐소드 전극(TCE1), 및 제2 터치 캐소드 전극(TCE2)은 동일한 투명 전도성 물질을 포함하고, 애노드 전극(AE)은 반사 금속 물질을 포함할 수 있다.
도 15를 참조하여 표시 패널(110)의 수직 구조를 좀 더 상세하게 설명한다.
도 15를 참조하면, 기판(SUB) 상에 제1 금속 층인 라이트 쉴드 메탈 층이 위치할 수 있다. 여기서, 제1 금속 층인 라이트 쉴드 메탈 층은 제1 금속인 라이트 쉴드 메탈이 배치되는 층으로서, 기판(SUB)에서 가장 가까운 금속 층일 수 있다.
도 15를 참조하면, 제1 금속 층인 라이트 쉴드 메탈 층에는, 라이트 쉴드(LS) 및 제1 터치 라인(TL1)이 배치될 수 있다. 또한, 라이트 쉴드 메탈 층에는 제1 터치 브리지(TB)의 제1 부분 브리지(TBls)이 배치될 수 있다. 라이트 쉴드(LS), 제1 터치 라인(TL1), 및 제1 터치 브리지(TB)의 제1 부분 브리지(TBls)은 라이트 쉴드 메탈을 포함할 수 있다.
도 15를 참조하면, 버퍼층(BUF)이 라이트 쉴드(LS) 및 제1 터치 라인(TL1)을 덮는 형태로 배치될 수 있다. 버퍼층(BUF)은 단일 층일 수도 있고 다중 층일 수도 있다.
도 15를 참조하면, 버퍼층(BUF) 상에 액티브 층(ACT)이 배치되고, 게이트 절연막(GI)이 액티브 층(ACT)을 덮으면서 배치될 수 있다.
도 15를 참조하면, 게이트 절연막(GI) 상에 게이트 전극(G)이 배치되고, 제1 터치 브리지(TB)의 제2 부분 브리지(TBg)가 배치될 수 있다. 게이트 전극(G)과 제1 터치 브리지(TB)의 제2 부분 브리지(TBg)가 위치하는 층을 제2 금속 층인 게이트 메탈 층이라고 한다. 게이트 전극(G)과 제1 터치 브리지(TB)의 제2 부분 브리지(TBg)는 제2 금속인 게이트 메탈을 포함할 수 있다. 또한, 게이트 메탈 층에는, 기저 전압 라인(BVL)의 제1 부분 기저 전압 라인(BVLg), 구동 전압 라인(DVL)의 제1 부분 구동 전압 라인(DVLg)이 더 배치될 수 있다.
도 15를 참조하면, 게이트 전극(G) 상에 층간 절연막(ILD)이 배치되고, 층간 절연막(ILD) 상에 제3 금속인 소스-드레인 메탈을 포함하는 소스 전극(S) 및 드레인 전극(D)이 배치될 수 있다. 또한, 제3 금속 층인 소스-드레인 메탈 층에, 기저 전압 라인(BVL)의 제2 부분 기저 전압 라인(BVLs)과 구동 전압 라인(DVL)의 제2 부분 구동 전압 라인(DVLs)이 더 배치될 수 있다.
도 15를 참조하면, 소스 전극(S)은 게이트 절연막(GI)의 관통 홀을 통해 액티브 층(ACT)의 일 측에 연결될 수 있다. 드레인 전극(D)은 게이트 절연막(GI)의 관통 홀을 통해 액티브 층(ACT)의 타 측에 연결될 수 있다.
도 15를 참조하면, 소스 전극(S)은 게이트 절연막(GI)과 버퍼층(BUF)의 관통 홀을 통해 라이트 쉴드(LS)와 연결될 수 있다. 이에 따라, 바디 효과(Body effect)와 관련하여 구동 트랜지스터(DRT)의 안정적인 동작이 가능해질 수 있다.
도 15를 참조하면, 소스-드레인 메탈 층 상에 제1 보호막(PAS1)이 배치될 수 있다. 디스플레이 캐소드 컨택 패턴(CNT_DCE)이 제1 보호막(PAS1) 상에 배치될 수 있다. 디스플레이 캐소드 컨택 패턴(CNT_DCE)이 위치하는 층을 제4 금속 층이라고 한다. 디스플레이 캐소드 컨택 패턴(CNT_DCE)은 제1 보호막(PAS1)의 관통 홀을 통해 기저 전압 라인(BVL)의 제2 부분 기저 전압 라인(BVLs)과 연결될 수 있다. 여기서, 도 11을 함께 참조하면, 기저 전압 라인(BVL)의 제2 부분 기저 전압 라인(BVLs)에서 디스플레이 캐소드 컨택 패턴(CNT_DCE)이 연결되는 부분은, 기저 전압 라인(BVL)의 라인 돌기부(BVLs_PRT)에 해당할 수 있다.
도 15를 참조하면, 제2 보호막(PAS2)이 제1 보호막(PAS1) 상의 디스플레이 캐소드 컨택 패턴(CNT_DCE)을 덮으면서 배치될 수 있다. 제1 보호막(PAS1)과 제2 보호막(PAS2) 사이의 메탈 층은 제4 금속으로 구성되는 제4 금속 층으로서, 디스플레이 캐소드 컨택 패턴(CNT_DCE)이 위치할 수 있다.
도 15를 참조하면, 제1 보호막(PAS1) 및 제2 보호막(PAS2) 상에 오버코트 층(OC)이 배치될 수 있다. 오버코트 층(OC)의 아래 부분은 언더-컷 구조를 가질 수 있다.
도 15를 참조하면, 오버코트 층(OC) 상에 애노드 전극(AE)이 배치되고, 애노드 전극(AE)은 오버코트 층(OC)과 제1 보호막(PAS1)의 관통 홀을 통해 구동 트랜지스터(DRT)의 소스 전극(S)과 연결될 수 있다.
도 15를 참조하면, 애노드 전극(AE) 상에 뱅크(BK)가 배치될 수 있으며, 뱅크(BK)는 개구부가 존재할 수 있으며, 애노드 전극(AE)의 일부분의 상면이 뱅크(BK)의 개구부로 노출될 수 있다. 뱅크(BK)는 픽셀 영역(PA)에 위치하고 제1 투과 영역(TA1)에 배치되지 않을 수 있다.
도 15를 참조하면, 픽셀 영역(PA)과 제1 투과 영역(TA1) 모두에서, 발광층(EL)이 배치될 수 있다. 픽셀 영역(PA)에서는, 발광층(EL)이 뱅크(BK) 상에 위치할 수 있고, 뱅크(BK)의 개구부에서는 애노드 전극(AE) 상에 접촉 상태로 배치될 수 있다. 제1 투과 영역(TA1)에서, 발광층(EL)은 오버코트 층(OC) 상에 배치될 수 있다.
하지만, 픽셀 영역(PA)에서의 발광층(EL)과 제1 투과 영역(TA1)에서의 발광층(EL)은 서로 이어지지 않고, 픽셀 영역(PA)과 제1 투과 영역(TA1)의 경계 영역에서 끊어져 있다. 즉, 발광층(EL)은 픽셀 영역(PA)과 제1 투과 영역(TA1)의 경계 영역에서, 오버코트 층(OC)의 언더-컷 구조에 의해 끊어질 수 있다.
도 15를 참조하면, 캐소드 전극층(EL)에서의 캐소드 전극 물질은, 발광층(EL) 상에 위치하되, 오버코트 층(OC)의 언더-컷 구조에 의해 픽셀 영역(PA)과 제1 투과 영역(TA1)의 경계 영역에서 끊어질 수 있다. 이에 따라, 픽셀 영역(PA)에서 발광층(EL) 상에 위치하는 캐소드 전극 물질은 디스플레이 캐소드 전극(DCE)을 구성하고, 제1 투과 영역(TA1)에서 발광층(EL) 상에 위치하는 캐소드 전극 물질은 제1 터치 캐소드 전극(TCE1)을 구성할 수 있다.
도 15를 참조하면, 픽셀 영역(PA)과 제1 투과 영역(TA1)의 경계 영역에서, 디스플레이 캐소드 전극(DCE)은 오버코트 층(OC)과 제2 보호막(PAS2)의 관통 홀을 통해 디스플레이 캐소드 컨택 패턴(CNT_DCE)과 전기적으로 연결될 수 있다. 따라서, 디스플레이 캐소드 전극(DCE)은 디스플레이 캐소드 컨택 패턴(CNT_DCE)을 통해 기저 전압 라인(BVL)의 제2 부분 기저 전압 라인(BVLs)과 전기적으로 연결될 수 있다.
도 15를 참조하면, 픽셀 영역(PA)과 제1 투과 영역(TA1)의 다른 경계 영역에서, 제1 터치 캐소드 전극(TCE1)은 오버코트 층(OC)과 제2 보호막(PAS2)의 관통 홀을 통해 제1 터치 브리지(TB)의 제2 부분 브리지(TBg)와 전기적으로 연결될 수 있다.
도 15를 참조하면, 디스플레이 캐소드 전극(DCE), 제1 터치 캐소드 전극(TCE1), 및 제2 터치 캐소드 전극(TCE2)은 캐소드 전극층(CEL)에 위치하며, 캐소드 전극층(CEL)에 위치하는 디스플레이 캐소드 전극(DCE), 제1 터치 캐소드 전극(TCE1), 및 제2 터치 캐소드 전극(TCE2) 상에 봉지층(ENCAP)이 배치될 수 있다.
도 15를 참조하면, 봉지층(ENCAP)은 봉지 기판, 표시 영역(DA)의 외곽 테두리를 따라 박막 트랜지스터 어레이 기판(SUB)과 봉지 기판(ENCAP_SUB) 사이에 위치하는 댐(Dam), 및 댐의 내부 공간에 채워지는 필러(ENCAP_FILL)를 포함할 수 있다.
봉지층(ENCAP)은 다양한 타입으로 구성될 수 있다. 도 15의 봉지층(ENCAP)의 타입과 다르게, 봉지층(ENCAP)은 하나 이상의 무기막과 하나 이상의 유기막을 포함하는 형태로 구성될 수도 있다.
한편, 도 15를 참조하면, 제1 터치 캐소드 전극(TCE1)과 기판(SUB) 간의 최대 이격 거리(Ht)와 제2 터치 캐소드 전극(TCE2)과 기판(SUB) 간의 최대 이격 거리(Ht)는 디스플레이 캐소드 전극(DCE)과 기판(SUB) 간의 최대 이격 거리(Hd)보다 짧을 수 있다.
도 16 내지 도 19는 본 개시의 실시 예들에 따른 투명 터치 표시 장치(100)의 표시 패널(110)의 평면도들이다.
도 16을 참조하면, 제1 투과 영역(TA1)과 관련하여, 표시 패널(110)은 제1 터치 캐소드 전극(TCE1)과 중첩되는 복수의 터치 라인(TL1, TL2, TL3)을 포함할 수 있다. 하지만, 제2 투과 영역(TA2)과 관련하여, 표시 패널(110)은 제2 터치 캐소드 전극(TCE2)과 중첩되는 복수의 터치 라인(TL4, TL5, TL6)을 포함하지 않을 수 있다.
터치 라인 개수는 터치 전극 개수에 따라 정해지므로, 제1 투과 영역(TA1)과 제2 투과 영역(TA2)에서의 터치 라인 존재의 불균형이 도 16과 같이 발생할 수 있다. 이는 터치 감도 저하의 요인이 될 수 있다.
도 17을 참조하면, 제1 투과 영역(TA1)과 제2 투과 영역(TA2)에서의 터치 라인 존재의 불균형을 해소하기 위하여, 제2 터치 캐소드 전극(TCE2)과 중첩되는 더미 라인(DM1, DM2, DM3)을 더 포함할 수 있다
제2 터치 캐소드 전극(TCE2)과 중첩되는 더미 라인(DM1, DM2, DM3)의 개수는, 제1 터치 캐소드 전극(TCE1)과 중첩되는 복수의 터치 라인(TL1, TL2, TL3)의 개수와 동일할 수 있다.
제2 터치 캐소드 전극(TCE2)과 중첩되는 더미 라인(DM1, DM2, DM3)은 제1 터치 라인(TL1)과 전기적인 상태가 다르거나 플로팅 상태를 갖거나, 제1 터치 라인(TL1)을 센싱하는 터치 구동 회로(160)에 의해 센싱되지 않을 수 있다.
도 18을 참조하면, 제2 투과 영역(TA2)과 관련하여, 표시 패널(110)은 제2 터치 캐소드 전극(TCE2)과 중첩되는 복수의 터치 라인(TL4, TL5, TL6)을 포함할 수 있다. 하지만, 제1 투과 영역(TA1)과 관련하여, 표시 패널(110)은 제1 터치 캐소드 전극(TCE1)과 중첩되는 복수의 터치 라인(TL1, TL2, TL3)을 포함하지 않을 수 있다.
터치 라인 개수는 터치 전극 개수에 따라 정해지므로, 제1 투과 영역(TA1)과 제2 투과 영역(TA2)에서의 터치 라인 존재의 불균형이 도 18과 같이 발생할 수 있다. 이는 터치 감도 저하의 요인이 될 수 있다.
도 19을 참조하면, 제1 투과 영역(TA1)과 제2 투과 영역(TA2)에서의 터치 라인 존재의 불균형을 해소하기 위하여, 제1 터치 캐소드 전극(TCE1)과 중첩되는 더미 라인(DM4, DM5, DM6)을 더 포함할 수 있다
제1 터치 캐소드 전극(TCE1)과 중첩되는 더미 라인(DM4, DM5, DM6)의 개수는, 제2 터치 캐소드 전극(TCE2)과 중첩되는 복수의 터치 라인(TL4, TL5, TL6)의 개수와 동일할 수 있다.
제1 터치 캐소드 전극(TCE1)과 중첩되는 더미 라인(DM4, DM5, DM6)은 제2 터치 캐소드 전극(TCE2)과 중첩되는 복수의 터치 라인(TL4, TL5, TL6)과 전기적인 상태가 다르거나 플로팅 상태를 갖거나, 제2 터치 캐소드 전극(TCE2)과 중첩되는 복수의 터치 라인(TL4, TL5, TL6)을 센싱하는 터치 구동 회로(160)에 의해 센싱되지 않을 수 있다.
이상에서 설명한 본 개시의 실시 예들에 의하면, 우수한 자체 발광 성능 및 높은 투과성을 가지면서도 정확한 터치 센싱이 가능한 터치 센서가 내장된 표시 패널을 포함하는 투명 터치 표시 장치를 제공할 수 있다.
본 개시의 실시 예들에 의하면, 캐소드 분할에 의해 캐소드 전극층에서 터치 센서가 구성된 투명 터치 표시 장치를 제공할 수 있다.
본 개시의 실시 예들에 의하면, 표시 패널의 투과도에 영향을 끼치지 않도록, 터치 센서가 표시 패널에 내장되는 투명 터치 표시 장치를 제공할 수 있다.
본 개시의 실시 예들에 의하면, 패널 제작 공정의 복잡도를 줄여줄 수 있고 패널 두께도 줄여줄 수 있는 투명 터치 표시 장치를 제공할 수 있다.
본 개시의 실시 예들에 의하면, 표시 패널 내 발광 소자 및 터치 센서가 배치될 때, 발광 소자의 애노드 전극과 가장 멀리 위치하는 금속 층에 터치 라인을 배치시킴으로써, 발광 소자의 구동이 터치 센싱에 끼치는 영향을 최대한 줄여줄 수 있는 투명 터치 표시 장치를 제공할 수 있다.
본 개시의 실시 예들에 의하면, 표시 패널에 배치되는 터치 라인들에서 기생 캐패시턴스의 발생을 줄여주거나 방지해줄 수 있는 투명 터치 표시 장치를 제공할 수 있다.
이상의 설명은 본 개시의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 개시가 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 개시의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 또한, 본 개시에 개시된 실시 예들은 본 개시의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이므로 이러한 실시 예에 의하여 본 개시의 기술 사상의 범위가 한정되는 것은 아니다. 본 개시의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 개시의 권리 범위에 포함되는 것으로 해석되어야 할 것이다.
100: 터치 표시 장치
110: 표시 패널
120: 데이터 구동 회로
130: 게이트 구동 회로
140; 디스플레이 컨트롤러
150: 터치 센싱 회로
160: 터치 구동 회로
170: 터치 컨트롤러

Claims (25)

  1. 픽셀 영역, 상기 픽셀 영역의 제1 측에 위치하는 제1 투과 영역, 및 상기 픽셀 영역의 제2 측에 위치하는 제2 투과 영역을 포함하는 기판;
    상기 픽셀 영역에 배치되는 구동 트랜지스터;
    상기 픽셀 영역에 배치되며, 상기 구동 트랜지스터의 상부에 위치하고, 상기 구동 트랜지스터의 소스 전극 또는 드레인 전극과 전기적으로 연결되는 애노드 전극;
    상기 애노드 전극 상에 위치하는 발광층;
    상기 발광층 상에 위치하는 디스플레이 캐소드 전극;
    상기 제1 투과 영역에 배치되며 상기 디스플레이 캐소드 전극의 제1 측에 위치하는 제1 터치 캐소드 전극;
    상기 제2 투과 영역에 배치되며 상기 디스플레이 캐소드 전극의 제2 측에 위치하는 제2 터치 캐소드 전극;
    상기 디스플레이 캐소드 전극, 상기 제1 터치 캐소드 전극 및 상기 제2 터치 캐소드 전극 상에 배치되는 봉지층; 및
    상기 제1 터치 캐소드 전극과 중첩되는 제1 터치 라인을 포함하는 투명 터치 표시 장치.
  2. 제1항에 있어서,
    상기 제1 터치 라인은 상기 기판에서 가장 가까운 금속 층에 배치되는 투명 터치 표시 장치.
  3. 제1항에 있어서,
    상기 디스플레이 캐소드 전극은 상기 제1 터치 캐소드 전극 및 상기 제2 터치 캐소드 전극과 동일한 물질을 포함하고,
    상기 디스플레이 캐소드 전극은 상기 제1 터치 캐소드 전극 및 상기 제2 터치 캐소드 전극과 전기적으로 분리되는 투명 터치 표시 장치.
  4. 제1항에 있어서,
    상기 픽셀 영역을 가로질러 상기 제1 터치 캐소드 전극과 상기 제2 터치 캐소드 전극을 전기적으로 연결해주는 제1 터치 브리지를 더 포함하고,
    상기 제1 터치 브리지는 상기 제1 터치 라인과 교차하고, 상기 제1 터치 라인과 전기적으로 연결되는 투명 표시 장치.
  5. 제4항에 있어서,
    상기 제1 터치 브리지는, 제1 금속을 포함하는 제1 부분 브리지 및 상기 제1 금속과 다른 제2 금속을 포함하는 제2 부분 브리지를 포함하고,
    상기 제1 부분 브리지 및 상기 제2 부분 브리지는 서로 다른 층에 위치하고 서로 전기적으로 연결되는 투명 터치 표시 장치.
  6. 제5항에 있어서,
    상기 제1 터치 라인은 상기 제1 금속을 포함하고,
    상기 제1 터치 라인은 상기 제1 터치 브리지의 상기 제2 부분 브리지와 교차하는 투명 터치 표시 장치.
  7. 제5항에 있어서,
    상기 픽셀 영역에 배치되는 제1 데이터 라인, 제2 데이터 라인, 제3 데이터 라인, 및 제4 데이터 라인을 더 포함하고,
    상기 제1 데이터 라인, 제2 데이터 라인, 제3 데이터 라인, 및 제4 데이터 라인 각각은 상기 제1 금속 및 상기 제2 금속과 다른 제3 금속을 포함하고,
    상기 제1 데이터 라인, 제2 데이터 라인, 제3 데이터 라인, 및 제4 데이터 라인 각각은 상기 제1 터치 브리지의 상기 제1 부분 브리지 또는 상기 제2 부분 브리지와 교차하는 투명 터치 표시 장치.
  8. 제5항에 있어서,
    상기 픽셀 영역에 배치되는 기준 전압 라인을 더 포함하고, 상기 기준 전압 라인은 상기 제1 금속을 포함하고, 상기 기준 전압 라인은 상기 제1 터치 브리지의 상기 제2 부분 브리지와 교차하는 투명 터치 표시 장치.
  9. 제5항에 있어서,
    상기 픽셀 영역에 배치되며 상기 디스플레이 캐소드 전극과 중첩되는 기저 전압 라인을 더 포함하고,
    상기 기저 전압 라인은, 상기 제2 금속을 포함하는 제1 부분 기저 전압 라인; 및 상기 제1 금속 및 상기 제2 금속과 다른 제3 금속을 포함하는 제2 부분 기저 전압 라인을 포함하고,
    상기 제2 부분 기저 전압 라인은 상기 제1 부분 기저 전압 라인과 중첩되는 이중층 파트 및 상기 제1 부분 기저 전압 라인과 미 중첩되는 단일층 파트를 포함하고,
    상기 제1 부분 기저 전압 라인은 상기 제1 터치 브리지의 상기 제1 부분 브리지와 중첩되고, 상기 제2 부분 기저 전압 라인의 상기 이중층 파트는 상기 제1 터치 브리지의 상기 제1 부분 브리지와 중첩되는 투명 터치 표시 장치.
  10. 제9항에 있어서,
    상기 제1 투과 영역, 상기 픽셀 영역, 및 상기 제2 투과 영역을 가로지르며 배치되는 제1 스캔 신호 라인을 더 포함하고, 상기 제1 부분 기저 전압 라인은 상기 제1 스캔 신호 라인과 교차하지 않고, 상기 제2 부분 기저 전압 라인은 상기 제1 스캔 신호 라인과 교차하는 투명 터치 표시 장치.
  11. 제5항에 있어서,
    상기 픽셀 영역에 배치되며 상기 디스플레이 캐소드 전극과 중첩되는 구동 전압 라인을 더 포함하고, 상기 구동 전압 라인은, 상기 제2 금속을 포함하는 제1 부분 구동 전압 라인; 및 상기 제1 금속 및 상기 제2 금속과 다른 제3 금속을 포함하는 제2 부분 구동 전압 라인을 포함하고,
    상기 제2 부분 구동 전압 라인은 상기 제1 부분 구동 전압 라인과 중첩되는 이중층 파트 및 상기 제1 부분 구동 전압 라인과 미 중첩되는 단일층 파트를 포함하고,
    상기 제1 부분 구동 전압 라인은 상기 제1 터치 브리지의 상기 제1 부분 브리지와 중첩되고, 상기 제2 부분 구동 전압 라인의 상기 이중층 파트는 상기 제1 터치 브리지의 상기 제1 부분 브리지와 중첩되는 투명 터치 표시 장치.
  12. 제1항에 있어서,
    상기 픽셀 영역에 배치되며 상기 디스플레이 캐소드 전극과 중첩되고 상기 디스플레이 캐소드 전극과 전기적으로 연결되는 기저 전압 라인을 더 포함하고,
    상기 디스플레이 캐소드 전극은 전극 돌기부를 포함하고, 상기 제1 터치 캐소드 전극은 상기 디스플레이 캐소드 전극의 상기 전극 돌기부가 개재되는 전극 홈을 포함하고, 상기 기저 전압 라인은 상기 디스플레이 캐소드 전극의 상기 전극 돌기부와 중첩되는 라인 돌기부를 포함하고,
    상기 기저 전압 라인의 상기 라인 돌기부는 상기 디스플레이 캐소드 전극의 상기 전극 돌기부와 전기적으로 연결되는 투명 터치 표시 장치.
  13. 제12항에 있어서,
    상기 제1 터치 라인은 상기 제1 터치 캐소드 전극과 중첩되되 상기 제1 터치 캐소드 전극의 상기 전극 홈을 따라 따라 구부러져 배치되는 투명 터치 표시 장치.
  14. 제1항에 있어서,
    상기 제1 터치 라인과 상기 제1 터치 캐소드 전극은 동일한 전기적인 상태를 갖는 투명 터치 표시 장치.
  15. 제1항에 있어서,
    상기 제1 터치 캐소드 전극과 상기 기판 간의 최대 이격 거리와 상기 제2 터치 캐소드 전극과 상기 기판 간의 최대 이격 거리는, 상기 디스플레이 캐소드 전극과 상기 기판 간의 최대 이격 거리보다 짧은 투명 터치 표시 장치.
  16. 제1항에 있어서,
    상기 픽셀 영역에 배치되며, 상기 구동 트랜지스터의 하부에 위치하고, 상기 구동 트랜지스터의 액티브 층과 중첩되는 라이트 쉴드를 더 포함하고, 상기 라이트 쉴드와 상기 제1 터치 라인은 동일한 물질을 포함하는 투명 터치 표시 장치.
  17. 제1항에 있어서,
    상기 디스플레이 캐소드 전극, 상기 제1 터치 캐소드 전극, 및 상기 제2 터치 캐소드 전극은 동일한 투명 전도성 물질을 포함하고, 상기 애노드 전극은 반사 금속 물질을 포함하는 투명 터치 표시 장치.
  18. 제1항에 있어서,
    상기 제1 투과 영역에 배치되며 상기 제1 터치 브리지와 교차하며 상기 제2 터치 캐소드 전극과 중첩되는 제2 터치 라인을 더 포함하는 투명 터치 표시 장치.
  19. 제1항에 있어서,
    상기 제2 터치 캐소드 전극과 중첩되는 더미 라인을 더 포함하고,
    상기 더미 라인은, 상기 제1 터치 라인과 전기적인 상태가 다르거나, 플로팅 상태를 갖거나, 상기 제1 터치 라인을 센싱하는 터치 구동 회로에 의해 센싱되지 않는 투명 터치 표시 장치.
  20. 제1항에 있어서,
    상기 제1 터치 캐소드 전극 및 상기 제2 터치 캐소드 전극은 터치 구동 신호가 동시에 인가되는 하나의 제1 터치 전극을 구성하고, 상기 하나의 제1 터치 전극은 상기 제1 터치 라인을 통해 터치 패드와 전기적으로 연결되는 표시 표시 장치.
  21. 제1항에 있어서,
    상기 디스플레이 캐소드 전극은 다수의 개구부를 포함하고,
    상기 제1 터치 캐소드 전극은 상기 디스플레이 캐소드 전극의 상기 다수의 개구부 중 제1 개구부의 내부 공간에 배치되고,
    상기 제2 터치 캐소드 전극은 상기 디스플레이 캐소드 전극의 상기 다수의 개구부 중 제2 개구부의 내부 공간에 배치되는 터치 표시 장치.
  22. 제1항에 있어서,
    상기 제1 터치 캐소드 전극과 상기 제2 터치 캐소드 전극은 일체로 된 터치 캐소드 전극의 일 부분이고,
    상기 터치 캐소드 전극은 다수의 개구부를 포함하고,
    상기 디스플레이 캐소드 전극은 상기 터치 캐소드 전극의 상기 다수의 개구부 중 하나의 내부공간에 배치되는 터치 표시 장치.
  23. 제1항에 있어서,
    상기 디스플레이 캐소드 전극은 상기 제1 터치 캐소드 전극의 제1 측에 위치하고, 상기 제1 터치 캐소드 전극의 상기 제1 측과 반대인 제2 측에 다른 디스플레이 캐소드 전극이 배치되고,
    상기 다른 디스플레이 캐소드 전극은 상기 디스플레이 캐소드 전극과 분리되어 배치되는 터치 표시 장치.
  24. 제1항에 있어서,
    상기 디스플레이 캐소드 전극 아래에 위치하는 하부 층을 더 포함하고, 상기 하부 층은 아래 부분이 안쪽으로 함몰된 언더-컷(Under-cut) 구조를 갖고,
    상기 하부 층이 상기 언더-컷 구조를 갖는 지점에서, 상기 디스플레이 캐소드 전극과 상기 제1 터치 캐소드 전극이 전기적으로 분리되고,
    상기 하부 층이 상기 언더-컷 구조를 갖는 다른 지점에서, 상기 디스플레이 캐소드 전극과 상기 제2 터치 캐소드 전극이 전기적으로 분리되는 터치 표시 장치.
  25. 픽셀 영역, 상기 픽셀 영역의 제1 측에 위치하는 제1 투과 영역, 및 상기 픽셀 영역의 제2 측에 위치하는 제2 투과 영역을 포함하는 기판;
    디스플레이 구동을 위한 기저 전압이 인가되는 디스플레이 캐소드 전극;
    상기 디스플레이 캐소드 전극의 제1 측에 위치하며 상기 디스플레이 캐소드 전극과 동일한 물질을 포함하는 제1 터치 캐소드 전극;
    상기 디스플레이 캐소드 전극의 제2 측에 위치하며 상기 디스플레이 캐소드 전극과 동일한 물질을 포함하는 제2 터치 캐소드 전극;
    상기 픽셀 영역을 가로질러 상기 제1 터치 캐소드 전극과 상기 제2 터치 캐소드 전극을 전기적으로 연결해주는 제1 터치 브리지; 및
    상기 제1 터치 브리지와 교차하며 상기 제1 터치 캐소드 전극과 중첩되는 제1 터치 라인을 포함하는 투명 터치 표시 장치.
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