KR20230100956A - 표시 장치 및 그의 제조 방법 - Google Patents

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KR20230100956A
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윤재경
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Abstract

실시 예들은, 발광 영역과 보조 전극 컨택부를 포함하는 기판, 상기 보조 전극 컨택부에 배치되고, 전극홀이 형성된 보조 전극, 상기 보조 전극을 커버하고, 상기 전극홀의 상부에서 홈부가 형성된 투명 도전층, 상기 투명 도전층의 상기 홈부 주변을 노출하고, 나머지 영역을 커버하는 뱅크, 상기 뱅크 및 상기 노출된 투명 도전층 상에 형성되는 유기층 및 상기 유기층 상에 형성되는 캐소드 전극을 포함하는 표시 장치 및 그의 제조 방법에 관한 것이다.

Description

표시 장치 및 그의 제조 방법{DISPLAY DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 표시 장치 및 그의 제조 방법에 관한 것이다.
정보화 사회가 발전함에 따라 다양한 형태의 표시 장치가 개발되고 있다. 최근에는 액정 표시 장치(Liquid Crystal Display; LCD), 플라즈마 표시 장치(Plasma Display Panel; PDP), 유기 발광 표시 장치(Organic Light Emitting Display; OLED)와 같은 여러 가지 표시 장치가 활용되고 있다.
유기 발광 표시 장치를 구성하는 유기 발광 소자는 자체 발광형으로서, 별도의 광원을 필요로 하지 않으므로 표시 장치의 두께와 무게를 줄일 수 있다. 또한, 유기 발광 표시 장치는 낮은 소비 전력, 높은 휘도 및 높은 반응 속도 등의 고품위 특성을 나타낸다.
실시 예들은 패터닝된 보조 전극 구조를 통해, 캐소드 전극과 보조 전극을 직접 컨택(direct contact)하는 표시 장치 및 그의 제조 방법을 제공한다.
일 실시 예에 따른 표시 장치는, 발광 영역과 보조 전극 컨택부를 포함하는 기판, 상기 보조 전극 컨택부에 배치되고, 전극홀이 형성된 보조 전극, 상기 보조 전극을 커버하고, 상기 전극홀의 상부에서 홈부가 형성된 투명 도전층, 상기 투명 도전층의 상기 홈부 주변을 노출하고, 나머지 영역을 커버하는 뱅크, 상기 뱅크 및 상기 노출된 투명 도전층 상에 형성되는 유기층 및 상기 유기층 상에 형성되는 캐소드 전극을 포함할 수 있다.
상기 캐소드 전극은, 상기 홈부의 내측면에 직접 컨택될 수 있다.
상기 유기층은 상기 홈부의 주변에서 단절되어, 상기 홈부의 내측면을 노출하고, 상기 캐소드 전극은 상기 홈부의 노출된 내측면에 직접 컨택될 수 있다.
상기 투명 도전층은, 상기 보조 전극을 전체로서 커버하고, 상기 보조 전극 보다 넓은 면적으로 형성될 수 있다.
상기 보조 전극은, 제1 투명 도전층, 반사층 및 제2 투명 도전층이 적층된 구조를 가지며, 상기 반사층은, 상기 전극홀의 내측면에서 노출되어 상기 투명 도전층에 의해 커버될 수 있다.
상기 반사층은 상기 제1 및 제2 도전층들 보다 상기 전극홀의 내측면으로부터 더 함입될 수 있다.
상기 반사층은 측면이 역테이퍼 형태이고, 상기 투명 도전층의 홈부는 상기 반사층의 형태를 따라 역테이퍼 형태일 수 있다.
상기 반사층은 측면에 테이퍼 형태이고, 상기 투명 도전층의 홈부는 상기 반사층의 형태를 따라 테이퍼 형태일 수 있다.
상기 보조 전극은, 제1 투명 도전층 및 반사층이 적층된 구조를 가지며, 노출된 상기 반사층은 상기 투명 도전층에 의해 전체로서 커버될 수 있다.
상기 보조 전극은, 제1 투명 도전층 및 반사층이 적층된 구조를 가지며, 노출된 상기 반사층은 상기 투명 도전층에 의해 전체로서 커버될 수 있다.
상기 보조 전극은, 제1 투명 도전층이 적층된 구조를 가지며, 상기 제1 투명 도전층은 상기 투명 도전층에 의해 전체로서 커버될 수 있다.
일 실시 예에 따른 표시 장치의 제조 방법은, 발광 영역과 보조 전극 컨택부를 포함하는 기판의 상기 보조 전극 컨택부에 보조 전극을 형성하는 단계, 상기 보조 전극을 커버하는 투명 도전층을 형성하는 단계, 상기 투명 도전층의 적어도 일 영역을 노출하고, 나머지 영역을 커버하는 뱅크를 형성하는 단계, 상기 뱅크 및 상기 노출된 투명 도전층 상에 유기층을 형성하는 단계 및 상기 유기층 상에 캐소드 전극을 형성하는 단계를 포함할 수 있다.
상기 투명 도전층은, 상기 보조 전극을 전체로서 커버하고, 상기 보조 전극 보다 넓은 면적으로 형성될 수 있다.
상기 보조 전극을 형성하는 단계는, 제1 투명 도전층, 반사층 및 제2 투명 도전층을 적층하는 단계 및 마스크를 적용한 상태에서 식각 공정을 수행하여 전극홀을 형성하는 단계를 포함하고, 상기 반사층은, 상기 전극홀의 내측면에서 노출되어 상기 투명 도전층에 의해 커버될 수 있다.
상기 반사층은, 상기 식각 공정 동안 상기 제1 및 제2 투명 도전층들 보다 과식각될 수 있다.
상기 뱅크를 형성하는 단계는, 절연층을 형성하는 단계, 마스크를 적용한 상태에서 식각 공정을 수행하여 상기 뱅크를 형성하는 단계 및 애싱 공정을 수행하여 상기 마스크를 제거하는 단계를 포함할 수 있다.
상기 유기층 및 상기 캐소드 전극은, 증발 증착법 또는 물리적 기상 증창법을 통해 상기 기판 상에 넓게 형성될 수 있다.
실시 예들에 따른 표시 장치 및 그의 제조 방법은, 보조 전극에 패터닝된 전극홀의 측면을 투명 도전층으로 커버함으로써, 보조 전극 컨택을 위해 뱅크를 애싱(ashing)할 때 전극홀 측면에서 파티클(particle)이 발생하는 것을 방지한다. 그에 따라, 실시 예들에 따른 표시 장치 및 그의 제조 방법은 보조 전극 컨택부에서 파티클이 암점으로 시인되는 문제를 해결할 수 있다.
또한, 실시 예들에 따른 표시 장치 및 그의 제조 방법은, 보조 전극의 팁 길이를 증가시킴으로써 보조 전극 컨택 효율을 향상시킬 수 있다.
실시 예들에 따른 표시 장치 및 그의 제조 방법은, 캐소드 전극과 보조 전극의 컨택을 용이하게 하고, 캐소드 전극과 보조 전극 사이의 저항을 감소시킬 수 있다.
도 1은 일 실시 예에 따른 표시 장치의 구성을 나타낸 블록도이다.
도 2는 도 1에 도시된 화소의 일 실시 예를 나타낸 회로도이다.
도 3은 일 실시 예에 따른 표시 패널의 단면도이다.
도 4는 제1 실시 예에 따른 보조 전극 컨택부를 나타낸 단면도이다.
도 5는 제2 실시 예에 따른 보조 전극 컨택부를 나타낸 단면도이다.
도 6은 제3 실시 예에 따른 보조 전극 컨택부를 나타낸 단면도이다.
도 7은 제4 실시 예에 따른 보조 전극 컨택부를 나타낸 단면도이다.
도 8은 제5 실시 예에 따른 보조 전극 컨택부를 나타낸 단면도이다.
도 9는 제6 실시 예에 따른 보조 전극 컨택부를 나타낸 단면도이다.
도 10 내지 도 16은 일 실시 예에 따른 표시 장치의 제조 방법을 나타낸 도면들이다.
이하, 도면을 참조하여 다양한 실시 예들을 설명한다. 본 명세서에서, 어떤 구성 요소(또는 영역, 층, 부분 등)가 다른 구성 요소 "상에 있다.", "연결된다.", "컨택된다" 또는 "결합된다."고 언급되는 경우에 그것은 다른 구성 요소 상에 직접 연결/결합될 수 있거나 또는 그들 사이에 제3의 구성 요소가 배치될 수도 있다는 것을 의미한다.
동일한 도면 부호는 동일한 구성 요소를 지칭한다. 또한, 도면들에 있어서, 구성요소들의 두께, 비율, 및 치수는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. "및/또는"은 연관된 구성들이 정의할 수 있는 하나 이상의 조합을 모두 포함한다.
제1, 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되지 않는다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 다양한 실시 예들의 권리 범위를 벗어나지 않으면서 제1 구성 요소는 제2 구성 요소로 명명될 수 있고, 유사하게 제2 구성 요소도 제1 구성 요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
"아래에", "하측에", "위에", "상측에" 등의 용어는 도면에 도시된 구성들의 연관관계를 설명하기 위해 사용된다. 상기 용어들은 상대적인 개념으로, 도면에 표시된 방향을 기준으로 설명된다.
"포함하다." 또는 "가지다." 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
도 1은 일 실시 예에 따른 표시 장치의 구성을 나타낸 블록도이다.
도 1을 참조하면, 표시 장치(1)는 타이밍 제어부(10), 게이트 구동부(20), 데이터 구동부(30), 전원 공급부(40) 및 표시 패널(50)을 포함한다.
타이밍 제어부(10)는 외부로부터 영상 신호(RGB) 및 제어 신호(CS)를 수신할 수 있다. 영상 신호(RGB)는 복수의 계조 데이터를 포함할 수 있다. 제어 신호(CS)는 예를 들어, 수평 동기 신호, 수직 동기 신호 및 메인 클럭 신호를 포함할 수 있다.
타이밍 제어부(10)는 영상 신호(RGB) 및 제어 신호(CS)를 표시 패널(50)의 동작 조건에 적합하도록 처리하여, 영상 데이터(DATA), 게이트 구동 제어 신호(CONT1), 데이터 구동 제어 신호(CONT2) 및 전원 공급 제어 신호(CONT3)를 생성 및 출력할 수 있다.
게이트 구동부(20)는 타이밍 제어부(10)로부터 출력되는 게이트 구동 제어 신호(CONT1)에 기초하여, 게이트 신호들을 생성할 수 있다. 게이트 구동부(20)는 생성된 게이트 신호들을 복수의 제1 게이트 라인들(GL11~GL1n)을 통해 화소(PX)들에 제공할 수 있다. 게이트 구동부(20)는 복수의 제2 게이트 라인들(GL21~GL2n)을 통해 센싱 신호를 화소(PX)들에 제공할 수 있다. 센싱 신호는 화소(PX)들 내부에 마련되는 구동 트랜지스터 및/또는 발광 소자의 특정을 측정하기 위해 공급될 수 있다.
데이터 구동부(30)는 타이밍 제어부(10)로부터 출력되는 영상 데이터(DATA) 및 데이터 구동 제어 신호(CONT2)에 기초하여, 데이터 신호들을 생성할 수 있다. 데이터 구동부(30)는 생성된 데이터 신호들을 복수의 데이터 라인들(DL1~DLm)을 통해 화소(PX)들에 제공할 수 있다. 데이터 구동부(30)는 복수의 센싱 라인들(SL1~SLm)을 통해 기준 전압(또는, 센싱 전압, 초기화 전압)을 화소(PX)들에 제공하거나, 화소(PX)들로부터 피드백되는 전기적 신호에 기초하여 화소(PX)들의 상태를 센싱할 수 있다.
전원 공급부(40)는 전원 공급 제어 신호(CONT3)에 기초하여 표시 패널(50)에 제공될 고전위 구동 전압(ELVDD) 및 저전위 구동 전압(ELVSS)을 생성할 수 있다. 전원 공급부(40)는 생성된 구동 전압들(ELVDD, ELVSS)을 대응되는 전원 라인(PL1, PL2)을 통해 화소(PX)들에 제공할 수 있다.
표시 패널(50)에는 복수의 화소(PX)(또는, 서브 화소로 명명됨)들이 배치된다. 화소(PX)들은 예를 들어, 표시 패널(50) 상에 매트릭스 형태로 배열될 수 있다. 화소(PX)들은 제1 게이트 라인들(GL11~GL1n) 및 데이터 라인들(DL1~DLm)을 통해 공급되는 게이트 신호 및 데이터 신호에 대응하는 휘도로 발광할 수 있다.
일 실시 예에서, 각각의 화소(PX)는 레드, 그린 및 블루 중 어느 하나의 색을 표시할 수 있다. 다른 실시 예에서, 각각의 화소(PX)는 시안, 마젠타 및 옐로우 중 어느 하나의 색을 표시할 수 있다. 다양한 실시 예에서, 각각의 화소(PX)는 레드, 그린, 블루 및 화이트 중 어느 하나의 색을 표시할 수도 있다.
타이밍 제어부(10), 게이트 구동부(20), 데이터 구동부(30) 및 전원 공급부(40)는 각각 별개의 집적 회로(Integrated Circuit; IC)로 구성되거나 적어도 일부가 통합된 집적 회로로 구성될 수 있다. 또한, 게이트 구동부(20) 및 데이터 구동부(30) 중 적어도 하나는 표시 패널(50)과 일체로 형성되는 인 패널(In Panel) 방식으로 구성될 수 있다.
도 2는 도 1에 도시된 화소의 일 실시 예를 나타낸 회로도이다. 도 2는 i번째 제1 게이트 라인(GL1i)과 j번째 데이터 라인(DLj)에 연결되는 화소(PXij)를 예로써 도시한다.
도 2를 참조하면, 화소(PX)는 스위칭 트랜지스터(ST), 구동 트랜지스터(DT), 센싱 트랜지스터(SST), 스토리지 커패시터(Cst) 및 발광 소자(LD)를 포함한다.
스위칭 트랜지스터(ST)의 제1 전극은 j번째 데이터 라인(DLj)과 전기적으로 연결되고, 제2 전극은 제1 노드(N1)와 전기적으로 연결된다. 스위칭 트랜지스터(ST)의 게이트 전극은 i번째 제1 게이트 라인(GL1i)과 전기적으로 연결된다. 스위칭 트랜지스터(ST)는 i번째 제1 게이트 라인(GL1i)으로 게이트 온 레벨의 게이트 신호가 인가될 때 턴 온되어, j번째 데이터 라인(DLj)으로 인가되는 데이터 신호를 제1 노드(N1)로 전달한다.
스토리지 커패시터(Cst)의 제1 전극은 제1 노드(N1)와 전기적으로 연결되고, 제2 전극은 발광 소자(LD)의 제1 전극(예를 들어, 애노드 전극)에 연결된다. 스토리지 커패시터(Cst)는 제1 노드(N1)에 인가되는 전압과 발광 소자(LD)의 제1 전극에 인가되는 전압의 차이에 대응하는 전압을 충전할 수 있다.
구동 트랜지스터(DT)의 제1 전극은 고전위 구동 전압(ELVDD)을 제공받도록 구성되고, 제2 전극은 발광 소자(LD)의 제1 전극에 전기적으로 연결된다. 구동 트랜지스터(DT)의 게이트 전극은 제1 노드(N1)에 전기적으로 연결된다. 구동 트랜지스터(DT)는 제1 노드(N1)를 통해 게이트 온 레벨의 전압이 인가될 때 턴 온되고, 게이트 전극에 제공되는 전압에 대응하여 발광 소자(LD)를 흐르는 구동 전류의 양을 제어할 수 있다.
센싱 트랜지스터(SST)의 제1 전극은 j번째 센싱 라인(SLj)과 전기적으로 연결되고, 제2 전극은 발광 소자(LD)의 제1 전극에 전기적으로 연결된다. 센싱 트랜지스터(SST)의 게이트 전극은 i번째 제2 게이트 라인(GL2i)에 전기적으로 연결된다. 센싱 트랜지스터(SST)는 i번째 제2 게이트 라인(GL2i)으로 게이트 온 레벨의 센싱 신호가 인가될 때 턴 온되어, j번째 센싱 라인(SLj)으로 인가되는 기준 전압을 발광 소자(LD)의 제1 전극으로 전달한다.
발광 소자(LD)는 구동 전류에 대응하는 광을 출력한다. 발광 소자(LD)는 레드, 그린, 블루 및 화이트 중 어느 하나의 색에 대응하는 광을 출력할 수 있다. 발광 소자(LD)는 유기 발광 다이오드(Organic Light Emitting Diode; OLED), 또는 마이크로 내지 나노 스케일 범위의 크기를 가지는 초소형 무기 발광 다이오드일 수 있으나, 본 실시 예가 이에 한정되지 않는다. 이하에서는, 발광 소자(LD)가 유기 발광 다이오드로 구성되는 실시 예를 참조하여 본 실시 예의 기술적 사상을 설명한다.
본 실시 예에서 화소(PXij)들의 구조가 도 2에 도시된 것으로 한정되지 않는다. 실시 예에 따라, 화소(PXij)들은 구동 트랜지스터(DT)의 문턱 전압을 보상하거나, 구동 트랜지스터(DT)의 게이트 전극의 전압 및/또는 발광 소자(LD)의 제1 전극의 전압을 초기화하기 위한 적어도 하나의 소자를 더 포함할 수 있다.
도 2에서는 스위칭 트랜지스터(ST), 구동 트랜지스터(DT) 및 센싱 트랜지스터(SST)가 NMOS 트랜지스터인 예가 도시되지만, 본 발명은 이로써 한정되지 않는다. 예를 들어, 각각의 화소(PX)를 구성하는 트랜지스터들 중 적어도 일부 또는 전부는 PMOS 트랜지스터로 구성될 수 있다. 다양한 실시 예에서, 스위칭 트랜지스터(ST), 구동 트랜지스터(DT) 및 센싱 트랜지스터(SST) 각각은 저온 폴리 실리콘(Low Temperature Poly Silicon; LTPS) 박막 트랜지스터, 산화물 박막 트랜지스터 또는 저온 폴리 옥사이드(Low Temperature Polycrystalline Oxide; LTPO) 박막 트랜지스터로 구현될 수 있다.
도 3은 일 실시 예에 따른 표시 패널의 단면도이다.
도 3을 참조하면, 일 실시 예에 따른 화소(PX)는 기판(100), 기판(100) 상에 형성되고 적어도 하나의 회로 소자가 구비되는 회로 소자층 및 발광 소자(LD)가 구비되는 발광 소자층을 포함할 수 있다.
기판(100)은 표시 패널(50)의 베이스 기재로서, 투광성 기판일 수 있다. 기판(100)은 유리 또는 강화 유리를 포함하는 경성 기판(rigid substrate) 또는 플라스틱 재질의 가요성 기판(flexible substrate)일 수 있다.
회로 소자층은 기판(100) 상에 형성되며, 화소(PX)를 구성하는 회로 소자들(예를 들어, 트랜지스터 및 커패시터 등) 및 배선들을 포함할 수 있다.
기판(100) 상에는 제1 도전층이 배치될 수 있다. 제1 도전층은 보조 배선(110)을 포함할 수 있다. 보조 배선(110)은 저전위 구동 전압(ELVSS) 이 인가되는 제2 전원 라인(PL2)과 연결될 수 있다.
버퍼층(120)은 제1 도전층을 커버하도록 기판(100) 상에 배치된다. 버퍼층(120)은 기판(100)으로부터 이온이나 불순물이 확산되는 것을 방지하고, 수분 침투를 차단할 수 있다.
버퍼층(120) 상에는 절연층(130)이 형성될 수 있다. 절연층(130) 상에는 제2 도전층이 배치될 수 있다. 제2 도전층은 연결 전극(140)을 포함할 수 있다. 연결 전극(140)은 절연층(130) 및 버퍼층(120)을 관통하는 컨택홀을 통해 보조 배선(110)과 컨택된다.
회로 소자층은 패시베이션층(150) 및 오버코트층(160)에 의해 커버될 수 있다. 패시베이션층(150)은 하부의 소자들을 보호하기 위한 절연막이고, 오버코트층(160)은 하부 구조의 단차를 완화시키기 위한 평탄화막일 수 있다.
발광 소자층은 오버코트층(160) 상에 형성되며, 발광 소자(LD)들을 포함한다. 발광 소자(LD)는 애노드 전극(210), 발광층(220) 및 캐소드 전극(240)을 포함한다.
애노드 전극(210)은 오버코트층(160) 상에 형성된다. 애노드 전극(210)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 또는 ZnO(Zinc Oxide) 등의 투명 도전 물질로 구성될 수 있다. 애노드 전극(210)이 반사형 전극일 때, 애노드 전극(210)은 투명 도전층/반사층(금속 산화물층)/투명 도전층으로 구성된 삼중층으로 형성될 수 있다. 예를 들어, 애노드 전극(210)은 ITO/Ag/ITO를 포함하는 삼중층으로 구성될 수 있다.
뱅크(250)는 오버코트층(160) 상에 형성될 수 있다. 뱅크(250)는 애노드 전극(210)의 일부 영역, 예를 들어 중심 영역을 노출하되, 나머지 영역, 예를 들어 가장자리를 커버하도록 형성될 수 있다. 뱅크(250)에 의해 커버되지 않은 애노드 전극(210)의 노출 영역이 화소(PX)의 발광 영역(EA)으로 정의될 수 있다.
일 실시 예에서, 뱅크(250)는 친수성 뱅크(251)와 소수성 뱅크(252)가 적층된 구조를 가질 수 있다. 친수성 뱅크(251)는 애노드 전극(210)의 중앙 영역을 노출하고 가장자리를 커버할 수 있다. 친수성 뱅크(251)에 의해 커버되지 않은 애노드 전극(210)의 노출 영역이 발광 영역(EA)으로 정의될 수 있다. 친수성 뱅크(251)는 산화실리콘(SiO2) 또는 질화실리콘(SiNx)과 같은 친수성의 무기 절연 물질로 형성되어, 후술되는 발광층(220)의 형성 시에 용액이 잘 퍼지게 한다.
소수성 뱅크(252)는 친수성 뱅크(251) 상의 일부 영역에 형성될 수 있다. 소수성 뱅크(252)는 화소 행들 사이에 배치되어, 화소 행들 사이를 구획할 수 있다. 소수성 뱅크(252)는 적어도 일 영역, 예를 들어 상부 영역이 소수성을 갖도록 구성되어, 화소 행들 사이에서 혼색을 방지한다.
뱅크(250)로 둘러싸인 애노드 전극(210)의 노출 영역 상에 발광층(220)이 형성된다. 일 실시 예에서, 발광층(220)은 용액 공정을 통해 형성될 수 있다. 예를 들어, 발광 영역(EA) 내에 발광층(220)을 형성하기 위한 용액이 도포될 수 있다. 용액은 용매(solvant)에 발광층(220)을 구성하는 유기 재료를 혼합하여 제조될 수 있다. 용액은 잉크젯 헤드에 실장된 노즐을 구비하는 잉크젯 장비 등을 통해 발광 영역에 제팅될 수 있다. 도포된 잉크가 건조되어 발광층(220)을 형성한다. 용액 공정을 통해 형성된 발광층(220)은 중앙 영역의 표면이 가장자리 영역의 표면보다 낮게 형성될 수 있다.
일 실시 예에서, 발광층(220)과 애노드 전극(210) 사이에는 정공 주입층(211, Hole Injection Layer; HIL) 및 정공 수송층(212, Hole Transport Layer; HTL) 등이 더 배치될 수 있다. 정공 주입층(211) 및 정공 수송층(212)은 발광층(220)과 유사하게 용액 공정을 통해 형성될 수 있다.
발광층(220) 상에 유기층(230)이 형성될 수 있다. 유기층(230)은 발광층(220)과 뱅크(250)를 커버하도록 기판(100) 상에 넓게 형성될 수 있다. 유기층(230)은 열 증착과 같은 증발(evaporation) 증착법 또는 스퍼터링법(sputtering)과 같은 물리적 기상 증착법(physics vapor deposition)에 의해 형성될 수 있다. 유기층(230)은 예를 들어, 전자 수송층(Electron Transport Layer; ETL)일 수 있다. 전자 수송층은 캐소드 전극(240)으로부터 주입된 전자를 발광층(220)으로 원활하게 전달하는 역할을 한다.
캐소드 전극(240)은 유기층(230) 상에 형성된다. 캐소드 전극(240)은 기판(100) 상에 넓게 형성될 수 있다. 캐소드 전극(240)은 광을 투과시킬 수 있는 투명한 금속 물질(Transparent Conductive Material; TCO) 또는 반투과 금속 물질(Semi-transmissive Conductive Material)로 형성될 수 있다. 캐소드 전극(240)은 유기층(230)과 유사하게 증발 증착법 또는 물리적 기상 증착법을 통해 형성될 수 있다. 예를 들어, 캐소드 전극(240)은 은(Ag)과 마그네슘(Mg)을 공석(codeposition)하고 유기층(230) 상에 증착함으로써 형성될 수 있다.
본 실시 예에서, 표시 패널(50)은 캐소드 전극(240)을 저전위 구동 전압(ELVSS)에 연결하기 위한 보조 전극 컨택부(CA)를 포함할 수 있다. 이하에서는, 도 4를 함께 참조하여, 보조 전극 컨택부(CA)의 상세 구성을 설명한다.
도 4는 제1 실시 예에 따른 보조 전극 컨택부(CA1)를 나타낸 단면도이다.
도 3과 도 4를 함께 참조하면, 발광 소자층은 캐소드 전극(240)과 연결 전극(140)을 연결하기 위한 보조 전극(260)을 더 포함한다. 보조 전극(260)은 애노드 전극(210)과 동일한 레이어에 형성되며, 보조 전극 컨택부(CA1)에 배치될 수 있다. 보조 전극(260)은 오버코트층(160)과 패시베이션층(150)을 관통하는 컨택홀을 통해 연결 전극(140)에 컨택된다. 연결 전극(140)이 보조 배선(110)을 통해 제2 전원 라인(PL2)에 연결되므로, 보조 전극(260)은 제2 전원 라인(PL2)에 연결될 수 있다.
보조 전극(260)은 애노드 전극(210)과 동일한 물질로 구성되고 동일한 공정을 통해 형성될 수 있다. 일 실시 예에서, 보조 전극(260)은 제1 투명 도전층(261)/반사층(262, 금속 산화물층)/제2 투명 도전층(263)으로 구성된 삼중층으로 형성될 수 있다. 예를 들어, 보조 전극(260)은 ITO/Ag/ITO를 포함하는 삼중층으로 구성될 수 있다.
보조 전극(260)에는 전극홀(H)이 형성될 수 있다. 전극홀(H)은 보조 전극(260)에 적어도 하나 이상이 패터닝될 수 있다. 이러한 보조 전극(260)은 예를 들어, 제1 투명 도전층(261)/반사층(262)/제2 투명 도전층(263)을 순서대로 적층한 이후에, 전극홀(H)에 대응하는 패턴을 포함하는 마스크를 적용한 상태에서 삼중층을 일괄 식각(예를 들어, 습식 식각(wet etching))함으로써 형성될 수 있다. 이때, 전극홀(H)에 의해 보조 전극(260)의 하부에 적층된 오버코트층(160)의 일 영역이 상부로 노출될 수 있다. 또한, 전극홀(H)의 내측면에서 투명 도전층들(261, 263) 사이에 개재된 반사층(262)이 노출될 수 있다. 보조 전극(260)은 투명 도전층(270)에 의해 커버될 수 있다. 투명 도전층(270)은 전극홀(H)이 패터닝된 보조 전극(260) 및 전극홀(H)에 의해 노출된 오버코트층(160)의 일 영역을 커버할 수 있다. 이때, 보조 전극(260)의 전극홀(H) 주변에서, 투명 도전층(270)에 단차가 형성된다. 그에 따라, 투명 도전층(270)에 전극홀(H)을 커버하는 홈부(271)가 형성될 수 있다.
투명 도전층(270)은 보조 전극(260)을 전체로서 커버하고, 보조 전극(260)보다 넓은 면적으로 형성될 수 있다. 이러한 투명 도전층(270)을 통해 보조 전극 컨택부(CA1)의 전체적인 전극 팁 길이가 증가할 수 있다. 그에 따라, 보조 전극 컨택부(CA1)에서 보조 전극(260)과 캐소드 전극(240) 사이에 전기적 연결이 안정적이고 용이하게 이루어질 수 있다. 일 실시 예에서, 투명 도전층(270)의 두께는 약 140
Figure pat00001
Å*일 수 있으나, 이로써 한정되지 않는다.
투명 도전층(270)은 ITO, IZO 또는 ZnO 등의 투명 도전 물질로 구성될 수 있다. 예를 들어, 투명 도전층(270)은 보조 전극(260)을 구성하는 투명 도전층과 동일한 물질로 구성될 수 있다. 그러나 본 발명이 이로써 한정되지 않는다.
뱅크(250)는 투명 도전층(270)의 일 영역을 노출하도록 형성될 수 있다. 예를 들어, 뱅크(250)는 투명 도전층(270)의 홈부(271)를 노출하되, 나머지 영역을 커버하도록 형성될 수 있다. 뱅크(250)에 의해 커버되지 않은 투명 도전층(270)의 노출 영역이 화소(PX)의 보조 전극 컨택부(CA1)로 정의될 수 있다.
일 실시 예에서, 뱅크(250)에 식각 공정을 수행하여, 보조 전극 컨택부(CA1)에 대응하는 개구가 형성될 수 있다. 식각 공정은, 예를 들어, 뱅크(250) 상에 마스크를 적용한 상태에서 선택적 식각액을 적용하는 방식으로 수행될 수 있다. 식각 공정 이후에, 애싱 공정을 통해 마스크 및 식각액 잔여물 등을 제거하여 보조 전극 컨택부(CA1)에서 투명 도전층(270)을 외부로 완전히 노출시킬 수 있다.
애싱 공정 동안, 투명 도전층(270)은 전극홀(H)의 내측면을 보호할 수 있다. 전극홀(H) 내측면에서 노출된 반사층(262)은, 애싱 공정에 의해 파티클을 형성하여 표시 패널(50)에 암점을 형성할 수 있다. 본 실시 예에서, 전극홀(H) 내측면에 투명 도전층(270)에 의해 커버되므로, 애싱 공정 동안 파티클이 형성되는 것을 방지할 수 있다.
유기층(230) 및 캐소드 전극(240)은 기판(100) 상에 넓게 형성되므로, 노출된 투명 도전층(270)의 일 영역을 커버한다. 이때, 스텝 커버리지(step coverage) 특성이 상대적으로 좋지 않은 유기층(230)은, 투명 도전층(270)의 홈부(271) 주변에서 단절될 수 있다. 일 실시 예에서, 유기층(230)은 홈부(271)의 내측면에서 단절될 수 있지만, 이로써 한정되지 않는다. 유기층(230)이 단절됨에 따라, 투명 도전층(270)의 홈부(271) 내측면 일부가 유기층(230)에 의해 커버되지 않고 노출될 수 있다.
반면, 스텝 커버리지 특성이 상대적으로 좋은 캐소드 전극(240)은 투명 도전층(270)의 홈부(271) 주변에서 단절되지 않고 연속적으로 형성된다. 일 실시 예에서, 캐소드 전극(240)은 도시된 것과 같이 홈부(271) 주변에서 단절될 수도 있다. 예를 들어, 캐소드 전극(240)은 홈부(271)의 내측면에서 단절될 수 있다. 캐소드 전극(240)의 스텝 커버리지 특성은 유기층(230)의 스텝 커버리지 특성보다 좋으므로, 캐소드 전극(240)은 유기층(230)에 의해 커버되지 않은 홈부(271)의 내측면에 직접 컨택될 수 있다.
단절된 유기층(230) 및 캐소드 전극(240)의 잔여물은, 홈부(271) 내에 적층될 수 있다. 즉, 유기층(230) 및 캐소드 전극(240)은 홈부(271) 주변에서 단절되고, 유기층(230)의 잔여물(230')과 캐소드 전극(240)의 잔여물(240')은 홈부(271) 내에서 투명 도전층(270) 상에 순차로 적층될 수 있다.
상기와 같이, 캐소드 전극(240)은 보조 전극 컨택부(CA1)에서 투명 도전층(270)에 직접 컨택된다. 캐소드 전극(240)은 투명 도전층(270), 보조 전극(260)을 통해 연결 전극(140)에 컨택된다. 연결 전극(140)이 보조 배선(110)을 통해 제2 전원 라인(PL2)에 연결되므로, 캐소드 전극(240)은 제2 전원 라인(PL2)에 연결될 수 있다.
다시 도 3을 참조하면, 캐소드 전극(240) 상에 봉지층(300)이 형성될 수 있다. 봉지층(300)은 외부의 수분이 발광층(220)으로 침투하는 것을 방지하는 역할을 한다. 봉지층(300)은 무기 절연물로 이루어질 수도 있고, 무기 절연물과 유기 절연물이 교대로 적층된 구조로 이루어질 수도 있지만, 반드시 그에 한정되는 것은 아니다.
봉지층(300)의 상부에는 커버 기판(400)이 형성될 수 있다. 커버 기판(400)은 기판(100)과 동일한 재료로 구성될 수 있다. 이러한 커버 기판(400)은 접착제 등을 통해 봉지층(300) 상에 접착될 수 있다.
다양한 실시 예에서, 봉지층(300)과 커버 기판(400) 사이에는 컬러 필터(410)가 더 형성될 수 있다. 컬러 필터(410)는 발광 영역(EA)에 배치될 수 있다. 컬러 필터(410)는 특정 파장 대역의 광은 투과하고 다른 특정 파장 대역의 광은 차단하여 입사광의 일부 파장 대역만을 선택적으로 투과하는 파장-선택적 광학 필터로, 안료 또는 염료 등의 색제(colorant)를 포함하는 감광성 수지로 구성될 수 있다. 발광 소자(LD)에서 생성되어 컬러 필터(410)를 통과한 광은 레드, 그린, 블루 중 어느 하나의 색상을 가질 수 있다. 화소(PX)가 화이트 색상을 표시하는 경우, 해당 화소(PX)에 대하여 컬러 필터(410)는 생략될 수 있다.
도 5는 제2 실시 예에 따른 보조 전극 컨택부(CA2)를 나타낸 단면도이다.
도 4의 실시 예와 비교하면, 제2 실시 예에 따른 보조 전극 컨택부(CA2)에서, 전극홀(H) 식각 공정 시에 사용되는 선택적 식각액은, 투명 도전층보다 반사층(265)에 대하여 더 큰 반응성을 가질 수 있다. 그에 따라, 반사층(265)이 과식각되어, 상하부 투명 도전층들(261, 263)과 반사층(265) 사이에 언더컷(UC)이 발생할 수 있다. 즉, 반사층(265)은 상하부 투명 도전층들(261, 263)보다 내측면에서 더 함입된다.
이러한 실시 예에서, 노출된 반사층(265)의 측면은 역테이퍼 형태를 가질 수 있다. 보조 전극(264)을 커버하는 투명 도전층(272)의 홈부(273)는 보조 전극(264)의 형태를 따라, 측면이 역테이퍼 형태를 가질 수 있다.
그러면, 스텝 커버리지 특성이 좋지 않은 유기층(230)이 투명 도전층(272)의 홈부(273) 주변에서 더욱 용이하게 단절될 수 있다. 유기층(230)의 단절에 의해 투명 도전층(272)의 홈부(273)의 내측면이 보다 넓은 면적에서 노출되면, 유기층(230) 이후에 형성되는 캐소드 전극(240)이 홈부(271)의 내측면에서 투명 도전층(272)과 더욱 잘 컨택될 수 있다.
캐소드 전극(240)이 더 넓은 면적에서 투명 도전층(272)과 직접적으로 컨택되면, 캐소드 전극(240)과 투명 도전층(272) 사이의 전기적 저항이 감소되어 전력 전달이 효율적으로 이루질 수 있다.
도 6은 제3 실시 예에 따른 보조 전극 컨택부(CA3)를 나타낸 단면도이다.
도 5의 실시 예와 비교하면, 제3 실시 예에 따른 보조 전극 컨택부(CA3)에서, 전극홀(H) 식각 공정 시에 사용되는 선택적 식각액은, 투명 도전층보다 반사층(267)에 대하여 더 큰 반응성을 가질 수 있다. 그에 따라, 반사층(267)이 과식각되어, 상하부 투명 도전층들(261, 263)과 반사층(267) 사이에 언더컷(UC)이 발생할 수 있다. 즉, 전극홀(H)의 내측면에서, 반사층(267)은 상하부 투명 도전층들(261, 263)보다 외측으로 더 함입된다.
이러한 실시 예에서, 노출된 반사층(267)의 측면은 테이퍼 형태를 가질 수 있다. 보조 전극(266)을 커버하는 투명 도전층(274)의 홈부(275)는 보조 전극(266)의 형태를 따라, 측면이 테이퍼 형태를 가질 수 있다.
그러면, 스텝 커버리지 특성이 좋은 캐소드 전극(240)은 투명 도전층(274)의 홈부(275)에서 단절되지 않고 보다 용이하게 연속적으로 형성될 수 있다. 이러한 실시 예에서, 캐소드 전극(240)은 홈부(275) 내에 형성된 유기층(230)의 잔여물(230')을 전체적으로 커버하도록 형성된다.
투명 도전층(274) 상에서 캐소드 전극(240)이 대체로 단절되지 않고 연속성이 유지되면, 캐소드 전극(240)과 투명 도전층(274)이 직접 컨택되는 면적이 증가하여 캐소드 전극(240)과 투명 도전층(274) 사이의 전기적 저항이 감소되고, 컨택 정확도가 향상될 수 있다. 그러면, 캐소드 전극(240)으로의 전력 전달이 효율적으로 이루어져, 표시 패널(50)의 소비 전력이 감소할 수 있다.
도 7은 제4 실시 예에 따른 보조 전극 컨택부(CA4)를 나타낸 단면도이다.
제1 실시 예와 비교하면, 제4 실시 예에 따른 보조 전극 컨택부(CA4)에서, 보조 전극(268)은 투명 도전층(261)과 반사층(262)이 적층된 이중층으로 형성될 수 있다. 예를 들어, 보조 전극(268)은 ITO/Ag를 포함하는 이중층으로 구성될 수 있다.
이러한 실시 예에서, 반사층(262)은 보조 전극(268)의 상부에서 완전히 노출된다. 투명 도전층(270)은 반사층(262)의 노출된 전체 영역을 커버한다. 반사층(262)으로부터 파티클이 발생하는 것이 방지될 수 있다.
도 8은 제5 실시 예에 따른 보조 전극 컨택부(CA5)를 나타낸 단면도이다.
제1 실시 예와 비교하면, 제5 실시 예에 따른 보조 전극 컨택부(CA5)에서, 보조 전극(269)은 투명 도전층(261)으로 구성된 단층으로 형성될 수 있다. 예를 들어, 보조 전극(269)은 ITO를 포함하여 구성될 수 있다.
투명 도전층(270)은 보조 전극(269)을 커버한다. 투명 도전층(270)은 보조 전극(269)을 전체로서 커버하고, 보조 전극(269)보다 넓은 면적으로 형성될 수 있다. 이러한 투명 도전층(270)을 통해 보조 전극 컨택부(CA5)의 전체적인 전극 팁 길이가 증가할 수 있다. 그에 따라, 보조 전극 컨택부(CA5)에서 보조 전극(269)과 캐소드 전극(240) 사이에 전기적 연결이 안정적이고 용이하게 이루어질 수 있다.
도 9는 제6 실시 예에 따른 보조 전극 컨택부(CA6)를 나타낸 단면도이다.
제1 실시 예와 비교하면, 제6 실시 예에 따른 보조 전극 컨택부(CA6)는 보조 전극(260)이 생략되고, 투명 도전층(270)만을 포함한다. 보조 전극 컨택부(CA6)가 투명 도전층(270)만을 포함하기 때문에, 뱅크(250)의 애싱 공정에서 파티클이 발생하지 않는다. 또한, 보조 전극 컨택부(CA6) 상에서 투명 도전층(270)은 상대적으로 넓게 형성되어, 보조 전극 컨택부(CA6)의 전극 팁 길이가 증가될 수 있다.
도 10 내지 도 16은 일 실시 예에 따른 표시 장치의 제조 방법을 나타낸 도면들이다. 도 10 내지 도 16에서는, 설명의 편의를 위해 오버코트층(160)의 하부 레이어들에 대한 도시가 생략되었다. 그러나, 오버코트층(160)의 하부에, 도 3을 참조하여 설명한 것과 같이 회로 소자들, 보조 배선(110) 및 연결 전극(140) 등이 형성될 수 있다.
도 10 및 도 11을 참조하면, 보조 전극 컨택부(CA)에서 오버코트층(160) 상에 보조 전극(260)이 형성된다. 도시가 생략되었으나, 보조 전극(260)은 연결 전극(140)과 연결된다.
보조 전극(260)은 투명 도전층(261)/반사층(262)/투명 도전층(263)으로 구성된 삼중층으로 형성될 수 있다. 투명 도전층(261, 263)은 예를 들어 ITO로 구성될 수 있고, 반사층(262)은 예를 들어 은 또는 은 합금과 같은 금속 물질로 구성될 수 있다. 보조 전극(260)에는 적어도 하나의 전극홀(H)이 형성된다. 전극홀(H)의 내측면에서 보조 전극(260)을 구성하는 투명 도전층(261)/반사층(262)/투명 도전층(263)이 노출될 수 있다.
보조 전극(260)은 도 10에 도시된 것과 같이 투명 도전층(261)/반사층(262)/투명 도전층(263)을 순서대로 적층한 이후에, 도 11에 도시된 것과 같이 전극홀(H)에 대응하는 패턴을 포함하는 마스크를 적용한 상태에서 삼중층을 일괄 식각(예를 들어, 습식 식각(wet etching))함으로써 형성될 수 있다.
도 12를 참조하면, 이후에, 보조 전극(260) 상에 투명 도전층(270)이 형성될 수 있다. 투명 도전층(270)은 전극홀(H)이 패터닝된 보조 전극(260) 및 전극홀(H)에 의해 노출된 오버코트층(160)의 일 영역을 커버하도록 형성될 수 있다. 이때, 보조 전극(260)의 전극홀(H) 주변에서, 투명 도전층(270)에 단차가 형성된다. 그에 따라, 투명 도전층(270)에 전극홀(H)을 커버하는 홈부(271)가 형성될 수 있다.
투명 도전층(270)은 보조 전극(260)을 전체로서 커버하고, 보조 전극(260)보다 넓은 면적으로 형성될 수 있다. 이러한 투명 도전층(270)을 통해 보조 전극 컨택부(CA)의 전체적인 전극 팁 길이가 증가할 수 있다. 그에 따라, 보조 전극 컨택부(CA)에서 보조 전극(260)과 캐소드 전극(240) 사이에 전기적 연결이 안정적이고 용이하게 이루어질 수 있다. 일 실시 예에서, 투명 도전층(270)의 두께는 약 140
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Å*일 수 있으나, 이로써 한정되지 않는다.
투명 도전층(270)은 ITO, IZO 또는 ZnO 등의 투명 도전 물질로 구성될 수 있다. 예를 들어, 투명 도전층(270)은 보조 전극(260)을 구성하는 투명 도전층과 동일한 물질로 구성될 수 있다. 그러나 본 발명이 이로써 한정되지 않는다.
도 13을 참조하면, 이후에, 투명 도전층(270) 상에 뱅크(250)가 형성될 수 있다. 뱅크(250)는 투명 도전층(270)의 일부 영역, 예를 들어, 홈부(271) 주변을 노출하되 나머지 영역을 커버하도록 형성될 수 있다.
일 실시 예에서, 뱅크(250)는 친수성 뱅크(251)와 소수성 뱅크(252)가 적층된 구조를 가질 수 있다. 친수성 뱅크(251)는 산화실리콘(SiO2) 또는 질화실리콘(SiNx)과 같은 친수성의 무기 절연 물질로 형성되어, 후술되는 발광층(220)의 형성 시에 용액이 잘 퍼지게 한다.
소수성 뱅크(252)는 친수성 뱅크(251) 상의 일부 영역에 형성될 수 있다. 소수성 뱅크(252)는 표면의 적어도 일부가 소수성으로 형성될 수 있다. 예를 들어, 소수성 뱅크(252)는 유기 절연물에 불소(F)와 같은 소수성 물질을 혼합한 용액을 도포한 후 포토리소그라피 공정을 통해 형성될 수 있다. 포토리소그라피 공정 시 조사되는 광에 의해 불소와 같은 소수성 물질이 소수성 뱅크(252)의 상부로 이동할 수 있고, 그에 따라, 소수성 뱅크(252)의 상부 표면이 소수성 성질을 가지며 나머지 부분은 친수성 성질을 가질 수 있다.
이러한 실시 예에서, 투명 도전층(270) 상에 친수성 뱅크(251)가 형성된 이후에, 친수성 뱅크(251) 상에 소수성 뱅크(252)가 형성될 수 있다. 구체적으로, 친수성 뱅크(251)는 투명 도전층(270) 상에 친수성의 무기 절연층이 적층된 이후에, 친수성 뱅크(251)의 형태에 대응하는 마스크를 적용한 상태에서 무기 절연층을 식각함으로써 형성될 수 있다. 식각 공정 이후에, 하부에 적층된 보조 전극(260)의 전극홀(H) 및 그 주변 영역이 상부로 노출될 수 있다.
친수성 뱅크(251)의 식각 공정 이후에, 마스크 및 잔여물을 제거하기 위한 애싱 공정이 수행될 수 있다. 애싱 공정 동안, 투명 도전층(270)은 전극홀(H)의 내측면을 보호할 수 있다. 전극홀(H) 내측면에 투명 도전층(270)에 의해 커버되므로, 애싱 공정 동안 파티클이 형성되는 것을 방지할 수 있다.
이후에, 친수성 뱅크(251) 상에 유기 절연물에 불소(F)와 같은 소수성 물질을 혼합한 용액이 도포된 후 포토리소그라피 공정을 통해 소수성 뱅크(252)가 형성될 수 있다.
도 14를 참조하면, 유기층(230)이 형성된다. 유기층(230)은 열 증착과 같은 증발 증착법 또는 스퍼터링법과 같은 물리적 기상 증착법을 통해 넓은 영역에 형성되어, 뱅크(250) 및 투명 도전층(270)을 커버할 수 있다. 일 실시 예에서, 유기층(230)은 스텝 커버리지 특성에 따라 투명 도전층(270)의 홈부(271) 주변에서 단절될 수 있다. 유기층(230)이 단절됨에 따라, 투명 도전층(270)의 홈부(271) 내측면 일부가 유기층(230)에 의해 커버되지 않고 노출될 수 있다. 단절된 유기층(230)의 잔여물(230')은, 홈부(271) 내에 적층될 수 있다.
도 15를 참조하면, 유기층(230) 상에 캐소드 전극(240)이 형성된다. 캐소드 전극(240)은 열 증착과 같은 증발 증착법 또는 스퍼터링법과 같은 물리적 기상 증착법을 통해 넓은 영역에 형성되어, 유기층(230)을 커버할 수 있다. 캐소드 전극(240)은 스텝 커버리지 특성에 따라 홈부(271)의 내측면에서 단절될 수 있다. 캐소드 전극(240)의 스텝 커버리지 특성은 유기층(230)의 스텝 커버리지 특성보다 좋으므로, 캐소드 전극(240)은 유기층(230)에 의해 커버되지 않은 홈부(271)의 내측면에 직접 컨택될 수 있다. 단절된 캐소드 전극(240)의 잔여물(240')은, 홈부(271) 내에 적층될 수 있다.
도 16을 참조하면, 캐소드 전극(240) 상에 봉지층(300)이 형성될 수 있다. 실시 예에 따라, 봉지층(300) 상에 보호층, 편광층 및 터치스크린층 등 다양한 기능층이 더 적층될 수도 있다.
본 발명이 속하는 기술분야의 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구의 범위에 의하여 나타내어지며, 특허청구의 범위의 의미 및 범위 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
1: 표시 장치
10: 타이밍 제어부
20: 게이트 구동부
30: 데이터 구동부
40: 전원 공급부
50: 표시 패널

Claims (17)

  1. 발광 영역과 보조 전극 컨택부를 포함하는 기판;
    상기 보조 전극 컨택부에 배치되고, 전극홀이 형성된 보조 전극;
    상기 보조 전극을 커버하고, 상기 전극홀의 상부에서 홈부가 형성된 투명 도전층;
    상기 투명 도전층의 상기 홈부 주변을 노출하고, 나머지 영역을 커버하는 제1 뱅크;
    상기 제1 뱅크 상에 형성되는 제2 뱅크;
    상기 제2 뱅크 및 상기 노출된 투명 도전층 상에 형성되는 유기층; 및
    상기 유기층 상에 형성되는 캐소드 전극을 포함하되,
    상기 캐소드 전극은,
    상기 홈부의 내측면에 직접 컨택되는, 표시 장치.
  2. 제1항에 있어서,
    상기 유기층은 상기 홈부의 주변에서 단절되어, 상기 홈부의 내측면을 노출하고,
    상기 캐소드 전극은 상기 홈부의 노출된 내측면에 직접 컨택되는, 표시 장치.
  3. 제1항에 있어서, 상기 투명 도전층은,
    상기 보조 전극을 전체로서 커버하고, 상기 보조 전극 보다 넓은 면적으로 형성되는, 표시 장치.
  4. 제1항에 있어서, 상기 보조 전극은,
    제1 투명 도전층, 반사층 및 제2 투명 도전층이 적층된 구조를 가지며,
    상기 반사층은,
    상기 전극홀의 내측면에서 노출되어 상기 투명 도전층에 의해 커버되는, 표시 장치.
  5. 제4항에 있어서,
    상기 반사층은 상기 제1 및 제2 도전층들 보다 상기 전극홀의 내측면으로부터 더 함입되는, 표시 장치.
  6. 제5항에 있어서,
    상기 반사층은 측면이 역테이퍼 형태이고,
    상기 투명 도전층의 홈부는 상기 반사층의 형태를 따라 역테이퍼 형태인, 표시 장치.
  7. 제5항에 있어서,
    상기 반사층은 측면에 테이퍼 형태이고,
    상기 투명 도전층의 홈부는 상기 반사층의 형태를 따라 테이퍼 형태인, 표시 장치.
  8. 제1항에 있어서, 상기 보조 전극은,
    제1 투명 도전층 및 반사층이 적층된 구조를 가지며, 노출된 상기 반사층은 상기 투명 도전층에 의해 전체로서 커버되는, 표시 장치.
  9. 제1항에 있어서, 상기 보조 전극은,
    제1 투명 도전층 및 반사층이 적층된 구조를 가지며, 노출된 상기 반사층은 상기 투명 도전층에 의해 전체로서 커버되는, 표시 장치.
  10. 제1항에 있어서, 상기 보조 전극은,
    제1 투명 도전층이 적층된 구조를 가지며, 상기 제1 투명 도전층은 상기 투명 도전층에 의해 전체로서 커버되는, 표시 장치.
  11. 제1항에 있어서,
    상기 제1 뱅크는 친수성 뱅크이고,
    상기 제2 뱅크는 소수성 뱅크인, 표시 장치.
  12. 발광 영역과 보조 전극 컨택부를 포함하는 기판의 상기 보조 전극 컨택부에 보조 전극을 형성하는 단계;
    상기 보조 전극을 커버하는 투명 도전층을 형성하는 단계;
    상기 투명 도전층의 적어도 일 영역을 노출하고, 나머지 영역을 커버하는 뱅크를 형성하는 단계;
    상기 뱅크 및 상기 노출된 투명 도전층 상에 유기층을 형성하는 단계; 및
    상기 유기층 상에 캐소드 전극을 형성하는 단계를 포함하는, 표시 장치의 제조 방법.
  13. 제12항에 있어서, 상기 투명 도전층은,
    상기 보조 전극을 전체로서 커버하고, 상기 보조 전극 보다 넓은 면적으로 형성되는, 표시 장치의 제조 방법.
  14. 제12항에 있어서, 상기 보조 전극을 형성하는 단계는,
    제1 투명 도전층, 반사층 및 제2 투명 도전층을 적층하는 단계; 및
    마스크를 적용한 상태에서 식각 공정을 수행하여 전극홀을 형성하는 단계를 포함하고,
    상기 반사층은,
    상기 전극홀의 내측면에서 노출되어 상기 투명 도전층에 의해 커버되는, 표시 장치의 제조 방법.
  15. 제14항에 있어서, 상기 반사층은,
    상기 식각 공정 동안 상기 제1 및 제2 투명 도전층들 보다 과식각되는, 표시 장치의 제조 방법.
  16. 제14항에 있어서, 상기 뱅크를 형성하는 단계는,
    절연층을 형성하는 단계;
    마스크를 적용한 상태에서 식각 공정을 수행하여 상기 뱅크를 형성하는 단계; 및
    애싱 공정을 수행하여 상기 마스크를 제거하는 단계를 포함하는, 표시 장치의 제조 방법.
  17. 제16항에 있어서, 상기 유기층 및 상기 캐소드 전극은,
    증발 증착법 또는 물리적 기상 증창법을 통해 상기 기판 상에 넓게 형성되는, 표시 장치의 제조 방법.
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