KR20230100397A - 표시 장치 - Google Patents

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Abstract

본 발명의 일 실시예에 따른 표시 장치는, 표시 영역과 표시 영역을 둘러싸는 비표시 영역을 포함하는 기판, 기판 상에서 배치된 게이트 구동 회로, 기판 상에서 표시 영역에 배치되고 캐소드 전극을 포함하는 발광 소자, 기판 상에서 게이트 구동 회로보다 기판 외측에 배치되는 댐, 댐을 덮도록 배치되고 캐소드 전극과 동일 물질로 이루어지는 제1 더미 도전층 및 기판 상에서 게이트 구동 회로와 댐 사이에 배치되는 스페이서를 포함하고, 캐소드 전극은 표시 영역에서 비표시 영역으로 연장되어, 게이트 구동 회로와 중첩하도록 배치된다. 이에 따라, 구동 신호와 터치 신호간 간섭을 최소화하고 동시에 표시 장치 내부로의 수분 침투를 방지할 수 있다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것으로서, 보다 상세하게는 신뢰성을 향상시킬 수 있는 표시 장치에 관한 것이다.
정보화 사회가 발전함에 따라 화상을 표시하는 표시 장치에 대한 요구가 증가하고 있으며, 액정 표시 장치, 유기 발광 표시 장치 등과 같은 다양한 유형의 표시 장치가 활용된다.
이러한 표시 장치는 사용자에게 보다 다양한 기능을 제공하기 위하여, 표시 패널에 대한 사용자의 터치를 인식하고 인식된 터치를 기반으로 입력 처리를 수행하는 기능을 제공한다.
터치 인식이 가능한 표시 장치는 표시 패널에 배치되거나 내장된 복수의 터치 전극을 포함하고, 이러한 터치 전극을 구동하여 표시 패널에 대한 사용자의 터치 유무와 터치 좌표 등을 검출할 수 있다.
본 발명이 해결하고자 하는 과제는 게이트 구동 회로와 터치 라우팅 배선 간의 신호 간섭으로 인한 터치 센싱 신호의 노이즈를 저감할 수 있는 표시 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 과제는 캐소드 전극을 확장하면서 동시에 표시 장치 내부로의 수분 침투를 차단하는 표시 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 또 다른 과제는 정확한 터치 센싱이 가능할 수 있도록 터치 성능이 저하되는 것을 방지할 수 있는 표시 장치를 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 실시예에 따른 표시 장치는, 표시 영역과 표시 영역을 둘러싸는 비표시 영역을 포함하는 기판, 기판 상에서 배치된 게이트 구동 회로, 기판 상에서 표시 영역에 배치되고 캐소드 전극을 포함하는 발광 소자, 기판 상에서 게이트 구동 회로보다 기판 외측에 배치되는 댐, 댐을 덮도록 배치되고 캐소드 전극과 동일 물질로 이루어지는 제1 더미 도전층 및 기판 상에서 게이트 구동 회로와 댐 사이에 배치되는 스페이서를 포함하고, 캐소드 전극은 표시 영역에서 비표시 영역으로 연장되어, 게이트 구동 회로와 중첩하도록 배치된다.
본 발명의 다른 실시예에 따른 표시 장치는, 표시 영역과 표시 영역을 둘러싸는 비표시 영역을 포함하는 기판, 기판 상에서 배치된 게이트 구동 회로, 기판 상에서 표시 영역에 배치되고 캐소드 전극을 포함하는 발광 소자, 기판 상에서 게이트 구동 회로보다 기판 외측에 배치되는 댐, 댐을 덮도록 배치되고 캐소드 전극과 동일 물질로 이루어지는 제1 더미 도전층, 기판 상에서 게이트 구동 회로와 댐 사이에 배치되는 복수의 스페이서 및 복수의 스페이서 상에 배치되고 캐소드 전극과 동일 물질로 이루어지는 제2 더미 도전층을 포함하고, 캐소드 전극은 표시 영역에서 비표시 영역으로 연장되어, 게이트 구동 회로와 중첩하도록 배치된다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명은 스페이서를 댐과 표시 영역 사이에 배치하여, 확장된 캐소드 전극을 단선시킴으로써, 표시 장치 내부로 수분이 침투하는 것을 방지하고 신뢰성을 향상시킬 수 있다.
본 발명은 캐소드 전극을 확장시킬 수 있으므로, 구동 신호와 터치 신호간 간섭이 생기는 현상을 최소화할 수 있다.
본 발명은 터치 감지부에 도달할 수 있는 잡음을 감소시켜 터치 정밀도를 향상시킬 수 있다.
본 발명에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 발명 내에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 개략적인 평면도이다.
도 2는 본 발명의 일 실시예에 따른 표시 장치의 개략적인 평면도이다.
도 3은 본 발명의 일 실시예에 따른 표시 장치의 단면도이다.
도 4는 도 1의 Ⅳ-Ⅳ'에 따른 단면도이다.
도 5는 본 발명의 다른 실시예에 따른 표시 장치의 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 제한되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 면적, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 제한되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 발명 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
소자 또는 층이 다른 소자 또는 층 "위 (on)"로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다.
또한 제 1, 제 2 등이 다양한 구성 요소들을 서술하기 위해서 사용되나, 이들 구성 요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성 요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제 1 구성 요소는 본 발명의 기술적 사상 내에서 제 2 구성 요소일 수도 있다.
명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도면에서 나타난 각 구성의 면적 및 두께는 설명의 편의를 위해 도시된 것이며, 본 발명이 도시된 구성의 면적 및 두께에 반드시 한정되는 것은 아니다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하에서는 도면을 참조하여 본 발명에 대해 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 개략적인 평면도이다. 도 1에서는 설명의 편의를 위해 표시 장치(100)의 다양한 구성 요소 중 기판(110), 패드(PAD), 게이트 구동 회로(GIP) 및 저전위 전압 배선(VSS)만을 도시하였다.
도 1을 참조하면, 표시 장치(100)는 적어도 하나의 표시 영역(A/A)을 포함하고, 표시 영역(A/A)에는 화소(pixel)들의 어레이(array)가 형성된다. 비표시 영역(N/A)이 표시 영역(A/A)을 둘러싸도록 배치될 수 있다. 즉, 비표시 영역(N/A)은, 표시 영역(A/A)의 하나 이상의 측면에 인접할 수 있다. 도 1에서, 비표시 영역(N/A)은 사각형 형태의 표시 영역(A/A)을 둘러싸고 있다. 그러나, 표시 영역(A/A)의 형태 및 표시 영역(A/A)에 인접한 비표시 영역(N/A)의 형태/배치는 도 1에 도시된 예에 제한되지 않는다.
표시 영역(A/A) 내의 각 화소는 화소 회로와 연관될 수 있다. 화소 회로는, 백플레인(backplane) 상의 하나 이상의 스위칭 트랜지스터 및 하나 이상의 구동 트랜지스터를 포함할 수 있다. 각 화소 회로는, 비표시 영역(N/A)에 위치한 게이트 구동 회로(GIP) 및 데이터 구동 회로와 같은 하나 이상의 구동 회로와 통신하기 위해, 게이트 라인 및 데이터 라인과 전기적으로 연결될 수 있다. 또한 각 화소 회로는, 비표시 영역(N/A)에 위치한 전원 공급 라인들(VDD, VSS, VREF 등)과 연결되어 구동에 필요한 전압을 수신할 수 있다. 구동 회로는, 도 1에 도시된 것처럼, 비표시 영역(N/A)에 TFT(thin film transistor)로 구현될 수 있다. 이러한 구동 회로는 GIP(gate-in-panel)로 지칭될 수 있다. 또한, 데이터 드라이버 IC와 같은 몇몇 부품들은, 분리된 인쇄 회로 기판에 탑재되고, FPCB(flexible printed circuit board), COF(chip-on-film), TCP(tapecarrier-package) 등과 같은 회로 필름을 이용하여 비표시 영역(N/A)에 배치된 연결 인터페이스(PAD, 범프, 핀등)와 결합될 수 있다. 게이트 구동 회로(GIP)는 표시 영역(A/A)의 좌측 및 우측 중 적어도 하나의 측부에 배치될 수 있다.
표시 장치(100)의 전원 공급부는 고전위 전압과 저전위 전압 등을 출력한다. 전원 공급부로부터 출력된 고전위 전압과 저전위 전압 등은 표시 장치(100)에 공급된다. 고전위 전압은 고전위 전압 배선을 통해 표시 패널에 공급되고, 저전위 전압은 저전위 전압 배선(VSS)을 통해 표시 장치(100)에 공급된다. 전원 공급부로부터 출력된 전압은 데이터 구동 회로나 게이트 구동 회로(GIP)에서 이용되기도 한다. 특히, 저전위 전압 배선(VSS)은 아래에서 설명할 발광 소자의 제2 전극과 전기적으로 연결될 수 있는 배선으로, 게이트 구동 회로(GIP) 및 표시 영역(A/A)을 둘러싸도록 배치될 수 있다.
또한, 비표시 영역(N/A)은 패드부를 포함할 수 있고, 패드부는 복수의 패드(PAD)를 포함할 수 있다. 구체적으로, 복수의 패드(PAD)는 복수의 공통 전원 공급 패드, 복수의 데이터 입력 패드, 복수의 전원 공급 패드, 복수의 제어 신호 입력 패드 및 복수의 터치 구동 패드 등을 포함할 수 있다.
표시 장치(100)는, 다양한 신호를 생성하거나 표시 영역(A/A) 내의 화소를 구동하기 위한, 다양한 부가 요소들을 더 포함할 수 있다. 화소를 구동하기 위한 부가 요소는 인버터 회로, 멀티플렉서, 정전기 방전 회로(electro static discharge) 등일 수 있다. 표시 장치(100)는 화소 구동 이외의 기능과 연관된 부가 요소도 포함할 수 있다. 예를 들어, 표시 장치(100)는 터치 감지 기능, 사용자 인증 기능(예: 지문 인식), 멀티 레벨 압력 감지 기능, 촉각 피드백(tactile feedback) 기능 등을 제공하는 부가 요소들을 포함할 수 있다. 상기 언급된 부가 요소들은 비표시 영역(N/A) 및/또는 연결 인터페이스와 연결된 외부 회로에 위치할 수 있다.
도 2는 본 발명의 일 실시예에 따른 표시 장치의 개략적인 평면도이다. 도 2에서는 설명의 편의를 위해, 표시 장치(100)의 다양한 구성 요소 중 기판(110), 터치 감지부(150), 터치 라우팅 배선(155) 및 복수의 패드(PAD)만을 도시하였다.
최근에는 표시 장치의 두께를 감소시키고, 시인성을 향상시키기 위해, 표시 장치의 봉지부 상에 직접 터치 전극 등을 배치하는 터치 패널 일체형 표시 장치가 개발되었다. 본 발명의 일 실시예에 따른 표시 장치(100)는 터치 패널 일체형 표시 장치로, 표시 장치(100)의 봉지부 상에 터치 감지부(150)가 형성될 수 있다.
도 2를 참조하면, 표시 장치(100)는 터치 감지부(150), 복수의 터치 라우팅 배선(155) 및 복수의 터치 패드(PAD)를 포함한다. 여기서, 터치 감지부(150)는 복수의 제1 터치 전극(151), 복수의 제2 터치 전극(152) 및 연결 전극(153)을 포함한다.
복수의 제1 터치 전극(151)은 터치 구동 전극일 수 있고, 복수의 제2 터치 전극(152)은 터치 센싱 전극일 수 있다. 복수의 제1 터치 전극(151)은 행 방향으로 연결되어 복수의 전극 행을 이루게 되고, 복수의 제2 터치 전극(152)은 연결 전극(153)에 의해 종방향으로 연결되어 복수의 전극 열을 이룰 수 있다.
제1 터치 전극(151)과 제2 터치 전극(152)은 동일한 층 상에 배치될 수 있다. 다만, 제1 터치 전극(151)과 제2 터치 전극(TE2)이 교차하는 영역에서는 제2 터치 전극(152)이 분리되어 배치되고, 서로 분리된 제2 터치 전극(152)은 연결 전극(153)에 의해 연결될 수 있다.
이때, 제1 터치 전극(151), 제2 터치 전극(152) 및 연결 전극(153)은 표시 장치(100)의 표시 영역(A/A)에 대응하는 영역에 배치된다.
제1 터치 전극(151)과 제2 터치 전극(152)의 외형은 특정 모양에 대응될 수 있다. 예를 들어, 도 2에 도시된 바와 같이, 제1 터치 전극(151)과 제2 터치 전극(152)의 외형은 복수의 마름모 형상을 포함하는 메쉬 패턴을 가질 수 있다. 제1 터치 전극(151)과 제2 터치 전극(152)은 티타늄(Ti), 알루미늄(Al), 몰리브덴(Mo), 몰리티타늄(MoTi), 구리(Cu) 및 탄탈륨(Ta) 중 적어도 어느 하나를 포함하는 금속으로 이루어질 수 있고, 인듐틴옥사이드(ITO), 인듐징크옥사이드(IZO) 등과 같은 투명 도전성 물질로 이루어질 수도 있으나 이에 제한되지 않는다. 표시 장치(100)에서 방출된 빛은 투명 도전성 물질로 이루어진 제1 터치 전극(151) 및 제2 터치 전극(152)을 투과하여 외부로 방출될 수 있다. 그러나, 이에 한정되지 않고, 표시 장치(100)에서 방출된 빛은 제1 터치 전극(151) 및 제2 터치 전극(152)에 포함된 복수의 개구부를 통해 외부로 방출될 수도 있다.
비표시 영역(N/A)은 표시 영역(A/A)을 둘러싸는 영역으로, 복수의 터치 라우팅 배선(155) 및 복수의 터치 패드(PAD)가 배치된다.
복수의 터치 라우팅 배선(155) 각각은 표시 영역(A/A)에 배치된 복수의 터치 전극(151, 152) 각각과 비표시 영역(N/A)의 터치 패드(PAD)를 전기적으로 연결시킨다. 예를 들어, 제1 터치 전극(151)과 연결된 터치 라우팅 배선(155)을 통해 제1 터치 전극(151)에 터치 구동 신호가 인가될 수 있고, 제2 터치 전극(152)과 연결된 터치 라우팅 배선(155)을 통해 제2 터치 전극(152)에 터치 센싱 신호가 전달될 수 있다.
이러한 터치 라우팅 배선(155)은 저저항 금속 물질로 이루어질 수 있고, ITO, IZO 등과 같은 투명 도전성 물질로 이루어질 수도 있으나 이에 제한되지 않는다. 예를 들어, 복수의 터치 라우팅 배선(155)이 저저항 금속 물질로 이루어지면 저항이 낮아져 RC 딜레이가 저하될 수 있다.
복수의 터치 패드(PAD)는 일단이 터치 라우팅 배선(155)과 연결되고, 그 타단은 터치 구동부와 같은 외부 회로와 전기적으로 연결되어 터치 신호를 외부 회로로부터 전달받거나 터치 감지 신호를 외부 회로에 전달할 수 있다.
이때, 복수의 터치 라우팅 배선(155) 및 복수 터치 패드(PAD)는 표시 장치(100)의 비표시 영역(N/A)에 대응하는 영역에 배치된다.
이하에서는, 표시 장치(100)의 표시 영역(A/A)의 단면 구조에 대한 보다 상세한 설명을 위해 도 3을 함께 참조한다.
도 3은 본 발명의 일 실시예에 따른 표시 장치의 단면도이다.
도 3을 참조하면, 본 발명의 일 실시예에 따른 표시 장치(100)는 기판(110), 버퍼층(111), 제1 박막 트랜지스터(120), 게이트 절연층(112), 제1 층간 절연층(113), 도전층(160), 제2 층간 절연층(114), 제1 평탄화층(115), 연결 전극(190), 제2 평탄화층(116), 뱅크(117), 발광 소자(130), 봉지부(140), 터치 절연층(154), 및 터치 감지부(150)를 포함할 수 있다.
기판(110)은 표시 장치(100)의 다양한 구성요소들을 지지할 수 있다. 기판(110)은 유리, 또는 플렉서빌리티(flexibility)를 갖는 플라스틱 물질로 이루어질 수 있다. 기판(110)이 플라스틱 물질로 이루어지는 경우, 예를 들어, 폴리이미드(PI)로 이루어질 수도 있다.
버퍼층(111)은 기판(110)상에 배치될 수 있다. 버퍼층(111)은 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 단일층 또는 이들의 다중층으로 이루어질 수 있다. 버퍼층(111)은 버퍼층(111) 상에 형성되는 층들과 기판(110) 간의 접착력을 향상시키고, 기판(110)으로부터 유출되는 알칼리 성분 등을 차단하는 역할 등을 수행할 수 있다.
박막 트랜지스터(120)는 버퍼층(111) 상에 배치될 수 있다. 박막 트랜지스터(120)는 액티브층(121), 게이트 전극(124), 소스 전극(122) 및 드레인 전극(123)을 포함할 수 있다. 여기에서, 화소 회로의 설계에 따라서, 소스 전극(122)이 드레인 전극이 될 수 있으며, 드레인 전극(123)이 소스 전극이 될 수 있다. 버퍼층(111) 상에는 박막 트랜지스터(120)의 액티브층(121)이 배치될 수 있다.
액티브층(121)은 폴리 실리콘, 비정질 실리콘, 산화물 반도체 등과 같은 다양한 물질로 이루어질 수 있다. 액티브층(121)은 박막 트랜지스터(120)의 구동 시 채널이 형성되는 채널 영역, 채널 영역 양 측의 소스 영역 및 드레인 영역을 포함할 수 있다. 소스 영역은 소스 전극(122)과 연결된 액티브층(121)의 부분을 의미하며, 드레인 영역은 드레인 전극(123)과 연결된 액티브층(121)의 부분을 의미한다.
박막 트랜지스터(120)의 액티브층(121) 상에 게이트 절연층(112)이 배치될 수 있다. 게이트 절연층(112)은 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 단일층 또는 이들의 다중층으로 구성될 수 있다. 게이트 절연층(112)에는 박막 트랜지스터(120)의 소스 전극(122) 및 드레인 전극(123) 각각이 박막 트랜지스터(120)의 액티브층(121)의 소스 영역 및 드레인 영역 각각에 연결되기위한 컨택홀이 형성될 수 있다.
게이트 절연층(112) 상에 박막 트랜지스터(120)의 게이트 전극(124)이 배치될 수 있다. 게이트 전극(124)은 몰리브덴(Mo), 구리(Cu), 티타늄(Ti), 알루미늄(Al), 크롬(Cr), 금(Au), 니켈(Ni), 및 네오디뮴(Nd) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 게이트 전극(124)은 박막 트랜지스터(120)의 액티브층(121)의 채널 영역과 중첩되도록 게이트 절연층(112) 상에 형성될 수 있다.
게이트 절연층(112) 및 게이트 전극(124) 상에 제1 층간 절연층(113)이 배치될 수 있다. 제1 층간 절연층(113)은 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 단일층 또는 이들의 다중층으로 구성될 수 있다. 제1 층간 절연층(113)에는 박막 트랜지스터(120)의 액티브층(121)의 소스 영역) 및 드레인 영역을 노출시키기 위한 컨택홀이 형성될 수 있다.
제1 층간 절연층(113) 상에는 도전층(160)이 배치될 수 있다. 도전층(160)은 게이트 전극(124)과 소스 전극(122) 및 드레인 전극(123) 사이에 배치되는 배선 또는 전극일 수 있다.
제1 층간 절연층(113) 및 도전층(160) 상에 제2 층간 절연층(114)이 배치될 수 있다. 제2 층간 절연층(114)은 제1 층간 절연층(113)과 동일 물질로 형성될 수 있다. 즉, 제2 층간 절연층(114)은 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 단일층 또는 이들의 다중층으로 구성될 수 있다. 제2 층간 절연층(114)에는 박막 트랜지스터(120)의 액티브층(121)의 소스 영역 및 드레인 영역을 노출시키기 위한 컨택홀이 형성될 수 있다.
제2 층간 절연층(114) 상에는 박막 트랜지스터(120)의 소스 전극(122) 및 드레인 전극(123)이 배치될 수 있다.
박막 트랜지스터(120)의 소스 전극(122) 및 드레인 전극(123)은 게이트 절연층(112), 제1 층간 절연층(113) 및 제2 층간 절연층(114)에 형성된 컨택홀을 통하여 박막 트랜지스터(120)의 액티브층(121)과 연결될 수 있다. 따라서, 박막 트랜지스터(120)의 소스 전극(122)은 게이트 절연층(112), 제1 층간 절연층(113) 및 제2 층간 절연층(114)에 형성된 컨택홀을 통하여 액티브층(121)의 소스 영역과 연결될 수 있다. 그리고, 박막 트랜지스터(120)의 드레인 전극(123)은 게이트 절연층(112), 제1층간 절연층(113) 및 제2 층간 절연층(114)에 형성된 컨택홀을 통하여 액티브층(121)의 드레인 영역과 연결될 수 있다.
박막 트랜지스터(120)의 소스 전극(122) 및 드레인 전극(123)은 동일한 공정에 의해 형성될 수 있다. 그리고, 박막 트랜지스터(120)의 소스 전극(122) 및 드레인 전극(123)은 동일한 물질로 형성될 수 있다. 박막 트랜지스터(120)의 소스 전극(122) 및 드레인 전극(123)은 몰리브덴(Mo), 구리(Cu), 티타늄(Ti), 알루미늄(Al), 크롬(Cr), 금(Au), 니켈(Ni), 네오디뮴(Nd) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
제1 평탄화층(115)은 소스 전극(122), 드레인 전극(123)및 제2 층간 절연층(114) 상에 배치될 수 있다. 도 3에 도시된 바와 같이, 제1 평탄화층(115)에는 드레인 전극(123)을 노출시키기 위한 컨택홀이 형성될 수 있다. 제1 평탄화층(115)은 박막 트랜지스터(120)의 상부를 평탄화하기 위한 유기 물질층일수 있다. 예를 들면, 제1 평탄화층(115)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기 물질로 형성될 수 있다. 그러나, 이에 한정되지는 않으며, 제1 평탄화층(115)은 박막 트랜지스터(120)를 보호하기 위한 무기 물질층일 수 있다. 예를 들면, 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)등의 무기 물질로 형성될 수 있다. 제1 평탄화층(115)은 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 단일층 또는 이들의 다중층으로 구성될 수 있다.
연결 전극(190)은 제1 평탄화층(115) 상에 배치될 수 있다. 그리고, 연결 전극(160)은 제1 평탄화층(115)의 컨택홀을 통하여 박막 트랜지스터(120)의 드레인 전극(123)과 연결될 수 있다. 연결 전극(190)은 박막 트랜지스터(120)과 발광 소자(130)를 전기적으로 연결하는 역할을 할 수 있다. 예를 들어, 연결 전극(190)은 박막 트랜지스터(120)의 드레인 전극(123)과 발광 소자(130)의 제1 전극(131)을 전기적으로 연결하는 역할을 할 수 있다. 연결 전극(190)은 몰리브덴(Mo), 구리(Cu), 티타늄(Ti), 알루미늄(Al), 크롬(Cr), 금(Au), 니켈(Ni), 및 네오디뮴(Nd) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 연결 전극(190)은 박막 트랜지스터(120)의 소스 전극(122) 및 드레인 전극(123)과 동일한 물질로 형성될 수 있다.
제2 평탄화층(116)은 연결 전극(190) 및 제1 평탄화층(115) 상에 배치될 수 있다. 그리고, 도 3에 도시된 바와 같이, 제2 평탄화층(116)에는 연결 전극(190)을 노출시키기 위한 컨택홀이 형성될 수 있다. 제2 평탄화층(116)은 박막 트랜지스터(120)의 상부를 평탄화하기 위한 유기 물질층일 수 있다. 예를 들면, 제2 평탄화층(116)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 및 폴리이미드 수지(polyimide resin) 등의 유기 물질로 형성될 수 있다.
발광 소자(130)는 제2 평탄화층(116)상에 배치될 수 있다. 발광 소자(130)는 제1 전극(131), 발광 구조물(132), 및 제2 전극(133)을 포함할 수 있다. 발광 소자(130)의 제1 전극(131)은 제2 평탄화층(116) 상에 배치될 수 있다. 제1 전극(131)은 제2 평탄화층(116)에 형성된 컨택홀을 통하여 연결 전극(190)과 전기적으로 연결될 수 있다. 따라서, 발광 소자(130)의 제1 전극(131)은 제2 평탄화층(116)에 형성된 컨택홀을 통하여 연결 전극(190)과 연결됨으로써, 박막 트랜지스터(120)와 전기적으로 연결될 수 있다.
제1 전극(131)은 투명 도전막 및 반사효율이 높은 불투명 도전막을 포함하는 다층 구조로 형성될 수 있다. 투명 도전막으로는 인듐-틴-옥사이드(ITO) 또는 인듐-징크-옥사이드(IZO)과 같은 일함수 값이 비교적 큰 재질로 이루질 수 있다. 그리고, 불투명 도전막으로는 Al, Ag, Cu, Pb, Mo, Ti 또는 이들의 합금을 포함하는 단층 또는 다층 구조로 이루어질 수 있다. 예를 들어, 제1 전극 전극(131)은 투명 도전막, 불투명 도전막, 및 투명 도전막이 순차적으로 적층된 구조로 형성될 수 있다. 그러나, 이에 한정되지는 않으며, 투명 도전막 및 불투명 도전막이 순차적으로 적층된 구조로도 형성될 수 있다.
본 발명의 일 실시예에 따른 표시 장치(100)는 상부 발광(Top Emission)표시 장치이므로, 제1 전극(131)은 애노드 전극일 수 있다. 표시 장치(100)가 하부 발광(Bottom Emission)인 경우에는 제2 평탄화층(116) 상에 배치된 제1 전극(131)은 캐소드 전극일 수 있다.
제1 전극(131) 및 제2 평탄화층(116) 상에는 뱅크(117)가 배치될 수 있다. 뱅크(117)에는 재1 전극(131)을 노출하기 위한 개구부가 형성될 수 있다. 뱅크(117)는 표시 장치(100)의 발광영역을 정의할 수 있으므로 화소 정의막이라고 할 수도 있다.
제1 전극(131)상에는 발광층을 포함하는 발광 구조물(132)이 배치될 수 있다.
발광 소자(130)의 발광 구조물(132)은 제1 전극(131) 상에 정공층, 발광층, 전자층 순으로 또는 역순으로 적층되어 형성될 수 있다. 이외에도 발광 구조물(132)은 전하 생성층을 사이에 두고 대향하는 제1 및 제2 발광 구조물을 구비할 수도 있다. 이 경우, 제1 및 제2 발광 구조물 중 어느 하나의 발광층은 청색광을 생성하고, 제1 및 제2 발광 구조물 중 나머지 하나의 발광층은 노란색-녹색광을 생성함으로써 제1 및 제2 발광 구조물을 통해 백색광이 생성될 수 있다. 이 발광 구조물(132)에서 생성된 백색광은 발광 구조물(132) 상부에 위치하는 컬러 필터에 입사되어 컬러 영상을 구현할 수 있다. 이외에도 별도의 컬러 필터 없이 각 발광 구조물(132)에서 각 서브 화소에 해당하는 컬러광을 생성하여 컬러 영상을 구현할 수도 있다. 예를 들면, 적색(R) 서브 화소의 발광 구조물(132)은 적색광을, 녹색(G) 서브 화소의 발광 구조물(132)은 녹색광을, 청색(B) 서브 화소의 발광 구조물(132)은 청색광을 생성할 수도 있다.
발광 구조물(132) 상에는 제2 전극(133)이 더 배치될 수 있다. 발광 소자(130)의 제2 전극(133)은 발광 구조물(132)을 사이에 두고 제1 전극(131)과 대향하도록 발광 구조물(132)상에 배치될 수 있다. 본 발명의 일 실시예에 따른 표시 장치(100)에서 제2 전극(133)은 캐소드 전극일 수 있다. 제2 전극(133) 상에는 수분 침투를 억제하는 봉지부(140)가 더 배치될 수 있다.
봉지부(140)는 제1 무기 봉지층(141), 유기 봉지층(142), 및 제2 무기 봉지층(143)을 포함할 수 있다. 봉지부(140)의 제1 무기 봉지층(141)은 제2 전극(133)상에 배치될 수 있다. 그리고, 유기 봉지층(142)은 제1 무기 봉지층(141)상에 배치될 수 있다. 또한, 제2 무기 봉지층(143)은 유기 봉지층(142)상에 배치될 수 있다. 봉지부(140)의 제1 무기 봉지층(141) 및 제2 무기 봉지층(143)은 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)등의 무기 물질로 형성될 수 있다. 봉지부(140)의 유기 봉지층(142)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 및 폴리이미드 수지(polyimide resin) 등의 유기 물질로 형성될 수 있다.
제2 무기 봉지층(143)은 제1 무기 봉지층(141) 및 유기 봉지층(142) 각각의 상부면 및 측면을 덮을 수 있으며, 제2 무기 봉지층(143)은 외부의 수분 또는 산소가 제1 무기 봉지층(141) 및 유기 봉지층(142)으로 침투하는 것을 최소화하거나 차단한다. 이때, 제1 무기 봉지층(141) 및 제2 무기 봉지층(143)은 수분이나 산소의 침투를 차단하는 역할을 하고, 유기 봉지층(142)은 제1 무기 봉지층(141)의 상부를 평탄화하는 역할을 한다. 이에, 봉지부(140)는 표시 영역(A/A) 및 비표시 영역(N/A)의 게이트 구동회로(GIP) 및 댐을 덮을 수 있다. 다만, 봉지부(140)의 구성은 이에 제한되지 않는다.
터치 감지부(150)는 봉지부(140)의 제2 무기 봉지층(143) 상에 배치될 수 있다. 터치 감지부(150)는 터치 전극(151, 152) 및 연결 전극(153)를 포함할 수 있다.
제2 무기 봉지층(143)상에 터치 감지부(150)의 연결 전극(153)이 배치될 수 있다. 연결 전극(153)은 서로 다른 방향으로 배열된 터치 전극(151, 152)이 교차하는 지점에 배치되어 어느 한 방향으로 배열된 터치 전극(151, 152)의 연결에 사용된다. 연결 전극(153)은 투명 도전층으로 이루어질 수 있고, 예를 들어, ITO, IZO 등과 같은 투명 도전성 산화물로 이루어질 수 있다.
봉지부(140) 및 연결 전극(153)상에 터치 절연층(154)이 배치될 수 있다. 터치 절연층(154)은 연결 전극(153)과 터치 전극(151, 152) 사이를 절연할 수 있다. 그리고, 터치 절연층(154)은 무기 물질층 또는 유기 물질층으로 이루어질 수 있다. 터치 절연층(154)이 무기 물질층인 경우, 터치 절연층(154)은 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 단일층 또는 이들의 다중층으로 구성될 수 있다. 그리고, 터치 절연층(154)이 유기 물질층인 경우, 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기 물질로 형성될 수 있다. 터치 절연층(154)에는 연결 전극(153)를 노출시키기 위한 컨택홀이 형성될 수 있다.
터치 감지부(150)의 복수의 제1 터치 전극(151) 및 복수의 제2 터치 전극(152)이 터치 절연층(151)상에 배치될 수 있다. 복수의 제2 터치 전극(152)은 터치 절연층(154)의 컨택홀을 통하여 연결 전극(153)와 연결될 수 있다. 복수의 제2 터치 전극(152)은 연결 전극(153)에 의해 서로 연결될 수 있다.
터치 감지부(150)의 제1 터치 전극(151) 및 제2 터치 전극(152)은 인듐-틴-옥사이드(ITO) 또는 인듐-징크-옥사이드(IZO)와 같은 투명 도전막으로 형성될 수 있다. 그러나, 이에 한정되지는 않으며, 제1 터치 전극(151) 및 제2 터치 전극(152)은 개구부를 가지는 불투명 도전막으로 형성될 수도 있다. 제1 터치 전극(151) 및 제2 터치 전극(152)이 개구부를 가지는 불투명 도전막으로 이루어지는 경우에는, 몰리브덴(Mo), 구리(Cu), 티타늄(Ti), 알루미늄(Al), 크롬(Cr), 금(Au), 니켈(Ni), 및 네오디뮴(Nd) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
도 4는 도 1의 Ⅳ-Ⅳ'에 따른 단면도이다.
표시 장치(100)의 비표시 영역(N/A)에는 게이트 구동 회로(GIP), 저전위 전압 배선(VSS), 댐(DAM), 라우팅 배선(155) 및 스페이서(SP)가 배치될 수 있다.
게이트 구동 회로(GIP)는 게이트 제어 라인들을 통해 게이트 제어 신호를 입력 받고, 게이트 제어 신호에 따라 게이트 신호들을 생성하여 표시 영역(A/A)의 게이트 라인들에 순차적으로 신호를 출력한다. 게이트 구동 회로(GIP)는 기판(110)의 비표시 영역(N/A)에 GIP(gate driver in panel) 방식으로 배치될 있다. 게이트 구동 회로(GIP)는 표시 영역(A/A)의 도전층(160)과 동일층에 형성될 수 있다. 즉, 게이트 구동 회로(GIP)는 제1 층간 절연층(113)과 제2 층간 절연층(114)사이에 배치될 수 있다. 다만, 이에 제한되는 것은 아니다.
저전위 전압 배선(VSS)은 표시 영역(A/A)의 각각의 화소에 형성된 발광 소자(130)의 제2 전극(133)에 공통 전압을 공급할 수 있다. 이에, 저전위 전압 배선(VSS)은 게이트 구동 회로(GIP) 및 표시 영역(A/A)을 둘러싸도록 배치될 수 있다. 즉, 저전위 전압 배선(VSS)은 게이트 구동 회로(GIP)보다 기판(110)의 외곽 영역에 배치될 수 있다. 저전위 전압 배선(VSS)은 게이트 구동 회로(GIP)와 동일 층에 형성될 수 있다. 즉, 저전위 전압 배선(VSS)은 표시 영역(A/A)의 도전층(160)과 동일층에 형성될 수 있고, 제1 층간 절연층(113)과 제2 층간 절연층(114)사이에 배치될 수 있다. 다만, 이에 제한되는 것은 아니다.
비표시 영역(N/A)에서 제1 층간 절연층(114) 상에 댐(DAM)이 배치될 수 있다. 댐(DAM)은 기판(110)의 표시 영역(A/A)과 비표시 영역(N/A)에 배치되는 봉지부를 이루는 유기 봉지층의 퍼짐을 제어하기 위해 배치된다. 댐(DAM)은 제1 댐(DAM1)과 제2 댐(DAM2)를 포함할 수 있다. 제1 댐(DAM1)은 표시 영역(A/A)과 인접하게 표시 영역(A/A)을 둘러싸고, 제2 댐(DAM2)은 제1 댐(DAM)의 외곽을 둘러쌀 수 있다. 또한, 제1 댐(DAM1) 및 제2 댐(DAM2)은 도 4에서와 같이, 게이트 구동 회로(GIP)보다 기판(110)의 외측에 배치될 수 있고, 저전위 전압 배선(VSS)의 상부에 배치될 수 있다.
제1 댐(DAM1) 및 제2 댐(DAM2)은 다중층으로 형성될 수 있다. 구체적으로, 제1 댐(DAM1)은 제1 댐(DAM1)의 제1 층(DAM1-1) 및 제1 댐(DAM1)의 제2 층(DAM1-2)을 포함할 수 있다. 그리고, 제2 댐(DAM2)은 제2 댐(DAM2)의 제1 층(DAM2-1) 및 제2 댐(DAM2)의 제2 층(DAM2-2)을 포함할 수 있다. 제1 댐(DAM1)의 제1 층(DAM1-1) 및 제2 댐(DAM2)의 제1 층(DAM2-1)은 제2 층간 절연층(114)상에 배치될 수 있다. 제1 댐(DAM1)의 제1 층(DAM1-1) 및 제2 댐(DAM2)의 제1 층(DAM2-1)은 제2 평탄화층(116)과 동일 층에 형성될 수 있으며, 동일한 물질로 이루어질 수 있다. 다만, 이에 제한되는 것은 아니다.
제1 댐(DAM1)의 제2 층(DAM1-2)이 제1 댐(DAM1)의 제1 층(DAM1-1)상에 배치될 수 있다. 또한, 제2 댐(DAM2)의 제2 층(DAM2-2)이 제2 댐(DAM2)의 제1 층(DAM2-1)상에 배치될 수 있다. 제1 댐(DAM1)의 제2 층(DAM1-2) 및 제2 댐(DAM2)의 제2 층(DAM2-2)은 뱅크(117)와 동일 층에 형성될 수 있으며, 동일한 물질로 이루어질 수 있다.
다만, 본 발명의 일 실시예에서 표시 장치(100)는 댐(DAM)이 2중층으로 이루어진 것으로 도시되었으나, 이에 제한되지 않는다. 예를 들어, 댐(DAM)은 3중층 이상으로 이루어질 수도 있다.
다음으로, 제2 전극(133), 즉 캐소드 전극이 표시 영역(A/A)으로부터 비표시 영역(N/A)으로 연장되어, 게이트 구동 회로(GIP)와 중첩하도록 배치될 수 있다. 제2 전극(133)은 비표시 영역(N/A)의 일부 영역까지 연장되어, 비표시 영역(N/A)에 배치되는 저전위 전압 배선(VSS)과 전기적으로 연결될 수 있다. 비표시 영역(N/A)에 배치된 뱅크(117)의 상면, 뱅크(117)의 측면 및 제2 층간 절연층(114)을 따라 연장될 수 있다.
제2 전극(133) 상에는 발광 소자(130)를 보호하여 발광 효율을 높일 수 있는 캡핑층(Capping layer)이 더 배치될 수 있다. 도면에 도시되지는 않았으나, 핑층은 제2 전극(133)과 봉지부(140)의 제1 무기 봉지층(141) 사이에 배치될 수 있다. 제2 전극(133)이 표시 영역(A/A)으로부터 제1 댐(DAM1) 및 제2 댐(DAM2)을 넘어선 비표시 영역(N/A)까지 확장 설계되는 경우, 캡핑층도 제2 전극(133)과 함께 확장되어 설계될 수 있다. 다만, 이에 제한되는 것은 아니다.
제2 전극(133) 상에는 발광 소자(130)로의 수분 및 산소의 침투를 방지하기 위한 봉지부(140)가 배치될 수 있다. 또한, 비표시 영역(N/A)에서 봉지부(140) 상에는 터치 절연층(154)가 배치될 수 있으며, 터치 절연층(154) 상에는 복수의 터치 라우팅 배선(155)이 배치될 수 있다. 복수의 터치 라우팅 배선(155)은 도 4에서와 같이, 제2 전극(133)과 중첩되도록 배치될 수 있다. 복수의 터치 라우팅 배선(155) 각각은 표시 영역(A/A)에 배치된 복수의 터치 전극(151, 152) 각각과 비표시 영역(N/A)의 복수의 패드(PAD)를 전기적으로 연결시킨다. 예를 들어, 제1 터치 전극(151)과 연결된 터치 라우팅 배선(155)을 통해 제1 터치 전극(151)에 터치 구동 신호가 인가될 수 있고, 제2 터치 전극(152)과 연결된 터치 라우팅 배선(155)을 통해 제2 터치 전극(152)에 터치 센싱 신호가 전달될 수 있다.
다음으로, 기판(110) 상에서 게이트 구동 회로(GIP)와 댐(DAM) 사이에는 스페이서(SP)가 배치될 수 있다. 즉, 스페이서(SP)는 게이트 구동 회로(GIP)와 저전위 전압 배선(VSS) 사이에 배치될 수 있다. 게이트 구동 회로(GIP)가 표시 영역(A/A)의 좌측 및 우층 중 적어도 하나의 측부에 배치되므로, 스페이서(SP)도 표시 영역(A/A)의 좌측 및 우측 중 적어도 하나의 측부에 배치될 수 있다.
스페이서(SP)는 다중층으로 형성될 수 있다. 구체적으로, 스페이서(SP)는 제1 스페이서층(SP-1) 및 제2 스페이서층(SP-2)을 포함할 수 있다. 제1 스페이서층(SP-1)은 표시 영역(A/A) 및 비표시 영역(N/A)에 배치되는 제1 절연층과 동일한 물질로 이루어질 수 있고, 제2 스페이서층(SP-2)은 표시 영역(A/A) 및 비표시 영역(N/A)에 배치되는 제2 절연층과 동일한 물질로 이루어질 수 있다. 이때, 표시 영역(A/A) 및 비표시 영역(N/A)에 배치되는 제1 절연층은 무기 절연층이고, 제2 절연층은 유기 절연층일 수 있다. 구체적으로, 제1 절연층은 표시 영역(A/A) 및 비표시 영역(N/A)에 배치되는 제2 층간 절연층(114)일 수 있으며, 제2 절연층은 표시 영역(A/A) 및 비표시 영역(N/A)에 배치되는 제2 평탄화층(116)일 수 있다. 다만, 이에 제한되는 것은 아니다.
스페이서(SP)는 언더컷 구조를 가질 수 있다. 즉, 제1 스페이서층(SP-1)의 상면의 면적은 제2 스페이서층(SP-2)의 하면의 면적보다 작을 수 있다. 도 4에서와 같이, 제1 스페이서층(SP-1)과 제2 스페이서층(SP-2) 모두 정테이퍼 형상을 가지고, 제1 스페이서층(SP-1)의 상면의 끝단이 제2 스페이서층(SP-2)의 하면의 끝단보다 내측에 배치됨으로써, 안쪽 방향으로 언더컷 구조가 형성될 수 있다. 다만, 이에 제한되는 것은 아니고, 제1 스페이서층(SP-1)의 두께가 제2 스페이서층(SP-2)의 두께보다 얇게 형성되면서, 제1 스페이서층(SP-1) 및 제2 스페이서층(SP-2)은 역테이퍼 형상 등 다양한 형상을 가질 수 있다.
스페이서(SP)가 게이트 구동 회로(GIP)와 댐(DAM) 사이에서 언더컷 구조로 형성됨에 따라, 게이트 구동 회로(GIP)와 중첩되게 배치되는 제2 전극(133)은 스페이서(SP)에 의해 단선될 수 있다. 즉, 캐소드 전극은 스페이서(SP)에 의해 단절될 수 있다. 제2 전극(133)이 스페이서(SP)에 의해 단선된 경우, 표시 영역(A/A)의 발광 소자(130)에 연결되지 않는 캐소드 전극은 더 이상 캐소드 전극으로서의 기능을 하지 못하므로, 더미 도전층으로 지칭될 수 있다. 이에, 제1 더미 도전층(133-1)은 제2 전극(133)과 스페이서(SP)에 의해 단선되고 댐(DAM) 상에 배치된다. 또한, 제2 더미 도전층(133-2)은 제2 전극(133)과 스페이서(SP)에 의해 단선되고, 스페이서(SP) 상에 배치된다. 제1 더미 도전층(133-1) 및 제2 더미 도전층(133-2)은 발광 소자(130)의 제2 전극(133)과 동일 물질로 이루어질 수 있고, 동일 공정에 의해 형성될 수 있다. 또한, 스페이서(SP)에 의해 제2 전극(133)이 단절되므로, 스페이서(SP)의 양 측면은 봉지부(140)가 덮을 수 있고, 스페이서(SP)의 측면은 봉지부(140)의 제1 무기 봉지층(141)과 접할 수 있다.
앞서 설명하였듯이, 스페이서(SP)는 게이트 구동 회로(GIP)와 저전위 전압 배선(VSS) 사이에 배치될 수 있다. 저전위 전압 배선(VSS)은 발광 소자(130)의 제2 전극(133)과 연결되어, 표시 영역(A/A)의 화소 각각에 저전위 전압을 공급한다. 스페이서(SP)에 의해 제2 전극(133)이 단절되는 경우, 스페이서(SP)가 배치된 영역에서는 발광 소자(130)의 제2 전극(133)과 저전위 전압 배선(VSS)이 연결되지 못할 수 있다. 다만, 스페이서(SP)는 게이트 구동 회로(GIP)와 마찬가지로 표시 영역(A/A)의 좌측 및 우측 중 적어도 하나의 측부에만 배치될 수 있으므로, 제2 전극(133)과 저전위 전압 배선(VSS)은 표시 영역(A/A)의 상측 및 하측 중 적어도 하나의 측부에서 전기적으로 연결될 수 있다. 또는, 제2 전극(133)과 저전위 전압 배선(VSS)은 스페이서(SP)가 표시 영역(A/A)의 좌측 및 우측 중 하나의 측부에만 배치되는 경우, 나머지 측부에서 전기적으로 연결될 수도 있다.
따라서, 본 발명의 일 실시예에 따른 표시 장치(100)는 구동 신호 유입에 의한 노이즈를 방지하면서도, 표시 장치(100) 내부로의 수분 및 산소의 침투를 차단하여 신뢰성을 향상시킬 수 있다.
게이트 구동 회로 등에서 발생할 수 있는 구동 신호는 터치 라우팅 배선에 유입이 되는 경우, 구동 신호가 노이즈로 작용하게 된다. 즉, 게이트 구동 회로 등에서 발생할 수 있는 구동 신호와 터치 감지 신호 사이에 간섭이 발생하여, 터치 라우팅 배선에 혼선을 일으키게 되고, 이는 터치 감지부의 터치 노이즈 문제로 이어질 수 있다.
게이트 구동 회로 등에서 발생할 수 있는 구동 신호는 게이트 구동 회로의 상부에 배치되는 제2 전극이 일부 차폐할 수 있다. 다만, 제2 전극 즉, 캐소드 전극의 경우에는 설계상 마진으로 인하여 비표시 영역의 일부 영역까지만 연장되고 단선될 수 있다. 특히, 제2 전극의 증착 공정은 패턴을 형성하는 포토 및 에칭 공정을 진행하지 않고, 오픈 마스크를 사용하여 전면 증착하는 공정 방법을 사용하기 때문에 제2 전극의 비표시 영역에서의 끝단은 공정 공차가 크고 원하는 위치까지 커버되지 않을 수 있다. 따라서, 종래에는 제2 전극이 복수의 터치 라우팅 배선 중 최외곽에 배치되는 터치 라우팅 배선까지 중첩하도록 충분히 증착되지 않을 경우, 터치 라우팅 배선과 게이트 구동 회로 사이의 차폐 역할을 하지 못하게 되므로, 게이트 구동 회로에서 발생하는 구동 신호가 터치 라우팅 배선까지 도달하게 되는 문제점이 있었다. 즉, 종래에는 제2 전극의 설계 마진으로 인해, 구동 신호가 터치 라우팅 배선에 유입되고 터치 노이즈 불량을 일으키는 문제점이 있었다.
이에, 본 발명의 일 실시예에 따른 표시 장치(100)에서는 게이트 구동 회로(GIP) 등에서 발생할 수 있는 구동 신호를 차폐하기 위해 제2 전극(133)을 확장 설계할 수 있다. 즉, 제2 전극(133)의 증착 공정에서, 제2 전극(133)이 비표시 영역(N/A)의 댐(DAM) 상부도 덮을 수 있도록 오픈 마스크를 사용하여 제2 전극(133)이 형성될 수 있다. 이에 따라, 제2 전극(133)은 게이트 구동 회로(GIP)를 완전히 커버할 수 있다. 따라서, 본 발명의 일 실시예에 따른 표시 장치(100)에서는 제2 전극(133)이 게이트 구동회로(GIP)를 완전히 커버함으로써, 게이트 구동 회로(GIP)의 구동 신호와 터치 신호간 간섭이 생기는 현상을 최소화할 수 있다
다만, 제2 전극(133)이 비표시 영역(N/A)의 댐(DAM) 상부를 덮도록 연장하여 배치하는 경우, 제2 전극(133)이 봉지부(140) 외부로 노출될 수도 있다. 이와 같이 제2 전극(133)이 봉지부(140) 외부로 노출되는 경우, 표시 장치(100) 내부로의 수분 및 산소 침투의 위험이 있다.
이에, 본 발명의 일 실시예에 따른 표시 장치(100)에서는 게이트 구동 회로(GIP)와 댐(DAM) 사이에 스페이서(SP)를 배치함으로써, 제2 전극(133)을 단선시켜 외부에서의 수분 및 산소 침투를 방지할 수 있다. 스페이서(SP)는 제1 스페이서층(SP-1)과 제2 스페이서층(SP-2)을 포함할 수 있고, 제1 스페이서층(SP-1)의 상면의 면적은 제2 스페이서층(SP-2)의 하면의 면적보다 작을 수 있다. 이에 따라 제2 전극(133)을 형성하는 과정에서 제2 전극(133)은 스페이서(SP)에 의해 단절될 수 있다. 즉, 제2 스페이서층(SP-2)의 끝단이 제1 스페이서층(SP-1)의 끝단보다 돌출되도록 배치됨에 따라, 제2 전극(133)은 게이트 구동 회로(GIP)를 커버하도록 스페이서(SP)보다 내측에만 위치하게 되고, 댐(DAM) 상부에 제1 더미 도전층(133-1)이 배치되고, 스페이서(SP) 상부에 제2 더미 도전층(133-2)이 배치될 수 있다. 이에 따라, 본 발명의 일 실시예에 따른 표시 장치(100)에서는 수분과 산소가 제1 더미 도전층(133-1) 또는 제2 더미 도전층(133-2)을 따라 유입된다고 하더라도, 스페이서(SP)에 의해 제2 전극(133)은 단선되었으므로, 표시 영역(A/A)의 발광 소자(130)로의 수분 및 산소의 침투를 방지할 수 있다.
도 5는 본 발명의 다른 실시예에 따른 표시 장치의 단면도이다. 도 5의 표시 장치(200)는 도 1 내지 도 4의 표시 장치(100)와 비교하여 스페이서(SP') 및 제2 더미 도전층S(133-3)이 복수인 것을 제외하면 실질적으로 동일하므로, 중복 설명은 생략한다.
도 5를 참조하면, 기판(110) 상에서 게이트 구동 회로(GIP)와 댐(DAM) 사이에는 복수의 스페이서(SP')가 배치될 수 있다. 즉, 복수의 스페이서(SP')는 게이트 구동 회로(GIP)와 저전위 전압 배선(VSS) 사이에 배치될 수 있다. 게이트 구동 회로(GIP)가 표시 영역(A/A)의 좌측 및 우층 중 적어도 하나의 측부에 배치되므로, 복수의 스페이서(SP')도 표시 영역(A/A)의 좌측 및 우측 중 적어도 하나의 측부에 배치될 수 있다.
복수의 스페이서(SP')는 제1 스페이서(SP1), 제2 스페이서(SP2) 및 제3 스페이서(SP3)를 포함한다. 제1 스페이서(SP1)는 복수의 스페이서(SP') 중 게이트 구동 회로(GIP)에 가장 가까운 스페이서이고, 제3 스페이서(SP3)는 복수의 스페이서(SP') 중 저전위 전압 배선(VSS)에 가장 가까운 스페이서이며, 제2 스페이서(SP2)는 제1 스페이서(SP1)와 제3 스페이서(SP3) 사이에 배치된 스페이서이다.
복수의 스페이서(SP')는 다중층으로 형성될 수 있다. 구체적으로, 제1 스페이서(SP1)는 제1 스페이서층(SP1-1) 및 제2 스페이서층(SP1-2)을 포함하고, 제2 스페이서(SP2)는 제2 스페이서층(SP2-1) 및 제2 스페이서층(SP2-2)을 포함하고, 제3 스페이서(SP3)는 제1 스페이서층(SP3-1) 및 제2 스페이서층(SP3-2)을 포함한다. 제1 스페이서(SP1)의 제1 스페이서층(SP1-1), 제2 스페이서(SP2)의 제1 스페이서층(SP2-1) 및 제3 스페이서(SP3)의 제1 스페이서층(SP3-1)은 표시 영역(A/A) 및 비표시 영역(N/A)에 배치되는 제1 절연층과 동일한 물질로 이루어질 수 있고, 제1 스페이서(SP1)의 제2 스페이서층(SP1-2), 제2 스페이서(SP2)의 제2 스페이서층(SP2-2) 및 제3 스페이서(SP3)의 제2 스페이서층(SP3-2)은 표시 영역(A/A) 및 비표시 영역(N/A)에 배치되는 제2 절연층과 동일한 물질로 이루어질 수 있다. 이때, 표시 영역(A/A) 및 비표시 영역(N/A)에 배치되는 제1 절연층은 무기 절연층이고, 제2 절연층은 유기 절연층일 수 있다. 구체적으로, 제1 절연층은 표시 영역(A/A) 및 비표시 영역(N/A)에 배치되는 제2 층간 절연층(114)일 수 있으며, 제2 절연층은 표시 영역(A/A) 및 비표시 영역(N/A)에 배치되는 제2 평탄화층(116)일 수 있다. 다만, 이에 제한되는 것은 아니다.
복수의 스페이서(SP')는 언더컷 구조를 가질 수 있다. 즉, 제1 스페이서(SP1)의 제1 스페이서층(SP1-1), 제2 스페이서(SP2)의 제1 스페이서층(SP2-1) 및 제3 스페이서(SP3)의 제1 스페이서층(SP3-1)의 상면 각각의 면적은 제1 스페이서(SP1)의 제2 스페이서층(SP1-2), 제2 스페이서(SP2)의 제2 스페이서층(SP2-2) 및 제3 스페이서(SP3)의 제2 스페이서층(SP3-2)의 하면의 면적보다 작을 수 있다. 도 4에서와 같이, 제1 스페이서(SP1)의 제1 스페이서층(SP1-1), 제2 스페이서(SP2)의 제1 스페이서층(SP2-1) 및 제3 스페이서(SP3)의 제1 스페이서층(SP3-1)과 제1 스페이서(SP1)의 제2 스페이서층(SP1-2), 제2 스페이서(SP2)의 제2 스페이서층(SP2-2) 및 제3 스페이서(SP3)의 제2 스페이서층(SP3-2) 모두 정테이퍼 형상을 가지고, 제1 스페이서(SP1)의 제1 스페이서층(SP1-1), 제2 스페이서(SP2)의 제1 스페이서층(SP2-1) 및 제3 스페이서(SP3)의 제1 스페이서층(SP3-1)의 상면의 끝단이 제1 스페이서(SP1)의 제2 스페이서층(SP1-2), 제2 스페이서(SP2)의 제2 스페이서층(SP2-2) 및 제3 스페이서(SP3)의 제2 스페이서층(SP3-2)의 하면의 끝단보다 내측에 배치됨으로써, 안쪽 방향으로 언더컷 구조가 형성될 수 있다. 다만, 이에 제한되는 것은 아니고, 제1 스페이서(SP1)의 제1 스페이서층(SP1-1), 제2 스페이서(SP2)의 제1 스페이서층(SP2-1) 및 제3 스페이서(SP3)의 제1 스페이서층(SP3-1)의 두께가 제1 스페이서(SP1)의 제2 스페이서층(SP1-2), 제2 스페이서(SP2)의 제2 스페이서층(SP2-2) 및 제3 스페이서(SP3)의 제2 스페이서층(SP3-2)의 두께보다 얇게 형성되면서, 제1 스페이서(SP1)의 제1 스페이서층(SP1-1), 제2 스페이서(SP2)의 제1 스페이서층(SP2-1) 및 제3 스페이서(SP3)의 제1 스페이서층(SP3-1) 및 제1 스페이서(SP1)의 제2 스페이서층(SP1-2), 제2 스페이서(SP2)의 제2 스페이서층(SP2-2) 및 제3 스페이서(SP3)의 제2 스페이서층(SP3-2)은 역테이퍼 형상 등 다양한 형상을 가질 수 있다.
복수의 스페이서(SP')가 게이트 구동 회로(GIP)와 댐(DAM) 사이에서 언더컷 구조로 형성됨에 따라, 게이트 구동 회로(GIP)와 중첩되게 배치되는 제2 전극(133)은 복수의 스페이서(SP)에 의해 보다 용이하게 단선될 수 있다. 이에, 제1 더미 도전층(133-1)은 제2 전극(133)과 스페이서(SP)에 의해 단선되고 댐(DAM) 상에 배치된다. 또한, 복수의 제2 더미 도전층(133-3)은 제2 전극(133)과 스페이서(SP)에 의해 단선되고, 복수의 스페이서(SP') 상에 배치된다. 제1 더미 도전층(133-1) 및 복수의 제2 더미 도전층(133-3)은 발광 소자(130)의 제2 전극(133)과 동일 물질로 이루어질 수 있고, 동일 공정에 의해 형성될 수 있다.
본 발명의 다른 실시예에 따른 표시 장치(200)에서는 게이트 구동 회로(GIP) 등에서 발생할 수 있는 구동 신호를 차폐하기 위해 제2 전극(133)을 확장 설계할 수 있다. 즉, 제2 전극(133)의 증착 공정에서, 제2 전극(133)이 비표시 영역(N/A)의 댐(DAM) 상부도 덮을 수 있도록 오픈 마스크를 사용하여 제2 전극(133)이 형성될 수 있다. 이에 따라, 제2 전극(133)은 게이트 구동 회로(GIP)를 완전히 커버할 수 있다. 따라서, 본 발명의 다른 실시예에 따른 표시 장치(200)에서는 제2 전극(133)이 게이트 구동회로(GIP)를 완전히 커버함으로써, 게이트 구동 회로(GIP)의 구동 신호와 터치 신호간 간섭이 생기는 현상을 최소화할 수 있다
또한, 본 발명의 다른 실시예에 따른 표시 장치(200)에서는 게이트 구동 회로(GIP)와 댐(DAM) 사이에 복수의 스페이서(SP')를 배치함으로써, 제2 전극(133)을 단선시켜 외부에서의 수분 및 산소 침투를 방지할 수 있다. 복수의 스페이서(SP') 각각은 역테이퍼 형상을 가지므로, 보다 확실하게 제2 전극(133)을 단선시킬 수 있다. 이에 따라, 본 발명의 다른 실시예에 따른 표시 장치(200)에서는 수분과 산소가 제1 더미 도전층(133-1) 또는 복수의 제2 더미 도전층(133-3)을 따라 유입된다고 하더라도, 복수의 스페이서(SP')에 의해 제2 전극(133)은 단선되었으므로, 표시 영역(A/A)의 발광 소자(130)로의 수분 및 산소의 침투를 방지할 수 있다.
본 발명의 다양한 실시예들에 따른 표시 장치는 다음과 같이 설명될 수 있다.
본 발명의 일 실시예에 따른 표시 장치는, 표시 영역 및 표시 영역을 둘러싸는 비표시 영역을 포함하는 기판, 기판 상에서 배치된 게이트 구동 회로, 기판 상에서 표시 영역에 배치되고, 캐소드 전극을 포함하는 발광 소자, 기판 상에서 게이트 구동 회로보다 기판 외측에 배치되는 댐, 댐을 덮도록 배치되고, 캐소드 전극과 동일 물질로 이루어지는 제1 더미 도전층 및 기판 상에서 게이트 구동 회로와 댐 사이에 배치되는 스페이서를 포함하고, 캐소드 전극은 표시 영역에서 비표시 영역으로 연장되어 게이트 구동 회로와 중첩하도록 배치될 수 있다.
본 발명의 다른 특징에 따르면, 표시 영역 및 비표시 영역의 게이트 구동 회로 및 댐을 덮는 봉지부 및 봉지부 상에 배치되는 터치 감지부를 포함하고, 터치 감지부는 표시 영역에 배치된 터치 전극 및 터치 전극과 연결되고 비표시 영역에 배치된 터치 라우팅 배선을 포함하고, 터치 라우팅 배선은 캐소드와 중첩할 수 있다.
본 발명의 또 다른 특징에 따르면, 캐소드와 제1 더미 도전층은 스페이서에 의해 단절될 수 있다.
본 발명의 또 다른 특징에 따르면, 기판 상에서 표시 영역 및 비표시 영역에 배치되는 제1 절연층 및 제1 절연층 상에 배치되는 제2 절연층을 더 포함하고, 스페이서는 제1 절연층과 동일한 물질로 이루어진느 제1 스페이서층 및 제2 절연층과 동일한 물질로 이루어지는 제2 스페이서층을 포함하고, 스페이서는 언더컷 구조르 가질 수 있다.
본 발명의 또 다른 특징에 따르면, 제1 스페이서층의 상면의 면적은 제2 스페이서층의 하면의 면적보다 작을 수 있다.
본 발명의 또 다른 특징에 따르면, 제1 절연층은 무기 절연층이고, 제2 절연층은 유기 절연층일 수 있다.
본 발명의 또 다른 특징에 따르면, 스페이서의 측면은 봉지부와 접할 수 있다.
본 발명의 또 다른 특징에 따르면, 스페이서 상에 배치되고, 캐소드 전극과 동일 물질로 이루어지는 제2 더미 도전층을 더 포함할 수 있다.
본 발명의 또 다른 특징에 따르면, 게이트 구동 회로는 표시 영역의 좌측 및 우측 중 적어도 하나의 측부에 배치될 수 있다.
본 발명의 또 다른 특징에 따르면, 캐소드와 전기적으로 연결되는 저전위 전압 배선을 더 포함하고, 스페이서는 게이트 구동 회로와 저전위 전압 배선 사이에 배치될 수 있다.
본 발명의 또 다른 특징에 따르면, 캐소드와 저전위 전압 배선은 표시 영역의 상측 및 하측 중 적어도 하나의 측부에서 전기적으로 연결될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형실시될 수 있다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 제한하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 제한되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 제한적이 아닌 것으로 이해해야만 한다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
100, 200: 표시 장치
GIP: 게이트 구동 회로
VSS: 저전위 전압 배선
A/A: 표시 영역
N/A: 비표시 영역
PAD: 패드
DAM: 댐
DAM1: 제1 댐
DAM1-1: 제1 댐의 제1 층
DAM1-2: 제1 댐의 제2 층
DAM2: 제2 댐
DAM2-1: 제2 댐의 제1 층
DAM2-2: 제2 댐의 제2 층
SP, SP': 스페이서
SP1: 제1 스페이서
SP2: 제2 스페이서
SP-1, SP1-1, SP2-1, SP3-2: 제1 스페이서층
SP-2, SP1-2, SP2-2, SP3-2: 제2 스페이서층
110: 기판
111: 버퍼층
112: 게이트 절연층
113: 제1 층간 절연층
114: 제2 층간 절연층
115: 제1 평탄화층
116: 제2 평탄화층
117: 뱅크
120: 박막 트랜지스터
121: 액티브층
122: 소스 전극
123: 드레인 전극
124: 게이트 전극
130: 발광 소자
131: 제1 전극
132: 발광 구조물
133: 제2 전극
133-1: 제1 더미 도전층
133-2: 제2 더미 도전층
133-3: 복수의 제2 더미 도전층
140: 봉지부
141: 제1 무지 봉지층
142: 유기 봉지층
143: 제2 무기 봉지층
150: 터치 감지부
151: 제1 터치 전극
152: 제2 터치 전극
153: 연결 전극
154: 터치 절연층
155: 터치 라우팅 배선
160: 도전층
190: 연결 전극

Claims (11)

  1. 표시 영역 및 표시 영역을 둘러싸는 비표시 영역을 포함하는 기판;
    상기 기판 상에서 배치된 게이트 구동 회로;
    상기 기판 상에서 상기 표시 영역에 배치되고, 캐소드 전극을 포함하는 발광 소자;
    상기 기판 상에서 상기 게이트 구동 회로보다 상기 기판 외측에 배치되는 댐;
    상기 댐을 덮도록 배치되고, 상기 캐소드 전극과 동일 물질로 이루어지는 제1 더미 도전층; 및
    상기 기판 상에서 상기 게이트 구동 회로와 상기 댐 사이에 배치되는 스페이서를 포함하고,
    상기 캐소드 전극은 상기 표시 영역에서 상기 비표시 영역으로 연장되어, 상기 게이트 구동 회로와 중첩하도록 배치된, 표시 장치.
  2. 제1 항에 있어서,
    상기 표시 영역 및 상기 비표시 영역의 상기 게이트 구동 회로 및 상기 댐을 덮는 봉지부; 및
    상기 봉지부 상에 배치되는 터치 감지부를 포함하고,
    상기 터치 감지부는 상기 표시 영역에 배치된 터치 전극 및 상기 터치 전극과 연결되고 상기 비표시 영역에 배치된 터치 라우팅 배선을 포함하고,
    상기 터치 라우팅 배선은 상기 캐소드와 중첩하는, 표시 장치.
  3. 제1 항에 있어서,
    상기 캐소드와 상기 제1 더미 도전층은 상기 스페이서에 의해 단절된, 표시 장치.
  4. 제1 항에 있어서,
    상기 기판 상에서 상기 표시 영역 및 상기 비표시 영역에 배치되는 제1 절연층; 및
    상기 제1 절연층 상에 배치되는 제2 절연층을 더 포함하고,
    상기 스페이서는 상기 제1 절연층과 동일한 물질로 이루어지는 제1 스페이서층 및 상기 제2 절연층과 동일한 물질로 이루어지는 제2 스페이서층을 포함하고,
    상기 스페이서는 언더컷 구조를 가지는, 표시 장치.
  5. 제4 항에 있어서,
    상기 제1 스페이서층의 상면의 면적은 상기 제2 스페이서층의 하면의 면적 보다 작은, 표시 장치.
  6. 제4 항에 있어서,
    상기 제1 절연층은 무기 절연층이고,
    상기 제2 절연층은 유기 절연층인, 표시 장치.
  7. 제4 항에 있어서,
    상기 스페이서의 측면은 봉지부와 접하는, 표시 장치.
  8. 제4 항에 있어서,
    상기 스페이서 상에 배치되고, 상기 캐소드 전극과 동일 물질로 이루어지는 제2 더미 도전층을 더 포함하는, 표시 장치.
  9. 제1 항에 있어서,
    상기 게이트 구동 회로는 상기 표시 영역의 좌측 및 우측 중 적어도 하나의 측부에 배치되는, 표시 장치.
  10. 제1 항에 있어서,
    상기 캐소드와 전기적으로 연결되는 저전위 전압 배선을 더 포함하고,
    상기 스페이서는 상기 게이트 구동 회로와 상기 저전위 전압 배선 사이에 배치되는, 표시 장치.
  11. 제10 항에 있어서,
    상기 캐소드와 상기 저전위 전압 배선은 상기 표시 영역의 상측 및 하측 중 적어도 하나의 측부에서 전기적으로 연결되는, 표시 장치.
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