KR20230097341A - 회로기판의 제조방법 - Google Patents

회로기판의 제조방법 Download PDF

Info

Publication number
KR20230097341A
KR20230097341A KR1020210186739A KR20210186739A KR20230097341A KR 20230097341 A KR20230097341 A KR 20230097341A KR 1020210186739 A KR1020210186739 A KR 1020210186739A KR 20210186739 A KR20210186739 A KR 20210186739A KR 20230097341 A KR20230097341 A KR 20230097341A
Authority
KR
South Korea
Prior art keywords
metal sheet
ceramic substrates
deposition
layer
ceramic substrate
Prior art date
Application number
KR1020210186739A
Other languages
English (en)
Inventor
조남태
이준호
Original Assignee
주식회사 엘엑스세미콘
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 엘엑스세미콘 filed Critical 주식회사 엘엑스세미콘
Priority to KR1020210186739A priority Critical patent/KR20230097341A/ko
Priority to PCT/KR2022/019573 priority patent/WO2023121052A1/ko
Publication of KR20230097341A publication Critical patent/KR20230097341A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4611—Manufacturing multilayer circuits by laminating two or more circuit boards
    • H05K3/4626—Manufacturing multilayer circuits by laminating two or more circuit boards characterised by the insulating layers or materials
    • H05K3/4629—Manufacturing multilayer circuits by laminating two or more circuit boards characterised by the insulating layers or materials laminating inorganic sheets comprising printed circuits, e.g. green ceramic sheets
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/03—Use of materials for the substrate
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/03—Use of materials for the substrate
    • H05K1/0306—Inorganic insulating substrates, e.g. ceramic, glass
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/02—Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding
    • H05K3/06—Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding the conductive material being removed chemically or electrolytically, e.g. by photo-etch process
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Inorganic Chemistry (AREA)
  • Manufacturing Of Printed Wiring (AREA)

Abstract

본 실시예는 회로기판 제조방법에 관한 것으로서, 더욱 상세하게는 2개 이상의 세라믹 기판 사이에 형성되는 틈새에 에폭시, 실리콘을 주입하거나 금속블록을 삽입하여 에칭으로 인해 발생할 수 있는 문제를 해결하는 기술에 관한 것이다.

Description

회로기판의 제조방법{METHOD FOR MANUFACTURING CIRCUIT BOARD}
본 실시예는 회로기판 제조방법에 관한 것이다.
일반적으로 회로기판(Circuit Board)이란 전기 소자 또는 전자 소자들을 연결하기 위한 배선들이 배치된 기판을 말한다.
회로기판은 알루미나(Al203), 질화알루미늄(AlN), 질화규소(Si3N4) 등의 세라믹 기판의 서로 대향하는 양 면에 구리 시트(Copper Sheet)와 같은 금속 시트를 접합하여 제조할 수 있다.
세라믹 기판이 이용되는 회로기판의 접합법은 다음과 같이 크게 3가지로 나눌 수 있다. 활성 금속(Active metal)으로 이루어진 접합재를 이용하여 접합하는 활성 금속법(Active metal brazing, AMB), 세라믹 기판의 산화막을 이용하여 접합하는 직접 접합법(Direct bonding), 금속의 증착 및 확산 반응을 이용하는 확산 접합법이 있다.
확산 접합법은 고상반응에 의해 수백 나노미터 두께의 얇은 증착층을 형성할 수 있어 활성금속법에 비해 사용되는 금속의 양이 극히 적고, 결합력이 우수하기 때문에 열충격 특성이 우수한 인쇄회로용 기판의 제조가 가능하다는 장점이 있다.
이러한 배경에서, 본 실시예의 일 목적은, 생산 비용을 절감할 수 있으면서, 금속 시트의 에칭(Etching) 과정에서 발생할 수 있는 문제를 해결하는 회로기판의 제조방법을 제공하는 것이다.
전술한 목적을 달성하기 위하여, 일 실시예는, 2개 이상의 세라믹 기판을 평면으로 나란히 위치하도록 배치하는 단계; 상부 금속 시트와 하부 금속 시트가 서로 마주하는 면 내에 상기 2개 이상의 세라믹 기판을 배치하는 단계; 상기 2개 이상의 세라믹 기판 사이에 형성되는 틈새에 에폭시 또는 실리콘을 주입하는 단계; 상기 상부 금속 시트와 상기 2개 이상의 세라믹 기판, 및 상기 하부 금속 시트와 상기 2개 이상의 세라믹 기판을 접합하는 단계; 및 상기 상부 금속 시트 및 상기 하부 금속 시트에 대해 에칭(Etching)을 하는 단계를 포함하는, 회로기판 제조방법을 제공한다.
전술한 목적을 달성하기 위하여, 다른 실시예는, 2개 이상의 세라믹 기판을 평면으로 나란히 위치하도록 배치하는 단계; 상부 금속 시트와 하부 금속 시트가 서로 마주하는 면 내에 상기 2개 이상의 세라믹 기판을 배치하는 단계; 상기 2개 이상의 세라믹 기판 사이에 형성되는 틈새에 금속블록을 삽입하는 단계; 상기 상부 금속 시트와 상기 2개 이상의 세라믹 기판, 및 상기 하부 금속 시트와 상기 2개 이상의 세라믹 기판을 접합하는 단계; 및 상기 상부 금속 시트 및 상기 하부 금속 시트에 대해 에칭(Etching)을 하는 단계를 포함하는, 회로기판 제조방법을 제공한다.
이상에서 설명한 바와 같이 본 실시예에 의하면, 세라믹 기판과 금속 시트 간 접합력이 우수한 인쇄회로용 기판을 제조할 수 있고, 그 제조 비용이 절감되며, 금속 시트의 에칭(Etching) 과정에서 발생할 수 있는 문제를 해결 효과가 있다.
도 1은 본 실시예에 따른 금속 시트와 세라믹 기판의 배치관계를 설명하기 위한 도면이다.
도 2는 본 실시예에 따른 회로기판 제조방법에서 실리콘 또는 에폭시 주입에 대해 설명하기 위한 도면이다.
도 3은 본 실시예에 따른 회로기판 제조방법에서 금속블록 삽입에 대해 설명하기 위한 도면이다.
도 4는 본 실시예에 따른 회로기판 제조방법에 따른 세라믹 기판, 증착층 및 금속 시트의 단면도이다.
도 5는 본 실시예에 따른 회로기판 제조방법에 따라 형성된 접합층에 관해 설명하기 위한 도면이다.
도 6은 본 실시예에 따라 형성된 세라믹 기판 및 증착층의 단면을 주사전자현미경(SEM)으로 촬영한 이미지이다.
도 7은 본 실시예에 따라 형성된 세라믹 기판, 접합층 및 금속 시트의 단면을 주사전자현미경(SEM)으로 촬영한 이미지이다.
도 1은 본 실시예에 따른 금속 시트와 세라믹 기판의 배치관계를 설명하기 위한 도면이다.
본 실시예에 따른 회로기판 제조방법은 세라믹 기판(100), 금속 시트(200)가 이용될 수 있고, 추가적으로 금속 시트(200)의 응착을 방지하기 위한 응착방지용 시트(300)가 이용될 수 있다.
본 실시예에 따른 회로기판 제조방법은 2개 이상의 세라믹 기판이 평면으로 나란히 위하도록 배치하는 단계가 수행될 수 있다.
세라믹 기판(100)은 회로기판에서 방열 성능을 제공할 수 있으며, 세라믹 기판(100)은 방열 성능을 제공하기 위한 성분으로 구성될 수 있다. 예를 들어, 세라믹 기판(100)은 Si3N4, AlN 및 Al2O3 중 적어도 하나를 포함할 수 있다.
Si3N4 의 굽힘 강도(flexural strength)는 일반적으로 600 내지 1,400 MPa 범위에 해당하여 우수하며, Si3N4 는 약 3.2 x 10-6/K 의 낮은 열팽창 계수를 갖기 때문에 고온 활용이 가능하다. 또한, Si3N4 는 약 3.2 g/cm3 의 밀도, 30 내지 178 W/(m·K)의 범위의 열전도도, 및 800 내지 1000 K 범위의 높은 열 충격저항성(Thermal shock resistance)을 가질 수 있다.
세라믹 기판(100)은 세라믹 분말을 포함한 슬러리 준비 공정, 테이프 캐스팅(Tape casting) 공정, 타발(Punching) 공정, 탈지(Burnout) 공정, 소결(Sintering) 공정 등을 거쳐 제조될 수 있다.
슬러리 준비 공정은, 분말에 유기용매, 소결 조제, 가소제 및 분산제를 혼합하여 슬러리를 제조하는 공정일 수 있다. 세라믹 분말은 Si3N4 분말, AlN 분말, 및 Al2O3 분말 중 적어도 하나 이상을 포함할 수 있다. 세라믹 분말은 볼밀(Ball Mill) 등을 이용하여 제조될 수 있는데, 분말의 평균 입경은 0.8 ㎛ 이하로 형성될 수 있다. 평균 입경이란, n개의 입경 크기 분포에 있어서, 중간값(Median)인 입경의 크기를 의미할 수 있다.
세라믹 기판(100)에 Si3N4 분말이 사용될 경우, Si3N4 분말은 β- Si3N4 및 α-Si3N4 중 적어도 하나 이상을 포함할 수 있다. Si3N4 분말로서 β-Si3N4와 α- Si3N4를 혼합하여 사용하는 경우, 성분 간 함량비는 특별히 한정되지 않는다.
유기용매의 종류는 특별히 제한되지 않으나, 톨루엔, 벤젠, 자일렌, 메틸에틸케톤(MEK), 프로필렌글리콜 모노메틸에테르 아세테이트(PGMEA), 프로필렌글리콜 모노메틸 에테르(PGME), 에탄올, 부탄올 및 메탄올으로 이루어지는 군에서 선택되는 1종 이상이 사용될 수 있다.
소결 조제의 종류도 특별히 제한되지 않으나, 희토류 원소 산화물, 알칼리토류 금속 산화물 및 이들의 조합이 사용될 수 있다.
가소제의 종류도 특별히 제한되지 않는데, 디-2-에틸헥실프탈레이트, 디-노말-부틸 부탈레이트, 부틸 프탈릴 부틸 글리콜레이트, 폴리에틸렌글리콜 및 프탈산 다이옥틸로 이루어지는 군에서 선택되는 1종 이상이 사용될 수 있다.
분산제는 특별히 제한되지 않으나, 폴리에스터계 분산제, 폴리아크릴레이트계 분산제, 폴리우레탄계 분산제 및 폴리에테르계 분산제로 이루어지는 군에서 선택되는 1종 이상이 사용될 수 있다.
테이프 캐스팅(Tape casting) 공정은, 슬러리를 폴리머 필름 위에 일정한 두께로 도포한 뒤 건조 챔버에 통과 시켜 세라믹 테이프를 제조하는 공정일 수 있다.
타발(Punching) 공정은, 세라믹 테이프를 압착(Pressing) 및 절삭(Cutting)하여, 세라믹 그린시트(Green sheet)를 제조하는 공정일 수 있다.
탈지(Burnout) 공정은, 세라믹 그린시트를 열처리하여 수행되는 공정일 수 있다. 구체적으로, 탈지 공정은 대기 또는 질소 분위기 중에서 열처리에 의하여 이루어질 수 있다. 구체적인 열처리 조건은 특별히 제한되지 않으나, 400 내지 800 ℃ 범위 온도에서 6 내지 18 시간 동안 열처리가 이루어질 수 있다.
소결(Sintering) 공정은, 탈지 공정이 수행된 세라믹 그린시트를 소결하는 공정일 수 있다. 소결은 가스압소결법(Gas pressure sintering, GPS)에 의해 수행될 수 있다. 구체적인 가스압 소결의 조건은 특별히 제한되지 않으나, 1600 내지 2000 ℃ 범위의 온도, 질소 분위기 및 8 내지 12 기압(atm) 조건이 형성된 가스압 소결로가 소결 공정에 사용될 수 있다.
소결 이후, 연삭 등을 포함하는 후가공을 거쳐 Si3N4, AlN 및 Al2O3 중에서 하나 이상을 포함하는 세라믹 기판(100)이 제조될 수 있다.
세라믹 기판(100)의 형태는 도 1에 나타난 바와 같이 사각형의 판상형일 수 있고, 다각형, 원형 및 타원형 등의 형상을 가질 수도 있다.
세라믹 기판(100)의 크기는 특별히 한정되지 않으나, 가로가 150 내지 220 mm 일 수 있고, 세로가 100 내지 160 mm 일 수 있다. 또한 세라믹 기판(100)의 크기는 가로와 세로의 크기가 바뀔 수 있고, 구체적으로 가로 138 mm, 세로길이 190 mm 를 가질 수 있다.
세라믹 기판(100)의 두께는 특별히 한정되지 않으나, 0.05 내지 2.0 mm 로 형성될 수 있다.
2개 이상의 세라믹 기판(100)이 사용되는 경우, 2개 이상의 세라믹 기판(100) 각각은 크기와 모양이 서로 같을 수도 있고, 다를 수도 있다.
2개 이상의 세라믹 기판(100)이 사용되는 경우, 2개 이상의 세라믹 기판(100)은 평면으로 나란히 위치하도록 배치될 수 있는데, 이는 2개 이상의 세라믹 기판(100)이 서로 포개어지지 않는 것, 적층되지 않는 것을 의미할 수 있다.
2개 이상의 세라믹 기판(100)의 하면은 모두 하부 금속 시트와 접합될 수 있고, 2개 이상의 세라믹 기판(100)의 상면은 모두 상부 금속 시트와 접합될 수 있다.
본 실시예에 따른 회로기판 제조방법은 상부 금속 시트와 하부 금속 시트가 서로 마주하는 면 내에 상기 2개 이상의 세라믹 기판(100)을 배치하는 단계가 수행될 수 있다.
여기서 상부 금속 시트와 하부 금속 시트는 금속 시트(200)가 배치되는 위치에 따라 명명된 것으로, 상부 금속 시트와 하부 금속 시트는 관찰자가 바라보는 방향이나 금속 시트(200)가 놓이는 위치에 따라 뒤바뀔 수 있다.
금속 시트(200)의 면적은 2개 이상의 세라믹 기판(100)의 면적과 동일하거나 이보다 클 수 있다. 구체적으로, 금속 시트(200)의 면적은 세라믹 기판(100)의 면적의 6.0 배 이하, 5.0 배 이하, 4.0 배 이하, 3.0 배 또는 2.5 배 이하일 수 있고, 1.5배 이상, 1.6 배 이상, 1.7 배 이상, 1.8 배 이상, 1.9 배 이상 또는 2.0 배 이상일 수 있고, 그리고 2.4 배 이하, 2.3 배 이하, 2.2 배 이하, 또는 2.1 배 이하일 수 있다.
금속 시트(200)의 면적이 너무 큰 경우 에칭액이 잘 씻겨나가지 않아 기판 위에 고이거나(에칭액의 잔류) 에칭이 불균일하게 이루어지는 문제가 발생할 수 있다.
본 실시예의 일 예시에 따르면, 금속 시트(200)의 일면이 사각형의 형상을 가지는 경우, 가로가 250 내지 300 mm 이고, 세로가 160 내지 210 mm 로 형성될 수 있다. 금속 시트(200)의 가로 및 세로 길이는 서로 뒤바뀔 수 있다.
금속 시트(200)의 두께는 특별히 한정되지 않으나, 0.05 내지 3.0 mm 범위로 형성될 수 있다.
금속 시트(200)에 포함되는 금속은 특별히 한정되지 않으나, Cu, Al, Ni 및 Fe 중 적어도 하나를 포함할 수 있다.
본 실시예에 따른 회로기판 제조방법은 상기 상부 금속 시트와 상기 2개 이상의 세라믹 기판, 및 상기 하부 금속 시트와 상기 2개 이상의 세라믹 기판을 접합하는 단계가 수행될 수 있다.
금속 시트(200)와 2개 이상의 세라믹 기판(100)은 세라믹 기판(100) 상에 증착층을 형성하고 열간가압함으로써 접합될 수도 있고, 그 외에 접합 물질이 이용됨으로써 접합될 수도 있다. 이에 대해선, 후술하는 도 4 및 도 5에 대한 설명에서 구체적으로 설명한다.
본 실시예에 따른 회로기판 제조방법은 상기 상부 금속 시트 및 상기 하부 금속 시트에 대해 에칭(Etching)을 하는 단계가 수행될 수 있다.
금속 시트(200)의 에칭은 에칭액에 의해 수행될 수 있고, 특별히 한정하지 않으나, 금속 시트(200)의 에칭에 이용되는 에칭액은 이미 공지된 에칭액들이 사용될 수 있다.
본 실시예는 세라믹 기판(100)의 면적보다 그 면적이 최소 1.5 배 이상인 금속 시트(200)가 사용될 수 있다. 회로기판 제조에서는 에칭이 이루어지는데, 본 실시예와 같은 배치를 통해 1회 에칭 공정의 대상이 되는 세라믹 기판이 2개 이상이 되면 유효 면적이 증가하여 더 많은 에칭 조각이 생산될 수 있고, 동시에 버려지는 부분이 감소된다. 그리고, 에칭 공정을 위한 라인에 에칭 대상 기판을 1장씩 투입하는 경우보다, 에칭 라인에 2 장씩 투입하는 효과가 있기 때문에 공정 시간이 단축되고, 관련 비용(예: 인건비 등)이 줄어드는 효과가 있다.
본 실시예의 일 예시에 따르면, 금속 시트(200)와 세라믹 기판(100)의 배치와 관련하여 2개 이상의 세라믹 기판(100)은 금속 시트(200)의 가장자리로부터 소정 간격 이격된 상태로 금속 시트(200)의 일면 상에 위치하도록 배치될 수 있다. 금속 시트(200)의 가장자리로부터 이격되는 경우, 공정 중에 지그(zig)에 의해 물리는 자리를 확보할 수 있고, 2개 이상인 세라믹 기판(100) 간 거리가 가까워 지기 때문에 데드 존(dead zone)이 줄어들고, 원재료의 낭비를 막을 수 있다.
본 실시예에 따른 '금속 시트 / 2개 이상의 세라믹 기판 / 금속 시트'를 구조를 갖는 적층체는 1 세트의 마스터 카드(Master Card, MC)라고 호칭될 수 있다.
본 실시예의 일 예시에 따르면, 마스터 카드가 적층된 마스터 카드 적층체를 제조할 수 있는데, 이 때, 마스터 카드의 각 세트 사이에는 금속 시트(200) 간의 응착이 발생하지 않도록 하기 위한 응착방지용 시트(sheet)(300)가 이용될 수 있다.
응착방지용 시트(300)의 성분은 특별히 한정되지 않으나, 그래파이트(Graphite)를 포함할 수 있고, 응착방지용 시트(300)는 카본 플레이트(Carbon Plate) 라고 호칭될 수 있다.
도 2는 본 실시예에 따른 회로기판 제조방법에서 실리콘 또는 에폭시 주입에 대해 설명하기 위한 도면이다.
본 실시예에 따른 회로기판 제조방법에 따라 2개 이상의 세라믹 기판(100)을 평면으로 나란히 위치하도록 배치하는 경우, 필연적으로 2개 이상의 세라믹 기판(100) 사이에는 틈새가 형성될 수 밖에 없다.
이에 따라, 금속 시트(200)를 에칭(Etching)하는 단계를 수행할 경우, 에칭액이 2개 이상의 세라믹 기판(100) 사이에 형성된 틈새로 흘러들어가게 되고, 금속 시트(200)와 세라믹 기판(100) 사이의 접합력이 약해지거나, 금속 시트(200)의 배면(세라믹 기판과 접합한 면)이 부식되는 등의 문제가 발생할 수 있다.
따라서, 본 실시예에 따른 회로기판 제조방법에서 2개 이상의 세라믹 기판(100) 사이에 형성되는 틈새에 에폭시 또는 실리콘을 주입하는 단계가 수행될 수 있다.
구체적으로, 금속 시트(200)가 마주하는 면 내에 2개 이상의 세라믹 기판(100)을 배치하고, 배치된 세라믹 기판(100) 사이에 에폭시 건(gun) 또는 실리콘 건(gun)을 이용하여 2개 이상의 세라믹 기판(100) 사이에 형성된 틈새에 에폭시 또는 실리콘 중 하나 이상을 주입할 수 있다.
또한, 에폭시 및 실리콘 중 하나 이상은 상부 금속 시트, 하부 금속 시트, 2개 이상의 세라믹 기판(100)에 의해 형성되는 틈새의 양 끝단에 주입될 수 있다. 2개 이상의 세라믹 기판(100) 사이에 형성되는 틈새의 양 끝단이란, 금속 시트 / 세라믹 기판 / 금속 시트 적층체의 단면 중, 2개 이상의 세라믹 기판(100)이 형성하는 틈새가 보이는 단면에 위치한 틈새의 끝 부분을 의미할 수 있다.
이에 따라, 2개 이상의 세라믹 기판(100) 사이에 형성된 틈새들에 에폭시 및 실리콘 중 하나 이상이 채워져 틈새를 메우게 되고, 에칭액을 통한 에칭 공정 시 에칭액이 2개 이상의 세라믹 기판(100) 사이의 틈새에 에칭액이 흘러들어가는 것을 방지할 수 있게 된다.
도 3은 본 실시예에 따른 회로기판 제조방법에서 금속블록 삽입에 대해 설명하기 위한 도면이다.
도 2에 대한 설명에서 언급한 바와 같이 본 실시예에 따른 회로기판 제조방법에 따라 2개 이상의 세라믹 기판(100)을 평면으로 나란히 위치하도록 배치하는 경우, 필연적으로 2개 이상의 세라믹 기판(100) 사이에는 틈새가 형성될 수 밖에 없다.
이에 따라, 금속 시트(200)를 에칭(Etching)하는 단계를 수행할 경우, 에칭액이 2개 이상의 세라믹 기판(100) 사이에 형성된 틈새로 흘러들어가게 되고, 금속 시트(200)와 세라믹 기판(100) 사이의 접합력이 약해지거나, 금속 시트(200)의 배면(세라믹 기판과 접합한 면)이 부식되는 등의 문제가 발생할 수 있다.
따라서, 본 실시예에 따른 회로기판 제조방법에서 2개 이상의 세라믹 기판(100) 사이에 형성되는 틈새에 금속블록(500)을 삽입하는 단계가 수행될 수 있다.
금속 시트(200)가 마주하는 면 내에 2개 이상의 세라믹 기판(100)을 배치하고, 배치된 세라믹 기판(100) 사이에 금속블록(500)을 배치함으로써 2개 이상의 세라믹 기판(100) 사이에 형성된 틈새가 채워지는 것이다.
구체적으로, 2개 이상의 세라믹 기판(100) 사이에 금속블록(500)이 삽입될 수 있고, 금속블록(500)이 삽입된 후, 상부 금속 시트 및 하부 금속 시트의 외부에 열간가압이 가해짐으로써 금속 시트(200)와 세라믹 기판(100)이 접합됨과 더불어 금속블록(500)이 틈새의 모양에 맞게 변형되어 틈새에 빈 공간이 없도록 메워질 수 있다.
금속블록(500)은 에칭(Etching) 공정에 이용되는 에칭액과 반응하지 않는 금속으로 형성될 수 있고, 특별히 한정하지 않으나, 금속블록(500)은 Fe, Ti, Ni, Mo및 W 중 적어도 하나를 포함할 수 있다.
금속블록(500)은 세라믹 기판(100)의 두께와 동일하거나 세라믹 기판(100)의 두께보다 두껍게 형성될 수 있다.
금속블록(500)은 상부 금속 시트, 하부 금속 시트 및 2개 이상의 세라믹 기판(100)에 의해 형성되는 틈새의 양 끝단에 하나씩 삽입될 수 있다.
2개 이상의 세라믹 기판(100) 사이에 형성되는 틈새의 양 끝단이란, 금속 시트 / 세라믹 기판 / 금속 시트 적층체의 단면 중, 2개 이상의 세라믹 기판(100)이 형성하는 틈새가 보이는 단면에 위치한 틈새의 끝 부분을 의미할 수 있다.
도 4는 본 실시예에 따른 회로기판 제조방법에 따른 세라믹 기판, 증착층 및 금속 시트의 단면도이다.
본 실시예에 따른 일 예시에 따르면, 세라믹 기판(100)의 상면 및 하면에는 각각 증착층(400)이 형성될 수 있고, 이는 상부 증착층 및 하부 증착층이라고 호칭될 수 있다. 세라믹 기판(100)에 형성된 증착층(400)은 세라믹 기판(100)의 면적과 동일한 면적을 가질 수도 있고, 세라믹 기판(100)의 면적보다 작은 면적을 가질 수도 있다. 구체적으로, 증착층(400)의 면적은 세라믹 기판(100)의 면적의 50% 또는 100%의 크기일 수 있다.
증착층(400)을 형성하는 물질은 특별히 한정되지 않으나, Ag 및 Ti 중 하나 이상이 포함될 수 있다. 증착층(400)에 Ag 및 Ti 중 하나 이상이 이용될 경우, Ag의 단위 면적당 증착량은 3.50 내지 6.10 g/m2 범위일 수 있고, Ti의 단위 면적당 증착량은 0.61 내지 1.30 g/m2 범위일 수 있다. 여기서 단위 면적당 증착량이란 증착층 면적에 대한 증착 성분의 함량을 의미할 수 있다. 증착층의 접합강도는 증착층에 사용되는 성분과 증착량을 조절함으로써 조절될 수 있다.
본 실시예 중 하나의 예시에 따르면, 증착층(400)에 포함된 Ti의 단위 면적당 증착량은 0.61 내지 1.30 g/m2 범위일 수 있다. 금속 시트(200)와 세라믹 기판(100) 사이에 보다 강한 접합력을 제공하는 측면에서, Ti의 단위 면적당 증착량은 1.02 내지 1.30 g/m2 범위일 수 있고, 구체적으로는 1.04 내지 1.20 g/m2 범위일 수 있다.
증착층(400)에 포함된 Ag의 단위 면적당 증착량은 3.50 내지 6.10 g/m2 범위일 수 있다. 금속 시트(200)와 세라믹 기판(100) 사이에 보다 강한 접합력을 제공하는 측면에서, Ag의 단위 면적당 증착량은 4.00 내지 4.60 g/m2 범위일 수 있다.
또한, 세라믹 기판(100)의 상면 및 하면에 형성되는 증착층(400)의 모양은 세라믹 기판(100)의 상면 및 하면과 동일한 모양으로 형성될 수도 있고, 다른 모양으로 형성될 수도 있다.
증착층(400)이 형성되는 공정은 특별히 제한되지 않으나, 물리적 기상증착(Physical vapor deposition, PVD)을 위한 스퍼터링(Sputtering) 또는 화학적 기상증착(Chemical vapor deposition, CVD)과 같은 공정이 이용될 수 있다.
증착층 형성 공정을 통해 세라믹 기판(100)의 상면 및 하면에는 각각 상부 증착층 및 하부 증착층이 형성될 수 있다.
상부 증착층은 상부 금속 시트와 마주하도록 배치될 수 있고, 하부 증착층은 하부 금속 시트와 마주하도록 배치될 수 있다. 또한 증착층(400)은 열간가압을 통해 금속 시트(200)와 세라믹 기판(100)을 접합시키는 매개체가 될 수 있다.
세라믹 기판(100)이 2개 이상 사용될 경우, 2개 이상의 세라믹 기판(100) 각각에 증착층(400)이 형성될 수 있고, 열간가압됨으로써 2개 이상의 세라믹 기판(100)과 금속 시트(200)가 접합될 수 있다.
본 실시예에 따른 일 예시에 따르면, 상부 증착층 및 하부 증착층 중 하나 이상은, 서로 성분을 달리하는 제 1 증착층(410) 및 제 2 증착층(420)을 포함할 수 있다.
구체적으로, 제 1 증착층(410)은 Ti를 포함할 수 있고, 제 2 증착층(420)은 Ag를 포함할 수 있다. 제 1 증착층(410)은 제 2 증착층(420) 보다 세라믹 기판(100)에 근접한 층을 의미할 수 있다. 예를 들어, 도 4에서와 같이 세라믹 기판(100) 상에 제 1 증착층(410)이 형성될 수 있고, 제 1 증착층(410) 상에 제 2 증착층(420)이 형성될 수 있다.
제 1 증착층(410) 및 제 2 증착층(420)과 관련하여, 본 실시예에 따른 회로기판 제조방법은, 세라믹 기판(100)의 상면과 하면 상에 각각 Ti를 포함하는 제 1 증착층(410)을 형성하는 단계; 및 제 1 증착층(410) 상에 Ag를 포함하는 제 2 증착층(420)을 형성하는 단계를 포함할 수 있다.
이에 따라, 도 1에서와 같이, 제 2 증착층(420), 제 1 증착층(410), 세라믹 기판(100), 제 1 증착층(410) 및 제 2 증착층(420)이 순차로 위치한 적층체가 제조될 수 있다.
제 1 증착층(410) 및 제 2 증착층(420)은 세라믹 기판(100)의 상면 및 하면과 동일한 면적을 가질 수도 있고, 보다 작은 면적을 가질 수도 있고, 동일한 모양을 가질 수도 있고, 다른 모양으로 형성될 수도 있다.
제 1 증착층(410)에 포함된 Ti의 단위 면적당 증착량은 0.61 내지 1.30 g/m2 범위일 수 있고, Ti의 단위 면적당 증착량이 1.02 내지 1.30 g/m2 범위일 수 있고, 금속 시트(200)와 세라믹 기판(100) 사이에 보다 강한 접합력을 제공하는 측면에서 1.04 내지 1.20 g/m2 범위일 수 있다.
제 2 증착층(420)에 포함된 Ag의 단위 면적당 증착량은 3.50 내지 6.10 g/m2 범위일 수 있고, 금속 시트와 세라믹 기판 사이에 보다 강한 접합력을 제공하는 측면에서 Ag의 단위 면적당 증착량이 4.00 내지 4.60 g/m2 범위일 수 있다.
증착층(400)이 형성된 상부 금속 시트 및 하부 금속 시트를 열간가압(Hot Pressing)하여, 세라믹 기판(100)과 상부 및 하부 금속 시트를 접합할 수 있다.
열간가압은 450 내지 1,300 ℃의 온도에서, 1 내지 25 MPa의 압력으로 상부 및 하부 금속 시트를 세라믹 기판(100) 방향으로 열간가압함으로써 수행될 수 있다. 또한 열간가압은 특별히 제한되지는 않으나, 예를 들어, 약 10-1 내지 10-5 torr의 상태에서 이루어질 수 있다.
본 실시예에 따라 열간가압을 통한 접합 시 온도의 하한은 500 ℃ 이상, 600 ℃ 이상, 700 ℃ 이상 또는 800 ℃ 이상일 수 있다. 그리고, 그 상한은 1050 ℃ 이하, 1000 ℃ 이하, 950 ℃ 이하 또는 900 ℃ 이하일 수 있다.
본 실시예에 따라 열간가압을 통한 접합 시 압력의 하한은 5 Mpa 이상 또는 10 Mpa 이상일 수 있다. 그리고, 그 상한은 20 Mpa 이하 또는 15 Mpa 이하일 수 있다.
본 실시예에 따른 회로기판 제조방법은 세라믹 기판(100)이 2개 이상 이용될 수 있고, 세라믹 기판(100)의 서로 대향하는 2개의 면 상에 증착층(400)이 형성될 수 있다. 그리고 증착층(400) 상에 금속 시트(200)가 배치될 수 있고, 금속 시트(200)의 외측에서 열간가압을 가하여 세라믹 기판(100)과 금속 시트(200)가 접합될 수 있다.
도 5는 본 실시예에 따른 회로기판 제조방법에 따라 형성된 접합층에 관해 설명하기 위한 도면이다.
열간가압을 통해 상부 및 하부 금속 시트(200)와 세라믹 기판(100)은 증착층(400)을 매개로 하여 접합되어 있을 수 있고, 도 5에 도시된 바와 같이, 세라믹 기판(100) 상에 접합층(430)이 형성되고, 접합층(430) 상에 금속 시트(200)가 배치될 수 있다. 여기서 접합층(430)은 증착층(400) 또는 기타 접합 물질이 접합 단계를 거침으로써 생성될 수 있는 층을 의미할 수 있다.
본 실시예에 대해 도 4 및 도 5를 이용하여 설명하여 보면,
열간가압으로 인해 세라믹 기판(100), 증착층(400) 및 금속 시트(200) 각각에 포함된 물질 간의 확산이 이루어질 수 있다.
예를 들어, 제 1 증착층(410)에 Ti가 포함되고, 세라믹 기판(100)에 Si3N4 가 포함되는 경우, Ti와 Si3N4 사이에는 하기 반응식 1과 같은 반응이 일어날 수 있다.
[반응식 1]
4Ti+Si3N4 →3Si+4TiN
즉, 열간가압에 의해, 증착층(400)에 포함된 물질과 세라믹 기판(100)에 포함된 물질이 반응하여 접합층(430)을 형성할 수 있고, 접합층(430)은 TiN을 포함할 수 있다.
본 실시예에 따른 일 예시의 접합층(430)은 TiN을 포함하는 층으로, 세라믹 기판(100)과 금속 시트(200) 간의 강한 접합 매개층으로써 작용할 수 있다. 즉, 확산 접합법을 통해 접합층(430)이 형성됨으로써, 세라믹 기판(100)과 금속 시트(200)의 접합이 이루어질 수 있다.
서로 다른 재료를 포함하는 층 간 접합이 이루어지는 경우, 상대적으로 강도가 약한 재료를 포함하는 층에 응력 전달이 발생하면서, 층 간 탈착이 쉽게 발생할 수 있다. 따라서, 상대적으로 강도가 약한 재료를 포함하는 층의 강도를 증가시키는 것은 서로 다른 재료를 포함하는 층 간 접합에서 접합력을 향상시키는데 보다 효과적일 수 있다.
예를 들어, 제 2 증착층(420)에 포함된 Ag는, 열간가압 시, Cu를 포함하는 금속 시트(200) 쪽으로 확산되어 계면에서의 약한 금속 시트(200)의 강도를 보완할 수 있다. 상기와 같은 원리로 제 2 증착층(220)에 포함된 Ag는 세라믹 기판(100)과 금속 시트(200) 간의 접합력을 향상시킬 수 있다. 또한, 제 2 증착층(420)에 포함된 Ag는 제 1 증착층(410)에 포함된 Ti 및 금속 시트(200)에 포함된 Cu와 함께 Cu-Ti-Ag 3원계로 이루어진 액상을 형성하여 젖음성을 향상시켜 반응층 형성을 촉진하는데 도움이 될 수 있다.
제 2 증착층(420)에 포함된 Ag의 단위 면적당 증착량이 본 실시예에 따른 수치범위 미만인 경우, 금속 시트(200)의 강도를 충분히 증가시키지 못해 세라믹 기판(100)과 금속 시트(200) 간의 접합력이 좋지 못하다. 그리고, 제 2 증착층(420)에 포함된 Ag의 단위 면적당 증착량이 본 실시예에 따른 수치범위를 초과하는 경우, 필요 이상의 Ag가 증착되어 확산되지 않는 Ag 잔존물을 형성하기 때문에 오히려 세라믹 기판(100)과 금속 시트(200) 간의 접합력이 감소하는 문제가 있다.
본 실시예에 따른 회로기판 제조방법은 각 층간 접합력이 우수한 기판을 제조할 수 있다. 이에 따라, 본 실시예에 따른 회로기판은 반복적인 열충격 환경에 노출되어도 박리가 발생하지 않거나 박리 발생이 크게 억제될 수 있다.
접합 단계 이후, 접합된 세라믹 기판(100) 및/또는 금속 시트(200)에 대해 인쇄(Resist printing) 공정, 에칭(Etching) 공정, 도금(Ni Plating) 공정 등을 거쳐 회로기판이 제조될 수 있다.
도 6은 본 실시예에 따라 형성된 세라믹 기판 및 증착층의 단면을 주사전자현미경(SEM)으로 촬영한 이미지이다.
즉, 도 6는 증착 단계 이후 및 접합 단계 이전의 단면 이미지이다. 이를 통해, 세라믹 기판(100) 상에 Ti를 포함하는 제 1 증착층(410)과 Ag를 포함하는 제 2 증착층(420)이 형성된 것을 확인할 수 있다.
도 7은 본 실시예에 따라 형성된 세라믹 기판, 접합층 및 금속 시트의 단면을 주사전자현미경(SEM)으로 촬영한 이미지이다.
즉, 도 7는 접합 단계 이후의 단면 이미지이다. 이를 통해, 확산 접합법을 통한 접합 단계 이후에는 접합층(430)이 형성되어, 세라믹 기판(100)과 금속 시트(200)가 접합된 것을 확인할 수 있다.
이하 구체적인 실시예를 통해 발명의 작용, 효과를 보다 구체적으로 설명하기로 한다. 다만, 이는 발명의 예시로서 제시된 것으로 이에 의해 발명의 권리범위가 어떠한 의미로든 한정되는 것은 아니다.
제조예(세라믹 기판의 제조)
볼밀(Ball Mill)을 통해 평균 입경은 0.8 ㎛ 이하의 Si3N4 분말을 제조한다. Si3N4 분말에 유기용매(예: 톨루엔, 메탄올, 에탄올), 소결조제(예: Y2O3, MgO), 가소제(예: Dioctyl Phthalate(DOP), Polyethylen glycol(PEG)) 및 분산제(예: BYK-111)를 첨가하여 슬러리를 제조한 후 건조 챔버에 통과시켜 Si3N4 테이프를 제조한다. Si3N4 테이프를 압착(Pressing) 및 절삭(Cutting)하여 Si3N4 그린시트(Green sheet)를 제조하고, 600 °C에서 12시간 열처리하여 탈지 공정을 실시하였다. 그 후 가스압 소결법으로 질소 분위기 하에서 1850 °C, 1 MPa 조건으로 소결하여 소정 크기(가로 190 mm x 세로 138 mm x 두께 0.32 mm)의 세라믹 기판(질화규소 Si3N4 기판)을 제조하였다.
실험례 1: 생산 비용 절감 확인
제조예의 세라믹 기판의 대향하는 상면과 하면에 순차로 Ti(제 1 증착층)와 Ag(제 2 증착층)를 증착하였다. 이때, Ti는 약 1.0 g/m2 증착되었고, Ag는 약 6.08 g/m2 증착되었다. 상기와 같이 제조되어 제 1 증착층과 제 2 증착층이 서로 대향하는 상면과 하면 모두에 증착된 세라믹 기판을 2 장 준비하였다.
또한, 270 mm x 190 mm x 0.3 mm 크기의 구리 시트(Cu sheet)를 2장 준비하였다.
상기 구리 시트 1장을 놓고, 세라믹 기판 2장 사이에 서로 틈이 최대한 발생하지 않도록 인접하게 위치시켜 구리 시트의 일면 상에 세라믹 기판 2장을 배치하고(이때, 2 개 이상의 세라믹 기판은 구리 시트 상에서 평면으로 나란히 위치하고, 각 세라믹 기판의 증착층(Ag 증착층)이 구리시트와 접하면서 위치하도록 배치됨), 그 위에 나머지 1 장의 구리 시트를 동일한 방식으로 위치시켜 구리 시트/(평면으로 나란히 위치하는) 세라믹 기판 2 장/구리 시트 형태의 비접합 적층체를 제조하였다. 이때, 2 장의 세라믹 기판과 구리시트 간 중첩면적은 약 90% 로 하였다.
이후, 핫 프레스(hot press) 장비로 상기 적층체를 약 10-4 torr의 분위기 및 980°C 의 온도에서 15 MPa로 가압하며 처리 하였다. 그 결과, 구리 시트와 질화규소 기판이 서로 접합된 구리 시트/(평면으로 나란히 위치하는) 세라믹 기판 2 장/구리 시트의 샘플이 얻어졌다.
상기 샘플을 이를 이용하여 구리 회로를 제조하고자 구리를 에칭하였다. 구체적으로, 적층체의 외측 양면에 드라이 필름(dry film)을 부착한 후, 필름에 UV를 조사하여 구리가 에칭되지 않아야 할 부분(회로 부분)을 남겨두고, 회로부분 외 나머지 부분의 필름은 박리하였다. 이를 에칭 라인에 투입하여 구리 에칭을 하였다.
그 결과, 세라믹기판이 1개씩 접합된 비교 샘플(구리 시트/세라믹 기판 1장/구리 시트)을 2개 에칭할 때보다, 본 출원에서와 같이 제조된 샘플(구리 시트/(평면으로 나란히 위치하는) 세라믹 기판 2 장/구리 시트)를 에칭하는 것이 동일한 개수의 회로를 만드는데 소요되는 시간을 거의 절반 가량 줄일 수 있고, 동일한 에칭 공정 시간 동안에도 더 많은 회로기판 조각을 생산(예를 들어, 약 30 % 이상 생산량 증가)할 수 있음을 확인하였다. 이처럼, 본 출원에 따르면 비용 절감 효과가 크다.
실험례 2: 접합강도 평가
ASTM D6682에 준하여, 아래 실시예 1 내지 6 및 비교예 1 내지 6의 시편들에 대해 접합력(N/mm)을 측정하였다. 구체적으로, 구리 시트와 질화규소 기판이 서로 접합된 구리 시트/질화규소 기판/구리 시트 구조의 샘플을 에칭하고, 너비 5 mm, 길이 100 mm 의 구리 스트립(strip)이 세라믹기판과 접합된 샘플을 준비하였다. 만능 시험기 (장비 업체 및 모델명: Ametek, LS5)의 그립(grip)으로 Cu 스트립(strip)을 잡을 수 있도록, 시험 전에 Cu 스트립(strip) 끝의 약 10 mm를 수동으로 분리하였다. 만능시험기에 시편을 고정시켜 Cu 스트립(strip)을 그립(grip)으로 잡고, 50 mm/min의 속도로 분리하며 이에 대한 응력을 측정하여 접합강도를 계산하였다.
그 결과는 아래 표 1 내지 3과 같다.
실시예 1 (Ti 증착량 1.076 g/m 2 , Ag 증착량 4.005g/m 2 )
제조예의 상기 세라믹 기판에 대해 스퍼터링(Sputtering) 방법을 통해 70초 동안 0.0282 g의 Ti를 증착하여 제 1 증착층을 형성하였다. 그리고, 상기 제 1 층 상에 30초 동안 0.105 g의 Ag를 증착하여 제 2 증착층을 형성하였다. 이때, 제 1 증착층과 제 2 증착층의 형성 면적은 상기 세라믹 기판의 그것(가로 190 mm x 세로 138 mm)과 동일하게 조절하였다. 여기서, Ti의 단위 면적당 증착량은 1.076 g/m2이고, Ag의 단위 면적당 증착량은 4.005 g/m2이다.
그리고, 상기와 같이 제조된 세라믹 기판 2 장과 구리 시트(가로 270 mm x 세로 185 mm x 두께 0.3 mm) 2 장을 준비하였다. 서로 틈이 최대한 발생하지 않도록 세라믹 기판 2장을 인접하게 위치시키면서 준비된 구리 시트 1 장의 일면 상에 세라믹 기판 2장을 배치하고(이때, 2 개의 세라믹 기판은 구리 시트 상에서 평면으로 나란히 위치하고, 각 세라믹 기판의 증착층(Ag를 포함하는 제2 증착층)이 구리시트와 접하면서 위치하도록 배치됨), 그 위에 나머지 1 장의 구리 시트를 동일한 방식으로 위치시켜 구리 시트/(평면으로 나란히 위치하는) 세라믹 기판 2 장/구리 시트 형태의 비접합 적층체를 제조하였다. 이때, 2 장의 세라믹 기판과 구리시트 간 중첩면적은 약 95% 로 하였다.
이후, 상기 적층체를 약 10-4 torr의 분위기에서 980 °C 온도 및 15 MPa의 압력으로 열간가압 하였다.
상기 일련의 공정을 통해 Cu의 금속 시트, TiN의 접합층 및 Si3N4을 포함하는 시편을 제조하였다.
실시예 2(Ti 증착량 1.194 g/m 2 , Ag 증착량 4.005g/m 2 )
0.0313 g의 Ti를 증착하여 제1 층을 형성한 것을 제외하고, 실시예 1과 동일한 방법으로 Cu의 금속 시트, TiN의 접합층 및 Si3N4의 세라믹 기판을 포함하는 시편을 제조하였다. 이때, Ti의 단위 면적당 증착량은 1.194 g/m2이고, Ag의 단위 면적당 증착량은 4.005 g/m2이다.
실시예 3(Ti 증착량 1.030g/m2, Ag 증착량 5.339g/m 2 )
0.0270 g의 Ti를 증착하여 제1 층을 형성하고, 0.1400 g의 Ag를 증착하여 제2 층을 형성한 것을 제외하고, 실시예 1과 동일한 방법으로 Cu의 금속 시트, TiN의 접합층 및 Si3N4의 세라믹 기판을 포함하는 시편을 제조하였다. 이때, Ti의 단위 면적당 증착량은 1.030 g/m2이고, Ag의 단위 면적당 증착량은 5.339 g/m2이다.
실시예 4(Ti 증착량 1.220g/m 2 , Ag 증착량 5.339g/m 2 )
0.0320 g의 Ti를 증착하여 제1 층을 형성하고, 0.1400 g의 Ag를 증착하여 제2 층을 형성한 것을 제외하고, 실시예 1과 동일한 방법으로 Cu의 금속 시트, TiN의 접합층 및 Si3N4의 세라믹 기판을 포함하는 시편을 제조하였다. 이때, Ti의 단위 면적당 증착량은 1.220 g/m2이고, Ag의 단위 면적당 증착량은 5.339 g/m2이다.
실시예 5(Ti 증착량 1.003g/m 2 , Ag 증착량 4.005g/m 2 )
0.0263 g의 Ti를 증착하여 제1 층을 형성한 것을 제외하고, 실시예 1과 동일한 방법으로 Cu의 금속 시트, TiN의 접합층 및 Si3N4의 세라믹 기판을 포함하는 시편을 제조하였다. 이때, Ti의 단위 면적당 증착량은 1.003 g/m2이고, Ag의 단위 면적당 증착량은 4.005 g/m2이다.
실시예 6(Ti 증착량 0.961 g/m 2 , Ag 증착량 4.005g/m 2 )
0.0252 g의 Ti를 증착하여 제1 층을 형성한 것을 제외하고, 실시예 1과 동일한 방법으로 Cu의 금속 시트, TiN의 접합층 및 Si3N4의 세라믹 기판을 포함하는 시편을 제조하였다. 이때, Ti의 단위 면적당 증착량은 0.961 g/m2이고, Ag의 단위 면적당 증착량은 4.005 g/m2이다.
비교예 1(Ti 증착량 0.374 g/m 2 , Ag 증착량 2.868 g/m 2 )
0.0098 g의 Ti를 증착하여 제1 층을 형성하고, 0.0752 g의 Ag를 증착하여 제2 층을 형성한 것을 제외하고, 실시예 1과 동일한 방법으로 Cu의 금속 시트, TiN의 접합층 및 Si3N4의 세라믹 기판을 포함하는 시편을 제조하였다. 이때, Ti의 단위 면적당 증착량은 0.374 g/m2이고, Ag의 단위 면적당 증착량은 2.868 g/m2이다.
비교예 2(Ti 증착량 0.599g/m 2 , Ag 증착량 2.868g/m 2 )
0.0157 g의 Ti를 증착하여 제1 층을 형성하고, 0.0752 g의 Ag를 증착하여 제2 층을 형성한 것을 제외하고, 실시예 1과 동일한 방법으로 Cu의 금속 시트, TiN의 접합층 및 Si3N4의 세라믹 기판을 포함하는 시편을 제조하였다. 이때, Ti의 단위 면적당 증착량은 0.599 g/m2이고, Ag의 단위 면적당 증착량은 2.868 g/m2이다.
비교예 3(Ti 증착량 0.843 g/m 2 , Ag 증착량 2.868g/m 2 )
0.0221 g의 Ti를 증착하여 제1 층을 형성하고, 0.0752 g의 Ag를 증착하여 제2 층을 형성한 것을 제외하고, 실시예 1과 동일한 방법으로 Cu의 금속 시트, TiN의 접합층 및 Si3N4의 세라믹 기판을 포함하는 시편을 제조하였다. 이때, Ti의 단위 면적당 증착량은 0.843 g/m2이고, Ag의 단위 면적당 증착량은 2.868 g/m2이다.
비교예 4(Ti 증착량 1.034g/m 2 , Ag 증착량 2.868g/m 2 )
0.0342 g의 Ti를 증착하여 제1 층을 형성하고, 0.0752 g의 Ag를 증착하여 제2 층을 형성한 것을 제외하고, 실시예 1과 동일한 방법으로 Cu의 금속 시트, TiN의 접합층 및 Si3N4의 세라믹 기판을 포함하는 시편을 제조하였다. 이때, Ti의 단위 면적당 증착량은 1.304 g/m2이고, Ag의 단위 면적당 증착량은 2.868 g/m2이다.
비교예 5(Ti 증착량 1.041g/m 2 , Ag 증착량 6.808g/m 2 )
0.0273 g의 Ti를 증착하여 제1 층을 형성하고, 0.1785 g의 Ag를 증착하여 제2 층을 형성한 것을 제외하고, 실시예 1과 동일한 방법으로 Cu의 금속 시트, TiN의 접합층 및 Si3N4의 세라믹 기판을 포함하는 시편을 제조하였다. 이때, Ti의 단위 면적당 증착량은 1.041 g/m2이고, Ag의 단위 면적당 증착량은 6.808g/m2이다.
비교예 6(Ti 증착량 0.599g/m 2 , Ag 증착량 4.005g/m 2 )
0.0157g의 Ti를 증착하여 제1 층을 형성한 것을 제외하고, 실시예 1과 동일한 방법으로 Cu의 금속 시트, TiN의 접합층 및 Si3N4의 세라믹 기판을 포함하는 시편을 제조하였다. 이때, Ti의 단위 면적당 증착량은 0.599 g/m2이고, Ag의 단위 면적당 증착량은 4.005 g/m2이다.
실시예 1 실시예 2 실시예 3 실시예 4
Ti 증착량 (g) 0.0282 0.0313 0.0270 0.0320
Ag 증착량 (g) 0.105 0.105 0.1400 0.1400
Ti 단위 면적당증착량 (g/m2) 1.076 1.194 1.030 1.220
Ag 단위 면적당 증착량 (g/m2) 4.005 4.005 5.339 5.339
접합력 (N/mm) 21.4 22.1 16.3 20.3
비교예 1 비교예 2 비교예 3 비교예 4 비교예 5
Ti 증착량 (g) 0.0098 0.0157 0.0221 0.0342 0.0273
Ag 증착량 (g) 0.0752 0.0752 0.0752 0.0752 0.1785
Ti 단위 면적당 증착량 (g/m2) 0.374 0.599 0.843 1.304 1.041
Ag 단위 면적당 증착량 (g/m2) 2.868 2.868 2.868 2.868 6.808
접합력 (N/mm) 0.6 3.7 4.8 7.5 15.6
실시예 5 실시예 6 비교예 6
Ti 증착량 (g) 0.0263 0.0252 0.0157
Ag 증착량 (g) 0.105 0.105 0.105
Ti 단위 면적당 증착량 (g/m2) 1.003 0.961 0.599
Ag 단위 면적당 증착량 (g/m2) 4.005 4.005 4.005
접합력 (N/mm) 9.6 9.4 8.6
우선, 실시예 1, 2 및 비교예 1 내지 4의 시편들을 비교하면, Ag의 단위 면적당 증착량이 3.50 g/m2 이상인 실시예 1, 2의 시편들은 각각 21.4 N/mm 및 22.1N/mm의 우수한 접합력을 보인 반면, Ag의 단위 면적당 증착량이 3.50 g/m2 미만인 비교예 1 내지 4의 시편들은 모두 7.5 N/mm 이하의 낮은 접합력을 보였다. 특히, Ti의 단위 면적당 증착량은 비교예 4의 시편이 실시예 1 및 2의 시편보다 높았음에도 적은 Ag 함량으로 인해 비교예 4의 시편이 훨씬 더 낮은 접합력을 보였다. 이는 Ag의 증착량에 따라 금속 시트의 강도가 변화(향상)되어 나타난 결과로 생각된다.다음, 실시예 1,3 및 비교예 5의 시편들을 비교하면, Ti의 단위 면적당 증착량에 큰 차이가 없다. 그러나, Ag의 단위 면적당 증착량이 6.10 g/m2 이하인 실시예 1, 3의 시편들은 각각 21.4 N/mm 및 16.3 N/mm의 우수한 접합력을 보인 반면, 비교예 5의 시편은 오히려 접착력이 15.6 N/mm로 감소하였다. 이는 과량의 Ag 증착으로 인해 계면에 Ag 잔존물이 형성되어 나타난 결과로 판단된다.
다음, 실시예 1, 2, 5, 6 및 비교예 6의 시편들을 비교하면, Ag의 단위 면적당 증착량은 거의 동일하다. Ti의 단위 면적당 증착량이 0.61 g/m2 이상인 실시예 1, 2, 5, 6의 시편들은 최소 9.4 N/mm 이상의 접합력을 보인 반면, Ti의 단위 면적당 증착량이 0.61 g/m2 미만인 비교예 6의 시편은 8.6 N/mm 이하의 낮은 접합력을 보였다. 이는 Ti의 증착량에 따라 접합층의 강도가 변화(향상)되어 나타난 결과로 생각된다. 특히, Ti의 단위 면적당 증착량이 1.02 g/m2 이상인 실시예 1, 2의 시편들은 각각 21.4 N/mm 및 22.1 N/mm의 우수한 접합력을 보였다.
다음, 실시예 1, 2, 4의 시편들을 살펴보면, Ti의 단위 면적당 증착량이 1.30 g/m2 이하인 실시예 1, 2, 4의 시편들은 모두 20 N/mm 이상의 우수한 접합력을 보였다. 다만, Ti의 단위 면적당 증착량이 1.02 g/m2 이상이 되면 Ti의 증착량이 증가하여도 접합력 향상 폭이 미비하여 포화값에 도달하는 것을 확인할 수 있다. 이에 원재료의 비용 낭비를 막음과 동시에 최적의 계면간 접합력을 갖추기 위해서, Ti의 단위 면적당 증착량은 1.30 g/m2 이하인 것이 바람직하다.

Claims (15)

  1. 2개 이상의 세라믹 기판을 평면으로 나란히 위치하도록 배치하는 단계;
    상부 금속 시트와 하부 금속 시트가 서로 마주하는 면 내에 상기 2개 이상의 세라믹 기판을 배치하는 단계;
    상기 2개 이상의 세라믹 기판 사이에 형성되는 틈새에 에폭시 또는 실리콘을 주입하는 단계;
    상기 상부 금속 시트와 상기 2개 이상의 세라믹 기판, 및 상기 하부 금속 시트와 상기 2개 이상의 세라믹 기판을 접합하는 단계; 및
    상기 상부 금속 시트 및 상기 하부 금속 시트에 대해 에칭(Etching)을 하는 단계;
    를 포함하는, 회로기판 제조방법.
  2. 제 1 항에 있어서,
    상기 2개 이상의 세라믹 기판은 각각 상부 증착층과 하부 증착층을 갖는, 회로기판 제조방법.
  3. 제 2 항에 있어서,
    상기 상부 증착층 및 상기 하부 증착층은 Ag 및 Ti를 포함하는, 회로기판 제조방법.
  4. 제 2 항에 있어서,
    열간가압에 의해 상기 증착층에 포함된 물질과 상기 세라믹 기판에 포함된 물질이 반응하여 접합층이 형성되고,
    상기 접합층은 적어도 TiN을 포함하는, 회로기판 제조방법.
  5. 제 3 항에 있어서,
    상기 Ag의 단위 면적당 증착량은 3.50 내지 6.10 g/m2 범위이고,
    상기 Ti의 단위 면적당 증착량은 0.61 내지 1.30 g/m2 범위인, 회로기판 제조방법.
  6. 제 1 항에 있어서,
    상기 상부 금속 시트와 상기 하부 금속 시트의 면적은 상기 2개 이상의 세라믹 기판과 동일하거나 보다 크게 형성되는, 회로기판 제조방법.
  7. 제 1 항에 있어서,
    상기 접합은 상기 상부 금속 시트와 상기 하부 금속 시트를 열간가압함으로써 이루어지는, 회로기판 제조방법.
  8. 제 1 항에 있어서,
    상기 세라믹 기판은 Si3N4, AlN 및 Al2O3 중 적어도 하나를 포함하는, 회로기판 제조방법.
  9. 제 1 항에 있어서,
    상기 상부 금속 시트 및 상기 하부 금속 시트는 Cu, Al, Ni 및 Fe 중 적어도 하나를 포함하는, 회로기판 제조방법.
  10. 제 1 항에 있어서,
    상기 에폭시 또는 실리콘은 상기 상부 금속 시트, 상기 하부 금속 시트 및 상기 2개 이상의 세라믹 기판에 의해 형성되는 상기 틈새의 양 끝단에 주입되는, 회로기판 제조방법.
  11. 2개 이상의 세라믹 기판을 평면으로 나란히 위치하도록 배치하는 단계;
    상부 금속 시트와 하부 금속 시트가 서로 마주하는 면 내에 상기 2개 이상의 세라믹 기판을 배치하는 단계;
    상기 2개 이상의 세라믹 기판 사이에 형성되는 틈새에 금속블록을 삽입하는 단계;
    상기 상부 금속 시트와 상기 2개 이상의 세라믹 기판, 및 상기 하부 금속 시트와 상기 2개 이상의 세라믹 기판을 접합하는 단계; 및
    상기 상부 금속 시트 및 상기 하부 금속 시트에 대해 에칭(Etching)을 하는 단계;
    를 포함하는, 회로기판 제조방법.
  12. 제 11 항에 있어서,
    상기 금속블록은 상기 에칭에 이용되는 에칭액과 반응하지 않는 금속인, 회로기판 제조방법.
  13. 제 11 항에 있어서,
    상기 금속블록은 Fe, Ti, Ni, Mo 및 W 중 적어도 하나를 포함하는, 회로기판 제조방법.
  14. 제 11 항에 있어서,
    상기 금속블록의 두께는 상기 2 개 이상의 세라믹 기판의 두께와 동일하거나 보다 두껍게 형성되는, 회로기판 제조방법.
  15. 제 11 항에 있어서,
    상기 금속블록은 상기 상부 금속 시트, 상기 하부 금속 시트 및 상기 2개 이상의 세라믹 기판에 의해 형성되는 상기 틈새의 양 끝단에 하나씩 삽입되는, 회로기판 제조방법.

KR1020210186739A 2021-12-24 2021-12-24 회로기판의 제조방법 KR20230097341A (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020210186739A KR20230097341A (ko) 2021-12-24 2021-12-24 회로기판의 제조방법
PCT/KR2022/019573 WO2023121052A1 (ko) 2021-12-24 2022-12-05 회로기판의 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020210186739A KR20230097341A (ko) 2021-12-24 2021-12-24 회로기판의 제조방법

Publications (1)

Publication Number Publication Date
KR20230097341A true KR20230097341A (ko) 2023-07-03

Family

ID=86902993

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020210186739A KR20230097341A (ko) 2021-12-24 2021-12-24 회로기판의 제조방법

Country Status (2)

Country Link
KR (1) KR20230097341A (ko)
WO (1) WO2023121052A1 (ko)

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6093222B2 (ja) * 2013-03-29 2017-03-08 Ｄｏｗａメタルテック株式会社 電気めっき方法およびそれに用いるマスク部材
KR102300972B1 (ko) * 2014-07-04 2021-09-09 미쓰비시 마테리알 가부시키가이샤 파워 모듈용 기판 유닛 및 파워 모듈
KR102563423B1 (ko) * 2016-10-05 2023-08-07 주식회사 아모센스 세라믹 기판 제조 방법
JP7147610B2 (ja) * 2019-02-12 2022-10-05 三菱マテリアル株式会社 絶縁回路基板及びその製造方法
KR20210144343A (ko) * 2020-05-22 2021-11-30 주식회사 엘지화학 인쇄회로기판의 제조 방법

Also Published As

Publication number Publication date
WO2023121052A1 (ko) 2023-06-29

Similar Documents

Publication Publication Date Title
US6426154B1 (en) Ceramic circuit board
US6261703B1 (en) Copper circuit junction substrate and method of producing the same
CN109690760B (zh) 散热板及其制造方法
KR100451955B1 (ko) 세라믹 다층 기판의 제조방법 및 미소성의 복합 적층체
US11646243B2 (en) Heat sink and method for manufacturing same
EP3763690B1 (en) Temporarily bonded body composed of ceramic resin composite and metal plate; method for manufacturing the same, and transporting said temporarily bonded body
WO2004088686A1 (ja) 積層セラミック電子部品の製造方法
CN101683010B (zh) 层叠型陶瓷电子元器件的制造方法
KR20230097341A (ko) 회로기판의 제조방법
JP5091674B2 (ja) 段差を有するセラミックス基板の製造方法
US20240090139A1 (en) Method for manufacturing printed circuit board
EP1392093B1 (en) Method for manufacturing ceramic multilayered board
KR20210144343A (ko) 인쇄회로기판의 제조 방법
US20030037857A1 (en) Low pressure laminated ceramic devices and method
CN118435712A (zh) 制造电路板的方法
WO2004110957A1 (ja) 窒化アルミニウム接合体及びその製造方法
EP4015486B1 (en) Ceramic substrate, circuit board and method for producing same, and power module
JP5585649B2 (ja) 金属ベース基板およびその製造方法
JPH05163072A (ja) 多層セラミック焼結体の製造方法
JP2003026478A (ja) セラミックス複合材料
JPH07309663A (ja) 窒化アルミニウム焼結体およびその製造方法
JP2001080966A (ja) セラミック基板及びその製造方法
JPH01117093A (ja) 窒化アルミニウム質多層基板