KR20230094081A - Display device - Google Patents

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KR20230094081A
KR20230094081A KR1020210193490A KR20210193490A KR20230094081A KR 20230094081 A KR20230094081 A KR 20230094081A KR 1020210193490 A KR1020210193490 A KR 1020210193490A KR 20210193490 A KR20210193490 A KR 20210193490A KR 20230094081 A KR20230094081 A KR 20230094081A
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김철세
김성철
김훈배
김선엽
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엘지디스플레이 주식회사
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Abstract

본 발명의 실시예에 따른 표시 장치는, 복수의 서브 화소를 포함하는 기판; 기판 상에서 복수의 서브 화소 각각과 중첩하도록 배치되는 제1 터치 전극; 기판 상에서 제1 터치 전극과 이격되며 복수의 서브 화소 각각과 중첩하도록 배치되는 제2 터치 전극; 제1 터치 전극 및 제2 터치 전극을 커버하는 절연층; 절연층 상에 배치되고, 제1 터치 전극 및 제2 터치 전극 중 하나와 전기적으로 연결되는 복수의 충전 트랜지스터; 절연층 상에 배치되고, 제1 터치 전극 및 제2 터치 전극 중 하나와 전기적으로 연결되는 복수의 센싱 트랜지스터; 복수의 충전 트랜지스터와 복수의 센싱 트랜지스터를 커버하는 평탄화층; 및 평탄화층 상에 배치되는 발광 소자를 포함한다.A display device according to an exemplary embodiment of the present invention includes a substrate including a plurality of sub-pixels; a first touch electrode disposed to overlap each of the plurality of sub-pixels on the substrate; a second touch electrode spaced apart from the first touch electrode on the substrate and disposed to overlap each of the plurality of sub-pixels; an insulating layer covering the first touch electrode and the second touch electrode; a plurality of charging transistors disposed on the insulating layer and electrically connected to one of the first touch electrode and the second touch electrode; a plurality of sensing transistors disposed on the insulating layer and electrically connected to one of the first touch electrode and the second touch electrode; a planarization layer covering the plurality of charging transistors and the plurality of sensing transistors; and a light emitting element disposed on the planarization layer.

Description

표시 장치{DISPLAY DEVICE}Display device {DISPLAY DEVICE}

본 발명은 표시 장치에 관한 것으로서, 보다 상세하게는 인셀(in-cell) 터치 구조의 구현이 가능한 표시 장치에 관한 것이다.The present invention relates to a display device, and more particularly, to a display device capable of implementing an in-cell touch structure.

현재 본격적인 정보화 시대로 접어들면서 전기적 정보신호를 시각적으로 표시하는 표시 장치 분야가 급속도로 발전하고 있으며, 여러 가지 표시 장치에 대해 박형화, 경량화 및 저소비 전력화 등의 성능을 개발시키기 위한 연구가 계속되고 있다.Currently, as we enter the information age in earnest, the field of display devices that visually display electrical information signals is rapidly developing, and research is continuing to develop performance such as thinning, lightening, and low power consumption for various display devices.

이러한 표시 장치 중, 버튼, 키보드, 마우스 등의 통상적인 입력방식에서 탈피하여, 사용자가 손쉽게 정보 혹은 명령을 직관적이고 편리하게 입력할 수 있도록 해주는 터치 기반의 입력방식을 제공하는 표시 장치가 있다. 터치 기반의 표시 장치의 경우, 구동 시간을 디스플레이 구동 기간과 터치 구동 기간으로 분할하여 구동될 수 있다. 즉, 터치 기반의 표시 장치는 디스플레이 구동 기간에서 디스플레이 구동을 수행하고, 디스플레이 구동 기간 이후에 진행되는 터치 구동 기간에서 터치 구동을 통해 터치를 센싱한다.Among these display devices, there is a display device that provides a touch-based input method that allows a user to easily and intuitively input information or commands by breaking away from conventional input methods such as buttons, keyboards, and mice. In the case of a touch-based display device, driving time may be divided into a display driving period and a touch driving period. That is, the touch-based display device performs display driving during the display driving period and senses a touch through touch driving during the touch driving period following the display driving period.

본 발명이 해결하고자 하는 과제는 인셀 터치 구조의 표시 장치를 제공하는 것이다.An object to be solved by the present invention is to provide a display device having an in-cell touch structure.

본 발명이 해결하고자 하는 다른 과제는 터치 센싱의 정확도가 향상될 수 있는 표시 장치를 제공하는 것이다. Another problem to be solved by the present invention is to provide a display device capable of improving touch sensing accuracy.

본 발명의 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.The tasks of the present invention are not limited to the tasks mentioned above, and other tasks not mentioned will be clearly understood by those skilled in the art from the following description.

본 발명의 일 실시예에 따른 표시 장치는, 복수의 서브 화소를 포함하는 기판; 기판 상에서 복수의 서브 화소 각각과 중첩하도록 배치되는 제1 터치 전극; 기판 상에서 제1 터치 전극과 이격되며 복수의 서브 화소 각각과 중첩하도록 배치되는 제2 터치 전극; 제1 터치 전극 및 제2 터치 전극을 커버하는 절연층; 절연층 상에 배치되고, 제1 터치 전극 및 제2 터치 전극 중 하나와 전기적으로 연결되는 복수의 충전 트랜지스터; 절연층 상에 배치되고, 제1 터치 전극 및 제2 터치 전극 중 하나와 전기적으로 연결되는 복수의 센싱 트랜지스터; 복수의 충전 트랜지스터와 복수의 센싱 트랜지스터를 커버하는 평탄화층; 및 평탄화층 상에 배치되는 발광 소자를 포함한다.A display device according to an exemplary embodiment of the present invention includes a substrate including a plurality of sub-pixels; a first touch electrode disposed to overlap each of the plurality of sub-pixels on the substrate; a second touch electrode spaced apart from the first touch electrode on the substrate and disposed to overlap each of the plurality of sub-pixels; an insulating layer covering the first touch electrode and the second touch electrode; a plurality of charging transistors disposed on the insulating layer and electrically connected to one of the first touch electrode and the second touch electrode; a plurality of sensing transistors disposed on the insulating layer and electrically connected to one of the first touch electrode and the second touch electrode; a planarization layer covering the plurality of charging transistors and the plurality of sensing transistors; and a light emitting element disposed on the planarization layer.

기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.Other embodiment specifics are included in the detailed description and drawings.

본 발명은 단순한 공정과 저비용으로 인셀 구조의 표시 장치를 구현할 수 있다.According to the present invention, an in-cell structure display device can be implemented with a simple process and low cost.

본 발명은 터치 센싱 시, 터치 전극과 다른 구성 요소들 사이의 기생 커패시턴스의 크기에 상관없이 터치 전극에 형성된 전하량만을 센싱할 수 있다.In the present invention, when sensing a touch, only the amount of charge formed on the touch electrode can be sensed regardless of the size of parasitic capacitance between the touch electrode and other elements.

본 발명에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 발명 내에 포함되어 있다.Effects according to the present invention are not limited by the contents exemplified above, and more various effects are included in the present invention.

도 1은 본 발명의 일 실시예에 따른 표시 장치의 평면도이다.
도 2는 도 1의 A 부분의 서브 화소의 회로도이다.
도 3은 본 발명의 일 실시예에 따른 표시 장치의 터치 전극의 구성도이다.
도 4는 도 3의 T1 부분의 확대도이다.
도 5는 본 발명의 일 실시예에 따른 표시 장치의 구동 방법을 설명하기 위한 개략적인 동작 타이밍을 도시한 것이다.
도 6a는 도 4의 B 부분의 확대 평면도이다.
도 6b는 도 6a의 VIb-VIb'에 따른 단면도이다.
도 6c는 도 6a의 VIc-VIc'에 따른 단면도이다.
도 7a는 도 4의 C 부분의 확대 평면도이다.
도 7b는 도 7a에서 터치 전극만을 도시한 것이다.
도 7c는 도 7a의 VIIc-VIIc'에 따른 단면도이다.
도 8은 본 발명의 일 실시예에 따른 표시 장치의 터치 센싱 방법을 설명하기 위한 도면이다.
도 9는 본 발명의 다른 실시예에 따른 표시 장치의 구동 방법을 설명하기 위한 구성도이다.
도 10 내지 도 12b는 본 발명의 다양한 실시예에 따른 표시 장치의 구동 방법을 설명하기 위한 개략적인 동작 타이밍을 도시한 것이다. 1 is a plan view of a display device according to an exemplary embodiment of the present invention.
FIG. 2 is a circuit diagram of a sub-pixel of part A of FIG. 1 .
3 is a configuration diagram of a touch electrode of a display device according to an embodiment of the present invention.
FIG. 4 is an enlarged view of part T1 of FIG. 3 .
5 illustrates schematic operation timing for explaining a method of driving a display device according to an exemplary embodiment of the present invention.
6A is an enlarged plan view of part B of FIG. 4 .
FIG. 6B is a cross-sectional view taken along VIb-VIb' of FIG. 6A.
FIG. 6C is a cross-sectional view along the line VIc-VIc' of FIG. 6A.
7A is an enlarged plan view of part C of FIG. 4 .
FIG. 7B shows only the touch electrode in FIG. 7A.
FIG. 7c is a cross-sectional view taken along line VIIc-VIIc' of FIG. 7a.
8 is a diagram for explaining a touch sensing method of a display device according to an embodiment of the present invention.
9 is a configuration diagram for explaining a method of driving a display device according to another exemplary embodiment of the present invention.
10 to 12B show schematic operation timings for explaining a method of driving a display device according to various embodiments of the present disclosure.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 제한되는 것이 아니라 서로 다른 다양한 형상으로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.Advantages and features of the present invention, and methods of achieving them, will become clear with reference to the detailed description of the following embodiments taken in conjunction with the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below, but will be implemented in a variety of different shapes, only these embodiments make the disclosure of the present invention complete, and common knowledge in the art to which the present invention pertains. It is provided to completely inform the person who has the scope of the invention, and the present invention is only defined by the scope of the claims.

본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 면적, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 제한되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 발명 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.The shapes, areas, ratios, angles, numbers, etc. disclosed in the drawings for explaining the embodiments of the present invention are illustrative, and the present invention is not limited thereto. Like reference numbers designate like elements throughout the specification. In addition, in describing the present invention, if it is determined that a detailed description of related known technologies may unnecessarily obscure the subject matter of the present invention, the detailed description will be omitted. When 'includes', 'has', 'consists', etc. mentioned in the present invention is used, other parts may be added unless 'only' is used. In the case where a component is expressed in the singular, the case including the plural is included unless otherwise explicitly stated.

구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다. In interpreting the components, even if there is no separate explicit description, it is interpreted as including the error range.

위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.In the case of a description of a positional relationship, for example, 'on top of', 'on top of', 'at the bottom of', 'next to', etc. Or, unless 'directly' is used, one or more other parts may be located between the two parts.

소자 또는 층이 다른 소자 또는 층 "위 (on)"로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다.When an element or layer is referred to as “on” another element or layer, it includes all cases where another element or layer is directly on top of another element or another layer or other element intervenes therebetween.

또한 제 1, 제 2 등이 다양한 구성 요소들을 서술하기 위해서 사용되나, 이들 구성 요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성 요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제 1 구성 요소는 본 발명의 기술적 사상 내에서 제 2 구성 요소일 수도 있다.In addition, although first, second, etc. are used to describe various components, these components are not limited by these terms. These terms are only used to distinguish one component from another. Therefore, the first component mentioned below may also be the second component within the technical spirit of the present invention.

명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.Like reference numbers designate like elements throughout the specification.

도면에서 나타난 각 구성의 면적 및 두께는 설명의 편의를 위해 도시된 것이며, 본 발명이 도시된 구성의 면적 및 두께에 반드시 한정되는 것은 아니다.The area and thickness of each component shown in the drawings is shown for convenience of description, and the present invention is not necessarily limited to the area and thickness of the illustrated component.

본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.Each feature of the various embodiments of the present invention can be partially or entirely combined or combined with each other, technically various interlocking and driving are possible, and each embodiment can be implemented independently of each other or can be implemented together in a related relationship. may be

이하에서는 도면을 참조하여 본 발명에 대해 설명하기로 한다.Hereinafter, the present invention will be described with reference to the drawings.

도 1은 본 발명의 일 실시예에 따른 표시 장치의 평면도이다. 도 1에서는 설명의 편의를 위해 표시 장치(100)의 다양한 구성 요소 중 기판(110), 복수의 플렉서블 필름(160) 및 복수의 인쇄 회로 기판(170)만을 도시하였다.1 is a plan view of a display device according to an exemplary embodiment of the present invention. In FIG. 1 , only the substrate 110 , the plurality of flexible films 160 , and the plurality of printed circuit boards 170 among various components of the display device 100 are illustrated for convenience of description.

도 1을 참조하면, 본 발명의 일 실시예에 따른 표시 장치(100)는 기판(110), 복수의 플렉서블 필름(160) 및 복수의 인쇄 회로 기판(170)을 포함한다.Referring to FIG. 1 , a display device 100 according to an exemplary embodiment includes a substrate 110 , a plurality of flexible films 160 , and a plurality of printed circuit boards 170 .

기판(110)은 표시 장치(100)의 여러 구성요소들을 지지하고 보호하기 위한 기판이다. 기판(110)은 유리 또는 플렉서빌리티(flexibility)를 갖는 플라스틱 물질로 이루어질 수 있다. 기판(110)이 플라스틱 물질로 이루어지는 경우, 예를 들어, 폴리이미드(polyimide; PI)로 이루어질 수 있다. 그러나, 이에 제한되는 것은 아니다.The substrate 110 is a substrate for supporting and protecting various components of the display device 100 . The substrate 110 may be made of glass or a plastic material having flexibility. When the substrate 110 is made of a plastic material, it may be made of, for example, polyimide (PI). However, it is not limited thereto.

기판(110)은 표시 영역(AA) 및 비표시 영역(NA)을 포함한다. The substrate 110 includes a display area AA and a non-display area NA.

표시 영역(AA)은 기판(110)의 중앙부에 배치되고, 표시 장치(100)에서 영상이 표시되는 영역일 수 있다. 표시 영역(AA)에는 표시 소자 및 표시 소자를 구동하기 위한 다양한 구동 소자들이 배치될 수 있다. 예를 들어, 표시 소자는 후술할 애노드(AN), 발광층(EL) 및 캐소드(CT)을 포함하는 발광 소자(ED)로 구성될 수 있다. 또한, 표시 소자를 구동하기 위한 트랜지스터(TR1, TR2, TR3), 커패시터(SC), 배선 등과 같은 다양한 구동 소자가 표시 영역(AA)에 배치될 수 있다.The display area AA may be disposed in the center of the substrate 110 and may be an area where an image is displayed in the display device 100 . A display element and various driving elements for driving the display element may be disposed in the display area AA. For example, the display device may include a light emitting device ED including an anode AN, an emission layer EL, and a cathode CT, which will be described later. In addition, various driving elements such as transistors TR1 , TR2 , and TR3 , capacitors SC, wires, and the like for driving display elements may be disposed in the display area AA.

표시 영역(AA)에는 복수의 서브 화소(SP)가 포함될 수 있다. 서브 화소(SP)는 화면을 구성하는 최소 단위로, 복수의 서브 화소(SP) 각각은 발광 소자(ED) 및 구동 회로를 포함할 수 있다. 복수의 서브 화소(SP)는 제1 방향으로 배치된 복수의 게이트 배선(GL) 및 제1 방향과 상이한 제2 방향으로 배치된 복수의 데이터 배선(DL)의 교차 영역으로 정의될 수 있다. 여기서, 제1 방향은 도 1의 가로 방향일 수 있고, 제2 방향은 도 1의 세로 방향일 수 있으나, 이에 제한되는 것은 아니다. 복수의 서브 화소(SP) 각각은 서로 다른 파장의 광을 발광할 수 있다. 예를 들어, 복수의 서브 화소(SP)는 적색 서브 화소(SPR), 녹색 서브 화소(SPG), 청색 서브 화소(SPB) 및 백색 서브 화소(SPW)를 포함할 수 있다. A plurality of sub-pixels SP may be included in the display area AA. The sub-pixel SP is a minimum unit constituting the screen, and each of the plurality of sub-pixels SP may include a light emitting element ED and a driving circuit. The plurality of sub-pixels SP may be defined as an intersection area of a plurality of gate lines GL disposed in a first direction and a plurality of data lines DL disposed in a second direction different from the first direction. Here, the first direction may be the horizontal direction of FIG. 1 and the second direction may be the vertical direction of FIG. 1 , but is not limited thereto. Each of the plurality of sub-pixels SP may emit light of different wavelengths. For example, the plurality of sub-pixels SP may include a red sub-pixel SPR, a green sub-pixel SPG, a blue sub-pixel SPB, and a white sub-pixel SPW.

서브 화소(SP)의 구동 회로는 발광 소자(ED)의 구동을 제어하기 위한 회로이다. 예를 들면, 구동 회로는 스위칭 트랜지스터, 구동 트랜지스터 및 커패시터(SC) 등을 포함할 수 있다. 구동 회로는 비표시 영역(NA)에 배치된 게이트 드라이버, 데이터 드라이버 등과 연결되는 게이트 배선(GL), 데이터 배선(DL) 등과 같은 신호 배선과 전기적으로 연결될 수 있다. The driving circuit of the sub-pixel SP is a circuit for controlling the driving of the light emitting element ED. For example, the driving circuit may include a switching transistor, a driving transistor, and a capacitor SC. The driving circuit may be electrically connected to signal lines such as a gate line GL and a data line DL connected to a gate driver and a data driver disposed in the non-display area NA.

비표시 영역(NA)은 기판(110)의 둘레 영역에 배치되고, 영상이 표시되지 않는 영역일 수 있다. 비표시 영역(NA)은 표시 영역(AA)을 둘러싸도록 배치될 수 있으나, 이에 제한되지 않는다. 비표시 영역(NA)에는 표시 영역(AA)에 배치된 복수의 서브 화소(SP)를 구동하기 위한 다양한 구성요소들이 배치될 수 있다. 예를 들어, 복수의 서브 화소(SP)의 구동을 위한 신호를 공급하는 구동부, 구동 회로, 신호 배선, 플렉서블 필름(160) 등이 배치될 수 있다. The non-display area NA is disposed in the circumferential area of the substrate 110 and may be an area in which an image is not displayed. The non-display area NA may be disposed to surround the display area AA, but is not limited thereto. Various elements for driving the plurality of sub-pixels SP disposed in the display area AA may be disposed in the non-display area NA. For example, a driving unit supplying signals for driving the plurality of sub-pixels SP, a driving circuit, signal wiring, the flexible film 160, and the like may be disposed.

기판(110)의 일단에 복수의 플렉서블 필름(160)이 배치된다. 기판(110)의 일단에 복수의 플렉서블 필름(160)이 전기적으로 연결된다. 복수의 플렉서블 필름(160)은 연성을 가진 베이스 필름에 각종 부품이 배치되어 표시 영역(AA)의 복수의 서브 화소(SP)로 신호를 공급하기 위한 필름이다. 복수의 플렉서블 필름(160)은 기판(110)의 비표시 영역(NA)에 일단이 배치되어 데이터 전압 등을 표시 영역(AA)의 복수의 서브 화소(SP)로 공급할 수 있다. 한편, 도 1에서는 복수의 플렉서블 필름(160)이 4개인 것으로 도시하였으나, 복수의 플렉서블 필름(160)의 개수는 설계에 따라 다양하게 변경될 수 있으며, 이에 제한되는 것은 아니다.A plurality of flexible films 160 are disposed on one end of the substrate 110 . A plurality of flexible films 160 are electrically connected to one end of the substrate 110 . The plurality of flexible films 160 is a film for supplying signals to the plurality of sub-pixels SP of the display area AA by disposing various components on a flexible base film. One end of the plurality of flexible films 160 is disposed in the non-display area NA of the substrate 110 to supply data voltages and the like to the plurality of sub-pixels SP of the display area AA. Meanwhile, although FIG. 1 shows four flexible films 160, the number of flexible films 160 may be variously changed according to design, but is not limited thereto.

복수의 플렉서블 필름(160)에는 게이트 드라이버, 데이터 드라이버와 같은 구동부가 배치될 수 있다. 구동부는 영상을 표시하기 위한 데이터와 이를 처리하기 위한 구동 신호를 처리하는 부품이다. 구동부는 실장되는 방식에 따라 칩 온 글래스(Chip On Glass; COG), 칩 온 필름(Chip On Film; COF), 테이프 캐리어 패키지(Tape Carrier Package; TCP) 등의 방식으로 배치될 수 있다. 본 명세서에서는 설명의 편의를 위해 구동부가 복수의 플렉서블 필름(160) 상에 실장된 칩 온 필름 방식인 것으로 설명하였으나, 이에 제한되는 것은 아니다.Drivers such as gate drivers and data drivers may be disposed on the plurality of flexible films 160 . The driving unit is a component that processes data for displaying an image and a driving signal for processing the data. The driver may be disposed in a manner such as a chip on glass (COG), a chip on film (COF), a tape carrier package (TCP), or the like depending on a mounting method. In this specification, for convenience of description, it has been described that the driver is mounted on a plurality of flexible films 160 in a chip-on-film method, but is not limited thereto.

인쇄 회로 기판(170)은 복수의 플렉서블 필름(160)과 연결된다. 인쇄 회로 기판(170)은 구동부에 신호를 공급하는 부품이다. 인쇄 회로 기판(170)에는 구동 신호, 데이터 전압 등과 같은 다양한 구동 신호를 구동부로 공급하기 위한 각종 부품이 배치될 수 있다. 한편, 도 1에서는 인쇄 회로 기판(170)이 2개인 것으로 도시하였으나, 인쇄 회로 기판(170)의 개수는 설계에 따라 다양하게 변경될 수 있으며, 이에 제한되지 않는다.The printed circuit board 170 is connected to the plurality of flexible films 160 . The printed circuit board 170 is a component that supplies signals to the driver. Various parts for supplying various driving signals, such as driving signals and data voltages, to the driving unit may be disposed on the printed circuit board 170 . Meanwhile, although FIG. 1 shows two printed circuit boards 170, the number of printed circuit boards 170 may be variously changed according to design, but is not limited thereto.

한편, 본 발명의 일 실시예에 따른 표시 장치(100)는 터치 구조를 포함하는 표시 장치일 수 있다. 이에, 표시 장치(100)는 터치 드라이버를 더 포함할 수 있다. 터치 드라이버는 게이트 드라이버에 배치되거나, 인쇄 회로 기판(170)에 배치될 수 있다. 만약, 터치 드라이버가 게이트 드라이버에 배치될 경우, 게이트 드라이버는 기판(110)의 비표시 영역(NA)에 게이트 인 패널(Gate In Panel; GIP) 방식으로 실장되거나, 비표시 영역(NA)에 부착될 수 있다.Meanwhile, the display device 100 according to an embodiment of the present invention may be a display device including a touch structure. Accordingly, the display device 100 may further include a touch driver. The touch driver may be disposed on the gate driver or may be disposed on the printed circuit board 170 . If the touch driver is disposed on the gate driver, the gate driver is mounted on the non-display area NA of the substrate 110 in a Gate In Panel (GIP) method or attached to the non-display area NA. It can be.

한편, 표시 장치(100)는 발광 소자에서 발광된 빛이 방출되는 방향에 따라 탑 에미션 (top emission) 또는 바텀 에미션(bottom emission) 방식으로 구성될 수 있다. Meanwhile, the display device 100 may be configured in a top emission or bottom emission method according to a direction in which light emitted from a light emitting device is emitted.

탑 에미션 방식은 발광 소자에서 발광된 빛이 발광 소자가 배치된 기판의 상부로 발광되는 방식이다. 탑 에미션 방식인 경우, 발광 소자에서 발광된 빛을 기판의 상부로, 즉, 캐소드 측으로 진행시키기 위해, 애노드 하부에 반사층이 형성될 수 있다. The top emission method is a method in which light emitted from a light emitting device is emitted to an upper portion of a substrate on which the light emitting device is disposed. In the case of the top emission method, a reflective layer may be formed under the anode to propagate light emitted from the light emitting device to the top of the substrate, that is, to the cathode side.

바텀 에미션 방식은 발광 소자에서 발광된 빛이 발광 소자가 배치된 기판의 하부로 발광되는 방식이다. 바텀 에미션 방식인 경우, 발광 소자에서 발광된 빛을 기판의 하부로 진행시키기 위해, 애노드는 투명 도전성 물질로만 이루어질 수 있고, 캐소드가 반사율이 높은 금속 물질로 이루어질 수 있다. The bottom emission method is a method in which light emitted from a light emitting device is emitted from a lower portion of a substrate on which the light emitting device is disposed. In the case of the bottom emission type, the anode may be made of only a transparent conductive material, and the cathode may be made of a metal material having high reflectance in order to propagate light emitted from the light emitting device to the lower part of the substrate.

이하에서는 설명의 편의를 위해, 본 발명의 일 실시예에 따른 표시 장치(100)가 바텀 에미션 방식인 것으로 가정하여 설명하기로 하지만 이에 제한되는 것은 아니다.Hereinafter, for convenience of explanation, description will be made on the assumption that the display device 100 according to an embodiment of the present invention is of a bottom emission type, but is not limited thereto.

도 2는 도 1의 A 부분의 서브 화소의 회로도이다. FIG. 2 is a circuit diagram of a sub-pixel of part A of FIG. 1 .

도 2를 참조하면, 복수의 서브 화소(SP)는 적색 서브 화소(SPR), 백색 서브 화소(SPW), 청색 서브 화소(SPB) 및 녹색 서브 화소(SPG)를 포함한다. 또한, 각각의 서브 화소(SPR, SPW, SPB, SPG)의 발광 소자(ED)를 구동하기 위한 구동 회로는 제1 트랜지스터(TR1), 제2 트랜지스터(TR2), 제3 트랜지스터(TR3) 및 스토리지 커패시터(SC)를 포함한다. 그리고 이러한 구동 회로를 구동시키기 위해 기판(110) 상에 게이트 배선(GL), 데이터 배선(DL), 고전위 전원 배선(VDD), 센싱 배선(SL) 및 기준 배선(RL)을 포함하는 복수의 배선이 배치된다. 각각의 서브 화소(SPR, SPW, SPB, SPG)는 동일한 구조를 가지므로, 이하에서는 적색 서브 화소(SPR)를 기준으로 설명하도록 한다.Referring to FIG. 2 , the plurality of sub-pixels SP includes a red sub-pixel SPR, a white sub-pixel SPW, a blue sub-pixel SPB, and a green sub-pixel SPG. In addition, a driving circuit for driving the light emitting element ED of each sub-pixel SPR, SPW, SPB, and SPG includes a first transistor TR1, a second transistor TR2, a third transistor TR3, and a storage A capacitor (SC) is included. In addition, a plurality of gate lines (GL), data lines (DL), high-potential power line (VDD), sensing lines (SL), and reference lines (RL) are provided on the substrate 110 to drive the driving circuit. wiring is placed. Since each of the sub-pixels SPR, SPW, SPB, and SPG has the same structure, hereinafter, the red sub-pixel SPR will be described as a reference.

적색 서브 화소(SPR)의 구동 회로에 포함된 제1 트랜지스터(TR1), 제2 트랜지스터(TR2) 및 제3 트랜지스터(TR3) 각각은 게이트 전극, 소스 전극 및 드레인 전극을 포함한다. Each of the first transistor TR1 , the second transistor TR2 , and the third transistor TR3 included in the driving circuit of the red sub-pixel SPR includes a gate electrode, a source electrode, and a drain electrode.

제1 트랜지스터(TR1), 제2 트랜지스터(TR2) 및 제3 트랜지스터(TR3)는 P 타입 박막 트랜지스터 또는 N 타입 박막 트랜지스터일 수 있다. 예를 들어, P 타입 박막 트랜지스터는 소스 전극에서 드레인 전극으로 정공(Hole)이 흐르므로, 소스 전극에서 드레인 전극으로 전류가 흐를 수 있다. N 타입 박막 트랜지스터는 소스 전극에서 드레인 전극으로 전자(Electron)가 흐르므로, 드레인 전극에서 소스 전극으로 전류가 흐를 수 있다. 이하에서는 제1 트랜지스터(TR1), 제2 트랜지스터(TR2) 및 제3 트랜지스터(TR3)가 드레인 전극에서 소스 전극으로 전류가 흐르는 N 타입 박막 트랜지스터인 것으로 가정하여 설명하기로 하나, 이에 제한되지 않는다.The first transistor TR1 , the second transistor TR2 , and the third transistor TR3 may be P-type thin film transistors or N-type thin film transistors. For example, since a hole flows from a source electrode to a drain electrode in a P-type thin film transistor, current may flow from the source electrode to the drain electrode. Since electrons flow from the source electrode to the drain electrode of the N-type thin film transistor, current may flow from the drain electrode to the source electrode. In the following description, it is assumed that the first transistor TR1 , the second transistor TR2 , and the third transistor TR3 are N-type thin film transistors through which current flows from the drain electrode to the source electrode, but is not limited thereto.

제1 트랜지스터(TR1)는 제1 액티브층, 제1 게이트 전극, 제1 소스 전극 및 제1 드레인 전극을 포함한다. 제1 게이트 전극은 제1 노드(N1)에 연결되고, 제1 소스 전극은 발광 소자(ED)의 애노드에 연결되며, 제1 드레인 전극은 고전위 전원 배선(VDD)에 연결된다. 제1 트랜지스터(TR1)는 제1 노드(N1)의 전압이 문턱 전압(Threshold voltage) 보다 높은 경우 턴 온(Turn-on) 되고, 제1 노드(N1)의 전압이 문턱 전압보다 낮은 경우, 턴 오프(Turn-off) 될 수 있다. 그리고 제1 트랜지스터(TR1)가 턴 온 된 경우, 제1 트랜지스터(TR1)를 통해 발광 소자(ED)로 구동 전류가 전달될 수 있다. 이에, 발광 소자(ED)로 전달되는 구동 전류를 제어하는 제1 트랜지스터(TR1)는 구동 트랜지스터로 지칭될 수도 있다.The first transistor TR1 includes a first active layer, a first gate electrode, a first source electrode, and a first drain electrode. The first gate electrode is connected to the first node N1, the first source electrode is connected to the anode of the light emitting device ED, and the first drain electrode is connected to the high potential power line VDD. The first transistor TR1 is turned on when the voltage at the first node N1 is higher than the threshold voltage, and turned on when the voltage at the first node N1 is lower than the threshold voltage. It can be turned off. Also, when the first transistor TR1 is turned on, driving current may be transferred to the light emitting device ED through the first transistor TR1. Accordingly, the first transistor TR1 controlling the driving current delivered to the light emitting element ED may be referred to as a driving transistor.

제2 트랜지스터(TR2)는 제2 액티브층, 제2 게이트 전극, 제2 소스 전극 및 제2 드레인 전극을 포함한다. 제2 게이트 전극은 게이트 배선(GL)에 연결되고, 제2 소스 전극은 제1 노드(N1)에 연결되며, 제2 드레인 전극은 제1 데이터 배선(DL1)에 연결된다. 제2 트랜지스터(TR2)는 게이트 배선(GL)으로부터의 게이트 전압에 기초하여 턴 온 또는 턴 오프 될 수 있다. 제2 트랜지스터(TR2)가 턴 온 된 경우, 데이터 배선(DL)으로부터의 데이터 전압을 제1 노드(N1)에 충전할 수 있다. 이에, 게이트 배선(GL)에 의해 턴 온 또는 턴 오프 되는 제2 트랜지스터(TR2)는 스위칭 트랜지스터로 지칭될 수도 있다.The second transistor TR2 includes a second active layer, a second gate electrode, a second source electrode, and a second drain electrode. The second gate electrode is connected to the gate line GL, the second source electrode is connected to the first node N1, and the second drain electrode is connected to the first data line DL1. The second transistor TR2 may be turned on or off based on a gate voltage from the gate line GL. When the second transistor TR2 is turned on, the first node N1 may be charged with the data voltage from the data line DL. Accordingly, the second transistor TR2 turned on or off by the gate line GL may be referred to as a switching transistor.

한편, 백색 서브 화소(SPW)의 경우, 제2 트랜지스터(TR2)의 제2 드레인 전극은 제2 데이터 배선(DL2)에 연결되고, 청색 서브 화소(SPB)의 경우, 제2 트랜지스터(TR2)의 제2 드레인 전극은 제3 데이터 배선(DL3)에 연결되며, 녹색 서브 화소(SPG)의 경우, 제2 트랜지스터(TR2)의 제2 드레인 전극은 제4 데이터 배선(DL4)에 연결된다.Meanwhile, in the case of the white sub-pixel SPW, the second drain electrode of the second transistor TR2 is connected to the second data line DL2, and in the case of the blue sub-pixel SPB, the second drain electrode of the second transistor TR2 is connected. The second drain electrode is connected to the third data line DL3, and in the case of the green sub-pixel SPG, the second drain electrode of the second transistor TR2 is connected to the fourth data line DL4.

제3 트랜지스터(TR3)는 제3 액티브층, 제3 게이트 전극, 제3 소스 전극 및 제3 드레인 전극을 포함한다. 제3 게이트 전극은 센싱 배선(SL)에 연결되고, 제3 소스 전극은 제2 노드(N2)에 연결되며, 제3 드레인 전극은 기준 배선(RL)에 연결된다. 제3 트랜지스터(TR3)는 센싱 배선(SL)으로부터의 센싱 전압에 기초하여 턴 온 또는 턴 오프 될 수 있다. 그리고 제3 트랜지스터(TR3)가 턴 온 된 경우, 기준 배선(RL)으로부터의 기준 전압(Vref)을 제2 노드(N2) 및 스토리지 커패시터(SC)로 전달할 수 있다. 이에, 제3 트랜지스터(TR3)는 센싱 트랜지스터로 지칭될 수도 있다. The third transistor TR3 includes a third active layer, a third gate electrode, a third source electrode, and a third drain electrode. The third gate electrode is connected to the sensing line SL, the third source electrode is connected to the second node N2, and the third drain electrode is connected to the reference line RL. The third transistor TR3 may be turned on or off based on the sensing voltage from the sensing line SL. Also, when the third transistor TR3 is turned on, the reference voltage Vref from the reference line RL may be transferred to the second node N2 and the storage capacitor SC. Accordingly, the third transistor TR3 may also be referred to as a sensing transistor.

한편, 도 3에서는 게이트 배선(GL)과 센싱 배선(SL)이 별도의 배선인 것으로 도시되었으나, 게이트 배선(GL)과 센싱 배선(SL)은 하나의 배선으로 구현될 수도 있으며, 이에 제한되지 않는다.Meanwhile, although the gate line GL and the sensing line SL are shown as separate lines in FIG. 3, the gate line GL and the sensing line SL may be implemented as one line, but is not limited thereto. .

스토리지 커패시터(SC)는 제1 트랜지스터(TR1)의 제1 게이트 전극과 제1 소스 전극 사이에 연결된다. 즉, 스토리지 커패시터(SC)는 제1 노드(N1)와 제2 노드(N2) 사이에 연결될 수 있다. 스토리지 커패시터(SC)는 발광 소자(ED)가 발광하는 동안, 제1 트랜지스터(TR1)의 제1 게이트 전극과 제1 소스 전극 사이의 전위차를 유지시켜, 발광 소자(ED)에 일정한 구동 전류가 공급되도록 할 수 있다. 스토리지 커패시터(SC)는 복수의 커패시터 전극을 포함하고, 예를 들어, 복수의 커패시터 전극 중 하나는 제1 노드(N1)에 연결되고, 다른 하나는 제2 노드(N2)에 연결될 수 있다. The storage capacitor SC is connected between the first gate electrode and the first source electrode of the first transistor TR1. That is, the storage capacitor SC may be connected between the first node N1 and the second node N2. The storage capacitor SC maintains a potential difference between the first gate electrode and the first source electrode of the first transistor TR1 while the light emitting element ED emits light, and supplies a constant driving current to the light emitting element ED. can be made The storage capacitor SC includes a plurality of capacitor electrodes. For example, one of the plurality of capacitor electrodes may be connected to the first node N1 and the other may be connected to the second node N2.

발광 소자(ED)는 애노드, 발광층 및 캐소드를 포함한다. 발광 소자(ED)의 애노드는 제2 노드(N2)에 연결되고, 캐소드는 저전위 전원 배선(VSS)에 연결된다. 발광 소자(ED)는 제1 트랜지스터(TR1)로부터 구동 전류를 공급받아 발광할 수 있다. The light emitting device ED includes an anode, a light emitting layer, and a cathode. The anode of the light emitting element ED is connected to the second node N2, and the cathode is connected to the low potential power line VSS. The light emitting element ED may emit light by receiving a driving current from the first transistor TR1.

한편, 도 2에서는 본 발명의 일 실시예에 따른 표시 장치(100)의 각각의 서브 화소(SPR, SPW, SPB, SPG)의 구동 회로가 3개의 트랜지스터 및 1개의 스토리지 커패시터(SC)를 포함하는 3T1C 구조인 것으로 설명하였으나, 트랜지스터 및 스토리지 커패시터(SC)의 개수 및 연결 관계는 설계에 따라 다양하게 변경될 수 있으며, 이에 제한되지 않는다.Meanwhile, in FIG. 2 , a driving circuit of each of the sub-pixels SPR, SPW, SPB, and SPG of the display device 100 according to an embodiment of the present invention includes three transistors and one storage capacitor SC. Although described as a 3T1C structure, the number and connection relationship of transistors and storage capacitors (SC) may be variously changed according to design, but is not limited thereto.

도 3은 본 발명의 일 실시예에 따른 표시 장치의 터치 전극의 구성도이다. 도 4는 도 3의 T1 부분의 확대도이다. 도 3에서는 설명의 편의를 위해 터치 전극(TE1, TE2), 터치용 트랜지스터(TC1, TC2, TS1, TS2), 터치 게이트 배선(TG1, TG2) 및 6개의 기준 배선(RL1, RL2, RL3-1, RL3-2, RL3-3, RL3-4)만을 간략하게 도시하였다. 3 is a configuration diagram of a touch electrode of a display device according to an embodiment of the present invention. FIG. 4 is an enlarged view of part T1 of FIG. 3 . 3, for convenience of description, touch electrodes TE1 and TE2, touch transistors TC1, TC2, TS1 and TS2, touch gate wires TG1 and TG2, and six reference wires RL1, RL2 and RL3-1 , RL3-2, RL3-3, and RL3-4) were briefly shown.

도 3 및 도 4를 참조하면, 본 발명의 일 실시예에 따른 표시 장치(100)는 복수의 터치 전극 블록(T1, T2, T3, T4, …Tn)을 포함한다. 복수의 터치 전극 블록(T1, T2, T3, T4, …Tn)은 표시 영역(AA) 내에서 복수의 서브 화소(SP)와 중첩하며 제1 방향 및 제2 방향으로 나열될 수 있다. 복수의 터치 전극 블록(T1, T2, T3, T4, …Tn) 각각은 동일한 구조를 가지므로, 이하에서는 첫번째 터치 전극 블록(T1)을 기준으로 설명하도록 한다.Referring to FIGS. 3 and 4 , the display device 100 according to an exemplary embodiment of the present invention includes a plurality of touch electrode blocks T1 , T2 , T3 , T4 , ...Tn. The plurality of touch electrode blocks T1 , T2 , T3 , T4 , ...Tn overlap the plurality of sub-pixels SP in the display area AA and may be arranged in the first and second directions. Since each of the plurality of touch electrode blocks T1 , T2 , T3 , T4 , ...Tn has the same structure, hereinafter, the first touch electrode block T1 will be described as a reference.

터치 전극 블록(T1)은 제1 터치 전극(TE1), 제2 터치 전극(TE2) 및 복수의 터치용 트랜지스터(TC1, TC2, TS1, TS2)를 포함한다. 또한, 복수의 터치용 트랜지스터(TC1, TC2, TS1, TS2)는 제1 기준 배선(RL1), 제2 기준 배선(RL2), 복수의 제3 기준 배선(RL3-1, RL3-2, RL3-3, RL3-4), 제1 터치 게이트 배선(TG1) 및 제2 터치 게이트 배선(TG2)과 연결된다.The touch electrode block T1 includes a first touch electrode TE1 , a second touch electrode TE2 , and a plurality of touch transistors TC1 , TC2 , TS1 , and TS2 . In addition, the plurality of touch transistors TC1 , TC2 , TS1 , and TS2 include a first reference line RL1 , a second reference line RL2 , and a plurality of third reference lines RL3 - 1 , RL3 - 2 , and RL3 - 3, RL3-4), the first touch gate line TG1 and the second touch gate line TG2 are connected.

제1 터치 전극(TE1)은 제1 방향으로 연장되는 복수의 제1 서브 전극(121) 및 복수의 제1 서브 전극(121)을 연결하도록 제2 방향으로 연장되는 제1 연결 전극(122)을 포함한다. 복수의 제1 서브 전극(121)은 제2 방향으로 서로 이격되도록 배치될 수 있다. 복수의 제1 서브 전극(121) 각각은 제1 방향으로 배치된 복수의 서브 화소(SP) 각각과 중첩할 수 있다. The first touch electrode TE1 includes a plurality of first sub-electrodes 121 extending in a first direction and a first connection electrode 122 extending in a second direction to connect the plurality of first sub-electrodes 121 to each other. include The plurality of first sub-electrodes 121 may be disposed to be spaced apart from each other in the second direction. Each of the plurality of first sub-electrodes 121 may overlap each of the plurality of sub-pixels SP disposed in the first direction.

제2 터치 전극(TE2)은 제1 터치 전극(TE1)과 이격되도록 배치된다. 제2 터치 전극(TE2)은 제1 방향으로 연장되는 복수의 제2 서브 전극(123) 및 복수의 제2 서브 전극(123)을 연결하도록 제2 방향으로 연장되는 제2 연결 전극(124)을 포함한다. 복수의 제2 서브 전극(123)은 제2 방향으로 서로 이격되도록 배치될 수 있다. 복수의 제2 서브 전극(123) 각각은 제1 방향으로 배치된 복수의 서브 화소(SP) 각각과 중첩할 수 있다.The second touch electrode TE2 is disposed to be spaced apart from the first touch electrode TE1. The second touch electrode TE2 includes a plurality of second sub-electrodes 123 extending in a first direction and a second connection electrode 124 extending in a second direction to connect the plurality of second sub-electrodes 123 to each other. include The plurality of second sub-electrodes 123 may be disposed to be spaced apart from each other in the second direction. Each of the plurality of second sub-electrodes 123 may overlap each of the plurality of sub-pixels SP disposed in the first direction.

복수의 제1 서브 전극(121)과 복수의 제2 서브 전극(123)은 제2 방향으로 서로 교대로 배치될 수 있다. 또한, 하나의 서브 화소(SP)에는 복수의 제1 서브 전극(121) 중 하나와 복수의 제2 서브 전극(123) 중 하나가 배치될 수 있다. 이때, 서브 화소(SP)의 상부에는 제1 서브 전극(121)이 배치되고, 서브 화소(SP)의 하부에는 제2 서브 전극(123)이 배치될 수 있으나, 제1 서브 전극(121)과 제2 서브 전극(123)의 위치가 이에 제한되는 것은 아니다. The plurality of first sub-electrodes 121 and the plurality of second sub-electrodes 123 may be alternately disposed in the second direction. Also, one of the plurality of first sub-electrodes 121 and one of the plurality of second sub-electrodes 123 may be disposed in one sub-pixel SP. In this case, the first sub-electrode 121 may be disposed above the sub-pixel SP, and the second sub-electrode 123 may be disposed below the sub-pixel SP. The location of the second sub-electrode 123 is not limited thereto.

복수의 터치용 트랜지스터(TC1, TC2, TS1, TS2)는 제1 충전 트랜지스터(TC1), 제2 충전 트랜지스터(TC2), 제1 센싱 트랜지스터(TS1) 및 제2 센싱 트랜지스터(TS2)를 포함한다. The plurality of touch transistors TC1 , TC2 , TS1 , and TS2 include a first charging transistor TC1 , a second charging transistor TC2 , a first sensing transistor TS1 , and a second sensing transistor TS2 .

제1 충전 트랜지스터(TC1)는 제4 액티브층, 제4 게이트 전극, 제4 소스 전극 및 제4 드레인 전극을 포함한다. 제4 게이트 전극은 제1 터치 게이트 배선(TG1)에 연결되고, 제4 소스 전극은 제1 터치 전극(TE1)에 연결되며, 제4 드레인 전극은 제1 기준 배선(RL1)에 연결된다. 제1 충전 트랜지스터(TC1)는 제1 터치 게이트 배선(TG1)으로부터의 제1 터치 게이트 신호에 기초하여 턴 온 또는 턴 오프 될 수 있다. 제1 충전 트랜지스터(TC1)가 턴 온 된 경우, 제1 기준 배선(RL1)으로부터의 제1 터치용 전압이 제1 터치 전극(TE1)에 충전(charging)될 수 있다.The first charging transistor TC1 includes a fourth active layer, a fourth gate electrode, a fourth source electrode, and a fourth drain electrode. The fourth gate electrode is connected to the first touch gate line TG1, the fourth source electrode is connected to the first touch electrode TE1, and the fourth drain electrode is connected to the first reference line RL1. The first charging transistor TC1 may be turned on or off based on the first touch gate signal from the first touch gate line TG1. When the first charging transistor TC1 is turned on, the first touch voltage from the first reference line RL1 may be charged to the first touch electrode TE1.

제2 충전 트랜지스터(TC2)는 제5 액티브층, 제5 게이트 전극, 제5 소스 전극 및 제5 드레인 전극을 포함한다. 제5 게이트 전극은 제1 터치 게이트 배선(TG1)에 연결되고, 제5 소스 전극은 제2 터치 전극(TE2)에 연결되며, 제5 드레인 전극은 제2 기준 배선(RL2)에 연결된다. 제2 충전 트랜지스터(TC2)는 제1 터치 게이트 배선(TG1)으로부터의 제1 터치 게이트 신호에 기초하여 턴 온 또는 턴 오프 될 수 있다. 제2 충전 트랜지스터(TC2)가 턴 온 된 경우, 제2 기준 배선(RL2)으로부터의 제2 터치용 전압이 제2 터치 전극(TE2)에 충전될 수 있다.The second charging transistor TC2 includes a fifth active layer, a fifth gate electrode, a fifth source electrode, and a fifth drain electrode. The fifth gate electrode is connected to the first touch gate line TG1, the fifth source electrode is connected to the second touch electrode TE2, and the fifth drain electrode is connected to the second reference line RL2. The second charging transistor TC2 may be turned on or off based on the first touch gate signal from the first touch gate line TG1. When the second charging transistor TC2 is turned on, the second touch voltage from the second reference line RL2 may be charged to the second touch electrode TE2.

제1 센싱 트랜지스터(TS1)는 제6 액티브층, 제6 게이트 전극, 제6 소스 전극 및 제6 드레인 전극을 포함한다. 제1 센싱 트랜지스터(TS1)는 제1 충전 트랜지스터(TC1)와 동일한 구조를 가질 수 있다. 구체적으로, 제6 게이트 전극은 제2 터치 게이트 배선(TG2)에 연결되고, 제6 드레인 전극은 제1 터치 전극(TE1)에 연결되며, 제6 소스 전극은 제3-1 기준 배선(RL3-1)에 연결된다. 제1 센싱 트랜지스터(TS1)는 제2 터치 게이트 배선(TG2)으로부터의 제2 터치 게이트 신호에 기초하여 턴 온 또는 턴 오프 될 수 있다. 제1 센싱 트랜지스터(TS1)가 턴 온 된 경우, 제1 터치 전극(TE1)으로부터의 터치 센싱 신호가 제3-1 기준 배선(RL3-1)으로 센싱될 수 있다.The first sensing transistor TS1 includes a sixth active layer, a sixth gate electrode, a sixth source electrode, and a sixth drain electrode. The first sensing transistor TS1 may have the same structure as the first charging transistor TC1. Specifically, the sixth gate electrode is connected to the second touch gate line TG2, the sixth drain electrode is connected to the first touch electrode TE1, and the sixth source electrode is connected to the 3-1 reference line RL3- 1) is connected to The first sensing transistor TS1 may be turned on or off based on the second touch gate signal from the second touch gate line TG2. When the first sensing transistor TS1 is turned on, the touch sensing signal from the first touch electrode TE1 may be sensed by the 3-1st reference line RL3-1.

제2 센싱 트랜지스터(TS2)는 제7 액티브층, 제7 게이트 전극, 제7 소스 전극 및 제7 드레인 전극을 포함한다. 제2 센싱 트랜지스터(TS1)는 제2 충전 트랜지스터(TC2)와 동일한 구조를 가질 수 있다. 구체적으로, 제7 게이트 전극은 제2 터치 게이트 배선(TG2)에 연결되고, 제7 드레인 전극은 제2 터치 전극(TE2)에 연결되며, 제7 소스 전극은 제3-4 기준 배선(RL3-4)에 연결된다. 제2 센싱 트랜지스터(TS2)는 제2 터치 게이트 배선(TG2)으로부터의 제2 터치 게이트 신호에 기초하여 턴 온 또는 턴 오프 될 수 있다. 제2 센싱 트랜지스터(TS2)가 턴 온 된 경우, 제2 터치 전극(TE2)으로부터의 터치 센싱 신호가 제3-4 기준 배선(RL3-4)으로 센싱될 수 있다.The second sensing transistor TS2 includes a seventh active layer, a seventh gate electrode, a seventh source electrode, and a seventh drain electrode. The second sensing transistor TS1 may have the same structure as the second charging transistor TC2. Specifically, the seventh gate electrode is connected to the second touch gate line TG2, the seventh drain electrode is connected to the second touch electrode TE2, and the seventh source electrode is connected to the 3-4 reference line RL3- 4) is connected to The second sensing transistor TS2 may be turned on or off based on the second touch gate signal from the second touch gate line TG2. When the second sensing transistor TS2 is turned on, the touch sensing signal from the second touch electrode TE2 may be sensed by the third-fourth reference line RL3-4.

한편, 본 발명에서는 제1 충전 트랜지스터(TC1), 제2 충전 트랜지스터(TC2), 제1 센싱 트랜지스터(TS1) 및 제2 센싱 트랜지스터(TS2)가 드레인 전극에서 소스 전극으로 전류가 흐르는 N 타입 박막 트랜지스터인 것으로 가정하여 설명하였으나, 이에 제한되지 않는다. Meanwhile, in the present invention, the first charging transistor TC1, the second charging transistor TC2, the first sensing transistor TS1, and the second sensing transistor TS2 are N-type thin film transistors through which current flows from the drain electrode to the source electrode. It has been described assuming that it is, but is not limited thereto.

제1 충전 트랜지스터(TC1), 제2 충전 트랜지스터(TC2), 제1 센싱 트랜지스터(TS1) 및 제2 센싱 트랜지스터(TS2)는 복수로 구비될 수 있다. 즉, 하나의 터치 전극 블록(T1)에 제1 충전 트랜지스터(TC1), 제2 충전 트랜지스터(TC2), 제1 센싱 트랜지스터(TS1) 및 제2 센싱 트랜지스터(TS2)가 1개씩 배치되는 것이 아닌, 복수로 배치될 수 있다. 이에, 하나의 터치 전극 블록(T1)에 제1 충전 트랜지스터(TC1), 제2 충전 트랜지스터(TC2), 제1 센싱 트랜지스터(TS1) 및 제2 센싱 트랜지스터(TS2)가 복수로 구비되어 터치 전극 블록(T1)의 제1 충전 트랜지스터(TC1), 제2 충전 트랜지스터(TC2), 제1 센싱 트랜지스터(TS1) 및 제2 센싱 트랜지스터(TS2) 각각에 로드(load)가 집중되는 것을 방지할 수 있다. The first charging transistor TC1 , the second charging transistor TC2 , the first sensing transistor TS1 , and the second sensing transistor TS2 may be provided in plurality. That is, the first charging transistor TC1, the second charging transistor TC2, the first sensing transistor TS1, and the second sensing transistor TS2 are not disposed one by one in one touch electrode block T1, Can be arranged multiple times. Accordingly, a plurality of first charging transistors TC1, second charging transistors TC2, first sensing transistors TS1, and second sensing transistors TS2 are provided in one touch electrode block T1, thereby forming a touch electrode block. It is possible to prevent a load from being concentrated on each of the first charging transistor TC1 , the second charging transistor TC2 , the first sensing transistor TS1 , and the second sensing transistor TS2 of T1 .

제1 터치 게이트 배선(TG1)과 제2 터치 게이트 배선(TG2)은 각각 복수로 구비될 수 있다. 이때, 하나의 터치 전극 블록(T1)에 배치되는 복수의 제1 터치 게이트 배선(TG1)은 서로 전기적으로 연결되어 복수의 제1 충전 트랜지스터(TC1) 및 복수의 제2 충전 트랜지스터(TC2)에 동일한 제1 터치 게이트 신호를 인가할 수 있다. 또한, 하나의 터치 전극 블록(T1)에 배치되는 복수의 제2 터치 게이트 배선(TG2)은 서로 전기적으로 연결되어 복수의 제1 센싱 트랜지스터(TS1) 및 복수의 제2 센싱 트랜지스터(TS2)에 동일한 제2 터치 게이트 신호를 인가할 수 있다.A plurality of first touch gate wires TG1 and second touch gate wires TG2 may be provided. At this time, the plurality of first touch gate wires TG1 disposed on one touch electrode block T1 are electrically connected to each other to give the plurality of first charging transistors TC1 and the plurality of second charging transistors TC2 the same A first touch gate signal may be applied. In addition, the plurality of second touch gate wires TG2 disposed on one touch electrode block T1 are electrically connected to each other to provide the same information to the plurality of first sensing transistors TS1 and the plurality of second sensing transistors TS2. A second touch gate signal may be applied.

제1 터치 게이트 배선(TG1)과 제2 터치 게이트 배선(TG2)은 제1 방향으로 연장될 수 있다. 또한, 제1 터치 게이트 배선(TG1)과 제2 터치 게이트 배선(TG2)은 서로 교대로 배치될 수 있다. 예를 들어, 제2 방향으로 서로 인접하는 복수의 서브 화소 사이에는 제1 터치 게이트 배선(TG1)과 제2 터치 게이트 배선(TG2) 중 하나만이 배치될 수 있다. 또한, 첫번째 라인의 복수의 서브 화소(SP)와 두번째 라인의 복수의 서브 화소(SP) 사이에는 제1 터치 게이트 배선(TG1)이 배치되고, 두번째 라인의 복수의 서브 화소(SP)와 세번째 라인의 복수의 서브 화소(SP) 사이에는 제2 터치 게이트 배선(TG2)이 배치되며, 이러한 구조가 교대로 반복될 수 있다. 또는, 하나의 제1 서브 전극(121)과 하나의 제2 서브 전극(123)은 하나의 서브 전극 쌍을 이루며, 제2 방향으로 서로 인접하는 서브 전극 쌍들 사이에는 제1 터치 게이트 배선(TG1)과 제2 터치 게이트 배선(TG2) 중 하나만이 배치될 수 있다. 또한, 첫번째 서브 전극 쌍과 두번째 서브 전극 쌍 사이에는 제1 터치 게이트 배선(TG1)이 배치되고, 두번째 서브 전극 쌍과 세번째 서브 전극 쌍 사이에는 제2 터치 게이트 배선(TG2)이 배치되며, 이러한 구조가 교대로 반복될 수 있다.The first touch gate line TG1 and the second touch gate line TG2 may extend in the first direction. Also, the first touch gate line TG1 and the second touch gate line TG2 may be alternately disposed. For example, only one of the first touch gate wire TG1 and the second touch gate wire TG2 may be disposed between a plurality of sub-pixels adjacent to each other in the second direction. In addition, a first touch gate wire TG1 is disposed between the plurality of sub-pixels SP of the first line and the plurality of sub-pixels SP of the second line, and the plurality of sub-pixels SP of the second line and the plurality of sub-pixels SP of the third line A second touch gate line TG2 is disposed between the plurality of sub-pixels SP, and this structure may be alternately repeated. Alternatively, one first sub-electrode 121 and one second sub-electrode 123 form one sub-electrode pair, and a first touch gate wire TG1 is formed between sub-electrode pairs adjacent to each other in the second direction. and only one of the second touch gate wire TG2 may be disposed. In addition, a first touch gate line TG1 is disposed between the first sub-electrode pair and the second sub-electrode pair, and a second touch gate line TG2 is disposed between the second sub-electrode pair and the third sub-electrode pair. can be repeated alternately.

제1 기준 배선(RL1), 제2 기준 배선(RL2) 및 복수의 제3 기준 배선(RL3-1, RL3-2, RL3-3, RL3-4)은 제2 방향으로 연장될 수 있다. 제1 기준 배선(RL1), 제2 기준 배선(RL2) 및 복수의 제3 기준 배선(RL3-1, RL3-2, RL3-3, RL3-4)은 도 2에서 설명한 기준 배선(RL)과 동일한 배선일 수 있다. 즉, 기준 배선(RL)은 표시 구간에서는 복수의 서브 화소(SP)에 기준 전압(Vref)을 인가하고, 터치 구간에서는 제1 터치 전극(TE1) 및 제2 터치 전극(TE2)에 터치용 신호를 전달하거나 전달받을 수 있도록 구성될 수 있다. 제1 터치 전극(TE1)에 제1 터치용 전압을 인가하는 제1 기준 배선(RL1)은 하나로 구비되고, 제2 터치 전극(TE2)에 제2 터치용 전압을 인가하는 제2 기준 배선(RL2)은 하나로 구비되며, 제1 터치 전극(TE1) 및 제2 터치 전극(TE2)으로부터의 터치 센싱 신호를 전달하는 제3 기준 배선(RL3-1, RL3-2, RL3-3, RL3-4)은 복수로 구비될 수 있다. 한편, 제3 기준 배선(RL3-1, RL3-2, RL3-3, RL3-4)은 멀티플렉서(MUX)로부터 분기된 배선들일 수 있다. 이때, 멀티플렉서(MUX)는 기판(110)의 가장자리에 배치될 수 있다. 그러나, 본 발명은 이에 제한되지 않는다.The first reference line RL1 , the second reference line RL2 , and the plurality of third reference lines RL3 - 1 , RL3 - 2 , RL3 - 3 , and RL3 - 4 may extend in the second direction. The first reference wire RL1, the second reference wire RL2, and the plurality of third reference wires RL3-1, RL3-2, RL3-3, and RL3-4 are identical to the reference wire RL described in FIG. It may be the same wire. That is, the reference line RL applies the reference voltage Vref to the plurality of sub-pixels SP in the display period, and touch signals to the first touch electrode TE1 and the second touch electrode TE2 in the touch period. It can be configured to deliver or receive. A first reference line RL1 for applying the first touch voltage to the first touch electrode TE1 is provided, and a second reference line RL2 for applying the second touch voltage to the second touch electrode TE2. ) is provided, and the third reference wires RL3-1, RL3-2, RL3-3, and RL3-4 transmitting touch sensing signals from the first touch electrode TE1 and the second touch electrode TE2 may be provided in plurality. Meanwhile, the third reference wires RL3-1, RL3-2, RL3-3, and RL3-4 may be branched wires from the multiplexer MUX. In this case, the multiplexer MUX may be disposed on the edge of the substrate 110 . However, the present invention is not limited thereto.

제1 터치 전극(TE1)과 연결되는 제1 센싱 트랜지스터(TS1)와 제2 터치 전극(TE2)과 연결되는 제2 센싱 트랜지스터(TS2)는 복수의 제3 기준 배선(RL3-1, RL3-2, RL3-3, RL3-4) 중 서로 다른 배선에 연결될 수 있다. 이에, 서로 다른 제3 기준 배선(RL3-1, RL3-2, RL3-3, RL3-4)을 통해 제1 터치 전극(TE1) 및 제2 터치 전극(TE2) 각각의 전압을 센싱할 수 있다. 예를 들어, 도 3 및 도 4에 도시된 바와 같이, 첫번째 터치 전극 블록(T1)의 제1 센싱 트랜지스터(TS1)는 모두 제3-1 기준 배선(RL3-1)과 연결되고, 제2 센싱 트랜지스터(TS2)는 모두 제3-4 기준 배선(RL3-4)과 연결될 수 있다. 또한, 도 3에 도시된 바와 같이, 두번째 터치 전극 블록(T2)의 제1 센싱 트랜지스터(TS1)는 모두 제3-2 기준 배선(RL3-2)과 연결되고, 제2 센싱 트랜지스터(TS2)는 모두 제3-1 기준 배선(RL3-1)과 연결될 수 있다. 다만, 센싱 트랜지스터(TS1, TS2)와 제3 기준 배선(RL3-1, RL3-2, RL3-3, RL3-4)의 연결 관계는 도 3 및 도 4에 도시된 것으로 제한되는 것은 아니다. The first sensing transistor TS1 connected to the first touch electrode TE1 and the second sensing transistor TS2 connected to the second touch electrode TE2 include a plurality of third reference wires RL3-1 and RL3-2. , RL3-3, RL3-4) can be connected to different wires. Accordingly, the respective voltages of the first touch electrode TE1 and the second touch electrode TE2 may be sensed through the third reference lines RL3-1, RL3-2, RL3-3, and RL3-4 that are different from each other. . For example, as shown in FIGS. 3 and 4 , all of the first sensing transistors TS1 of the first touch electrode block T1 are connected to the 3-1 reference line RL3-1, and the second sensing transistor TS1 is connected to the 3-1 reference line RL3-1. All of the transistors TS2 may be connected to the third-fourth reference lines RL3-4. Also, as shown in FIG. 3 , all of the first sensing transistors TS1 of the second touch electrode block T2 are connected to the 3-2nd reference line RL3-2, and the second sensing transistor TS2 is All may be connected to the 3-1st reference line RL3-1. However, the connection relationship between the sensing transistors TS1 and TS2 and the third reference wires RL3-1, RL3-2, RL3-3, and RL3-4 is not limited to those shown in FIGS. 3 and 4.

한편, 제1 서브 전극(121), 제2 서브 전극(123), 제1 충전 트랜지스터(TC1), 제2 충전 트랜지스터(TC2), 제1 센싱 트랜지스터(TS1), 제2 센싱 트랜지스터(TS2), 제1 터치 게이트 배선(TG1), 제2 터치 게이트 배선(TG2), 제3 기준 배선(RL3-1, RL3-2, RL3-3, RL3-4)의 개수는 도 4에 도시된 개수로 한정되지 않는다. 즉, 이들의 개수는 설계에 따라 변경될 수 있다. Meanwhile, the first sub-electrode 121, the second sub-electrode 123, the first charging transistor TC1, the second charging transistor TC2, the first sensing transistor TS1, the second sensing transistor TS2, The number of the first touch gate line TG1, the second touch gate line TG2, and the third reference lines RL3-1, RL3-2, RL3-3, and RL3-4 is limited to the number shown in FIG. It doesn't work. That is, the number of them may be changed according to design.

도 5는 본 발명의 일 실시예에 따른 표시 장치의 구동 방법을 설명하기 위한 개략적인 동작 타이밍을 도시한 것이다. 도 5에서는 설명의 편의를 위하여 두개의 기준 배선(RL1, RL2) 및 복수의 터치 전극 블록(T1, T2, T3, T4, …Tn) 각각에 포함된 제1 터치 게이트 배선(TG1-1, TG1-2, …TG1-n)과 제2 터치 게이트 배선(TG2-1, TG2-2, …TG2-n)의 신호만을 개략적으로 도시하였다. 여기서, TG1-n 및 TG2-n은 n번째 터치 전극 블록(Tn)의 제1 터치 게이트 배선(TG1) 및 제2 터치 게이트 배선(TG2) 각각을 의미한다.5 illustrates schematic operation timing for explaining a method of driving a display device according to an exemplary embodiment of the present invention. In FIG. 5 , for convenience of description, the first touch gate wires TG1-1 and TG1 included in each of the two reference wires RL1 and RL2 and the plurality of touch electrode blocks T1, T2, T3, T4, ...Tn. -2, ...TG1-n) and the signals of the second touch gate wires TG2-1, TG2-2, ...TG2-n are schematically shown. Here, TG1-n and TG2-n refer to the first touch gate line TG1 and the second touch gate line TG2 of the n-th touch electrode block Tn, respectively.

도 5를 참조하면, 표시 장치(100)는 하나의 프레임에서 표시 구간과 터치 구간으로 시분할 구동될 수 있다. 여기서, 터치 구간은 복수의 터치 구간(TP1, TP2, …TPn)을 포함할 수 있다. 구체적으로, 제n 터치 구간(TPn)은 n번째 터치 전극 블록(Tn)의 제1 터치 게이트 배선(TG1-n) 및 제2 터치 게이트 배선(TG2-n)에 신호가 인가되는 구간을 의미할 수 있다.Referring to FIG. 5 , the display device 100 may be time-division driven in a display section and a touch section in one frame. Here, the touch period may include a plurality of touch periods TP1, TP2, ...TPn. Specifically, the n-th touch period TPn means a period in which signals are applied to the first touch gate line TG1-n and the second touch gate line TG2-n of the n-th touch electrode block Tn. can

먼저, 표시 구간에서, 제1 기준 배선(RL1), 제2 기준 배선(RL2) 및 제3 기준 배선(RL3-1, RL3-2, RL3-3, RL3-4)에는 동일한 기준 전압(Vref)이 복수의 서브 화소(SP)로 인가될 수 있다. 또한, 도시되지는 않았으나, 표시 구간에서는 복수의 게이트 배선(GL)에 게이트 신호가 인가될 수 있다. 이때, 제1 터치 게이트 배선(TG1-1, TG1-2, …TG1-n)과 제2 터치 게이트 배선(TG2-1, TG2-2, …TG2-n)은 모두 터치 구간에서 터치 게이트 신호를 인가하기 위한 배선이므로, 표시 구간에서는 로우 레벨의 신호가 입력되어, 복수의 터치용 트랜지스터(TC1, TC2, TS1, TS2)가 턴 오프 될 수 있다. First, in the display period, the same reference voltage Vref is applied to the first reference wire RL1, the second reference wire RL2, and the third reference wire RL3-1, RL3-2, RL3-3, and RL3-4. It may be applied to the plurality of sub-pixels SP. Also, although not shown, a gate signal may be applied to the plurality of gate lines GL in the display period. At this time, both the first touch gate wires TG1-1, TG1-2, ...TG1-n and the second touch gate wires TG2-1, TG2-2, ...TG2-n transmit touch gate signals in the touch period. Since it is a wire to be applied, a low-level signal is input in the display period, so that the plurality of touch transistors TC1, TC2, TS1, and TS2 can be turned off.

터치 구간에서, 제1 기준 배선(RL1)에는 제1 터치용 전압(V+)이 인가되고, 제2 기준 배선(RL2)에는 제2 터치용 전압(V-)이 인가된다. 여기서, 제1 터치용 전압(V+)은 기준 전압(Vref)과 기설정된 소정의 전압(V0)의 합(Vref+V0)이고, 제2 터치용 전압(V-)은 기준 전압(Vref)과 기설정된 소정의 전압(V0)의 차(Vref-V0)일 수 있다. 이때, 소정의 전압(V0)은 임의의 전압 값으로, 설계에 따라 자유롭게 설정될 수 있다. 또한, 제1 터치 게이트 배선(TG1-1, TG1-2, …TG1-n)과 제2 터치 게이트 배선(TG2-1, TG2-2, …TG2-n)에 순차적으로 제1 터치 게이트 신호와 제2 터치 게이트 신호가 인가될 수 있다. 이때, 복수의 터치 구간(TP1, TP2, …TPn) 각각에서 제1 터치 게이트 신호와 제2 터치 게이트 신호는 서로 반전된 신호일 수 있다. 예를 들어, 제1 터치 구간(TP1)에서 첫번째 터치 전극 블록(T1)의 제1 터치 게이트 배선(TG1-1) 및 제2 터치 게이트 배선(TG2-1) 각각에 인가되는 제1 터치 게이트 신호와 제2 터치 게이트 신호는 서로 반전된 신호일 수 있다. 그리고 제1 터치 구간(TP1)을 제외한 나머지 터치 구간에서는 첫번째 터치 전극 블록(T1)의 제1 터치 게이트 배선(TG1-1) 및 제2 터치 게이트 배선(TG2-1) 모두에 터치용 트랜지스터(TC1, TC2, TS1, TS2)를 턴 오프 시키기 위한 신호가 인가될 수 있다.In the touch period, the first touch voltage V + is applied to the first reference line RL1 , and the second touch voltage V − is applied to the second reference line RL2 . Here, the first touch voltage (V + ) is the sum (Vref + V0) of the reference voltage (Vref) and the predetermined voltage (V0), and the second touch voltage (V - ) is the reference voltage (Vref). It may be a difference (Vref-V0) between a predetermined voltage (V0) and a predetermined voltage (V0). At this time, the predetermined voltage V0 is an arbitrary voltage value and may be freely set according to design. In addition, the first touch gate signal and the second touch gate wires TG1-1, TG1-2, ...TG1-n and the second touch gate wires TG2-1, TG2-2, ...TG2-n are sequentially transmitted. A second touch gate signal may be applied. In this case, in each of the plurality of touch periods TP1 , TP2 , ...TPn, the first touch gate signal and the second touch gate signal may be inverted signals. For example, in the first touch period TP1, the first touch gate signal is applied to each of the first touch gate line TG1-1 and the second touch gate line TG2-1 of the first touch electrode block T1. and the second touch gate signal may be signals inverted from each other. In addition, in the remaining touch periods except for the first touch period TP1, the touch transistor TC1 is applied to both the first touch gate line TG1-1 and the second touch gate line TG2-1 of the first touch electrode block T1. , TC2, TS1, TS2) may be applied to turn off the signal.

보다 구체적으로, 첫번째 터치 전극 블록(T1)의 제1 터치 게이트 배선(TG1-1)에 하이 레벨의 제1 터치 게이트 신호가 인가된다. 이에, 첫번째 터치 전극 블록(T1)의 제1 충전 트랜지스터(TC1)와 제2 충전 트랜지스터(TC2)가 턴 온 된다. 그리고 제1 기준 배선(RL1)과 제2 기준 배선(RL2)을 통해 제1 터치용 전압(V+) 및 제2 터치용 전압(V-)이 제1 터치 전극(TE1)과 제2 터치 전극(TE2)에 각각 충전될 수 있다. More specifically, a high level first touch gate signal is applied to the first touch gate line TG1 - 1 of the first touch electrode block T1 . Accordingly, the first charging transistor TC1 and the second charging transistor TC2 of the first touch electrode block T1 are turned on. Further, the first touch voltage (V + ) and the second touch voltage (V - ) are transmitted between the first touch electrode TE1 and the second touch electrode through the first reference line RL1 and the second reference line RL2. (TE2) can be charged respectively.

다음으로, 첫번째 터치 전극 블록(T1)의 제2 터치 게이트 배선(TG2-1)에 하이 레벨의 제2 터치 게이트 신호가 인가된다. 이에, 첫번째 터치 전극 블록(T1)의 제1 센싱 트랜지스터(TS1)와 제2 센싱 트랜지스터(TS2)가 턴 온 된다. 그리고 제1 터치 전극(TE1)으로부터의 터치 센싱 신호는 제1 센싱 트랜지스터(TS1)와 연결된 제3 기준 배선(RL3-1)을 통해 센싱되고, 제2 터치 전극(TE2)으로부터의 터치 센싱 신호는 제2 센싱 트랜지스터(TS2)와 연결된 제3 기준 배선(RL3-4)을 통해 센싱된다. 이때, 제1 터치 게이트 배선(TG1-1)에는 로우 레벨의 제1 터치 게이트 신호가 인가되어 제1 충전 트랜지스터(TC1)와 제2 충전 트랜지스터(TC2)는 턴 오프 된다. Next, a high level second touch gate signal is applied to the second touch gate line TG2 - 1 of the first touch electrode block T1 . Accordingly, the first sensing transistor TS1 and the second sensing transistor TS2 of the first touch electrode block T1 are turned on. The touch sensing signal from the first touch electrode TE1 is sensed through the third reference line RL3-1 connected to the first sensing transistor TS1, and the touch sensing signal from the second touch electrode TE2 is It is sensed through the third reference line RL3 - 4 connected to the second sensing transistor TS2 . At this time, a low level first touch gate signal is applied to the first touch gate wire TG1 - 1 , and thus the first charging transistor TC1 and the second charging transistor TC2 are turned off.

첫번째 터치 전극 블록(T1)에서의 센싱이 이루어진 후, 두번째 터치 전극(T2) 블록의 제1 터치 게이트 배선(TG1-2) 및 제2 터치 게이트 배선(TG2-2)에 순차적으로 하이 레벨의 터치 게이트 신호가 입력된다. 이러한 동작은 n번째 터치 전극 블록(Tn)까지 순차적으로 이루어질 수 있다. 다만, 도 5에서는 각각의 터치 전극 블록(T1, T2, T3, T4, …Tn)에서의 센싱이 순차적으로 이루어진 것으로 설명하였으나, 본 발명이 이에 제한되는 것은 아니다. 즉, 복수의 터치 전극 블록(T1, T2, T3, T4, …Tn)에서 동시에 터치 센싱이 이루어질 수도 있다.After sensing is performed in the first touch electrode block T1, high-level touches are sequentially applied to the first touch gate line TG1-2 and the second touch gate line TG2-2 of the second touch electrode T2 block. A gate signal is input. Such an operation may be sequentially performed up to the nth touch electrode block Tn. However, although it has been described in FIG. 5 that sensing is sequentially performed in each of the touch electrode blocks T1, T2, T3, T4, ...Tn, the present invention is not limited thereto. That is, touch sensing may be simultaneously performed in the plurality of touch electrode blocks T1, T2, T3, T4, ...Tn.

만약, 특정 터치 전극 블록과 대응되는 영역에 터치가 이루어질 경우, 제1 터치 전극(TE1) 및 제2 터치 전극(TE2)의 전압이 변화될 수 있다. 즉, 제1 터치 전극(TE1)과 제2 터치 전극(TE2)에는 일정한 제1 터치용 전압(V+)과 제2 터치용 전압(V-)이 인가되므로, 터치가 이루어지지 않을 경우 센싱되는 전압 값은 항상 기설정된 범위 내에 존재할 수 있다. 그러나, 사용자의 손가락이 특정 터치 전극 블록의 제1 터치 전극(TE1) 또는 제2 터치 전극(TE2)과 인접하게 위치할 경우, 제1 터치 전극(TE1) 및 제2 터치 전극(TE2)의 전하량이 변하게 된다. 특히, 제1 터치 전극(TE1)과 제2 터치 전극(TE2)으로부터 센싱되는 전압 값이 기설정된 범위 이상일 경우, 특정 터치 전극 블록과 대응되는 영역에 터치 동작이 이루어진 것으로 판단할 수 있다.If a touch is made to an area corresponding to a specific touch electrode block, voltages of the first touch electrode TE1 and the second touch electrode TE2 may be changed. That is, since a constant first touch voltage (V + ) and a second touch voltage (V - ) are applied to the first touch electrode TE1 and the second touch electrode TE2 , when a touch is not made, the sensed The voltage value may always exist within a predetermined range. However, when the user's finger is positioned adjacent to the first touch electrode TE1 or the second touch electrode TE2 of a specific touch electrode block, the charge amount of the first touch electrode TE1 and the second touch electrode TE2 this will change In particular, when the voltage values sensed by the first touch electrode TE1 and the second touch electrode TE2 are greater than or equal to a preset range, it may be determined that a touch operation has been performed in an area corresponding to a specific touch electrode block.

도 6a는 도 4의 B 부분의 확대 평면도이다. 도 6b는 도 6a의 VIb-VIb'에 따른 단면도이다. 도 6c는 도 6a의 VIc-VIc'에 따른 단면도이다. 도 6a는 하나의 화소를 구성하는 적색 서브 화소(SPR), 백색 서브 화소(SPW), 청색 서브 화소(SPB) 및 녹색 서브 화소(SPG)에 대한 확대 평면도이다.6A is an enlarged plan view of part B of FIG. 4 . FIG. 6B is a cross-sectional view taken along VIb-VIb' of FIG. 6A. FIG. 6C is a cross-sectional view along the line VIc-VIc' of FIG. 6A. 6A is an enlarged plan view of a red sub-pixel SPR, a white sub-pixel SPW, a blue sub-pixel SPB, and a green sub-pixel SPG constituting one pixel.

도 6a 내지 도 6c를 참조하면, 본 발명의 일 실시예에 따른 표시 장치(100)는 기판(110), 제1 터치 전극(TE1), 제2 터치 전극(TE2), 제1 트랜지스터(TR1), 제2 트랜지스터(TR2), 제3 트랜지스터(TR3), 스토리지 커패시터(SC), 제1 충전 트랜지스터(TC1), 제2 충전 트랜지스터(TC2), 제1 센싱 트랜지스터(TS1), 제2 센싱 트랜지스터(TS2), 발광 소자(ED), 게이트 배선(GL), 센싱 배선(SL), 제1 터치 게이트 배선(TG1), 제2 터치 게이트 배선(TG2), 데이터 배선(DL), 기준 배선(RL), 고전위 전원 배선(VDD) 및 컬러 필터(CF)를 포함한다. 도 6a 내지 도 6c에서는 복수의 터치용 트랜지스터(TC1, TC2, TS1, TS2) 중 제1 충전 트랜지스터(TC1)만이 도시되었고, 터치 전극(TE1, TE2) 중 제1 서브 전극(121) 및 제2 서브 전극(123)만이 도시되었다.6A to 6C , the display device 100 according to an exemplary embodiment of the present invention includes a substrate 110, a first touch electrode TE1, a second touch electrode TE2, and a first transistor TR1. , the second transistor TR2, the third transistor TR3, the storage capacitor SC, the first charging transistor TC1, the second charging transistor TC2, the first sensing transistor TS1, and the second sensing transistor ( TS2), light emitting element ED, gate line GL, sensing line SL, first touch gate line TG1, second touch gate line TG2, data line DL, reference line RL , a high potential power supply wire (VDD) and a color filter (CF). 6A to 6C show only the first charging transistor TC1 among the plurality of touch transistors TC1, TC2, TS1, and TS2, and the first sub-electrode 121 and the second sub-electrode 121 among the touch electrodes TE1 and TE2. Only the sub-electrode 123 is shown.

도 6a를 참조하면, 복수의 서브 화소(SP)는 적색 서브 화소(SPR), 녹색 서브 화소(SPG), 청색 서브 화소(SPB) 및 백색 서브 화소(SPW)를 포함한다. 예를 들어, 제1 방향을 따라 적색 서브 화소(SPR), 백색 서브 화소(SPW), 청색 서브 화소(SPB) 및 녹색 서브 화소(SPG)가 순차적으로 배치될 수 있다. 다만, 복수의 서브 화소(SP)의 배치 순서는 이에 제한되지 않는다.Referring to FIG. 6A , the plurality of sub-pixels SP includes a red sub-pixel SPR, a green sub-pixel SPG, a blue sub-pixel SPB, and a white sub-pixel SPW. For example, a red sub-pixel SPR, a white sub-pixel SPW, a blue sub-pixel SPB, and a green sub-pixel SPG may be sequentially disposed along the first direction. However, the arrangement order of the plurality of sub-pixels SP is not limited thereto.

복수의 서브 화소(SP) 각각은 발광 영역(EA) 및 회로 영역(CA)을 포함한다. 발광 영역(EA)은 독립적으로 한가지 색상의 광을 발광할 수 있는 영역으로, 발광 소자(ED)가 배치될 수 있다. 구체적으로, 뱅크(116)로부터 노출되어, 발광 소자(ED)로부터 발광된 광이 외부로 진행할 수 있는 영역을 발광 영역(EA)으로 정의할 수 있다. 예를 들어, 도 6b 및 도 6c에 도시된 바와 같이, 뱅크(116)에 의하여 애노드(AN)가 노출되어 애노드(AN)와 발광층(EL)이 직접 접하는 영역이 발광 영역(EA)일 수 있다.Each of the plurality of sub-pixels SP includes an emission area EA and a circuit area CA. The light emitting area EA is an area capable of independently emitting light of one color, and a light emitting element ED may be disposed thereon. Specifically, an area in which light exposed from the bank 116 and emitted from the light emitting device ED can travel to the outside may be defined as the light emitting area EA. For example, as shown in FIGS. 6B and 6C , an area in which the anode AN is exposed by the bank 116 and the anode AN and the light emitting layer EL directly contact may be the light emitting area EA. .

회로 영역(CA)은 발광 영역(EA)을 제외한 나머지 영역으로, 복수의 발광 소자(ED)를 구동하기 위한 구동 회로와 구동 회로로 각종 신호를 전달하는 복수의 배선이 배치될 수 있다. 그리고 구동 회로, 복수의 배선 및 뱅크(116) 등이 배치된 회로 영역(CA)은 비발광 영역일 수 있다. 예를 들어, 회로 영역(CA)에는 제1 트랜지스터(TR1), 제2 트랜지스터(TR2), 제3 트랜지스터(TR3), 스토리지 커패시터(SC), 제1 충전 트랜지스터(TC1), 제2 충전 트랜지스터(TC2), 제1 센싱 트랜지스터(TS1), 제2 센싱 트랜지스터(TS2)를 포함하는 구동 회로 및 복수의 고전위 전원 배선(VDD), 복수의 데이터 배선(DL), 복수의 기준 배선(RL), 복수의 게이트 배선(GL), 센싱 배선(SL), 복수의 터치 게이트 배선(TG1, TG2) 및 뱅크(116) 등이 배치될 수 있다.The circuit area CA is an area other than the light emitting area EA, and a driving circuit for driving the plurality of light emitting elements ED and a plurality of wirings for transmitting various signals to the driving circuit may be disposed. Also, the circuit area CA in which the driving circuit, the plurality of wires, and the bank 116 are disposed may be a non-emission area. For example, in the circuit area CA, the first transistor TR1 , the second transistor TR2 , the third transistor TR3 , the storage capacitor SC, the first charging transistor TC1 , and the second charging transistor ( TC2), a driving circuit including a first sensing transistor TS1 and a second sensing transistor TS2, a plurality of high-potential power supply lines VDD, a plurality of data lines DL, a plurality of reference lines RL, A plurality of gate lines GL, a plurality of sensing lines SL, a plurality of touch gate lines TG1 and TG2, and a bank 116 may be disposed.

도 6a 내지 도 6c를 참조하면, 기판(110) 상에는 제1 터치 전극(TE1) 및 제2 터치 전극(TE2)이 배치된다. 특히, 제1 터치 전극(TE1)의 제1 서브 전극(121) 및 제2 터치 전극(TE2)의 제2 서브 전극(123)은 복수의 서브 화소(SP)에서 제1 방향을 따라 연장되도록 배치될 수 있다. Referring to FIGS. 6A to 6C , a first touch electrode TE1 and a second touch electrode TE2 are disposed on the substrate 110 . In particular, the first sub-electrode 121 of the first touch electrode TE1 and the second sub-electrode 123 of the second touch electrode TE2 are disposed to extend along the first direction in the plurality of sub-pixels SP. It can be.

제1 서브 전극(121)은 복수의 서브 화소(SP) 각각의 발광 영역(EA)에서 애노드(AN)와 중첩하는 제1 메인 전극부(121a)와 제1 메인 전극부(121a)를 연결하는 제1 연결부(121b)를 포함한다. 제1 메인 전극부(121a)는 제1 연결부(121b)보다 상대적으로 넓은 면적을 갖도록 형성될 수 있다. 제1 연결부(121b)는 서로 인접하는 서브 화소(SP)의 발광 영역(EA) 사이의 회로 영역(CA)에 배치될 수 있다. The first sub-electrode 121 connects the first main electrode part 121a overlapping the anode AN in the light emitting area EA of each of the plurality of sub-pixels SP and the first main electrode part 121a. It includes a first connection part (121b). The first main electrode part 121a may be formed to have a relatively larger area than the first connection part 121b. The first connection portion 121b may be disposed in the circuit area CA between the emission areas EA of the sub-pixels SP adjacent to each other.

제2 서브 전극(123)은 복수의 서브 화소(SP) 각각의 발광 영역(EA)에서 애노드(AN)와 중첩하는 제2 메인 전극부(123a)와 제2 메인 전극부(123a)를 연결하는 제2 연결부(123b)를 포함한다. 제2 메인 전극부(123a)는 제2 연결부(123b)보다 상대적으로 넓은 면적을 갖도록 형성될 수 있다. 제2 연결부(123b)는 서로 인접하는 서브 화소(SP)의 발광 영역(EA) 사이의 회로 영역(CA)에 배치될 수 있다. 또한, 제2 서브 전극(123)은 제2 연결부(123b)로부터 연장되어 제2 충전 트랜지스터(TC2)와 전기적으로 연결되는 연장부(123c)를 더 포함할 수 있다. 이에 대해서는 도 7a 내지 도 7c를 참조하여 후술하도록 한다.The second sub-electrode 123 connects the second main electrode part 123a overlapping the anode AN in the emission area EA of each of the plurality of sub-pixels SP and the second main electrode part 123a. A second connection portion 123b is included. The second main electrode part 123a may be formed to have a relatively larger area than the second connection part 123b. The second connection portion 123b may be disposed in the circuit area CA between the emission areas EA of the sub-pixels SP adjacent to each other. In addition, the second sub-electrode 123 may further include an extension portion 123c extending from the second connection portion 123b and electrically connected to the second charging transistor TC2. This will be described later with reference to FIGS. 7A to 7C .

하나의 서브 화소(SP)의 발광 영역(EA)에는 제1 서브 전극(121) 및 제2 서브 전극(123)이 모두 배치될 수 있다. 특히, 도 6a에 도시된 바와 같이, 제1 서브 전극(121) 및 제2 서브 전극(123)은 발광 영역(EA)의 상부 및 하부에 각각 배치될 수 있다. 다만, 제1 서브 전극(121) 및 제2 서브 전극(123)의 위치가 이에 제한되는 것은 아니다.Both the first sub-electrode 121 and the second sub-electrode 123 may be disposed in the emission area EA of one sub-pixel SP. In particular, as shown in FIG. 6A , the first sub-electrode 121 and the second sub-electrode 123 may be disposed above and below the emission area EA, respectively. However, the positions of the first sub-electrode 121 and the second sub-electrode 123 are not limited thereto.

제1 터치 전극(TE1) 및 제2 터치 전극(TE2)은 투명 도전성 물질로 이루어질 수 있다. 이에, 발광 소자(ED)로부터 발광된 광은 제1 터치 전극(TE1) 및 제2 터치 전극(TE2)을 통과하여 용이하게 방출될 수 있다. 제1 터치 전극(TE1) 및 제2 터치 전극(TE2)은 인듐 주석 산화물(Indium Tin Oxide; ITO), 인듐 아연 산화물(Indium Zinc Oxide; IZO), 인듐 주석 아연 산화물(Indium Zinc Tin Oxide; ITZO) 등과 같은 투명 전도성 산화물(Transparent Conducting Oxide; TCO) 또는 인듐 갈륨 아연 산화물(Indium gallium zinc oxide; IGZO), 인듐 갈륨 산화물(Indium gallium Oxide; IGO), 인듐 주석 아연 산화물(Indium Tin Zinc Oxide; ITZO) 등의 투명한 산화물 반도체로 이루어질 수 있으나, 이에 제한되지 않는다. The first touch electrode TE1 and the second touch electrode TE2 may be made of a transparent conductive material. Accordingly, light emitted from the light emitting element ED may be easily emitted by passing through the first touch electrode TE1 and the second touch electrode TE2 . The first touch electrode TE1 and the second touch electrode TE2 may include indium tin oxide (ITO), indium zinc oxide (IZO), or indium tin zinc oxide (ITZO). Transparent Conducting Oxide (TCO) or Indium Gallium Zinc Oxide (IGZO), Indium Gallium Oxide (IGO), Indium Tin Zinc Oxide (ITZO), etc. It may be made of a transparent oxide semiconductor of, but is not limited thereto.

한편, 도시되지는 않았으나, 기판(110)과 터치 전극(TE1, TE2) 사이에는 버퍼층이 배치될 수 있다. 버퍼층은 기판(110)을 통한 수분 또는 불순물의 침투를 저감할 수 있다. 버퍼층은 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)의 단일층 또는 복층으로 구성될 수 있으나, 이에 제한되지 않는다. 또한, 버퍼층은 기판(110)의 종류나 트랜지스터의 종류에 따라 생략될 수도 있으며, 이에 제한되지 않는다.Meanwhile, although not shown, a buffer layer may be disposed between the substrate 110 and the touch electrodes TE1 and TE2. The buffer layer may reduce penetration of moisture or impurities through the substrate 110 . The buffer layer may be composed of a single layer or multiple layers of silicon oxide (SiOx) or silicon nitride (SiNx), but is not limited thereto. In addition, the buffer layer may be omitted depending on the type of substrate 110 or the type of transistor, but is not limited thereto.

도 6b 및 도 6c를 참조하면, 터치 전극(TE1, TE2) 상에는 제1 절연층(111)이 배치된다. 제1 절연층(111)은 제1 절연층(111)의 상부 및 하부에 배치되는 구성들을 절연시키기 위한 층으로, 절연 물질로 이루어질 수 있다. 예를 들어, 제1 절연층(111)은 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)의 단일층 또는 복층으로 구성될 수 있으나, 이에 제한되지 않는다.Referring to FIGS. 6B and 6C , a first insulating layer 111 is disposed on the touch electrodes TE1 and TE2 . The first insulating layer 111 is a layer for insulating elements disposed above and below the first insulating layer 111 and may be made of an insulating material. For example, the first insulating layer 111 may be formed of a single layer or multiple layers of silicon oxide (SiOx) or silicon nitride (SiNx), but is not limited thereto.

도 6a 내지 도 6c를 참조하면, 제1 절연층(111) 상에는 복수의 고전위 전원 배선(VDD), 복수의 데이터 배선(DL), 복수의 기준 배선(RL) 및 차광층(LS)이 배치된다. 6A to 6C , a plurality of high potential power supply wires (VDD), a plurality of data wires (DL), a plurality of reference wires (RL), and a light blocking layer (LS) are disposed on the first insulating layer 111. do.

복수의 고전위 전원 배선(VDD), 복수의 데이터 배선(DL), 복수의 기준 배선(RL) 및 차광층(LS)은 제1 절연층(111) 상에서 동일 층에 배치되어, 동일한 도전성 물질로 이루어질 수 있다. 예를 들어, 복수의 고전위 전원 배선(VDD), 복수의 데이터 배선(DL), 복수의 기준 배선(RL) 및 차광층(LS)은 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 니켈(Ni), 티타늄(Ti), 크롬(Cr) 또는 이에 대한 합금과 같은 도전성 물질로 구성될 수 있으나, 이에 제한되지 않는다.A plurality of high potential power lines VDD, a plurality of data lines DL, a plurality of reference lines RL, and a light blocking layer LS are disposed on the same layer on the first insulating layer 111 and made of the same conductive material. It can be done. For example, the plurality of high potential power lines (VDD), the plurality of data lines (DL), the plurality of reference lines (RL), and the light blocking layer (LS) are made of copper (Cu), aluminum (Al), or molybdenum (Mo). , may be made of a conductive material such as nickel (Ni), titanium (Ti), chromium (Cr) or an alloy thereof, but is not limited thereto.

복수의 고전위 전원 배선(VDD)은 복수의 서브 화소(SP) 각각으로 고전원 전원 전압을 전달하는 배선이다. 복수의 고전위 전원 배선(VDD)은 복수의 서브 화소(SP) 사이에서 제2 방향으로 연장될 수 있다. 또한, 제1 방향에서 서로 이웃한 두 개의 서브 화소(SP)는 복수의 고전위 전원 배선(VDD) 중 하나의 고전위 전원 배선(VDD)을 공유할 수 있다. 예를 들어, 하나의 고전위 전원 배선(VDD)은 적색 서브 화소(SPR)의 좌측에 배치되어, 적색 서브 화소(SPR) 및 백색 서브 화소(SPW) 각각의 제1 트랜지스터(TR1)로 고전위 전원 전압을 공급할 수 있다. 다른 고전위 전원 배선(VDD)은 녹색 서브 화소(SPG)의 우측에 배치되어, 청색 서브 화소(SPB) 및 녹색 서브 화소(SPG) 각각의 제1 트랜지스터(TR1)로 고전위 전원 전압을 공급할 수 있다. The plurality of high-potential power supply wires VDD are wires for transferring high-potential power supply voltages to each of the plurality of sub-pixels SP. The plurality of high-potential power lines VDD may extend in the second direction between the plurality of sub-pixels SP. Also, two sub-pixels SP adjacent to each other in the first direction may share one high-potential power line VDD among a plurality of high-potential power lines VDD. For example, one high-potential power supply line VDD is disposed on the left side of the red sub-pixel SPR, and the first transistor TR1 of each of the red sub-pixel SPR and the white sub-pixel SPW has a high potential. power supply voltage can be supplied. Another high-potential power line VDD is disposed on the right side of the green sub-pixel SPG to supply a high-potential power voltage to the first transistor TR1 of each of the blue sub-pixel SPB and the green sub-pixel SPG. there is.

복수의 데이터 배선(DL)은 복수의 서브 화소(SP) 사이에서 제2 방향으로 연장되어 복수의 서브 화소(SP) 각각으로 데이터 전압을 전달하는 배선이다. 복수의 데이터 배선(DL)은 제1 데이터 배선(DL1), 제2 데이터 배선(DL2), 제3 데이터 배선(DL3) 및 제4 데이터 배선(DL4)을 포함한다. 제1 데이터 배선(DL1)은 적색 서브 화소(SPR)와 백색 서브 화소(SPW) 사이에 배치되어, 적색 서브 화소(SPR)의 제2 트랜지스터(TR2)로 데이터 전압을 전달할 수 있다. 제2 데이터 배선(DL2)은 제1 데이터 배선(DL1)과 백색 서브 화소(SPW) 사이에 배치되어, 백색 서브 화소(SPW)의 제2 트랜지스터(TR2)로 데이터 전압을 전달할 수 있다. 제3 데이터 배선(DL3)은 청색 서브 화소(SPB)와 녹색 서브 화소(SPG) 사이에 배치되어, 청색 서브 화소(SPB)의 제2 트랜지스터(TR2)로 데이터 전압을 전달할 수 있다. 제4 데이터 배선(DL4)은 제3 데이터 배선(DL3)과 녹색 서브 화소(SPG) 사이에 배치되어, 녹색 서브 화소(SPG)의 제2 트랜지스터(TR2)로 데이터 전압을 전달할 수 있다. The plurality of data lines DL are wires that extend in the second direction between the plurality of sub-pixels SP and transfer data voltages to each of the plurality of sub-pixels SP. The plurality of data lines DL include a first data line DL1 , a second data line DL2 , a third data line DL3 , and a fourth data line DL4 . The first data line DL1 is disposed between the red sub-pixel SPR and the white sub-pixel SPW, and may transmit a data voltage to the second transistor TR2 of the red sub-pixel SPR. The second data line DL2 is disposed between the first data line DL1 and the white sub-pixel SPW, and may transmit a data voltage to the second transistor TR2 of the white sub-pixel SPW. The third data line DL3 may be disposed between the blue sub-pixel SPB and the green sub-pixel SPG to transmit data voltages to the second transistor TR2 of the blue sub-pixel SPB. The fourth data line DL4 is disposed between the third data line DL3 and the green sub-pixel SPG, and transfers a data voltage to the second transistor TR2 of the green sub-pixel SPG.

복수의 기준 배선(RL)은 복수의 서브 화소(SP) 사이에서 제2 방향으로 연장되어 복수의 서브 화소(SP) 각각으로 기준 전압(Vref)을 전달하는 배선이다. 하나의 화소를 이루는 복수의 서브 화소(SP)는 하나의 기준 배선(RL)을 공유할 수 있다. 예를 들어, 하나의 기준 배선(RL)은 백색 서브 화소(SPW)와 청색 서브 화소(SPB) 사이에 배치되어, 적색 서브 화소(SPR), 백색 서브 화소(SPW), 청색 서브 화소(SPB) 및 녹색 서브 화소(SPG) 각각의 제3 트랜지스터(TR3)로 기준 전압(Vref)을 전달할 수 있다. The plurality of reference wires RL are wires that extend in the second direction between the plurality of sub-pixels SP and transfer the reference voltage Vref to each of the plurality of sub-pixels SP. A plurality of sub-pixels SP constituting one pixel may share one reference line RL. For example, one reference line RL is disposed between the white sub-pixel SPW and the blue sub-pixel SPB, so that the red sub-pixel SPR, the white sub-pixel SPW, and the blue sub-pixel SPB The reference voltage Vref may be transferred to the third transistor TR3 of each green sub-pixel SPG.

차광층(LS)은 복수의 트랜지스터(TR1, TR2, TR3) 중 적어도 제1 트랜지스터(TR1)의 제1 액티브층(ACT1)과 중첩하도록 배치되어, 제1 액티브층(ACT1)으로 입사되는 광을 차단할 수 있다. 만약, 제1 액티브층(ACT1)에 광이 조사되면 누설 전류가 발생하므로, 구동 트랜지스터인 제1 트랜지스터(TR1)의 신뢰성이 저하될 수 있다. 이때, 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 니켈(Ni), 티타늄(Ti), 크롬(Cr) 또는 이에 대한 합금과 같은 불투명한 도전성 물질로 구성된 차광층(LS)을 제1 액티브층(ACT1)에 중첩하게 배치한다면 기판(110)의 하부에서 제1 액티브층(ACT1)으로 입사하는 광을 차단할 수 있으므로, 제1 트랜지스터(TR1)의 신뢰성을 향상시킬 수 있다. 다만, 이에 제한되지 않고, 차광층(LS)은 제2 트랜지스터(TR2)의 제2 액티브층(ACT2) 및 제3 트랜지스터(TR3)의 제3 액티브층(ACT3)과도 중첩하도록 배치될 수도 있다.The light blocking layer LS is disposed to overlap the first active layer ACT1 of at least the first transistor TR1 among the plurality of transistors TR1 , TR2 , and TR3 to block light incident on the first active layer ACT1 . can block If the first active layer ACT1 is irradiated with light, leakage current is generated, and thus reliability of the first transistor TR1 serving as a driving transistor may be deteriorated. At this time, the light blocking layer LS made of an opaque conductive material such as copper (Cu), aluminum (Al), molybdenum (Mo), nickel (Ni), titanium (Ti), chromium (Cr) or an alloy thereof is provided. When disposed overlapping the first active layer ACT1, light incident from the lower portion of the substrate 110 to the first active layer ACT1 can be blocked, thereby improving reliability of the first transistor TR1. However, it is not limited thereto, and the light blocking layer LS may also be disposed to overlap the second active layer ACT2 of the second transistor TR2 and the third active layer ACT3 of the third transistor TR3.

한편, 도면에서는 차광층(LS)이 단층인 것으로 도시하였으나, 차광층(LS)은 복수의 층으로 형성될 수도 있다. 예를 들어, 차광층(LS)은 제1 절연층(111), 제2 (112), 게이트 절연층(113), 패시베이션층(114) 중 적어도 어느 하나를 사이에 두고 중첩하도록 배치된 복수의 층으로 이루어질 수 있다. Meanwhile, although the light blocking layer LS is illustrated as being a single layer in the drawings, the light blocking layer LS may be formed of a plurality of layers. For example, the light blocking layer LS may include a plurality of layers disposed to overlap each other with at least one of the first insulating layer 111, the second insulating layer 112, the gate insulating layer 113, and the passivation layer 114 interposed therebetween. may be layered.

복수의 고전위 전원 배선(VDD), 복수의 데이터 배선(DL), 복수의 기준 배선(RL) 및 차광층(LS) 상에 제2 절연층(112)이 배치된다. 제2 절연층(112)은 제2 절연층(112)의 상부 및 하부에 배치되는 구성들을 절연시키기 위한 층으로, 절연 물질로 이루어질 수 있다. 예를 들어, 제2 절연층(112)은 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)의 단일층 또는 복층으로 구성될 수 있으나, 이에 제한되지 않는다.A second insulating layer 112 is disposed on the plurality of high potential power lines VDD, the plurality of data lines DL, the plurality of reference lines RL, and the light blocking layer LS. The second insulating layer 112 is a layer for insulating components disposed above and below the second insulating layer 112 and may be made of an insulating material. For example, the second insulating layer 112 may be formed of a single layer or multiple layers of silicon oxide (SiOx) or silicon nitride (SiNx), but is not limited thereto.

도 6a 내지 도 6c를 참조하면, 복수의 서브 화소(SP) 각각에서 제2 절연층(112) 상에 제1 트랜지스터(TR1), 제2 트랜지스터(TR2), 제3 트랜지스터(TR3) 및 스토리지 커패시터(SC)가 배치된다. 6A to 6C , a first transistor TR1 , a second transistor TR2 , a third transistor TR3 , and a storage capacitor are formed on the second insulating layer 112 in each of the plurality of sub-pixels SP. (SC) is placed.

먼저, 제1 트랜지스터(TR1)는 제1 액티브층(ACT1), 제1 게이트 전극(GE1), 제1 소스 전극(SE1) 및 제1 드레인 전극(DE1)을 포함한다. First, the first transistor TR1 includes a first active layer ACT1, a first gate electrode GE1, a first source electrode SE1, and a first drain electrode DE1.

제2 절연층(112) 상에 제1 액티브층(ACT1)이 배치된다. 제1 액티브층(ACT1)은 산화물 반도체, 비정질 실리콘 또는 폴리 실리콘 등과 같은 반도체 물질로 이루어질 수 있으나, 이에 제한되지 않는다. 예를 들어, 제1 액티브층(ACT1)이 산화물 반도체로 형성된 경우, 제1 액티브층(ACT1)은 채널 영역, 소스 영역 및 드레인 영역으로 이루어지고, 소스 영역 및 드레인 영역은 도체화된 영역일 수 있으나, 이에 제한되지 않는다.A first active layer ACT1 is disposed on the second insulating layer 112 . The first active layer ACT1 may be made of a semiconductor material such as an oxide semiconductor, amorphous silicon, or polysilicon, but is not limited thereto. For example, when the first active layer ACT1 is formed of an oxide semiconductor, the first active layer ACT1 includes a channel region, a source region, and a drain region, and the source region and the drain region may be conductive regions. However, it is not limited thereto.

제1 액티브층(ACT1) 상에 게이트 절연층(113)이 배치된다. 게이트 절연층(113)은 제1 게이트 전극(GE1)과 제1 액티브층(ACT1)을 절연시키기 위한 층으로, 절연 물질로 이루어질 수 있다. 예를 들어, 게이트 절연층(113)은 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)의 단일층 또는 복층으로 구성될 수 있으나, 이에 제한되지 않는다. A gate insulating layer 113 is disposed on the first active layer ACT1. The gate insulating layer 113 is a layer for insulating the first gate electrode GE1 and the first active layer ACT1 and may be made of an insulating material. For example, the gate insulating layer 113 may be formed of a single layer or multiple layers of silicon oxide (SiOx) or silicon nitride (SiNx), but is not limited thereto.

게이트 절연층(113) 상에서 제1 액티브층(ACT1)에 중첩하도록 제1 게이트 전극(GE1)이 배치된다. 제1 게이트 전극(GE1)은 도전성 물질, 예를 들어, 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 니켈(Ni), 티타늄(Ti), 크롬(Cr) 또는 이에 대한 합금으로 구성될 수 있으나, 이에 제한되지 않는다.A first gate electrode GE1 is disposed on the gate insulating layer 113 to overlap the first active layer ACT1. The first gate electrode GE1 is made of a conductive material such as copper (Cu), aluminum (Al), molybdenum (Mo), nickel (Ni), titanium (Ti), chromium (Cr), or an alloy thereof. It may be, but is not limited thereto.

게이트 절연층(113) 상에서 서로 이격된 제1 소스 전극(SE1) 및 제1 드레인 전극(DE1)이 배치된다. 제1 소스 전극(SE1) 및 제1 드레인 전극(DE1)은 게이트 절연층(113)에 형성된 컨택홀을 통해 제1 액티브층(ACT1)과 전기적으로 연결될 수 있다. 제1 소스 전극(SE1) 및 제1 드레인 전극(DE1)은 제1 게이트 전극(GE1)과 동일 층에 배치되어, 동일한 도전성 물질로 형성될 수 있으나, 이에 제한되는 것은 아니다. 예를 들어, 제1 소스 전극(SE1) 및 제1 드레인 전극(DE1)은 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 니켈(Ni), 티타늄(Ti), 크롬(Cr) 또는 이에 대한 합금으로 구성될 수 있으나, 이에 제한되지 않는다.A first source electrode SE1 and a first drain electrode DE1 spaced apart from each other are disposed on the gate insulating layer 113 . The first source electrode SE1 and the first drain electrode DE1 may be electrically connected to the first active layer ACT1 through a contact hole formed in the gate insulating layer 113 . The first source electrode SE1 and the first drain electrode DE1 may be disposed on the same layer as the first gate electrode GE1 and formed of the same conductive material, but are not limited thereto. For example, the first source electrode SE1 and the first drain electrode DE1 may be made of copper (Cu), aluminum (Al), molybdenum (Mo), nickel (Ni), titanium (Ti), chromium (Cr), or It may be composed of an alloy for this, but is not limited thereto.

제1 드레인 전극(DE1)은 고전위 전원 배선(VDD)과 전기적으로 연결된다. 예를 들어, 적색 서브 화소(SPR) 및 백색 서브 화소(SPW)의 제1 드레인 전극(DE1)은 적색 서브 화소(SPR) 좌측의 고전위 전원 배선(VDD)과 전기적으로 연결될 수 있다. 청색 서브 화소(SPB) 및 녹색 서브 화소(SPG)의 제1 드레인 전극(DE1)은 녹색 서브 화소(SPG) 우측의 고전위 전원 배선(VDD)과 전기적으로 연결될 수 있다. The first drain electrode DE1 is electrically connected to the high potential power line VDD. For example, the first drain electrode DE1 of the red sub-pixel SPR and the white sub-pixel SPW may be electrically connected to the high potential power line VDD on the left side of the red sub-pixel SPR. The first drain electrode DE1 of the blue sub-pixel SPB and the green sub-pixel SPG may be electrically connected to the high-potential power line VDD on the right side of the green sub-pixel SPG.

이때, 제1 드레인 전극(DE1)을 고전위 전원 배선(VDD)과 전기적으로 연결하기 위해, 보조 고전위 전원 배선(VDDa)이 더 배치될 수 있다. 보조 고전위 전원 배선(VDDa)은 일단이 고전위 전원 배선(VDD)에 전기적으로 연결되고, 타단이 복수의 서브 화소(SP) 각각의 제1 드레인 전극(DE1)에 전기적으로 연결될 수 있다. 예를 들어, 보조 고전위 전원 배선(VDDa)이 제1 드레인 전극(DE1)과 동일 층에서 동일 물질로 이루어진 경우, 보조 고전위 전원 배선(VDDa)의 일단은 게이트 절연층(113) 및 제2 절연층(112)에 형성된 컨택홀을 통해 고전위 전원 배선(VDD)에 전기적으로 연결되고, 보조 고전위 전원 배선(VDDa)의 타단은 제1 드레인 전극(DE1) 측으로 연장되어 제1 드레인 전극(DE1)과 일체로 이루어질 수 있다. In this case, an auxiliary high potential power line VDDa may be further disposed to electrically connect the first drain electrode DE1 to the high potential power line VDD. The auxiliary high potential power line VDDa has one end electrically connected to the high potential power line VDD and the other end electrically connected to the first drain electrode DE1 of each of the plurality of sub-pixels SP. For example, when the auxiliary high potential power line VDDa is made of the same material as the first drain electrode DE1 on the same layer, one end of the auxiliary high potential power line VDDa is formed by the gate insulating layer 113 and the second drain electrode DE1. It is electrically connected to the high-potential power line VDD through a contact hole formed in the insulating layer 112, and the other end of the auxiliary high-potential power line VDDa extends toward the first drain electrode DE1 so that the first drain electrode ( DE1) and may be integrally formed.

이때, 동일한 고전위 전원 배선(VDD)에 전기적으로 연결되는 적색 서브 화소(SPR)의 제1 드레인 전극(DE1) 및 백색 서브 화소(SPW)의 제1 드레인 전극(DE1)은 동일한 보조 고전위 전원 배선(VDDa)에 연결될 수 있고, 청색 서브 화소(SPB)의 제1 드레인 전극(DE1)과 녹색 서브 화소(SPG)의 제1 드레인 전극(DE1) 역시 동일한 보조 고전위 전원 배선(VDDa)에 연결될 수 있다. 다만, 제1 드레인 전극(DE1)과 고전위 전원 배선(VDD)은 다른 방식을 통해 전기적으로 연결될 수도 있으며, 이에 제한되지 않는다. At this time, the first drain electrode DE1 of the red sub-pixel SPR and the first drain electrode DE1 of the white sub-pixel SPW electrically connected to the same high-potential power line VDD are the same auxiliary high-potential power supply. The first drain electrode DE1 of the blue sub-pixel SPB and the first drain electrode DE1 of the green sub-pixel SPG are also connected to the same auxiliary high-potential power supply line VDDa. can However, the first drain electrode DE1 and the high potential power line VDD may be electrically connected through another method, but is not limited thereto.

제1 소스 전극(SE1)은 게이트 절연층(113) 및 제2 절연층(112)에 형성된 컨택홀을 통해 차광층(LS)과 전기적으로 연결될 수 있다. 또한, 제1 소스 전극(SE1)과 연결된 제1 액티브층(ACT1)의 일부분은 제2 절연층(112)에 형성된 컨택홀을 통해 차광층(LS)과 전기적으로 연결될 수 있다. 만약, 차광층(LS)이 플로팅(floating)된 경우, 제1 트랜지스터(TR1)의 문턱 전압 등이 변동되어 표시 장치(100)의 구동에 영향을 줄 수 있다. 이에, 차광층(LS)을 제1 소스 전극(SE1)과 전기적으로 연결하여 차광층(LS)에 전압을 인가할 수 있고, 제1 트랜지스터(TR1)의 구동에 영향을 주지 않을 수 있다. 다만, 본 명세서에서는 제1 액티브층(ACT1) 및 제1 소스 전극(SE1) 둘 다 차광층(LS)에 컨택하는 것으로 설명하였으나, 제1 소스 전극(SE1) 및 제1 액티브층(ACT1) 중 어느 하나만이 차광층(LS)에 직접적으로 컨택할 수도 있으며, 이에 제한되지 않는다.The first source electrode SE1 may be electrically connected to the light blocking layer LS through contact holes formed in the gate insulating layer 113 and the second insulating layer 112 . In addition, a portion of the first active layer ACT1 connected to the first source electrode SE1 may be electrically connected to the light blocking layer LS through a contact hole formed in the second insulating layer 112 . If the light-blocking layer LS is floating, the threshold voltage of the first transistor TR1 may vary, which may affect driving of the display device 100 . Accordingly, a voltage may be applied to the light blocking layer LS by electrically connecting the light blocking layer LS to the first source electrode SE1, and driving of the first transistor TR1 may not be affected. However, in this specification, it has been described that both the first active layer ACT1 and the first source electrode SE1 contact the light blocking layer LS, but among the first source electrode SE1 and the first active layer ACT1 Any one of them may directly contact the light blocking layer LS, but is not limited thereto.

한편, 도 6b에서는 게이트 절연층(113)이 기판(110) 전면에 형성된 것으로 도시하였으나, 게이트 절연층(113)은 제1 게이트 전극(GE1), 제1 소스 전극(SE1) 및 제1 드레인 전극(DE1)에만 중첩하도록 패터닝될 수 있으며, 이에 제한되지 않는다. Meanwhile, although the gate insulating layer 113 is illustrated as being formed on the entire surface of the substrate 110 in FIG. 6B, the gate insulating layer 113 includes the first gate electrode GE1, the first source electrode SE1, and the first drain electrode. It may be patterned to overlap only with (DE1), but is not limited thereto.

제2 트랜지스터(TR2)는 제2 액티브층(ACT2), 제2 게이트 전극(GE2), 제2 소스 전극(SE2) 및 제2 드레인 전극(DE2)을 포함한다. The second transistor TR2 includes a second active layer ACT2, a second gate electrode GE2, a second source electrode SE2, and a second drain electrode DE2.

제2 절연층(112) 상에 제2 액티브층(ACT2)이 배치된다. 제2 액티브층(ACT2)은 산화물 반도체, 비정질 실리콘 또는 폴리 실리콘 등과 같은 반도체 물질로 이루어질 수 있으나, 이에 제한되지 않는다. 예를 들어, 제2 액티브층(ACT2)이 산화물 반도체로 형성된 경우, 제2 액티브층(ACT2)은 채널 영역, 소스 영역 및 드레인 영역으로 이루어지고, 소스 영역 및 드레인 영역은 도체화된 영역일 수 있으나, 이에 제한되지 않는다.A second active layer ACT2 is disposed on the second insulating layer 112 . The second active layer ACT2 may be made of a semiconductor material such as an oxide semiconductor, amorphous silicon, or polysilicon, but is not limited thereto. For example, when the second active layer ACT2 is formed of an oxide semiconductor, the second active layer ACT2 includes a channel region, a source region, and a drain region, and the source region and the drain region may be conductive regions. However, it is not limited thereto.

제2 절연층(112) 상에 제2 소스 전극(SE2)이 배치된다. 제2 소스 전극(SE2)은 제2 액티브층(ACT2)과 일체로 이루어져 서로 전기적으로 연결될 수 있다. 예를 들어, 제2 절연층(112) 상에 반도체 물질을 형성하고, 반도체 물질의 일부분을 도체화하여 제2 소스 전극(SE2)을 형성할 수 있다. 이에, 반도체 물질 중 도체화되지 않은 부분은 제2 액티브층(ACT2)이 될 수 있고, 도체화된 부분은 제2 소스 전극(SE2)이 될 수 있다. 다만, 제2 액티브층(ACT2)과 제2 소스 전극(SE2)을 별도로 형성할 수 있으며, 이에 제한되지 않는다. A second source electrode SE2 is disposed on the second insulating layer 112 . The second source electrode SE2 may be integrally formed with the second active layer ACT2 and may be electrically connected to each other. For example, the second source electrode SE2 may be formed by forming a semiconductor material on the second insulating layer 112 and making a portion of the semiconductor material a conductor. Accordingly, the non-conductive portion of the semiconductor material may become the second active layer ACT2, and the conductive portion may become the second source electrode SE2. However, the second active layer ACT2 and the second source electrode SE2 may be formed separately, but is not limited thereto.

제2 소스 전극(SE2)은 제1 트랜지스터(TR1)의 제1 게이트 전극(GE1)과 전기적으로 연결된다. 제1 게이트 전극(GE1)은 게이트 절연층(113) 상에 형성된 컨택홀을 통해 제2 소스 전극(SE2)과 전기적으로 연결될 수 있다. 따라서, 제1 트랜지스터(TR1)는 제2 트랜지스터(TR2)로부터의 신호에 의해 턴 온 또는 턴 오프 될 수 있다. The second source electrode SE2 is electrically connected to the first gate electrode GE1 of the first transistor TR1. The first gate electrode GE1 may be electrically connected to the second source electrode SE2 through a contact hole formed on the gate insulating layer 113 . Accordingly, the first transistor TR1 may be turned on or off by a signal from the second transistor TR2.

제2 액티브층(ACT2) 및 제2 소스 전극(SE2) 상에 게이트 절연층(113)이 배치되고, 게이트 절연층(113) 상에 제2 드레인 전극(DE2) 및 제2 게이트 전극(GE2)이 배치된다. A gate insulating layer 113 is disposed on the second active layer ACT2 and the second source electrode SE2, and the second drain electrode DE2 and the second gate electrode GE2 are formed on the gate insulating layer 113. this is placed

게이트 절연층(113) 상에서 제2 액티브층(ACT2)에 중첩하도록 제2 게이트 전극(GE2)이 배치된다. 제2 게이트 전극(GE2)은 게이트 배선(GL)과 전기적으로 연결될 수 있고, 제2 트랜지스터(TR2)는 제2 게이트 전극(GE2)으로 전달된 게이트 전압에 기초하여 턴 온 또는 턴 오프 될 수 있다. 제2 게이트 전극(GE2)은 도전성 물질, 예를 들어, 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 니켈(Ni), 티타늄(Ti), 크롬(Cr) 또는 이에 대한 합금으로 구성될 수 있으나, 이에 제한되지 않는다.A second gate electrode GE2 is disposed on the gate insulating layer 113 to overlap the second active layer ACT2. The second gate electrode GE2 may be electrically connected to the gate line GL, and the second transistor TR2 may be turned on or off based on a gate voltage transmitted to the second gate electrode GE2. . The second gate electrode GE2 is made of a conductive material such as copper (Cu), aluminum (Al), molybdenum (Mo), nickel (Ni), titanium (Ti), chromium (Cr), or an alloy thereof. It may be, but is not limited thereto.

한편, 제2 게이트 전극(GE2)은 게이트 배선(GL)으로부터 연장될 수 있다. 즉, 제2 게이트 전극(GE2)은 게이트 배선(GL)과 일체로 이루어질 수 있고, 제2 게이트 전극(GE2)과 게이트 배선(GL)은 동일한 도전성 물질로 형성될 수 있다. 예를 들어, 게이트 배선(GL)은 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 니켈(Ni), 티타늄(Ti), 크롬(Cr) 또는 이에 대한 합금으로 구성될 수 있으나, 이에 제한되지 않는다.Meanwhile, the second gate electrode GE2 may extend from the gate line GL. That is, the second gate electrode GE2 may be integrally formed with the gate line GL, and the second gate electrode GE2 and the gate line GL may be formed of the same conductive material. For example, the gate line GL may be made of copper (Cu), aluminum (Al), molybdenum (Mo), nickel (Ni), titanium (Ti), chromium (Cr), or an alloy thereof. Not limited.

게이트 배선(GL)은 복수의 서브 화소(SP) 각각으로 게이트 전압을 전달하는 배선으로, 복수의 서브 화소(SP)의 회로 영역(CA)을 가로지르며 제1 방향으로 연장될 수 있다. 게이트 배선(GL)은 제1 방향으로 연장 배치되어, 제2 방향으로 연장된 복수의 고전위 전원 배선(VDD), 복수의 데이터 배선(DL) 및 복수의 기준 배선(RL)과 교차할 수 있다. The gate line GL is a line that transmits a gate voltage to each of the plurality of sub-pixels SP, and may extend in a first direction while crossing the circuit area CA of the plurality of sub-pixels SP. The gate line GL may extend in the first direction and cross the plurality of high potential power lines VDD, the plurality of data lines DL, and the plurality of reference lines RL extending in the second direction. .

게이트 절연층(113) 상에 제2 드레인 전극(DE2)이 배치된다. 제2 드레인 전극(DE2)은 게이트 절연층(113)에 형성된 컨택홀을 통해 제2 액티브층(ACT2)과 전기적으로 연결되는 동시에, 게이트 절연층(113) 및 제2 절연층(112)에 형성된 컨택홀을 통해 복수의 데이터 배선(DL) 중 하나의 데이터 배선(DL)과 전기적으로 연결될 수 있다. 예를 들어, 적색 서브 화소(SPR)의 제2 드레인 전극(DE2)은 제1 데이터 배선(DL1)과 전기적으로 연결되고, 백색 서브 화소(SPW)의 제2 드레인 전극(DE2)은 제2 데이터 배선(DL2)과 전기적으로 연결될 수 있다. 예를 들어, 청색 서브 화소(SPB)의 제2 드레인 전극(DE2)은 제3 데이터 배선(DL3)과 전기적으로 연결되고, 녹색 서브 화소(SPG)의 제2 드레인 전극(DE2)은 제4 데이터 배선(DL4)과 전기적으로 연결될 수 있다. 제2 드레인 전극(DE2)은 도전성 물질, 예를 들어, 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 니켈(Ni), 티타늄(Ti), 크롬(Cr) 또는 이에 대한 합금으로 구성될 수 있으나, 이에 제한되지 않는다. A second drain electrode DE2 is disposed on the gate insulating layer 113 . The second drain electrode DE2 is electrically connected to the second active layer ACT2 through a contact hole formed in the gate insulating layer 113 and formed on the gate insulating layer 113 and the second insulating layer 112. It may be electrically connected to one of the plurality of data lines DL through a contact hole. For example, the second drain electrode DE2 of the red sub-pixel SPR is electrically connected to the first data line DL1, and the second drain electrode DE2 of the white sub-pixel SPW is electrically connected to the second data line DL1. It may be electrically connected to the wiring DL2. For example, the second drain electrode DE2 of the blue sub-pixel SPB is electrically connected to the third data line DL3, and the second drain electrode DE2 of the green sub-pixel SPG is electrically connected to the fourth data line DL3. It may be electrically connected to the wiring DL4. The second drain electrode DE2 is made of a conductive material such as copper (Cu), aluminum (Al), molybdenum (Mo), nickel (Ni), titanium (Ti), chromium (Cr), or an alloy thereof. It may be, but is not limited thereto.

제3 트랜지스터(TR3)는 제3 액티브층(ACT3), 제3 게이트 전극(GE3), 제3 소스 전극(SE3) 및 제3 드레인 전극(DE3)을 포함한다. The third transistor TR3 includes a third active layer ACT3, a third gate electrode GE3, a third source electrode SE3, and a third drain electrode DE3.

제2 절연층(112) 상에 제3 액티브층(ACT3)이 배치된다. 제3 액티브층(ACT3)은 산화물 반도체, 비정질 실리콘 또는 폴리 실리콘 등과 같은 반도체 물질로 이루어질 수 있으나, 이에 제한되지 않는다. 예를 들어, 제3 액티브층(ACT3)이 산화물 반도체로 형성된 경우, 제3 액티브층(ACT3)은 채널 영역, 소스 영역 및 드레인 영역으로 이루어지고, 소스 영역 및 드레인 영역은 도체화된 영역일 수 있으나, 이에 제한되지 않는다.A third active layer ACT3 is disposed on the second insulating layer 112 . The third active layer ACT3 may be made of a semiconductor material such as an oxide semiconductor, amorphous silicon, or polysilicon, but is not limited thereto. For example, when the third active layer ACT3 is formed of an oxide semiconductor, the third active layer ACT3 includes a channel region, a source region, and a drain region, and the source region and the drain region may be conductive regions. However, it is not limited thereto.

제3 액티브층(ACT3) 상에 게이트 절연층(113)이 배치되고, 게이트 절연층(113) 상에 제3 게이트 전극(GE3), 제3 소스 전극(SE3) 및 제3 드레인 전극(DE3)이 배치된다. A gate insulating layer 113 is disposed on the third active layer ACT3, and a third gate electrode GE3, a third source electrode SE3, and a third drain electrode DE3 are formed on the gate insulating layer 113. this is placed

게이트 절연층(113) 상에서 제3 액티브층(ACT3)에 중첩하도록 제3 게이트 전극(GE3)이 배치된다. 제3 게이트 전극(GE3)은 센싱 배선(SL)과 전기적으로 연결될 수 있고, 제3 트랜지스터(TR3)는 제3 트랜지스터(TR3)로 전달된 센싱 전압에 기초하여 턴 온 또는 턴 오프 될 수 있다. 제3 게이트 전극(GE3)은 도전성 물질, 예를 들어, 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 니켈(Ni), 티타늄(Ti), 크롬(Cr) 또는 이에 대한 합금으로 구성될 수 있으나, 이에 제한되지 않는다.A third gate electrode GE3 is disposed on the gate insulating layer 113 to overlap the third active layer ACT3. The third gate electrode GE3 may be electrically connected to the sensing line SL, and the third transistor TR3 may be turned on or off based on the sensing voltage transmitted to the third transistor TR3. The third gate electrode GE3 is made of a conductive material such as copper (Cu), aluminum (Al), molybdenum (Mo), nickel (Ni), titanium (Ti), chromium (Cr), or an alloy thereof. It may be, but is not limited thereto.

한편, 제3 게이트 전극(GE3)은 센싱 배선(SL)으로부터 연장될 수 있다. 즉, 제3 게이트 전극(GE3)은 센싱 배선(SL)과 일체로 이루어질 수 있고, 제3 게이트 전극(GE3)과 센싱 배선(SL)은 동일한 도전성 물질로 형성될 수 있다. 예를 들어, 센싱 배선(SL)은 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 니켈(Ni), 티타늄(Ti), 크롬(Cr) 또는 이에 대한 합금으로 구성될 수 있으나, 이에 제한되지 않는다.Meanwhile, the third gate electrode GE3 may extend from the sensing line SL. That is, the third gate electrode GE3 may be integrally formed with the sensing line SL, and the third gate electrode GE3 and the sensing line SL may be formed of the same conductive material. For example, the sensing wire SL may be made of copper (Cu), aluminum (Al), molybdenum (Mo), nickel (Ni), titanium (Ti), chromium (Cr), or an alloy thereof. Not limited.

센싱 배선(SL)은 복수의 서브 화소(SP) 각각으로 센싱 전압을 전달하는 배선으로, 복수의 서브 화소(SP) 사이에서 제1 방향으로 연장된다. 예를 들어, 센싱 배선(SL)은 복수의 서브 화소(SP) 간의 경계에서 제1 방향으로 연장 배치되어, 제2 방향으로 연장된 복수의 고전위 전원 배선(VDD), 복수의 데이터 배선(DL) 및 복수의 기준 배선(RL)과 교차할 수 있다.The sensing line SL is a line that transmits a sensing voltage to each of the plurality of sub-pixels SP and extends between the plurality of sub-pixels SP in a first direction. For example, the sensing line SL is disposed extending in a first direction at a boundary between a plurality of sub-pixels SP, and includes a plurality of high potential power lines VDD and a plurality of data lines DL extending in a second direction. ) and a plurality of reference lines RL.

제3 소스 전극(SE3)은 게이트 절연층(113)에 형성된 컨택홀을 통해 제3 액티브층(ACT3)과 전기적으로 연결될 수 있다. 제3 소스 전극(SE3)은 도전성 물질, 예를 들어, 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 니켈(Ni), 티타늄(Ti), 크롬(Cr) 또는 이에 대한 합금으로 구성될 수 있으나, 이에 제한되지 않는다. The third source electrode SE3 may be electrically connected to the third active layer ACT3 through a contact hole formed in the gate insulating layer 113 . The third source electrode SE3 is made of a conductive material such as copper (Cu), aluminum (Al), molybdenum (Mo), nickel (Ni), titanium (Ti), chromium (Cr), or an alloy thereof. It may be, but is not limited thereto.

한편, 제3 소스 전극(SE3)과 컨택하는 제3 액티브층(ACT3)의 일부분은 제2 절연층(112)에 형성된 컨택홀을 통해 차광층(LS)에 전기적으로 연결될 수 있다. 즉, 제3 소스 전극(SE3)은 제3 액티브층(ACT3)을 사이에 두고 차광층(LS)과 전기적으로 연결될 수 있다. 그러므로, 제3 소스 전극(SE3) 및 제1 소스 전극(SE1)은 차광층(LS)을 통해 서로 전기적으로 연결될 수 있다. Meanwhile, a portion of the third active layer ACT3 that contacts the third source electrode SE3 may be electrically connected to the light blocking layer LS through a contact hole formed in the second insulating layer 112 . That is, the third source electrode SE3 may be electrically connected to the light blocking layer LS with the third active layer ACT3 interposed therebetween. Therefore, the third source electrode SE3 and the first source electrode SE1 may be electrically connected to each other through the light blocking layer LS.

제3 드레인 전극(DE3)은 게이트 절연층(113)에 형성된 컨택홀을 통해 제3 액티브층(ACT3)과 전기적으로 연결될 수 있다. 제3 드레인 전극(DE3)은 도전성 물질, 예를 들어, 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 니켈(Ni), 티타늄(Ti), 크롬(Cr) 또는 이에 대한 합금으로 구성될 수 있으나, 이에 제한되지 않는다.The third drain electrode DE3 may be electrically connected to the third active layer ACT3 through a contact hole formed in the gate insulating layer 113 . The third drain electrode DE3 is made of a conductive material such as copper (Cu), aluminum (Al), molybdenum (Mo), nickel (Ni), titanium (Ti), chromium (Cr), or an alloy thereof. It may be, but is not limited thereto.

제3 드레인 전극(DE3)은 기준 배선(RL)과 전기적으로 연결될 수 있다. 예를 들어, 하나의 화소를 이루는 적색 서브 화소(SPR), 백색 서브 화소(SPW), 청색 서브 화소(SPB) 및 녹색 서브 화소(SPG) 각각의 제3 드레인 전극(DE3)은 동일한 기준 배선(RL)에 전기적으로 연결될 수 있다. 즉, 하나의 화소를 이루는 복수의 서브 화소(SP)는 하나의 기준 배선(RL)을 공유할 수 있다. The third drain electrode DE3 may be electrically connected to the reference line RL. For example, the third drain electrode DE3 of each of the red sub-pixel SPR, white sub-pixel SPW, blue sub-pixel SPB, and green sub-pixel SPG constituting one pixel has the same reference line ( RL) can be electrically connected to That is, a plurality of sub-pixels SP constituting one pixel may share one reference line RL.

이때, 제2 방향으로 연장된 기준 배선(RL)과 제1 방향을 따라 나란히 배치된 복수의 서브 화소(SP)를 연결하기 위해, 보조 기준 배선(RLa)이 배치될 수 있다. 보조 기준 배선(RLa)은 게이트 배선(GL), 센싱 배선(SL), 제1 터치 게이트 배선(TG1) 및 제2 터치 게이트 배선(TG2)과 동일 층에 배치될 수 있다. 보조 기준 배선(RLa)은 제1 방향으로 연장되어 기준 배선(RL)과 복수의 서브 화소(SP) 각각의 제3 드레인 전극(DE3)을 전기적으로 연결할 수 있다. 보조 기준 배선(RLa)의 일단은 제2 절연층(112) 및 게이트 절연층(113)에 형성된 컨택홀을 통해 기준 배선(RL)과 전기적으로 연결될 수 있다. 그리고 보조 기준 배선(RLa)의 타단은 복수의 서브 화소(SP) 각각의 제3 드레인 전극(DE3)과 전기적으로 연결될 수 있다. 예를 들어, 보조 기준 배선(RLa)은 복수의 서브 화소(SP) 각각의 제3 드레인 전극(DE3)과 일체로 이루어질 수 있다. 이에, 기준 배선(RL)으로부터의 기준 전압(Vref)은 보조 기준 배선(RLa)을 통해 제3 드레인 전극(DE3)으로 전달될 수 있다. 다만, 보조 기준 배선(RLa)은 제3 드레인 전극(DE3)과 별도로 형성될 수 있으며, 이에 제한되지 않는다. In this case, an auxiliary reference line RLa may be disposed to connect the reference line RL extending in the second direction and the plurality of sub-pixels SP arranged side by side along the first direction. The auxiliary reference line RLa may be disposed on the same layer as the gate line GL, the sensing line SL, the first touch gate line TG1 and the second touch gate line TG2. The auxiliary reference line RLa may extend in the first direction to electrically connect the reference line RL and the third drain electrode DE3 of each of the plurality of sub-pixels SP. One end of the auxiliary reference wire RLa may be electrically connected to the reference wire RL through contact holes formed in the second insulating layer 112 and the gate insulating layer 113 . Also, the other end of the auxiliary reference line RLa may be electrically connected to the third drain electrode DE3 of each of the plurality of sub-pixels SP. For example, the auxiliary reference line RLa may be integrally formed with the third drain electrode DE3 of each of the plurality of sub-pixels SP. Accordingly, the reference voltage Vref from the reference line RL may be transferred to the third drain electrode DE3 through the auxiliary reference line RLa. However, the auxiliary reference line RLa may be formed separately from the third drain electrode DE3, but is not limited thereto.

복수의 서브 화소(SP)의 회로 영역에 스토리지 커패시터(SC)가 배치된다. 스토리지 커패시터(SC)는 한 프레임 동안 발광 소자(ED)가 계속해서 동일한 상태를 유지하도록 제1 트랜지스터(TR1)의 제1 게이트 전극(GE1)과 제1 소스 전극(SE1) 사이의 전압을 저장할 수 있다. 스토리지 커패시터(SC)는 제1 커패시터 전극(SC1) 및 제2 커패시터 전극(SC2)을 포함한다. Storage capacitors SC are disposed in circuit regions of the plurality of sub-pixels SP. The storage capacitor SC may store a voltage between the first gate electrode GE1 and the first source electrode SE1 of the first transistor TR1 so that the light emitting element ED continues to maintain the same state during one frame. there is. The storage capacitor SC includes a first capacitor electrode SC1 and a second capacitor electrode SC2.

복수의 서브 화소(SP) 각각에서 제1 절연층(111)과 제2 절연층(112) 사이에 제1 커패시터 전극(SC1)이 배치된다. 제1 커패시터 전극(SC1)은 차광층(LS)과 일체로 이루어질 수 있고, 차광층(LS)을 통해 제1 소스 전극(SE1)과 전기적으로 연결될 수 있다.A first capacitor electrode SC1 is disposed between the first insulating layer 111 and the second insulating layer 112 in each of the plurality of sub-pixels SP. The first capacitor electrode SC1 may be integrally formed with the light blocking layer LS and may be electrically connected to the first source electrode SE1 through the light blocking layer LS.

제1 커패시터 전극(SC1) 상에 제2 절연층(112)이 배치되고, 제2 절연층(112) 상에 제2 커패시터 전극(SC2)이 배치된다. 제2 커패시터 전극(SC2)은 제1 커패시터 전극(SC1)과 중첩하도록 배치될 수 있다. 제2 커패시터 전극(SC2)은 제2 소스 전극(SE2)과 일체로 이루어져, 제2 소스 전극(SE2)이자 제1 게이트 전극(GE1)에 전기적으로 연결될 수 있다. 예를 들어, 제2 절연층(112) 상에 반도체 물질을 형성하고, 반도체 물질의 일부분을 도체화하여 제2 소스 전극(SE2) 및 제2 커패시터 전극(SC2)을 형성할 수 있다. 그러므로, 반도체 물질 중 도체화되지 않은 부분은 제2 액티브층(ACT2)으로 기능하고, 도체화된 부분은 제2 소스 전극(SE2)이자 제2 커패시터 전극(SC2)으로 기능할 수 있다. 그리고 상술한 바와 같이 제1 게이트 전극(GE1)은 게이트 절연층(113)에 형성된 컨택홀을 통해 제2 소스 전극(SE2)과 전기적으로 연결된다. 따라서, 제2 커패시터 전극(SC2)은 제2 소스 전극(SE2)과 일체로 이루어져 제2 소스 전극(SE2) 및 제1 게이트 전극(GE1)과 전기적으로 연결될 수 있다. A second insulating layer 112 is disposed on the first capacitor electrode SC1 , and a second capacitor electrode SC2 is disposed on the second insulating layer 112 . The second capacitor electrode SC2 may be disposed to overlap the first capacitor electrode SC1. The second capacitor electrode SC2 is integrally formed with the second source electrode SE2 and may be electrically connected to the second source electrode SE2 and the first gate electrode GE1. For example, the second source electrode SE2 and the second capacitor electrode SC2 may be formed by forming a semiconductor material on the second insulating layer 112 and making a portion of the semiconductor material a conductor. Therefore, the non-conductive portion of the semiconductor material may function as the second active layer ACT2, and the conductive portion may function as the second source electrode SE2 and the second capacitor electrode SC2. As described above, the first gate electrode GE1 is electrically connected to the second source electrode SE2 through a contact hole formed in the gate insulating layer 113 . Accordingly, the second capacitor electrode SC2 may be integrally formed with the second source electrode SE2 and electrically connected to the second source electrode SE2 and the first gate electrode GE1.

정리하면, 스토리지 커패시터(SC)의 제1 커패시터 전극(SC1)은 차광층(LS)과 일체로 이루어져, 차광층(LS), 제1 소스 전극(SE1) 및 제3 소스 전극(SE3)과 전기적으로 연결될 수 있다. 그리고 제2 커패시터 전극(SC2)은 제2 소스 전극(SE2)이자 제2 액티브층(ACT2)과 일체로 이루어져, 제2 소스 전극(SE2) 및 제1 게이트 전극(GE1)과 전기적으로 연결될 수 있다. 따라서, 제2 절연층(112)을 사이에 두고 중첩하는 제1 커패시터 전극(SC1) 및 제2 커패시터 전극(SC2)은 발광 소자(ED)가 발광하는 동안 제1 트랜지스터(TR1)의 제1 게이트 전극(GE1) 및 제1 소스 전극(SE1)의 전압을 일정하게 유지하여 발광 소자(ED)를 동일한 상태로 유지시킬 수 있다. In summary, the first capacitor electrode SC1 of the storage capacitor SC is integrally formed with the light blocking layer LS, and is electrically electrically connected to the light blocking layer LS, the first source electrode SE1 and the third source electrode SE3. can be connected to Also, the second capacitor electrode SC2 is the second source electrode SE2 and integrally formed with the second active layer ACT2, and may be electrically connected to the second source electrode SE2 and the first gate electrode GE1. . Therefore, the first capacitor electrode SC1 and the second capacitor electrode SC2 overlapping with the second insulating layer 112 therebetween are the first gate of the first transistor TR1 while the light emitting element ED emits light. The light emitting device ED may be maintained in the same state by maintaining the voltage of the electrode GE1 and the first source electrode SE1 constant.

도 6a 및 도 6c를 참조하면, 제2 절연층(112) 상에 제1 충전 트랜지스터(TC1)가 배치된다. 제1 충전 트랜지스터(TC1)는 제2 방향으로 인접하는 복수의 서브 화소(SP)의 경계 영역에 배치될 수 있다. 예를 들어, 제1 충전 트랜지스터(TC1)는 제2 방향으로 인접하는 복수의 서브 화소(SP)의 경계 영역에서 어느 하나의 서브 화소(SP) 내에 배치될 수 있으나, 이에 제한되지 않는다. 특히, 제2 방향으로 인접하는 복수의 서브 화소(SP)의 경계 영역에는 복수의 터치용 트랜지스터(TC1, TC2, TS1, TS2) 중 하나만이 배치될 수 있다. 한편, 본 발명에서는 제1 충전 트랜지스터(TC1)가 적색 서브 화소(SPR)의 경계 영역에 배치되는 것을 기준으로 설명하였으나, 이에 제한되지 않는다. 즉, 제1 충전 트랜지스터(TC1)는 인접하는 백색 서브 화소(SPR)의 경계 영역, 인접하는 청색 서브 화소(SPB)의 경계 영역 또는 인접하는 녹색 서브 화소(SPG)의 경계 영역에 배치될 수도 있다. Referring to FIGS. 6A and 6C , a first charging transistor TC1 is disposed on the second insulating layer 112 . The first charging transistor TC1 may be disposed in a boundary area of a plurality of sub-pixels SP adjacent to each other in the second direction. For example, the first charging transistor TC1 may be disposed in one sub-pixel SP in a boundary area of a plurality of sub-pixels SP adjacent in the second direction, but is not limited thereto. In particular, only one of the plurality of touch transistors TC1 , TC2 , TS1 , and TS2 may be disposed in a boundary region of a plurality of sub-pixels SP adjacent to each other in the second direction. Meanwhile, although the present invention has been described based on the arrangement of the first charging transistor TC1 in the boundary region of the red sub-pixel SPR, it is not limited thereto. That is, the first charging transistor TC1 may be disposed in a boundary area between an adjacent white sub-pixel SPR, an adjacent blue sub-pixel SPB, or an adjacent green sub-pixel SPG. .

제1 충전 트랜지스터(TC1)는 제4 액티브층(ACT4), 제4 게이트 전극(GE4), 제4 소스 전극(SE4) 및 제4 드레인 전극(DE4)을 포함한다. The first charging transistor TC1 includes a fourth active layer ACT4, a fourth gate electrode GE4, a fourth source electrode SE4, and a fourth drain electrode DE4.

제2 절연층(112) 상에 제4 액티브층(ACT4)이 배치된다. 제4 액티브층(ACT4)은 산화물 반도체, 비정질 실리콘 또는 폴리 실리콘 등과 같은 반도체 물질로 이루어질 수 있으나, 이에 제한되지 않는다. 예를 들어, 제4 액티브층(ACT4)이 산화물 반도체로 형성된 경우, 제4 액티브층(ACT4)은 채널 영역, 소스 영역 및 드레인 영역으로 이루어지고, 소스 영역 및 드레인 영역은 도체화된 영역일 수 있으나, 이에 제한되지 않는다.A fourth active layer ACT4 is disposed on the second insulating layer 112 . The fourth active layer ACT4 may be made of a semiconductor material such as an oxide semiconductor, amorphous silicon, or polysilicon, but is not limited thereto. For example, when the fourth active layer ACT4 is formed of an oxide semiconductor, the fourth active layer ACT4 includes a channel region, a source region, and a drain region, and the source region and the drain region may be conductive regions. However, it is not limited thereto.

제4 액티브층(ACT4) 상에 게이트 절연층(113)이 배치되고, 게이트 절연층(113) 상에 제4 게이트 전극(GE4), 제4 소스 전극(SE4) 및 제4 드레인 전극(DE4)이 배치된다. A gate insulating layer 113 is disposed on the fourth active layer ACT4, and a fourth gate electrode GE4, a fourth source electrode SE4, and a fourth drain electrode DE4 are formed on the gate insulating layer 113. this is placed

게이트 절연층(113) 상에서 제4 액티브층(ACT4)에 중첩하도록 제4 게이트 전극(GE4)이 배치된다. 제4 게이트 전극(GE4)은 제1 터치 게이트 배선(TG1)과 전기적으로 연결될 수 있다. 이에, 제1 충전 트랜지스터(TC1)는 제4 게이트 전극(GE4)으로 전달된 제1 터치 게이트 신호에 기초하여 턴 온 또는 턴 오프 될 수 있다. 제4 게이트 전극(GE4)은 도전성 물질, 예를 들어, 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 니켈(Ni), 티타늄(Ti), 크롬(Cr) 또는 이에 대한 합금으로 구성될 수 있으나, 이에 제한되지 않는다.A fourth gate electrode GE4 is disposed on the gate insulating layer 113 to overlap the fourth active layer ACT4. The fourth gate electrode GE4 may be electrically connected to the first touch gate line TG1. Accordingly, the first charging transistor TC1 may be turned on or off based on the first touch gate signal transmitted to the fourth gate electrode GE4. The fourth gate electrode GE4 is made of a conductive material such as copper (Cu), aluminum (Al), molybdenum (Mo), nickel (Ni), titanium (Ti), chromium (Cr), or an alloy thereof. It may be, but is not limited thereto.

한편, 제4 게이트 전극(GE4)은 제1 터치 게이트 배선(TG1)으로부터 연장될 수 있다. 즉, 제4 게이트 전극(GE4)은 제1 터치 게이트 배선(TG1)과 일체로 이루어질 수 있고, 제4 게이트 전극(GE4)과 제1 터치 게이트 배선(TG1)은 동일한 도전성 물질로 형성될 수 있다. 예를 들어, 제1 터치 게이트 배선(TG1)은 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 니켈(Ni), 티타늄(Ti), 크롬(Cr) 또는 이에 대한 합금으로 구성될 수 있으나, 이에 제한되지 않는다.Meanwhile, the fourth gate electrode GE4 may extend from the first touch gate line TG1. That is, the fourth gate electrode GE4 may be integrally formed with the first touch gate wire TG1, and the fourth gate electrode GE4 and the first touch gate wire TG1 may be formed of the same conductive material. . For example, the first touch gate wire TG1 may be made of copper (Cu), aluminum (Al), molybdenum (Mo), nickel (Ni), titanium (Ti), chromium (Cr), or an alloy thereof. However, it is not limited thereto.

제1 터치 게이트 배선(TG1)은 복수의 제1 충전 트랜지스터(TC1) 각각으로 제1 터치 게이트 전압을 전달하는 배선이다. 제1 터치 게이트 배선(TG1)은 복수의 게이트 배선(GL) 및 복수의 센싱 배선(SL)과 동일 층 상에서 동일 공정에 의해 동일 물질로 형성될 수 있다. 제1 터치 게이트 배선(TG1)은 복수의 서브 화소(SP)의 회로 영역(CA)을 가로지르며 제1 방향으로 연장될 수 있다. 또한, 제1 터치 게이트 배선(TG1)은 복수의 서브 화소(SP)의 경계 영역에 배치될 수 있다. 구체적으로, 도 6a에 도시된 바와 같이, 제1 터치 게이트 배선(TG1)은 제2 방향으로 인접하는 복수의 서브 화소(SP)의 경계 영역에서 제1 방향으로 연장될 수 있다. 제1 터치 게이트 배선(TG1)은 제2 방향으로 연장된 복수의 고전위 전원 배선(VDD), 복수의 데이터 배선(DL) 및 복수의 기준 배선(RL)과 교차할 수 있다. The first touch gate wire TG1 is a wire that transmits a first touch gate voltage to each of the plurality of first charging transistors TC1. The first touch gate line TG1 may be formed of the same material through the same process on the same layer as the plurality of gate lines GL and the plurality of sensing lines SL. The first touch gate wire TG1 may extend in a first direction while crossing the circuit area CA of the plurality of sub-pixels SP. Also, the first touch gate wire TG1 may be disposed in a boundary area of the plurality of sub-pixels SP. Specifically, as shown in FIG. 6A , the first touch gate line TG1 may extend in the first direction in the boundary area of the plurality of sub-pixels SP adjacent in the second direction. The first touch gate wire TG1 may cross the plurality of high potential power lines VDD, the plurality of data lines DL, and the plurality of reference lines RL extending in the second direction.

한편, 복수의 서브 화소(SP)의 경계 영역에는 제1 터치 게이트 배선(TG1)뿐만 아니라 제2 터치 게이트 배선(TG2)도 배치된다. 제2 터치 게이트 배선(TG2)은 제2 방향으로 인접하는 복수의 서브 화소(SP)의 경계 영역에서 제1 방향으로 연장될 수 있다. 이때, 제1 터치 게이트 배선(TG1)과 제2 터치 게이트 배선(TG2)은 복수의 서브 화소(SP)의 경계에서 교대로 하나씩 배치될 수 있다.Meanwhile, not only the first touch gate line TG1 but also the second touch gate line TG2 are disposed in the boundary area of the plurality of sub-pixels SP. The second touch gate wire TG2 may extend in the first direction in a boundary area of a plurality of sub-pixels SP adjacent in the second direction. In this case, the first touch gate line TG1 and the second touch gate line TG2 may be alternately arranged one by one at the boundary of the plurality of sub-pixels SP.

제4 소스 전극(SE4)은 게이트 절연층(113)에 형성된 컨택홀을 통해 제4 액티브층(ACT4)과 전기적으로 연결될 수 있다. 제4 소스 전극(SE4)은 도전성 물질, 예를 들어, 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 니켈(Ni), 티타늄(Ti), 크롬(Cr) 또는 이에 대한 합금으로 구성될 수 있으나, 이에 제한되지 않는다.The fourth source electrode SE4 may be electrically connected to the fourth active layer ACT4 through a contact hole formed in the gate insulating layer 113 . The fourth source electrode SE4 is made of a conductive material such as copper (Cu), aluminum (Al), molybdenum (Mo), nickel (Ni), titanium (Ti), chromium (Cr), or an alloy thereof. It may be, but is not limited thereto.

제4 소스 전극(SE4)은 제1 터치 전극(TE1)과 전기적으로 연결된다. 예를 들어, 제4 소스 전극(SE4)은 제1 서브 전극(121)의 제1 메인 전극부(121a)와 전기적으로 연결될 수 있다. 즉, 제4 소스 전극(SE4)은 제1 절연층(111), 제2 절연층(112) 및 게이트 절연층(113)에 형성된 컨택홀을 통해 제1 메인 전극부(121a)와 연결될 수 있다. 이에, 제1 충전 트랜지스터(TC1)로 공급된 제1 터치용 전압(V+)은 제1 터치 전극(TE1)에 충전될 수 있다. 한편, 본 발명에서는 제4 소스 전극(SE4)이 제1 서브 전극(121)의 제1 메인 전극부(121a)와 연결되는 것을 기준으로 설명하였으나, 이에 제한되지 않는다. The fourth source electrode SE4 is electrically connected to the first touch electrode TE1. For example, the fourth source electrode SE4 may be electrically connected to the first main electrode part 121a of the first sub-electrode 121 . That is, the fourth source electrode SE4 may be connected to the first main electrode portion 121a through contact holes formed in the first insulating layer 111 , the second insulating layer 112 , and the gate insulating layer 113 . . Accordingly, the first touch voltage V + supplied to the first charging transistor TC1 may be charged to the first touch electrode TE1. Meanwhile, in the present invention, the fourth source electrode SE4 has been described based on being connected to the first main electrode part 121a of the first sub-electrode 121, but is not limited thereto.

제4 드레인 전극(DE4)은 게이트 절연층(113)에 형성된 컨택홀을 통해 제4 액티브층(ACT4)과 전기적으로 연결될 수 있다. 제4 드레인 전극(DE4)은 도전성 물질, 예를 들어, 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 니켈(Ni), 티타늄(Ti), 크롬(Cr) 또는 이에 대한 합금으로 구성될 수 있으나, 이에 제한되지 않는다.The fourth drain electrode DE4 may be electrically connected to the fourth active layer ACT4 through a contact hole formed in the gate insulating layer 113 . The fourth drain electrode DE4 is made of a conductive material such as copper (Cu), aluminum (Al), molybdenum (Mo), nickel (Ni), titanium (Ti), chromium (Cr), or an alloy thereof. It may be, but is not limited thereto.

제4 드레인 전극(DE4)은 기준 배선(RL)과 전기적으로 연결될 수 있다. 특히, 제4 드레인 전극(DE4)은 보조 기준 배선(RLa)과 전기적으로 연결될 수 있다. 구체적으로, 도 6a에 도시된 바와 같이, 제4 드레인 전극(DE4)은 적색 서브 화소(SPR)의 제3 드레인 전극(DE3)으로부터 연장될 수 있다. 이에, 제4 드레인 전극(DE4)은 보조 기준 배선(RLa) 및 적색 서브 화소(SPR)의 제3 드레인 전극(DE3)과 일체로 이루어질 수 있다. 따라서, 기준 배선(RL)으로부터 공급되는 제1 터치용 전압(V+)은 보조 기준 배선(RLa)을 통해 제4 드레인 전극(DE4)으로 전달될 수 있다.The fourth drain electrode DE4 may be electrically connected to the reference line RL. In particular, the fourth drain electrode DE4 may be electrically connected to the auxiliary reference line RLa. Specifically, as shown in FIG. 6A , the fourth drain electrode DE4 may extend from the third drain electrode DE3 of the red sub-pixel SPR. Accordingly, the fourth drain electrode DE4 may be integrally formed with the auxiliary reference line RLa and the third drain electrode DE3 of the red sub-pixel SPR. Accordingly, the first touch voltage V + supplied from the reference line RL can be transferred to the fourth drain electrode DE4 through the auxiliary reference line RLa.

한편, 도 6a 내지 도 6c에는 도시되지 않았으나, 제1 센싱 트랜지스터(TS1)와 제1 충전 트랜지스터(TC1)는 동일한 구조를 가질 수 있다. 즉, 제1 터치 전극(TE1)에 연결되는 복수의 터치용 트랜지스터(TC1, TS1)는 모두 동일한 구조를 가질 수 있다. 다만, 제1 센싱 트랜지스터(TS1)는 제1 터치 게이트 배선(TG1)이 아닌 제2 터치 게이트 배선(TG2)과 연결될 수 있다. 구체적으로, 제1 충전 트랜지스터(TC1)의 제6 게이트 전극은 제2 터치 게이트 배선(TG2)에 연결되고, 제6 드레인 전극은 제1 서브 전극(121)의 복수의 제1 메인 전극부(121a) 중 하나와 연결되며, 제6 소스 전극은 복수의 기준 배선(RL) 중 하나와 연결될 수 있다.Meanwhile, although not shown in FIGS. 6A to 6C , the first sensing transistor TS1 and the first charging transistor TC1 may have the same structure. That is, the plurality of touch transistors TC1 and TS1 connected to the first touch electrode TE1 may all have the same structure. However, the first sensing transistor TS1 may be connected to the second touch gate wire TG2 instead of the first touch gate wire TG1. Specifically, the sixth gate electrode of the first charging transistor TC1 is connected to the second touch gate line TG2, and the sixth drain electrode of the first sub-electrode 121 has a plurality of first main electrode portions 121a. ), and the sixth source electrode may be connected to one of the plurality of reference lines RL.

제1 트랜지스터(TR1), 제2 트랜지스터(TR2), 제3 트랜지스터(TR3), 스토리지 커패시터(SC) 및 제1 충전 트랜지스터(TC1)상에 패시베이션층(114)이 배치된다. 패시베이션층(114)은 패시베이션층(114) 하부의 구성을 보호하기 위한 절연층이다. 예를 들어, 패시베이션층(114)은 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)의 단일층 또는 복층으로 구성될 수 있으나, 이에 제한되지 않는다. 또한, 패시베이션층(114)은 실시예에 따라 생략될 수도 있다.A passivation layer 114 is disposed on the first transistor TR1 , the second transistor TR2 , the third transistor TR3 , the storage capacitor SC and the first charging transistor TC1 . The passivation layer 114 is an insulating layer for protecting components under the passivation layer 114 . For example, the passivation layer 114 may include a single layer or a multi-layer of silicon oxide (SiOx) or silicon nitride (SiNx), but is not limited thereto. Also, the passivation layer 114 may be omitted according to embodiments.

패시베이션층(114) 상에서 복수의 서브 화소(SP) 각각의 발광 영역에 복수의 컬러 필터(CF)가 배치된다. 상술한 바와 같이 본 발명의 일 실시예에 따른 표시 장치(100)는 발광 소자(ED)에서 발광된 광이 발광 소자(ED) 및 기판(110)의 하부로 향하는 바텀 에미션 방식이므로, 발광 소자(ED) 아래에 복수의 컬러 필터(CF)가 배치될 수 있다. 즉, 복수의 컬러 필터(CF)는 발광 소자(ED)와 복수의 터치 전극(TE1, TE2) 사이에 배치될 수 있다. 발광 소자(ED)에서 발광된 광은 복수의 컬러 필터(CF)를 통과하며 다양한 색상의 광으로 구현될 수 있다. 한편, 백색 서브 화소(SPW)에는 별도의 컬러 필터(CF)가 배치되지 않고, 발광 소자(ED)에서 발광된 광이 그대로 방출될 수 있다.A plurality of color filters CF are disposed on the passivation layer 114 in an emission area of each of a plurality of sub-pixels SP. As described above, since the display device 100 according to an exemplary embodiment of the present invention is a bottom emission type in which light emitted from the light emitting device ED is directed toward the lower portion of the light emitting device ED and the substrate 110, the light emitting device 100 is a light emitting device. A plurality of color filters (CF) may be disposed under (ED). That is, the plurality of color filters CF may be disposed between the light emitting element ED and the plurality of touch electrodes TE1 and TE2. Light emitted from the light emitting device ED passes through a plurality of color filters CF and may be implemented as light of various colors. Meanwhile, a separate color filter CF is not disposed in the white sub-pixel SPW, and light emitted from the light emitting element ED may be emitted as it is.

복수의 컬러 필터(CF)는 적색 컬러 필터, 청색 컬러 필터 및 녹색 컬러 필터를 포함한다. 적색 컬러 필터는 복수의 서브 화소(SP) 중 적색 서브 화소(SPR)의 발광 영역(EA)에 배치될 수 있고, 청색 컬러 필터는 청색 서브 화소(SPB)의 발광 영역(EA)에 배치될 수 있으며, 녹색 컬러 필터는 녹색 서브 화소(SPG)의 발광 영역(EA)에 배치될 수 있다. The plurality of color filters CF include a red color filter, a blue color filter, and a green color filter. The red color filter may be disposed in the emission area EA of the red sub-pixel SPR among the plurality of sub-pixels SP, and the blue color filter may be disposed in the emission area EA of the blue sub-pixel SPB. In addition, the green color filter may be disposed in the emission area EA of the green sub-pixel SPG.

패시베이션층(114) 및 복수의 컬러 필터(CF) 상에 평탄화층(115)이 배치된다. 평탄화층(115)은 제1 트랜지스터(TR1), 제2 트랜지스터(TR2), 제3 트랜지스터(TR3), 스토리지 커패시터(SC), 제1 충전 트랜지스터(TC1), 복수의 고전위 전원 배선(VDD), 복수의 데이터 배선(DL), 복수의 기준 배선(RL), 복수의 게이트 배선(GL), 복수의 센싱 배선(SL) 및 복수의 터치 게이트 배선(TG1, TG2)이 배치된 기판(110)의 상부를 평탄화하는 절연층이다. 평탄화층(114)은 유기 물질로 이루어질 수 있고, 예를 들어, 폴리이미드(Polyimide) 또는 포토아크릴(Photo Acryl)의 단일층 또는 복층으로 구성될 수 있으나, 이에 제한되지 않는다.A planarization layer 115 is disposed on the passivation layer 114 and the plurality of color filters CF. The planarization layer 115 includes a first transistor TR1 , a second transistor TR2 , a third transistor TR3 , a storage capacitor SC, a first charging transistor TC1 , and a plurality of high potential power lines VDD. A substrate 110 on which a plurality of data lines DL, a plurality of reference lines RL, a plurality of gate lines GL, a plurality of sensing lines SL, and a plurality of touch gate lines TG1 and TG2 are disposed. It is an insulating layer to planarize the top of. The planarization layer 114 may be made of an organic material, and may include, for example, a single layer or a multi-layer of polyimide or photoacrylic, but is not limited thereto.

복수의 서브 화소(SP) 각각에서 발광 영역(EA)에 발광 소자(ED)가 배치된다. 복수의 서브 화소(SP) 각각에서 평탄화층(114) 상에 발광 소자(ED)가 배치된다. 발광 소자(ED)는 애노드(AN), 발광층(EL) 및 캐소드(CT)를 포함한다.The light emitting element ED is disposed in the light emitting area EA in each of the plurality of sub pixels SP. A light emitting element ED is disposed on the planarization layer 114 in each of the plurality of sub-pixels SP. The light emitting element ED includes an anode AN, a light emitting layer EL, and a cathode CT.

발광 영역(EA)에서 평탄화층(114) 상에 애노드(AN)가 배치된다. 애노드(AN)는 발광층(EL)에 정공을 공급하므로, 일함수가 높은 도전성 물질로 이루어질 수 있다. 애노드(AN)는 예를 들어, 인듐 주석 산화물(Indium Tin Oxide, ITO), 인듐 아연 산화물(Indium Zin Oxide, IZO) 등과 같은 투명 도전성 물질로 형성될 수 있으나, 이에 제한되지 않는다. An anode AN is disposed on the planarization layer 114 in the emission area EA. Since the anode AN supplies holes to the light emitting layer EL, it may be made of a conductive material having a high work function. The anode AN may be formed of a transparent conductive material such as, for example, indium tin oxide (ITO) or indium zinc oxide (IZO), but is not limited thereto.

한편, 애노드(AN)는 회로 영역(CA)을 향해 연장될 수 있다. 애노드(AN)의 일부분은 발광 영역(EA)으로부터 회로 영역(CA)의 제1 소스 전극(SE1)을 향해 연장될 수 있고, 평탄화층(115) 및 패시베이션층(114)에 형성된 컨택홀을 통해 제1 소스 전극(SE1)과 전기적으로 연결될 수 있다. 따라서, 발광 소자(ED)의 애노드(AN)는 회로 영역(CA)으로 연장되어 제1 트랜지스터(TR1)의 제1 소스 전극(SE1)이자 스토리지 커패시터(SC)의 제2 커패시터 전극(SC2)과 전기적으로 연결될 수 있다. Meanwhile, the anode AN may extend toward the circuit area CA. A portion of the anode AN may extend from the light emitting area EA toward the first source electrode SE1 of the circuit area CA through a contact hole formed in the planarization layer 115 and the passivation layer 114. It may be electrically connected to the first source electrode SE1. Therefore, the anode AN of the light emitting element ED extends into the circuit area CA to be the first source electrode SE1 of the first transistor TR1 and the second capacitor electrode SC2 of the storage capacitor SC. can be electrically connected.

발광 영역(EA) 및 회로 영역(CA)에서 애노드(AN) 상에 발광층(EL)이 배치된다. 발광층(EL)은 복수의 서브 화소(SP)에 걸쳐 하나의 층으로 형성될 수 있다. 즉, 복수의 서브 화소(SP)의 각각의 발광층(EL)은 서로 연결되어 일체로 이루어질 수 있다. 발광층(EL)은 하나의 발광층으로 구성될 수도 있고, 서로 다른 색의 광을 발광하는 복수의 발광층이 적층된 구조일 수 있다. 발광층(EL)은 정공 주입층, 정공 수송층, 전자 수송층, 전자 주입층 등의 유기층을 더 포함할 수 있다. The light emitting layer EL is disposed on the anode AN in the light emitting area EA and the circuit area CA. The light emitting layer EL may be formed as a single layer over a plurality of sub-pixels SP. That is, each light emitting layer EL of the plurality of sub-pixels SP may be integrally connected to each other. The light emitting layer EL may be composed of one light emitting layer or may have a structure in which a plurality of light emitting layers emitting light of different colors are stacked. The emission layer EL may further include organic layers such as a hole injection layer, a hole transport layer, an electron transport layer, and an electron injection layer.

발광 영역(EA) 및 회로 영역(CA)에서 발광층(EL) 상에 캐소드(CT)가 배치된다. 캐소드(CT)는 발광층(EL)에 전자를 공급하므로, 일함수가 낮은 도전성 물질로 이루질 수 있다. 캐소드(CT)는 복수의 서브 화소(SP)에 걸쳐 하나의 층으로 형성될 수 있다. 즉, 복수의 서브 화소(SP) 각각의 캐소드(CT)는 서로 연결되어 일체로 이루어질 수 있다. 캐소드(CT)는 예를 들어, 인듐 주석 산화물(Indium Tin Oxide, ITO), 인듐 아연 산화물(Indium Zin Oxide, IZO) 등과 같은 투명 도전성 물질 또는 이테르븀(Yb) 합금으로 형성될 수 있고, 금속 도핑층이 더 포함될 수도 있으며, 이에 제한되지 않는다. 한편, 도 4 및 도 5에 도시되지는 않았으나, 발광 소자(ED)의 캐소드(CT)는 저전위 전원 배선(VSS)과 전기적으로 연결되어, 저전위 전원 전압을 공급받을 수 있다. A cathode CT is disposed on the light emitting layer EL in the light emitting area EA and the circuit area CA. Since the cathode CT supplies electrons to the light emitting layer EL, it may be made of a conductive material having a low work function. The cathode CT may be formed as one layer over the plurality of sub-pixels SP. That is, the cathodes CT of each of the plurality of sub-pixels SP may be integrally connected to each other. The cathode CT may be formed of, for example, a transparent conductive material such as indium tin oxide (ITO) or indium zinc oxide (IZO) or a ytterbium (Yb) alloy, and a metal doped layer. This may be further included, but is not limited thereto. Meanwhile, although not shown in FIGS. 4 and 5 , the cathode CT of the light emitting element ED may be electrically connected to the low potential power line VSS to receive a low potential power voltage.

애노드(AN)와 발광층(EL) 사이에 뱅크(116)가 배치된다. 뱅크(116)는 표시 영역(AA)에 중첩하도록 배치되고, 애노드(AN)의 엣지를 덮도록 배치된다. 뱅크(116)는 서로 인접한 서브 화소(SP) 간의 경계에 배치되어, 복수의 서브 화소(SP) 각각의 발광 소자(ED)로부터 발광된 광의 혼색을 저감할 수 있다. 뱅크(116)는 절연 물질로 이루어질 수 있고, 예를 들어, 폴리이미드(polyimide), 아크릴(acryl) 또는 벤조사이클로부텐(benzocyclobutene: BCB)계 수지로 이루어질 수 있으나, 이에 제한되는 것은 아니다.A bank 116 is disposed between the anode AN and the light emitting layer EL. The bank 116 is disposed to overlap the display area AA, and is disposed to cover the edge of the anode AN. The bank 116 may be disposed at a boundary between adjacent sub-pixels SP to reduce color mixing of light emitted from the light emitting device ED of each of the plurality of sub-pixels SP. The bank 116 may be made of an insulating material, for example, polyimide, acrylic, or benzocyclobutene (BCB)-based resin, but is not limited thereto.

도 7a는 도 4의 C 부분의 확대 평면도이다. 도 7b는 도 7a에서 터치 전극만을 도시한 것이다. 도 7c는 도 7a의 VIIc-VIIc'에 따른 단면도이다. 도 7a 내지 도 7c는 제2 충전 트랜지스터(TC2)가 배치된 영역을 도시한 것이다. 이에, 도 6a 내지 도 6c와 동일한 부분에 대한 설명은 생략하도록 한다. 7A is an enlarged plan view of part C of FIG. 4 . FIG. 7B shows only the touch electrode in FIG. 7A. FIG. 7c is a cross-sectional view taken along line VIIc-VIIc' of FIG. 7a. 7A to 7C show a region where the second charging transistor TC2 is disposed. Accordingly, descriptions of the same parts as those of FIGS. 6A to 6C will be omitted.

도 7a 내지 도 7c를 참조하면, 제2 절연층(112) 상에 제2 충전 트랜지스터(TC2)가 배치된다. 제2 충전 트랜지스터(TC2)는 제2 방향으로 인접하는 복수의 서브 화소(SP)의 경계 영역에 배치될 수 있다. 예를 들어, 제2 충전 트랜지스터(TC2)는 제2 방향으로 인접하는 복수의 서브 화소(SP)의 경계 영역에서 어느 하나의 서브 화소(SP) 내에 배치될 수 있으나, 이에 제한되지 않는다. 한편, 본 발명에서는 제2 충전 트랜지스터(TC2)가 적색 서브 화소(SPR)의 경계 영역에 배치되는 것을 기준으로 설명하였으나, 이에 제한되지 않는다. 즉, 제2 충전 트랜지스터(TC2)는 인접하는 백색 서브 화소(SPR)의 경계 영역, 인접하는 청색 서브 화소(SPB)의 경계 영역 또는 인접하는 녹색 서브 화소(SPG)의 경계 영역에 배치될 수도 있다.Referring to FIGS. 7A to 7C , the second charging transistor TC2 is disposed on the second insulating layer 112 . The second charging transistor TC2 may be disposed in a boundary area of a plurality of sub-pixels SP adjacent in the second direction. For example, the second charging transistor TC2 may be disposed in one sub-pixel SP in a boundary area of a plurality of sub-pixels SP adjacent in the second direction, but is not limited thereto. Meanwhile, in the present invention, the second charging transistor TC2 has been described based on being disposed in the boundary region of the red sub-pixel SPR, but is not limited thereto. That is, the second charging transistor TC2 may be disposed in the boundary area of the adjacent white sub-pixel SPR, the border area of the adjacent blue sub-pixel SPB, or the border area of the adjacent green sub-pixel SPG. .

제2 충전 트랜지스터(TC2)는 제6 액티브층(ACT6), 제6 게이트 전극(GE6), 제6 소스 전극(SE6) 및 제6 드레인 전극(DE6)을 포함한다. The second charging transistor TC2 includes a sixth active layer ACT6, a sixth gate electrode GE6, a sixth source electrode SE6, and a sixth drain electrode DE6.

제2 절연층(112) 상에 제6 액티브층(ACT6)이 배치된다. 제6 액티브층(ACT6)은 산화물 반도체, 비정질 실리콘 또는 폴리 실리콘 등과 같은 반도체 물질로 이루어질 수 있으나, 이에 제한되지 않는다. 예를 들어, 제6 액티브층(ACT6)이 산화물 반도체로 형성된 경우, 제6 액티브층(ACT6)은 채널 영역, 소스 영역 및 드레인 영역으로 이루어지고, 소스 영역 및 드레인 영역은 도체화된 영역일 수 있으나, 이에 제한되지 않는다.A sixth active layer ACT6 is disposed on the second insulating layer 112 . The sixth active layer ACT6 may be formed of a semiconductor material such as an oxide semiconductor, amorphous silicon, or polysilicon, but is not limited thereto. For example, when the sixth active layer ACT6 is formed of an oxide semiconductor, the sixth active layer ACT6 includes a channel region, a source region, and a drain region, and the source region and the drain region may be conductive regions. However, it is not limited thereto.

제6 액티브층(ACT6) 상에 게이트 절연층(113)이 배치되고, 게이트 절연층(113) 상에 제6 게이트 전극(GE6), 제6 소스 전극(SE6) 및 제6 드레인 전극(DE6)이 배치된다. A gate insulating layer 113 is disposed on the sixth active layer ACT6, and a sixth gate electrode GE6, a sixth source electrode SE6, and a sixth drain electrode DE6 are formed on the gate insulating layer 113. this is placed

게이트 절연층(113) 상에서 제6 액티브층(ACT6)에 중첩하도록 제6 게이트 전극(GE6)이 배치된다. 제6 게이트 전극(GE6)은 제1 터치 게이트 배선(TG1)과 전기적으로 연결될 수 있다. 이에, 제2 충전 트랜지스터(TC2)는 제6 게이트 전극(GE6)으로 전달된 제1 터치 게이트 신호에 기초하여 턴 온 또는 턴 오프 될 수 있다. 제6 게이트 전극(GE6)은 도전성 물질, 예를 들어, 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 니켈(Ni), 티타늄(Ti), 크롬(Cr) 또는 이에 대한 합금으로 구성될 수 있으나, 이에 제한되지 않는다.A sixth gate electrode GE6 is disposed on the gate insulating layer 113 to overlap the sixth active layer ACT6. The sixth gate electrode GE6 may be electrically connected to the first touch gate wire TG1. Accordingly, the second charging transistor TC2 may be turned on or off based on the first touch gate signal transmitted to the sixth gate electrode GE6. The sixth gate electrode GE6 is made of a conductive material such as copper (Cu), aluminum (Al), molybdenum (Mo), nickel (Ni), titanium (Ti), chromium (Cr), or an alloy thereof. It may be, but is not limited thereto.

한편, 제6 게이트 전극(GE6)은 제1 터치 게이트 배선(TG1)으로부터 연장될 수 있다. 즉, 제6 게이트 전극(GE6)은 제1 터치 게이트 배선(TG1)과 일체로 이루어질 수 있고, 제6 게이트 전극(GE6)과 제1 터치 게이트 배선(TG1)은 동일한 도전성 물질로 형성될 수 있다. 예를 들어, 제1 터치 게이트 배선(TG1)은 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 니켈(Ni), 티타늄(Ti), 크롬(Cr) 또는 이에 대한 합금으로 구성될 수 있으나, 이에 제한되지 않는다.Meanwhile, the sixth gate electrode GE6 may extend from the first touch gate line TG1. That is, the sixth gate electrode GE6 may be integrally formed with the first touch gate wire TG1, and the sixth gate electrode GE6 and the first touch gate wire TG1 may be formed of the same conductive material. . For example, the first touch gate wire TG1 may be made of copper (Cu), aluminum (Al), molybdenum (Mo), nickel (Ni), titanium (Ti), chromium (Cr), or an alloy thereof. However, it is not limited thereto.

제6 소스 전극(SE6)은 게이트 절연층(113)에 형성된 컨택홀을 통해 제6 액티브층(ACT6)과 전기적으로 연결될 수 있다. 제6 소스 전극(SE6)은 도전성 물질, 예를 들어, 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 니켈(Ni), 티타늄(Ti), 크롬(Cr) 또는 이에 대한 합금으로 구성될 수 있으나, 이에 제한되지 않는다.The sixth source electrode SE6 may be electrically connected to the sixth active layer ACT6 through a contact hole formed in the gate insulating layer 113 . The sixth source electrode SE6 is made of a conductive material such as copper (Cu), aluminum (Al), molybdenum (Mo), nickel (Ni), titanium (Ti), chromium (Cr), or an alloy thereof. It may be, but is not limited thereto.

제6 소스 전극(SE6)은 제2 터치 전극(TE2)과 전기적으로 연결된다. 예를 들어, 제6 소스 전극(SE6)은 제2 서브 전극(123)의 연장부(123c)와 전기적으로 연결될 수 있다. 여기서, 연장부(123c)는 제2 서브 전극(123)의 제2 연결부(123b)로부터 연장된 영역일 수 있다. 구체적으로, 도 7a 및 도 7b에 도시된 바와 같이, 적색 서브 화소(SPR)에 배치된 제2 메인 전극(123a)으로부터 좌측으로 제2 연결부(123b)가 형성되고, 제2 연결부(123b)로부터 하부로 연장부(123c)가 형성될 수 있다. 연장부(123c)는 제2 연결부(123b)로부터 인접하는 적색 서브 화소(SPR)의 경계부까지 제2 방향으로 연장될 수 있다. 그리고 연장부(123c)는 제1 절연층(111), 제2 절연층(112) 및 게이트 절연층(113)에 형성된 컨택홀을 통해 제6 소스 전극(SE6)과 전기적으로 연결될 수 있다. 즉, 연장부(123c)의 일단은 제2 연결부(123b)과 일체로 이루어지고, 타단은 제6 소스 전극(SE6)과 연결될 수 있다. 이에, 제2 충전 트랜지스터(TC2)로 공급된 제2 터치용 전압(V-)은 제1 터치 전극(TE2)에 충전될 수 있다. 한편, 본 발명에서는 제6 소스 전극(SE6)이 제2 서브 전극(123)의 연장부(123c)와 연결되는 것을 기준으로 설명하였으나, 이에 제한되지 않는다.The sixth source electrode SE6 is electrically connected to the second touch electrode TE2. For example, the sixth source electrode SE6 may be electrically connected to the extension 123c of the second sub-electrode 123 . Here, the extension portion 123c may be an area extending from the second connection portion 123b of the second sub-electrode 123 . Specifically, as shown in FIGS. 7A and 7B , a second connection part 123b is formed to the left from the second main electrode 123a disposed in the red sub-pixel SPR, and from the second connection part 123b An extension 123c may be formed downward. The extension part 123c may extend from the second connection part 123b to the boundary of the adjacent red sub-pixel SPR in the second direction. Also, the extension 123c may be electrically connected to the sixth source electrode SE6 through contact holes formed in the first insulating layer 111 , the second insulating layer 112 , and the gate insulating layer 113 . That is, one end of the extension part 123c may be integrally formed with the second connection part 123b, and the other end may be connected to the sixth source electrode SE6. Accordingly, the second touch voltage ( V− ) supplied to the second charging transistor TC2 may be charged in the first touch electrode TE2. Meanwhile, in the present invention, the sixth source electrode SE6 has been described based on being connected to the extension 123c of the second sub-electrode 123, but is not limited thereto.

제6 드레인 전극(DE6)은 게이트 절연층(113)에 형성된 컨택홀을 통해 제6 액티브층(ACT6)과 전기적으로 연결될 수 있다. 제6 드레인 전극(DE6)은 도전성 물질, 예를 들어, 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 니켈(Ni), 티타늄(Ti), 크롬(Cr) 또는 이에 대한 합금으로 구성될 수 있으나, 이에 제한되지 않는다.The sixth drain electrode DE6 may be electrically connected to the sixth active layer ACT6 through a contact hole formed in the gate insulating layer 113 . The sixth drain electrode DE6 is made of a conductive material such as copper (Cu), aluminum (Al), molybdenum (Mo), nickel (Ni), titanium (Ti), chromium (Cr), or an alloy thereof. It may be, but is not limited thereto.

제6 드레인 전극(DE6)은 기준 배선(RL)과 전기적으로 연결될 수 있다. 특히, 제6 드레인 전극(DE6)은 보조 기준 배선(RLa)과 전기적으로 연결될 수 있다. 구체적으로, 도 7a에 도시된 바와 같이, 제6 드레인 전극(DE6)은 적색 서브 화소(SPR)의 제3 드레인 전극(DE3)으로부터 연장될 수 있다. 이에, 제6 드레인 전극(DE6)은 보조 기준 배선(RLa) 및 적색 서브 화소(SPR)의 제3 드레인 전극(DE3)과 일체로 이루어질 수 있다. 여기서, 제2 충전 트랜지스터(TC2)의 제6 드레인 전극(DE6)과 연결되는 기준 배선(RL)은 제1 충전 트랜지스터(TC1)의 제4 드레인 전극(DE4)과 연결되는 기준 배선(RL)과 상이한 배선일 수 있다. 따라서, 기준 배선(RL)으로부터 공급되는 제2 터치용 전압(V-)은 보조 기준 배선(RLa)을 통해 제6 드레인 전극(DE6)으로 전달될 수 있다.The sixth drain electrode DE6 may be electrically connected to the reference line RL. In particular, the sixth drain electrode DE6 may be electrically connected to the auxiliary reference line RLa. Specifically, as shown in FIG. 7A , the sixth drain electrode DE6 may extend from the third drain electrode DE3 of the red sub-pixel SPR. Accordingly, the sixth drain electrode DE6 may be integrally formed with the auxiliary reference line RLa and the third drain electrode DE3 of the red sub-pixel SPR. Here, the reference line RL connected to the sixth drain electrode DE6 of the second charging transistor TC2 is connected to the reference line RL connected to the fourth drain electrode DE4 of the first charging transistor TC1. It can be a different wiring. Accordingly, the second touch voltage V − supplied from the reference line RL can be transferred to the sixth drain electrode DE6 through the auxiliary reference line RLa.

한편, 도 7a 내지 도 7c에는 도시되지 않았으나, 제2 센싱 트랜지스터(TS2)와 제2 충전 트랜지스터(TC2)는 동일한 구조를 가질 수 있다. 즉, 제2 터치 전극(TE2)에 연결되는 복수의 터치용 트랜지스터(TC2, TS2)는 모두 동일한 구조를 가질 수 있다. 다만, 제2 센싱 트랜지스터(TS2)는 제1 터치 게이트 배선(TG1)이 아닌 제2 터치 게이트 배선(TG2)과 연결될 수 있다. 구체적으로, 제2 충전 트랜지스터(TC2)의 제7 게이트 전극은 제2 터치 게이트 배선(TG2)에 연결되고, 제7 드레인 전극은 제2 서브 전극(121)의 연장부(123c) 중 하나와 연결되며, 제7 소스 전극은 복수의 기준 배선(RL) 중 하나와 연결될 수 있다.Meanwhile, although not shown in FIGS. 7A to 7C , the second sensing transistor TS2 and the second charging transistor TC2 may have the same structure. That is, the plurality of touch transistors TC2 and TS2 connected to the second touch electrode TE2 may all have the same structure. However, the second sensing transistor TS2 may be connected to the second touch gate wire TG2 instead of the first touch gate wire TG1. Specifically, the seventh gate electrode of the second charging transistor TC2 is connected to the second touch gate line TG2, and the seventh drain electrode is connected to one of the extension portions 123c of the second sub-electrode 121. and the seventh source electrode may be connected to one of the plurality of reference lines RL.

도 8은 본 발명의 일 실시예 따른 표시 장치의 터치 센싱 방법을 설명하기 위한 도면이다.8 is a diagram for explaining a touch sensing method of a display device according to an exemplary embodiment of the present invention.

도 8을 참조하면, 표시 장치(100)의 특정 터치 전극 블록에 터치가 이루어질 경우, 손가락, 제1 터치 전극(TE1), 제2 터치 전극(TE2) 및 캐소드(CT) 사이에는 다양한 커패시턴스(capacitance)(Cf1, Cf2, Cm1, Cm2, Cp1, Cp2)가 발생한다. 여기서, Cf1은 손가락과 제1 터치 전극(TE1) 사이의 커패시턴스이고, Cf2는 손가락과 제2 터치 전극(TE2) 사이의 커패시턴스이고, Cm1은 손가락과 대응되는 제1 터치 전극(TE1)과 제2 터치 전극(TE2) 사이의 커패시턴스이고, Cm2는 손가락과 대응되는 터치 전극(TE1, TE2)과 인접한 제1 터치 전극(TE1)과 제2 터치 전극(TE2) 사이의 커패시턴스이고, Cp1는 복수의 제1 터치 전극(TE1)과 캐소드(CT) 사이의 기생 커패시턴스이고, Cp2는 복수의 제2 터치 전극(TE2)과 캐소드(CT) 사이의 기생 커패시턴스이다. 여기서, Cp1과 Cp2는 터치 전극(TE1, TE2)과 캐소드(CT) 사이의 기생 커패시턴스인 것으로 도시되었으나, Cp1과 Cp2는 캐소드(CT) 뿐만 아니라 터치 전극(TE1, TE2)과 캐소드(CT) 사이에 배치되는 다른 전극들 또는 배선들과 터치 전극(TE1, TE2) 사이의 기생 커패시턴스의 총 합을 의미할 수 있고, 도 8에서는 설명의 편의를 위해 기생 커패시턴스를 발생시키는 구성요소를 캐소드(CT)로만 도시하였다.Referring to FIG. 8 , when a touch is made to a specific touch electrode block of the display device 100, various capacitances are generated between the finger, the first touch electrode TE1 , the second touch electrode TE2 , and the cathode CT. )(C f1 , C f2 , C m1 , C m2 , C p1 , C p2 ) occurs. Here, C f1 is the capacitance between the finger and the first touch electrode TE1, C f2 is the capacitance between the finger and the second touch electrode TE2, and C m1 is the first touch electrode TE1 corresponding to the finger. and the second touch electrode TE2, C m2 is the capacitance between the touch electrodes TE1 and TE2 corresponding to the finger and the adjacent first and second touch electrodes TE1 and TE2, and C p1 is a parasitic capacitance between the plurality of first touch electrodes TE1 and the cathode CT, and C p2 is a parasitic capacitance between the plurality of second touch electrodes TE2 and the cathode CT. Here, C p1 and C p2 are shown as parasitic capacitance between the touch electrodes TE1 and TE2 and the cathode CT, but C p1 and C p2 are not only the cathode CT, but also the touch electrodes TE1 and TE2 and the cathode It may mean the total sum of parasitic capacitance between the touch electrodes TE1 and TE2 and other electrodes or wires disposed between CT, and in FIG. 8, for convenience of description, a component generating parasitic capacitance is Only the cathode (CT) is shown.

사용자가 손가락으로 터치를 하는 경우, 손가락에 대응되는 제1 터치 전극(TE1)에 형성된 전하량과 제2 터치 전극(TE2)에 형성된 전하량 각각은 다음과 같이 표현될 수 있다.When a user makes a touch with a finger, the amount of charge formed on the first touch electrode TE1 and the amount of charge formed on the second touch electrode TE2 corresponding to the finger may be expressed as follows.

[수학식 1][Equation 1]

Q(TE1) = Cf1V+ + Cm1(V+-V-) + Cp1V+ Q(TE1) = C f1 V + + C m1 (V + -V - ) + C p1 V +

[수학식 2][Equation 2]

Q(TE2) = Cm2(V--V+) + Cp2V- Q(TE2) = C m2 (V - -V + ) + C p2 V -

여기서, V+와 V- 각각은 제1 기준 배선(RL1)을 통해 제1 터치 전극(TE1)에 충전된 제1 터치용 전압(V+)과 제2 기준 배선(RL2)을 통해 제2 터치 전극(TE2)에 충전된 제2 터치용 전압(V-)을 의미한다.Here, V + and V − are respectively the first touch voltage V + charged in the first touch electrode TE1 through the first reference line RL1 and the second touch voltage through the second reference line RL2. This means the second touch voltage (V - ) charged in the electrode TE2.

그리고 제3 기준 배선(RL3-1, RL3-4)을 통해 센싱되는 전하량의 합(Q(TE1)+ Q(TE2))인 총 센싱 전하량은 다음과 같이 표현될 수 있다.The total sensed charge amount, which is the sum (Q(TE1)+Q(TE2)) of the charges sensed through the third reference wires RL3-1 and RL3-4, can be expressed as follows.

[수학식 3][Equation 3]

Q(RO) = Cf1V+ + Cp1V+ + Cp2V- + (Cm1-Cm2)(V+-V-)Q(RO) = C f1 V + + C p1 V + + C p2 V - + (C m1 -C m2 )(V + -V - )

여기서, 수학식 근사화를 위해 제1 터치용 전압(V+)과 제2 터치용 전압(V-)이 동일하게 되도록 설정하고, “Cp1 = Cp2”의 관계를 갖도록 표시 장치(100)를 설계하면, 최종적으로 센싱되는 총 센싱 전하량은 다음과 같다.Here, for mathematical approximation, the first touch voltage (V + ) and the second touch voltage (V - ) are set to be the same, and the display device 100 is configured to have a relationship of “C p1 = C p2 ” When designed, the total amount of sensed charge finally sensed is as follows.

[수학식 4][Equation 4]

Q(RO) = (Cf1-△Cm)V+ (∵ △Cm1= Cm + △Cm, Cm2 = Cm)Q(RO) = (C f1 -ΔC m )V + (∵ △C m1 = C m + △C m , C m2 = C m )

결과적으로, 수학식 3에서 기생 커패시턴스에 의한 영향이 제거될 수 있다. 따라서, 기생 커패시턴스의 크기에 관계없이 터치 전극(TE1, TE2)에 형성된 커패시턴스만을 센싱할 수 있다.As a result, the effect of the parasitic capacitance in Equation 3 can be removed. Accordingly, only the capacitance formed in the touch electrodes TE1 and TE2 may be sensed regardless of the size of the parasitic capacitance.

일반적으로 표시 장치에 사용되는 터치 기술은 애드온(add-on) 필름 방식 또는 봉지부 상에 터치 구조를 형성하는 TOE(Touch on Encap) 방식이 사용되었다. 애드온 필름 방식의 경우, 필름 상부에 터치 패널을 형성하므로 별도의 재료비와 공정 비용이 발생한다. 또한, 필름 상에 터치 패턴을 형성하여 표시 장치의 투과도와 선명도가 저하되는 문제가 발생할 수 있다. TOE 방식의 경우, 터치 구조를 형성하기 위하여 적어도 4장 이상의 포토 마스크가 필요하여 이를 생산하기 위한 별도의 설비가 필요하다는 단점이 있다.In general, as a touch technology used in a display device, an add-on film method or a touch on encap (TOE) method for forming a touch structure on an encapsulation unit is used. In the case of the add-on film method, since the touch panel is formed on top of the film, separate material and process costs are incurred. In addition, a touch pattern may be formed on the film so that transmittance and sharpness of the display device may deteriorate. In the case of the TOE method, at least four or more photo masks are required to form a touch structure, so there is a disadvantage in that a separate facility for producing them is required.

본 발명의 일 실시예에 따른 표시 장치(100)는 인셀(in-cell) 터치 구조의 표시 장치(100)일 수 있다. 즉, 터치 구현을 위한 구조가 별도로 형성되는 것이 아닌, 표시 장치(100) 내에서 연속 공정으로 다른 구성 요소들과 함께 형성될 수 있다. The display device 100 according to an embodiment of the present invention may be a display device 100 having an in-cell touch structure. That is, a structure for realizing touch may not be formed separately, but may be formed together with other components in a continuous process within the display device 100 .

구체적으로, 터치 전극(TE1, TE2)은 투명 도전성 물질로 형성되어 기판(110)과 발광 소자(ED) 사이에 배치될 수 있다. 이에, 발광 소자(ED)로부터 발광된 광은 투명한 터치 전극(TE1, TE2)을 통과하여 용이하게 방출될 수 있다. 복수의 터치 전극(TE1, TE2)과 전기적으로 연결된 복수의 터치용 트랜지스터(TC1, TC2, TS1, TS2)는 서브 화소(SP) 내의 복수의 트랜지스터(T1, T2, T3)와 동일 공정에 의하여 동시에 형성될 수 있다. 복수의 터치 전극(TE1, TE2)을 구동하기 위한 복수의 터치 게이트 배선(TG1, TG2)은 복수의 게이트 배선(GL) 및 복수의 센싱 배선(SL)과 동일 공정에 의하여 동시에 형성될 수 있다. 복수의 터치 전극(TE1, TE2)은 복수의 서브 화소(SP)로 기준 전압(Vref)을 전달하는 기준 배선(RL)을 통해 터치용 신호들을 주고받을 수 있다. Specifically, the touch electrodes TE1 and TE2 may be formed of a transparent conductive material and disposed between the substrate 110 and the light emitting element ED. Accordingly, light emitted from the light emitting element ED can be easily emitted through the transparent touch electrodes TE1 and TE2 . The plurality of touch transistors TC1, TC2, TS1, and TS2 electrically connected to the plurality of touch electrodes TE1 and TE2 simultaneously with the plurality of transistors T1, T2, and T3 in the sub-pixel SP through the same process. can be formed The plurality of touch gate lines TG1 and TG2 for driving the plurality of touch electrodes TE1 and TE2 may be simultaneously formed through the same process as the plurality of gate lines GL and the plurality of sensing lines SL. The plurality of touch electrodes TE1 and TE2 may transmit and receive touch signals through a reference line RL that transfers the reference voltage Vref to the plurality of sub-pixels SP.

이에, 본 발명의 일 실시예에 따른 표시 장치(100)는 터치 전극(TE1, TE2)의 형성을 위한 마스크만을 추가하여 인셀 터치 구조의 표시 장치(100)를 구현할 수 있다. 따라서, 간단한 공정을 통해 최소한의 비용으로 터치 구조의 구현이 가능하다는 장점이 있다. Accordingly, the display device 100 according to an exemplary embodiment of the present invention may implement the display device 100 having an in-cell touch structure by adding only a mask for forming the touch electrodes TE1 and TE2 . Therefore, there is an advantage in that a touch structure can be implemented at a minimum cost through a simple process.

또한, 본 발명의 일 실시예에 따른 표시 장치(100)에서는 기생 커패시턴스에 의하여 발생되는 전하량의 크기에 상관없이 터치 전극(TE1, TE2)에 형성된 전하량만을 센싱하는 것이 가능하다. 이에, 터치 센싱의 정확도가 향상될 수 있다. 또한, 기생 커패시턴스를 감소하기 위하여 터치 전극(TE1, TE2)과 다른 구성 요소들 사이에 평탄화층 등을 더 배치할 필요가 없으므로, 공정의 간소화 및 비용 절감이 가능하다. In addition, in the display device 100 according to an embodiment of the present invention, it is possible to sense only the amount of charge formed on the touch electrodes TE1 and TE2 regardless of the size of the amount of charge generated by the parasitic capacitance. Accordingly, accuracy of touch sensing may be improved. In addition, since there is no need to further dispose a planarization layer or the like between the touch electrodes TE1 and TE2 and other components in order to reduce parasitic capacitance, it is possible to simplify a process and reduce costs.

또한, 본 발명의 일 실시예에 따른 표시 장치(100)에서는 터치 전극(TE1, TE2)에 의한 기생 커패시턴스가 무시될 수 있고, 터치 전극(TE1, TE2)에 인가되는 평균 전압이 일정하게 유지될 수 있다. 이에, 터치 전극(TE1, TE2) 상부에 배치되는 애노드(AN)에 영향을 미치는 것이 최소화될 수 있다. 즉, 애노드(AN) 하부에 터치 전극(TE1, TE2)이 추가되더라도, 애노드(AN)에 흐르는 전류에는 영향을 미치지 않을 수 있다. 따라서, 또한, 본 발명의 일 실시예에 따른 표시 장치(100)가 인셀 터치 구조로 구현되더라도, 표시 장치(100)의 디스플레이 특성은 동일하게 유지될 수 있다. In addition, in the display device 100 according to an embodiment of the present invention, parasitic capacitance due to the touch electrodes TE1 and TE2 can be ignored, and the average voltage applied to the touch electrodes TE1 and TE2 can be maintained constant. can Thus, the influence on the anode AN disposed above the touch electrodes TE1 and TE2 may be minimized. That is, even if the touch electrodes TE1 and TE2 are added under the anode AN, the current flowing through the anode AN may not be affected. Therefore, even if the display device 100 according to an embodiment of the present invention is implemented as an in-cell touch structure, display characteristics of the display device 100 may be maintained the same.

도 9는 본 발명의 다른 실시예에 따른 표시 장치의 구동 방법을 설명하기 위한 구성도이다. 도 10은 본 발명의 다른 실시예에 따른 표시 장치의 구동 방법을 설명하기 위한 개략적인 동작 타이밍을 도시한 것이다. 도 9에서는 설명의 편의를 위해 표시 장치의 다양한 구성 요소 중 기판(110), 게이트 드라이버(GD) 및 터치 드라이버(TD)만을 도시하였다. 도 10에서는 설명의 편의를 위하여 게이트 배선(GL1, GL2, …GLm, GLm+1, GLm+2, …과 터치 게이트 배선(TG1(SPB1), TG2(SPB1), TG1(SPB2), TG2(SPB2))의 신호만을 개략적으로 도시하였다. 9 is a configuration diagram for explaining a method of driving a display device according to another exemplary embodiment of the present invention. 10 illustrates schematic operation timing for explaining a method of driving a display device according to another exemplary embodiment of the present invention. In FIG. 9 , only the substrate 110 , the gate driver GD, and the touch driver TD among various components of the display device are illustrated for convenience of description. In FIG. 10, for convenience of description, gate wires GL1, GL2, ...GLm, GLm+1, GLm+2, ... and touch gate wires TG1 (SPB1), TG2 (SPB1), TG1 (SPB2), TG2 (SPB2 ))), only the signal is schematically shown.

먼저, 도 9를 참조하면, 본 발명의 다른 실시예에 따른 표시 장치는 기판(110), 게이트 드라이버(GD) 및 터치 드라이버(TD)를 포함한다. First, referring to FIG. 9 , a display device according to another embodiment of the present invention includes a substrate 110, a gate driver GD, and a touch driver TD.

기판(110)은 복수의 서브 화소 블록(SPB)을 포함한다. 복수의 서브 화소 블록(SPB) 각각은 복수의 서브 화소(SP) 중 일부를 포함할 수 있다. 즉, 복수의 서브 화소(SP)는 복수의 서브 화소 블록(SPB)으로 분할될 수 있다. 예를 들어, 복수의 서브 화소 블록(SPB)은 기판(110)을 제1 방향의 가상의 선으로 분할시킨 각각의 영역일 수 있다. 복수의 서브 화소 블록(SPB) 각각은 동일한 개수의 서브 화소(SP)를 포함할 수 있다. 기판(110)은 총 n개의 서브 화소 블록(SPB1, SPB2, …SPBn)을 포함할 수 있다. 구체적으로, 제1 서브 화소 블록(SPB1)의 하부에는 제2 서브 화소 블록(SPB2)이 배치되고, 제2 서브 화소 블록(SPB2)의 하부에는 제3 서브 화소 블록이 배치되는 식으로 기판(110)에는 상부로부터 하부까지 총 n개의 서브 화소 블록(SPB1, SPB2, …SPBn)이 포함될 수 있다.The substrate 110 includes a plurality of sub-pixel blocks SPB. Each of the plurality of sub-pixel blocks SPB may include some of the plurality of sub-pixels SP. That is, the plurality of sub-pixels SP may be divided into a plurality of sub-pixel blocks SPB. For example, the plurality of sub-pixel blocks SPB may be regions in which the substrate 110 is divided into imaginary lines in the first direction. Each of the plurality of sub-pixel blocks SPB may include the same number of sub-pixels SP. The substrate 110 may include a total of n sub-pixel blocks SPB1 , SPB2 , ...SPBn. Specifically, the substrate 110 has a second sub-pixel block SPB2 disposed below the first sub-pixel block SPB1 and a third sub-pixel block disposed below the second sub-pixel block SPB2. ) may include a total of n sub-pixel blocks SPB1 , SPB2 , ... SPBn from top to bottom.

복수의 서브 화소 블록(SPB) 각각은 복수의 터치 전극(TE1, TE2)을 포함할 수 있다. 구체적으로, 복수의 터치 전극(TE1, TE2)은 복수의 서브 화소(SP) 각각과 대응되도록 배치될 수 있다. 이에, 복수의 서브 화소 블록(SPB) 각각은 해당되는 서브 화소(SP)와 중첩하는 복수의 터치 전극(TE1, TE2)을 포함할 수 있다. Each of the plurality of sub-pixel blocks SPB may include a plurality of touch electrodes TE1 and TE2. Specifically, the plurality of touch electrodes TE1 and TE2 may be arranged to correspond to each of the plurality of sub-pixels SP. Accordingly, each of the plurality of sub-pixel blocks SPB may include a plurality of touch electrodes TE1 and TE2 overlapping the corresponding sub-pixel SP.

게이트 드라이버(GD)는 복수의 게이트 배선(GL)을 통해 기판(110)의 복수의 서브 화소(SP)와 전기적으로 연결될 수 있다. 복수의 게이트 배선(GL) 각각은 제1 방향으로 나열된 복수의 서브 화소(SP)와 전기적으로 연결될 수 있다. 하나의 서브 화소 블록(SPB)은 총 m개의 게이트 배선(GL1, GL2, …GLm, GLm+1, GLm+2, ……GLnm)과 대응될 수 있다. 예를 들어, 제1 서브 화소 블록(SPB1)은 제1 게이트 배선(GL1), 제2 게이트 배선(GL2), … 및 제m 게이트 배선(GLm)과 전기적으로 연결될 수 있다. 제2 서브 화소 블록(SPB2)은 제m+1 게이트 배선(GLm+1), 제m+2 게이트 배선(GLm+2), … 및 제2m 게이트 배선(GL2m)과 전기적으로 연결될 수 있다.The gate driver GD may be electrically connected to the plurality of sub-pixels SP of the substrate 110 through the plurality of gate lines GL. Each of the plurality of gate lines GL may be electrically connected to a plurality of sub-pixels SP arranged in the first direction. One sub-pixel block SPB may correspond to a total of m gate lines GL1 , GL2 , ...GLm, GLm+1, GLm+2, ...GLnm. For example, the first sub-pixel block SPB1 includes a first gate line GL1, a second gate line GL2, . . . and electrically connected to the mth gate line GLm. The second sub-pixel block SPB2 includes an m+1th gate line GLm+1, an m+2th gate line GLm+2, . . . and electrically connected to the 2m-th gate line GL2m.

게이트 드라이버(GD)는 타이밍 컨트롤러로부터 공급되는 게이트 제어 신호에 응답하여 복수의 게이트 배선(GL)에 순차적으로 게이트 신호를 공급할 수 있다. 이에, 복수의 게이트 배선(GL) 각각과 전기적으로 연결된 복수의 제2 트랜지스터(TR2)가 순차적으로 구동될 수 있다. 게이트 드라이버(GD)는 복수의 게이트 집적 회로를 포함할 수 있다. 복수의 게이트 집적 회로 각각은 쉬프트 레지스터, 레벨 쉬프터 및 출력 버퍼 등을 포함할 수 있다. 쉬프트 레지스터는 순차적으로 게이트 펄스를 발생할 수 있다. 레벨 쉬프터는 게이트 펄스의 스윙폭을 소정 레벨로 쉬프트하여 게이트 신호를 생성할 수 있다. 출력 버퍼는 레벨 쉬프터로부터 공급된 게이트 신호를 해당 게이트 배선(GL)으로 공급할 수 있다.The gate driver GD may sequentially supply gate signals to the plurality of gate lines GL in response to a gate control signal supplied from the timing controller. Accordingly, the plurality of second transistors TR2 electrically connected to each of the plurality of gate lines GL may be sequentially driven. The gate driver GD may include a plurality of gate integrated circuits. Each of the plurality of gate integrated circuits may include a shift register, a level shifter, and an output buffer. The shift register may sequentially generate gate pulses. The level shifter may generate a gate signal by shifting the swing width of the gate pulse to a predetermined level. The output buffer may supply the gate signal supplied from the level shifter to the corresponding gate line GL.

게이트 드라이버(GD)는 기판(110)의 비표시 영역(NA)에 칩 형태로 부착되거나, 기판(110)의 비표시 영역(NA)에 게이트 인 패널 방식으로 실장될 수 있다. 또한, 도시되지는 않았으나, 게이트 드라이버(GD)에 게이트 제어 신호를 공급하기 위한 타이밍 컨트롤러는 인쇄 회로 기판(170)에 배치될 수 있다. 그러나, 본 발명이 이에 제한되는 것은 아니다. The gate driver GD may be attached to the non-display area NA of the substrate 110 in the form of a chip or may be mounted on the non-display area NA of the substrate 110 in a gate-in-panel manner. Also, although not shown, a timing controller for supplying a gate control signal to the gate driver GD may be disposed on the printed circuit board 170 . However, the present invention is not limited thereto.

터치 드라이버(TD)는 게이트 드라이버(GD)에 배치될 수 있다. 터치 드라이버(TD)는 복수의 터치 게이트 배선(TG)을 통해 기판(110)의 복수의 터치 전극(TE1, TE2)과 전기적으로 연결될 수 있다. 한편, 도 9의 TG(SPB1), TG(SPB2), …TG(SPBn) 각각은 해당되는 서브 화소 블록(SPB)의 복수의 터치 전극(TE1, TE2)과 연결된 모든 터치 게이트 배선(TG)을 의미할 수 있다. 예를 들어, 제1 서브 화소 블록(SPB1)에 배치된 복수의 터치 전극(TE1, TE2)은 터치 게이트 배선(TG(SPB1))과 전기적으로 연결될 수 있다. 제2 서브 화소 블록(SPB2)에 배치된 복수의 터치 전극(TE1, TE2)은 터치 게이트 배선(TG(SPB2))과 전기적으로 연결될 수 있다. 제n 서브 화소 블록(SPBn)에 배치된 복수의 터치 전극(TE1, TE2)은 터치 게이트 배선(TG(SPBn))과 전기적으로 연결될 수 있다. The touch driver TD may be disposed on the gate driver GD. The touch driver TD may be electrically connected to the plurality of touch electrodes TE1 and TE2 of the substrate 110 through a plurality of touch gate wires TG. On the other hand, TG (SPB1), TG (SPB2), ... in FIG. Each of the TGs (SPBn) may refer to all touch gate wires TG connected to the plurality of touch electrodes TE1 and TE2 of the corresponding sub-pixel block SPB. For example, the plurality of touch electrodes TE1 and TE2 disposed on the first sub-pixel block SPB1 may be electrically connected to the touch gate wire TG(SPB1). The plurality of touch electrodes TE1 and TE2 disposed on the second sub-pixel block SPB2 may be electrically connected to the touch gate wire TG(SPB2). The plurality of touch electrodes TE1 and TE2 disposed on the nth sub-pixel block SPBn may be electrically connected to the touch gate wire TG(SPBn).

한편, 도 9에서는 설명의 편의를 위하여 하나의 서브 화소 블록(SPB)과 하나의 터치 게이트 배선(TG)이 대응되는 것으로 도시되었으나, 이에 제한되지 않는다. 즉, 터치 드라이버(TD)로부터 복수의 서브 화소 블록(SPB) 각각으로 연장되는 터치 게이트 배선(TG)은 복수개로 구성될 수 있다. Meanwhile, in FIG. 9 , for convenience of description, one sub-pixel block SPB and one touch gate wire TG are shown to correspond to each other, but is not limited thereto. That is, a plurality of touch gate wires TG extending from the touch driver TD to each of the plurality of sub-pixel blocks SPB may be configured.

터치 드라이버(TD)는 PWM 신호에 응답하여 복수의 터치 게이트 배선(TG)에 순차적으로 터치 게이트 신호를 공급할 수 있다. 이에, 복수의 터치 게이트 배선(TG) 각각과 전기적으로 연결된 복수의 터치용 트랜지스터(TC1, TC2, TS1, TS2)가 순차적으로 구동될 수 있다. 여기서, PWM 신호는 타이밍 컨트롤러에 의해 공급될 수 있으나, 이에 제한되지 않는다. 터치 드라이버(TD)는 복수의 터치 집적 회로를 포함할 수 있다. 복수의 터치 집적 회로 각각은 쉬프트 레지스터, 레벨 쉬프터, 출력 버퍼 및 인버터 등을 포함할 수 있다. 쉬프트 레지스터는 순차적으로 터치 게이트 펄스를 발생할 수 있다. 레벨 쉬프터는 터치 게이트 펄스의 스윙폭을 소정 레벨로 쉬프트하여 터치 게이트 신호를 생성할 수 있다. 출력 버퍼는 레벨 쉬프터로부터 공급된 터치 게이트 신호를 해당 터치 게이트 배선(TG)으로 공급할 수 있다. 인버터는 생성된 터치 게이트 신호를 반전시켜 반전된 터치 게이트 신호를 생성할 수 있다. The touch driver TD may sequentially supply touch gate signals to the plurality of touch gate lines TG in response to the PWM signal. Accordingly, the plurality of touch transistors TC1 , TC2 , TS1 , and TS2 electrically connected to each of the plurality of touch gate wires TG may be sequentially driven. Here, the PWM signal may be supplied by the timing controller, but is not limited thereto. The touch driver TD may include a plurality of touch integrated circuits. Each of the plurality of touch integrated circuits may include a shift register, a level shifter, an output buffer, an inverter, and the like. The shift register may sequentially generate touch gate pulses. The level shifter may generate a touch gate signal by shifting the swing width of the touch gate pulse to a predetermined level. The output buffer may supply the touch gate signal supplied from the level shifter to a corresponding touch gate line TG. The inverter may generate an inverted touch gate signal by inverting the generated touch gate signal.

한편, 복수의 터치 게이트 배선(TG)은 제1 터치 게이트 배선(TG1) 및 제2 터치 게이트 배선(TG2)을 포함할 수 있다. 제1 터치 게이트 배선(TG1)은 복수의 충전 트랜지스터(TC1, TC2)와 연결되는 배선일 수 있다. 제2 터치 게이트 배선(TG2)은 복수의 센싱 트랜지스터(TS1, TS2)와 연결되는 배선일 수 있다. 또한, 터치 게이트 신호는 제1 터치 게이트 신호 및 제2 터치 게이트 신호를 포함할 수 있다. 즉, 제1 터치 게이트 배선(TG1)은 제1 터치 게이트 신호를 공급하고, 제2 터치 게이트 배선(TG2)은 제2 터치 게이트 신호를 공급할 수 있다. 하나의 터치 구간 내에서 제1 터치 게이트 신호와 제2 터치 게이트 신호는 서로 반전된 신호일 수 있다. 구체적으로, 복수의 터치 집적 회로 각각은 먼저 제1 터치 게이트 신호를 생성하여 제1 터치 게이트 배선(TG1)으로 출력할 수 있다. 그리고 인버터를 이용하여 제1 터치 게이트 신호와 반전된 신호인 제2 터치 게이트 신호를 생성하고, 이를 제2 터치 게이트 배선(TG2)으로 출력할 수 있다.Meanwhile, the plurality of touch gate wires TG may include a first touch gate wire TG1 and a second touch gate wire TG2. The first touch gate wire TG1 may be a wire connected to the plurality of charging transistors TC1 and TC2. The second touch gate wire TG2 may be a wire connected to the plurality of sensing transistors TS1 and TS2. Also, the touch gate signal may include a first touch gate signal and a second touch gate signal. That is, the first touch gate wire TG1 may supply the first touch gate signal, and the second touch gate wire TG2 may supply the second touch gate signal. In one touch period, the first touch gate signal and the second touch gate signal may be inverted signals. Specifically, each of the plurality of touch integrated circuits may first generate a first touch gate signal and output the first touch gate signal to the first touch gate wire TG1. In addition, a second touch gate signal, which is an inverted signal from the first touch gate signal, may be generated using an inverter and output to the second touch gate wire TG2.

한편, 도 9에서는 터치 드라이버(TD)가 게이트 드라이버(GD)에 배치되는 것으로 도시되었으나, 이에 제한되지 않는다. 예를 들어, 터치 드라이버(TD)는 인쇄 회로 기판(170)에 배치될 수도 있다. Meanwhile, in FIG. 9 , the touch driver TD is illustrated as being disposed in the gate driver GD, but is not limited thereto. For example, the touch driver TD may be disposed on the printed circuit board 170 .

도 10을 참조하면, 표시 장치의 하나의 프레임은 복수의 서브 프레임을 포함할 수 있다. 여기서, 복수의 서브 프레임은 복수의 서브 화소 블록(SPB) 각각과 대응될 수 있다. 즉, 첫번째 서브 프레임은 제1 서브 화소 블록(SPB1)을 구동하기 위한 구간이며, 두번째 서브 프레임은 제2 서브 화소 블록(SPB2)을 구동하기 위한 구간이며, n번째 서브 프레임은 제n 서브 화소 블록(SPBn)을 구동하기 위한 구간일 수 있다. 복수의 서브 프레임 각각은 표시 구간과 터치 구간으로 시분할 구동될 수 있다.Referring to FIG. 10 , one frame of the display device may include a plurality of subframes. Here, a plurality of subframes may correspond to each of a plurality of sub-pixel blocks SPB. That is, the first sub-frame is a period for driving the first sub-pixel block SPB1, the second sub-frame is a period for driving the second sub-pixel block SPB2, and the n-th sub-frame is a period for driving the n-th sub-pixel block. It may be a section for driving (SPBn). Each of the plurality of subframes may be time-division driven in a display period and a touch period.

먼저, 첫번째 서브 프레임의 표시 구간에서, 제1 서브 화소 블록(SPB1)과 대응되는 복수의 게이트 배선(GL)에 게이트 신호를 인가할 수 있다. 이때, 제1 서브 화소 블록(SPB1)은 제1 게이트 배선(GL1), 제2 게이트 배선(GL2), …및 제m 게이트 배선(GLm)과 대응될 수 있다. 이에, 제1 게이트 배선(GL1), 제2 게이트 배선(GL2), …및 제m 게이트 배선(GLm)에 순차적으로 게이트 신호가 인가될 수 있다. 따라서, 제1 게이트 배선(GL1), 제2 게이트 배선(GL2), …및 제m 게이트 배선(GLm) 각각과 연결된 복수의 제2 트랜지스터(TR2)가 순차적으로 턴 온 될 수 있다.First, in the display period of the first subframe, a gate signal may be applied to a plurality of gate lines GL corresponding to the first sub-pixel block SPB1. At this time, the first sub-pixel block SPB1 includes a first gate line GL1, a second gate line GL2, . . . and may correspond to the mth gate line GLm. Accordingly, the first gate line GL1, the second gate line GL2, . . . A gate signal may be sequentially applied to the m-th gate line GLm. Accordingly, the first gate line GL1, the second gate line GL2, . . . And the plurality of second transistors TR2 connected to each of the m th gate lines GLm may be sequentially turned on.

첫번째 서브 프레임의 표시 구간 이후, 첫번째 서브 프레임의 터치 구간이 진행될 수 있다. 구체적으로, 제1 서브 화소 블록(SPB1)과 대응되는 복수의 제1 터치 게이트 배선(TG1(SPB1))에 제1 터치 게이트 신호가 인가될 수 있다. 이에, 복수의 제1 터치 게이트 배선(TG1(SPB1)) 각각과 연결된 복수의 제1 충전 트랜지스터(TC1)와 복수의 제2 충전 트랜지스터(TC2)가 턴 온 된다. 또한, 제1 서브 화소 블록(SPB1)과 대응되는 복수의 제2 터치 게이트 배선(TG2(SPB1))에 제2 터치 게이트 신호가 인가될 수 있다. 이에, 복수의 제2 터치 게이트 배선(TG2(SPB1)) 각각과 연결된 복수의 제1 센싱 트랜지스터(TS1)와 복수의 제2 센싱 트랜지스터(TS2)가 턴 온 된다. After the display period of the first subframe, the touch period of the first subframe may proceed. Specifically, the first touch gate signal may be applied to the plurality of first touch gate wires TG1 (SPB1) corresponding to the first sub-pixel block SPB1. Accordingly, the plurality of first charging transistors TC1 and the plurality of second charging transistors TC2 connected to each of the plurality of first touch gate wires TG1 (SPB1) are turned on. In addition, the second touch gate signal may be applied to the plurality of second touch gate lines TG2 (SPB1) corresponding to the first sub-pixel block SPB1. Accordingly, the plurality of first sensing transistors TS1 and the plurality of second sensing transistors TS2 connected to each of the plurality of second touch gate wires TG2 (SPB1) are turned on.

이때, 터치 구간 내에서 제1 터치 게이트 신호와 제2 터치 게이트 신호는 서로 반전된 신호일 수 있다. 즉, 제1 터치 게이트 신호가 하이 레벨일 때, 제2 터치 게이트 신호는 로우 레벨이고, 제1 터치 게이트 신호가 로우 레벨일 때, 제2 터치 게이트 신호는 하이 레벨일 수 있다. 이에, 복수의 제1 충전 트랜지스터(TC1)와 복수의 제2 충전 트랜지스터(TC2)가 턴 온 됐을 때, 복수의 제1 센싱 트랜지스터(TS1)와 복수의 제2 센싱 트랜지스터(TS2)는 턴 오프 될 수 있다. 따라서, 제1 서브 화소 블록(SPB1)의 복수의 제1 터치 전극(TE1)과 복수의 제2 터치 전극(TE2) 각각에는 제1 터치용 전압(V+) 및 제2 터치용 전압(V-)이 충전될 수 있다. 또한, 복수의 제1 충전 트랜지스터(TC1)와 복수의 제2 충전 트랜지스터(TC2)가 턴 오프 됐을 때, 복수의 제1 센싱 트랜지스터(TS1)와 복수의 제2 센싱 트랜지스터(TS2)는 턴 온 될 수 있다. 따라서, 제1 서브 화소 블록(SPB1)의 복수의 제1 터치 전극(TE1)과 복수의 제2 터치 전극(TE2) 각각으로부터 터치 센싱 신호가 전송될 수 있다. In this case, the first touch gate signal and the second touch gate signal may be inverted signals within the touch period. That is, when the first touch gate signal is at a high level, the second touch gate signal is at a low level, and when the first touch gate signal is at a low level, the second touch gate signal is at a high level. Accordingly, when the plurality of first charging transistors TC1 and the plurality of second charging transistors TC2 are turned on, the plurality of first sensing transistors TS1 and the plurality of second sensing transistors TS2 are turned off. can Therefore, the first touch voltage V + and the second touch voltage V - are respectively applied to the plurality of first touch electrodes TE1 and the plurality of second touch electrodes TE2 of the first sub-pixel block SPB1 . ) can be charged. In addition, when the plurality of first charging transistors TC1 and the plurality of second charging transistors TC2 are turned off, the plurality of first sensing transistors TS1 and the plurality of second sensing transistors TS2 are turned on. can Accordingly, touch sensing signals may be transmitted from each of the plurality of first touch electrodes TE1 and the plurality of second touch electrodes TE2 of the first sub-pixel block SPB1 .

첫번째 서브 프레임의 터치 구간이 종료된 이후, 두번째 서브 프레임의 표시 구간이 진행될 수 있다. 즉, 기판(110)의 제1 서브 화소 블록(SPB1) 하부에 배치된 제2 서브 화소 블록(SPB2)에 대한 구동이 진행될 수 있다. After the touch period of the first sub-frame ends, the display period of the second sub-frame may proceed. That is, driving of the second sub-pixel block SPB2 disposed under the first sub-pixel block SPB1 of the substrate 110 may be performed.

구체적으로, 두번째 서브 프레임의 표시 구간에서, 제2 서브 화소 블록(SPB2)과 대응되는 복수의 게이트 배선(GLm+1, GLm+2, …GL2m)에 순차적으로 게이트 신호가 인가될 수 있다. 다음으로, 두번째 서브 프레임의 터치 구간에서, 제2 서브 화소 블록(SPB2)과 대응되는 복수의 제1 터치 게이트 배선(TG1(SPB2)) 및 복수의 제2 터치 게이트 배선(TG2(SPB2)) 각각에 제1 터치 게이트 신호 및 제2 터치 게이트 신호가 인가될 수 있다. 이러한 동작은 제n 서브 화소 블록(SPBn)까지 순차적으로 이루어질 수 있다. 그리고 이러한 하나의 프레임이 반복됨으로써, 표시 장치가 구동될 수 있다.Specifically, in the display period of the second subframe, gate signals may be sequentially applied to the plurality of gate lines GLm+1, GLm+2, ... GL2m corresponding to the second sub-pixel block SPB2. Next, in the touch period of the second sub-frame, a plurality of first touch gate wires TG1 (SPB2) and a plurality of second touch gate wires TG2 (SPB2) corresponding to the second sub-pixel block SPB2, respectively. A first touch gate signal and a second touch gate signal may be applied. This operation may be sequentially performed up to the nth sub-pixel block SPBn. And, by repeating such one frame, the display device can be driven.

한편, 도 10에서는 제1 터치 게이트 신호와 제2 터치 게이트 신호 각각의 피크가 7개씩인 것으로 도시되었으나, 본 발명이 이에 제한되지 않는다. Meanwhile, although FIG. 10 shows that each of the first touch gate signal and the second touch gate signal has seven peaks, the present invention is not limited thereto.

본 발명의 다른 실시예에 따른 표시 장치는 인셀 터치 구조의 표시 장치일 수 있다. 특히, 표시 장치의 프레임은 표시 구간과 터치 구간을 갖는 복수의 서브 프레임으로 이루어질 수 있다. 이에, 표시 장치는 복수의 서브 화소(SP)에 대한 구동과 터치 전극(TE1, TE2)에 의한 센싱이 용이하게 이루어질 수 있다.A display device according to another embodiment of the present invention may be a display device having an in-cell touch structure. In particular, a frame of the display device may include a plurality of subframes having a display period and a touch period. Accordingly, in the display device, driving of the plurality of sub-pixels SP and sensing by the touch electrodes TE1 and TE2 can be easily performed.

도 11은 본 발명의 또 다른 실시예에 따른 표시 장치의 구동 방법을 설명하기 위한 개략적인 동작 타이밍을 도시한 것이다. 도 11에서는 설명의 편의를 위하여 게이트 배선(GL1, GL2, …GLm, GLm+1, GLm+2, …과 터치 게이트 배선(TG1(SPB1), TG2(SPB1), TG1(SPB2), TG2(SPB2))의 신호만을 개략적으로 도시하였다.11 illustrates schematic operation timing for explaining a method of driving a display device according to another exemplary embodiment of the present invention. In FIG. 11, for convenience of description, gate wires GL1, GL2, ...GLm, GLm+1, GLm+2, ... and touch gate wires TG1 (SPB1), TG2 (SPB1), TG1 (SPB2), TG2 (SPB2) ))), only the signal is schematically shown.

도 11을 참조하면, 표시 장치의 하나의 프레임은 복수의 서브 프레임을 포함할 수 있다. 여기서, 복수의 서브 프레임은 복수의 서브 화소 블록(SPB)을 순차적으로 표시하기 위한 구간일 수 있다. 즉, 첫번째 서브 프레임은 제1 서브 화소 블록(SPB1)의 복수의 서브 화소(SP)를 구동하기 위한 구간이며, 두번째 서브 프레임은 제2 서브 화소 블록(SPB2)의 복수의 서브 화소(SP)를 구동하기 위한 구간이며, n번째 서브 프레임은 제n 서브 화소 블록(SPBn)의 복수의 서브 화소(SP)를 구동하기 위한 구간일 수 있다. 복수의 서브 프레임 각각은 표시 구간, 제1 터치 구간 및 제2 터치 구간으로 시분할 구동될 수 있다. 이때, 제1 터치 구간과 제2 터치 구간은 복수의 서브 화소 블록(SPB) 중 서로 다른 서브 화소 블록(SPB)에 대하여 이루어질 수 있다.Referring to FIG. 11 , one frame of the display device may include a plurality of subframes. Here, the plurality of subframes may be sections for sequentially displaying a plurality of sub-pixel blocks SPB. That is, the first sub-frame is a period for driving a plurality of sub-pixels SP of the first sub-pixel block SPB1, and the second sub-frame is a period for driving a plurality of sub-pixels SP of the second sub-pixel block SPB2. It is a period for driving, and the n-th subframe may be a period for driving a plurality of sub-pixels SP of the n-th sub-pixel block SPBn. Each of the plurality of subframes may be time-division driven in a display period, a first touch period, and a second touch period. In this case, the first touch period and the second touch period may be performed on different sub-pixel blocks SPB among the plurality of sub-pixel blocks SPB.

먼저, 첫번째 서브 프레임의 표시 구간에서, 제1 서브 화소 블록(SPB1)과 대응되는 복수의 게이트 배선(GL1, GL2, …GLm)에 순차적으로 게이트 신호가 인가될 수 있다.First, in the display period of the first subframe, gate signals may be sequentially applied to the plurality of gate lines GL1, GL2, ...GLm corresponding to the first sub-pixel block SPB1.

첫번째 서브 프레임의 표시 구간 이후, 첫번째 서브 프레임의 제1 터치 구간이 진행될 수 있다. 구체적으로, 제1 서브 화소 블록(SPB1)과 대응되는 복수의 제1 터치 게이트 배선(TG1(SPB1)) 및 복수의 제2 터치 게이트 배선(TG2(SPB1)) 각각에 제1 터치 게이트 신호 및 제2 터치 게이트 신호가 인가될 수 있다. After the display period of the first subframe, the first touch period of the first subframe may proceed. Specifically, the first touch gate signal and the first touch gate line TG1 (SPB1) and the plurality of second touch gate lines TG2 (SPB1) respectively correspond to the first sub-pixel block SPB1. A 2-touch gate signal may be applied.

첫번째 서브 프레임의 제1 터치 구간 이후, 첫번째 서브 프레임의 제2 터치 구간이 진행될 수 있다. 구체적으로, 제2 서브 화소 블록(SPB2)과 대응되는 복수의 제1 터치 게이트 배선(TG1(SPB2)) 및 복수의 제2 터치 게이트 배선(TG2(SPB2)) 각각에 제1 터치 게이트 신호 및 제2 터치 게이트 신호가 인가될 수 있다.After the first touch period of the first subframe, the second touch period of the first subframe may proceed. Specifically, the first touch gate signal and the first touch gate line TG1 (SPB2) and the plurality of second touch gate lines TG2 (SPB2) corresponding to the second sub-pixel block SPB2 are respectively A 2-touch gate signal may be applied.

첫번째 서브 프레임의 제2 터치 구간이 종료된 이후, 두번째 서브 프레임의 표시 구간이 진행될 수 있다. 즉, 기판(110)의 제1 서브 화소 블록(SPB1) 하부에 배치된 제2 서브 화소 블록(SPB2)에 대한 구동이 진행될 수 있다.After the second touch period of the first sub-frame ends, the display period of the second sub-frame may proceed. That is, driving of the second sub-pixel block SPB2 disposed under the first sub-pixel block SPB1 of the substrate 110 may be performed.

구체적으로, 두번째 서브 프레임의 표시 구간에서, 제2 서브 화소 블록(SPB2)과 대응되는 복수의 게이트 배선(GLm+1, GLm+2, …GL2m)에 순차적으로 게이트 신호가 인가될 수 있다. 다음으로, 두번째 서브 프레임의 제1 터치 구간에서, 제2 서브 화소 블록(SPB2)과 대응되는 복수의 제1 터치 게이트 배선(TG1(SPB2)) 및 복수의 제2 터치 게이트 배선(TG2(SPB2)) 각각에 제1 터치 게이트 신호 및 제2 터치 게이트 신호가 인가될 수 있다. 다음으로, 두번째 서브 프레임의 제2 터치 구간에서, 제3 서브 화소 블록(SPB3)과 대응되는 복수의 제1 터치 게이트 배선(TG1(SPB3)) 및 복수의 제2 터치 게이트 배선(TG2(SPB3)) 각각에 제1 게이트 신호 및 제2 터치 게이트 신호가 인가될 수 있다.Specifically, in the display period of the second subframe, gate signals may be sequentially applied to the plurality of gate lines GLm+1, GLm+2, ... GL2m corresponding to the second sub-pixel block SPB2. Next, in the first touch period of the second sub-frame, a plurality of first touch gate wires TG1 (SPB2) and a plurality of second touch gate wires TG2 (SPB2) corresponding to the second sub-pixel block SPB2. ), the first touch gate signal and the second touch gate signal may be applied to each. Next, in the second touch period of the second sub-frame, a plurality of first touch gate wires TG1 (SPB3) and a plurality of second touch gate wires TG2 (SPB3) corresponding to the third sub-pixel block SPB3. ), the first gate signal and the second touch gate signal may be applied to each.

이러한 동작은 제n 서브 화소 블록(SPBn)까지 순차적으로 이루어질 수 있다. 그리고 이러한 하나의 프레임이 반복됨으로써, 표시 장치가 구동될 수 있다.This operation may be sequentially performed up to the nth sub-pixel block SPBn. And, by repeating such one frame, the display device can be driven.

한편, 도 11에서는 하나의 서브 프레임의 표시 구간과 제1 터치 구간이 동일 서브 화소 블록(SPB)에 대하여 이루어지는 것을 기준으로 설명하였으나, 이에 제한되지 않는다. 또한, 도 11에서는 하나의 서브 프레임의 제1 터치 구간과 제2 터치 구간이 서로 인접하는 서브 화소 블록(SPB)에 대하여 순차적으로 이루어지는 것을 기준으로 설명하였으나, 이에 제한되지 않는다. 즉, 하나의 서브 프레임의 제1 터치 구간과 제2 터치 구간은 복수의 서브 화소 블록(SPB) 중 서로 다른 임의의 서브 화소 블록(SPB)에 대하여 이루어질 수 있다.Meanwhile, in FIG. 11 , the display period and the first touch period of one subframe have been described based on the same sub-pixel block SPB, but it is not limited thereto. In addition, in FIG. 11 , the first touch period and the second touch period of one subframe have been described based on sequentially performed with respect to sub-pixel blocks (SPBs) adjacent to each other, but the present invention is not limited thereto. That is, the first touch period and the second touch period of one sub-frame may be applied to different arbitrary sub-pixel blocks (SPBs) among a plurality of sub-pixel blocks (SPBs).

본 발명의 또 다른 실시예에 따른 표시 장치는 하나의 프레임이 복수의 서브 프레임으로 분할되고, 복수의 서브 프레임 각각은 제1 터치 구간과 제2 터치 구간을 포함할 수 있다. 이때, 제1 터치 구간과 제2 터치 구간은 서로 다른 서브 화소 블록(SPB)에 대하여 이루어질 수 있다. 즉, 하나의 서브 프레임에서 두개의 서로 다른 서브 화소 블록(SPB)에 대한 터치 센싱이 이루어질 수 있다. 따라서, 터치 감지의 정확도가 향상될 수 있다.In the display device according to another embodiment of the present invention, one frame may be divided into a plurality of subframes, and each of the plurality of subframes may include a first touch period and a second touch period. In this case, the first touch period and the second touch period may be made for different sub-pixel blocks SPB. That is, touch sensing may be performed for two different sub-pixel blocks SPB in one sub-frame. Accordingly, the accuracy of touch sensing may be improved.

도 12a는 본 발명의 또 다른 실시예에 따른 표시 장치의 구동 방법을 설명하기 위한 개략적인 동작 타이밍을 도시한 것이다. 도 12a에서는 설명의 편의를 위하여 제1 터치 게이트 배선(TG1) 및 제2 터치 게이트 배선(TG2)의 신호만을 개략적으로 도시하였다.12A illustrates schematic operation timing for explaining a method of driving a display device according to another exemplary embodiment of the present invention. In FIG. 12A , only signals of the first touch gate line TG1 and the second touch gate line TG2 are schematically illustrated for convenience of description.

도 12a를 참조하면, 본 발명의 또 다른 실시예에 따른 표시 장치의 제1 터치 게이트 배선(TG1) 및 제2 터치 게이트 배선(TG2) 각각에는 제1 터치 게이트 신호 및 제2 터치 게이트 신호가 인가될 수 있다. 제1 터치 게이트 신호가 하이 레벨일 때, 제1 터치 게이트 배선(TG1)과 연결된 복수의 제1 충전 트랜지스터(TC1)와 복수의 제2 충전 트랜지스터(TC2)는 턴 온 될 수 있다. 제2 터치 게이트 신호가 하이 레벨일 때, 제2 터치 게이트 배선(TG2)과 연결된 복수의 제1 센싱 트랜지스터(TS1)와 복수의 제2 센싱 트랜지스터(TS2)는 턴 온 될 수 있다. 이때, 제1 터치 게이트 신호 및 제2 터치 게이트 신호는 동일한 터치 구간 내에서 서로 반전된 신호일 수 있다. 또한, 제1 터치 게이트 신호가 하이 레벨인 구간과 제2 터치 게이트 신호가 하이 레벨인 구간은 서로 겹치지 않도록 이루어질 수 있다. 또한, 제1 터치 게이트 신호와 제2 터치 게이트 신호 각각의 피크의 높이(H1, H2)는 동일할 수 있다. Referring to FIG. 12A , a first touch gate signal and a second touch gate signal are applied to each of the first touch gate line TG1 and the second touch gate line TG2 of the display device according to another embodiment of the present invention. It can be. When the first touch gate signal is at a high level, the plurality of first charging transistors TC1 and the plurality of second charging transistors TC2 connected to the first touch gate wire TG1 may be turned on. When the second touch gate signal is at a high level, the plurality of first sensing transistors TS1 and the plurality of second sensing transistors TS2 connected to the second touch gate wire TG2 may be turned on. In this case, the first touch gate signal and the second touch gate signal may be mutually inverted signals within the same touch period. Also, a period in which the first touch gate signal is at a high level and a period in which the second touch gate signal is at a high level may not overlap each other. Also, peak heights H1 and H2 of the first touch gate signal and the second touch gate signal may be the same.

구체적으로, 제1 터치 게이트 신호의 레벨이 제1 전압(V1) 이하로 감소할 때, 제2 터치 게이트 신호의 레벨이 로우 레벨에서 하이 레벨로 상승할 수 있다. 즉, 제1 터치 게이트 신호의 레벨이 제1 전압(V1)보다 클 때, 제2 터치 게이트 신호는 로우 레벨일 수 있다. 이에, 복수의 충전 트랜지스터(TC1, TC2)가 턴 온 되었을 때, 복수의 센싱 트랜지스터(TS1, TS2)는 턴 오프 될 수 있다. 그리고 제1 터치 게이트 신호의 레벨이 제1 전압(V1) 아래로 내려가는 시점에서, 제2 터치 게이트 신호의 레벨이 로우 레벨에서부터 상승하기 시작할 수 있다. 제2 터치 게이트 신호가 완전히 하이 레벨일 경우, 제1 터치 게이트 신호는 로우 레벨일 수 있다. 이에, 복수의 센싱 트랜지스터(TS1, TS2)가 턴 온 되었을 때, 복수의 충전 트랜지스터(TC1, TC2)는 턴 오프 될 수 있다. 여기서, 제1 전압(V1)은 로우 레벨의 전압과 하이 레벨의 전압 사이에서 로우 레벨의 전압보다 상대적으로 높은 전압일 수 있다. 예를 들어, 제1 전압(V1)은 복수의 충전 트랜지스터(TC1, TC2)의 문턱 전압과 대응되는 전압을 의미할 수 있다.Specifically, when the level of the first touch gate signal decreases below the first voltage V1 , the level of the second touch gate signal may rise from a low level to a high level. That is, when the level of the first touch gate signal is greater than the first voltage V1 , the second touch gate signal may have a low level. Accordingly, when the plurality of charging transistors TC1 and TC2 are turned on, the plurality of sensing transistors TS1 and TS2 may be turned off. Also, when the level of the first touch gate signal drops below the first voltage V1 , the level of the second touch gate signal may start to rise from the low level. When the second touch gate signal is completely at a high level, the first touch gate signal may be at a low level. Accordingly, when the plurality of sensing transistors TS1 and TS2 are turned on, the plurality of charging transistors TC1 and TC2 may be turned off. Here, the first voltage V1 may be a voltage relatively higher than the low level voltage between the low level voltage and the high level voltage. For example, the first voltage V1 may mean a voltage corresponding to a threshold voltage of the plurality of charging transistors TC1 and TC2.

또한, 제2 터치 게이트 신호의 레벨이 제1 전압(V1) 이하로 감소할 때, 제1 터치 게이트 신호의 레벨이 로우 레벨에서 하이 레벨로 상승할 수 있다. 즉, 제2 터치 게이트 신호의 레벨이 제1 전압(V1)보다 클 때, 제1 터치 게이트 신호는 로우 레벨일 수 있다. 이에, 복수의 센싱 트랜지스터(TS1, TS2)가 턴 온 되었을 때, 복수의 충전 트랜지스터(TC1, TC2)는 턴 오프 될 수 있다. 그리고 제2 터치 게이트 신호의 레벨이 제1 전압(V1) 아래로 내려가는 시점에서, 제1 터치 게이트 신호의 레벨이 로우 레벨에서부터 상승하기 시작할 수 있다. 제1 터치 게이트 신호가 완전히 하이 레벨일 경우, 제2 터치 게이트 신호는 로우 레벨일 수 있다. 이에, 복수의 충전 트랜지스터(TC1, TC2)가 턴 온 되었을 때, 복수의 센싱 트랜지스터(TS1, TS2)는 턴 오프 될 수 있다. 여기서, 제1 전압(V1)은 로우 레벨의 전압과 하이 레벨의 전압 사이에서 로우 레벨의 전압보다 상대적으로 높은 전압일 수 있다. 예를 들어, 제1 전압(V1)은 복수의 센싱 트랜지스터(TS1, TS2)의 문턱 전압과 대응되는 전압을 의미할 수 있다. Also, when the level of the second touch gate signal decreases below the first voltage V1 , the level of the first touch gate signal may rise from a low level to a high level. That is, when the level of the second touch gate signal is greater than the first voltage V1 , the first touch gate signal may have a low level. Accordingly, when the plurality of sensing transistors TS1 and TS2 are turned on, the plurality of charging transistors TC1 and TC2 may be turned off. Also, when the level of the second touch gate signal goes below the first voltage V1 , the level of the first touch gate signal may start to rise from the low level. When the first touch gate signal is completely at a high level, the second touch gate signal may be at a low level. Accordingly, when the plurality of charging transistors TC1 and TC2 are turned on, the plurality of sensing transistors TS1 and TS2 may be turned off. Here, the first voltage V1 may be a voltage relatively higher than the low level voltage between the low level voltage and the high level voltage. For example, the first voltage V1 may mean a voltage corresponding to the threshold voltage of the plurality of sensing transistors TS1 and TS2.

본 발명의 또 다른 실시예에 따른 표시 장치는 제1 터치 게이트 신호의 레벨이 제1 전압 이하로 감소할 때, 제2 터치 게이트 신호의 레벨이 로우 레벨에서 하이 레벨로 상승할 수 있다. 또한, 제2 터치 게이트 신호의 레벨이 제1 전압 이하로 감소할 때, 제1 터치 게이트 신호의 레벨이 로우 레벨에서 하이 레벨로 상승할 수 있다. 특히, 제1 전압은 복수의 충전 트랜지스터(TC1, TC2)와 복수의 센싱 트랜지스터(TS1, TS2)의 문턱 전압을 의미할 수 있다. 이에, 제1 터치 게이트 배선(TG1)과 연결되는 복수의 충전 트랜지스터(TC1, TC2)와 제2 터치 게이트 배선(TG2)과 연결되는 복수의 센싱 트랜지스터(TS1, TS2)가 동시에 턴 온 되는 것을 방지할 수 있다. 따라서, 터치 센싱의 정확도가 향상될 수 있다.In the display device according to another embodiment of the present invention, when the level of the first touch gate signal decreases below the first voltage, the level of the second touch gate signal may rise from a low level to a high level. Also, when the level of the second touch gate signal decreases below the first voltage, the level of the first touch gate signal may rise from a low level to a high level. In particular, the first voltage may mean a threshold voltage of the plurality of charging transistors TC1 and TC2 and the plurality of sensing transistors TS1 and TS2. Accordingly, the plurality of charging transistors TC1 and TC2 connected to the first touch gate wire TG1 and the plurality of sensing transistors TS1 and TS2 connected to the second touch gate wire TG2 are prevented from being simultaneously turned on. can do. Accordingly, accuracy of touch sensing may be improved.

도 12b는 본 발명의 또 다른 실시예에 따른 표시 장치의 구동 방법을 설명하기 위한 개략적인 동작 타이밍을 도시한 것이다. 도 12b에서는 설명의 편의를 위하여 제1 터치 게이트 배선(TG1) 및 제2 터치 게이트 배선(TG2)의 신호만을 개략적으로 도시하였다. 도 12b는 도 12a와 비교하여 제2 터치 게이트 신호의 피크의 높이(H2)를 제외하고는 도 12a와 동일하므로, 중복 설명은 생략하도록 한다. 12B illustrates schematic operation timing for explaining a method of driving a display device according to another exemplary embodiment of the present invention. In FIG. 12B, only the signals of the first touch gate line TG1 and the second touch gate line TG2 are schematically illustrated for convenience of description. 12B is the same as that of FIG. 12A except for the height H2 of the peak of the second touch gate signal compared to FIG.

도 12b를 참조하면, 제2 터치 게이트 신호의 피크의 높이(H2)는 제1 터치 게이트 신호의 피크의 높이(H1)보다 높게 이루어질 수 있다. 따라서, 제2 터치 게이트 신호의 하이 레벨 구간이 상대적으로 짧아지더라도, 피크의 높이(H2)를 증가시켜 복수의 센싱 트랜지스터(TS1, TS2)를 통해 센싱되는 전하량을 증가시킬 수 있다. 여기서, 피크의 높이는 로우 레벨과 하이 레벨의 차이를 의미할 수 있다.Referring to FIG. 12B , the peak height H2 of the second touch gate signal may be higher than the peak height H1 of the first touch gate signal. Therefore, even if the high level period of the second touch gate signal is relatively short, the peak height H2 may be increased to increase the amount of charge sensed through the plurality of sensing transistors TS1 and TS2. Here, the peak height may mean a difference between a low level and a high level.

구체적으로, 제1 터치 게이트 신호와 제2 터치 게이트 신호가 로우 레벨에서 하이 레벨로 상승하는 시점을 변경함에 따라, 복수의 충전 트랜지스터(TC1, TC2)와 복수의 센싱 트랜지스터(TS1, TS2)가 턴 온 되는 시점이 겹치지 않을 수 있다. 이때, 제2 터치 게이트 신호의 하이 레벨 구간이 제1 터치 게이트 신호의 하이 레벨 구간보다 상대적으로 짧아질 수 있다. 이에, 제2 터치 게이트 신호의 피크의 높이(H2)를 제1 터치 게이트 신호의 피크의 높이(H1)보다 증가시킴으로써, 제2 터치 게이트 신호의 하이 레벨 구간이 짧아지는 것을 보상할 수 있다.Specifically, as the timing at which the first touch gate signal and the second touch gate signal rise from the low level to the high level is changed, the plurality of charging transistors TC1 and TC2 and the plurality of sensing transistors TS1 and TS2 turn. The on time may not overlap. In this case, the high level period of the second touch gate signal may be relatively shorter than the high level period of the first touch gate signal. Accordingly, the shortening of the high level period of the second touch gate signal may be compensated for by increasing the peak height H2 of the second touch gate signal more than the peak height H1 of the first touch gate signal.

본 발명의 또 다른 실시예에 따른 표시 장치는 제2 터치 게이트 신호의 로우 레벨과 하이 레벨의 차이가 제1 터치 게이트 신호의 로우 레벨과 하이 레벨의 차이보다 크게 이루어질 수 있다. 따라서, 복수의 센싱 트랜지스터(TS1, TS2)를 통해 센싱되는 전하량을 증가시켜 터치 감지의 정확도를 향상시킬 수 있다.In the display device according to another embodiment of the present invention, a difference between the low level and the high level of the second touch gate signal may be larger than the difference between the low level and the high level of the first touch gate signal. Accordingly, the accuracy of touch sensing may be improved by increasing the amount of charge sensed through the plurality of sensing transistors TS1 and TS2.

본 발명의 다양한 실시예들에 따른 표시 장치는 다음과 같이 설명될 수 있다.A display device according to various embodiments of the present disclosure can be described as follows.

본 발명의 일 실시예에 따른 표시 장치는, 복수의 서브 화소를 포함하는 기판; 기판 상에서 복수의 서브 화소 각각과 중첩하도록 배치되는 제1 터치 전극; 기판 상에서 제1 터치 전극과 이격되며 복수의 서브 화소 각각과 중첩하도록 배치되는 제2 터치 전극; 제1 터치 전극 및 제2 터치 전극을 커버하는 절연층; 절연층 상에 배치되고, 제1 터치 전극 및 제2 터치 전극 중 하나와 전기적으로 연결되는 복수의 충전 트랜지스터; 절연층 상에 배치되고, 제1 터치 전극 및 제2 터치 전극 중 하나와 전기적으로 연결되는 복수의 센싱 트랜지스터; 복수의 충전 트랜지스터와 복수의 센싱 트랜지스터를 커버하는 평탄화층; 및 평탄화층 상에 배치되는 발광 소자를 포함한다.A display device according to an exemplary embodiment of the present invention includes a substrate including a plurality of sub-pixels; a first touch electrode disposed to overlap each of the plurality of sub-pixels on the substrate; a second touch electrode spaced apart from the first touch electrode on the substrate and disposed to overlap each of the plurality of sub-pixels; an insulating layer covering the first touch electrode and the second touch electrode; a plurality of charging transistors disposed on the insulating layer and electrically connected to one of the first touch electrode and the second touch electrode; a plurality of sensing transistors disposed on the insulating layer and electrically connected to one of the first touch electrode and the second touch electrode; a planarization layer covering the plurality of charging transistors and the plurality of sensing transistors; and a light emitting element disposed on the planarization layer.

본 발명의 다른 특징에 따르면, 복수의 서브 화소는 발광 영역 및 회로 영역을 포함하고, 제1 터치 전극 및 제2 터치 전극은 발광 영역에서 발광 소자의 애노드와 중첩하도록 배치되고, 제1 터치 전극 및 제2 터치 전극은 투명 도전성 물질로 이루어질 수 있다.According to another feature of the present invention, the plurality of sub-pixels include a light emitting area and a circuit area, the first touch electrode and the second touch electrode are disposed to overlap the anode of the light emitting element in the light emitting area, and the first touch electrode and The second touch electrode may be made of a transparent conductive material.

본 발명의 또 다른 특징에 따르면, 복수의 서브 화소와 전기적으로 연결되는 복수의 기준 배선을 더 포함하고, 복수의 충전 트랜지스터의 소스 전극 및 드레인 전극 중 하나는 복수의 기준 배선과 전기적으로 연결되고, 복수의 충전 트랜지스터의 소스 전극 및 드레인 전극 중 다른 하나는 제1 터치 전극 또는 제2 터치 전극과 전기적으로 연결되며, 복수의 센싱 트랜지스터의 소스 전극 및 드레인 전극 중 하나는 복수의 기준 배선과 전기적으로 연결되고, 복수의 센싱 트랜지스터의 소스 전극 및 드레인 전극 중 다른 하나는 제1 터치 전극 또는 제2 터치 전극과 전기적으로 연결될 수 있다.According to another feature of the present invention, a plurality of reference wires electrically connected to a plurality of sub-pixels are further included, and one of the source electrode and the drain electrode of the plurality of charging transistors is electrically connected to the plurality of reference wires, Another one of the source electrode and the drain electrode of the plurality of charging transistors is electrically connected to the first touch electrode or the second touch electrode, and one of the source electrode and drain electrode of the plurality of sensing transistors is electrically connected to the plurality of reference wires. and another one of the source electrode and the drain electrode of the plurality of sensing transistors may be electrically connected to the first touch electrode or the second touch electrode.

본 발명의 또 다른 특징에 따르면, 복수의 기준 배선은, 표시 구간에서 복수의 서브 화소에 기준 전압을 인가하도록 구성되고, 터치 구간에서 제1 터치 전극 및 제2 터치 전극과 터치용 신호를 전달받도록 구성될 수 있다.According to another feature of the present invention, the plurality of reference lines are configured to apply a reference voltage to a plurality of sub-pixels in a display period, and to receive touch signals from the first touch electrode and the second touch electrode in the touch period. can be configured.

본 발명의 또 다른 특징에 따르면, 복수의 기준 배선은, 터치 구간에서 제1 터치 전극에 제1 터치용 전압을 인가하는 제1 기준 배선; 터치 구간에서 제2 터치 전극에 제2 터치용 전압을 인가하는 제2 기준 배선; 및 터치 구간에서 제1 터치 전극 및 제2 터치 전극으로부터 터치 센싱 신호를 전달하는 복수의 제3 기준 배선을 포함할 수 있다.According to another feature of the present invention, the plurality of reference wires may include: a first reference wire for applying a first touch voltage to the first touch electrode in a touch period; a second reference line for applying a second touch voltage to the second touch electrode in a touch period; and a plurality of third reference wires transmitting touch sensing signals from the first touch electrode and the second touch electrode in the touch period.

본 발명의 또 다른 특징에 따르면, 복수의 충전 트랜지스터는, 제1 기준 배선을 통해 제1 터치용 전압을 제1 터치 전극에 인가하기 위한 제1 충전(charging) 트랜지스터; 및 제2 기준 배선을 통해 제2 터치용 전압을 제2 터치 전극에 인가하기 위한 제2 충전 트랜지스터를 포함하고, 복수의 센싱 트랜지스터는, 복수의 제3 기준 배선 중 하나를 통해 제1 터치 전극으로부터 터치 센싱 신호를 전달하기 위한 제1 센싱 트랜지스터; 및 복수의 제3 기준 배선 중 다른 하나를 통해 제2 터치 전극으로부터 터치 센싱 신호를 전달하기 위한 제2 센싱 트랜지스터를 포함할 수 있다.According to another feature of the present invention, the plurality of charging transistors include: a first charging transistor for applying a first touch voltage to a first touch electrode through a first reference line; and a second charging transistor for applying a voltage for a second touch to the second touch electrode through a second reference line, wherein the plurality of sensing transistors are connected to the first touch electrode through one of a plurality of third reference lines. a first sensing transistor for transmitting a touch sensing signal; and a second sensing transistor for transmitting a touch sensing signal from the second touch electrode through the other one of the plurality of third reference wires.

본 발명의 또 다른 특징에 따르면, 제1 터치용 전압은 기준 전압과 소정의 전압의 합이고, 제2 터치용 전압은 기준 전압과 소정의 전압의 차일 수 있다.According to another feature of the present invention, the first touch voltage may be the sum of the reference voltage and the predetermined voltage, and the second touch voltage may be a difference between the reference voltage and the predetermined voltage.

본 발명의 또 다른 특징에 따르면, 복수의 서브 화소와 전기적으로 연결되는 복수의 게이트 배선; 복수의 게이트 배선과 상이한 방향으로 연장되고, 복수의 서브 화소와 전기적으로 연결되는 복수의 기준 배선; 복수의 게이트 배선과 동일한 방향으로 연장되며, 복수의 충전 트랜지스터의 게이트 전극과 전기적으로 연결되는 복수의 제1 터치 게이트 배선; 및 복수의 게이트 배선과 동일한 방향으로 연장되며, 복수의 센싱 트랜지스터의 게이트 전극과 전기적으로 연결되는 복수의 제2 터치 게이트 배선을 더 포함할 수 있다.According to another feature of the present invention, a plurality of gate wires electrically connected to a plurality of sub-pixels; a plurality of reference wires extending in a different direction from the plurality of gate wires and electrically connected to the plurality of sub-pixels; a plurality of first touch gate wires extending in the same direction as the plurality of gate wires and electrically connected to gate electrodes of the plurality of charging transistors; and a plurality of second touch gate wires extending in the same direction as the plurality of gate wires and electrically connected to the gate electrodes of the plurality of sensing transistors.

본 발명의 또 다른 특징에 따르면, 하나의 프레임은, 복수의 게이트 배선에 게이트 신호를 인가하는 표시 구간; 및 표시 구간 이후, 복수의 제1 터치 게이트 배선 및 복수의 제2 터치 게이트 배선 각각에 제1 터치 게이트 신호 및 제2 터치 게이트 신호를 인가하는 터치 구간을 포함할 수 있다.According to another feature of the present invention, one frame may include a display period for applying a gate signal to a plurality of gate wires; and a touch period for applying the first touch gate signal and the second touch gate signal to each of the plurality of first touch gate wires and the plurality of second touch gate wires after the display period.

본 발명의 또 다른 특징에 따르면, 제1 터치 게이트 신호와 제2 터치 게이트 신호는 터치 구간에서 서로 반전된 신호일 수 있다.According to another feature of the present invention, the first touch gate signal and the second touch gate signal may be inverted signals in the touch period.

본 발명의 또 다른 특징에 따르면, 제1 터치 게이트 신호의 레벨이 제1 전압 이하로 감소할 때, 제2 터치 게이트 신호의 레벨이 로우 레벨에서 하이 레벨로 상승하고, 제2 터치 게이트 신호의 레벨이 제1 전압 이하로 감소할 때, 제1 터치 게이트 신호의 레벨이 로우 레벨에서 하이 레벨로 상승하며, 제1 전압은 로우 레벨의 전압보다 높은 전압일 수 있다.According to another feature of the present invention, when the level of the first touch gate signal decreases below the first voltage, the level of the second touch gate signal rises from the low level to the high level, and the level of the second touch gate signal When the voltage decreases below the first voltage, the level of the first touch gate signal rises from the low level to the high level, and the first voltage may be higher than the low level voltage.

본 발명의 또 다른 특징에 따르면, 제2 터치 게이트 신호의 로우 레벨과 하이 레벨의 차이는 제1 터치 게이트 신호의 로우 레벨과 하이 레벨의 차이보다 클 수 있다.According to another feature of the present invention, a difference between the low level and the high level of the second touch gate signal may be greater than the difference between the low level and the high level of the first touch gate signal.

본 발명의 또 다른 특징에 따르면, 기판은 복수의 서브 화소 중 일부를 각각 포함하는 복수의 서브 화소 블록을 포함하고, 하나의 프레임은 복수의 서브 화소 블록을 순차적으로 구동하는 복수의 서브 프레임을 포함하며, 복수의 서브 프레임 각각은, 복수의 서브 화소 블록 중 하나의 서브 화소 블록의 복수의 게이트 배선에 게이트 신호를 인가하는 표시 구간; 및 표시 구간 이후, 복수의 서브 화소 블록 중 하나의 서브 화소 블록의 복수의 제1 터치 게이트 배선 및 복수의 제2 터치 게이트 배선 각각에 제1 터치 게이트 신호 및 제2 터치 게이트 신호를 인가하는 터치 구간을 포함할 수 있다.According to another feature of the present invention, the substrate includes a plurality of sub-pixel blocks each including a portion of the plurality of sub-pixels, and one frame includes a plurality of sub-frames for sequentially driving the plurality of sub-pixel blocks. and each of the plurality of sub-frames includes a display period in which a gate signal is applied to a plurality of gate lines of one sub-pixel block among the plurality of sub-pixel blocks; and a touch period in which the first touch gate signal and the second touch gate signal are applied to each of the plurality of first touch gate wires and the plurality of second touch gate wires of one sub-pixel block among the plurality of sub-pixel blocks after the display period. can include

본 발명의 또 다른 특징에 따르면, 복수의 서브 화소 블록은 제1 서브 화소 블록 및 제1 서브 화소 블록의 아래의 제2 서브 화소 블록을 포함하고, 제1 서브 화소 블록에 대한 서브 프레임에서의 터치 구간이 종료되면, 제2 서브 화소 블록에 대한 서브 프레임에서의 표시 구간이 시작될 수 있다.According to another feature of the present invention, the plurality of sub-pixel blocks include a first sub-pixel block and a second sub-pixel block under the first sub-pixel block, and a touch in a subframe with respect to the first sub-pixel block When the period ends, a display period in the subframe for the second sub-pixel block may begin.

본 발명의 또 다른 특징에 따르면, 기판은 복수의 서브 화소 중 일부를 각각 포함하는 복수의 서브 화소 블록을 포함하고, 하나의 프레임은 복수의 서브 화소 블록을 순차적으로 구동하는 복수의 서브 프레임을 포함하며, 복수의 서브 프레임 각각은, 복수의 서브 화소 블록 중 하나의 서브 화소 블록의 복수의 게이트 배선에 게이트 신호를 인가하는 표시 구간; 표시 구간 이후, 복수의 서브 화소 블록 중 하나의 서브 화소 블록의 복수의 제1 터치 게이트 배선 및 복수의 제2 터치 게이트 배선 각각에 제1 터치 게이트 신호 및 제2 터치 게이트 신호를 인가하는 제1 터치 구간; 및 제1 터치 구간 이후, 복수의 서브 화소 블록 중 다른 하나의 서브 화소 블록의 복수의 제1 터치 게이트 배선 및 복수의 제2 터치 게이트 배선 각각에 제1 터치 게이트 신호 및 제2 터치 게이트 신호를 인가하는 제2 터치 구간을 포함할 수 있다.According to another feature of the present invention, the substrate includes a plurality of sub-pixel blocks each including a portion of the plurality of sub-pixels, and one frame includes a plurality of sub-frames that sequentially drive the plurality of sub-pixel blocks. and each of the plurality of sub-frames includes a display period in which a gate signal is applied to a plurality of gate lines of one sub-pixel block among the plurality of sub-pixel blocks; After the display period, the first touch applies the first touch gate signal and the second touch gate signal to each of the plurality of first touch gate wires and the plurality of second touch gate wires of one sub-pixel block among the plurality of sub-pixel blocks. section; and after the first touch period, applying the first touch gate signal and the second touch gate signal to each of the plurality of first touch gate wires and the plurality of second touch gate wires of another sub-pixel block among the plurality of sub-pixel blocks. It may include a second touch period to do.

본 발명의 또 다른 특징에 따르면, 복수의 충전 트랜지스터 및 복수의 센싱 트랜지스터와 전기적으로 연결되는 터치 드라이버; 복수의 서브 화소와 전기적으로 연결되는 게이트 드라이버; 및 기판의 외부에서 기판과 전기적으로 연결되는 인쇄 회로 기판을 더 포함할 수 있다.According to another feature of the present invention, a touch driver electrically connected to a plurality of charging transistors and a plurality of sensing transistors; a gate driver electrically connected to a plurality of sub-pixels; and a printed circuit board electrically connected to the board outside the board.

본 발명의 또 다른 특징에 따르면, 터치 드라이버는 게이트 드라이버에 배치될 수 있다.According to another feature of the present invention, the touch driver may be disposed in the gate driver.

본 발명의 또 다른 특징에 따르면, 게이트 드라이버는 기판의 비표시 영역에 GIP(Gate in Panel) 방식으로 실장될 수 있다.According to another feature of the present invention, the gate driver may be mounted in a non-display area of the substrate in a gate in panel (GIP) method.

본 발명의 또 다른 특징에 따르면, 게이트 드라이버는 기판의 비표시 영역에 부착될 수 있다.According to another feature of the present invention, the gate driver may be attached to the non-display area of the substrate.

본 발명의 또 다른 특징에 따르면, 터치 드라이버는 인쇄 회로 기판에 배치될 수 있다.According to another feature of the present invention, the touch driver may be disposed on a printed circuit board.

이상 첨부된 도면을 참조하여 본 발명의 실시예들을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형실시될 수 있다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 제한하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 제한되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 제한적이 아닌 것으로 이해해야만 한다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.Although the embodiments of the present invention have been described in more detail with reference to the accompanying drawings, the present invention is not necessarily limited to these embodiments, and may be variously modified without departing from the technical spirit of the present invention. . Therefore, the embodiments disclosed in the present invention are not intended to limit the technical idea of the present invention, but to explain, and the scope of the technical idea of the present invention is not limited by these embodiments. Therefore, it should be understood that the embodiments described above are illustrative in all respects and not restrictive. The protection scope of the present invention should be construed according to the claims below, and all technical ideas within the equivalent range should be construed as being included in the scope of the present invention.

100: 표시 장치
110: 기판
111, 112: 절연층
113: 게이트 절연층
114: 패시베이션층
115: 평탄화층
116: 뱅크
121, 123: 서브 전극
121a, 123a: 메인 전극부
121b, 123b: 연결부
123c: 연장부
122, 124: 연결 전극
160: 플렉서블 필름
170: 인쇄 회로 기판
AA: 표시 영역
NA: 비표시 영역
SP: 서브 화소
SPR: 적색 서브 화소
SPW: 백색 서브 화소
SPB: 청색 서브 화소
SPG: 녹색 서브 화소
EA: 발광 영역
CA: 회로 영역
GL: 게이트 배선
SL: 센싱 배선
TG1, TG2, TG1-n, TG2-n: 터치 게이트 배선
DL, DL1, DL2, DL3, DL4: 데이터 배선
VDD: 고전위 전원 배선
VDDa: 보조 고전위 전원 배선
VSS: 저전위 전원 배선
RL, RL1, RL2, RL3-1, RL3-2, RL3-3, RL3-4: 기준 배선
RLa: 보조 기준 배선
LS: 차광층
ED: 발광 소자
AN: 애노드
EL: 발광층
CT: 캐소드
TR1, TR2, TR3: 트랜지스터
TC1, TC2: 충전 트랜지스터
TS1, TS2: 센싱 트랜지스터
ACT1, ACT2, ACT3, ACT4, ACT6: 액티브층
GE1, GE2, GE3, GE4, GE6: 게이트 전극
SE1, SE2, SE3, SE4, SE6: 소스 전극
DE1, DE2, DE3, DE4, DE6: 드레인 전극
SC: 스토리지 커패시터
SC1, SC2: 커패시터 전극
N1, N2: 노드
Tn: 터치 전극 블록
TE1: TE2: 터치 전극
CF: 컬러 필터
SPB: 서브 화소 블록
GD: 게이트 드라이버
TD: 터치 드라이버100: display device
110: substrate
111, 112: insulating layer
113: gate insulating layer
114: passivation layer
115: planarization layer
116: bank
121, 123: sub electrode
121a, 123a: main electrode part
121b, 123b: connection part
123c: extension
122, 124: connection electrode
160: flexible film
170: printed circuit board
AA: display area
NA: non-display area
SP: sub pixel
SPR: red sub-pixel
SPW: white sub-pixel
SPB: blue sub-pixel
SPG: green sub-pixel
EA: Emissive area
CA: circuit area
GL: gate wiring
SL: sensing wiring
TG1, TG2, TG1-n, TG2-n: touch gate wiring
DL, DL1, DL2, DL3, DL4: Data wiring
VDD: high potential power wiring
VDDa: Auxiliary high-potential power wiring
VSS: Low Potential Power Wiring
RL, RL1, RL2, RL3-1, RL3-2, RL3-3, RL3-4: Reference wires
RLa: Secondary Reference Wire
LS: light blocking layer
ED: light emitting element
AN: anode
EL: light emitting layer
CT: cathode
TR1, TR2, TR3: Transistors
TC1, TC2: charge transistor
TS1, TS2: sensing transistors
ACT1, ACT2, ACT3, ACT4, ACT6: active layer
GE1, GE2, GE3, GE4, GE6: gate electrode
SE1, SE2, SE3, SE4, SE6: source electrode
DE1, DE2, DE3, DE4, DE6: drain electrode
SC: storage capacitor
SC1, SC2: capacitor electrode
N1, N2: Nodes
Tn: touch electrode block
TE1: TE2: Touch electrode
CF: color filter
SPB: sub-pixel block
GD: Gate Driver
TD: Touch driver

Claims (20)

복수의 서브 화소를 포함하는 기판;
상기 기판 상에서 상기 복수의 서브 화소 각각과 중첩하도록 배치되는 제1 터치 전극;
상기 기판 상에서 상기 제1 터치 전극과 이격되며 상기 복수의 서브 화소 각각과 중첩하도록 배치되는 제2 터치 전극;
상기 제1 터치 전극 및 상기 제2 터치 전극을 커버하는 절연층;
상기 절연층 상에 배치되고, 상기 제1 터치 전극 및 상기 제2 터치 전극 중 하나와 전기적으로 연결되는 복수의 충전 트랜지스터;
상기 절연층 상에 배치되고, 상기 제1 터치 전극 및 상기 제2 터치 전극 중 하나와 전기적으로 연결되는 복수의 센싱 트랜지스터;
상기 복수의 충전 트랜지스터와 상기 복수의 센싱 트랜지스터를 커버하는 평탄화층; 및
상기 평탄화층 상에 배치되는 발광 소자를 포함하는, 표시 장치.a substrate including a plurality of sub-pixels;
a first touch electrode disposed to overlap each of the plurality of sub-pixels on the substrate;
a second touch electrode spaced apart from the first touch electrode on the substrate and disposed to overlap each of the plurality of sub-pixels;
an insulating layer covering the first touch electrode and the second touch electrode;
a plurality of charging transistors disposed on the insulating layer and electrically connected to one of the first touch electrode and the second touch electrode;
a plurality of sensing transistors disposed on the insulating layer and electrically connected to one of the first touch electrode and the second touch electrode;
a planarization layer covering the plurality of charging transistors and the plurality of sensing transistors; and
A display device comprising a light emitting element disposed on the planarization layer. 제1항에 있어서,
상기 복수의 서브 화소는 발광 영역 및 회로 영역을 포함하고,
상기 제1 터치 전극 및 상기 제2 터치 전극은 상기 발광 영역에서 상기 발광 소자의 애노드와 중첩하도록 배치되고,
상기 제1 터치 전극 및 상기 제2 터치 전극은 투명 도전성 물질로 이루어지는, 표시 장치.According to claim 1,
The plurality of sub-pixels include a light emitting region and a circuit region,
The first touch electrode and the second touch electrode are disposed to overlap an anode of the light emitting element in the light emitting region,
The first touch electrode and the second touch electrode are made of a transparent conductive material. 제1항에 있어서,
상기 복수의 서브 화소와 전기적으로 연결되는 복수의 기준 배선을 더 포함하고,
상기 복수의 충전 트랜지스터의 상기 소스 전극 및 상기 드레인 전극 중 하나는 상기 복수의 기준 배선과 전기적으로 연결되고,
상기 복수의 충전 트랜지스터의 상기 소스 전극 및 상기 드레인 전극 중 다른 하나는 상기 제1 터치 전극 또는 상기 제2 터치 전극과 전기적으로 연결되며,
상기 복수의 센싱 트랜지스터의 상기 소스 전극 및 상기 드레인 전극 중 하나는 상기 복수의 기준 배선과 전기적으로 연결되고,
상기 복수의 센싱 트랜지스터의 상기 소스 전극 및 상기 드레인 전극 중 다른 하나는 상기 제1 터치 전극 또는 상기 제2 터치 전극과 전기적으로 연결되는, 표시 장치.According to claim 1,
Further comprising a plurality of reference wires electrically connected to the plurality of sub-pixels,
One of the source electrode and the drain electrode of the plurality of charging transistors is electrically connected to the plurality of reference wires,
Another one of the source electrode and the drain electrode of the plurality of charging transistors is electrically connected to the first touch electrode or the second touch electrode,
One of the source electrode and the drain electrode of the plurality of sensing transistors is electrically connected to the plurality of reference wires,
Another one of the source electrode and the drain electrode of the plurality of sensing transistors is electrically connected to the first touch electrode or the second touch electrode. 제3항에 있어서,
상기 복수의 기준 배선은,
표시 구간에서 상기 복수의 서브 화소에 기준 전압을 인가하도록 구성되고,
터치 구간에서 상기 제1 터치 전극 및 상기 제2 터치 전극과 터치용 신호를 전달받도록 구성되는, 표시 장치.According to claim 3,
The plurality of reference wires,
configured to apply a reference voltage to the plurality of sub-pixels in a display period;
A display device configured to receive a touch signal from the first touch electrode and the second touch electrode in a touch period. 제4항에 있어서,
상기 복수의 기준 배선은,
상기 터치 구간에서 상기 제1 터치 전극에 제1 터치용 전압을 인가하는 제1 기준 배선;
상기 터치 구간에서 상기 제2 터치 전극에 제2 터치용 전압을 인가하는 제2 기준 배선; 및
상기 터치 구간에서 상기 제1 터치 전극 및 상기 제2 터치 전극으로부터 터치 센싱 신호를 전달하는 복수의 제3 기준 배선을 포함하는, 표시 장치.According to claim 4,
The plurality of reference wires,
a first reference line for applying a first touch voltage to the first touch electrode in the touch period;
a second reference line for applying a second touch voltage to the second touch electrode in the touch period; and
and a plurality of third reference wires transmitting touch sensing signals from the first touch electrode and the second touch electrode in the touch period. 제5항에 있어서,
상기 복수의 충전 트랜지스터는,
상기 제1 기준 배선을 통해 상기 제1 터치용 전압을 상기 제1 터치 전극에 인가하기 위한 제1 충전(charging) 트랜지스터; 및
상기 제2 기준 배선을 통해 상기 제2 터치용 전압을 상기 제2 터치 전극에 인가하기 위한 제2 충전 트랜지스터를 포함하고,
상기 복수의 센싱 트랜지스터는,
상기 복수의 제3 기준 배선 중 하나를 통해 상기 제1 터치 전극으로부터 상기 터치 센싱 신호를 전달하기 위한 제1 센싱 트랜지스터; 및
상기 복수의 제3 기준 배선 중 다른 하나를 통해 상기 제2 터치 전극으로부터 상기 터치 센싱 신호를 전달하기 위한 제2 센싱 트랜지스터를 포함하는, 표시 장치.According to claim 5,
The plurality of charging transistors,
a first charging transistor for applying the voltage for the first touch to the first touch electrode through the first reference line; and
A second charging transistor for applying the voltage for the second touch to the second touch electrode through the second reference line;
The plurality of sensing transistors,
a first sensing transistor configured to transfer the touch sensing signal from the first touch electrode through one of the plurality of third reference wires; and
and a second sensing transistor configured to transfer the touch sensing signal from the second touch electrode through another one of the plurality of third reference wires. 제6항에 있어서,
상기 제1 터치용 전압은 상기 기준 전압과 소정의 전압의 합이고,
상기 제2 터치용 전압은 상기 기준 전압과 상기 소정의 전압의 차인, 표시 장치.According to claim 6,
The voltage for the first touch is the sum of the reference voltage and a predetermined voltage;
The second touch voltage is a difference between the reference voltage and the predetermined voltage. 제1항에 있어서,
상기 복수의 서브 화소와 전기적으로 연결되는 복수의 게이트 배선;
상기 복수의 게이트 배선과 동일한 방향으로 연장되며, 상기 복수의 충전 트랜지스터의 게이트 전극과 전기적으로 연결되는 복수의 제1 터치 게이트 배선; 및
상기 복수의 게이트 배선과 동일한 방향으로 연장되며, 상기 복수의 센싱 트랜지스터의 게이트 전극과 전기적으로 연결되는 복수의 제2 터치 게이트 배선을 더 포함하는, 표시 장치.According to claim 1,
a plurality of gate wires electrically connected to the plurality of sub-pixels;
a plurality of first touch gate wires extending in the same direction as the plurality of gate wires and electrically connected to gate electrodes of the plurality of charging transistors; and
and a plurality of second touch gate wires extending in the same direction as the plurality of gate wires and electrically connected to gate electrodes of the plurality of sensing transistors. 제8항에 있어서,
하나의 프레임은,
상기 복수의 게이트 배선에 게이트 신호를 인가하는 표시 구간; 및
상기 표시 구간 이후, 상기 복수의 제1 터치 게이트 배선 및 상기 복수의 제2 터치 게이트 배선 각각에 제1 터치 게이트 신호 및 제2 터치 게이트 신호를 인가하는 터치 구간을 포함하는, 표시 장치.According to claim 8,
one frame,
a display section for applying a gate signal to the plurality of gate wires; and
and a touch period for applying a first touch gate signal and a second touch gate signal to each of the plurality of first touch gate wires and the plurality of second touch gate wires after the display period. 제9항에 있어서,
상기 제1 터치 게이트 신호와 상기 제2 터치 게이트 신호는 상기 터치 구간에서 서로 반전된 신호인, 표시 장치.According to claim 9,
The display device of claim 1 , wherein the first touch gate signal and the second touch gate signal are signals inverted from each other in the touch period. 제9항에 있어서,
상기 제1 터치 게이트 신호의 레벨이 제1 전압 이하로 감소할 때, 상기 제2 터치 게이트 신호의 레벨이 로우 레벨에서 하이 레벨로 상승하고,
상기 제2 터치 게이트 신호의 레벨이 상기 제1 전압 이하로 감소할 때, 상기 제1 터치 게이트 신호의 레벨이 로우 레벨에서 하이 레벨로 상승하며,
상기 제1 전압은 로우 레벨의 전압보다 높은 전압인, 표시 장치.According to claim 9,
When the level of the first touch gate signal decreases below a first voltage, the level of the second touch gate signal rises from a low level to a high level;
When the level of the second touch gate signal decreases below the first voltage, the level of the first touch gate signal rises from a low level to a high level;
The first voltage is a voltage higher than a low level voltage. 제11항에 있어서,
상기 제2 터치 게이트 신호의 로우 레벨과 하이 레벨의 차이는 상기 제1 터치 게이트 신호의 로우 레벨과 하이 레벨의 차이보다 큰, 표시 장치.According to claim 11,
A difference between the low level and the high level of the second touch gate signal is greater than a difference between the low level and the high level of the first touch gate signal. 제8항에 있어서,
상기 기판은 상기 복수의 서브 화소 중 일부를 각각 포함하는 복수의 서브 화소 블록을 포함하고,
하나의 프레임은 상기 복수의 서브 화소 블록을 순차적으로 구동하는 복수의 서브 프레임을 포함하며,
상기 복수의 서브 프레임 각각은,
상기 복수의 서브 화소 블록 중 하나의 서브 화소 블록의 상기 복수의 게이트 배선에 게이트 신호를 인가하는 표시 구간; 및
상기 표시 구간 이후, 상기 복수의 서브 화소 블록 중 상기 하나의 서브 화소 블록의 상기 복수의 제1 터치 게이트 배선 및 상기 복수의 제2 터치 게이트 배선 각각에 제1 터치 게이트 신호 및 제2 터치 게이트 신호를 인가하는 터치 구간을 포함하는, 표시 장치.According to claim 8,
The substrate includes a plurality of sub-pixel blocks each including a portion of the plurality of sub-pixels;
One frame includes a plurality of sub-frames sequentially driving the plurality of sub-pixel blocks;
Each of the plurality of subframes,
a display period in which a gate signal is applied to the plurality of gate wires of one sub-pixel block among the plurality of sub-pixel blocks; and
After the display period, a first touch gate signal and a second touch gate signal are applied to each of the plurality of first touch gate wires and the plurality of second touch gate wires of the one sub-pixel block among the plurality of sub-pixel blocks. A display device including a touch section to apply. 제13항에 있어서,
상기 복수의 서브 화소 블록은 제1 서브 화소 블록 및 상기 제1 서브 화소 블록의 아래의 제2 서브 화소 블록을 포함하고,
상기 제1 서브 화소 블록에 대한 서브 프레임에서의 터치 구간이 종료되면, 상기 제2 서브 화소 블록에 대한 서브 프레임에서의 표시 구간이 시작되는, 표시 장치.According to claim 13,
the plurality of sub-pixel blocks include a first sub-pixel block and a second sub-pixel block under the first sub-pixel block;
When a touch period in a subframe for the first sub-pixel block ends, a display period in a subframe for the second sub-pixel block starts. 제8항에 있어서,
상기 기판은 상기 복수의 서브 화소 중 일부를 각각 포함하는 복수의 서브 화소 블록을 포함하고,
하나의 프레임은 상기 복수의 서브 화소 블록을 순차적으로 구동하는 복수의 서브 프레임을 포함하며,
상기 복수의 서브 프레임 각각은,
상기 복수의 서브 화소 블록 중 하나의 서브 화소 블록의 상기 복수의 게이트 배선에 게이트 신호를 인가하는 표시 구간;
상기 표시 구간 이후, 상기 복수의 서브 화소 블록 중 하나의 서브 화소 블록의 상기 복수의 제1 터치 게이트 배선 및 상기 복수의 제2 터치 게이트 배선 각각에 제1 터치 게이트 신호 및 제2 터치 게이트 신호를 인가하는 제1 터치 구간; 및
상기 제1 터치 구간 이후, 상기 복수의 서브 화소 블록 중 다른 하나의 서브 화소 블록의 상기 복수의 제1 터치 게이트 배선 및 상기 복수의 제2 터치 게이트 배선 각각에 제1 터치 게이트 신호 및 제2 터치 게이트 신호를 인가하는 제2 터치 구간을 포함하는, 표시 장치.According to claim 8,
The substrate includes a plurality of sub-pixel blocks each including a portion of the plurality of sub-pixels;
One frame includes a plurality of sub-frames sequentially driving the plurality of sub-pixel blocks;
Each of the plurality of subframes,
a display period in which a gate signal is applied to the plurality of gate wires of one sub-pixel block among the plurality of sub-pixel blocks;
After the display period, a first touch gate signal and a second touch gate signal are applied to each of the plurality of first touch gate wires and the plurality of second touch gate wires of one sub-pixel block among the plurality of sub-pixel blocks. a first touch period; and
After the first touch period, a first touch gate signal and a second touch gate are applied to each of the plurality of first touch gate wires and the plurality of second touch gate wires of another sub-pixel block among the plurality of sub-pixel blocks. A display device comprising a second touch period for applying a signal. 제1항에 있어서,
상기 복수의 충전 트랜지스터 및 상기 복수의 센싱 트랜지스터와 전기적으로 연결되는 터치 드라이버;
상기 복수의 서브 화소와 전기적으로 연결되는 게이트 드라이버; 및
상기 기판의 외부에서 상기 기판과 전기적으로 연결되는 인쇄 회로 기판을 더 포함하는, 표시 장치.According to claim 1,
a touch driver electrically connected to the plurality of charging transistors and the plurality of sensing transistors;
a gate driver electrically connected to the plurality of sub-pixels; and
The display device further comprises a printed circuit board electrically connected to the substrate outside the substrate. 제16항에 있어서,
상기 터치 드라이버는 상기 게이트 드라이버에 배치되는, 표시 장치.According to claim 16,
The display device of claim 1 , wherein the touch driver is disposed on the gate driver. 제17항에 있어서,
상기 게이트 드라이버는 상기 기판의 비표시 영역에 GIP(Gate in Panel) 방식으로 실장되는, 표시 장치.According to claim 17,
The gate driver is mounted in a non-display area of the substrate in a gate in panel (GIP) method. 제17항에 있어서,
상기 게이트 드라이버는 상기 기판의 비표시 영역에 부착되는, 표시 장치.According to claim 17,
The gate driver is attached to a non-display area of the substrate. 제16항에 있어서,
상기 터치 드라이버는 상기 인쇄 회로 기판에 배치되는, 표시 장치.


According to claim 16,
The display device of claim 1 , wherein the touch driver is disposed on the printed circuit board.
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