KR20230093870A - 전계 발광 표시 장치 - Google Patents

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박준원
김한일
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엘지디스플레이 주식회사
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Abstract

본 발명의 일 실시예에 따른 전계 발광 표시 장치는, 표시 영역 및 상기 표시 영역 외측의 게이트 인 패널(Gate In Panel; GIP) 영역을 포함하는 비표시 영역으로 구분되는 기판, 상기 GIP 영역의 기판 상부에 배치되는 산화물 박막 트랜지스터, 상기 산화물 박막 트랜지스터 상부에 배치되는 보호층, 상기 보호층 위에 배치되는 평탄화층, 상기 GIP 영역의 상기 보호층이나 상기 평탄화층 위에 배치되며, 실리콘 질화물로 구성된 버퍼층 및 상기 평탄화층 상부에 배치되며, 애노드와 발광부 및 캐소드로 이루어진 발광 소자를 포함할 수 있다. 그 결과 산화물 박막 트랜지스터로의 수소 유입을 방지함으로써 박막 트랜지스터의 특성 및 신뢰성을 개선할 수 있다.

Description

전계 발광 표시 장치{ELECTROLUMINESCENT DISPLAY DEVICE}
본 발명은 전계 발광 표시 장치에 관한 것으로, 보다 상세하게는 산화물 박막 트랜지스터를 이용한 전계 발광 표시 장치에 관한 것이다.
현재 본격적인 정보화 시대로 접어들면서 전기적 정보신호를 시각적으로 표시하는 표시 장치 분야가 급속도로 발전하고 있으며, 여러 가지 표시 장치에 대해 박형화, 경량화 및 저소비 전력화 등의 성능을 개발시키기 위한 연구가 계속되고 있다.
대표적인 표시 장치로 액정 표시 장치(Liquid Crystal Display device; LCD), 전기 습윤 표시 장치(Electro-Wetting Display device; EWD) 및 유기 발광 표시 장치(Organic Light Emitting Display Device; OLED) 등이 있다.
이중에서 유기 발광 표시 장치를 포함하는 전계 발광 표시 장치는 자체 발광형 표시 장치로서, 액정 표시 장치와는 달리 별도의 광원이 필요하지 않아 경량 박형으로 제조가 가능하다. 또한, 전계 발광 표시 장치는 저전압 구동에 의해 소비전력 측면에서 유리할 뿐만 아니라, 색상구현, 응답속도, 시야각(viewing angle), 명암 대비비(Contrast Ratio; CR)도 우수하여, 다양한 분야에서 활용이 기대되고 있다.
전계 발광 표시 장치는 애노드(anode)와 캐소드(cathode)로 지칭된 2개의 전극 사이에 유기물을 사용한 발광층을 배치하여 구성된다. 그리고, 애노드에서의 정공(hole)을 발광층으로 주입시키고, 캐소드에서의 전자(electron)를 발광층으로 주입시키면, 주입된 전자와 정공이 서로 재결합(recombination)하면서 발광층에서 여기자(exciton)를 형성하며 발광한다.
본 발명이 해결하고자 하는 과제는 게이트 인 패널(Gate In Panel; GIP) 영역의 산화물 박막 트랜지스터로의 수소 유입을 방지한 전계 발광 표시 장치를 제공하는 것이다.
본 명세서의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
전술한 바와 같은 과제를 해결하기 위하여 본 발명의 일 실시예에 따른 전계 발광 표시 장치는, 표시 영역 및 상기 표시 영역 외측의 게이트 인 패널(Gate In Panel; GIP) 영역을 포함하는 비표시 영역으로 구분되는 기판, 상기 GIP 영역의 기판 상부에 배치되는 산화물 박막 트랜지스터, 상기 산화물 박막 트랜지스터 상부에 배치되는 보호층, 상기 보호층 위에 배치되는 평탄화층, 상기 GIP 영역의 상기 보호층이나 상기 평탄화층 위에 배치되며, 실리콘 질화물로 구성된 버퍼층 및 상기 평탄화층 상부에 배치되며, 애노드와 발광부 및 캐소드로 이루어진 발광 소자를 포함할 수 있다.
전술한 바와 같은 과제를 해결하기 위하여 본 발명의 다른 일 실시예에 따른 전계 발광 표시 장치는, 표시 영역 및 상기 표시 영역 외측의 게이트 인 패널(Gate In Panel; GIP) 영역을 포함하는 비표시 영역으로 구분되는 기판, 상기 GIP 영역의 기판 상부에 배치되는 산화물 박막 트랜지스터, 상기 산화물 박막 트랜지스터 상부에 배치되는 보호층, 상기 보호층 위에 배치되는 평탄화층, 상기 보호층이나 상기 평탄화층 위에 배치되는 버퍼층, 상기 평탄화층 상부에 배치되며, 애노드와 발광부 및 캐소드로 이루어진 발광 소자 및 상기 발광 소자의 상부에 배치되는 봉지층을 포함하며, 상기 버퍼층은, 실리콘 질화물로 상기 GIP 영역에 배치되어 외부의 수소 또는 상기 봉지층의 수소가 하부의 상기 산화물 박막 트랜지스터로 확산되는 것을 차단할 수 있다.
기타 실시예의 구체적인 사항은 상세한 설명 및 도면들에 포함되어 있다.
본 발명은, 게이트 인 패널(Gate In Panel; GIP) 영역의 뱅크 하부에 실리콘 질화물로 구성된 버퍼층을 형성하여 산화물 박막 트랜지스터로의 수소 유입을 방지함으로써 박막 트랜지스터의 특성 및 신뢰성을 개선할 수 있게 된다.
본 발명에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 발명 내에 포함되어 있다.
도 1은 본 발명의 제1 실시예에 따른 전계 발광 표시 장치의 블록도이다.
도 2는 본 발명의 제1 실시예에 따른 전계 발광 표시 장치의 서브 화소의 회로도이다.
도 3은 본 발명의 제1 실시예에 따른 전계 발광 표시 장치의 평면도이다.
도 4는 도 3의 III-III'에 따른 단면도이다.
도 5는 마스크 찍힘을 보여주는 사진이다.
도 6은 본 발명의 제2 실시예에 따른 표시 패널의 단면도이다.
도 7은 본 발명의 제3 실시예에 따른 표시 패널의 단면도이다.
도 8은 본 발명의 제4 실시예에 따른 전계 발광 표시 장치의 평면도이다.
도 9는 도 8의 VIII-VIII'에 따른 단면도이다.
본 발명의 이점 및 특징, 그리고, 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 제한되는 것이 아니라 서로 다른 다양한 형상으로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 면적, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 제한되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 발명 위에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~ 위에', '~ 상부에', '~ 하부에', '~ 옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
소자 또는 층이 다른 소자 또는 층 "위(on)"로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다.
또한, 제1, 제2 등이 다양한 구성 요소들을 서술하기 위해서 사용되나, 이들 구성 요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성 요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성 요소는 본 발명의 기술적 사상 내에서 제2 구성 요소일 수도 있다.
명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도면에서 나타난 각 구성의 면적 및 두께는 설명의 편의를 위해 도시된 것이며, 본 발명이 도시된 구성의 면적 및 두께에 반드시 제한되는 것은 아니다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하에서는 첨부된 도면을 참조하여 본 발명의 다양한 실시예들을 상세히 설명한다.
도 1은 본 발명의 제1 실시예에 따른 전계 발광 표시 장치의 블록도이다.
도 1을 참조하면, 본 발명의 제1 실시예의 전계 발광 표시 장치(100)는, 영상 처리부(151), 타이밍 컨트롤러(timing controller)(152), 데이터 드라이버(153), 게이트 드라이버(154) 및 표시 패널(110)을 포함할 수 있다.
영상 처리부(151)는 외부로부터 공급된 데이터 신호(DATA)를 통해 데이터 신호(DATA)와 데이터 인에이블 신호(DE) 등을 출력할 수 있다.
영상 처리부(151)는 데이터 인에이블 신호(DE) 외에도 수직 동기 신호, 수평 동기 신호 및 클럭 신호 중 하나 이상을 출력할 수 있다.
타이밍 컨트롤러(152)는 영상 처리부(151)로부터 데이터 인에이블 신호(DE) 또는 수직 동기 신호, 수평 동기 신호 및 클럭 신호 등을 포함하는 구동 신호와 더불어 데이터 신호(DATA)를 공급받는다. 타이밍 컨트롤러(152)는 구동 신호에 기초하여 게이트 드라이버(154)의 동작타이밍을 제어하기 위한 게이트 타이밍 제어 신호(GDC)와 데이터 드라이버(153)의 동작타이밍을 제어하기 위한 데이터 타이밍 제어 신호(DDC)를 출력할 수 있다.
데이터 드라이버(153)는 타이밍 컨트롤러(152)로부터 공급된 데이터 타이밍 제어 신호(DDC)에 응답하여 타이밍 컨트롤러(152)로부터 공급되는 데이터 신호(DATA)를 샘플링하고 래치(latch)하여 감마 기준전압으로 변환하여 출력할 수 있다. 데이터 드라이버(153)는 데이터 라인(DL1-DLn)을 통해 데이터 신호(DATA)를 출력할 수 있다.
게이트 드라이버(154)는 타이밍 컨트롤러(152)로부터 공급된 게이트타이밍 제어 신호(GDC)에 응답하여 게이트 전압의 레벨을 시프트(shift)시키면서 게이트 신호를 출력할 수 있다. 게이트 드라이버(154)는 게이트 라인(GL1-GLm)을 통해 게이트 신호를 출력할 수 있다.
표시 패널(110)은 데이터 드라이버(153) 및 게이트 드라이버(154)로부터 공급된 데이터 신호(DATA) 및 게이트 신호에 대응하여 서브 화소(P)가 발광하면서 영상을 표시할 수 있다. 서브 화소(P)의 상세구조는 도 2 및 도 5에서 상세히 설명한다.
도 2는 본 발명의 제1 실시예에 따른 전계 발광 표시 장치의 서브 화소의 회로도이다.
도 2를 참조하면, 본 발명의 제1 실시예의 전계 발광 표시 장치(100)의 서브 화소는, 스위칭 트랜지스터(ST), 구동 트랜지스터(DT), 보상 회로(CC) 및 발광 소자(140)를 포함할 수 있다.
발광 소자(140)는 구동 트랜지스터(DT)에 의해 형성된 구동 전류에 따라 발광하도록 동작할 수 있다.
스위칭 트랜지스터(ST)는 게이트 라인(116)을 통해 공급된 게이트 신호에 대응하여 데이터 라인(117)을 통해 공급되는 데이터 신호가 커패시터(capacitor)에 데이터 전압으로 저장되도록 스위칭 동작할 수 있다.
구동 트랜지스터(DT)는 커패시터에 저장된 데이터 전압에 대응하여 고전위 전원 라인(VDD)과 저전위 전원라인(GND) 사이로 일정한 구동 전류가 흐르도록 동작할 수 있다.
보상 회로(CC)는 구동 트랜지스터(DT)의 문턱 전압 등을 보상하기 위한 회로이며, 보상 회로(CC)는 하나 이상의 박막 트랜지스터와 커패시터를 포함할 수 있다. 보상 회로(CC)의 구성은 보상 방법에 따라 매우 다양할 수 있다.
도 2에 도시된 서브 화소는, 스위칭 트랜지스터(ST), 구동 트랜지스터(DT), 커패시터 및 발광 소자(140)를 포함하는 2T(Transistor)1C(Capacitor)로 구성되는 경우를 예로 들고 있지만, 보상 회로(CC)가 추가된 경우 3T1C, 4T2C, 5T2C, 6T1C, 6T2C, 7T1C, 7T2C 등으로 다양하게 구성될 수 있다.
도 3은 본 발명의 제1 실시예에 따른 전계 발광 표시 장치의 평면도이다.
도 4는 도 3의 III-III'에 따른 단면도이다.
도 4는 게이트 인 패널(Gate In Panel; GIP) 영역(GA)을 포함하는 본 발명의 제1 실시예에 따른 표시 패널(110)의 단면 일부를 보여주고 있다.
도 3을 참조하면, 본 발명의 제1 실시예의 전계 발광 표시 장치(100)는, 표시 패널(110), 플렉서블 필름 및 인쇄 회로 기판을 포함할 수 있다.
표시 패널(110)은 사용자에게 영상을 표시하기 위한 패널이다.
표시 패널(110)은 영상을 표시하기 위한 표시 소자, 표시 소자를 구동하기 위한 구동 소자, 및 표시 소자 및 구동 소자로 각종 신호를 전달하는 배선 등이 배치될 수 있다. 표시 소자는 표시 패널(110)의 종류에 따라 상이하게 정의될 수 있으며, 예를 들어, 표시 패널(110)이 유기 발광 표시 패널인 경우, 표시 소자는 애노드, 유기 발광층 및 캐소드를 포함하는 유기 발광 소자일 수 있다.
이하에서는 표시 패널(110)이 유기 발광 표시 패널인 것으로 가정하지만, 표시 패널(110)이 유기 발광 표시 패널로 제한되는 것은 아니다.
표시 패널(110)은 표시 영역(AA) 및 비표시 영역(NA)을 포함할 수 있다.
표시 영역(AA)은 표시 패널(110)에서 영상이 표시되는 영역이다.
표시 영역(AA)에는 복수의 화소를 구성하는 복수의 서브 화소 및 복수의 서브 화소를 구동하기 위한 회로가 배치될 수 있다. 복수의 서브 화소는 표시 영역(AA)을 구성하는 최소 단위로, 복수의 서브 화소 각각에 표시 소자가 배치될 수 있고, 복수의 서브 화소는 화소를 구성할 수 있다. 예를 들어, 복수의 서브 화소 각각에는 애노드, 유기 발광층 및 캐소드를 포함하는 유기 발광 소자가 배치될 수 있으나, 이에 제한되지 않는다. 또한, 복수의 서브 화소를 구동하기 위한 회로에는 구동 소자 및 배선 등이 포함될 수 있다. 예를 들어, 회로는 박막 트랜지스터, 스토리지 커패시터, 게이트 배선, 데이터 배선 등으로 이루어질 수 있으나, 이에 제한되지 않는다.
비표시 영역(NA)은 영상이 표시되지 않는 영역이다
도 3에서는 비표시 영역(NA)이 사각형 형태의 표시 영역(AA)을 둘러싸고 있는 것으로 도시하였으나, 표시 영역(AA)과 비표시 영역(NA)의 형태 및 배치는 도 3에 도시된 예에 제한되지 않는다.
표시 영역(AA) 및 비표시 영역(NA)은 전계 발광 표시 장치(100)를 탑재한 전자장치의 디자인에 적합한 형태일 수 있다. 예를 들어, 표시 영역(AA)의 다른 예시적 형태는 오각형, 육각형, 원형, 타원형 등일 수 있다.
비표시 영역(NA)에는 표시 영역(AA)의 유기 발광 소자를 구동하기 위한 다양한 배선 및 회로 등이 배치될 수 있다. 예를 들어, 비표시 영역(NA)에는 표시 영역(AA)의 복수의 서브 화소 및 회로로 신호를 전달하기 위한 링크 배선 또는 게이트 드라이버 IC, 데이터 드라이버 IC와 같은 구동 IC 등이 배치될 수 있으나, 이에 제한되지 않는다.
한편, 도 3의 좌, 우측은 게이트 드라이버 IC가 배치되는 게이트 패드부로 정의될 수 있으며, 도 3의 하측은 플렉서블 필름이 연결되는 데이터 패드부로 정의될 수 있으나, 이에 제한되지 않는다.
이때, 게이트 드라이버 IC는, 표시 패널(110)과 독립되게 형성되어, 다양한 방식으로 표시 패널(110)과 전기적으로 연결될 수 있는 형태로 구성될 수 있으나, 표시 패널(110) 내에 실장되어 있는 게이트 인 패널(Gate In Panel; GIP) 방식으로 구성될 수도 있다.
전계 발광 표시 장치는, 다양한 신호를 생성하거나 표시 영역(AA) 내의 픽셀을 구동하기 위한, 다양한 부가 요소들을 포함할 수 있다. 픽셀을 구동하기 위한 부가 요소는 인버터 회로, 멀티플렉서, 정전기 방전(Electro Static Discharge; ESD) 회로 등을 포함할 수 있다. 전계 발광 표시 장치는 픽셀 구동 이외의 기능과 연관된 부가 요소도 포함할 수 있다. 예를 들어, 전계 발광 표시 장치는 터치 감지 기능, 사용자 인증 기능(예: 지문 인식), 멀티 레벨 압력 감지 기능, 촉각 피드백(tactile feedback) 기능 등을 제공하는 부가 요소들을 포함할 수 있다. 이러한 부가 요소들은 비표시 영역(NA) 및/또는 연결 인터페이스와 연결된 외부 회로에 위치할 수 있다.
도시하지 않았지만, 플렉서블 필름은 표시 영역(AA)의 복수의 서브 화소 및 회로로 신호를 공급하기 위한 필름으로, 표시 패널(110)과 전기적으로 연결될 수 있다. 플렉서블 필름은 표시 패널(110)의 비표시 영역(NA)의 일단에 배치되어 전원 전압, 데이터 전압 등을 표시 영역(AA)의 복수의 서브 화소 및 회로로 공급할 수 있다. 플렉서블 필름에는, 예를 들어, 데이터 드라이버 IC와 같은 구동 IC가 배치될 수 있다.
인쇄 회로 기판은 플렉서블 필름의 일단에 배치되어 플렉서블 필름과 연결될 수 있다. 인쇄 회로 기판은 구동 IC에 신호를 공급하는 부품이다. 인쇄 회로 기판은 구동 신호, 데이터 신호 등과 같은 다양한 신호를 구동 IC로 공급할 수 있다.
한편, 높은 이동도(mobility)와 낮은 누설 전류(off current)의 특성을 가진 산화물(oxide) 박막 트랜지스터를 이용하여 표시 패널의 우수한 특성을 확보하고 있다. 즉, 산화물 박막 트랜지스터를 이용하면 저전력, 안정성 및 원가 절감 뿐만 아니라 대면적 표시 패널(110) 제작에 유리하다. 특히, 표시 영역(AA)과 동일하게 GIP 영역(GA)의 박막 트랜지스터를 산화물 박막 트랜지스터로 구성하는 경우에는 공정수 및 비용이 절감되는 이점이 있다. 다만, 산화물 박막 트랜지스터는 표시 패널(110) 내부에서 발생하는 수소에 의해 초기 특성, 예를 들면 문턱 전압(Vth)이 변동되는 단점이 있다.
전계 발광 표시 장치는 자체 발광을 위해 유기층으로 이루어진 발광부를 구비하는데, 유기층의 증착 시에 새도우 마스크(shadow mask)를 사용하면서 표시 영역(AA) 외곽에 마스크의 탈부착에 의한 손상이 발생할 수 있다. 마스크의 얼라인 과정에서 발광부의 가장자리 주위(OM)에 마스크 찍힘이 발생할 수 있고, 마스크 찍힘에 의한 이물이 생성될 수 있으며, 이런 이물의 틈(seam)으로 외부의 수분이나 수소 또는 봉지층의 수소가 확산되어 하부 GIP 영역(GA)의 산화물 박막 트랜지스터로 이동하여 산화물 박막 트랜지스터의 구동 불량을 야기할 수 있다. 그 결과 표시 영역의 외곽에 백띠 불량을 초래할 수 있다.
한편, 실리콘 질화물(SiNx)은 실리콘 산화물(SiOx)에 비해 밀도가 높아 수소의 확산을 방지하는데 효과적이다.
이에, 본 발명은, 표시 패널(110) 외곽의 GIP 영역(GA)에 실리콘 질화물로 구성된 버퍼층(115)을 형성하여 GIP 영역(GA)의 산화물 박막 트랜지스터로 수소 확산을 방지하는 것을 특징으로 한다.
다만, 고해상도 표시 패널(110)의 경우는, 설계상 표시 영역(AA)에 다수의 컨택 홀이 배치되어 표시 영역(AA)에도 버퍼층(115)을 형성할 경우에 오히려 컨택 홀이 수소의 싱크 홀(sink hole)로 작용하여 휘점 불량이 발생할 수 있다.
이에, 본 발명의 제1 실시예에서는, 버퍼층(115)을 표시 영역(AA)을 제외한 GIP 영역(GA)에 사각 틀 형태로 구성하여, 유기물 증착 시에 마스크에 의한 손상으로부터 GIP 영역(GA)의 산화물 박막 트랜지스터를 보호하는 것을 특징으로 한다. 이에, 박막 트랜지스터의 특성 및 신뢰성을 개선할 수 있다. 또한, 산화물 박막 트랜지스터가 적용된 전계 발광 표시 장치(100)의 수율을 향상시킬 수 있게 된다.
본 발명의 버퍼층(115)은 뱅크 하부의 절연층 중에 반도체층 상부의 층간 절연층이나, 보호층 또는 평탄화층 위에 형성될 수 있다.
구체적으로, 도 3 및 도 4를 참조하면, 기판(111)은 표시 영역(AA)과 표시 영역(AA) 외측의 비표시 영역(NA)으로 구분될 수 있다.
기판(111)의 표시 영역(AA)에는 제1, 제2 박막 트랜지스터(120a, 120b)와 발광 소자(140) 및 봉지층(150)이 배치될 수 있다.
기판(111)의 비표시 영역(NA)은 GIP 영역(GA)을 포함할 수 있다.
기판(111)의 GIP 영역(GA)에는 제3, 제4 박막 트랜지스터(130a, 130b) 및 봉지층(150)이 배치될 수 있다.
기판(111)은 상부에 배치되는 전계 발광 표시 장치의 구성요소들을 지지 및 보호하는 역할을 한다.
최근에 플라스틱과 같은 플렉서블 특성을 가지는 연성의 물질로 플렉서블 기판(111)을 사용할 수 있다.
플렉서블 기판(111)은 폴리에스터계 고분자, 실리콘계 고분자, 아크릴계 고분자, 폴리올레핀계 고분자, 및 이들의 공중합체로 이루어진 군 중의 하나를 포함하는 필름 형태일 수 있다.
기판(111) 위에 차광층(125, 135)이 배치될 수 있다.
차광층(125, 135)은 표시 영역(AA)에 배치되는 제1 차광층(125) 및 GIP 영역(GA)에 배치되는 제2 차광층(135)을 포함할 수 있다.
차광층(125, 135)은 반도체층(124a, 124b, 134a, 134b)으로 외부의 빛이 유입되는 것을 차단하기 위해, 차광 기능을 갖는 금속 재료로 형성될 수 있다.
차광층(125, 135)은 알루미늄(Al), 크롬(Cr), 텅스텐(W), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd), 몰리브덴(Mo) 및 구리(Cu) 등의 불투명 금속 중의 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 복층 구조로 형성될 수 있다.
차광층(125, 135)이 배치된 기판(111) 위에 버퍼층(115a)이 배치될 수 있다.
버퍼층(115a)은 기판(111)으로부터 유입되는 수분이나 산소 등을 포함하는 이물질을 차단하기 위하여, 단일 절연층 또는 복수의 절연층이 적층된 구조로 형성될 수 있다. 즉, 버퍼층(115a)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 산화 알루미늄(AlOx) 등과 같은 무기 절연 물질이 단층 또는 복층 구조로 형성될 수 있다. 버퍼층(115a)은 박막 트랜지스터(120a, 120b, 130a, 130b)의 종류에 따라 삭제될 수도 있다.
버퍼층(115a)은 차광층(125, 135)의 일부를 노출시키는 컨택 홀을 포함할 수 있다.
버퍼층(115a) 상부에 박막 트랜지스터(120a, 120b, 130a, 130b)가 배치될 수 있다.
표시 영역(AA)의 제1 박막 트랜지스터(120a)는 스위칭 트랜지스터일 수 있다.
스위칭 트랜지스터는 게이트 라인으로 공급되는 게이트 펄스에 의해 턴-온(turn on)되어, 데이터 라인으로 공급되는 데이터 전압을 구동 트랜지스터의 게이트 전극으로 전송한다.
이를 위해 제1 박막 트랜지스터(120a)는 제1 게이트 전극(121a), 제1 소스 전극(122a), 제1 드레인 전극(123a) 및 제1 반도체층(124a)을 포함할 수 있다.
표시 영역(AA)의 제2 박막 트랜지스터(120b)는 구동 트랜지스터일 수 있으며, 편의상 도 4에서는 구동 트랜지스터의 일부만을 도시하고 있다. 이외의 센싱 트랜지스터 및 보상 회로 등도 전계 발광 표시 장치(100)에 포함될 수 있다
구동 트랜지스터는 스위칭 트랜지스터로부터 전달받은 신호에 의해 전원 배선을 통해 전달되는 전류를 애노드(141)로 전달하고, 애노드(141)로 전달되는 전류에 의해 발광을 제어할 수 있다.
이를 위해 제2 박막 트랜지스터(120b)는 제2 게이트 전극, 제2 소스 전극, 제2 드레인 전극(123b) 및 제2 반도체층(124b)을 포함할 수 있다.
한편, GIP 영역(GA)의 제3 박막 트랜지스터(130a)는 스위칭 트랜지스터일 수 있다.
예를 들면, 제3 박막 트랜지스터(130a)는 제3 게이트 전극(131a), 제3 소스 전극(132a), 제3 드레인 전극(133a) 및 제3 반도체층(134a)을 포함할 수 있다.
GIP 영역(GA)의 제4 박막 트랜지스터(130b)는 구동 트랜지스터일 수 있으며, 편의상 도 4에서는 구동 트랜지스터의 일부만을 도시하고 있다.
예를 들면, 제4 박막 트랜지스터(130b)는 제4 게이트 전극, 제4 소스 전극, 제4 드레인 전극(133b) 및 제4 반도체층(134b)을 포함할 수 있다.
반도체층(124a, 124b, 134a, 134b)은 산화물(oxide) 반도체로 구성할 수 있다. 높은 이동도와 낮은 누설 전류(off current)의 특성을 가진 산화물(oxide) 박막 트랜지스터를 이용하면 표시 패널(110)의 우수한 특성을 확보할 수 있다. 특히, 표시 영역(AA)과 동일하게 GIP 영역(GA)의 제3, 제4 박막 트랜지스터(130a, 130b)를 산화물 박막 트랜지스터로 구성하는 경우에 공정수 및 비용이 절감되는 이점이 있다.
산화물 반도체는 이동도와 균일도가 우수한 특성을 갖고 있다. 산화물 반도체는 4원계 금속 산화물인 인듐 주석 갈륨 아연 산화물(InSnGaZnO)계 재료, 3원계 금속 산화물인 인듐 갈륨 아연 산화물(InGaZnO)계 재료, 인듐 주석 아연 산화물(InSnZnO)계 재료, 알루미늄 아연 산화물(InAlZnO)계 재료, 주석 갈륨 아연 산화물(SnGaZnO)계 재료, 알루미늄 갈륨 아연 산화물(AlGaZnO)계 재료, 인듐 주석 알루미늄 아연 산화물(SnAlZnO)계 재료, 2원계 금속 산화물인 인듐 아연 산화물(InZnO)계 재료, 주석 아연 산화물(SnZnO)계 재료, 알루미늄 아연 산화물(AlZnO)계 재료, 아연 마그네슘 산화물(ZnMgO)계 재료, 주석 마그네슘 산화물(SnMgO)계 재료, 인듐 마그네슘 산화물(InMgO)계 재료, 인듐 산화물(InO)계 재료, 주석 산화물(SnO)계 재료, 인듐 갈륨 산화물(InGaO)계 재료, 아연 산화물(ZnO)계 재료 등으로 구성할 수 있으며, 각각의 원소의 조성 비율은 제한되지 않는다.
반도체층(124a, 124b, 134a, 134b)은 p형 또는 n형의 불순물을 포함하는 소스 영역, 드레인 영역 및 소스 영역 및 드레인 영역 사이에 채널 영역(channel region)을 포함할 수 있으며, 채널 영역과 인접한 소스 영역 및 드레인 영역 사이에는 저농도 도핑 영역을 더 포함할 수도 있으나, 이에 제한되지 않는다.
소스 영역 및 드레인 영역은 불순물이 고농도로 도핑된 영역으로, 박막 트랜지스터(120a, 120b, 130a, 130b)의 소스 전극(122a, 132a) 및 드레인 전극(123a, 123b, 133a, 133b)이 각각 접속될 수 있다.
불순물 이온은 p형 불순물 또는 n형 불순물을 이용할 수 있는데, p형 불순물은 붕소(B), 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 중의 하나일 수 있으며, n형 불순물은 인(P), 비소(As) 및 안티몬(Sb) 중에서 하나일 수 있다.
채널 영역은 NMOS 또는 PMOS의 박막 트랜지스터 구조에 따라, n형 불순물 또는 p형 불순물로 도핑될 수 있다.
게이트 전극(121a, 131a)과 소스 전극(122a, 132a) 및 드레인 전극(123a, 123b, 133a, 133b) 사이에 층간 절연층으로 제2 절연층(115b)이 배치될 수 있다.
제2 절연층(115b)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx)의 단일층 또는 이들의 다중 층으로 구성될 수 있다.
또한, 게이트 전극(121a, 131a)과 반도체층(124a, 124b, 134a, 134b) 사이에 게이트 절연층으로 제3 절연층(115c)이 배치될 수 있다. 이때, 제3 절연층(115c)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx)의 단일층 또는 이들의 다중 층으로 구성되며, 반도체층(124a, 124b, 134a, 134b)에 흐르는 전류가 게이트 전극(121a, 131a)으로 흘러가지 않도록 게이트 전극(121a, 131a)과 반도체층(124a, 124b, 134a, 134b) 사이에 배치될 수 있다. 실리콘 산화물은 금속보다는 연성이 떨어지지만, 실리콘 질화물에 비해서는 연성이 우수하며 그 특성에 따라서 단일층 또는 복수 층으로 형성할 수 있다.
게이트 전극(121a, 131a)은 도전성 금속인 구리(Cu), 알루미늄(Al), 크롬(Cr), 몰리브덴(Mo), 금(Au), 티타늄(Ti), 니켈(Ni), 및 네오디뮴(Nd) 등이나, 이에 대한 합금으로 단일층 또는 다중 층으로 구성될 수 있으나, 이에 제한되지 않는다.
또한, 소스 전극(122a, 132a) 및 드레인 전극(123a, 123b, 133a, 133b)은 도전성 금속인 알루미늄(Al), 몰리브덴(Mo), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 및 네오디뮴(Nd), 구리(Cu) 등의 금속 재료나 이에 대한 합금으로 단일층 또는 다중 층으로 구성할 수 있으나, 이에 제한되지 않는다.
제2, 제4 드레인 전극(123b, 133b)은 각각 일측이 제2, 제4 반도체층(124b, 134b)과 전기적으로 연결되는 한편, 다른 일측이 제1, 제2 차광층(125, 135)과 전기적으로 연결될 수 있으나, 이에 제한되지 않는다.
박막 트랜지스터(120a, 120b, 130a, 130b) 상부에 보호층(115d)이 배치될 수 있다. 보호층(115d)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx)과 같은 무기 절연층으로 구성될 수 있다. 다만, 반도체층(124a, 124b, 134a, 134b)을 산화물 반도체로 구성하는 경우에 보호층(115d)은 실리콘 산화물(SiOx)로 구성하는 것이 바람직하다.
보호층(115d)은, 그 상하에 배치되는 구성요소들 사이의 불필요한 전기적 연결을 막고 외부로부터의 오염이나 손상 등을 막는 역할을 할 수 있으며, 박막 트랜지스터(120a, 120b, 130a, 130b) 및 발광 소자(140)의 구성 및 특성에 따라서 생략할 수도 있다.
한편, 본 발명의 제1 실시예는, 표시 패널(110) 외곽의 GIP 영역(GA)에 실리콘 질화물로 이루어진 버퍼층(115)을 형성하여 GIP 영역(GA)의 제3, 제4 박막 트랜지스터(130a, 130b)로의 수소 확산을 방지하는 것을 특징으로 한다.
버퍼층(115)은 GIP 영역(GA)의 보호층(115d) 위에 배치할 수 있으나, 이에 제한되지 않는다.
다만, 고해상도 표시 패널(110)의 경우는, 설계상 표시 영역(AA)에 다수의 컨택 홀이 배치되어 표시 영역(AA)에도 버퍼층(115)을 형성할 경우에 오히려 컨택 홀이 수소의 싱크 홀(sink hole)로 작용하여 휘점 불량이 발생할 수 있다.
이에, 본 발명의 제1 실시예에서는, 버퍼층(115)을 표시 영역(AA)을 제외한 GIP 영역(GA)에 사각 틀 형태로 구성하는 것을 특징으로 한다. 즉, 버퍼층(115)은 표시 영역(AA) 주위를 둘러싸는 사각 틀 형태를 가질 수 있다.
버퍼층(115)은 발광부(142)의 끝단을 포함하는 GIP 영역(GA)에 배치될 수 있다. 즉, 유기층의 증착 시에 마스크의 얼라인 과정에서 발광부(142)의 가장자리 주위(OM)에 마스크 찍힘이 발생할 수 있고, 마스크 찍힘에 의한 이물이 생성될 수 있으므로, 버퍼층(115)은 발광부(142)의 가장자리를 포함하는 GIP 영역(GA)에 배치될 수 있다. 아울러, 버퍼층(115)은 GIP 영역(GA)의 제3, 제4 산화물 박막 트랜지스터(130a, 130b)를 보다 효과적으로 보호하고 수소의 싱크 홀(sink hole)로 작용하지 않도록, 버퍼층(115) 내에 컨택 홀을 구비하거나 그 상부층 또는 하부층에 형성된 컨택 홀과 접하지 않을 수 있다. 버퍼층(115)은 그 하부층의 상면을 따라 배치되고, 그 상부층은 버퍼층(115)을 덮도록 배치된다. 아울러 버퍼층(115)은 발광부(142)의 끝단 하부에 배치되면서, GIP 영역(GA)의 제3, 제4 박막 트랜지스터(130a, 130b)에 의한 컨택 홀들을 커버하도록 그 상부에 배치될 수 있다.
전계 발광 표시 장치는 자체 발광을 위해 유기층으로 이루어진 발광부를 구비하는데, 유기층의 증착 시 마스크 찍힘에 의한 이물이 생성될 수 있다. 이런 마스크 찍힘 영역으로 외부의 수분이나 수소 또는 봉지층의 수소가 확산하여 그 하부 GIP 영역의 산화물 박막 트랜지스터로 이동하여 산화물 박막 트랜지스터의 도체화를 유도할 수 있다. 그 결과 표시 영역의 외곽에 백띠 불량을 초래할 수 있다.
도 5는 마스크 찍힘을 보여주는 사진이다.
도 5는 발광 소자를 형성한 후에 50배의 배율로 표시 영역 외곽의 비표시 영역 일부를 관찰한 현미경 사진이다. 도 5는 발광부의 끝단이 위치하는 비표시 영역의 일부를 보여주고 있다.
도 5를 참조하면, 표시 영역의 외곽의 비표시 영역에 복수의 이물 및 스크래치가 존재하는 것을 알 수 있다.
이와 같이 챔버 내에서 발광부의 유기층을 증착하기 위한 마스크 얼라인 시에 스크래치에 의한 이물이 발생하는 것을 알 수 있다. 외부의 수분이나 수소 또는 봉지층에서 발생한 수소는 이물에 의한 틈(seam)으로 침투되어 뱅크와 제1, 제2 평탄화층을 통과하여 GIP 영역의 산화물 박막 트랜지스터로 확산될 수 있다. GIP 영역으로 확산된 수소는 시간이 경과함에 따라 하부의 산화물 반도체층에 손상을 주어 문턱 전압(Vth)의 네거티브 시프트를 야기할 수 있다. 이에, 표시 영역의 가장자리를 따라 백띠 불량이 발생할 수 있다.
다시 도 3 및 도 4를 참조하면, 본 발명은 GIP 영역(GA)에 제3, 제4 박막 트랜지스터(130a, 130b)로의 수소 확산을 방지할 수 있는 구성을 추가하는 것을 특징으로 한다. 이에 의하면, GIP 영역(GA)의 제3, 제4 박막 트랜지스터(130a, 130b)로의 수소 확산이 차단됨에 따라 제3, 제4 박막 트랜지스터(130a, 130b)의 도체화를 방지하여 백띠 얼룩을 개선할 수 있게 된다.
이를 위해, 본 발명의 제1 실시예에서는, 버퍼층(115)을 GIP 영역(GA)의 보호층(115d) 위에 배치하되, 표시 영역(AA)을 제외한 GIP 영역(GA)에 사각 틀 형태로 배치하는 것을 특징으로 한다.
본 발명의 제1 실시예의 경우, 마스크 찍힘이 발생하더라도 버퍼층(115)이 상부로부터 유입된 수소의 확산을 방지함에 따라 이물 휘점 및 백띠 불량이 발생하지 않는 것을 알 수 있다.
한편, 박막 트랜지스터(120a, 120b, 130a, 130b)는 박막 트랜지스터(120a, 120b, 130a, 130b)를 구성하는 구성요소들의 위치에 따라 코프라나(coplanar) 구조와 인버티드 스태거드(inverted staggered) 구조로 분류될 수 있다. 이때, 예를 들어, 인버티드 스태거드 구조의 박막 트랜지스터는 반도체층을 기준으로 게이트 전극이 소스 전극 및 드레인 전극의 반대 쪽에 위치할 수 있다. 도 4에서와 같이, 코프라나 구조의 박막 트랜지스터(120a, 120b, 130a, 130b)는 반도체층(124a, 124b, 134a, 134b)을 기준으로 하여 게이트 전극(121a, 131a)이 소스 전극(122a, 132a) 및 드레인 전극(123a, 123b, 133a, 133b)과 같은 쪽에 위치할 수 있다.
도 4에서는 코프라나 구조의 박막 트랜지스터(120a, 120b, 130a, 130b)가 도시되었으나, 본 발명의 제1 실시예의 전계 발광 표시 장치(100)는 인버티드 스태거드 구조의 박막 트랜지스터를 포함할 수도 있다. 또한, 일부의 박막 트랜지스터(120a, 120b, 130a, 130b)는 코프라나 구조를 가지며, 다른 일부의 박막 트랜지스터(120a, 120b, 130a, 130b)는 인버티드 스태거드 구조를 가질 수도 있다.
박막 트랜지스터(120a, 120b, 130a, 130b)를 보호하고 이로 인해 발생되는 단차를 완화시키며, 박막 트랜지스터(120a, 120b, 130a, 130b), 게이트 라인 및 데이터 라인, 발광 소자(140)들 사이에서 발생되는 기생 정전 용량(parasitic capacitance)을 감소시키기 위해 박막 트랜지스터(120a, 120b, 130a, 130b) 상부에 평탄화층(115e, 115f)을 배치할 수 있다.
평탄화층(115e, 115f)은 아크릴계 수지(acrylic resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides resin), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌계 수지(polyphenylene resin), 폴리페닐렌설파이드계 수지(polyphenylene sulfides resin), 및 벤조사이클로부텐(benzocyclobutene) 중의 하나 이상의 물질로 형성될 수 있으며, 이에 제한되지 않는다.
이때, 박막 트랜지스터(120a, 120b, 130a, 130b) 위에 제1 평탄화층(115e)이 배치되고, 제1 평탄화층(115e) 위에 제2 평탄화층(115f)이 배치될 수 있다.
제1 평탄화층(115e)에 형성되는 컨택 홀을 통해서 중간 전극(126)이 박막 트랜지스터(120a, 120b)와 연결될 수 있다. 예를 들면, 중간 전극(126)은 제2 박막 트랜지스터(120b)와 연결되도록 적층될 수 있다.
한편, 제2 평탄화층(115f) 위에 애노드(141), 발광부(142) 및 캐소드(143)로 이루어진 발광 소자(140)가 배치될 수 있다.
애노드(141)는 제2 평탄화층(115f) 위에 배치될 수 있다.
애노드(141)는 발광부(142)에 정공(hole)을 공급하는 역할을 하는 전극으로, 제2 평탄화층(115f)에 있는 컨택 홀을 통해 제2 박막 트랜지스터(120b)와 연결될 수 있다.
애노드(131)가 배치된 하부로 광을 발광하는 바텀 에미션(bottom emission) 방식일 경우에는, 애노드(141)는 투명 도전성 물질인 인듐 주석 산화물(Indium Tin Oxide; ITO), 인듐 아연 산화물(Indium Zin Oxide; IZO) 등으로 구성할 수 있으나, 이에 제한되지 않는다.
반면, 캐소드(143)가 배치된 상부로 광을 발광하는 탑 에미션(top emission) 방식일 경우에는, 발광된 광이 애노드(141)에서 반사되어 원활하게 캐소드(143)가 배치된 상부 방향으로 방출될 수 있도록, 애노드(141)는 반사층을 더 포함할 수 있다.
즉, 애노드(141)는 투명 도전성 물질로 구성된 투명 도전층과 반사층이 차례로 적층된 2층 구조이거나, 투명 도전층, 반사층 및 투명 도전층이 차례로 적층된 3층 구조일 수 있으며, 반사층은 은(Ag) 또는 은을 포함하는 합금일 수 있다.
한편, 발광부(142)의 끝단은 GIP 영역(GA)의 버퍼층(150) 내에 위치하는 것이 바람직하다. 이는 발광부(142)의 유기층의 증착 시 얼라인 마스크의 찍힘이 발광부(142)의 끝단 주위에 발생하기 때문이다.
애노드(141) 및 제2 평탄화층(115f) 위에 뱅크(115g)가 배치될 수 있다.
애노드(141) 및 제2 평탄화층(115f) 상부에 배치되는 뱅크(115g)는 실제로 광을 발광하는 영역, 즉 발광 영역을 구획하여 서브 화소를 정의할 수 있다.
애노드(141) 상부에 포토레지스트(photoresist)를 형성한 후에 사진 식각 공정(photolithography)을 통해 뱅크(115g)를 형성할 수 있다. 포토레지스트는 광의 작용에 의해 현상액에 대한 용해성이 변화되는 감광성 수지를 말하며, 포토레지스트를 노광 및 현상하여 특정 패턴이 얻어질 수 있다. 포토레지스트는 포지티브형 포토레지스트와 네거티브형 포토레지스트로 분류될 수 있다. 이때, 포지티브형 포토레지스트는 노광으로 노광부의 현상액에 대한 용해성이 증가되는 포토레지스트를 말하며, 포지티브형 포토레지스트를 현상하면 노광부가 제거된 패턴이 얻어진다. 네거티브형 포토레지스트는 노광으로 노광부의 현상액에 대한 용해성이 저하되는 포토레지스트를 말하며, 네거티브형 포토레지스트를 현상하면 비노광부가 제거된 패턴이 얻어 진다.
발광 소자(140)의 발광부(142)를 형성하기 위해 증착 마스크인 FMM(Fine Metal Mask)을 사용할 수 있다.
또한, 뱅크(115g) 위에 배치되는 증착 마스크와 접촉하여 발생될 수 있는 손상을 방지하고, 뱅크(115g)와 증착 마스크 사이에 일정한 거리를 유지하기 위해, 뱅크(115g) 상부에 투명 유기물인 폴리이미드, 포토 아크릴 및 벤조사이클로부텐 중 하나로 구성되는 스페이서(spacer)를 배치할 수도 있다.
뱅크(115g)는 발광 영역의 뱅크(115g)의 일부가 제거되어 애노드(141)의 일부를 노출시키는 개구부를 포함할 수 있다.
뱅크(115g)는 비표시 영역(NA)의 일부까지 연장, 배치될 수 있으나, 이에 제한되지 않는다.
애노드(141)와 캐소드(143) 사이에는 발광부(142)가 배치될 수 있다.
발광부(142)는 광을 발광하는 역할을 하는데, 정공 주입층(Hole Injection Layer; HIL), 정공 수송층(Hole Transport Layer; HTL), 발광층, 전자 수송층(Electron Transport Layer; ETL), 전자주입층(Electron Injection Layer; EIL) 중 적어도 하나의 층을 포함할 수 있으며, 전계 발광 표시 장치의 구조나 특성에 따라서 일부 구성요소는 생략될 수도 있다. 여기서, 발광층은 전계 발광층 및 무기 발광층을 적용하는 것도 가능하다.
정공 주입층은 애노드(141) 위에 배치되어 정공의 주입이 원활하게 하는 역할을 한다.
정공 수송층은 정공 주입층 위에 배치되어 발광층으로 원활하게 정공을 전달하는 역할을 한다.
발광층은 정공수송층 위에 배치되며, 특정 색의 광을 발광할 수 있는 물질을 포함하여 특정 색의 광을 발광할 수 있다. 그리고, 발광물질은 인광물질 또는 형광물질을 이용하여 형성할 수 있다.
전자 수송층 위에 전자 주입층이 더 배치될 수도 있다. 전자 주입층은 캐소드(143)로부터 전자의 주입을 원활하게 하는 유기층으로, 전계 발광 표시 장치의 구조와 특성에 따라서 생략될 수 있다.
한편, 발광층과 인접한 위치에 정공 또는 전자의 흐름을 저지하는 전자 저지층(electron blocking layer) 또는 정공 저지층(hole blocking layer)을 배치하여, 전자가 발광층에 주입될 때에 발광층에서 이동하여 인접한 정공 수송층으로 통과하거나, 정공이 발광층에 주입될 때에 발광층에서 이동하여 인접한 전자 수송층으로 통과하는 현상을 방지하여 발광효율을 향상시킬 수 있다.
발광부(142)는 비표시 영역(NA)의 일부, 즉 GIP 영역(GA)의 일부까지 연장, 배치될 수 있으나, 이에 제한되지 않는다.
캐소드(143)는 발광부(142) 위에 배치되어, 발광부(142)로 전자를 공급하는 역할을 한다. 바텀 에미션 방식에서, 캐소드(143)는 전자를 공급하여야 하므로 일 함수가 낮은 도전성 물질인 마그네슘, 은-마그네슘 등과 같은 금속 물질로 구성할 수 있으나, 이에 제한되지 않는다.
반면, 탑 에미션 방식인 경우, 캐소드(143)는 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO), 인듐 주석 아연 산화물(Indium Tin Zinc Oxide; ITZO), 아연 산화물(Zinc Oxide; ZnO) 및 주석 산화물(Tin Oxide; TO) 계열의 투명 도전성 산화물로 구성할 수 있다.
캐소드(143)는 발광부(142)를 덮도록 비표시 영역(NA)의 일부까지 연장, 배치될 수 있으나, 이에 제한되지 않는다.
캐소드(143) 위에 봉지층(150)이 배치될 수 있다.
봉지층(150)을 구체적으로 설명하면, 발광 소자(140)가 형성된 기판(110)의 상면에 캡핑층이 형성되고, 그 위에 1차 보호막(150a)과 유기막(150b) 및 2차 보호막(150c)이 차례대로 형성되어 봉지수단인 봉지층(150)을 구성한다. 다만, 봉지층(150)을 구성하는 무기막들과 유기막들의 수는 이에 제한되지 않는다.
1차 보호막(150a)의 경우 무기절연막으로 이루어져 있어 하부 단차에 의해 스택 커버리지(stack coverage)가 좋지 않으나, 유기막(150b)이 평탄화 역할을 하기 때문에 2차 보호막(150c)은 하부 막에 의한 단차에 영향을 받지 않는다. 또한, 폴리머로 이루어진 유기막(150b)의 두께가 충분히 두껍기 때문에 이물에 의한 크랙(crack)도 보완할 수 있다.
2차 보호막(150c)을 포함하는 기판(110) 전면에는 봉지를 위해 다층으로 이루어진 보호필름이 대향하여 위치할 수 있고, 봉지층(150)과 보호필름 사이에는 투명하며 접착 특성을 갖는 점착제가 개재될 수 있다.
보호필름 위에는 외부로부터 입사된 광의 반사를 막기 위한 편광판이 부착될 수 있으나, 이에 제한되지 않는다.
한편, 본 발명의 버퍼층은 보호층 이외의 제1 평탄화층 위에 배치할 수도 있으며, 이를 도 6을 참조하여 설명한다.
도 6은 본 발명의 제2 실시예에 따른 표시 패널의 단면도이다.
도 6의 본 발명의 제2 실시예의 표시 패널(210)은 전술한 도 3 및 도 4의 표시 패널(110)과 비교하여 버퍼층(215)의 형성 위치만 상이할 뿐, 다른 구성은 실질적으로 동일하므로, 중복 설명은 생략한다. 동일한 구성에 대해서는 동일한 도면 부호를 사용하기로 한다.
도 6을 참조하면, 본 발명의 제2 실시예의 표시 패널(210)은 표시 영역(AA) 및 비표시 영역(NA)을 포함할 수 있다.
기판(111)의 표시 영역(AA)에는 제1, 제2 박막 트랜지스터(120a, 120b)와 발광 소자(140) 및 봉지층(150)이 배치될 수 있다.
기판(111)의 비표시 영역(NA)은 GIP 영역(GA)을 포함할 수 있다.
기판(111)의 GIP 영역(GA)에는 제3, 제4 박막 트랜지스터(130a, 130b) 및 봉지층(150)이 배치될 수 있다.
한편, 본 발명의 제2 실시예는, 표시 패널(110) 외곽의 GIP 영역(GA)에 실리콘 질화물로 이루어진 버퍼층(215)을 형성하여 GIP 영역(GA)의 제3, 제4 박막 트랜지스터(130a, 130b)로의 수소 확산을 방지하는 것을 특징으로 한다.
전술한 바와 같이 버퍼층(215)은 표시 영역(AA)을 제외한 GIP 영역(GA)에 사각 틀 형태를 가질 수 있다. 즉, 버퍼층(215)은 표시 영역(AA) 주위를 둘러싸는 사각 틀 형태를 가질 수 있다.
발광부(142)의 끝단은 GIP 영역(GA)의 버퍼층(250) 내에 위치할 수 있다.
본 발명의 제2 실시예에 따른 버퍼층(215)은 제1 평탄화층(115e) 위에 배치될 수 있으나, 이에 제한되지 않는다. 이때, 제1 평탄화층(115e)에 형성되는 컨택 홀을 통해서 중간 전극(126)이 제1, 제2 박막 트랜지스터(120a, 120b)와 연결될 수 있다. 예를 들면, 중간 전극(126)은 제2 박막 트랜지스터(120b)와 연결되도록 적층될 수 있다. 본 발명의 제2 실시예에 따른 버퍼층(215)은 중간 전극(126)과 이격되어 중간 전극(126)이 형성될 때 형성될 수 있다.
한편, 본 발명의 버퍼층은 보호층 뿐만 아니라 제1 평탄화층 위에 배치할 수도 있으며, 이를 도 7을 참조하여 설명한다.
도 7은 본 발명의 제3 실시예에 따른 표시 패널의 단면도이다.
도 7의 본 발명의 제3 실시예의 표시 패널(310)은 전술한 도 3 및 도 4의 표시 패널(110)과 비교하여 버퍼층(315a, 315b)의 구성만 상이할 뿐, 다른 구성은 실질적으로 동일하므로, 중복 설명은 생략한다. 동일한 구성에 대해서는 동일한 도면 부호를 사용하기로 한다.
도 7을 참조하면, 본 발명의 제3 실시예의 표시 패널(310)은 표시 영역(AA) 및 비표시 영역(NA)을 포함할 수 있다.
기판(111)의 표시 영역(AA)에는 제1, 제2 박막 트랜지스터(120a, 120b)와 발광 소자(140) 및 봉지층(150)이 배치될 수 있다.
기판(111)의 비표시 영역(NA)은 GIP 영역(GA)을 포함할 수 있다.
기판(111)의 GIP 영역(GA)에는 제3, 제4 박막 트랜지스터(130a, 130b) 및 봉지층(150)이 배치될 수 있다.
한편, 본 발명의 제3 실시예는, 표시 패널(110) 외곽의 GIP 영역(GA)에 실리콘 질화물로 이루어진 이중 구조의 버퍼층(315a, 315b)을 형성함으로써 GIP 영역(GA)의 제3, 제4 박막 트랜지스터(130a, 130b)로의 수소 확산을 효과적으로 방지하는 것을 특징으로 한다.
전술한 바와 같이 버퍼층(315a, 315b)은 표시 영역(AA)을 제외한 GIP 영역(GA)에 사각 틀 형태를 가질 수 있다. 즉, 버퍼층(315a, 315b)은 표시 영역(AA) 주위를 둘러싸는 사각 틀 형태를 가질 수 있다.
발광부(142)의 끝단은 GIP 영역(GA)의 버퍼층(315a, 315b) 내에 위치할 수 있다.
이때, 본 발명의 제3 실시예에 따른 버퍼층(315a, 315b)은, 보호층(115d) 위에 배치되는 제1 버퍼층(315a) 뿐만 아니라 제1 평탄화층(115e) 위에 배치되는 제2 버퍼층(315b)을 더 포함할 수 있다. 즉, 본 발명의 제3 실시예는 이중 구조의 버퍼층(315a, 315b)을 구비하여, 외부의 수분이나 수소 또는 봉지층의 수소를 보호층(115d) 위의 제2 버퍼층(315b)에 의해 1차로 차단하고, 제2 버퍼층(315b)에 의해 차단되지 않은 수분이나 수소를 제1 버퍼층(315a)에 의해 2차로 차단함에 따라 보다 효과적으로 수분이나 수소를 차단할 수 있게 된다.
한편, 본 발명은 버퍼층 위에 수소 흡착층을 추가로 구비할 수도 있으며, 이를 도 8 및 도 9를 참조하여 상세히 설명한다.
도 8은 본 발명의 제4 실시예에 따른 전계 발광 표시 장치의 평면도이다.
도 9는 도 8의 VIII-VIII'에 따른 단면도이다.
도 8 및 도 9의 본 발명의 제4 실시예의 전계 발광 표시 장치(400)는, 전술한 도 3 및 도 4의 전계 발광 표시 장치(100)와 비교하여 버퍼층(415) 위에 수소 흡착층(436)이 추가된 것만 상이할 뿐, 다른 구성은 실질적으로 동일하므로, 중복 설명은 생략한다. 동일한 구성에 대해서는 동일한 도면 부호를 사용하기로 한다
도 9는 게이트 인 패널(Gate In Panel; GIP) 영역(GA)을 포함하는 본 발명의 제4 실시예에 따른 표시 패널(410)의 단면 일부를 보여주고 있다.
도 8 및 도 9를 참조하면, 본 발명의 제4 실시예의 표시 패널(410)은 표시 영역(AA) 및 비표시 영역(NA)을 포함할 수 있다.
기판(111)의 표시 영역(AA)에는 제1, 제2 박막 트랜지스터(120a, 120b)와 발광 소자(140) 및 봉지층(150)이 배치될 수 있다.
기판(111)의 비표시 영역(NA)은 GIP 영역(GA)을 포함할 수 있다.
기판(111)의 GIP 영역(GA)에는 제3, 제4 박막 트랜지스터(130a, 130b) 및 봉지층(150)이 배치될 수 있다.
한편, 본 발명의 제4 실시예는, 표시 패널(110) 외곽의 GIP 영역(GA)에 실리콘 질화물로 이루어진 버퍼층(415)을 형성하여 GIP 영역(GA)의 제3, 제4 박막 트랜지스터(130a, 130b)로의 수소 확산을 방지하는 것을 특징으로 한다.
전술한 바와 같이 버퍼층(415)은 표시 영역(AA)을 제외한 GIP 영역(GA)에 사각 틀 형태를 가질 수 있다. 즉, 버퍼층(415)은 표시 영역(AA) 주위를 둘러싸는 사각 틀 형태를 가질 수 있다.
발광부(142)의 끝단은 GIP 영역(GA)의 버퍼층(415) 내에 위치할 수 있다.
본 발명의 제4 실시예에 따른 버퍼층(415)은 보호층(115d) 위에 배치될 수 있으나, 이에 제한되지 않으며, 제1 평탄화층(115e) 위에 배치될 수도 있다. 또한, 버퍼층(415)은 보호층(115d) 뿐만 아니라 제1 평탄화층(115e) 위에도 배치될 수 있다. 즉, 본 발명의 제4 실시예에 따른 버퍼층(415)은 이중 구조를 가질 수도 있다.
한편, 본 발명의 제4 실시예는 버퍼층(415) 위에 수소 흡착층(436)을 더 구비하는 것을 특징으로 한다.
수소 흡착층(436)은 버퍼층(415) 위에 버퍼층(415)을 덮도록 배치될 수 있다. 다만, 본 발명이 이에 제한되지 않으며, 버퍼층(415)이 수소 흡착층(436)의 끝단보다 돌출되도록 형성될 수도 있다.
수소 흡착층(436)은 표시 영역(AA)의 주위를 둘러싸도록 배치될 수 있으며, 예를 들면 사각 틀 형태를 가질 수 있으나, 이에 제한되지 않는다.
수소 흡착층(436)은 외부의 수소 또는 봉지층(150)의 수소를 흡착하여 GIP 영역(GA)의 버퍼층(415)을 통한 수소 유입을 1차로 차단함으로써 GIP 영역(GA)의 제3, 제4 박막 트랜지스터(130a, 130b)로의 수소 확산을 보다 효과적으로 방지할 수 있다.
수소 흡착층(436)은 Ti와 같은 수소 흡착 능력이 있는 금속으로 이루어질 수 있다.
수소 흡착층(436)을 구성하는 물질로 Ti 이외에 수소 흡착 능력이 우수한 Sc, V, Mn, Fe, Pd, Nb, Zr, Y, Ta, Ce, La, Sm, U 등을 포함할 수 있다.
버퍼층(415)이 전술한 제3 실시예와 같이 이중 구조로 이루어질 경우에는, 수소 흡착층(436) 역시 이중 구조의 버퍼층(415) 위에 각각 형성될 수 있다.
본 발명의 실시예들에 따른 전계 발광 표시 장치는 다음과 같이 설명될 수 있다.
본 발명의 일 실시예에 따른 전계 발광 표시 장치는, 표시 영역 및 상기 표시 영역 외측의 게이트 인 패널(Gate In Panel; GIP) 영역을 포함하는 비표시 영역으로 구분되는 기판, 상기 GIP 영역의 기판 상부에 배치되는 산화물 박막 트랜지스터, 상기 산화물 박막 트랜지스터 상부에 배치되는 보호층, 상기 보호층 위에 배치되는 평탄화층, 상기 GIP 영역의 상기 보호층이나 상기 평탄화층 위에 배치되며, 실리콘 질화물로 구성된 버퍼층 및 상기 평탄화층 상부에 배치되며, 애노드와 발광부 및 캐소드로 이루어진 발광 소자를 포함할 수 있다.
본 발명의 다른 특징에 따르면, 상기 버퍼층은 상기 표시 영역을 제외한 상기 GIP 영역에만 배치될 수 있다.
본 발명의 또 다른 특징에 따르면, 상기 보호층은 실리콘 산화물로 이루질 수 있다.
본 발명의 또 다른 특징에 따르면, 상기 평탄화층은 아크릴계 수지, 에폭시 수지, 페놀 수지, 폴리아미드계 수지, 폴리이미드계 수지, 불포화 폴리에스테르계 수지, 폴리페닐렌설파이드계 수지, 폴리페닐렌계 수지 및 벤조사이클로부텐 중 하나 이상의 물질로 이루어질 수 있다.
본 발명의 또 다른 특징에 따르면, 상기 버퍼층은 상기 표시 영역의 주위를 둘러싸도록 배치될 수 있다.
본 발명의 또 다른 특징에 따르면, 상기 발광부의 가장자리는 상기 GIP 영역에 위치하며, 상기 버퍼층은, 상기 발광부의 가장자리 주위에 발생한 마스크 찍힘을 포함하여 상기 GIP 영역에 배치될 수 있다.
본 발명의 또 다른 특징에 따르면, 전계 발광 표시 장치는, 상기 버퍼층 위에 배치되는 수소 흡착층을 더 포함할 수 있다.
본 발명의 또 다른 특징에 따르면, 상기 수소 흡착층은 상기 버퍼층 위에 상기 버퍼층을 덮도록 배치될 수 있다.
본 발명의 또 다른 특징에 따르면, 상기 수소 흡착층은 상기 표시 영역 주위를 둘러싸도록 배치될 수 있다.
본 발명의 또 다른 특징에 따르면, 상기 수소 흡착층은 Ti, Sc, V, Mn, Fe, Pd, Nb, Zr, Y, Ta, Ce, La, Sm 및 U 중 하나 이상의 물질로 이루어질 수 있다.
본 발명의 또 다른 특징에 따르면, 상기 버퍼층은 상기 수소 흡착층의 끝단보다 돌출되도록 배치될 수 있다.
본 발명의 다른 일 실시예에 따른 전계 발광 표시 장치는, 표시 영역 및 상기 표시 영역 외측의 게이트 인 패널(Gate In Panel; GIP) 영역을 포함하는 비표시 영역으로 구분되는 기판, 상기 GIP 영역의 기판 상부에 배치되는 산화물 박막 트랜지스터, 상기 산화물 박막 트랜지스터 상부에 배치되는 보호층, 상기 보호층 위에 배치되는 평탄화층, 상기 보호층이나 상기 평탄화층 위에 배치되는 버퍼층, 상기 평탄화층 상부에 배치되며, 애노드와 발광부 및 캐소드로 이루어진 발광 소자 및 상기 발광 소자의 상부에 배치되는 봉지층을 포함하며, 상기 버퍼층은, 실리콘 질화물로 상기 GIP 영역에 배치되어 외부의 수소 또는 상기 봉지층의 수소가 하부의 상기 산화물 박막 트랜지스터로 확산되는 것을 차단할 수 있다.
본 발명의 다른 특징에 따르면, 상기 버퍼층은 상기 표시 영역을 제외한 상기 GIP 영역에만 배치될 수 있다.
본 발명의 또 다른 특징에 따르면, 전계 발광 표시 장치는, 상기 버퍼층 위에 배치되는 수소 흡착층을 더 포함하며, 상기 수소 흡착층은 Ti, Sc, V, Mn, Fe, Pd, Nb, Zr, Y, Ta, Ce, La, Sm 및 U 중 하나 이상의 물질로 이루어질 수 있다.
본 발명의 또 다른 특징에 따르면, 상기 버퍼층 및 상기 수소 흡착층은 상기 표시 영역의 주위를 둘러싸도록 배치될 수 있다.
본 발명의 또 다른 특징에 따르면, 상기 버퍼층은, 상기 GIP 영역의 상기 보호층 위에 배치된 제1 버퍼층 및 상기 GIP 영역의 상기 평탄화층 위에 배치되는 제2 버퍼층을 포함할 수 있다.
본 발명의 또 다른 특징에 따르면, 상기 버퍼층은 컨택 홀을 구비하지 않거나, 그 상부층 또는 하부층에 형성된 컨택 홀과 접하지 않을 수 있다.
본 발명의 또 다른 특징에 따르면, 상기 버퍼층은 상기 GIP 영역의 기판 상부에 배치되는 상기 산화물 박막 트랜지스터와 상기 발광 소자의 가장자리 사이에 배치될 수 있다.
본 발명의 또 다른 특징에 따르면, 상기 버퍼층은 상기 발광부의 끝단 하부에 배치되면서, 상기 GIP 영역의 상기 산화물 박막 트랜지스터에 의한 컨택 홀들을 커버하도록 그 상부에 배치될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형 실시될 수 있다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 제한하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 제한되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 제한적이 아닌 것으로 이해해야만 한다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
100, 400: 전계 발광 표시 장치
110, 210, 310, 410: 표시 패널
111: 기판
115, 215, 315, 415: 버퍼층
115e: 제1 평탄화층
115f: 제2 평탄화층
115g: 뱅크
120a, 120b, 130a, 130b: 박막 트랜지스터
140: 발광 소자
141: 애노드
142: 발광부
143: 캐소드
150: 봉지층
436: 수소 흡착층
AA: 표시 영역
NA: 비표시 영역
GA: GIP 영역

Claims (19)

  1. 표시 영역 및 상기 표시 영역 외측의 게이트 인 패널(Gate In Panel; GIP) 영역을 포함하는 비표시 영역으로 구분되는 기판;
    상기 GIP 영역의 기판 상부에 배치되는 산화물 박막 트랜지스터;
    상기 산화물 박막 트랜지스터 상부에 배치되는 보호층;
    상기 보호층 위에 배치되는 평탄화층;
    상기 GIP 영역의 상기 보호층이나 상기 평탄화층 위에 배치되며, 실리콘 질화물로 구성된 버퍼층; 및
    상기 평탄화층 상부에 배치되며, 애노드와 발광부 및 캐소드로 이루어진 발광 소자를 포함하는, 전계 발광 표시 장치.
  2. 제 1 항에 있어서,
    상기 버퍼층은 상기 표시 영역을 제외한 상기 GIP 영역에만 배치되는, 전계 발광 표시 장치.
  3. 제 1 항에 있어서,
    상기 보호층은 실리콘 산화물로 이루어진, 전계 발광 표시 장치.
  4. 제 3 항에 있어서,
    상기 평탄화층은 아크릴계 수지, 에폭시 수지, 페놀 수지, 폴리아미드계 수지, 폴리이미드계 수지, 불포화 폴리에스테르계 수지, 폴리페닐렌설파이드계 수지, 폴리페닐렌계 수지 및 벤조사이클로부텐 중 하나 이상의 물질로 이루어진, 전계 발광 표시 장치.
  5. 제 2 항에 있어서,
    상기 버퍼층은 상기 표시 영역의 주위를 둘러싸도록 배치되는, 전계 발광 표시 장치.
  6. 제 1 항에 있어서,
    상기 발광부의 가장자리는 상기 GIP 영역에 위치하며,
    상기 버퍼층은, 상기 발광부의 가장자리 주위에 발생한 마스크 찍힘을 포함하여 상기 GIP 영역에 배치되는, 전계 발광 표시 장치.
  7. 제 1 항에 있어서,
    상기 버퍼층 위에 배치되는 수소 흡착층을 더 포함하는, 전계 발광 표시 장치.
  8. 제 7 항에 있어서,
    상기 수소 흡착층은 상기 버퍼층 위에 상기 버퍼층을 덮도록 배치되는, 전계 발광 표시 장치.
  9. 제 7 항에 있어서,
    상기 수소 흡착층은 상기 표시 영역 주위를 둘러싸도록 배치되는, 전계 발광 표시 장치.
  10. 제 7 항에 있어서,
    상기 수소 흡착층은 Ti, Sc, V, Mn, Fe, Pd, Nb, Zr, Y, Ta, Ce, La, Sm 및 U 중 하나 이상의 물질로 이루어진, 전계 발광 표시 장치.
  11. 제 7 항에 있어서,
    상기 버퍼층은 상기 수소 흡착층의 끝단보다 돌출되도록 배치되는, 전계 발광 표시 장치.
  12. 표시 영역 및 상기 표시 영역 외측의 게이트 인 패널(Gate In Panel; GIP) 영역을 포함하는 비표시 영역으로 구분되는 기판;
    상기 GIP 영역의 기판 상부에 배치되는 산화물 박막 트랜지스터;
    상기 산화물 박막 트랜지스터 상부에 배치되는 보호층;
    상기 보호층 위에 배치되는 평탄화층;
    상기 보호층이나 상기 평탄화층 위에 배치되는 버퍼층;
    상기 평탄화층 상부에 배치되며, 애노드와 발광부 및 캐소드로 이루어진 발광 소자; 및
    상기 발광 소자의 상부에 배치되는 봉지층을 포함하며,
    상기 버퍼층은, 실리콘 질화물로 상기 GIP 영역에 배치되어 외부의 수소 또는 상기 봉지층의 수소가 하부의 상기 산화물 박막 트랜지스터로 확산되는 것을 차단하는, 전계 발광 표시 장치.
  13. 제 12 항에 있어서,
    상기 버퍼층은 상기 표시 영역을 제외한 상기 GIP 영역에만 배치되는, 전계 발광 표시 장치.
  14. 제 12 항에 있어서,
    상기 버퍼층 위에 배치되는 수소 흡착층을 더 포함하며,
    상기 수소 흡착층은 Ti, Sc, V, Mn, Fe, Pd, Nb, Zr, Y, Ta, Ce, La, Sm 및 U 중 하나 이상의 물질로 이루어진, 전계 발광 표시 장치.
  15. 제 14 항에 있어서,
    상기 버퍼층 및 상기 수소 흡착층은 상기 표시 영역의 주위를 둘러싸도록 배치되는, 전계 발광 표시 장치.
  16. 제 1 항 또는 제 12 항에 있어서,
    상기 버퍼층은,
    상기 GIP 영역의 상기 보호층 위에 배치된 제1 버퍼층; 및
    상기 GIP 영역의 상기 평탄화층 위에 배치되는 제2 버퍼층을 포함하는, 전계 발광 표시 장치.
  17. 제 1 항 또는 제 12 항에 있어서,
    상기 버퍼층은 컨택 홀을 구비하지 않거나, 그 상부층 또는 하부층에 형성된 컨택 홀과 접하지 않는, 전계 발광 표시 장치.
  18. 제 17 항에 있어서,
    상기 버퍼층은 상기 GIP 영역의 기판 상부에 배치되는 상기 산화물 박막 트랜지스터와 상기 발광 소자의 가장자리 사이에 배치되는, 전계 발광 표시 장치.
  19. 제 17 항에 있어서,
    상기 버퍼층은 상기 발광부의 끝단 하부에 배치되면서, 상기 GIP 영역의 상기 산화물 박막 트랜지스터에 의한 컨택 홀들을 커버하도록 그 상부에 배치되는, 전계 발광 표시 장치.
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