KR20230089260A - 자기 저항 메모리 소자 - Google Patents
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Abstract
자기 저항 메모리 소자는, 고정층이 구비된다. 상기 고정층 상에 터널 베리어층이 구비된다. 상기 터널 베리어층 상에, 자성층들 및 상기 자성층들 사이에 개재되는 복수의 금속 삽입층들을 포함하는 자유층 구조물이 구비된다. 상기 자유층 구조물 상에 상부 산화층이 구비된다. 상기 금속 삽입층들은 자성 물질이 도핑된 비자성 금속 물질을 포함하고, 상기 금속 삽입층들은 서로 이격되게 배치될 수 있다. 상기 자기 저항 메모리 소자는 저항 산포 및 전류 산포가 개선되고, STT 효율(efficiency)이 향상될 수 있다.
Description
본 발명은 자기 저항 메모리 소자(Magnetoresistive Random Access Memory: MRAM) 에 관한 것으로, 보다 자세하게는, 스핀 전달 토크-MRAM (STT-MRAM, Spin-Transfer Torque-MRAM)에 관한 것이다.
최근, 전자 기기가 고속화 및 저전력화됨에 따라, 이에 내장되는 메모리 소자 또한 빠른 읽기/쓰기 동작 및 낮은 동작 전압이 요구되고 있다. 상기 메모리 소자로 스핀 전달 토크(STT; Spin Transfer Torque) 현상을 이용하여 정보를 저장하는 STT-자기 메모리 소자(Magnetic memory device)가 연구되고 있다. 상기 STT-MRAM은 저항 산포 및 전류 산포가 개선되고 저전력으로 동작할 것이 요구되고 있다.
본 발명의 일 과제는 우수한 특성을 갖는 자기 저항 메모리 소자를 제공하는 것이다.
상기한 일 과제를 달성하기 위한 예시적인 실시예들에 따른 자기 저항 메모리 소자는, 고정층이 구비된다. 상기 고정층 상에 터널 베리어층이 구비된다. 상기 터널 베리어층 상에, 자성층들 및 상기 자성층들 사이에 개재되는 복수의 금속 삽입층들을 포함하는 자유층 구조물이 구비된다. 상기 자유층 구조물 상에 상부 산화층이 구비된다. 상기 금속 삽입층들은 자성 물질이 도핑된 비자성 금속 물질을 포함하고, 상기 금속 삽입층들은 서로 이격되게 배치될 수 있다.
상기한 일 과제를 달성하기 위한 예시적인 실시예들에 따른 자기 저항 메모리 소자는, 고정층이 구비된다. 상기 고정층 상에 터널 베리어층이 구비된다. 상기 터널 베리어층 상에 자유층 구조물이 구비된다. 상기 자유층 구조물 상에 상부 산화층이 구비된다. 상기 자유층 구조물은 제1 자성층이 구비된다. 상기 제1 자성층 상에, 자성 물질이 도핑된 비자성 금속 물질을 포함하는 제1 금속 삽입층이 구비된다. 상기 제1 금속 삽입층 상에 제2 자성층이 구비된다. 상기 제2 자성층 상에, 자성 물질이 도핑된 비자성 금속 물질을 포함하는 제2 금속 삽입층이 구비된다. 상기 제2 금속 삽입층 상에 제3 자성층이 구비된다.
상기한 일 과제를 달성하기 위한 예시적인 실시예들에 따른 자기 저항 메모리 소자는, 고정층이 구비된다. 상기 고정층 상에 터널 베리어층이 구비된다. 상기 터널 베리어층 상에 자유층 구조물이 구비된다. 상기 자유층 구조물 상에 상부 산화층이 구비된다. 상기 자유층 구조물은 수직 자기 이방성을 가지고, 강자성 물질을 포함하는 제1 자성층이 구비된다. 상기 제1 자성층 상에, 자성 물질이 도핑된 비자성 금속 물질을 포함하는 제1 금속 삽입층이 구비된다. 상기 제1 금속 삽입층 상에, 수직 자기 이방성을 가지고, 강자성 물질을 포함하는 제2 자성층이 구비된다. 상기 제2 자성층 상에, 자성 물질이 도핑된 비자성 금속 물질을 포함하는 제2 금속 삽입층이 구비된다. 상기 제2 금속 삽입층 상에, 수직 자기 이방성을 가지고, 강자성 물질을 포함하는 제3 자성층이 구비된다.
상기 자기 저항 메모리 소자는 저항 산포 및 전류 산포가 개선될 수 있다. 또한, 자기 저항 메모리 소자는 스위칭 전류가 감소될 수 있으며, STT 효율(efficiency)이 향상될 수 있다.
도 1은 본 발명의 일 실시예에 따른 자기 저항 메모리 소자의 블록도이다.
도 2는 본 발명의 일 실시예에 따른 자기 저항 메모리 소자의 셀 어레이의 회로도이다.
도 3은 본 발명의 일 실시예에 따른 자기 저항 메모리 소자의 단위 메모리 셀을 설명하기 위한 개념도이다.
도 4는 본 발명의 일 실시예에 따른 자기 저항 메모리 소자의 자기 터널 접합 구조의 단면도이다.
도 5a, 5b 및 도 5c는 각각 본 발명의 일 실시예에 따른 자유층 구조물의 금속 삽입층 내에 도핑된 자성 물질의 분포를 나타내는 단면도들이다.
도 6a 및 도 6b는 예시적인 실시예에 따른 자기 저항 메모리 소자의 동작을 설명하기 위한 도면들이다.
도 7은 본 발명의 일 실시예에 따른 자기 저항 메모리 소자의 자기 터널 접합 구조의 단면도이다.
도 8은 본 발명의 일 실시예에 따른 자기 저항 메모리 소자의 자기 터널 접합 구조의 단면도이다.
도 9는 본 발명의 일 실시예에 따른 자기 저항 메모리 소자의 자기 터널 접합 구조의 단면도이다.
도 10은 본 발명의 일 실시예에 따른 자기 저항 메모리 소자의 자기 터널 접합 구조의 단면도이다.
도 11은 본 발명의 일 실시예에 따른 자기 저항 메모리 소자의 단면도이다.
도 2는 본 발명의 일 실시예에 따른 자기 저항 메모리 소자의 셀 어레이의 회로도이다.
도 3은 본 발명의 일 실시예에 따른 자기 저항 메모리 소자의 단위 메모리 셀을 설명하기 위한 개념도이다.
도 4는 본 발명의 일 실시예에 따른 자기 저항 메모리 소자의 자기 터널 접합 구조의 단면도이다.
도 5a, 5b 및 도 5c는 각각 본 발명의 일 실시예에 따른 자유층 구조물의 금속 삽입층 내에 도핑된 자성 물질의 분포를 나타내는 단면도들이다.
도 6a 및 도 6b는 예시적인 실시예에 따른 자기 저항 메모리 소자의 동작을 설명하기 위한 도면들이다.
도 7은 본 발명의 일 실시예에 따른 자기 저항 메모리 소자의 자기 터널 접합 구조의 단면도이다.
도 8은 본 발명의 일 실시예에 따른 자기 저항 메모리 소자의 자기 터널 접합 구조의 단면도이다.
도 9는 본 발명의 일 실시예에 따른 자기 저항 메모리 소자의 자기 터널 접합 구조의 단면도이다.
도 10은 본 발명의 일 실시예에 따른 자기 저항 메모리 소자의 자기 터널 접합 구조의 단면도이다.
도 11은 본 발명의 일 실시예에 따른 자기 저항 메모리 소자의 단면도이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
도 1은 본 발명의 일 실시예에 따른 자기 저항 메모리 소자의 블록도이다.
도 1을 참조하면, 자기 저항 메모리 소자는 셀 어레이(1; Cell Array), 행 디코더(2; Row Decoder), 열 선택 회로(3; Column Selector), 읽기 및 쓰기 회로(4; Read/Write Circuit), 및 제어 로직(5; Control Logic)을 포함한다.
상기 셀 어레이(1)는 복수의 워드 라인들 및 복수의 비트 라인들을 포함할 수 있다. 상기 워드 라인들과 상기 비트 라인들이 교차하는 지점들에 메모리 셀들이 연결될 수 있다. 셀 어레이(1)에 관해서는, 도 2를 참조하여 후술한다.
상기 행 디코더(2)는 상기 워드 라인들을 통해 셀 어레이(1)와 연결될 수 있다. 행 디코더(2)는 외부로부터 입력된 어드레스를 디코딩하여 복수 개의 상기 워드 라인들 중 하나를 선택할 수 있다.
상기 열 디코더(3)는 상기 비트 라인들을 통해 셀 어레이(1)와 연결될 수 있다. 열 디코더(3)는 외부로부터 입력된 어드레스를 디코딩하여 복수 개의 상기 비트 라인들 중 하나를 선택할 수 있다. 열 디코더(3)에 의해 선택된 상기 비트 라인은 읽기/쓰기 회로(4)에 연결될 수 있다.
상기 읽기/쓰기 회로(4)는 제어 로직(5)의 제어에 따라 선택된 메모리 셀을 액세스하기 위한 비트 라인 바이어스를 제공할 수 있다. 예를 들어, 읽기/쓰기 회로(4)는 입력되는 데이터를 메모리 셀에 기입하거나 판독하기 위하여 상기 선택된 비트 라인에 비트 라인 바이어스를 제공할 수 있다.
상기 제어 로직(5)은 외부로부터 제공된 명령(command) 신호에 따라, 상기 자기 저항 메모리 소자를 제어하는 제어 신호들을 출력할 수 있다. 상기 제어 로직(5)으로부터 출력된 상기 제어 신호들은 읽기/쓰기 회로(4)를 제어할 수 있다.
도 2는 본 발명의 일 실시예에 따른 자기 저항 메모리 소자의 셀 어레이의 회로도이다. 도 3은 본 발명의 일 실시예에 따른 자기 저항 메모리 소자의 단위 메모리 셀을 설명하기 위한 개념도이다.
도 2 및 도 3을 참조하면, 셀 어레이(1)는 복수 개의 비트 라인(BL)들, 복수 개의 워드 라인(WL)들, 및 복수 개의 단위 메모리 셀(MC)들을 포함한다.
상기 워드 라인(WL)들은 제1 방향으로 연장될 수 있고, 상기 비트 라인(BL)들은 상기 제1 방향과 교차하는 제2 방향으로 연장될 수 있다. 단위 메모리 셀(MC)들은 2차원적으로 또는 3차원적으로 배열될 수 있다. 각각의 단위 메모리 셀(MC)들은 서로 교차하는 워드 라인(WL)들과 비트 라인(BL)들의 교차점들에 연결될 수 있다. 이에 따라, 워드 라인(WL)들에 연결된 각각의 단위 메모리 셀(MC)들은, 비트 라인(BL)들에 의해 읽기/쓰기 회로(예를 들어, 도 1의 40)에 연결될 수 있다.
상기 저항 메모리 소자에서, 단위 메모리 셀(MC)은 자기 터널 접합(Magnetic tunnel junction, MTJ) 구조(100) 및 선택 소자(200)를 포함한다.
상기 자기 터널 접합 구조(100)는 비트 라인(BL)과 선택 소자(200) 사이에 연결될 수 있고, 선택 소자(200)는 자기 터널 접합 구조(100)와 워드 라인(WL) 사이에 연결될 수 있다. 상기 자기 터널 접합 구조(100)는 고정층(110; pinned layer), 터널 베리어층(130; tunnel barrier layer), 자유층 구조물(120) 및 상부 산화층(140)을 포함할 수 있다. 상기 자기 터널 접합 구조(100)는 이후에 자세히 설명하기로 한다.
예시적인 실시예에서, 상기 자기 터널 접합 구조(100)의 하부에는 하부 전극(90)이 구비되고, 상기 자기 터널 접합 구조(100)의 상부에는 상부 전극(190)이 구비될 수 있다. 즉, 상기 고정층(110)은 상기 하부 전극(90)과 터널 베리어층(130) 사이에 개재될 수 있고, 자유층 구조물(120)은 터널 베리어층(130)과 상부 전극(190) 사이에 개재될 수 있다.
상기 선택 소자(200)는 자기 터널 접합 구조(100)를 지나는 전하의 흐름을 선택적으로 제어하도록 구성될 수 있다. 예를 들어, 선택 소자(200)는 다이오드(diode), PNP 바이폴라 트랜지스터(PNP bipolar transistor), NPN 바이 폴라 트랜지스터(NPN bipolar transistor), NMOS 전계 효과 트랜지스터(NMOS field effect transistor), 및 PMOS 전계 효과 트랜지스터(PMOS field effect transistor) 중 적어도 하나를 포함할 수 있다. 상기 선택 소자(200)가 3단자 소자인 바이폴라 트랜지스터 또는 MOS 전계 효과 트랜지스터로 구성되는 경우에, 추가적인 배선이 선택 소자(200)에 연결될 수 있다.
상기 자기 터널 접합 구조(100)는 그에 인가되는 전기적 신호에 의해 두 가지 저항 상태로 스위칭될 수 있는 가변 저항 소자로 기능할 수 있다. 예를 들어, 고정층(110)의 자화 방향과 자유층 구조물(120)의 자화 방향이 평행(parallel)일 때, 자기 터널 접합 구조(100)는 낮은 저항값을 가지며 이를 데이터 '0'으로 저장할 수 있다. 반대로, 고정층(110)의 자화 방향과 자유층 구조물(120)의 자화 방향이 반평행(parallel)일 때, 자기 터널 접합 구조(100)는 높은 저항값을 가지며 이를 데이터 '1'로 저장할 수 있다.
도 4는 본 발명의 일 실시예에 따른 자기 저항 메모리 소자의 자기 터널 접합 구조의 단면도이다. 도 5a, 5b 및 도 5c는 각각 본 발명의 일 실시예에 따른 자유층 구조물의 금속 삽입층 내에 도핑된 자성 물질의 분포를 나타내는 단면도들이다.
도 4를 참조하면, 상기 자기 터널 접합 구조(100)는 고정층(110; pinned layer), 터널 베리어층(130; tunnel barrier layer), 자유층 구조물 구조물(120) 및 상부 산화층(140)이 순차적으로 적층된 구조를 가질 수 있다.
상기 고정층(110)은 고정된 자화 방향을 가질 수 있다. 예를 들어, 고정층(110)의 자화 방향은 그를 통과하는 프로그램 전류에 관계 없이 고정될 수 있다. 고정층(110)은 수직 자기 이방성(PMA; perpendicular magnetic anisotropy)을 가질 수 있다. 즉, 고정층(110)은 고정층(110)의 상부면에 수직인 방향으로 자화 용이축(magnetization easy axis)을 가질 수 있다.
상기 고정층(110)은 강자성체(ferromagnetic substance)를 포함할 수 있다. 예를 들어, 고정층(110)은 비정질계 희토류 원소 합금, 자성 금속(FM; ferromagnetic metal)과 비자성 금속(NM; nonmagnetic matal)이 교대로 적층된 다층 박막, 코발트계 합금 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 상기 비정질계 희토류 원소 합금은 예를 들어, TbFe, TbCo, TbFeCo, DyTbFeCo, GdTbCo 등의 합금을 포함할 수 있다. 상기 자성 금속과 비자성 금속이 교대로 적층된 다층 박막은 예를 들어, Co/Pt, Co/Pd, CoCr/Pt, Co/Ru, Co/Os, Co/Au, Ni/Cu 등의 다층 박막을 포함할 수 있다. 상기 코발트계 합금은 예를들어, CoCr, CoPt, CoCrPt, CoCrTa, CoCrPtTa, CoCrNb, CoFeB 등의 합금을 포함할 수 있다. 일 예로, 고정층(110)은 CoFeB 단일층을 포함할 수도 있다.
상기 터널 베리어층(130)은 고정층(110)과 자유층 구조물(120) 사이에 개재될 수 있다. 터널 베리어층(130)은 고정층(110)과 자유층 구조물(120) 사이에서 양자 기계적 터널링(quantum mechanical tunneling)을 발생시키는 절연 터널 장벽(insulated tunnel barrier)으로 기능할 수 있다.
상기 터널 베리어층(130)은 예를 들어, 마그네슘 산화물(MgO), 알루미늄 산화물(Al2O3), 실리콘 산화물(SiO2), 탄탈륨 산화물(Ta2O5), 실리콘 질화물(SiN), 알루미늄 질화물(AlN) 등을 포함할 수 있다. 일 예로, 상기 터널 베리어층(130)은 마그네슘 산화물을 포함할 수 있다.
상기 자유층 구조물(120)은 복수의 자성층들(122a, 122b, 122c) 을 포함하고, 상기 자성층들(122a, 122b, 122c) 사이에는 금속 삽입층(124a, 124b)이 개재된다. 즉, 상기 자유층 구조물(120)은 자성층과 금속 삽입층이 교번하여 배치될 수 있다. 상기 금속 삽입층(124a, 124b)은 자성 물질이 도핑된 비자성 금속 물질일 수 있다.
상기 자유층 구조물(120) 내에는 금속 삽입층(124a, 124b)이 1개 또는 복수개가 구비될 수 있다. 바람직하게는, 상기 자유층 구조물(120) 내에는 금속 삽입층(124a, 124b)이 복수개가 구비될 수 있다. 이하에서는 상기 자유층 구조물(120) 내에 2개의 금속 삽입층(124a, 124b)이 구비되는 것으로 설명한다.
도 4에 도시된 것과 같이, 상기 자유층 구조물(120)은 제1 자성층(122a), 제1 금속 삽입층(124a), 제2 자성층(122b), 제2 금속 삽입층(124b) 및 제3 자성층(122c)이 순차적으로 적층되는 구조를 가질 수 있다.
상기 제1 금속 삽입층(124a)에 의해 상기 제1 및 제2 자성층(122a, 122b)은 서로 분리될 수 있다 따라서, 상기 제1 금속 삽입층(124a)은 상기 제1 자성층(122a) 상에 연속적으로 형성될 수 있다.
상기 제2 금속 삽입층(124b)에 의해 상기 제2 및 제3 자성층(122b, 122c)은 서로 분리될 수 있다. 따라서, 상기 제2 금속 삽입층(124b)은 상기 제2 자성층 상에 연속적으로 형성될 수 있다. 즉, 상기 자유층 구조물 내에는 서로 이격된 복수의 금속 삽입층이 포함될 수 있다.
상기 자유층 구조물(120) 내의 제1 내지 제3 자성층(122a, 122b, 122c)은 수직 자기 이방성(PMA)을 가질 수 있다. 상기 제1 내지 제3 자성층(122a, 122b, 122c)은 강자성체를 포함할 수 있다. 상기 제1 내지 제3 자성층(122a, 122b, 122c)은 예를 들어, 철(Fe), 코발트(Co), 니켈(Ni), 크롬(Cr), 백금(Pt) 등과 같은 강자성체를 포함할 수 있다. 상기 제1 내지 제3 자성층(122a, 122b, 122c)은 붕소(B), 실리콘(Si) 또는 지르코늄(Zr)을 더 포함할 수도 있다. 이들은 단독으로 혹은 2 이상이 조합되어 사용될 수 있다. 예를 들면, 상기 제1 내지 제3 자성층(122a, 122b, 122c)은 CoFe, NiFe, FeCr, CoFeNi, PtCr, CoCrPt, CoFeB, NiFeSiB, CoFeSiB 등과 같은 복합 물질을 포함할 수 있다. 일 예로, 상기 제1 내지 제3 자성층(122a, 122b, 122c)은 CoFeB를 포함할 수 있다.
상기 제1 및 제2 금속 삽입층(124a, 124b)에 포함되는 비자성 금속 물질은 예를 들어, 몰리브덴, 텅스텐, 탄탈륨, 루테늄, 지르코늄, 니오브, 이트륨, 스칸듐, 바나듐, 크롬, 텔루륨 또는 하프늄 등을 포함할 수 있다. 또한, 상기 비자성 금속 물질에 도핑되는 자성 물질은 철(Fe), 코발트(Co), 가돌리늄(Gd), 니켈(Ni), 크롬(Cr), 백금(Pt) 등의 자성 물질 중 적어도 하나가 도핑될 수 있다. 예를들어, 상기 제1 및 제2 금속 삽입층(124a, 124b)은 MoCoFe, WCoFe, TaCoFe 등을 포함할 수 있다. 일 예로, 상기 제1 및 제2 금속 삽입층(124a, 124b)은 MoCoFe 물질을 포함할 수 있다.
상기 자유층 구조물(120) 내에 상기 금속 삽입층(124a, 124b)이 구비됨에 따라, 상기 자유층 구조물(120)은 예를들어 400도 이상의 고온에서 특성이 열화되는 것을 억제할 수 있다. 즉, 400도 이상의 고온 공정이 수행되는 경우 상부 산화층(140)으로부터 산소(Oxigen) 또는 결정 물질이 자유층 구조물(120)에 포함되는 자성층(122a, 122b, 122c)으로 확산될 수 있다. 그러나, 상기 금속 삽입층(124a, 124b)에 의해 상기 산소(Oxigen) 또는 결정 물질이 상기 자성층(122a, 122b, 122c)으로 확산되는 것을 차단할 수 있어서, 상기 산소 또는 결정 물질에 의해 발생될 수 있는 자기 저항 메모리 소자의 저항 산포 및 전류 산포를 개선할 수 있다. 특히, 상기 자유층 구조물(120) 내에 서로 이격된 2개 이상의 금속 삽입층(124a, 124b)이 포함됨으로써, 상기 자유층 구조물(120)은 열 내성 특성이 우수해 질 수 있다. 2개 이상의 금속 삽입층(124a, 124b)이 구비됨에 따라 상기 산소(Oxigen) 또는 결정 물질이 상기 자성층(122a, 122b, 122c)으로 확산되는 것을 더욱 효과적으로 차단하여 저항 산포 및 전류 산포의 개선 효과가 커질 수 있다.
또한, 상기 금속 삽입층(124a, 124b) 내에 도핑된 자성 물질에 의해 상기 자유층 구조물(120) 내의 전자 스핀이 유지 및 전달될 수 있어, 상기 자기 저항 메모리 소자의 동작 시에 자유층 구조물(120)을 통해 흐르는 전류가 증가할 수 있다. 따라서, 스위칭 전류가 감소될 수 있으며, STT 효율(efficiency)이 향상될 수 있다.
예시적인 실시예에서, 상기 자유층 구조물(120) 내의 금속 삽입층들(124a, 124b)은 각각 2Å 내지 10Å 의 두께를 가질 수 있다. 즉, 각각의 상기 제1 및 제2 금속 삽입층(124a, 124b)은 2Å 내지 10Å 의 두께를 가질 수 있다. 상기 금속 삽입층(124a, 124b)이 2Å보다 얇은 두께를 가지는 경우, 자성층 상에 연속적으로 상기 금속 삽입층(124a, 124b)이 형성되기 어려울 수 있다. 따라서, 상기 금속 삽입층(124a, 124b)에 의해 산소(Oxigen) 또는 결정 물질의 확산을 방지하기가 어려울 수 있다. 상기 금속 삽입층(124a, 124b)이 10Å보다 두꺼운 두께를 가지는 경우, 상, 하부의 자성층(122a, 122b, 122b)과 금속 삽입층(124a, 124b) 간의 자기 교환 커플링(magnetic exchange coupling)이 어려울 수 있다.
예시적인 실시예에서, 상기 금속 삽입층(124a, 124b) 내의 자성 물질은 5% 내지 40%의 농도(즉, 함유량)를 가질 수 있다. 즉, 각각의 상기 제1 및 제2 금속 삽입층(124a, 124b) 내의 자성 물질은 5% 내지 40%의 농도를 가질 수 있다. 상기 금속 삽입층(124a, 124b) 내의 자성 물질이 5%보다 낮은 농도를 가지는 경우, STT 효율(efficiency)의 개선 효과가 감소될 수 있다. 한편, 상기 금속 삽입층(124a, 124b) 내의 자성 물질이 40%보다 높은 농도를 가지는 경우, 저항 산포 및 전류 산포의 개선 효과가 감소될 수 있다. 바람직하게는, 상기 금속 삽입층(124a, 124b) 내의 자성 물질은 20% 내지 40%의 농도를 가질 수 있다.
상기 금속 삽입층(124a, 124b) 내에 도핑된 자성 물질은 다양한 형태로 분포할 수 있다.
예시적인 실시예에서, 도 5a에 도시된 것과 같이, 상기 금속 삽입층(124a, 124b) 내에 도핑된 자성 물질들(125)은 부분적으로 수직 방향으로 연결된 구조를 가질 수 있다. 따라서, 상기 도핑된 자성 물질들(125)의 일부는 상, 하부에 위치하는 자성층들(122a, 122b, 122c)과 연결될 수 있다. 상기 도핑된 자성 물질에 의해, 상, 하부의 자성층(122a, 122b, 122b)과 금속 삽입층(124a, 124b) 간의 자기 교환 커플링(magnetic exchange coupling) 특성이 양호해질 수 있다.
예시적인 실시예에서, 도 5b에 도시된 것과 같이, 상기 금속 삽입층(124a, 124b) 내에 도핑된 자성 물질들(125)은 상, 하부에 위치하는 자성층들과 서로 연결된 구조를 가질 수 있다. 따라서, 상기 금속 삽입층(124a, 124b)은 비자성 금속막 사이를 관통하는 자성 브릿지 패턴들이 포함될 수 있다. 상기 금속 삽입층(124a, 124b) 내의 도핑된 자성 물질(125)과 상기 상, 하부에 위치하는 자성층은 연결될 수 있다. 상기 도핑된 자성 물질(125)에 의해, 상, 하부의 자성층(122a, 122b, 122b)과 금속 삽입층(124a, 124b) 간의 자기 교환 커플링(magnetic exchange coupling) 특성이 양호해질 수 있다.
예시적인 실시예에서, 도 5c에 도시된 것과 같이, 상기 금속 삽입층 (124a, 124b) 내에 도핑된 자성 물질(125)은 랜덤하게 분포할 수도 있다.
예시적인 실시예에서, 상기 자유층 구조물(120) 내에 포함되는 자성층들(122a, 122b, 122c)의 두께의 합은 상기 자유층 구조물(120) 내에 포함되는 급속 삽입층들(124a, 124b)의 두께의 합보다 더 두꺼울 수 있다.
상기 상부 산화층(140)은 상기 제3 자성층(122c)과의 계면에서 계면 수직 자기 이방성(interfacial PMA)을 유발하는 물질을 포함할 수 있다. 상기 상부 산화층(140)은 금속 산화물을 포함할 수 있다. 상기 상부 산화층(140)이 금속 산화물을 포함하는 경우에, 상기 상부 산화층(140)의 산소 원자가 제3 자성층(122c)의 금속 원자와 결합하여, 제3 자성층(122c)에 계면 수직 자기 이방성이 유발될 수 있다.
상기 상부 산화층(140)은 예를 들어, 마그네슘 산화물(MgO), 마그네슘 알루미늄 산화물(MgAlO), 하프늄 산화물(HfO), 지르코늄 산화물(ZrO), 알루미늄 산화물(AlO), 탄탈륨 산화물(TaO), 이리듐 산화물(IrO) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
예시적인 실시예에서, 상기 상부 산화층(140)은 2Å 내지 15Å 의 두께를 가질 수 있다.
한편, 상기 자유층 구조물(120)은 멀티 챔버를 가지는 PVD 장비에서 형성될 수 있다.
상기 자유층 구조물(120)을 형성하기 위하여, 자성층을 형성하는 공정 및 금속 삽입층을 형성하는 공정을 교대로 수행할 수 있다. 자성층을 형성하는 공정 및 금속 삽입층을 형성하는 공정은 서로 다른 챔버에서 수행될 수 있으며, 진공 브레이크 없이 인시튜로 수행될 수 있다. 따라서, 상기 자성층과 금속 삽입층 사이에 결함을 감소시킬 수 있다.
상기 자성층(122a, 122b, 122c)을 형성하는 공정은 상기 자성층의 물질로 이루어진 타겟을 이용한 스퍼터링 공정일 수 있다.
상기 금속 삽입층(124a, 124b)을 형성하는 공정은 상기 금속 삽입층의 물질로 이루어진 타겟을 이용한 스퍼터링 공정일 수 있다. 예시적인 실시예에서, 상기 금속 삽입층(124a, 124b)을 형성하기 위한 타겟은 비자성 금속 물질 내에 자성 물질이 도핑된 합금 타겟 일 수 있다. 일부 예시적인 실시예에서, 상기 금속 삽입층(124a, 124b)을 형성하기 위한 타겟은 복수의 타겟을 사용할 수 있으며, 비자성 금속 물질의 타겟 및 자성 물질의 타겟을 사용할 수 있다.
예시적인 실시예에서, 상기 자유층 구조물(120)을 형성하는 공정은 5도 내지 250도의 온도에서 수행할 수 있다.
도 6a 및 도 6b는 예시적인 실시예에 따른 자기 저항 메모리 소자의 동작을 설명하기 위한 도면들이다.
상기 자유층 구조물(120)과 고정층(110)의 자화 방향이 반평행(antiparallel)인 상태로부터 평행(parallel)인 상태가 되도록 자기 터널 접합 구조(100)에 쓰기 전류가 인가될 수 있다.
예를 들어, 도 6a에 도시된 것과 같이, 자유층 구조물(120)의 자화 방향이 고정층(110)의 자화 방향과 반평행(antiparallel)인 상태에서, 고정층(110)으로부터 자유층 구조물(120)을 향하는 방향으로 전자(e-)가 흐를 수 있다. 이에 따라, 도 6b에 도시된 것과 같이, 고정층(110)으로부터 유발된 스핀 전달 토크(STT)에 의해, 자유층 구조물(120)의 자화 방향이 반전될 수 있다.
이 때, 고정층(110)으로부터 유발된 스핀 전달 토크에 의해 제1 내지 제3 자성층(122a, 122b, 122c)의 자화 방향이 반전될 수 있다. 이 때, 상기 제1 내지 제3 자성층들(122a, 122b, 122c) 사이에 배치되는 제1 및 제2 금속 삽입층(124a, 124b)에 의해 스핀 전달 토크가 유지됨으로써, 상기 제1 내지 제3 자성층(122a, 122b, 122c)의 자화 방향이 용이하게 반전될 수 있다. 그러므로, 자기 터널 접합 구조(100)에 인가되는 동작 전류가 감소될 수 있고, 저전류 동작이 가능한 자기 저항 메모리 소자가 제공될 수 있다.
또한, 상기 자유층 구조물(120)에 상기 금속 삽입층(124a, 124b)이 포함됨에 따라 열 안정성(thermal stability)이 개선될 수 있다. 따라서, 상기 자기 저항 메모리 소자의 동작 시에 상기 자유층 구조물(120)의 저항 산포 및 자유층 구조물(120)을 통해 흐르는 전류의 산포가 감소될 수 있다.
또한, 상기 자유층 구조물(120)의 상기 제3 자성층(122c) 상에 상부 산화층(140)이 구비됨으로써, 상기 자유층 구조물(120)은 충분한 수직 자기 이방성 확보가 가능할 수 있다.
이하에서는 다양한 적층 구조를 갖는 자기 터널 접합 구조에 대해 설명한다. 설명의 편의를 위하여, 도 3 내지 도 6b를 참조로 설명한 부분은 간략히 설명하거나 생략한다.
도 7은 본 발명의 일 실시예에 따른 자기 저항 메모리 소자의 자기 터널 접합 구조의 단면도이다.
도 7을 참조하면, 상기 자기 터널 접합 구조의 고정층(110)은 합성 반강자성체(SAF; synthetic Anti-Ferromagnetic substance)를 형성하는 하부 자성층(112), 비자성층(114) 및 상부 자성층(116)을 포함할 수 있다.
상기 합성 반강자성체(SAF)는 예를 들어, RKKY(Ruderman-Kittel-Kasuya-Yosida) 상호 작용에 의한 반강자성 결합(AFC; Anti-Ferromagnetic Coupling) 특성을 나타낼 수 있다. 예를 들어, 상기 하부 자성층(112) 및 상부 자성층(116)의 자화 방향은 반평행(antiparallel)으로 정렬되어, 상기 고정층(110)의 전체 자화량이 최소가 되도록 할 수 있다. 상기 하부 자성층(112) 및 상부 자성층(116)은 고정된 자화 방향을 가질 수 있다.
상기 하부 자성층(112) 및 상부 자성층(116)은 강자성체(ferromagnetic substance)를 포함할 수 있다. 예를 들어, 상기 하부 자성층(112) 및 상부 자성층(116)은 비정질계 희토류 원소 합금, 자성 금속(FM; ferromagnetic metal)과 비자성 금속(NM; nonmagnetic matal)이 교대로 적층된 다층 박막, 코발트계 합금 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 상기 비자성층(114)은 상기 하부 자성층(112) 및 상부 자성층(116) 사이에 개재될 수 있다. 상기 비자성층(114)은 예를 들어, 루테늄(Ru), 크롬(Cr), 백금(Pt), 팔라듐(Pd), 이리듐(Ir), 로듐(Rh), 오스뮴(Os), 레늄(Re), 금(Au), 구리(Cu) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
도 8은 본 발명의 일 실시예에 따른 자기 저항 메모리 소자의 자기 터널 접합 구조의 단면도이다.
도 8을 참조하면, 상기 자기 터널 접합 구조는 고정층(110) 아래에 시드층(150)을 더 포함할 수 있다.
상기 시드층(150)은 고정층(110)의 수직 자기 이방성을 강화하며 고정층(110)의 자화 방향을 고정할 수 있다. 상기 시드층(150)은 예를 들어, 탄탈륨(Ta), 루테늄(Ru), 티타늄(Ti), 팔라듐(Pd), 백금(Pt), 마그네슘(Mg), 알루미늄(Al) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
도 9는 본 발명의 일 실시예에 따른 자기 저항 메모리 소자의 자기 터널 접합 구조의 단면도이다.
도 9를 참조하면, 터널 베리어층(130)과 자유층 구조물(120) 사이에 분극 강화층(160)을 더 포함할 수 있다. 상기 분극 강화층(160)은 자유층 구조물의 스핀 분극(spin polarization)을 증가시킬 수 있다. 상기 분극 강화층(160)의 자화 방향은 고정층(110) 내의 상부 자성층(116)의 자화 방향과 평행(parallel)할 수 있다. 상기 분극 강화층(160)은 강자성체를 포함할 수 있다. 상기 분극 강화층(160)은 높은 스핀 분극률 및 낮은 댐핑 상수(damping constant)를 갖는 물질을 포함할 수 있다. 예를 들어, 분극 강화층(160)은 코발트(Co), 니켈(Ni), 철(Fe) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
도 10은 본 발명의 일 실시예에 따른 자기 저항 메모리 소자의 자기 터널 접합 구조의 단면도이다.
도 10을 참조하면, 상기 자기 메모리 소자는 터널 베리어층(130) 및 고정층(110) 사이에 비정질층(170)이 더 포함될 수 있다. 상기 비정질층(170)은 고정층(110)을 구성하는 원소의 확산을 방지하여 터널 베리어층(130)의 특성을 보호할 수 있다. 예를 들어, 고정층(110) 내의 상부 자성층(116)이 코발트(Co) 또는 코발트(Co) 합금의 결정질 물질을 포함하는 경우에, 비정질층(170)은 CoFeB 계열의 비정질 물질을 포함할 수 있다.
도 11은 본 발명의 일 실시예에 따른 자기 저항 메모리 소자의 단면도이다.
도 11을 참조하면, 자기 저항 메모리 소자는 기판(10), 선택 소자 및 자기 터널 접합 구조(100)를 포함할 수 있다.
상기 기판(10)에는 소자 분리 패턴(11)이 구비될 수 있으며, 상기 소자 분리 패턴에 의해 기판은 액티브 영역과 필드 영역으로 구분될 수 있다.
상기 선택 소자는 MOS 전계 효과 트랜지스터, 다이오드(diode) 또는 바이폴라 트랜지스터일 수 있다. 도 11에서는 상기 선택 소자는 MOS 전계 효과 트랜지스터로 도시될 수 있다. 상기 선택 소자는 소오스 영역(13), 드레인 영역(12), 게이트 전극(22) 및 게이트 절연막(21)을 포함할 수 있다. 상기 게이트 전극(22)은 일 방향으로 연장되어 워드 라인으로 제공될 수 있다.
상기 기판(10) 상에는 선택 소자를 덮는 제1 층간 절연막(20)이 형성될 수 있다. 상기 제1 층간 절연막(20)을 관통하여 소오스 영역(13)과 전기적으로 연결되는 제1 콘택 플러그(22)가 구비될 수 있다. 또한, 상기 제1 층간 절연막(20)을 관통하여 드레인 영역(12)과 전기적으로 연결되는 제2 콘택 플러그(24)이 구비될 수 있다.
상기 제1 층간 절연막(20) 및 제1 콘택 플러그(22) 상에 소오스 라인(26)이 형성될 수 있다.
상기 제1 층간 절연막(20), 제2 콘택 플러그(24) 및 소오스 라인(26) 상에는 제2 층간 절연막(30)이 형성될 수 있다. 상기 제2 층간 절연막(30)을 관통하여 상기 제2 콘택 플러그(24)와 전기적으로 연결되는 하부 전극 콘택(32)이 형성될 수 있다.
상기 하부 전극 콘택(32) 상에는 하부 전극(90), 자기 터널 접합 구조(100) 및 상부 전극(190)이 구비될 수 있다. 상기 자기 터널 접합 구조는 도 3 내지 도 10을 참조로 설명한 실시예들 중에서 어느 하나일 수 있다.
상기 제2 층간 절연막(30) 상에는 상기 하부 전극(90), 자기 터널 접합 구조(100) 및 상부 전극(190)을 덮는 제3 층간 절연막(40)이 형성될 수 있다. 상기 제3 층간 절연막(40)을 관통하여 상기 상부 전극(190)과 전기적으로 연결되는 상부 전극 콘택(42)이 구비될 수 있다. 상기 제3 층간 절연막(40) 및 상기 상부 전극 콘택(42) 상에는 비트 라인(50)이 구비될 수 있다. 상기 비트 라인(50)은 예를 들어, 상부 전극 콘택(42)을 통해 자기 터널 접합 구조(100)와 전기적으로 연결될 수 있다.
본 발명의 각 실시예들의 자기 저항 메모리 소자는 모바일 기기, 메모리 카드, 컴퓨터 등의 전자 제품에 포함되는 메모리로 사용될 수 있다.
90 : 하부 전극 190 : 상부 전극
100 : 자기 터널 접합 구조 110 : 고정층
130 : 터널 베리어층 120 : 자유층 구조물
140 : 상부 산화층
122a, 122b, 122c : 제1 내지 제3 자성층
124a, 124b : 제1 및 제2 금속 삽입층
125 : 자성 물질
100 : 자기 터널 접합 구조 110 : 고정층
130 : 터널 베리어층 120 : 자유층 구조물
140 : 상부 산화층
122a, 122b, 122c : 제1 내지 제3 자성층
124a, 124b : 제1 및 제2 금속 삽입층
125 : 자성 물질
Claims (10)
- 고정층;
상기 고정층 상에 터널 베리어층;
상기 터널 베리어층 상에 구비되고, 자성층들 및 상기 자성층들 사이에 개재되는 복수의 금속 삽입층들을 포함하는 자유층 구조물; 및
상기 자유층 구조물 상에 상부 산화층을 포함하고,
상기 금속 삽입층들은 자성 물질이 도핑된 비자성 금속 물질을 포함하고, 상기 금속 삽입층들은 서로 이격되게 배치되는 자기 저항 메모리 소자. - 제1항에 있어서, 각각의 상기 금속 삽입층들은 2Å 내지 10Å 의 두께를 가지는 자기 저항 메모리 소자.
- 제1항에 있어서, 각각의 상기 금속 삽입층들 내에 포함되는 자성 물질은 5% 내지 40%의 농도를 가지는 자기 저항 메모리 소자.
- 제1항에 있어서, 각각의 상기 금속 삽입층 내에 도핑된 자성 물질들은 부분적으로 수직 방향으로 연결된 구조를 가지는 자기 저항 메모리 소자.
- 제1항에 있어서, 각각의 상기 금속 삽입층 내에 도핑된 자성 물질들은 수직 방향으로 연결된 구조를 가지고, 상, 하부에 위치하는 자성층들과 수직 방향으로 연결되는 자성 브릿지 패턴으로 제공되는 자기 저항 메모리 소자.
- 제1항에 있어서, 각각의 상기 금속 삽입층은 상기 금속 삽입층 상, 하부에 위치한 자성층들이 서로 분리되도록 하부 자성층 상에 연속적으로 형성된 자기 저항 메모리 소자.
- 제1항에 있어서, 상기 자유층 구조물 내에 포함되는 자성층들의 두께의 합은 상기 자유층 구조물 내에 포함되는 급속 삽입층들의 두께의 합보다 더 두꺼운 자기 저항 메모리 소자.
- 제1항에 있어서, 각각의 상기 금속 삽입층에 포함되는 비자성 금속 물질은 몰리브덴, 텅스텐, 탄탈륨, 루테늄, 지르코늄, 니오브, 이트륨, 스칸듐, 바나듐, 크롬, 텔루륨 또는 하프늄을 포함하고, 상기 비자성 금속 물질에 도핑되는 자성 물질은 철(Fe), 코발트(Co), 가돌리늄(Gd), 니켈(Ni), 크롬(Cr), 백금(Pt) 등의 자성 물질 중 적어도 하나인 자기 저항 메모리 소자.
- 고정층;
상기 고정층 상에 터널 베리어층;
상기 터널 베리어층 상에 자유층 구조물; 및
상기 자유층 구조물 상에 상부 산화층을 포함하고,
상기 자유층 구조물은,
제1 자성층;
상기 제1 자성층 상에, 자성 물질이 도핑된 비자성 금속 물질을 포함하는 제1 금속 삽입층;
상기 제1 금속 삽입층 상에 제2 자성층;
상기 제2 자성층 상에, 자성 물질이 도핑된 비자성 금속 물질을 포함하는 제2 금속 삽입층; 및
상기 제2 금속 삽입층 상에 제3 자성층이 적층된 구조를 가지는 자기 저항 메모리 소자. - 제9항에 있어서, 상기 제1 금속 삽입층에 도핑된 자성 물질들 중 적어도 일부는 상, 하부에 위치하는 자성층들과 수직 방향으로 연결되는 자기 저항 메모리 소자.
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