KR20230087942A - One-time programmable memory based on 3d stacked array and fabrication and operation methods thereof - Google Patents
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Abstract
본 발명은 3차원 적층 어레이 기반의 원 타임 프로그래머블 메모리와 그 제조 및 동작방법에 관한 것으로, 수직 전극을 공유함으로써, 3차원 적층으로 원 타임 프로그래머블 메모리의 집적도를 높이고, 메모리 소자 내부에 쇼트키 다이오드를 구비하여 읽기 동작 중의 누설전도경로 문제를 해결할 수 있는 효과가 있다.The present invention relates to a one-time programmable memory based on a three-dimensional stacked array and a method for manufacturing and operating the same. By sharing vertical electrodes, the degree of integration of the one-time programmable memory is increased by three-dimensional stacking, and Schottky diodes are formed inside the memory device. It has the effect of solving the leakage conduction path problem during the read operation.
Description
본 발명은 원 타임 프로그래머블(One Time Programmable, OTP) 메모리에 관한 것으로, 더욱 상세하게는 수직 전극(vertical pillar electrode)을 공유하는 3차원 적층 어레이 기반으로 단일 소자 내부에 쇼트키 다이오드(schottky diode)가 결합된 형태의 원 타임 프로그래머블 메모리와 그 제조 및 동작방법에 관한 것이다.The present invention relates to a One Time Programmable (OTP) memory, and more particularly, to a three-dimensional stacked array that shares a vertical pillar electrode, and a Schottky diode inside a single element. It relates to a one-time programmable memory in a combined form and a manufacturing and operating method thereof.
비휘발성 메모리의 중요성이 증가하고 있는 현재, OTP 메모리는 간단한 구조를 통한 고집적 달성, 빠른 읽기 속도 등의 특징을 가지고 있다. 또한 한번 프로그램 되면 전원을 연결하지 않아도 데이터가 유지가 되는 특성을 지닌 비휘발성 메모리 소자이다. 제안하는 OTP 메모리 어레이는 MIS(Metal-Insulator-Semiconductor) 구조로 제작 가능하여 CMOS 공정 호환성이 높다.Currently, when the importance of non-volatile memory is increasing, OTP memory has characteristics such as achieving high integration through a simple structure and fast reading speed. In addition, once programmed, it is a non-volatile memory device with the characteristic of maintaining data even without connecting power. The proposed OTP memory array can be manufactured in a MIS (Metal-Insulator-Semiconductor) structure and has high CMOS process compatibility.
OTP 메모리의 프로그램 동작은 안티퓨즈(anti-fuse) 역할인 절연층 (dielectric layer)의 절연 파괴로 이루어지며, 읽기 동작은 절연층의 흐르는 전류로 절연 파괴 여부를 판단하여 동작한다. OTP 메모리의 안티퓨즈 층은 초기에 비전도성으로 일반적인 퓨즈와 반대로 작용한다. OTP 메모리를 프로그램하기 위해서 절연층 양단에 높은 전압을 인가하여 절연층 내에 터널링 전류를 생성하고, 이러한 터널링 전류는 절연층에 절연 파괴를 발생시킨다. 절연 파괴 후, 절연층 내에 전도 경로(conductive path)가 형성됨으로써 OTP 메모리가 프로그램 된다. 절연층에 절연 파괴가 된 상태에는 읽기 전압 인가시에 큰 전류가 흐른다. 반면, 파괴가 되지 않은 상태에는 읽기 전압 인가시에 거의 전류가 흐르지 않게 된다.The program operation of the OTP memory is performed by dielectric breakdown of the dielectric layer serving as an anti-fuse, and the read operation is operated by determining whether or not dielectric breakdown is caused by the current flowing in the dielectric layer. The antifuse layer of the OTP memory is initially non-conductive, acting opposite to a normal fuse. To program the OTP memory, a high voltage is applied across the insulating layer to generate a tunneling current in the insulating layer, and this tunneling current causes dielectric breakdown in the insulating layer. After dielectric breakdown, the OTP memory is programmed by forming a conductive path in the insulating layer. A large current flows when a read voltage is applied in a state where the insulation layer is insulated. On the other hand, in a non-destroyed state, almost no current flows when a read voltage is applied.
현재의 메모리 어레이는 단일 소자의 크기가 극소화 되어 높은 집적도를 구현하는 것이 신뢰성과 직결되는 유지(retention) 특성은 매우 중요하다. 기존의 플래시 메모리는 전하 트랩(charge trap) 원리로 프로그램 되지만 OTP 메모리는 절연 파괴의 원리로 프로그램 되므로 한번 형성된 전도 경로가 고정되며 우수한 유지 특성을 나타낸다. OTP 메모리의 특성을 바탕으로 한번 저장된 데이터를 이용하여 장기적으로 사용할 수 있어서 사물 인터넷(internet of things, IoT)에 이용되는 스마트 가전(냉장고, 세탁기 등), 웨어러블 장치 및 전기차에서 높은 활용도를 가질 수 있으며, 이외에도 군사, 우주개발 분야에서도 활용가능하다.In current memory arrays, the size of a single device is minimized and implementation of a high degree of integration is very important in retention characteristics directly related to reliability. Existing flash memories are programmed according to the charge trap principle, but OTP memories are programmed according to the dielectric breakdown principle, so that the conduction path once formed is fixed and exhibits excellent retention characteristics. Based on the characteristics of OTP memory, it can be used for a long time by using once stored data, so it can have high utilization in smart home appliances (refrigerators, washing machines, etc.), wearable devices and electric vehicles used in the Internet of Things (IoT). In addition to , it can be used in the military and space development fields.
OTP 메모리와 관련하여 한국 공개특허 제10-2008-0025688호, 등록특허 제10-1067412호 및 등록특허 제10-1147481호 등이 있다. 이들은 대부분 PN 접합에 의한 읽기동작을 개시하고 있다. 물론, 등록특허 제10-1067412호에서는 쇼트키 접합을 이용하고 있으나, 절연막이 파괴시에만 그 특성이 나타난다. 그리고 이들은 모두 수직으로 적층하며 집적도를 높이기 어려운 문제점이 있다. Regarding the OTP memory, there are Korean Patent Publication No. 10-2008-0025688, Registered Patent No. 10-1067412, and Registered Patent No. 10-1147481. Most of them initiate a read operation by PN junction. Of course, Patent Registration No. 10-1067412 uses Schottky junction, but its characteristics appear only when the insulating film is destroyed. In addition, all of them are stacked vertically, and there is a problem in that it is difficult to increase the degree of integration.
또한, 종래기술로 누설전도경로(sneak path)로 인한 누설 전류 문제를 보완하고자 메모리 소자에 선택소자(select device)를 추가하면 어레이 상으로 높은 집적도를 달성하기 어렵게 되고, PN 접합이나 기존의 쇼트키 접합 구조로는 높은 집적도를 유지하면서 누설전도경로 문제를 해결하기 어려운 문제점이 있다.In addition, in the prior art, if a select device is added to the memory device to compensate for the leakage current problem caused by the leakage conduction path, it is difficult to achieve a high degree of integration on the array, and the PN junction or the existing Schottky The junction structure has a problem in that it is difficult to solve the leakage conduction path problem while maintaining a high degree of integration.
이에 본 발명은 상기 종래기술의 문제점을 해결하기 위해, 수직 전극을 공유하여 3차원 적층으로 집적도를 높이고, 메모리 소자 내부에 쇼트키 다이오드를 구비하여 읽기 동작 중의 누설전도경로 문제를 해결할 수 있는 원 타임 프로그래머블 메모리와 그 제조 및 동작방법을 제공하고자 한다.Therefore, in order to solve the problems of the prior art, the present invention increases the degree of integration with three-dimensional stacking by sharing vertical electrodes, and provides a Schottky diode inside the memory device to solve the leakage conduction path problem during read operation at one time. It is intended to provide a programmable memory and a manufacturing and operating method thereof.
상기 목적을 달성하기 위하여, 본 발명에 의한 원 타임 프로그래머블 메모리 소자는 기둥형상의 수직 전극; 상기 수직 전극을 감싸는 프로그램용 절연막; 상기 프로그램용 절연막을 감싸는 반도체 물질층; 및 상기 반도체 물질층에 접하여 쇼트키 다이오드를 형성하는 수평 전극을 포함하여 구성된 것을 특징으로 한다.In order to achieve the above object, a one-time programmable memory device according to the present invention includes a columnar vertical electrode; an insulating film for programming surrounding the vertical electrode; a semiconductor material layer surrounding the program insulating layer; and a horizontal electrode contacting the semiconductor material layer to form a Schottky diode.
상기 수직 전극은 n형 불순물이 고농도로 도핑된 실리콘(n+ Si)으로 형성되고, 상기 프로그램용 절연막은 실리콘산화막이고, 상기 반도체 물질층은 n형 불순물이 상기 수직 전극보다 저농도로 도핑된 실리콘(n- Si)으로 형성되고, 상기 수평 전극은 금속으로 상기 반도체 물질층을 감싸며 형성된 것을 본 발명에 의한 원 타임 프로그래머블 메모리 소자의 다른 특징으로 한다.The vertical electrode is formed of silicon (n + Si) doped with an n-type impurity at a higher concentration, the programming insulating film is a silicon oxide film, and the semiconductor material layer is silicon (n-type impurity is doped at a lower concentration than the vertical electrode). n - Si), and the horizontal electrode is formed by covering the semiconductor material layer with a metal, which is another feature of the one-time programmable memory device according to the present invention.
본 발명에 의한 원 타임 프로그래머블 메모리 어레이는 복수 개의 비트라인, 복수 개의 워드라인 및 복수 개의 선택라인을 포함하여 구성되되, 상기 복수 개의 비트라인 또는 상기 복수 개의 워드라인은 각각 복수 개의 수직 전극에 전기적으로 연결되고, 상기 복수 개의 수직 전극은 소정의 기판 상에 M x N 행렬 형태로 복수 개의 전도성 기둥으로 형성되고, 상기 복수 개의 전도성 기둥은 상기 행렬에서 각 행을 따라 층간 절연막을 사이에 두고 하나 이상의 원 타임 프로그래머블 메모리 소자가 수직으로 적층되며 열 방향으로 일정거리 이격되어 형성된 복수 개의 메모리 블록 내에 배치되고, 상기 원 타임 프로그래머블 메모리 소자는, 상기 전도성 기둥; 상기 전도성 기둥을 감싸는 프로그램용 절연막; 상기 프로그램용 절연막을 감싸는 반도체 물질층; 및 상기 반도체 물질층에 접하여 쇼트키 다이오드를 형성하는 수평 전극을 포함하여 구성된 것을 특징으로 한다.The one-time programmable memory array according to the present invention includes a plurality of bit lines, a plurality of word lines, and a plurality of selection lines, wherein the plurality of bit lines or the plurality of word lines are electrically connected to a plurality of vertical electrodes, respectively. The plurality of vertical electrodes are formed as a plurality of conductive pillars in an M x N matrix form on a predetermined substrate, and the plurality of conductive pillars are formed in one or more circles with an interlayer insulating film interposed therebetween along each row in the matrix. Time programmable memory elements are vertically stacked and arranged in a plurality of memory blocks spaced apart from each other by a predetermined distance in a column direction, and the one time programmable memory elements include: the conductive pillar; an insulating film for programming surrounding the conductive pillar; a semiconductor material layer surrounding the program insulating layer; and a horizontal electrode contacting the semiconductor material layer to form a Schottky diode.
상기 수평 전극은 금속으로 상기 복수 개의 메모리 블록 각각에 상기 행을 따라 배치된 복수 개의 전도성 기둥을 각각 상기 프로그램용 절연막과 상기 반도체 물질층을 사이에 두고 감싸며 형성되어 수평으로 복수 개의 원 타임 프로그래머블 메모리 소자의 각 일단에 전기적으로 연결되며 상기 층간 절연막을 사이에 두고 수직으로 하나 이상 적층된 것을 본 발명에 의한 원 타임 프로그래머블 메모리 어레이의 다른 특징으로 한다.The horizontal electrodes are formed by wrapping a plurality of conductive pillars disposed along the rows of each of the plurality of memory blocks with a metal, with the program insulating film and the semiconductor material layer interposed therebetween, so that a plurality of one-time programmable memory elements are formed horizontally. Another feature of the one-time programmable memory array according to the present invention is that one or more layers are electrically connected to each end of and vertically stacked with the interlayer insulating film interposed therebetween.
상기 복수 개의 전도성 기둥은 각각의 상부에 동일한 기둥형상으로 선택소자의 바디층과 전극층이 더 형성되고, 상기 복수 개의 선택라인은 각각 상기 바디층 상에 게이트 절연막을 사이에 두고 상기 열 방향으로 전기적으로 연결되며 행 방향으로 이격된 것을 본 발명에 의한 원 타임 프로그래머블 메모리 어레이의 다른 특징으로 한다.A body layer and an electrode layer of a selection element are further formed on the top of each of the plurality of conductive pillars in the same column shape, and the plurality of selection lines are electrically electrically connected in the column direction with a gate insulating film interposed therebetween. Connected and spaced apart in the row direction is another feature of the one-time programmable memory array according to the present invention.
상기 복수 개의 전도성 기둥과 상기 전극층은 각각 n형 불순물이 고농도로 도핑된 실리콘(n+ Si)으로 형성되고, 상기 반도체 물질층과 상기 바디층은 각각 상기 전도성 기둥 또는 상기 전극층보다 저농도로 도핑된 실리콘(n- Si)으로 형성되고, 상기 프로그램용 절연막과 상기 게이트 절연막은 실리콘산화막인 것을 본 발명에 의한 원 타임 프로그래머블 메모리 어레이의 다른 특징으로 한다.The plurality of conductive pillars and the electrode layer are each formed of silicon (n + Si) doped with an n-type impurity at a high concentration, and the semiconductor material layer and the body layer are silicon doped at a lower concentration than the conductive pillars or the electrode layer, respectively. (n - Si), and the program insulating film and the gate insulating film are silicon oxide films, which is another feature of the one-time programmable memory array according to the present invention.
상기 복수 개의 비트라인은 M개로 각각 상기 복수 개의 메모리 블록의 각 상부로 돌출된 상기 선택소자의 전극층에 전기적으로 연결되어, 수직하게 복수 개의 셀 스트링이 연결되고, 상기 수평 전극은 상기 복수 개의 메모리 블록 별로 상기 층간 절연막을 사이에 두고 수직으로 적층되되, 각 메모리 블록의 일측에 계단 형상으로 복수 개의 층 컨택부를 구비하고, 상기 복수 개의 워드라인은 각각 상기 복수 개의 층 컨택부를 통해 상기 복수 개의 메모리 블록의 동일층에 있는 수평 전극과 전기적으로 연결되고, 상기 복수 개의 선택라인은 N개로 상기 복수 개의 셀 스트링을 선택하는 것을 본 발명에 의한 원 타임 프로그래머블 메모리 어레이의 다른 특징으로 한다.The plurality of bit lines are M in number and are electrically connected to the electrode layers of the selection elements protruding upward from each of the plurality of memory blocks, so that a plurality of cell strings are vertically connected, and the horizontal electrodes are connected to the plurality of memory blocks Each memory block is vertically stacked with the interlayer insulating film interposed therebetween, and a plurality of layer contact units are provided on one side of each memory block in a stepped shape, and each of the plurality of word lines is connected to the plurality of memory blocks through the plurality of layer contact units. Another feature of the one-time programmable memory array according to the present invention is that the plurality of selection lines are electrically connected to horizontal electrodes on the same layer, and the plurality of selection lines are N, and the plurality of cell strings are selected.
본 발명에 의한 원 타임 프로그래머블 메모리 어레이의 동작방법은 상술한 메모리 어레이에서 상기 복수 개의 선택라인 중 프로그램을 하고자 하는 소자가 있는 셀 스트링을 지나는 것에는 상기 선택소자의 턴온 전압(VON)을, 나머지 선택라인은 접지 전압(GND)을 각각 인가하고, 상기 복수 개의 워드라인 중 상기 프로그램을 하고자 하는 소자를 지나는 선택 워드라인에는 프로그램 전압(VPGM)을, 나머지 비선택 워드라인은 VPGM/2을 각각 인가하고, 상기 복수 개의 비트라인 중 상기 프로그램을 하고자 하는 소자를 지나는 선택 비트라인에는 접지 전압(GND)을, 나머지 비선택 비트라인은 공급 전압(VCC)을 각각 인가하여 상기 프로그램을 하고자 하는 소자의 프로그램용 절연막만 파괴하여 프로그램하는 것을 특징으로 한다.In the method of operating the one-time programmable memory array according to the present invention, the turn-on voltage (V ON ) of the selection element is applied to the cell string passing through the cell string having the element to be programmed among the plurality of selection lines in the above-described memory array, and the remaining A ground voltage (GND) is applied to each selection line, and a program voltage (V PGM ) is applied to a selected word line passing through a device to be programmed among the plurality of word lines, and V PGM /2 is applied to the remaining unselected word lines. of the plurality of bit lines, a ground voltage (GND) is applied to a selected bit line passing through the element to be programmed, and a supply voltage (V CC ) is applied to the remaining non-selected bit lines, respectively. It is characterized in that only the insulating film for programming of the device is destroyed and programmed.
본 발명에 의한 원 타임 프로그래머블 메모리 어레이의 동작방법은 다른 실시예로 상술한 메모리 어레이에서 상기 복수 개의 선택라인 중 선택된 것에는 상기 선택소자의 턴온 전압(VON)을, 나머지 선택라인은 접지 전압(GND)을 각각 인가하고, 상기 복수 개의 워드라인 중 선택 워드라인에는 읽기 전압(VREAD)을, 나머지 비선택 워드라인은 접지 전압(GND)을 각각 인가하고, 상기 복수 개의 비트라인 중 하나 또는 둘 이상을 동시에 선택하여 선택 비트라인에는 접지 전압(GND)을, 나머지 비선택 비트라인은 공급 전압(VCC)을 각각 인가하여 하나 또는 둘 이상의 소자를 동시에 읽기 동작하는 것을 특징으로 한다.In another embodiment, the operating method of the one-time programmable memory array according to the present invention applies the turn-on voltage (V ON ) of the selection element to a selected one among the plurality of selection lines in the above-described memory array, and the ground voltage ( GND) is applied, a read voltage (V READ ) is applied to a selected word line among the plurality of word lines, and a ground voltage (GND) is applied to the remaining non-selected word lines, respectively, and one or two of the plurality of bit lines are applied. By selecting the above at the same time, a ground voltage (GND) is applied to the selected bit line and a supply voltage (V CC ) is applied to the remaining non-selected bit lines, respectively, so that one or more devices are simultaneously read.
본 발명에 의한 원 타임 프로그래머블 메모리 어레이의 제조방법은 실리콘 기판 위에 실리콘산화막(SiO2)과 질화막(nitride)을 교대로 증착하는 단계; 워드라인 컨택을 위해 일측을 계단형태로 식각하는 단계; 제 1 산화막을 증착한 후 평탄화 하는 단계; 하나 이상의 원 타임 프로그래머블 메모리 소자를 수직으로 적층하기 위해 건식 식각으로 복수 개의 홀을 형성하는 단계; 상기 복수 개의 홀 내측 벽면에 안티퓨즈 역할을 하는 프로그램용 절연막을 형성하고, 상기 프로그램용 절연막 상에 고농도 도핑된 n+ Si를 증착하여 상기 복수 개의 홀 내부를 채우는 단계; 상기 n+ Si를 선택적으로 상기 실리콘산화막과 질화막의 교대 증착층까지 식각하여 상기 복수 개의 홀 상부를 비우는 단계; 비워진 상기 복수 개의 홀 상부에 선택소자의 채널 영역을 만들기 위해 폴리 실리콘으로 채우는 단계; 상기 복수 개의 홀의 상부에 채워진 상기 폴리 실리콘의 상단 일부를 식각하고 불순물을 도핑하여 p-type으로 하는 단계; 식각된 상기 폴리 실리콘의 상단에 질화막으로 채워 평탄화 식각 스토퍼(CMP stopper)로 하는 단계; 금속으로 워드라인을 형성하기 위해 워드라인 식각 마스크를 형성하는 단계; 상기 식각 마스크로 상기 제 1 산화막 및 상기 실리콘산화막과 질화막의 교대 증착층을 식각하여 복수 개의 트렌치를 형성하는 단계; 워드라인 형성용 공간을 확보하기 위해 상기 복수 개의 트렌치 내에 노출된 질화막을 제거하는 단계; 상기 복수 개의 트렌치 내로 드러낸 구조물 위에 쇼트키 다이오드를 형성하기 위해 저농도로 도핑된 n- Si막을 증착하는 단계; 상기 n- Si막 상에 금속을 증착하여 상기 쇼트키 다이오드가 형성되도록 하되, 상기 복수 개의 트렌치가 완전히 채워지지 않도록 하는 단계; 남아 있는 상기 복수 개의 트렌치를 통해 선택적 등방성 식각으로 층별로 상기 금속 및 상기 n- Si막이 분리되도록 하는 단계; 분리용 제 2 산화막을 증착한 후 CMP 공정을 진행하는 단계; 마스크 물질을 증착하여 선택소자의 게이트 영역을 형성하기 위한 식각 마스크를 형성하는 단계; 상기 식각 마스크의 패턴을 따라 식각하여 선택소자의 채널 영역을 만들기 위한 복수 개의 폴리 실리콘 기둥이 드러나게 하는 단계; 상기 복수 개의 폴리 실리콘 기둥 상에 게이트 절연막과 게이트 금속을 순차 증착하고 CMP를 통해 상기 질화막까지 평탄화를 해주는 단계; 상기 게이트 금속을 식각하여 복수 개의 선택라인을 형성하는 단계; 상기 게이트 금속의 식각으로 드러난 영역에 제 3 산화막으로 채워주고 상기 질화막을 제거 후 선택소자의 전극층(소스 영역) 형성을 위해 n+ Si가 되도록 이온주입하는 단계; 워드라인 컨택용으로 상기 제 1 산화막의 일측에 복수 개의 컨택홀을 형성하여 계단 형상의 층 컨택부가 노출되도록 하는 단계; 및 금속을 증착하여 선택라인 측의 상기 질화막의 제거로 비워진 복수 개의 홀의 상단과 상기 복수 개의 컨택홀을 채우고, 패터닝을 진행하여 복수개의 비트라인과 복수 개의 워드라인을 형성하는 단계를 포함하는 것을 특징으로 한다.A manufacturing method of a one-time programmable memory array according to the present invention includes the steps of alternately depositing a silicon oxide film (SiO 2 ) and a nitride film (nitride) on a silicon substrate; Etching one side in a stepped form for a word line contact; planarization after depositing a first oxide layer; forming a plurality of holes by dry etching to vertically stack one or more one-time programmable memory elements; forming an insulating film for programming that serves as an antifuse on inner walls of the plurality of holes, and depositing highly-doped n + Si on the insulating film for programming to fill the inside of the plurality of holes; emptying upper portions of the plurality of holes by selectively etching the n + Si to alternately deposited layers of the silicon oxide film and the nitride film; filling with polysilicon to form a channel region of a selection element on top of the plurality of empty holes; Etching a portion of the top of the polysilicon filled in the plurality of holes and doping it with impurities to make it p-type; Filling the top of the etched polysilicon with a nitride film to form a planarization etch stopper (CMP stopper); forming a word line etch mask to form word lines in metal; forming a plurality of trenches by etching the first oxide layer and the alternately deposited layers of the silicon oxide layer and the nitride layer using the etching mask; removing the exposed nitride layer in the plurality of trenches to secure a space for forming a word line; depositing a lightly doped n - Si film to form a Schottky diode on the structure exposed into the plurality of trenches; depositing a metal on the n - Si layer to form the Schottky diode, but not completely filling the plurality of trenches; separating the metal layer and the n - Si layer layer by layer through selective isotropic etching through the plurality of remaining trenches; Depositing a second oxide film for separation and then performing a CMP process; forming an etching mask for forming a gate region of a selection device by depositing a mask material; etching along the pattern of the etching mask to expose a plurality of polysilicon pillars for forming a channel region of a selection device; sequentially depositing a gate insulating film and a gate metal on the plurality of polysilicon pillars and planarizing the nitride film through CMP; etching the gate metal to form a plurality of selection lines; filling a region exposed by the etching of the gate metal with a third oxide layer, removing the nitride layer, and implanting ions such that n + Si is formed to form an electrode layer (source region) of a selection device; forming a plurality of contact holes for word line contacts on one side of the first oxide layer to expose a step-shaped layer contact portion; and depositing a metal to fill the upper ends of the plurality of holes and the plurality of contact holes vacated by the removal of the nitride film on the selection line side, and performing patterning to form a plurality of bit lines and a plurality of word lines. to be
본 발명은 수직 전극을 공유함으로써, 3차원 적층으로 집적도를 높이고, 메모리 소자 내부에 쇼트키 다이오드를 구비하여 읽기 동작 중의 누설전도경로 문제를 해결할 수 있는 효과가 있다.The present invention has an effect of increasing the degree of integration through three-dimensional stacking by sharing vertical electrodes and solving the leak conduction path problem during a read operation by providing a Schottky diode inside a memory device.
도 1은 본 발명의 일 실시예에 의한 원 타임 프로그래머블 메모리 어레이의 3차원 적층 구조를 보여주는 사시도이다.
도 2는 도 1의 일 단면과 원 타임 프로그래머블 메모리 소자의 구성을 보여주는 부분 확대도이다.
도 3은 도 2의 어레이 구조를 보여주는 회로도이다.
도 4 및 도 5는 각각 도 3에서 정상적인 읽기 경로와 Sneak path 경로를 보여주는 부분 회로도이다.
도 6은 도 5의 Sneak path 경로를 간략히 보여주는 개념도이다.
도 7은 도 3에서 프로그램하고자 하는 소자와 select line을 공유하는 어레이 평면에서의 program scheme을 보여주는 부분 회로도이다.
도 8은 도 3에서 프로그램하고자 하는 소자와 select line을 공유하지 않는 어레이 평면에서의 program scheme을 보여주는 부분 회로도이다.
도 9는 도 3에서 프로그램하고자 하는 소자와 select line을 공유하지 않는 어레이에서 절연 파괴된 소자가 존재하는 경우를 보여주는 부분 회로도이다.
도 10은 도 3에서 selective read 동작을 보여주는 부분 회로도이다.
도 11은 도 3에서 all BL read 동작을 보여주는 부분 회로도이다.
도 12 내지 도 61은 도 1의 메모리 어레이를 제조하는 공정을 보여주는 사시도 및 단면도이다.1 is a perspective view showing a three-dimensional stacked structure of a one-time programmable memory array according to an embodiment of the present invention.
FIG. 2 is a partially enlarged view showing a cross-section of FIG. 1 and a configuration of a one-time programmable memory device.
FIG. 3 is a circuit diagram showing the array structure of FIG. 2 .
4 and 5 are partial circuit diagrams showing a normal read path and a sneak path in FIG. 3 , respectively.
FIG. 6 is a conceptual diagram briefly showing the sneak path path of FIG. 5 .
FIG. 7 is a partial circuit diagram showing a program scheme in an array plane sharing a select line with a device to be programmed in FIG. 3 .
FIG. 8 is a partial circuit diagram showing a program scheme in an array plane that does not share a select line with a device to be programmed in FIG. 3 .
FIG. 9 is a partial circuit diagram showing a case in which an insulation breakdown device exists in an array that does not share a select line with a device to be programmed in FIG. 3 .
10 is a partial circuit diagram showing a selective read operation in FIG. 3 .
11 is a partial circuit diagram showing an all BL read operation in FIG. 3 .
12 to 61 are perspective and cross-sectional views illustrating processes of manufacturing the memory array of FIG. 1 .
이하, 첨부된 도면을 참조하며 본 발명의 바람직한 실시예에 대하여 설명한다.Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings.
<원 타임 프로그래머블 메모리 소자><One-time programmable memory device>
본 발명의 일 실시예에 의한 원 타임 프로그래머블 메모리 소자는, 도 1 및 도 2에 예시된 바와 같이, 기둥형상의 수직 전극(300); 상기 수직 전극을 감싸는 프로그램용 절연막(400); 상기 프로그램용 절연막을 감싸는 반도체 물질층(22); 및 상기 반도체 물질층(22)에 접하여 쇼트키 다이오드(12)를 형성하는 수평 전극(10)을 포함하여 구성된다.A one-time programmable memory device according to an embodiment of the present invention, as illustrated in FIGS. 1 and 2 , includes a columnar
여기서, 상기 수직 전극(300)은, 도 1에 예시된 원기둥뿐만 아니라 수평 단면이 사각형 또는 다각형의 구조를 가질 수도 있고, 수직 적층을 위해 n형 불순물이 고농도로 도핑된 실리콘(n+ Si)으로 형성됨이 바람직하나, 불순물의 타입이나 반도체 물질을 달리할 수도 있다.Here, the vertical electrode 300 may have a rectangular or polygonal structure in horizontal cross section as well as the cylinder illustrated in FIG. It is preferably formed, but the type of impurity or semiconductor material may be different.
상기 프로그램용 절연막(400)은 안티퓨즈(anti-fuse) 역할을 하는 절연물질, 즉 소정의 전압이 인가될 때 절연 파괴로 전류가 흐르게 되는 물질이면 어느 것도 가능하나, 상기 수직 전극(300)을 실리콘으로 형성시에는 공정상 실리콘산화막으로 함이 바람직하다.The
상기 반도체 물질층(22)은 상기 프로그램용 절연막(400)의 절연 파괴 여부와 관계 없이 수평 전극(10)과의 사이에 쇼트키 다이오드(12)를 형성하는 것이어서, 수평 전극(10)과 쇼트키 접합이 일어날 수 있는 물질이면 가능하므로, 이는 수평 전극(10)의 금속 특성(예를 들어 금속의 일함수)과 관련해서 결정될 수 있다. CMOS 공정과의 호환을 위해 상기 반도체 물질층(22)은, 도 2와 같이, n형 불순물이 상기 수직 전극(300)보다 저농도로 도핑된 실리콘(n- Si)으로 형성하고, 이에 접하는 상기 수평 전극(10)은 실리콘보다 일함수가 큰 금속(예컨대, 금, 니켈, 이들과 구리 또는 은 등의 합금)으로 함이 바람직하다.The
또한, 상기 수평 전극(10)은 상기 수직 전극(300)의 일 측면을 지나며 상기 반도체 물질층(22)과 일부분 접하게 형성할 수도 있으나, 도 1 및 도 2와 같이, 상기 수직 전극(300), 상기 프로그램용 절연막(400) 및 상기 반도체 물질층(22)을 내측에 두고 상기 반도체 물질층(22)을 감싸며 형성함으로써, 반도체 물질층(22)과 접하는 둘레의 전 면적에 쇼트키 다이오드(12)가 형성되도록 함이 순방향과 역방향 바이어스 인가시 전류 흐름 차이를 크게 할 수 있어 바람직하다.In addition, the
상기와 같이, 일 실시예에 의한 원 타임 프로그래머블 메모리 소자는 기둥형상의 수직 전극(300)을 가운데 두고 프로그램용 절연막(400), 반도체 물질층(22), 수평 전극(10)이 순차적으로 감싸는 구조로 함으로써, 수직으로 적층이 가능하여 집적도를 높이고, 메모리 소자 내부 전면에 쇼트키 다이오드를 구비하여 읽기 동작 중의 누설전도경로 문제도 프로그램용 절연막(400)의 파괴 여부와 관계없이 해결할 수 있게 된다.As described above, the one-time programmable memory device according to an embodiment has a structure in which the
<원 타임 프로그래머블 메모리 어레이><One-time programmable memory array>
본 발명의 일 실시예에 의한 원 타임 프로그래머블 메모리 어레이는, 도 1 및 도 2에 예시된 바와 같이, 복수 개의 비트라인(BL1, BL2), 복수 개의 워드라인(WL1, WL2, WL3, WL4) 및 복수 개의 선택라인(SL1, SL2)을 포함하여 구성된다.As illustrated in FIGS. 1 and 2, the one-time programmable memory array according to an embodiment of the present invention includes a plurality of bit lines BL1 and BL2, a plurality of word lines WL1, WL2, WL3, and WL4, and It is composed of a plurality of selection lines (SL1, SL2).
여기서, 상기 복수 개의 비트라인(BL1, BL2) 또는 상기 복수 개의 워드라인(WL1, WL2, WL3, WL4)은 각각 복수 개의 수직 전극(300: 310, 320, 330, 340)에 전기적으로 연결된다. 즉, 도 1에서는 복수 개의 비트라인(BL1, BL2)이 각각 복수 개의 수직 전극(300: 310, 320, 330, 340)에 전기적으로 연결되는 것으로 도시되어 있으나, 상기 복수 개의 워드라인(WL1, WL2, WL3, WL4)이 각각 복수 개의 수직 전극(300: 310, 320, 330, 340)에 전기적으로 연결되는 것으로 구성될 수도 있다.Here, the plurality of bit lines BL1 and BL2 or the plurality of word lines WL1 , WL2 , WL3 , and WL4 are electrically connected to a plurality of vertical electrodes 300 (310, 320, 330, and 340), respectively. That is, although FIG. 1 shows that the plurality of bit lines BL1 and BL2 are electrically connected to the plurality of vertical electrodes 300: 310, 320, 330, and 340, respectively, the plurality of word lines WL1 and WL2 , WL3, and WL4 may be electrically connected to the plurality of vertical electrodes 300: 310, 320, 330, and 340, respectively.
상기 복수 개의 수직 전극(300: 310, 320, 330, 340)은 소정의 기판(미도시) 상에 M x N 행렬 형태로 복수 개의 전도성 기둥으로 형성될 수 있다(M과 N은 1보다 큰 자연수). 도 1에서는 수직 전극(300)이 4 x 4 행렬 형태로 도시되어 있으나, 이는 한 예시이고 다양한 행렬 형태로 수직 기둥이 형성될 수 있다. 상기 M x N 행렬은 비트라인 방향(y축 방향)을 행 방향으로 하여 M개 행으로, 선택라인 방향(x축 방향)을 열 방향으로 하여 N개 열로 정의하였으나, 서로 바꾸어 정의될 수도 있다.The plurality of vertical electrodes 300 (310, 320, 330, 340) may be formed as a plurality of conductive pillars in the form of an M x N matrix on a predetermined substrate (not shown) (M and N are natural numbers greater than 1). ). In FIG. 1 , the
상기 복수 개의 전도성 기둥(300: 310, 320, 330, 340)은 상기 행렬에서 각 행을 따라 층간 절연막(30)을 사이에 두고 하나 이상의 원 타임 프로그래머블 메모리 소자(110, 120, 130, 140)가 수직으로 적층되며 열 방향(x축 방향)으로 일정거리 이격되어 형성된 복수 개의 메모리 블록(210, 220, 230, 240) 내에 배치된다.The plurality of conductive pillars (300: 310, 320, 330, 340) are one or more one-time programmable memory elements (110, 120, 130, 140) with an
이때, 상기 원 타임 프로그래머블 메모리 소자(110, 120, 130, 140)는 각각, 도 2와 같이, 상기 전도성 기둥(300); 상기 전도성 기둥을 감싸는 프로그램용 절연막(400); 상기 프로그램용 절연막을 감싸는 반도체 물질층(22); 및 상기 반도체 물질층에 접하여 쇼트키 다이오드(12)를 형성하는 수평 전극(10)을 포함하여 구성된다. 기타, 상기 원 타임 프로그래머블 메모리 소자(110, 120, 130, 140)의 구성에 대한 설명은 상술한 원 타임 프로그래머블 메모리 소자의 실시예를 참조할 수 있다.At this time, each of the one-time
상기 수평 전극은 상술한 바와 같이, 금속으로 상기 수직 전극(300)의 일 측면을 지나며 상기 반도체 물질층(22)과 일부분 접하게 형성할 수도 있으나, 상기 복수 개의 메모리 블록(210, 220, 230, 240) 각각에 상기 행을 따라(y축으로) 배치된 복수 개의 전도성 기둥(300: 310, 320, 330, 340)을 각각 상기 프로그램용 절연막(400)과 상기 반도체 물질층(22)을 사이에 두고 감싸며 형성되어 같은 층에서 수평으로(y축으로) 복수 개의 원 타임 프로그래머블 메모리 소자의 각 일단에 전기적으로 연결되며 상기 층간 절연막을(30) 사이에 두고 수직으로(z축으로) 하나 이상 적층된 것이 바람직하다.As described above, the horizontal electrode may be formed of metal passing through one side of the
또한, 실시예에 따라, 상기 반도체 물질층은 상기 프로그램용 절연막(400)을 감싸는 부분(22)외에도 상기 수평 전극(10)을 위, 아래에서 접하는 상, 하 커버층(21, 23)이 더 구비될 수 있다.In addition, in addition to the
상기 복수 개의 전도성 기둥(300: 310, 320, 330, 340)은, 도 1 및 도 2와 같이, 각각의 상부에 동일한 기둥형상으로 선택소자(500)의 바디층(510)과 전극층(520)이 더 형성되고, 상기 복수 개의 선택라인(SL1, SL2)은 각각 상기 바디층(510) 상에 게이트 절연막(512)을 사이에 두고 상기 열 방향(x축 방향)으로 전기적으로 연결되며 행 방향(y축 방향)으로 이격되어 형성될 수 있다.As shown in FIGS. 1 and 2, the plurality of conductive pillars 300 (310, 320, 330, 340) have the same pillar shape on top of each of the
여기서, 상기 복수 개의 전도성 기둥(300: 310, 320, 330, 340)과 상기 전극층(520)은 각각 n형 불순물이 고농도로 도핑된 실리콘(n+ Si)으로 형성되고, 상기 반도체 물질층(22; 21, 23)과 상기 바디층(510)은 각각 상기 전도성 기둥(300) 또는 상기 전극층(520)보다 저농도로 도핑된 실리콘(n- Si)으로 형성되고, 상기 프로그램용 절연막(400)과 상기 게이트 절연막(512)은 실리콘산화막일 수 있다.Here, the plurality of conductive pillars 300 (310, 320, 330, 340) and the
상기 복수 개의 비트라인(BL1, BL2)은 M개로 각각 상기 복수 개의 메모리 블록(210, 220, 230, 240)의 각 상부로 돌출된 상기 선택소자(500)의 전극층(520)에 전기적으로 연결되어, 도 9 및 도 10과 같이, 수직하게 복수 개의 셀 스트링(221, 222)이 y축 방향으로 가며 연결된다.The plurality of bit lines BL1 and BL2 are M, and are electrically connected to the
상기 수평 전극(10)은 상기 복수 개의 메모리 블록(210, 220, 230, 240) 별로 상기 층간 절연막(30)을 사이에 두고 수직으로 적층되되, 각 메모리 블록의 일측에 계단 형상으로 복수 개의 층 컨택부(112, 122, 132)를 구비하고, 상기 복수 개의 워드라인(WL1, WL2, WL3, WL4)은 각각 상기 복수 개의 층 컨택부를 통해 상기 복수 개의 메모리 블록의 동일층에 있는 수평 전극(10)과 전기적으로 컨택 플러그(93)을 통해 연결된다.The
그리고, 상기 복수 개의 선택라인(SL1, SL2)은 N개로 상기 복수 개의 셀 스트링(221, 222)을 선택하는 것을 구성될 수 있다.And, the plurality of selection lines SL1 and SL2 may be configured to select the plurality of
도 2의 부분 확대도(b)에는 원 타임 프로그래머블 메모리 소자 내부에 쇼트키 다이오드(12)와 OTP region(410)이 있음을 보여주는데, 이는 수평 전극(10)에서 수직 전극(300)으로 가며 메모리 소자의 전기적 연결관계를 검은 실선으로 표시하여 개념적으로 보여준 것이다. 그리고, 도 3은 도 2의 어레이 구조를 회로도로 도시한 것이다. OTP region(410)은 안티퓨즈(anti-fuse) 역할을 하는 부위로, 도 2의 부분 확대도(b)에 도시된 부분으로 제한되지 않고, 수직 전극(300)을 둘러싸는 반도체 물질층(22) 사이에 있는 프로그램용 절연막(400)이 이에 해당된다. 그리고 쇼트키 다이오드(12)도, 도 2의 부분 확대도(b)에 도시된 부분에만 형성되는 것이 아니라, 수직 전극(300)을 둘러싸는 수평 전극(10)이 반도체 물질층(22)과 접하는 둘레의 전 면적에서 형성된다. 도 1과 도 3으로부터 복수 개의 메모리 블록(210, 220, 230, 240)은 각각 복수 개의 비트라인(BL1, BL2, BL3, BL4)으로 하고, 각 비트라인에는 복수 개의 선택라인(SL1, SL2, ..., SLX)을 통해 xz 평면 상에 있는 복수 개의 셀 스트링(211)이 선택되도록 구성할 수 있음을 알 수 있다. 또한 각 셀 스트링(211)에는 하나의 비트라인(BL1)과 복수 개의 워드라인(WL1, WL2, WL3, WL4)이 교차되는 부위에 각기 OTP region(410)과 쇼트키 다이오드(12)가 있는 복수 개의 원 타임 프로그래머블 메모리 소자가 수직으로 적층됨을 알 수 있다.A partial enlarged view (b) of FIG. 2 shows that there is a
상기와 같이, 원 타임 프로그래머블 메모리 어레이를 구성함으로써, 읽기 동작시 누설전도경로 문제를 근본적으로 해결할 수 있게 된다.As described above, by configuring the one-time programmable memory array, it is possible to fundamentally solve the leakage conduction path problem during a read operation.
도 4 및 도 5는 각각 도 3에서 정상적인 읽기 경로와 Sneak path 경로를 보여주는 부분 회로도이다. 읽기 동작은 워드라인(WL)에 읽기 전압(VREAD)을 인가하고 수직 전극과 WL 간에 흐르는 전류를 판단하여 수행된다. 도 4와 같이 원하는 소자(C1)를 읽는 정상적인 읽기 경로(P1)가 있지만, 도 5와 같이 읽고자 하는 소자(C1)의 주위에 다른 소자들(C2, C3, C4)이 프로그램 동작으로 각 프로그램용 절연막이 파괴된 경우에는 누설전도경로 즉, Sneak path 경로(P2)가 생겨 원하는 소자(C1)의 읽기 동작에 오류가 발생하게 된다. 그런데 상술한 원 타임 프로그래머블 메모리 어레이의 실시예들에 의할 경우에는, 각 메모리 소자에 OTP region(410)과 함께 쇼트키 다이오드(12)가 내장되어 있어, 도 5와 같이 Sneak path 경로(P2)가 생기더라도 쇼트키 다이오드(12)에 역방향 바이어스가 걸리는 소자(C3)에 의하여 그 영향을 원천 차단하게 된다(P1에 의한 통상의 읽기 전류에 비해 극히 작은 전류가 P2 경로를 통해 비트라인에 유입됨). 도 6은 도 5의 Sneak path 경로(P2)를 간략히 보여주는 개념도이다.4 and 5 are partial circuit diagrams showing a normal read path and a sneak path in FIG. 3 , respectively. The read operation is performed by applying the read voltage V READ to the word line WL and determining the current flowing between the vertical electrode and WL. As shown in FIG. 4, there is a normal read path P1 that reads the desired element C1, but as shown in FIG. 5, other elements C2, C3, and C4 around the element C1 to be read are programmed in each program When the insulating film is destroyed, a leakage conduction path, that is, a sneak path path P2 is generated, and an error occurs in the read operation of the desired element C1. However, in the case of the above-described embodiments of the one-time programmable memory array, the
<원 타임 프로그래머블 메모리 어레이의 동작방법><Operating method of one-time programmable memory array>
본 발명의 일 실시예에 의한 원 타임 프로그래머블 메모리 어레이의 동작방법은 상술한 어레이로 각 메모리 소자에 지우기 동작없이 프로그램(쓰기) 동작과 읽기 동작만 가능한데, 먼저 프로그램 동작은 표 1과 같이 할 수 있다.In the method of operating the one-time programmable memory array according to an embodiment of the present invention, only program (write) operations and read operations are possible without an erase operation on each memory element with the above-described array. First, the program operation can be performed as shown in Table 1 .
[표 1] OTP 메모리 소자의 program scheme[Table 1] Program scheme of OTP memory device
일 예로, 위의 표 1과 함께 도 3, 도 7 및 도 8를 참조하며, 복수 개의 비트라인(BL1, BL2, BL3), 복수 개의 워드라인(WL1, WL2, WL3, WL4) 및 복수 개의 선택라인(SL1,SL2, .., SLX)을 포함하여 구성된 원 타임 프로그래머블 메모리 어레이에서 특정 메모리 소자(C2)를 프로그램 하고자 할 경우를 설명한다.As an example, referring to FIGS. 3, 7, and 8 together with Table 1 above, a plurality of bit lines (BL1, BL2, and BL3), a plurality of word lines (WL1, WL2, WL3, and WL4) and a plurality of selection A case where a specific memory element C2 is to be programmed in the one-time programmable memory array including the lines SL1, SL2, .. and SL X will be described.
상기 복수 개의 선택라인 중 프로그램을 하고자 하는 소자(C2)가 있는 셀 스트링(221)을 지나는 선택라인(SL1)에는 선택소자(500)의 턴온 전압(VON)을, 나머지 선택라인(SL2, .., SLX)은 접지 전압(GND)을 각각 인가한다. 여기서, 턴온 전압(VON)은 대략 선택소자로 사용되는 일반 트랜지스터의 공급 전압(VCC)에 문턱 전압((Vth)을 더한 것일 수 있다.Among the plurality of selection lines, the turn-on voltage (V ON ) of the
상기 복수 개의 워드라인 중 상기 프로그램을 하고자 하는 소자(C2)를 지나는 선택 워드라인(WL3)에는 프로그램 전압(VPGM)을, 나머지 비선택 워드라인(WL1, WL2, WL4)은 VPGM/2을 각각 인가한다. Among the plurality of word lines, a program voltage (V PGM ) is applied to the selected word line (WL3) passing through the element (C2) to be programmed, and V PGM /2 is applied to the remaining unselected word lines (WL1, WL2, WL4). Approve each
상기 복수 개의 비트라인 중 상기 프로그램을 하고자 하는 소자(C2)를 지나는 선택 비트라인(BL2)에는 접지 전압(GND)을, 나머지 비선택 비트라인(BL1, BL3)은 공급 전압(VCC)을 각각 인가한다.Among the plurality of bit lines, a ground voltage (GND) is applied to the selected bit line (BL2) passing through the element (C2) to be programmed, and a supply voltage (V CC ) is applied to the remaining non-selected bit lines (BL1 and BL3). authorize
이렇게 함으로써, 도 7과 같이, 프로그램하고자 하는 소자(C2)와 SL1을 공유하고 있는 경우, 1)비선택 워드라인(WL1, WL2, WL4)의 V PGM/2과 선택 비트라인(BL2)의 접지 전압(GND), 2)비선택 워드라인(WL1, WL2, WL4)의 V PGM/2과 비선택 비트라인(BL1, BL3)의 공급 전압(VCC), 3)선택 워드라인(WL3)의 프로그램 전압(VPGM)과 비선택 비트라인(BL1, BL3)의 공급 전압(VCC)의 각 전압차가 모두 프로그램용 절연막의 절연 파괴를 일으킬 만큼 충분하지 않으므로 프로그램하고자 하는 소자(C2)를 제외한 소자들에는 프로그램되지 않게 된다.By doing this, as shown in FIG. 7, when SL1 is shared with the element C2 to be programmed, 1) V PGM /2 of the unselected word lines WL1, WL2, and WL4 and ground of the selected bit line BL2 Voltage (GND), 2) V PGM /2 of non-selected word lines (WL1, WL2, WL4) and supply voltage (V CC ) of non-selected bit lines (BL1, BL3), 3) of selected word line (WL3) Since each voltage difference between the program voltage (V PGM ) and the supply voltage (V CC ) of the non-selected bit lines (BL1, BL3) is not enough to cause dielectric breakdown of the programming insulating film, the device except for the device (C2) to be programmed Fields are not programmed.
한편, 도 8과 같이, 프로그램하고자 하는 소자(C2)와 선택라인을 공유하지 않는 경우, SL1을 제외한 나머지 선택라인(SL2, .., SLX)은 접지 전압(GND)을 각각 인가하게 되면, 비트라인에 인가된 전압과 상관없이 각 셀스트링 내의 수직 전극은 플로팅 상태가 된다. 그리고, 이 수직 전극의 전압은 각 워드라인에 가해준 전압에 의해서 용량성 결합(capacitive coupling)에 의해 셀프 부스팅(self-boosting)을 하게 된다. 이로 인해 수직 전극의 전압이 0 V 보다 높은 전압으로 인가되어 선택 워드라인(WL3)에 VPGM이 인가되더라도 프로그램하고자 하는 소자(C2)와 선택 워드라인(WL3)과 선택 비트라인(BL2)을 공유하는 다른 소자(C5)에는 절연 파괴가 일어나기 충분한 전압차가 생기지 않게 된다.On the other hand, as shown in FIG. 8, when the selection line is not shared with the element C2 to be programmed, the ground voltage GND is applied to the selection lines SL2, .., and SL X excluding SL1, respectively. Regardless of the voltage applied to the bit line, the vertical electrode in each cell string is in a floating state. In addition, the voltage of the vertical electrode is self-boosted by capacitive coupling by the voltage applied to each word line. As a result, even if the voltage of the vertical electrode is applied at a voltage higher than 0 V and V PGM is applied to the selected word line (WL3), the device to be programmed (C2), the selected word line (WL3), and the selected bit line (BL2) are shared. A voltage difference sufficient to cause dielectric breakdown is not generated in the other element C5 that does.
또한, 도 9와 같이, 프로그램하고자 하는 소자(C2)와 선택 워드라인(WL3)과 선택 비트라인(BL2)을 공유하는 다른 소자(C5)가 포함된 셀 스트링(222)에 프로그램된 소자(C6, C7)가 존재할 경우에는 비선택 워드라인(WL2, WL4)에 인가된 V PGM/2이 절연 파괴된 프로그램된 소자(C6, C7)에 의하여 소자 C5와 공유하는 수직 전극의 전압이 되므로, 선택 워드라인(WL3)에 프로그램 전압(VPGM)이 인가되어도 소자 C5에는 마찬가지로 절연 파괴가 일어날 정도로 충분한 전압차가 생기지 않게 된다.In addition, as shown in FIG. 9 , the device C6 programmed in the
따라서, 선택하지 않은 선택라인에 있는 모든 소자들은 주변 소자의 절연 파괴 여부와 상관없이 프로그램 동작에 영향을 미치지 않게 된다.Therefore, all devices on the non-selected selection line do not affect the program operation regardless of whether or not the insulation of peripheral devices is destroyed.
다음, 읽기 동작은 표 2와 같이 인가하여 하나의 소자만 선택적 읽기를 하거나, 표 3과 같이 인가하여 둘 이상의 소자를 동시에 일괄 읽기를 할 수 있다.Next, the read operation can be applied as shown in Table 2 to selectively read only one element, or applied as shown in Table 3 to perform simultaneous batch reading of two or more elements.
[표 2] OTP 메모리 소자의 선택적 읽기 동작 scheme[Table 2] Selective read operation scheme of OTP memory device
[표 3] OTP 메모리 소자의 일괄 읽기 동작 scheme[Table 3] Batch read operation scheme of OTP memory device
먼저, 표 2, 도 3 및 도 10을 참조하며, 복수 개의 비트라인(BL1, BL2, BL3), 복수 개의 워드라인(WL1, WL2, WL3, WL4) 및 복수 개의 선택라인(SL1, SL2, .., SLX)을 포함하여 구성된 원 타임 프로그래머블 메모리 어레이에서 특정 메모리 소자(C2)를 읽고자 할 경우를 설명한다.First, referring to Table 2, FIGS. 3 and 10, a plurality of bit lines BL1, BL2, and BL3, a plurality of word lines WL1, WL2, WL3, and WL4, and a plurality of selection lines SL1, SL2, . ., SL X ) will be described when a specific memory element C2 is to be read from the one-time programmable memory array.
상기 복수 개의 선택라인 중 선택된 것(SL1)에는 선택소자의 턴온 전압(VON)을, 나머지 선택라인(SL2, .., SLX)은 접지 전압(GND)을 각각 인가한다.A turn-on voltage (V ON ) of the selection element is applied to a selected one of the plurality of selection lines (SL1), and a ground voltage (GND) is applied to the remaining selection lines (SL2, .., SL X ).
상기 복수 개의 워드라인 중 선택 워드라인(WL3)에는 읽기 전압(VREAD)을, 나머지 비선택 워드라인(WL1, WL2, WL4)은 접지 전압(GND)을 각각 인가한다.A read voltage V READ is applied to a selected word line WL3 among the plurality of word lines, and a ground voltage GND is applied to the remaining non-selected word lines WL1 , WL2 , and WL4 , respectively.
상기 복수 개의 비트라인 중 읽고자 하는 소자(C2)가 있는 셀 스트링(221)이 연결된 선택 비트라인(BL2)에는 접지 전압(GND)을, 나머지 비선택 비트라인(BL1, BL3)은 공급 전압(VCC)을 각각 인가하여 읽고자 하는 하나의 소자(C2)를 선택적으로 읽기 동작을 할 수 있다. 이때, 읽고자 하는 소자(C2)의 근처에 있는 다른 소자의 간섭은 상술한 쇼트키 다이오드 특성으로 배제할 수 있게 된다.Among the plurality of bit lines, a ground voltage (GND) is applied to the selected bit line (BL2) to which the
다음, 표 3, 도 3 및 도 11을 참조하며, 복수 개의 비트라인(BL1, BL2, BL3), 복수 개의 워드라인(WL1, WL2, WL3, WL4) 및 복수 개의 선택라인(SL1, SL2, .., SLX)을 포함하여 구성된 원 타임 프로그래머블 메모리 어레이에서 둘 이상의 소자를 동시에 일괄적으로 읽고자 할 경우를 설명한다.Next, referring to Table 3, FIGS. 3 and 11, a plurality of bit lines BL1, BL2, and BL3, a plurality of word lines WL1, WL2, WL3, and WL4, and a plurality of selection lines SL1, SL2, . ., SL X ), a case where two or more devices are to be read simultaneously and collectively from a one-time programmable memory array configured including SL X ) will be described.
상기 복수 개의 워드라인과 상기 복수 개의 워드라인에 대한 전압 인가는 특정 메모리 소자(C2) 하나를 읽고자 할 경우와 동일하게 하고, 상기 복수 개의 비트라인의 전압 인가만 달리한다. 즉 둘 이상을 동시에 선택한 선택 비트라인(BL1, BL2, BL3)에는 접지 전압(GND)을, 나머지 비선택 비트라인(미도시)은 공급 전압(VCC)을 각각 인가하여 둘 이상의 소자(C2, C8, C9)를 동시에 읽기 동작을 할 수 있다. 물론, 상기 복수 개의 비트라인(BL1, BL2, BL3) 모두를 선택하여 접지 전압(GND)을 인가함으로써, 선택 워드라인(WL3)에 연결된 모든 메모리 소자(C2, C8, C9)를 메모리 셀소자 블록(CB)으로 일괄 읽기를 할 수 있다.Applying voltages to the plurality of word lines and the plurality of word lines is the same as when reading one specific memory element C2, and only voltages to the plurality of bit lines are applied differently. That is, a ground voltage (GND) is applied to two or more selected bit lines (BL1, BL2, and BL3) and a supply voltage (V CC ) is applied to the remaining non-selected bit lines (not shown), respectively, so that the two or more devices (C2, C8, C9) can read at the same time. Of course, by selecting all of the plurality of bit lines (BL1, BL2, and BL3) and applying the ground voltage (GND), all memory elements (C2, C8, and C9) connected to the selected word line (WL3) are connected to the memory cell element block. Batch reading is possible with (CB).
<원 타임 프로그래머블 메모리 어레이의 제조방법><Method of manufacturing one-time programmable memory array>
본 발명의 일 실시예에 의한 원 타임 프로그래머블 메모리 어레이의 제조방법에 관하여 도 12 내지 도 61을 참조하며 설명한다.A method of manufacturing a one-time programmable memory array according to an embodiment of the present invention will be described with reference to FIGS. 12 to 61 .
먼저, 도 12와 같이, 실리콘 기판(미도시) 위에 실리콘산화막(SiO2, 30)과 질화막(nitride, 40)을 교대로 증착한다. 도 13은 도 12의 AA'선 단면(a)과 BB'선 단면(b)을 보여준다. 여기서, 상기 실리콘산화막(30)은 적층된 소자 간의 분리를 위해 사용되며, 상기 질화막(40)은 후속 공정에서 nitride strip 후 금속 CVD (chemical vapor deposition)를 통해 OTP 메모리 소자의 WL metal을 형성하는데 사용된다.First, as shown in FIG. 12, a silicon oxide film (SiO 2 , 30) and a nitride film (nitride, 40) are alternately deposited on a silicon substrate (not shown). 13 shows a cross section (a) and a cross section BB' of FIG. 12 (b). Here, the
이어, 도 14 및 도 15와 같이, 워드라인 컨택을 위해 일측을 계단형태(112a, 122a)로 식각한다. 이때 질화막(40)이 OTP 메모리 소자의 WL metal로 교체되므로 nitride 면이 노출될 수 있도록 식각을 진행한다.Subsequently, as shown in FIGS. 14 and 15 , one side is etched in a
다음, 도 16 및 도 17과 같이, 제 1 산화막(32)을 증착한 후 평탄화 과정을 진행한다.Next, as shown in FIGS. 16 and 17 , a planarization process is performed after depositing the
이후, 도 18 및 도 19와 같이, 하나 이상의 원 타임 프로그래머블 메모리 소자를 수직으로 적층하기 위해 건식 식각으로 복수 개의 홀(50)을 형성한다.Then, as shown in FIGS. 18 and 19 , a plurality of
그리고, 도 20 및 도 21과 같이, 상기 복수 개의 홀 내측 벽면에 안티퓨즈 역할을 하는 프로그램용 절연막을 형성하고, 상기 프로그램용 절연막 상에 고농도 도핑된 n+ Si(60)를 증착하여 상기 복수 개의 홀(50) 내부를 채운다.And, as shown in FIGS. 20 and 21, a program insulating film serving as an antifuse is formed on the inner wall of the plurality of holes, and highly doped n + Si 60 is deposited on the program insulating film to form the plurality of holes. Fill the inside of the
도 22 및 도 23과 같이, 상기 n+ Si(60)를 선택적으로 상기 실리콘산화막(30)과 질화막(40)의 교대 증착층까지 식각하여 상기 복수 개의 홀 상부(52)를 비운다. 상기 n+ Si(60) 중 남아 있는 부분(62)이 OTP 메모리 소자의 일측 전극이 되는 수직 전극이 된다.As shown in FIGS. 22 and 23 , the n + Si 60 is selectively etched to alternately deposited layers of the
도 24 및 도 25와 같이, 비워진 상기 복수 개의 홀 상부(52)에 선택소자의 채널 영역을 만들기 위해 폴리 실리콘(64)으로 채운다.As shown in FIGS. 24 and 25, the
도 26 및 도 27과 같이, 상기 복수 개의 홀의 상부에 채워진 상기 폴리 실리콘(64)의 상단 일부를 식각하고 불순물을 도핑하여 p-type으로 하여 선택소자의 채널 영역을 만든다.26 and 27, a portion of the upper end of the
도 28 및 도 29와 같이, 식각된 상기 폴리 실리콘의 상단에 질화막(42)으로 채워 후속 공정에서 평탄화(chemical mechanical planarization, CMP) 공정의 식각 스토퍼(CMP stopper)로 역할을 하도록 한다.28 and 29, the top of the etched polysilicon is filled with a
도 30 및 도 31과 같이, 금속으로 워드라인을 형성하기 위해 워드라인 식각 마스크(70)를 형성한다.As shown in FIGS. 30 and 31 , a word
도 32 및 도 33과 같이, 상기 식각 마스크(70)로 상기 제 1 산화막(32) 및 상기 실리콘산화막(30)과 질화막(40)의 교대 증착층을 식각하여 복수 개의 트렌치(72)를 형성한다.32 and 33, a plurality of
도 34 및 도 35와 같이, 워드라인 형성용 공간을 확보하기 위해 상기 복수 개의 트렌치(72) 내에 노출된 질화막(40)을 제거한다.34 and 35, the
도 36 및 도 37과 같이, 상기 복수 개의 트렌치 내로 드러낸 구조물 위에 쇼트키 다이오드를 형성하기 위해 저농도로 도핑된 n- Si막(20)을 증착한다.36 and 37, a lightly doped n - Si film 20 is deposited to form a Schottky diode on the structure exposed into the plurality of trenches.
도 38 및 도 39와 같이, 상기 n- Si막(20) 상에 금속(10)을 증착하여 상기 쇼트키 다이오드가 형성되도록 하되, 상기 복수 개의 트렌치(72)가 완전히 채워지지 않아 적어도 최소한의 폭을 갖는 트렌치(11)로 남도록 한다.38 and 39, the Schottky diode is formed by depositing the
도 40 내지 도 43과 같이, 남아 있는 상기 복수 개의 트렌치(11)를 통해 선택적 등방성 식각으로 층별로 상기 금속(10) 및 상기 n- Si막(20)이 분리되도록 한다.As shown in FIGS. 40 to 43 , the
도 44 및 도 45와 같이, 분리용 제 2 산화막(34)을 증착한 후 CMP 공정을 진행하여 평탄화 한다.As shown in FIGS. 44 and 45, after depositing the
도 46 및 도 47과 같이, 마스크 물질을 증착하여 선택소자의 게이트 영역을 형성하기 위한 식각 마스크(72)를 형성한다.46 and 47, an
도 48 및 도 49와 같이, 상기 식각 마스크(72)의 패턴을 따라 식각하여 선택소자의 채널 영역을 만들기 위한 복수 개의 폴리 실리콘 기둥(64)이 드러나게 한다.48 and 49, a plurality of
도 50 및 도 51과 같이, 상기 복수 개의 폴리 실리콘 기둥(64) 상에 게이트 절연막(미도시)과 게이트 금속(80)을 순차 증착하고 CMP를 통해 상기 질화막(42)까지 평탄화를 해준다. 50 and 51, a gate insulating film (not shown) and a
도 52 및 도 53과 같이, 상기 게이트 금속(80)을 식각하여 복수 개의 선택라인(82)을 형성한다.52 and 53, a plurality of
도 54 내지 도 57과 같이, 상기 게이트 금속(80)의 식각으로 드러난 영역에 제 3 산화막(36)으로 채워주고 상기 질화막(42)을 제거 후 생긴 공간(42a)을 통해 선택소자의 전극층(소스 영역, 66) 형성을 위해 n+ Si가 되도록 이온주입공정을 진행한다.54 to 57, the region exposed by the etching of the
도 58 및 도 59와 같이, 워드라인 컨택용으로 상기 제 1 산화막(32)의 일측에 복수 개의 컨택홀(32a)을 형성하여 계단 형상의 층 컨택부가 노출되도록 한다.As shown in FIGS. 58 and 59, a plurality of
마지막으로, 도 60 및 도 61과 같이, 금속을 증착하여 상기 금속으로 선택라인 측의 상기 질화막(42)의 제거로 비워진 복수 개의 홀의 상단(42a)과 상기 복수 개의 컨택홀(32a)을 채워 컨택 플러그(91, 93)와 함께, 패터닝으로 복수개의 비트라인(92)과 복수 개의 워드라인(94)을 형성한다. Finally, as shown in FIGS. 60 and 61, metal is deposited to fill the upper ends 42a of the plurality of holes and the plurality of
이상으로, 첨부된 도면을 중심으로 본 발명의 바람직한 실시예에 대하여 설명하였으나, 첨부된 도면은 본 발명을 이해하기 위한 예시에 불과하므로, 이에 제한되지 않는다.In the above, preferred embodiments of the present invention have been described with reference to the accompanying drawings, but the accompanying drawings are only examples for understanding the present invention, and thus are not limited thereto.
10: 수평 전극
12: 쇼트키 다이오드
21, 22, 23: 반도체 물질층
30: 층간 절연막
40: 질화막
110, 120, 130, 140: OTP 메모리 소자
210, 220, 230, 240: OTP 메모리 블록
300, 310, 320, 330, 340: 수직 전극
400, 410: 프로그램용 절연막
500: 선택소자10: horizontal electrode
12: Schottky diode
21, 22, 23: semiconductor material layer
30: interlayer insulating film
40: nitride film
110, 120, 130, 140: OTP memory element
210, 220, 230, 240: OTP memory block
300, 310, 320, 330, 340: vertical electrode
400, 410: insulating film for programming
500: selection element
Claims (10)
상기 수직 전극을 감싸는 프로그램용 절연막;
상기 프로그램용 절연막을 감싸는 반도체 물질층; 및
상기 반도체 물질층에 접하여 쇼트키 다이오드를 형성하는 수평 전극을 포함하여 구성된 것을 특징으로 하는 원 타임 프로그래머블 메모리 소자.
columnar vertical electrodes;
an insulating film for programming surrounding the vertical electrode;
a semiconductor material layer surrounding the program insulating layer; and
A one-time programmable memory device, characterized in that it comprises a horizontal electrode in contact with the semiconductor material layer to form a Schottky diode.
상기 수직 전극은 n형 불순물이 고농도로 도핑된 실리콘(n+ Si)으로 형성되고,
상기 프로그램용 절연막은 실리콘산화막이고,
상기 반도체 물질층은 n형 불순물이 상기 수직 전극보다 저농도로 도핑된 실리콘(n- Si)으로 형성되고,
상기 수평 전극은 금속으로 상기 반도체 물질층을 감싸며 형성된 것을 특징으로 하는 원 타임 프로그래머블 메모리 소자.
According to claim 1,
The vertical electrode is formed of silicon (n + Si) doped with an n-type impurity at a high concentration,
The program insulating film is a silicon oxide film,
The semiconductor material layer is formed of silicon (n - Si) doped with an n-type impurity at a lower concentration than the vertical electrode,
The horizontal electrode is a one-time programmable memory device, characterized in that formed by surrounding the semiconductor material layer with a metal.
상기 복수 개의 비트라인 또는 상기 복수 개의 워드라인은 각각 복수 개의 수직 전극에 전기적으로 연결되고,
상기 복수 개의 수직 전극은 소정의 기판 상에 M x N 행렬 형태로 복수 개의 전도성 기둥으로 형성되고,
상기 복수 개의 전도성 기둥은 상기 행렬에서 각 행을 따라 층간 절연막을 사이에 두고 하나 이상의 원 타임 프로그래머블 메모리 소자가 수직으로 적층되며 열 방향으로 일정거리 이격되어 형성된 복수 개의 메모리 블록 내에 배치되고,
상기 원 타임 프로그래머블 메모리 소자는,
상기 전도성 기둥;
상기 전도성 기둥을 감싸는 프로그램용 절연막;
상기 프로그램용 절연막을 감싸는 반도체 물질층; 및
상기 반도체 물질층에 접하여 쇼트키 다이오드를 형성하는 수평 전극을 포함하여 구성된 것을 특징으로 하는 원 타임 프로그래머블 메모리 어레이.
In the one-time programmable memory array composed of a plurality of bit lines, a plurality of word lines, and a plurality of selection lines,
The plurality of bit lines or the plurality of word lines are electrically connected to a plurality of vertical electrodes, respectively;
The plurality of vertical electrodes are formed of a plurality of conductive pillars in the form of an M x N matrix on a predetermined substrate,
The plurality of conductive pillars are disposed in a plurality of memory blocks formed by vertically stacking one or more one-time programmable memory elements with an interlayer insulating film interposed therebetween along each row in the matrix and spaced apart from each other by a predetermined distance in the column direction,
The one-time programmable memory device,
the conductive pillar;
an insulating film for programming surrounding the conductive pillar;
a semiconductor material layer surrounding the program insulating layer; and
One-time programmable memory array, characterized in that it comprises a horizontal electrode in contact with the semiconductor material layer to form a Schottky diode.
상기 수평 전극은 금속으로 상기 복수 개의 메모리 블록 각각에 상기 행을 따라 배치된 복수 개의 전도성 기둥을 각각 상기 프로그램용 절연막과 상기 반도체 물질층을 사이에 두고 감싸며 형성되어 수평으로 복수 개의 원 타임 프로그래머블 메모리 소자의 각 일단에 전기적으로 연결되며 상기 층간 절연막을 사이에 두고 수직으로 하나 이상 적층된 것을 특징으로 하는 원 타임 프로그래머블 메모리 어레이.
According to claim 3,
The horizontal electrodes are formed by wrapping a plurality of conductive pillars disposed along the rows of each of the plurality of memory blocks with a metal, with the program insulating film and the semiconductor material layer interposed therebetween, so that a plurality of one-time programmable memory elements are formed horizontally. One-time programmable memory array, characterized in that electrically connected to each end of and vertically stacked at least one with the interlayer insulating film interposed therebetween.
상기 복수 개의 전도성 기둥은 각각의 상부에 동일한 기둥형상으로 선택소자의 바디층과 전극층이 더 형성되고,
상기 복수 개의 선택라인은 각각 상기 바디층 상에 게이트 절연막을 사이에 두고 상기 열 방향으로 전기적으로 연결되며 행 방향으로 이격된 것을 특징으로 하는 원 타임 프로그래머블 메모리 어레이.
According to claim 3 or 4,
A body layer and an electrode layer of a selection element are further formed in the same column shape on top of each of the plurality of conductive columns,
The one-time programmable memory array, characterized in that the plurality of selection lines are electrically connected in the column direction with a gate insulating film interposed therebetween on the body layer and spaced apart in the row direction.
상기 복수 개의 전도성 기둥과 상기 전극층은 각각 n형 불순물이 고농도로 도핑된 실리콘(n+ Si)으로 형성되고,
상기 반도체 물질층과 상기 바디층은 각각 상기 전도성 기둥 또는 상기 전극층보다 저농도로 도핑된 실리콘(n- Si)으로 형성되고,
상기 프로그램용 절연막과 상기 게이트 절연막은 실리콘산화막인 것을 특징으로 하는 원 타임 프로그래머블 메모리 어레이.
According to claim 5,
The plurality of conductive pillars and the electrode layer are each formed of silicon (n + Si) doped with an n-type impurity at a high concentration,
The semiconductor material layer and the body layer are each formed of silicon (n - Si) doped at a lower concentration than the conductive pillar or the electrode layer,
The one-time programmable memory array, characterized in that the insulating film for programming and the gate insulating film is a silicon oxide film.
상기 복수 개의 비트라인은 M개로 각각 상기 복수 개의 메모리 블록의 각 상부로 돌출된 상기 선택소자의 전극층에 전기적으로 연결되어, 수직하게 복수 개의 셀 스트링이 연결되고,
상기 수평 전극은 상기 복수 개의 메모리 블록 별로 상기 층간 절연막을 사이에 두고 수직으로 적층되되, 각 메모리 블록의 일측에 계단 형상으로 복수 개의 층 컨택부를 구비하고,
상기 복수 개의 워드라인은 각각 상기 복수 개의 층 컨택부를 통해 상기 복수 개의 메모리 블록의 동일층에 있는 수평 전극과 전기적으로 연결되고,
상기 복수 개의 선택라인은 N개로 상기 복수 개의 셀 스트링을 선택하는 것을 특징으로 하는 원 타임 프로그래머블 메모리 어레이.
According to claim 5,
The plurality of bit lines are M, and are electrically connected to electrode layers of the selection elements protruding upward from each of the plurality of memory blocks, so that a plurality of cell strings are connected vertically;
The horizontal electrodes are vertically stacked for each of the plurality of memory blocks with the interlayer insulating film interposed therebetween, and a plurality of layer contact units are provided on one side of each memory block in a step shape,
The plurality of word lines are electrically connected to horizontal electrodes on the same layer of the plurality of memory blocks through the plurality of layer contact units, respectively;
The one-time programmable memory array, characterized in that the plurality of selection lines are N to select the plurality of cell strings.
상기 원 타임 프로그래머블 메모리 어레이는 제 7 항의 메모리 어레이이고,
상기 복수 개의 선택라인 중 프로그램을 하고자 하는 소자가 있는 셀 스트링을 지나는 것에는 상기 선택소자의 턴온 전압(VON)을, 나머지 선택라인은 접지 전압(GND)을 각각 인가하고,
상기 복수 개의 워드라인 중 상기 프로그램을 하고자 하는 소자를 지나는 선택 워드라인에는 프로그램 전압(VPGM)을, 나머지 비선택 워드라인은 VPGM/2을 각각 인가하고,
상기 복수 개의 비트라인 중 상기 프로그램을 하고자 하는 소자를 지나는 선택 비트라인에는 접지 전압(GND)을, 나머지 비선택 비트라인은 공급 전압(VCC)을 각각 인가하여 상기 프로그램을 하고자 하는 소자의 프로그램용 절연막만 파괴하여 프로그램하는 것을 특징으로 하는 원 타임 프로그래머블 메모리 어레이의 동작방법.
In the operating method of a one-time programmable memory array composed of a plurality of bit lines, a plurality of word lines, and a plurality of selection lines,
The one-time programmable memory array is the memory array of claim 7,
Of the plurality of selection lines, a turn-on voltage (V ON ) of the selection element is applied to a cell string passing through a cell string having a device to be programmed, and a ground voltage (GND) is applied to the remaining selection lines, respectively;
Of the plurality of word lines, a program voltage (V PGM ) is applied to a selected word line passing through a device to be programmed, and a V PGM /2 is applied to the remaining non-selected word lines, respectively;
For programming of the device to be programmed, a ground voltage (GND) is applied to a selected bit line passing through the device to be programmed, and a supply voltage (V CC ) is applied to the remaining unselected bit lines among the plurality of bit lines. A method of operating a one-time programmable memory array, characterized in that only the insulating film is destroyed and programmed.
상기 원 타임 프로그래머블 메모리 어레이는 제 7 항의 메모리 어레이이고,
상기 복수 개의 선택라인 중 선택된 것에는 상기 선택소자의 턴온 전압(VON)을, 나머지 선택라인은 접지 전압(GND)을 각각 인가하고,
상기 복수 개의 워드라인 중 선택 워드라인에는 읽기 전압(VREAD)을, 나머지 비선택 워드라인은 접지 전압(GND)을 각각 인가하고,
상기 복수 개의 비트라인 중 하나 또는 둘 이상을 동시에 선택하여 선택 비트라인에는 접지 전압(GND)을, 나머지 비선택 비트라인은 공급 전압(VCC)을 각각 인가하여 하나 또는 둘 이상의 소자를 동시에 읽기 동작하는 것을 특징으로 하는 원 타임 프로그래머블 메모리 어레이의 동작방법.
In the operating method of a one-time programmable memory array composed of a plurality of bit lines, a plurality of word lines, and a plurality of selection lines,
The one-time programmable memory array is the memory array of claim 7,
Applying a turn-on voltage (V ON ) of the selection element to a selected one of the plurality of selection lines and a ground voltage (GND) to the remaining selection lines, respectively;
Applying a read voltage (V READ ) to a selected word line among the plurality of word lines and applying a ground voltage (GND) to the remaining non-selected word lines, respectively;
Simultaneous reading of one or more devices by simultaneously selecting one or two or more of the plurality of bit lines and applying a ground voltage (GND) to the selected bit line and a supply voltage (V CC ) to the remaining non-selected bit lines. A method of operating a one-time programmable memory array, characterized in that for doing.
워드라인 컨택을 위해 일측을 계단형태로 식각하는 단계;
제 1 산화막을 증착한 후 평탄화 하는 단계;
하나 이상의 원 타임 프로그래머블 메모리 소자를 수직으로 적층하기 위해 건식 식각으로 복수 개의 홀을 형성하는 단계;
상기 복수 개의 홀 내측 벽면에 안티퓨즈 역할을 하는 프로그램용 절연막을 형성하고, 상기 프로그램용 절연막 상에 고농도 도핑된 n+ Si를 증착하여 상기 복수 개의 홀 내부를 채우는 단계;
상기 n+ Si를 선택적으로 상기 실리콘산화막과 질화막의 교대 증착층까지 식각하여 상기 복수 개의 홀 상부를 비우는 단계;
비워진 상기 복수 개의 홀 상부에 선택소자의 채널 영역을 만들기 위해 폴리 실리콘으로 채우는 단계;
상기 복수 개의 홀의 상부에 채워진 상기 폴리 실리콘의 상단 일부를 식각하고 불순물을 도핑하여 p-type으로 하는 단계;
식각된 상기 폴리 실리콘의 상단에 질화막으로 채워 평탄화 식각 스토퍼(CMP stopper)로 하는 단계;
금속으로 워드라인을 형성하기 위해 워드라인 식각 마스크를 형성하는 단계;
상기 식각 마스크로 상기 제 1 산화막 및 상기 실리콘산화막과 질화막의 교대 증착층을 식각하여 복수 개의 트렌치를 형성하는 단계;
워드라인 형성용 공간을 확보하기 위해 상기 복수 개의 트렌치 내에 노출된 질화막을 제거하는 단계;
상기 복수 개의 트렌치 내로 드러낸 구조물 위에 쇼트키 다이오드를 형성하기 위해 저농도로 도핑된 n- Si막을 증착하는 단계;
상기 n- Si막 상에 금속을 증착하여 상기 쇼트키 다이오드가 형성되도록 하되, 상기 복수 개의 트렌치가 완전히 채워지지 않도록 하는 단계;
남아 있는 상기 복수 개의 트렌치를 통해 선택적 등방성 식각으로 층별로 상기 금속 및 상기 n- Si막이 분리되도록 하는 단계;
분리용 제 2 산화막을 증착한 후 CMP 공정을 진행하는 단계;
마스크 물질을 증착하여 선택소자의 게이트 영역을 형성하기 위한 식각 마스크를 형성하는 단계;
상기 식각 마스크의 패턴을 따라 식각하여 선택소자의 채널 영역을 만들기 위한 복수 개의 폴리 실리콘 기둥이 드러나게 하는 단계;
상기 복수 개의 폴리 실리콘 기둥 상에 게이트 절연막과 게이트 금속을 순차 증착하고 CMP를 통해 상기 질화막까지 평탄화를 해주는 단계;
상기 게이트 금속을 식각하여 복수 개의 선택라인을 형성하는 단계;
상기 게이트 금속의 식각으로 드러난 영역에 제 3 산화막으로 채워주고 상기 질화막을 제거 후 선택소자의 전극층(소스 영역) 형성을 위해 n+ Si가 되도록 이온주입하는 단계;
워드라인 컨택용으로 상기 제 1 산화막의 일측에 복수 개의 컨택홀을 형성하여 계단 형상의 층 컨택부가 노출되도록 하는 단계; 및
금속을 증착하여 선택라인 측의 상기 질화막의 제거로 비워진 복수 개의 홀의 상단과 상기 복수 개의 컨택홀을 채우고, 패터닝을 진행하여 복수개의 비트라인과 복수 개의 워드라인을 형성하는 단계를 포함하는 것을 특징으로 하는 원 타임 프로그래머블 메모리 어레이의 제조방법.Alternately depositing a silicon oxide film (SiO 2 ) and a nitride film on a silicon substrate;
Etching one side in a stepped form for a word line contact;
planarization after depositing a first oxide film;
forming a plurality of holes by dry etching to vertically stack one or more one-time programmable memory elements;
forming an insulating film for programming that serves as an antifuse on inner walls of the plurality of holes, and depositing highly-doped n + Si on the insulating film for programming to fill the inside of the plurality of holes;
emptying upper portions of the plurality of holes by selectively etching the n + Si to alternately deposited layers of the silicon oxide film and the nitride film;
filling with polysilicon to form a channel region of a selection element on top of the plurality of empty holes;
Etching a portion of the top of the polysilicon filled in the plurality of holes and doping it with impurities to make it p-type;
Filling the top of the etched polysilicon with a nitride film to form a planarization etch stopper (CMP stopper);
forming a word line etch mask to form word lines in metal;
forming a plurality of trenches by etching the first oxide layer and the alternately deposited layers of the silicon oxide layer and the nitride layer using the etching mask;
removing the exposed nitride layer in the plurality of trenches to secure a space for forming a word line;
depositing a lightly doped n - Si film to form a Schottky diode on the structure exposed into the plurality of trenches;
depositing a metal on the n - Si layer to form the Schottky diode, but not completely filling the plurality of trenches;
separating the metal layer and the n - Si layer layer by layer through selective isotropic etching through the plurality of remaining trenches;
Depositing a second oxide film for separation and then performing a CMP process;
forming an etching mask for forming a gate region of a selection device by depositing a mask material;
etching along the pattern of the etching mask to expose a plurality of polysilicon pillars for forming a channel region of a selection device;
sequentially depositing a gate insulating film and a gate metal on the plurality of polysilicon pillars and planarizing the nitride film through CMP;
etching the gate metal to form a plurality of selection lines;
filling a region exposed by the etching of the gate metal with a third oxide layer, removing the nitride layer, and implanting ions such that n + Si is formed to form an electrode layer (source region) of a selection device;
forming a plurality of contact holes for word line contacts on one side of the first oxide layer to expose a step-shaped layer contact portion; and
Depositing a metal to fill the upper ends of the plurality of holes and the plurality of contact holes vacated by the removal of the nitride film on the selection line side, and performing patterning to form a plurality of bit lines and a plurality of word lines. A method of manufacturing a one-time programmable memory array.
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