KR20230074993A - Dram 소자의 비트라인 제조 방법 - Google Patents
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Abstract
DRAM 소자의 비트라인 제조 방법이 개시된다. 일 실시예에 따르면, DRAM 소자의 비트라인 제조 방법은, 비트라인의 하부층을 비트라인 컨택과 동일한 물질로 일괄 공정을 통해 일체형으로 형성하는 단계를 포함할 수 있다.
Description
아래의 실시예들은 DRAM 소자에서 비트라인 및 비트라인 컨택을 제조하는 방법에 대한 기술이다.
DRAM(Dynamic Random Access Memory)과 같은 반도체 소자는 소스 영역 및 드레인 영역을 갖는 모스 트랜지스터, 소스 영역에 전기적으로 연결되는 커패시터 및 드레인 영역에 전기적으로 연결되는 비트 라인과 같은 배선을 구비한다.
이와 같은 DRAM 소자는 고집적을 요구하는 고밀도 제품에 적용되기 위해 설계 및 공정이 미세화됨에 따라, DRAM 셀에서 원치 않은 부분의 쇼트가 발생되어 소자가 불량해지는 문제점을 갖는다.
예를 들어, 현재 DRAM 소자는 6F2(F; Feature Size) 설계룰의 DRAM 소자를 도시한 도 1에 도시된 바와 같이 비트라인(BL)과 드레인을 연결하는 비트라인 컨택(BC) 및 커패시터의 전극과 소스를 연결하는 스토리지 컨택(SC) 사이의 거리가 짧은 레이아웃을 갖기 때문에, 조금의 Mis align으로도 쇼트가 발생되어 소자가 불량해지게 된다.
이를 개선하고자 비트라인 컨택(BC)이 설계룰 보다 작은 크기로 형성된다면, 비트라인(BL) 및 비트라인 컨택(BC) 사이의 접촉 저항이나 비트라인 컨택(BC) 및 드레인 사이의 접촉 저항이 나빠져 DRAM 소자의 속도나 성능이 저하될 수 있다.
따라서, DRAM 소자의 고집적 및 고밀도화를 위해, 비트라인 컨택(BC)과 스토리지 컨택(SC)간의 쇼트를 억제하면서 비트라인(BL) 및 비트라인 컨택(BC) 사이의 접촉 저항과 비트라인 컨택(BC) 및 드레인 사이의 접촉 저항을 개선하는 기술이 제안될 필요가 있다.
일 실시예들은 DRAM 소자에서 비트라인 컨택과 스토리지 컨택 사이의 쇼트를 개선하고자, 비트라인 컨택을 비트라인과 동일한 너비로 형성하는 DRAM 소자의 비트라인 제조 방법을 제안한다.
또한, 일 실시예들은 DRAM 소자에서 비트라인과 비트라인 컨택 사이의 접촉 저항을 개선하고자, 비트라인의 하부층과 비트라인 컨택을 일체형으로 형성하는 DRAM 소자의 비트라인 제조 방법을 제안한다.
다만, 본 발명이 해결하고자 하는 기술적 과제들은 상기 과제로 한정되는 것이 아니며, 본 발명의 기술적 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있다.
일 실시예에 따르면, DRAM 소자의 비트라인 제조 방법은, 게이트 라인을 포함한 채, 상부에 층간 절연막이 형성된 기판을 준비하는 단계; 상기 층간 절연막의 상부에 형성되는 에칭 마스크-상기 에칭 마스크는 비트라인에 대응하는 영역이 패터닝됨- 및 상기 에칭 마스크의 상부에 형성되는 비트라인 컨택 포토레지스트-상기 비트라인 컨택 포토레지스트는 비트라인 컨택에 대응하는 영역이 패터닝됨-을 이용하여, 상기 비트라인이 형성될 공간 및 상기 비트라인 컨택이 형성될 공간을 순차적으로 확보하는 단계; 상기 비트라인 컨택이 형성될 공간 및 상기 비트라인이 형성될 공간의 일정 높이까지 제1 물질을 증착하여, 상기 비트라인 컨택 및 상기 비트라인의 하부층을 형성하는 단계; 및 상기 비트라인이 형성될 공간에서 상기 비트라인의 하부층이 형성되고 남은 공간에 제2 물질을 증착하여, 상기 비트라인의 상부층을 형성하는 단계를 포함할 수 있다.
일 측에 따르면, 상기 비트라인 컨택 및 상기 비트라인의 하부층을 형성하는 단계는, 상기 비트라인 컨택 및 상기 비트라인의 하부층을 상기 제1 물질로 일괄 공정을 통해 일체형으로 형성하는 단계인 것을 특징으로 할 수 있다.
다른 일 측에 따르면, 상기 비트라인이 형성될 공간 및 상기 비트라인 컨택이 형성될 공간을 순차적으로 확보하는 단계는, 상기 비트라인 컨택이 상기 비트라인과 동일한 너비를 갖도록 상기 비트라인이 형성될 공간을 확보하는 과정 및 상기 비트라인 컨택이 형성될 공간을 확보하는 과정 모두에서 상기 에칭 마스크를 이용하는 것을 특징으로 할 수 있다.
또 다른 일 측에 따르면, 상기 비트라인이 형성될 공간 및 상기 비트라인 컨택이 형성될 공간을 순차적으로 확보하는 단계는, 상기 비트라인에 대응하는 영역이 패터닝된 상기 에칭 마스크를 통해, 일정 깊이까지 상기 층간 절연막을 에칭하여 상기 비트라인이 형성될 공간을 확보하는 단계; 상기 비트라인 컨택에 대응하는 영역이 패터닝된 상기 비트라인 컨택 포토레지스트에 의해 덮인 상기 에칭 마스크를 통해, 상기 기판이 노출되도록 상기 층간 절연막을 에칭하여 상기 비트라인 컨택이 형성될 공간을 확보하는 단계; 및 상기 비트라인 컨택 포토레지스트 및 상기 에칭 마스크를 제거하는 단계를 포함하는 것을 특징으로 할 수 있다.
또 다른 일 측에 따르면, 상기 비트라인이 형성될 공간을 확보하는 단계는, 상기 층간 절연막의 상부에 상기 에칭 마스크 및 비트라인 포토레지스트를 순차적으로 형성하는 단계; 상기 비트라인 포토레지스트에서 상기 비트라인에 대응하는 영역을 패터닝하여 상기 에칭 마스크에서 상기 비트라인에 대응하는 영역을 노출시키는 단계; 상기 에칭 마스크에서 상기 비트라인에 대응하는 영역을 패터닝하는 단계; 및 상기 비트라인이 형성될 공간을 확보한 뒤, 상기 비트라인 포토레지스트를 제거하는 단계를 포함하는 것을 특징으로 할 수 있다.
또 다른 일 측에 따르면, 상기 비트라인이 형성될 공간을 확보하는 단계에서 상기 층간 절연막이 에칭되는 일정 깊이는, 상기 비트라인의 두께에 기초하여 결정되는 것을 특징으로 할 수 있다.
또 다른 일 측에 따르면, 상기 비트라인이 형성될 공간을 확보하는 단계에서 상기 층간 절연막이 에칭되는 일정 깊이는, 상기 비트라인의 두께 및 상기 비트라인의 상부에 형성될 비트라인 에칭 보호막의 두께에 기초하여 결정되는 것을 특징으로 할 수 있다.
또 다른 일 측에 따르면, 상기 비트라인이 형성될 공간을 확보하는 단계에서 상기 층간 절연막이 에칭되는 일정 깊이는, 상기 층간 절연막에서 상기 비트라인이 형성될 공간의 하부에 상기 비트라인 컨택이 형성될 공간을 확보하는 깊이 값으로 결정되는 것을 특징으로 할 수 있다.
또 다른 일 측에 따르면, 상기 비트라인이 형성될 공간을 확보하는 단계는, 상기 비트라인이 형성될 공간의 측면이 경사진 형상을 갖도록 상기 층간 절연막을 에칭하는 단계를 포함하는 것을 특징으로 할 수 있다.
또 다른 일 측에 따르면, 상기 비트라인 컨택이 형성될 공간을 확보하는 단계는, 상기 에칭 마스크의 상부에 비트라인 컨택 포토레지스트를 형성하는 단계; 및 상기 비트라인 컨택 포토레지스트에서 비트라인 컨택에 대응하는 영역을 패터닝하여 상기 층간 절연막에서 상기 비트라인 컨택에 대응하는 영역을 노출시키는 단계를 포함하는 것을 특징으로 할 수 있다.
또 다른 일 측에 따르면, 상기 비트라인 컨택 및 상기 비트라인의 하부층을 형성하는 단계는, 상기 비트라인이 형성될 공간 전체에 상기 제1 물질을 증착하는 단계; 및 상기 비트라인이 형성될 공간 전체에 증착된 상기 제1 물질을 일정 깊이까지 에칭하는 단계를 포함하는 것을 특징으로 할 수 있다.
또 다른 일 측에 따르면, 상기 제1 물질이 에칭되는 일정 깊이는, 상기 비트라인의 상부층의 두께에 기초하여 결정되는 것을 특징으로 할 수 있다.
또 다른 일 측에 따르면, 상기 제1 물질이 에칭되는 일정 깊이는, 상기 비트라인의 상부층의 두께 및 상기 비트라인의 상부에 형성될 비트라인 에칭 보호막의 두께에 기초하여 결정되는 것을 특징으로 할 수 있다.
또 다른 일 측에 따르면, 상기 층간 절연막은, 상기 비트라인 컨택에 대응하는 영역 및 상기 비트라인에 대응하는 영역을 포함하는 제1 층간 절연막과, 상기 비트라인의 상부에 형성될 비트라인 에칭 보호막에 대응하는 영역을 포함하는 제2 층간 절연막-상기 제2 층간 절연막은 상기 제1 층간 절연막보다 큰 식각비를 가짐-을 포함하는 다층 구조인 것을 할 수 있다.
또 다른 일 측에 따르면, 상기 제1 물질을 일정 깊이까지 에칭하는 단계는, 상기 제2 층간 절연막에서 상기 제1 물질이 증착된 영역의 측면 일부 영역을 더 에칭하는 단계를 포함하는 것을 특징으로 할 수 있다.
또 다른 일 측에 따르면, 상기 비트라인의 상부층을 형성하는 단계는, 상기 비트라인이 형성될 공간에서 상기 비트라인의 하부층이 형성되고 남은 공간의 일정 높이까지 상기 제2 물질을 증착하여, 상기 비트라인의 상부층을 형성하는 단계; 및 상기 비트라인이 형성될 공간에서 상기 비트라인의 상부층이 형성되고 남은 공간-상기 남은 공간은 상기 제2 층간 절연막에서 더 에칭된 상기 제1 물질이 증착된 영역의 측면 일부 영역을 포함함-에 제3 물질을 증착하여, 상기 비트라인의 상부층보다 큰 너비를 갖는 비트라인 에칭 보호막을 형성하는 단계를 포함하는 것을 특징으로 할 수 있다.
또 다른 일 측에 따르면, 상기 비트라인의 상부층을 형성하는 단계는, 상기 비트라인이 형성될 공간에서 상기 비트라인의 하부층이 형성되고 남은 공간의 일정 높이까지 상기 제2 물질을 증착하여, 상기 비트라인의 상부층을 형성하는 단계; 및 상기 비트라인이 형성될 공간에서 상기 비트라인의 상부층이 형성되고 남은 공간에 제3 물질을 증착하여, 비트라인 에칭 보호막을 형성하는 단계를 포함하는 것을 특징으로 할 수 있다.
또 다른 일 측에 따르면, 상기 비트라인의 상부층을 형성하는 단계는, 선택 증착법을 이용하여 상기 비트라인의 하부층의 상부에만 상기 제2 물질을 증착하는 것을 특징으로 할 수 있다.
또 다른 일 측에 따르면, 상기 비트라인 에칭 보호막은, 상기 DRAM 소자의 비트라인 제조 방법이 수행된 이후, 스토리지 컨택을 형성하는 과정에서 상기 비트라인이 에칭되는 것을 방지하는 것을 특징으로 할 수 있다.
또 다른 일 측에 따르면, 상기 비트라인 컨택 및 상기 비트라인의 하부층을 형성하는 단계는, 상기 비트라인 컨택이 상기 기판과 기 설정된 값 이하의 접촉 저항을 갖도록 불순물이 도핑된 상기 제1 물질을 증착하는 단계를 포함하는 것을 특징으로 할 수 있다.
일 실시예에 따르면, 게이트 라인을 통해 인가되는 전압에 의해 기판의 활성 영역에 채널을 형성하는 DRAM 소자는, 상기 기판의 활성 영역의 상부에 형성되는 비트라인 컨택; 및 상기 비트라인 컨택의 상부에 형성된 채 상부층 및 하부층으로 구성되는 비트라인을 포함하고, 상기 비트라인 컨택 및 상기 비트라인의 하부층은, 동일한 물질로 형성되는 것을 특징으로 할 수 있다.
일 측에 따르면, 상기 비트라인 컨택은, 상기 비트라인과 동일한 너비를 갖는 것을 특징으로 할 수 있다.
다른 일 측에 따르면, 상기 비트라인 컨택 및 상기 비트라인의 하부층은, 일괄 공정을 통해 일체형으로 형성되는 것을 특징으로 할 수 있다.
일 실시예들은 비트라인 컨택을 비트라인과 동일한 너비로 형성하는 DRAM 소자의 비트라인 제조 방법을 제안함으로써, DRAM 소자에서 비트라인 컨택과 스토리지 컨택 사이의 쇼트를 개선할 수 있다.
또한, 일 실시예들은 비트라인의 하부층과 비트라인 컨택을 일체형으로 형성하는 DRAM 소자의 비트라인 제조 방법을 제안함으로써, DRAM 소자에서 비트라인과 비트라인 컨택 사이의 접촉 저항을 개선할 수 있다.
다만, 본 발명의 효과는 상기 효과들로 한정되는 것이 아니며, 본 발명의 기술적 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있다.
도 1은 6F2 설계룰의 DRAM 소자를 도시한 평면도이다.
도 2는 일 실시예에 따른 DRAM 소자의 비트라인 제조 방법을 도시한 플로우 차트이다.
도 3a 내지 3o는 도 2에 도시된 DRAM 소자의 비트라인 제조 방법을 설명하기 위해 DRAM 소자를 도시한 평면도이다.
도 4a 내지 4o는 도 2에 도시된 DRAM 소자의 비트라인 제조 방법을 설명하기 위해 DRAM 소자를 도시한 측면 단면도로서, 도 3a 내지 3o의 DRAM 소자를 A-A'선으로 자른 단면에 해당된다.
도 5a 내지 5o는 도 2에 도시된 DRAM 소자의 비트라인 제조 방법을 설명하기 위해 DRAM 소자를 도시한 측면 단면도로서, 도 3a 내지 3o의 DRAM 소자를 B-B'선으로 자른 단면에 해당된다.
도 6a 내지 6e는 도 2에 도시된 DRAM 소자의 비트라인 제조 방법에서 다층 구조를 갖는 층간 절연막을 이용하는 경우를 설명하기 위해 DRAM 소자를 도시한 측면 단면도이다.
도 2는 일 실시예에 따른 DRAM 소자의 비트라인 제조 방법을 도시한 플로우 차트이다.
도 3a 내지 3o는 도 2에 도시된 DRAM 소자의 비트라인 제조 방법을 설명하기 위해 DRAM 소자를 도시한 평면도이다.
도 4a 내지 4o는 도 2에 도시된 DRAM 소자의 비트라인 제조 방법을 설명하기 위해 DRAM 소자를 도시한 측면 단면도로서, 도 3a 내지 3o의 DRAM 소자를 A-A'선으로 자른 단면에 해당된다.
도 5a 내지 5o는 도 2에 도시된 DRAM 소자의 비트라인 제조 방법을 설명하기 위해 DRAM 소자를 도시한 측면 단면도로서, 도 3a 내지 3o의 DRAM 소자를 B-B'선으로 자른 단면에 해당된다.
도 6a 내지 6e는 도 2에 도시된 DRAM 소자의 비트라인 제조 방법에서 다층 구조를 갖는 층간 절연막을 이용하는 경우를 설명하기 위해 DRAM 소자를 도시한 측면 단면도이다.
이하, 본 발명의 실시예를 첨부된 도면을 참조하여 상세하게 설명한다. 그러나 본 발명이 실시예들에 의해 제한되거나 한정되는 것은 아니다. 또한, 각 도면에 제시된 동일한 참조 부호는 동일한 부재를 나타낸다.
또한, 본 명세서에서 사용되는 용어(Terminology)들은 본 발명의 바람직한 실시예를 적절히 표현하기 위해 사용된 용어들로서, 이는 시청자, 운용자의 의도 또는 본 발명이 속하는 분야의 관례 등에 따라 달라질 수 있다. 따라서, 본 용어들에 대한 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다. 예컨대, 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 또한, 본 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
또한, 본 발명의 다양한 실시 예는 서로 다르지만 상호 배타적일 필요는 없음이 이해되어야 한다. 예를 들어, 여기에 기재되어 있는 특정 형상, 구조 및 특성은 일 실시예에 관련하여 본 발명의 기술적 사상 및 범위를 벗어나지 않으면서 다른 실시 예로 구현될 수 있다. 또한, 제시된 각각의 실시예 범주에서 개별 구성요소의 위치, 배치, 또는 구성은 본 발명의 기술적 사상 및 범위를 벗어나지 않으면서 변경될 수 있음이 이해되어야 한다.
도 2는 일 실시예에 따른 DRAM 소자의 비트라인 제조 방법을 도시한 플로우 차트이고, 도 3a 내지 3j는 도 2에 도시된 DRAM 소자의 비트라인 제조 방법을 설명하기 위해 DRAM 소자를 도시한 평면도이며, 도 4a 내지 4j는 도 2에 도시된 DRAM 소자의 비트라인 제조 방법을 설명하기 위해 DRAM 소자를 도시한 측면 단면도로서, 도 3a 내지 3j의 DRAM 소자를 A-A'선으로 자른 단면에 해당되고, 도 5a 내지 5j는 도 2에 도시된 DRAM 소자의 비트라인 제조 방법을 설명하기 위해 DRAM 소자를 도시한 측면 단면도로서, 도 3a 내지 3j의 DRAM 소자를 B-B'선으로 자른 단면에 해당된다.
이하, 설명되는 DRAM 소자의 비트라인 제조 방법은 자동화 및 기계화된 제조 시스템에 의해 수행됨을 전제로 하며, 제조 방법에 의해 제조되는 DRAM 소자는 통상의 DRAM 소자와 동일하나 비트라인 및 비트라인 컨택이 차별화된 구조를 갖는 것을 특징으로 한다.
단계(S210)에서 제조 시스템은, 게이트 라인(GL)을 포함한 채, 상부에 층간 절연막(ILD)이 형성된 기판(SUB)을 준비할 수 있다.
예를 들어, 제조 시스템은 도 3a, 4a 및 5a에 도시된 바와 같이 게이트 라인(GL) 및 분리 절연막(DIE)을 포함하는 반도체 기판(SUB)을 준비하여 기판(SUB) 상 DRAM 셀이 형성될 활성화 영역을 확보한 뒤, 도 3b, 4b 및 5b에 도시된 바와 같이 기판(SUB)의 상부에 층간 절연막(ILD)을 증착할 수 있다. 게이트 라인(GL)의 상부에는 게이트 라인 에칭 보호막(GL-EP)이 형성될 수 있다.
이하, 설명의 편의를 위해 평면도인 도 3a 내지 3o에서는 게이트 라인 에칭 보호막(GL-EP) 및 분리 절연막(DIE)이 생략된다.
반도체 기판(SUB)으로는 단결정 실리콘, 다결정 실리콘 또는 비정질 실리콘으로 구성되는 실리콘 기판, 실리콘-게르마늄 기판, 게르마늄 기판 또는 단결정 에피택시얼 층(Epitaxial layer)이 성장된 단결정 실리콘 기판 등이 사용될 수 있으며, 기판(SUB)에 게이트 라인(GL) 및 분리 절연막(DIE)이 형성되는 공정은 종래의 공정이 그대로 이용될 수 있다.
층간 절연막(ILD)은 실리콘 산화막 또는 실리콘 질화막 등의 절연 물질로 형성될 수 있다.
이어서 단계(S220)에서 제조 시스템은, 층간 절연막(ILD)의 상부에 형성되는 에칭 마스크(E-MASK)(에칭 마스크(E-MASK)는 비트라인(BL)에 대응하는 영역이 패터닝됨) 및 에칭 마스크(E-MASK)의 상부에 형성되는 비트라인 컨택 포토레지스트(BC-PR)(비트라인 컨택 포토레지스트(BC-PR)는 비트라인 컨택(BC)에 대응하는 영역이 패터닝됨)을 이용하여, 비트라인(BL)이 형성될 공간(BL-S) 및 비트라인 컨택(BC)이 형성될 공간(BC-S)을 순차적으로 확보할 수 있다.
에칭 마스크(E-MASK) 및 비트라인 컨택 포토레지스트(BC-PR)을 이용하여 비트라인(BL)이 형성될 공간(BL-S) 및 비트라인 컨택(BC)이 형성될 공간(BC-S)을 순차적으로 확보하는 공정에는, 다마신(Damascene) 및 자기 정렬(Self align) 패터닝 공정이 이용될 수 있다.
에칭 마스크(E-MASK)로는 층간 절연막(ILD)의 에칭 시 우수한 에칭 선택비를 갖도록 다결정 실리콘이 사용될 수 있으나, 이에 제한되거나 한정되지는 않는다.
에칭 마스크(E-MASK)를 이용한 에칭 공정은 Cl기(예컨대, CH1-xFx, (x=1 내지 4))를 함유한 기체를 사용한 통상의 플라즈마 건식 식각 방식이 사용될 수 있다. 그러나 이에 제한되거나 한정되지는 않는다.
비트라인 컨택 포토레지스트(BC-PR) 및 후술되는 비트라인 포토레지스트(BL-PR)를 이용하는 공정은, 통상의 포토리소그래피 공정을 의미한다.
특히, 단계(S220)는 비트라인 컨택(BC)이 비트라인(BL)과 동일한 너비를 갖도록 비트라인(BL)이 형성될 공간(BL-S)을 확보하는 과정 및 비트라인 컨택(BC)이 형성될 공간(BC-S)을 확보하는 과정 모두에서 에칭 마스크(E-MASK)를 공통적으로 이용함을 특징으로 한다.
보다 상세하게, 단계(S220)는 비트라인(BL)에 대응하는 영역이 패터닝된 에칭 마스크(E-MASK)를 통해, 일정 깊이까지 층간 절연막(ILD)을 에칭하여 비트라인(BL)이 형성될 공간(BL-S)을 확보하는 제1 단계; 비트라인 컨택(BC)에 대응하는 영역이 패터닝된 비트라인 컨택 포토레지스트(BC-PR)에 의해 덮인 에칭 마스크(E-MASK)를 통해, 기판(SUB)이 노출되도록 층간 절연막(ILD)을 에칭하여 비트라인 컨택(BC)이 형성될 공간(BC-S)을 확보하는 제2 단계; 및 비트라인 컨택 포토레지스트(BC-PR) 및 에칭 마스크(E-MASK)를 제거하는 제3 단계를 포함할 수 있다.
예를 들어, 제조 시스템은 도 3c, 4c 및 5c에 도시된 바와 같이 층간 절연막(ILD)의 상부에 에칭 마스크(E-MASK) 및 비트라인 포토레지스트(BL-PR)를 순차적으로 형성하고, 도 3d, 4d 및 5d에 도시된 바와 같이 비트라인 포토레지스트(BL-PR)에서 비트라인(BL)에 대응하는 영역을 패터닝하여 에칭 마스크(E-MASK)에서 비트라인(BL)에 대응하는 영역(BL-A)을 노출시키며, 도 3e, 4e 및 5e에 도시된 바와 같이 에칭 마스크(E-MASK)에서 비트라인(BL)에 대응하는 영역(BL-A)을 패터닝한 뒤, 도 3f, 4f 및 5f에 도시된 바와 같이 비트라인(BL)에 대응하는 영역(BL-A)이 패터닝된 에칭 마스크(E-MASK)를 통해 일정 깊이까지 층간 절연막(ILD)을 에칭하여 비트라인(BL)이 형성될 공간(BL-S)을 확보함으로써, 단계(S220)의 제1 단계를 수행할 수 있다.
이 때, 제조 시스템은 비트라인(BL)이 형성될 공간(BL-S)의 측면이 경사진 형상(양의 경사면)을 갖도록 층간 절연막(ILD)을 에칭할 수 있다. 이는, 비트라인(BL)의 상부에 형성되는 비트라인 에칭 보호막(BL-EP)이 비트라인(BL)보다 큰 너비를 갖도록 하기 위한 것이다.
이하, 비트라인 에칭 보호막(BL-EP)은 설명된 바와 같이 비트라인(BL)보다 큰 너비로 형성됨으로써, 단계들(S210 내지 S240)을 포함하는 DRAM 소자의 비트라인 제조 방법이 수행된 이후 스토리지 컨택을 형성하는 과정에서 비트라인(BL)이 에칭되는 것을 방지하는 구성부로, 구현 예시에 따라 생략될 수 있다. 비트라인 에칭 보호막(BL-EP)으로는 Si3N4 또는 SiON이 사용될 수 있다.
비트라인(BL)이 형성될 공간(BL-S)을 확보하는 과정에서 층간 절연막(ILD)이 에칭되는 일정 깊이는, 비트라인(BL)의 두께 및 비트라인(BL)의 상부에 형성될 비트라인 에칭 보호막(BL-EP)의 두께에 기초하여 결정될 수 있다. 예를 들어, 층간 절연막(ILD)이 에칭되는 일정 깊이는 비트라인(BL)의 두께 및 비트라인 에칭 보호막(BL-EP)의 두께를 더한 값으로 결정될 수 있다. 보다 구체적인 예를 들면, 층간 절연막(ILD)이 에칭되는 일정 깊이는 최대 비트라인(BL)의 두께인 50nm와 최대 비트라인 에칭 보호막(BL-EP)의 두께인 50nm을 더한 100nm의 값을 넘지 않을 수 있다. 설명된 두께 및 깊이 수치는 DRAM 소자의 특성과 제조의 용이성을 고려하여 적절히 조절될 수 있다.
이는 제조되는 DRAM 소자에 비트라인 에칭 보호막(BL-EP)이 포함되는 경우에 해당되며, DRAM 소자에 비트라인 에칭 보호막(BL-EP)이 포함되지 않는 경우, 비트라인(BL)이 형성될 공간(BL-S)을 확보하는 과정에서 층간 절연막(ILD)이 에칭되는 일정 깊이는 비트라인(BL)의 두께에 기초하여 결정될 수 있다(층간 절연막(ILD)이 에칭되는 일정 깊이가 비트라인(BL)의 두께와 동일한 값으로 결정됨).
더 나아가, 비트라인(BL)이 형성될 공간(BL-S)을 확보하는 과정에서 층간 절연막(ILD)이 에칭되는 일정 깊이는, 층간 절연막(ILD)에서 비트라인(BL)이 형성될 공간(BL-S)의 하부에 비트라인 컨택(BC)이 형성될 공간(BC-S)을 확보하는 깊이 값으로 결정될 수 있다. 예컨대, 비트라인 컨택(BC)이 형성될 공간(BC-S)은 층간 절연막(ILD) 상에서 비트라인(BL)이 형성될 공간(BL-S)의 하부에 위치되기 때문에, 제조 시스템은 층간 절연막(ILD)의 전체 두께에서 비트라인 컨택(BC)이 형성될 공간(BC-S)의 깊이를 뺀 값으로 비트라인(BL)이 형성될 공간(BL-S)의 깊이(비트라인(BL)이 형성될 공간(BL-S)을 확보하는 과정에서 층간 절연막(ILD)이 에칭되는 일정 깊이)를 결정할 수 있다.
또한, 단계(S220)의 제1 단계에서 제조 시스템은, 비트라인(BL)이 형성될 공간(BL-S)을 확보한 이후, 도 3g, 4g 및 5g에 도시된 바와 같이 비트라인 포토레지스트(BL-PR)를 제거할 수 있다.
단계(S220)의 제2 단계는, 제조 시스템이 도 3h, 4h 및 5h에 도시된 바와 같이 에칭 마스크(E-MASK)의 상부에 비트라인 컨택 포토레지스트(BC-PR)를 형성하고, 도 3i, 4i 및 5i에 도시된 바와 같이 비트라인 컨택 포토레지스트(BC-PR)에서 비트라인 컨택(BC)에 대응하는 영역을 패터닝하여 층간 절연막(ILD)에서 비트라인 컨택(BC)에 대응하는 영역(BC-A)을 노출시키며, 도 3j, 4j 및 5j에 도시된 바와 같이 비트라인 컨택(BC)에 대응하는 영역(BC-A)이 패터닝된 비트라인 컨택 포토레지스트(BC-PR)에 의해 덮인 에칭 마스크(E-MASK)를 통해 기판(SUB)이 노출되도록 층간 절연막(ILD)을 에칭하여 비트라인 컨택(BC)이 형성될 공간(BC-S)을 확보함으로써, 수행될 수 있다.
단계(S220)의 제2 단계에 이은 단계(S220)의 제3 단계는, 도 3k, 4k 및 5k에 도시된 바와 같이 수행될 수 있다.
그 다음 단계(S230)에서 제조 시스템은, 비트라인 컨택(BC)이 형성될 공간(BC-S) 및 비트라인(BL)이 형성될 공간(BL-S)의 일정 높이까지 제1 물질을 증착하여, 비트라인 컨택(BC) 및 비트라인(BL)의 하부층(BL-B)을 형성할 수 있다. 이하, 제1 물질로는 반도체 물질인 다결정 실리콘이 사용되는 것으로 설명되나, 이에 제한되거나 한정되지 않고 다결정 실리콘 저마늄 또는 그 혼합물이 사용될 수 있다. 예컨대, 제1 물질로는 설명된 예시 이외의 반도체 물질 또는 도전성 물질(예컨대, W(텅스텐), Cu(구리), Al(알루미늄), Ti(티타늄), Ta(탄탈륨), Mo(몰리브덴), Ru(루테늄), Au(금), Co(코발트), 질화티타늄, 질화탄탈늄 등이 사용될 수 있다.
단계(S230)에서 제조 시스템은 비트라인 컨택(BC)이 기판(SUB)과 기 설정된 이하의 접촉 저항을 갖도록 불순물이 도핑된 제1 물질을 사용하여 증착할 수 있다. 일례로, 제조 시스템은 인(P) 또는 아르세닉(As)의 불순물로 n+ 도핑된 다결정 실리콘을 제1 물질로 증착하여 비트라인 컨택(BC) 및 비트라인(BL)의 하부층(BL-B)을 형성할 수 있다.
특히, 단계(S230)는 비트라인 컨택(BC) 및 비트라인(BL)의 하부층(BL-B)을 제1 물질로 일괄 공정을 통해 일체형으로 형성하는 것을 특징으로 한다. 따라서, 비트라인 컨택(BC)과 비트라인(BL)의 하부층(BL-B) 사이의 접촉 자체가 존재하지 않게 되어, DRAM 소자에서 비트라인(BL)과 비트라인 컨택(BC) 사이의 접촉 저항이 개선될 수 있다.
예를 들어, 제조 시스템은 도 3l, 4l 및 5l에 도시된 바와 같이 비트라인(BL)이 형성될 공간(BL-S) 전체에 제1 물질을 증착한 뒤, 도 3m, 4m 및 5m에 도시된 바와 같이 비트라인(BL)이 형성될 공간(BL-S) 전체에 증착된 제1 물질을 일정 깊이까지 에칭함으로써, 단계(S230)를 수행할 수 있다.
제1 물질이 에칭되는 공정으로는, CMP 공정, 건식 식각 방식의 에치백(Etchback) 공정 또는 습식 식각 방식이 이용될 수 있다. 예컨대, 제조 시스템은 암모니아수(NH4OH) 또는 TMAH 등의 습식 식각 캐미컬 기반의 습식 식각 방식을 이용하여 제1 물질을 에칭할 수 있다. TMAH를 사용하는 경우, 제조 시스템은 40℃, 20%의 농도에서 분당 50nm 이하의 에칭 속도로 1분 내지 2분을 습식 식각하여 제1 물질을 에칭할 수 있다.
여기서, 비트라인(BL)이 형성될 공간(BL-S) 전체에 증착된 제1 물질이 에칭되는 일정 깊이(비트라인(BL)이 형성될 공간(BL-S)에 제1 물질이 증착되는 일정 높이)는, 비트라인(BL)의 상부층(BL-T)의 두께 및 비트라인(BL)의 상부에 형성될 비트라인 에칭 보호막(BL-EP)의 두께에 기초하여 결정될 수 있다. 예컨대, 제1 물질이 에칭되는 일정 깊이(제1 물질이 증착되는 일정 높이)는, 비트라인(BL)의 상부층(BL-T)의 두께 및 비트라인 에칭 보호막(BL-EP)의 두께를 더한 값으로 결정될 수 있다.
이는 제조되는 DRAM 소자에 비트라인 에칭 보호막(BL-EP)이 포함되는 경우에 해당되며, DRAM 소자에 비트라인 에칭 보호막(BL-EP)이 포함되지 않는 경우, 비트라인(BL)이 형성될 공간(BL-S) 전체에 증착된 제1 물질이 에칭되는 일정 깊이(비트라인(BL)이 형성될 공간(BL-S)에 제1 물질이 증착되는 일정 높이)는 비트라인(BL)의 상부층(BL-T)의 두께에 기초하여 결정될 수 있다(층간 절연막(ILD)이 에칭되는 일정 깊이(제1 물질이 증착되는 일정 높이)가 비트라인(BL)의 두께와 동일한 값으로 결정됨).
그 후 단계(S240)에서 제조 시스템은, 비트라인(BL)이 형성될 공간(BL-S)에서 비트라인(BL)의 하부층(BL-B)이 형성되고 남은 공간(BL-S1)에 제2 물질을 증착하여, 비트라인(BL)의 상부층(BL-T)을 형성할 수 있다. 이하, 제2 물질로는 다결정 실리콘 등의 반도체 물질 또는 도전성 물질(예컨대, W(텅스텐), Cu(구리), Al(알루미늄), Ti(티타늄), Ta(탄탈륨), Mo(몰리브덴), Ru(루테늄), Au(금), Co(코발트), 질화티타늄, 질화탄탈늄 등이 사용될 수 있다.
이 때, 제조 시스템은 선택 증착법을 이용함으로써, 비트라인(BL)의 하부층(BL-B)의 상부에만 제2 물질을 증착할 수 있다. 일례로, 제조 시스템은 텅스텐 소스 기체로 WF6를 사용하고 반응 기체로 초기 증착 스텝에서는 수소를 사용하며 주 증착 스텝에서는 SiH4를 사용함으로써, 텅스텐으로 비트라인(BL)의 상부층(BL-T)을 형성할 수 있다. 초기 증착 스텝에서 수소를 사용하는 이유는 초기 증착 시 수소 반응 기체를 사용함으로써 제1 물질과 층간 절연막(ILD) 사이의 선택비가 SiH4을 사용하는 경우보다 우수하여 안정된 선택 증착 특성을 보이기 때문이며, 제1 물질과의 화학적인 반응을 하게 되어 용이하게 초기 텅스텐이 증착될 수 있기 때문이다. 이후 SiH4 기체를 이용하여 증착을 하여 선택 성질을 유지하면서 증착 속도를 높여서 증착이 완성될 수 있다. 증착 온도는 280℃ 내지 350℃ 사이가 적절하며 증착 압력은 0.3torr 내지 10torr 사이가 적절하다.
보다 상세하게, 단계(S240)에서 제조 시스템은 도 3n, 4n 및 5n에 도시된 바와 같이 비트라인(BL)이 형성될 공간(BL-S)에서 비트라인(BL)의 하부층(BL-B)이 형성되고 남은 공간(BL-S1)의 일정 높이까지 제2 물질을 증착하여 비트라인(BL)의 상부층(BL-T)을 형성한 뒤, 도 3o, 4o 및 5o에 도시된 바와 같이 비트라인(BL)이 형성될 공간(BL-S)에서 비트라인(BL)의 상부층(BL-T)이 형성되고 남은 공간(BL-S2)에 제3 물질을 증착하여 비트라인 에칭 보호막(BL-EP)을 형성할 수 있다. 제3 물질로는 Si3N4 또는 SiON이 사용될 수 있으나 이에 제한되거나 한정되지는 않는다.
제2 물질이 남은 공간(BL-S1)에 증착되는 일정 높이는, 비트라인(BL)의 상부층(BL-T)의 두께에 기초하여 결정될 수 있다. 예컨대, 제2 물질은 형성하고자 하는 비트라인(BL)의 상부층(BL-T)의 두께에 해당되는 일정 높이로 증착될 수 있다.
설명된 예시는 DRAM 소자에 비트라인 에칭 보호막(BL-EP)이 포함되는 경우에 해당되며, DRAM 소자에 비트라인 에칭 보호막(BL-EP)이 포함되지 않는 경우 단계(S240)에서 제조 시스템은, 비트라인(BL)이 형성될 공간(BL-S)에서 비트라인(BL)의 하부층(BL-B)이 형성되고 남은 공간(BL-S1) 전체에 제2 물질을 증착하여 비트라인(BL)의 상부층(BL-T)을 형성할 수 있다.
에칭 보호막(BL-EP)을 형성하는 과정에서, 남은 공간(BL-S2)에만 제3 물질이 증착되기 위해서는, 건식 식각 방식 또는 CMP 공정이 이용될 수 있다.
이처럼 제조되는 DRAM 소자는, 단계(S230)를 통해 비트라인 컨택(BC) 및 비트라인(BL)의 하부층(BL-B)이 동일한 제1 물질로 일괄 공정을 통해 일체형으로 형성됨으로써, 비트라인(BL)과 비트라인 컨택(BC) 사이의 접촉 저항을 개선하는 기술 효과를 달성할 수 있으며, 단계(S220)를 통해 비트라인(BL)이 형성될 공간(BL-S)을 확보하는 과정 및 비트라인 컨택(BC)이 형성될 공간(BC-S)을 확보하는 과정 모두에서 에칭 마스크(E-MASK)를 공통적으로 이용하여 비트라인 컨택(BC)이 비트라인(BL)과 동일한 너비로 형성됨으로써, 비트라인 컨택(BC)과 스토리지 컨택 사이의 쇼트를 개선하는 기술 효과를 달성할 수 있다. 비트라인 컨택(BC)과 스토리지 컨택 사이의 쇼트를 개선하는 기술 효과는 비트라인(BL)보다 큰 너비를 갖는 비트라인 에칭 보호막(BL-EP)에 의해서도 달성될 수 있다.
이상, DRAM 소자의 비트라인 제조 방법이 단계들(S210 내지 S240)에서 단일 구조를 갖는 층간 절연막(ILD)을 이용하는 것으로 설명되었으나, 이에 제한되거나 한정되지 않고 다층 구조를 갖는 층간 절연막(ILD)을 이용할 수도 있다. 이에 대한 상세한 설명은 아래에서 기재하기로 한다.
도 6a 내지 6e는 도 2에 도시된 DRAM 소자의 비트라인 제조 방법에서 다층 구조를 갖는 층간 절연막을 이용하는 경우를 설명하기 위해 DRAM 소자를 도시한 측면 단면도이다.
이하 설명되는 DRAM 소자의 비트라인 제조 방법은, 전술된 단계들(S210 내지 S240)에서 다층 구조의 층간 절연막(ILD)을 이용함을 특징으로 한다.
보다 상세하게, 단계(S210)에서 제조 시스템은, 도 6a에 도시된 바와 같이 비트라인 컨택(BC)에 대응하는 영역 및 비트라인(BL)에 대응하는 영역을 포함하는 제1 층간 절연막(ILD-1)과, 비트라인(BL)의 상부에 형성될 비트라인 에칭 보호막(BL-EP)에 대응하는 영역을 포함하는 제2 층간 절연막(ILD-2)로 구성되어 다층 구조를 갖는 층간 절연막(ILD)을 포함하는 기판(SUB)을 준비할 수 있다. 이 때, 제2 층간 절연막(ILD-2)은 제1 층간 절연막(ILD-1)보다 큰 식각비를 가질 수 있다.
이에, 단계(S230)에서 제조 시스템은, 도 6b에 도시된 바와 같이 비트라인(BL)이 형성될 공간(BL-S) 전체에 제1 물질을 증착한 뒤 도 6c에 도시된 바와 같이 비트라인(BL)이 형성될 공간(BL-S) 전체에 증착된 제1 물질을 일정 깊이까지 에칭하는 과정 중 제2 층간 절연막(ILD-2)에서 제1 물질이 증착된 영역의 측면 일부 영역을 더 에칭할 수 있다. 제2 층간 절연막(ILD-2)에서 제1 물질이 증착된 영역의 측면 일부 영역이 더 에칭된다는 것은, 제1 층간 절연막(ILD-1)에서 제1 물질이 증착된 영역이 에칭되는 너비보다 더 큰 너비로 에칭되는 것을 의미한다.
따라서, 단계(S240)에서 제조 시스템은, 도 6d에 도시된 바와 같이 비트라인(BL)이 형성될 공간(BL-S)에서 비트라인(BL)의 하부층(BL-B)이 형성되고 남은 공간(BL-S1)의 일정 높이까지 제2 물질을 증착하여 비트라인(BL)의 상부층(BL-T)을 형성한 뒤, 도 6e에 도시된 바와 같이 비트라인(BL)이 형성될 공간(BL-S)에서 비트라인(BL)의 상부층(BL-T)이 형성되고 남은 공간(BL-S2)에 제3 물질을 증착하여 비트라인 에칭 보호막(BL-EP)을 형성할 수 있다.
설명된 바와 같이 제2 층간 절연막(ILD-2)에서 제1 물질이 증착된 영역의 측면 일부 영역이 더 에칭되었기 때문에, 남은 공간(BL-S2)은 제2 층간 절연막(ILD-2)에서 더 에칭된 제1 물질이 증착된 영역의 측면 일부 영역을 포함하게 된다. 이에, 비트라인 에칭 보호막(BL-EP)은 비트라인(BL)의 상부층(BL-T) 및 하부층(BL-B)보다 큰 너비를 갖게 되어 비트라인(BL)을 스토리지 컨택을 형성하는 과정에서 비트라인(BL)이 에칭되는 것을 효과적으로 방지할 수 있다.
이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.
그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.
Claims (19)
- 게이트 라인을 포함한 채, 상부에 층간 절연막이 형성된 기판을 준비하는 단계;
상기 층간 절연막의 상부에 형성되는 에칭 마스크-상기 에칭 마스크는 비트라인에 대응하는 영역이 패터닝됨- 및 상기 에칭 마스크의 상부에 형성되는 비트라인 컨택 포토레지스트-상기 비트라인 컨택 포토레지스트는 비트라인 컨택에 대응하는 영역이 패터닝됨-을 이용하여, 상기 비트라인이 형성될 공간 및 상기 비트라인 컨택이 형성될 공간을 순차적으로 확보하는 단계;
상기 비트라인 컨택이 형성될 공간 및 상기 비트라인이 형성될 공간의 일정 높이까지 제1 물질을 증착하여, 상기 비트라인 컨택 및 상기 비트라인의 하부층을 형성하는 단계; 및
상기 비트라인이 형성될 공간에서 상기 비트라인의 하부층이 형성되고 남은 공간에 제2 물질을 증착하여, 상기 비트라인의 상부층을 형성하는 단계
를 포함하는 DRAM 소자의 비트라인 제조 방법. - 제1항에 있어서,
상기 비트라인 컨택 및 상기 비트라인의 하부층을 형성하는 단계는,
상기 비트라인 컨택 및 상기 비트라인의 하부층을 상기 제1 물질로 일괄 공정을 통해 일체형으로 형성하는 단계인 것을 특징으로 하는 DRAM 소자의 비트라인 제조 방법. - 제1항에 있어서,
상기 비트라인이 형성될 공간 및 상기 비트라인 컨택이 형성될 공간을 순차적으로 확보하는 단계는,
상기 비트라인 컨택이 상기 비트라인과 동일한 너비를 갖도록 상기 비트라인이 형성될 공간을 확보하는 과정 및 상기 비트라인 컨택이 형성될 공간을 확보하는 과정 모두에서 상기 에칭 마스크를 이용하는 것을 특징으로 하는 DRAM 소자의 비트라인 제조 방법. - 제1항에 있어서,
상기 비트라인이 형성될 공간 및 상기 비트라인 컨택이 형성될 공간을 순차적으로 확보하는 단계는,
상기 비트라인에 대응하는 영역이 패터닝된 상기 에칭 마스크를 통해, 일정 깊이까지 상기 층간 절연막을 에칭하여 상기 비트라인이 형성될 공간을 확보하는 단계;
상기 비트라인 컨택에 대응하는 영역이 패터닝된 상기 비트라인 컨택 포토레지스트에 의해 덮인 상기 에칭 마스크를 통해, 상기 기판이 노출되도록 상기 층간 절연막을 에칭하여 상기 비트라인 컨택이 형성될 공간을 확보하는 단계; 및
상기 비트라인 컨택 포토레지스트 및 상기 에칭 마스크를 제거하는 단계
를 포함하는 것을 특징으로 하는 DRAM 소자의 비트라인 제조 방법. - 제4항에 있어서,
상기 비트라인이 형성될 공간을 확보하는 단계는,
상기 층간 절연막의 상부에 상기 에칭 마스크 및 비트라인 포토레지스트를 순차적으로 형성하는 단계;
상기 비트라인 포토레지스트에서 상기 비트라인에 대응하는 영역을 패터닝하여 상기 에칭 마스크에서 상기 비트라인에 대응하는 영역을 노출시키는 단계;
상기 에칭 마스크에서 상기 비트라인에 대응하는 영역을 패터닝하는 단계; 및
상기 비트라인이 형성될 공간을 확보한 뒤, 상기 비트라인 포토레지스트를 제거하는 단계
를 포함하는 것을 특징으로 하는 DRAM 소자의 비트라인 제조 방법. - 제4항에 있어서,
상기 비트라인이 형성될 공간을 확보하는 단계에서 상기 층간 절연막이 에칭되는 일정 깊이는,
상기 비트라인의 두께에 기초하여 결정되는 것을 특징으로 하는 DRAM 소자의 비트라인 제조 방법. - 제4항에 있어서,
상기 비트라인이 형성될 공간을 확보하는 단계에서 상기 층간 절연막이 에칭되는 일정 깊이는,
상기 비트라인의 두께 및 상기 비트라인의 상부에 형성될 비트라인 에칭 보호막의 두께에 기초하여 결정되는 것을 특징으로 하는 DRAM 소자의 비트라인 제조 방법. - 제4항에 있어서,
상기 비트라인이 형성될 공간을 확보하는 단계는,
상기 비트라인이 형성될 공간의 측면이 경사진 형상을 갖도록 상기 층간 절연막을 에칭하는 단계
를 포함하는 것을 특징으로 하는 DRAM 소자의 비트라인 제조 방법. - 제4항에 있어서,
상기 비트라인 컨택이 형성될 공간을 확보하는 단계는,
상기 에칭 마스크의 상부에 비트라인 컨택 포토레지스트를 형성하는 단계; 및
상기 비트라인 컨택 포토레지스트에서 비트라인 컨택에 대응하는 영역을 패터닝하여 상기 층간 절연막에서 상기 비트라인 컨택에 대응하는 영역을 노출시키는 단계
를 포함하는 것을 특징으로 하는 DRAM 소자의 비트라인 제조 방법. - 제1항에 있어서,
상기 비트라인 컨택 및 상기 비트라인의 하부층을 형성하는 단계는,
상기 비트라인이 형성될 공간 전체에 상기 제1 물질을 증착하는 단계; 및
상기 비트라인이 형성될 공간 전체에 증착된 상기 제1 물질을 일정 깊이까지 에칭하는 단계
를 포함하는 것을 특징으로 하는 DRAM 소자의 비트라인 제조 방법. - 제10항에 있어서,
상기 층간 절연막은,
상기 비트라인 컨택에 대응하는 영역 및 상기 비트라인에 대응하는 영역을 포함하는 제1 층간 절연막과, 상기 비트라인의 상부에 형성될 비트라인 에칭 보호막에 대응하는 영역을 포함하는 제2 층간 절연막-상기 제2 층간 절연막은 상기 제1 층간 절연막보다 큰 식각비를 가짐-을 포함하는 다층 구조인 것을 특징으로 하는 DRAM 소자의 비트라인 제조 방법. - 제11항에 있어서,
상기 제1 물질을 일정 깊이까지 에칭하는 단계는,
상기 제2 층간 절연막에서 상기 제1 물질이 증착된 영역의 측면 일부 영역을 더 에칭하는 단계
를 포함하는 것을 특징으로 하는 DRAM 소자의 비트라인 제조 방법. - 제12항에 있어서,
상기 비트라인의 상부층을 형성하는 단계는,
상기 비트라인이 형성될 공간에서 상기 비트라인의 하부층이 형성되고 남은 공간의 일정 높이까지 상기 제2 물질을 증착하여, 상기 비트라인의 상부층을 형성하는 단계; 및
상기 비트라인이 형성될 공간에서 상기 비트라인의 상부층이 형성되고 남은 공간-상기 남은 공간은 상기 제2 층간 절연막에서 더 에칭된 상기 제1 물질이 증착된 영역의 측면 일부 영역을 포함함-에 제3 물질을 증착하여, 상기 비트라인의 상부층보다 큰 너비를 갖는 비트라인 에칭 보호막을 형성하는 단계
를 포함하는 것을 특징으로 하는 DRAM 소자의 비트라인 제조 방법. - 제1항에 있어서,
상기 비트라인의 상부층을 형성하는 단계는,
상기 비트라인이 형성될 공간에서 상기 비트라인의 하부층이 형성되고 남은 공간의 일정 높이까지 상기 제2 물질을 증착하여, 상기 비트라인의 상부층을 형성하는 단계; 및
상기 비트라인이 형성될 공간에서 상기 비트라인의 상부층이 형성되고 남은 공간에 제3 물질을 증착하여, 비트라인 에칭 보호막을 형성하는 단계
를 포함하는 것을 특징으로 하는 DRAM 소자의 비트라인 제조 방법. - 제14항에 있어서,
상기 비트라인의 상부층을 형성하는 단계는,
선택 증착법을 이용하여 상기 비트라인의 하부층의 상부에만 상기 제2 물질을 증착하는 것을 특징으로 하는 DRAM 소자의 비트라인 제조 방법. - 제14항에 있어서,
상기 비트라인 에칭 보호막은,
상기 DRAM 소자의 비트라인 제조 방법이 수행된 이후, 스토리지 컨택을 형성하는 과정에서 상기 비트라인이 에칭되는 것을 방지하는 것을 특징으로 하는 DRAM 소자의 비트라인 제조 방법. - 게이트 라인을 통해 인가되는 전압에 의해 기판의 활성 영역에 채널을 형성하는 DRAM 소자에 있어서,
상기 기판의 활성 영역의 상부에 형성되는 비트라인 컨택; 및
상기 비트라인 컨택의 상부에 형성된 채 상부층 및 하부층으로 구성되는 비트라인
을 포함하고,
상기 비트라인 컨택 및 상기 비트라인의 하부층은,
동일한 물질로 형성되는 것을 특징으로 하는 DRAM 소자. - 제17항에 있어서,
상기 비트라인 컨택은,
상기 비트라인과 동일한 너비를 갖는 것을 특징으로 하는 DRAM 소자. - 제17항에 있어서,
상기 비트라인 컨택 및 상기 비트라인의 하부층은,
일괄 공정을 통해 일체형으로 형성되는 것을 특징으로 하는 DRAM 소자.
Priority Applications (1)
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|---|---|---|---|
| KR1020210161136A KR20230074993A (ko) | 2021-11-22 | 2021-11-22 | Dram 소자의 비트라인 제조 방법 |
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| KR1020210161136A KR20230074993A (ko) | 2021-11-22 | 2021-11-22 | Dram 소자의 비트라인 제조 방법 |
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