KR20230074584A - 비대칭 임계 전압을 갖는 수직 전송 cmos 트랜지스터 - Google Patents

비대칭 임계 전압을 갖는 수직 전송 cmos 트랜지스터 Download PDF

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KR20230074584A
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layer
sige
manufacturing
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타카시 안도
충현 이
징연 장
알렉산더 레즈니첵
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인터내셔널 비지네스 머신즈 코포레이션
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Abstract

수직 전송 전계 효과 트랜지스터(VTFET)의 채널을 따라 비대칭 임계 전압을 트리거하기 위한 반도체 구조체가 제공된다. 상기 반도체 구조체는, 실리콘 게르마늄(SiGe) 층을 포함하는 제1 핀 세트(first set of fins) 및 상기 SiGe 층 위에 형성된 제1 재료 층(first material layer), 상기 SiGe 층을 포함하는 제2 핀 세트(second set of fins) 및 상기 SiGe 층 위에 형성된 제2 재료 층(second material layer), 상기 제1 핀 세트 위에 배치된 제1 하이(high)-κ 금속 게이트(metal gate) 및 상기 제2 핀 세트 위에 배치된 제2 하이-κ 금속 게이트를 포함한다. 비대칭 임계 전압은 제1 핀 및 제2 핀 세트의 하부에 정의된 영역에서 VTFET의 채널을 따라 존재하며, 제2 재료 층의 Ge 함량은 SiGe 층의 Ge 함량보다 높다.

Description

비대칭 임계 전압을 갖는 수직 전송 CMOS 트랜지스터
[0001] 본 발명은 일반적으로 반도체 소자에 관한 것으로서, 보다 상세하게는 고유한 이중 채널 에피택시(intrinsic dual channel epitaxy)를 갖는 비대칭 임계 전압 수직 전송 전계 효과 트랜지스터(asymmetric threshold voltage vertical transport field effect transistor : VTFET) 및 VTFET 소자의 제조 방법에 관한 것이다.
[0002] 최근 반도체 소자의 집적도, 기능성 및 속도가 증가함에 따라 반도체 소자의 소형화에 대해 요구가 증가하고 있다. 이러한 요구를 충족시키기 위해, 트랜지스터가 기판 위에서 차지하는 면적을 줄이기 위한 다양한 소자 구조체가 제안되었다. 그 중에서도 핀형 구조체(fin-type structure)를 갖는 전계 효과 트랜지스터(FinFET)가 주목받고 있다. FinFET는 기판 위에 솟아 있고 지느러미(fin)와 유사한 3차원 구조체다. 트랜지스터 접점(transistor contacts)의 품질을 향상시키기 위해 FinFET 트랜지스터의 제작을 개선하는 것이 바람직하다. VTFET는 FinFET 소자의 한 예이며, 하부 소스 및 드레인 전극(bottom source and drain electrodes)에 배치되는 수직 핀형 채널 구조체로 배향된다. 또한, 핀 채널(fin channel)에는 상부 소스 및 드레인 전극(top source and drain electrodes)이 배치된다. 7 나노미터(nm) 기술 노드(node)를 넘어서는 상보성 금속 산화물 반도체(CMOS)의 지속적인 스케일링(scaling)을 위한 실행 가능한 소자 옵션으로 VTFET이 검토되고 있다.
[0001] 본 발명은 일반적으로 반도체 소자에 관한 것으로서, 보다 상세하게는 고유한 이중 채널 에피택시(intrinsic dual channel epitaxy)를 갖는 비대칭 임계 전압 수직 전송 전계 효과 트랜지스터(asymmetric threshold voltage vertical transport field effect transistor : VTFET) 및 VTFET 소자의 제조 방법에 관한 것이다.
[0003] 본 발명의 실시예는 수직 전송 전계 효과 트랜지스터(VTFET)의 채널을 따라 비대칭 임계 전압을 트리거하기 위한 반도체 구조체에 관한 것이다. 상기 반도체 구조체는 SiGe 층을 포함하는 제1 핀 세트(first set of fins) 및 상기 SiGe 층 상에 형성된 제1 재료 층(first material layer), 상기 SiGe 층을 포함하는 제2 핀 세트(second set of fins) 및 상기 SiGe 층 상에 형성된 제2 재료 층(second material layer), 상기 제1 핀 세트 위에 배치된 제1 하이(high)-κ 금속 게이트(metal gate), 및 상기 제2 핀 세트 위에 배치된 제2 하이-κ 금속 게이트를 포함한다. 제1 및 제2 핀 세트의 하부(a bottom)에 정의된 영역에서 VTFET의 채널을 따라 비대칭 임계 전압이 존재하며, 상기 제2 재료 층의 Ge 함량은 상기 SiGe 층의 Ge 함량보다 높다.
[0004] 본 발명의 다른 실시예는 수직 전송 전계 효과 트랜지스터(VTFET)의 채널을 따라 비대칭 임계 전압을 트리거하는 방법에 관한 것이다. 상기 방법은 SiGe 층을 포함하는 제1 핀 세트를 형성하고 상기 SiGe 층 상에 제1 재료 층을 형성하는 단계, 상기 SiGe 층을 포함하는 제2 핀 세트를 형성하고 상기 SiGe 층 상에 제2 재료 층을 형성하는 단계, 상기 제1 핀 세트 위에 제1 하이-κ 금속 게이트를 형성하는 단계, 및 상기 제2 핀 세트 위에 제2 하이-κ 금속 게이트를 형성하는 단계를 포함한다. 제1 및 제2 핀 세트의 하부에 정의된 영역에서 VTFET의 채널을 따라 비대칭 임계 전압이 존재하며, 제2 재료 층의 Ge 함량은 SiGe 층의 Ge 함량보다 높다.
[0005] 예시적인 실시예는 상이한 주제를 참조하여 설명된다는 점에 유의해야 한다. 특히, 일부 실시예는 방법 유형 청구항을 참조하여 설명되는 반면, 다른 실시예는 장치 유형 청구항을 참조하여 설명된다. 그러나, 당업자는 상기 및 다음의 설명으로부터, 달리 명시되지 않는 한, 한 가지 유형의 주제에 속하는 특징들의 임의의 조합 이외에, 다른 주제에 관련된 특징들 사이의 임의의 조합, 특히 방법 유형 청구항의 특징들과 장치 유형 청구항의 특징들 사이의 임의의 조합이 본 명세서 내에서 설명되는 것으로 간주된다는 것을 이해할 것이다.
[0006] 이러한 특징 및 다른 특징 및 장점은 첨부된 도면과 관련하여 읽어야 하는 예시적인 실시예에 대한 다음의 상세한 설명으로부터 명백해질 것이다.
[0007] 상기의 요약은 본 발명의 각각의 예시적인 실시예 또는 모든 실시예를 설명하기 위한 것이 아니다.
[0021] 본 실시예들은 전기장의 향상으로 소자 성능을 향상시키는 채널 엔지니어링으로 경사 임계 전압(gradient threshold voltage)을 갖는 수직 전송 FET를 제조하는 구조체 및 방법을 제공한다. 본 실시예들에서, VTFET의 경사 임계 전압 방식은 이중 채널 구성에 의해 달성될 수 있다. nFET Vt 제어를 위해 소스 근처에는 저-Ge-함량(LGC, Ge ≤ 20%) SiGe가 사용되고 메인 채널에는 Si가 사용되는 반면, pFET Vt 제어를 위해 소스 근처에는 LGC SiGe(Ge ≤ 20%)가 사용되고 메인 채널에는 고-Ge-함량(HGC, Ge ≥ 40%) SiGe가 사용된다.
[0008] 본 출원에 포함된 도면들은 명세서에 통합되어 그 일부를 형성한다. 이들은 본 발명의 실시예를 예시하고, 설명과 함께 본 발명의 원리를 설명한다. 도면들은 특정 실시예에 대한 예시일 뿐이며, 본 발명을 제한하지 않는다.
[0009] 도 1은 일 실시예에 따라, 채널 에피(channel epi)를 포함하고, 반도체 기판 위에 저함량(low content) SiGe 층을 포함하는 핀 구조체의 반도체 구조체의 단면도이다.
[0010] 도 2는 일 실시예에 따라, 반도체 기판 위에 하드마스크(hardmask)가 형성된, 도 1의 반도체 구조체의 단면도이다.
[0011] 도 3은 일 실시예에 따라, 반도체 기판 위에 다수의 핀이 형성된, 도 2의 반도체 구조체의 단면도이다.
[0012] 도 4는 일 실시예에 따라, 하부 소스/드레인 영역(bottom source/drain regions)이 형성된, 도 3의 반도체 구조체의 단면도이다.
[0013] 도 5는 일 실시예에 따라, 하부 소스/드레인 영역에 하부 스페이서(bottom spacers)가 형성된, 도 4의 반도체 구조체의 단면도다.
[0014] 도 6은 일 실시예에 따라, 복수의 핀에 하이-κ 금속 게이트가 형성된, 도 5의 반도체 구조체의 단면도이다.
[0015] 도 7은 일 실시예에 따라, 하이-κ 금속 게이트가 복수의 핀의 상부를 노출시키기 위해 리세스된(recessed), 도 6의 반도체 구조체의 단면도이다.
[0016] 도 8은 일 실시예에 따라, 게이트 캡슐화(gate encapsulation)가 이루어지는, 도 7의 반도체 구조체의 단면도이다.
[0017] 도 9는 일 실시예에 따라, 상부 소스/드레인 영역이 복수의 핀의 노출된 상부 부분에 직접 접촉하여 형성되는, 도 8의 반도체 구조체의 단면도이다.
[0018] 도 10은 일 실시예에 따라, 상부 소스/드레인 영역의 금속화가 일어나는, 도 9의 반도체 구조체의 단면도이다.
[0019] 본 발명에 따른 실시예는 고유한 이중 채널 에피택시(intrinsic dual channel epitaxy)를 갖는 비대칭 임계 전압 수직 전송 전계 효과 트랜지스터(VTFET)를 형성하기 위한 방법 및 장치를 제공한다.
[0020] 측면 비대칭 채널(lateral asymmetric channel : LAC) 도핑 프로파일(doping profile) 접근법은 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)의 전기적 특성을 향상시키는 가장 효과적인 방법 중 하나를 제공한다. 측면 비대칭 채널(LAC) MOSFET의 경우 소스 측의 도핑 농도가 채널의 드레인 측의 도핑 농도보다 높다. 불균일한 채널 도핑으로 인해 장치가 작동하는 동안 소스 측 채널 영역의 채널 전위 전이(channel potential transition)는 다른 채널 영역의 전이보다 훨씬 가파르다. 소스 측 근처의 이러한 가파른 전위 분포는 측면 채널 전기장(lateral channel electric field)를 향상시켜 캐리어 이동도(carrier mobility)를 증가시킨다. 그러나 이 접근 방식은 채널 도펀트 확산(channel dopant diffusion) 및 도펀트 변동(dopant variation)의 문제가 있다. 또한, 단채널 소자(short channel devices)를 설계하는 것이 어렵다.
[0021] 본 실시예들은 전기장의 향상으로 소자 성능을 향상시키는 채널 엔지니어링으로 경사 임계 전압(gradient threshold voltage)을 갖는 수직 전송 FET를 제조하는 구조체 및 방법을 제공한다. 본 실시예들에서, VTFET의 경사 임계 전압 방식은 이중 채널 구성에 의해 달성될 수 있다. nFET Vt 제어를 위해 소스 근처에는 저-Ge-함량(LGC, Ge ≤ 20%) SiGe가 사용되고 메인 채널에는 Si가 사용되는 반면, pFET Vt 제어를 위해 소스 근처에는 LGC SiGe(Ge ≤ 20%)가 사용되고 메인 채널에는 고-Ge-함량(HGC, Ge ≥ 40%) SiGe가 사용된다.
[0022] 일반적으로, 수직 전송 FET 장치(VTFETS)는 도핑된 소스 및 드레인 영역을 사용하는데, 수직 반도체 핀(vertical semiconductor fin)의 상부에 VTFET용 도핑된 소스/드레인 영역이 형성될 수 있고, 수직 반도체 핀 아래에 도핑된 소스/드레인 영역이 형성될 수 있다. 또한, 수직 FET 소자의 수직 소스/드레인(S/D) 접점은 수직 반도체 핀에 인접하여 세장형 바 접점(elongated bar contact)으로 배치될 수 있다. 수직 S/D 접점은 하부 S/D 영역의 상면에 접촉되도록 형성될 수 있으며, 수직 S/D 접점은 수직 반도체 핀 상에 형성된 수직 금속 게이트 구조체와 전기적으로 단락되지 않도록 수직 반도체 핀으로부터 충분한 거리를 두고 배치될 수 있다.
[0023] 특정 실시예에서, 전기장의 향상으로 인해 소자 성능을 향상시키는, 경사 임계 전압을 갖는 수직 전송 전계 효과 트랜지스터(VTFET)를 제조 또는 구성하는 기술을 사용하는 방법 및 장치가 제공된다. 본 발명의 예시적인 실시예에서 VTFET의 경사 임계 전압은 이중 채널 구성에 의해 달성될 수 있다. nFET Vt 제어를 위해 소스 근처에는 저-Ge-함량(LGC, Ge ≤ 20%) SiGe가 사용되고 메인 채널에는 Si가 사용되는 반면, pFET Vt 제어를 위해 소스 근처에는 LGC SiGe(Ge ≤ 20%)가 사용되고 메인 채널에는 고-Ge-함량(HGC, Ge ≥ 40%) SiGe이 사용된다. 소스 측 근처의 가파른 전위 분포는 측면 채널 전기장을 향상시켜 캐리어 이동도를 증가시킨다. 특정 실시예에서, 비대칭 임계 전압은 제1 핀 및 제2 핀 세트의 하부(즉, 기판에 가장 가까운 측면)에 정의된 영역에서 VTFET의 채널을 따라 존재한다.
[0024] 이러한 구조체를 형성하는 데 사용될 수 있는 반도체 재료의 예로는 실리콘(Si), 게르마늄(Ge), 실리콘 게르마늄 합금(SiGe), 탄소 도핑 실리콘(Si:C), 탄소 도핑 실리콘 게르마늄 카바이드(SiGe:C), III-V 화합물 반도체 및 II-VI 화합물 반도체를 포함할 수 있다. III-V 화합물 반도체는 원소 주기율표 III 족의 원소 하나 이상과 원소 주기율표 V 족의 원소 하나 이상을 포함하는 재료이다. II-VI 화합물 반도체는 원소 주기율표의 II 족의 원소 하나 이상과 원소 주기율표 VI 족의 원소 하나 이상을 포함하는 재료이다.
[0025] 본 실시예는 주어진 예시적인 아키텍처의 관점에서 설명될 것이지만, 다른 아키텍처, 구조체, 기판 재료 및 공정 단계/블록은 본 발명의 범위 내에서 변경될 수 있다. 명확성을 위해 특정 기능을 모든 도면에 표시할 수 없음에 유의해야 한다. 이는 청구항의 특정 실시예, 예시 또는 범위의 제한으로 해석되려는 의도는 아니다.
[0026] 이제 도면들을, 처음에는 도 1을 참조하면, 이 도면은 특정 실시예에 따라 반도체 기판 위의 채널 에피(channel epi)를 포함하고, 제조 공정의 중간 단계에 있는 반도체 구조체(100)의 단면도이다. 다양한 예시적인 실시예에서, 반도체 구조체(100)는 반도체 기판(102)을 포함한다. 저-Ge-함량 (LGC) 층(104)은 기판(102) 상에서 에피택셜 성장(epitaxial growth)에 의해 형성된다. 상술한 바와 같이, LGC 층(104)의 LCG 재료는 게르마늄 함량이, 예를 들어 Ge≤20% 일 수 있다. 다음에, 제1 재료 층(106)과 제2 재료 층(108)이 LGC 층(104) 위에 에피택셜 성장된다.
[0027] 기판(102)은 결정질(crystalline), 반결정질(semi-crystalline), 미세결정질(microcrystalline)일 수 있다. 기판(102)은 본질적으로(예를 들어, 오염 재료을 제외하고) 단일 원소(예를 들어, 실리콘), 주로(예를 들어, 도핑을 통해) 단일 원소, 예를 들어 실리콘(Si) 또는 게르마늄(Ge)일 수 있으며, 또는 기판(102)은 화합물, 예를 들어 GaAs, SiC 또는 SiGe를 포함할 수 있다. 기판(102)은 또한 다중 재료 층(multiple material layers)을 가질 수 있다. 일부 실시예에서, 기판(102)은 실리콘(Si), 실리콘 게르마늄(SiGe), Si:C(탄소 도핑 실리콘), 탄소 도핑 실리콘 게르마늄(SiGe:C), 탄소 도핑 실리콘 게르마늄(SiGe:C), III-V(예: GaAs, AlGaAs, InAs, InP 등), II-V 화합물 반도체(예: ZnSe, ZnTe, ZnCdSe 등) 또는 기타 이와 유사한 반도체를 포함하는 반도체 재료를 포함하나 반드시 이에 국한되지는 않는다. 또한, 반도체 재료의 다중 층이 기판(102)의 반도체 재료로 사용될 수 있다. 일부 실시예에서, 기판(102)은 반도체 재료와 유전체 재료를 모두 포함한다.
[0028] 특정 예에서, 제1 재료 층(106)은 예를 들어 Si 또는 탄소 도핑 실리콘(Si:C) 재료일 수 있고, 제2 재료 층(108)은 예를 들어 HGC(High-Ge-Content) 실리콘 게르마늄(SiGe) 재료일 수 있다. 전술한 바와 같이, 제2 재료 층(108)의 HCG 재료는 게르마늄 함량이 예를 들어 Ge ≤ 40%일 수 있다. 특정 예에서 탄소(C) 및 게르마늄(Ge) 농도는 결함을 피할 수 있을 정도로 충분히 낮다.
[0029] 이제 도 2를 참조하면, 이 도면은 하드마스크(110)가 제1 재료 층(106) 및 제2 재료 층(108) 상에 형성되는, 제조 공정의 후속 단계에서의 도 1의 반도체 구조체(100)의 단면도이다. 하드마스크(110)의 재료는 반도체 구조체(100)의 후속 에칭 및 핀 형성을 허용하는 데 적합한 재료일 수 있다.
[0030] 이제 도 3을 참조하면, 이 도면은 일 실시예에 따라 반도체 기판(102) 상에 복수의 핀이 형성되는, 제조 공정의 후속 단계에서의 도 2의 반도체 구조체(100)의 단면도이다. 다양한 예시적인 실시예에서, 제1 재료 층(106) 및 제2 재료 층(108)은 에칭되어 복수의 핀(즉, 제1 재료 층(106) 및 기저 LCG 층(104)의 고종횡비 잔여 부분(high aspect ratio remaining portions) 및 제2 재료 층(108) 및 기저 LCG 층(104)의 고종횡비 잔여 부분)을 형성한다. 특정 실시예에서, SiGe 층은 수직 연장 방향으로 반도체 구조체의 총 채널 길이의 20-50%인 제1 핀 세트의 수직 연장 방향으로의 길이(도 3의 화살표 참조)를 갖는다. 제1 재료 층(106)을 포함하는 제1 핀 세트는 Si 또는 Si:C로 형성되고, 제2 재료 층(108)을 포함하는 제2 핀 세트는 HGC SiGe 층(예를 들어, Ge ≥ 40%)으로 형성된다. 핀을 에칭한 후, 하드마스크(110)의 일부는 제1 및 제2 핀 세트 위에 남아 있다. 제1 재료 층(106)을 포함하는 제1 핀 세트는 nFET 영역(112)에서 n형 전계 효과 트랜지스터(nFET) 소자의 형성을 가능하게 하고, 제2 재료 층(108)을 포함하는 제2 핀 세트는 pFET 영역(114)에서 p형 전계 효과 트랜지스터(pFET) 소자의 형성을 가능하게 한다.
[0031] 일반적으로, 복수의 핀(즉, 제1 재료 층(106)을 포함하는 핀과 제2 재료 층(108)을 포함하는 핀)은 Si, 스트레인(strained) Si, Si:C, SiGe, SiGe:C, Si 합금, Ge 합금, GaAs, InAs, InP 및 기타 III/V 및 II/VI 화합물 반도체를 포함하지만 이에 제한되지 않는 반도체 재료로 형성될 수 있다. 그러나, 본 명세서에서 언급된 바와 같이, 특정 실시예에서, 제2 재료 층(108)의 조성은 LGC 층(104)의 더 낮은 Ge 함량(예를 들어, Ge ≤ 20%)에 비해 HGC SiGe 층(예를 들어, Ge ≤ 40%)이다. 복수의 핀은 예를 들어 반응성 이온 에칭, 플라즈마 에칭, 이온 에칭 또는 레이저 어블레이션(laser ablation)과 같은 건식 에칭 공정을 사용하여 에칭될 수 있다. 상기 에칭은 상기 층들의 일부를 제거하기 위해 하나 이상의 화학 에칭제가 사용되는 습식 화학 에칭 공정을 더 포함할 수 있다.
[0032] 하드마스크(110)는 예를 들어, 저압 화학 기상 증착(LPCVD)을 사용하여 증착된 실리콘 질화물(SiN)로 제조될 수 있다. 다른 예시적인 실시예에서, 하드마스크(16)는 하프늄 산화물(HfO2) 또는 탄탈륨 질화물(TaN) 또는 티타늄 질화물(TiN)을 포함할 수 있지만 이에 제한되지 않는다. 일부 실시예에서 하드마스크(110)는 다중 층, 예를 들어 실리콘 산화물 상부의 실리콘 질화물을 포함할 수 있다. 일부 실시예에서, 하드마스크(110)의 수직 두께는 약 30 nm 내지 약 150 nm 범위이다. 하드마스크(110)는 SIT(sidewall image transfer), SADP(self-aligned double patterning), SAQP(self-aligned double patterning), 에칭 후 리소그래피 등을 포함하는 임의의 적합한 패터닝 기술에 의해 형성될 수 있다.
[0033] 도 4를 참조하면, 본 도면은 일 실시예에 따라 하부 소스/드레인 영역이 형성된, 제조 공정의 후속 단계에서의 도 3의 반도체 구조체의 단면도이다. 도 4에 도시된 바와 같이, 다양한 실시예에서 하부 소스/드레인 영역(116, 118)이 형성된다. 소스/드레인 영역(116)은 nFET 영역(112)에 형성될 수 있고, 소스/드레인 영역(118)은 pFET 영역(114)에 형성될 수 있다. 또한, nFET 영역(112)과 pFET 영역(114) 사이에는 STI(shallow trench isolation) 영역(120)이 형성될 수 있다. STI 영역(120)은 nFET의 소스/드레인 영역(116)과 pFET의 소스/드레인 영역(118)을 분리할 수 있다.
[0034] 하부 소스/드레인 영역(116, 118)은 기판(102) 위에 에피택셜 성장될 수 있다. 소스/드레인 영역(116, 118)은 예를 들어 nFET(nFET 영역(112))의 경우 Si:P, pFET(pFET 영역(114))의 경우 SiGe:B일 수 있다. 본 명세서에서 사용되는 "소스/드레인 영역(source/drain region)"이라는 용어는 애플리케이션에 따라 특정 소스/드레인 영역이 소스 영역 또는 드레인 영역이 될 수 있음을 의미한다. 예시적인 일 실시예에서, 소스/드레인 영역(116)은 nFET 영역(112)의 Si:C 핀(즉, 제1 재료 층(106)을 포함) 사이에 형성되고 소스/드레인 영역(118)은 PFET 영역(114)의 HGC SiG 핀(즉, 제2 재료 층(108)을 포함) 사이에 형성된다.
[0035] "에피택셜 성장(epitaxial growth)" 및 "에피택셜 증착(epitaxial deposition)"이라는 용어는 반도체 재료의 증착 표면 상에서의 반도체 재료의 성장(growth)을 말하며, 여기서 성장되는 반도체 재료는 증착 표면의 반도체 재료와 실질적으로 동일한 결정 특성(crystalline characteristics)을 갖는다. "에피택셜 재료(epitaxial material)"이라는 용어는 에피택셜 성장을 사용하여 형성되는 재료을 나타낸다. 일부 실시예에서, 화학 반응물이 제어되고 시스템 파라미터가 정확하게 설정되면, 증착 원자(depositing atoms)는 표면에서 이동하고 증착 표면의 원자의 결정 배열(crystal arrangement)로 배향하기에 충분한 에너지를 가지고 증착 표면에 도달한다. 따라서, 일부 예에서, {100} 결정 표면에 증착된 에피택셜 필름은 {100} 배향을 취할 것이다.
[0036] STI(shallow trench isolation) 영역(120)은 기판(102) 상에 형성되는 인접한 반도체 소자의 영역을 전기적으로 절연하기 위해 기판(102)에 형성된다. STI 영역(120)은 산화물(STI 산화물)을 포함할 수 있고, STI 영역(120)은 상응하는 STI 스텝 높이(step height)를 가질 수 있다.
[0037] 이제 도 5를 참조하면, 이 도면은 일 실시예에 따라, 하부 소스/드레인 영역 위에 하부 스페이서가 형성되는, 제조 공정의 후속 단계에서의 도 4의 반도체 구조체의 단면도이다. 도 5에 도시된 바와 같이, 다양한 예시적인 실시예에서, 하부 스페이서(122)는 nFET 영역(112) 및 pFET 영역(114)의 하부 소스/드레인 영역(116, 118) 위에 형성될 수 있다. 하부 스페이서(122)는 공지된 공정에 따라 형성된 로우-κ 유전체를 포함할 수 있다. "로우-κ 유전체"라는 용어는 일반적으로 유전 상수(dielectric constant)가 이산화규소(silicon dioxide)보다 작은, 예를 들어 3.9보다 작은 절연 재료을 말한다. 예시적인 로우-κ 유전체 재료는 유전체 질화물(예를 들어, SiN, SiBCN), 유전체 옥시니타이드(dielectric oxynitrides)(예를 들어, SiOCN, SiCO), 또는 이들의 임의의 조합 등을 포함하지만 이에 한정되지는 않는다.
[0038] 이제 도 6을 참조하면, 이 도면은 일 실시예에 따라, 복수의 핀 위에 하이-κ 금속 게이트가 형성되는, 제조 공정의 후속 단계에서의 도 5의 반도체 구조체의 단면도이다. 도 6에 도시된 바와 같이, 다양한 예시적인 실시예에서, 복수의 핀 상에 하이-κ 금속 게이트가 형성된다. 하이-κ 금속 게이트의 하이-κ 층(124)은 제1 핀 세트(즉, 제1 재료 층(106)을 포함) 및 제2 핀 세트(즉, 제2 층(108)을 포함) 위로 연장된다. 다음에 nFET 영역 금속 게이트(125)가 nFET 영역(112)의 하이-κ 층(124) 위에 형성되고, pFET 영역 금속 게이트(126)가 pFET 영역(114)의 하이-κ 층(124) 위에 형성된다. 따라서, nFET 영역 금속 게이트(125)는 STI 영역(120) 위에 정의된 지점(point)(127)까지 연장되고, pFET 영역 금속 게이트(126)는 지점(127)으로부터 STI 영역(120) 위로 pFET 영역(114)으로 연장된다.
[0039] 하이-κ 층(124)은 대략 2 nm의 두께로 증착된 하프늄 산화물(HfO2) 층을 포함할 수 있다. 하이-κ 층(124)은 일반적으로 대기압 이하로 유지되는 증착 챔버 내의 기판 상에 연속적인 단층(monolayers)을 증착하는, 원자층 증착(atomic layer deposition : ALD)을 사용하여 형성될 수 있다. 또한, "하이-κ"는 일반적으로 유전 상수(κ) 값이 실리콘 산화물보다 큰 유전체 재료을 지칭하는 것으로 이해될 것이다. 바람직하게는, 하이-κ 재료는 유전 상수가 5보다 크고, 더 바람직하게는 약 10보다 크다. 예시적인 하이-κ 재료는, 제한 없이, HfO2, ZrO2, Al2O3, TiO2, Ta2O5, 란타나이드 산화물 및 이들의 혼합물, 실리케이트 및 YSZ(이트리아 안정화 지르코니아), BST, BT, ST 및 SBT와 같은 재료를 포함하지만 이에 한정되지는 않는다.
[0040] nFET 영역 금속 게이트(125)(또는 nWFM 층)는 하이-κ 층(124) 위에 선택적으로 성장될 수 있고, 알루미늄(Al) 또는 알루미늄/티타늄(Al/Ti) 다층 스택을 포함할 수 있으며, 여기서 Al/Ti 두께는 원하는 일함수(work function)를 달성하기 위해 목표 조성 비율에 맞게 조정될 수 있다. Al과 Ti 모두 선택적으로 성장될 수 있다. 다른 예시적인 실시예에서, nFET 영역 금속 게이트(125)는 예를 들어, TiN, TiAlC, TaN 등이 될 수 있다. 일 실시예에서, nFET 영역 금속 게이트(125)는 TiN/TiAlC/TiN을 포함하는 다층 스택(multi-layered stack)이다.
[0041] pFET 영역 금속 게이트(또는 pWFM 층)는 하이-κ 층(124) 위에 선택적으로 성장될 수 있고, TiN을 포함할 수 있다. 특정 실시예에서, 제2 하이-κ 금속 게이트(즉, pFET 영역 금속 게이트(126))는 제1 하이-κ 금속 게이트(즉, nFET 영역 금속 게이트(125))와 다른 재료로 구성될 수 있다.
[0042] 따라서, 하이-κ 층(124)이 형성되고, 이어서 웨이퍼 상의 하나의 극성 소자(polarity device)(예를 들어, nFET 또는 pFET)에 따라 그리고 다른 극성 소자(예를 들어, nFET 또는 pFET)에 따라 일함수 금속(work function metal : WFM) 층(즉, nFET 영역 금속 게이트(125) 및 pFET 영역 금속 게이트(126))이 형성될 수 있다. nFET는 한 유형의 WFM을 사용하고 pFET는 다른 유형의 WFM을 사용하는 것이 바람직하다. 일 예에서, pFET 영역 금속 게이트(126)는 pFET의 경우 TiN일 수 있고, nFET 영역 금속 게이트(125)는 nFET의 경우 Al-도핑된 TiN 또는 TaN, 또는 TiN/TiAlC/TiN을 포함하는 다층 스택일 수 있다.
[0043] 이제 도 7을 참조하면, 이 도면은 일 실시예에 따라, 복수의 핀의 상부 부분을 노출시키기 위해 하이-κ 금속 게이트가 리세스된(recessed), 제조 공정의 후속 단계에서의 도 6의 반도체 구조체(100)의 단면도이다. 도 7에 도시된 바와 같이, 다양한 예시적인 실시예에서, 유기 평탄화 층(organic planarization layer : OPL)(128)이 제1 핀 세트(즉, nFET 영역(112)에 제1 재료 층(106)을 포함하는 핀들)와 제2 핀 세트(즉, pFET 영역(114)에 제2 재료 층(108)을 포함하는 핀들) 사이에 증착된다. 다음에, OPL(128) 및 하이-κ 금속 게이트(즉, nFET 영역(114) 내의 하이-κ 층(124) 및 nFET 영역 금속 게이트(125), 및 nFET 영역(114) 내의 하이-κ 층(124) 및 pFET 영역 금속 게이트(126)는 복수의 핀의 상부 부분(106' 및 108')을 노출시키기 위해 리세스된다. 리세스(recess)는 거리 "H1"까지 연장될 수 있다. 리세스는 복수의 핀의 노출된 상부 부분(106' 및 108') 사이에 개구부(130)를 더 생성한다. 리세스는 핀의 상부 부분(106')의 측벽(132)을 노출시킨다. 리세스는 핀의 상부 부분(108')의 측벽(138)을 더 노출시킨다. 또한, 하드마스크(110)는 복수의 핀 위에 남아 있다. 따라서 하드마스크(110)의 상부 표면(136) 및 측벽(134)이 노출된다.
[0044] 이제 도 8을 참조하면, 이 도면은 일 실시예에 따라, 게이트 캡슐화가 이루어지는, 제조 공정의 후속 단계에서의 도 7의 반도체 구조체(100)의 단면도이다. 도 8에 도시된 바와 같이, 다양한 예시적인 실시예에서, 게이트 캡슐화가 이루어진다. 게이트 캡슐화는 제1 게이트 캡슐화 층(gate encapsulation layer)(140) 및 제2 게이트 캡슐화 층(142)의 증착을 포함할 수 있다. 제1 게이트 캡슐화 층(140)은 예를 들어, SiN 또는 SiBCN과 같은 질화물일 수 있다. 제2 게이트 캡슐화 층(142)은 예를 들어, SiO2와 같은 산화물일 수 있다. 제1 게이트 캡슐화 층(140)은 복수의 핀 위에 증착되는 반면, 제2 게이트 캡슐화 층(142)은 복수의 핀 사이에 증착된다.
[0045] 특정 실시예에서, 제2 게이트 캡슐화 층(142)은 평탄화될 수 있다. 평탄화 공정은 화학적 기계적 연마(CMP)에 이은 에칭 공정을 포함할 수 있다. 따라서, 평탄화 공정은 CMP에 의해 제공될 수 있다. 다른 평탄화 공정은 연삭(grinding) 및 연마(polishing)를 포함할 수 있다.
[0046] 이제 도 9를 참조하면, 이 도면은 일 실시예에 따라, 복수의 핀의 노출된 상부 부분 위에 및 직접 접촉하여 상부 소스/드레인 영역이 형성되는, 제조 공정의 후속 단계에서의 도 8의 반도체 구조체(100)의 단면도이다. 도 9에 도시된 바와 같이, 다양한 예시적인 실시예에서, 제1 및 제2 게이트 캡슐화 층(140, 142)은 복수의 핀의 상부 부분(106', 108')이 각각 노출될 때까지 리세스된다. 이로 인해 하드마스크(110)가 제거되고 제2 게이트 캡슐화 층(142)의 잔여 부분을 갖게 된다. nFET 영역(112)의 하이-κ 층(124) 및 nFET 영역 금속 게이트(125)는 그대로 유지된다. 또한, pFET 영역(114)의 하이-κ 층(124) 및 pFET 영역 금속 게이트(126)는 제1 및 제2 게이트 캡슐화 층(140, 142)의 리세스로부터 그대로 유지된다. 하이-κ 층(124)의 상부 부분, nFET 영역(112)의 nFET 영역 금속 게이트(125) 및 pFET 영역(114)의 pFET 영역 금속 게이트(126)는 제1 캡슐화 층(140)의 잔여 부분에 의해 보호된다.
[0047] 제1 및 제2 캡슐화 층(140, 142)을 리세싱(recessing)하는 것은 습식 에칭 공정에 의해 수행될 수 있다. 일 실시예에서, 수직 습식 에칭(vertical wet etch)은 채널 길이를 정의하기 위해 사용될 수 있다. 리세스를 형성하는 데 사용될 수 있는 습식 에칭 공정의 비제한적인 예로는 과산화수소(hydrogen peroxide)(H2O2), 수산화칼륨(potassium hydroxide)(KOH), 수산화암모늄(ammonium hydroxide)(암모니아), 테트라메틸암모늄 수산화물(tetramethylammonium hydroxide : TMAH), 히드라진(hydrazine), 에틸렌 디아민 피로카테콜(ethylene diamine pyrocatechol : EDP) 또는 이들의 임의의 조합이 포함될 수 있다.
[0048] 이어서, 상부 소스/드레인 영역(144)은 nFET 영역(112)에서 핀의 노출된 상부 부분(106') 위에 형성되고, 상부 소스/드레인 영역(146)은 pFET 영역(114)에서 핀의 노출된 상부 부분(108') 위에 형성된다.
[0049] 상부 소스/드레인 영역(144, 146)은 에피택셜 성장될 수 있다. 소스/드레인 영역(144, 146)은, 예를 들어, nFET(nFET 영역(112))의 경우 Si:P이고, pFET(pFET 영역(114))의 경우 SiGe:B일 수 있다. 따라서, 상부 소스/드레인 영역은 pFET 영역(114)의 SiGe 핀에 대한 상부 소스/드레인 영역과 비교하여 nFET 영역(112)의 Si:C 핀에 대해 상이하다. 본 명세서에서 사용되는 "소스/드레인 영역"이라는 용어는 애플리케이션에 따라 특정 소스/드레인 영역이 소스 영역 또는 드레인 영역일 수 있음을 의미한다는 것을 이해해야 한다.
[0050] 이제 도 10을 참조하면, 이 도면은 일 실시예에 따라, 상부/소스 드레인 영역(144, 146)의 금속화가 이루어지는, 제조 공정의 후속 단계에서의 도 9의 반도체 구조체(100)의 단면도이다. 도 10에 도시된 바와 같이, 다양한 예시적인 실시예에서, 상부 스페이서(147)가 형성된다. 상부 스페이서 재료는 전체 구조체에 걸쳐 형성될 수 있다. 상부 스페이서(147)는 상부 소스/드레인 영역(144, 146)의 하부 영역에 직접 접촉할 수 있다. 상부 스페이서(147) 재료의 예로는 산화물 및 질화물(예를 들어, SiN, SiBCN, SiOCN)이 포함될 수 있다. 상부 스페이서(147) 재료는 로우-κ 유전체 재료일 수 있다. 일 실시예에서, 상부 스페이서(147) 재료는 하부 스페이서(122) 재료을 형성하는 것과 유사한 기술로 형성될 수 있다. 하부 스페이서(122) 재료는 상부 스페이서(147) 재료보다 더 두껍게 형성될 수 있다.
[0051] 다양한 예시적인 실시예에서, 상부 소스/ 드레인 영역(144, 146)의 금속화(metallization)가 이루어진다. 금속화는 금속 층(metal layer)(150)(즉, 금속 충전 층(metal fill layer) 또는 충전 층(fill layer))을 형성하는 단계를 포함한다. 금속 층(150)은 nFET 영역(112)의 상부 소스/드레인 영역(144)과 pFET 영역(114)의 상부 소스/드레인 영역(146)과 접촉하고 이를 캡슐화하거나 둘러싼다. 또한, 접점(148)은 금속 층(150)을 통해 형성될 수 있다. 접점(148)은 소스, 드레인 또는 게이트 접점일 수 있다. 영역(160)은 드레인으로 지칭될 수 있고 영역(162)은 소스로 지칭될 수 있다. 경사 임계 전압은 소스 영역(162) 근처의 영역(166)에서 달성될 수 있다.
[0052] 예시적인 일 실시예에서, 금속 층(150)은 예를 들어, 티타늄/티타늄 질화물(Ti/TiN) 층 또는 라이너(liner)일 수 있다. 다른 예시적인 실시예에서, 금속 층(150)은 예를 들어, Ti, TiN, Ni 등으로 형성될 수 있다. 금속 층(150)은 예를 들어, ALD 공정에 의해 증착될 수 있다. 금속 층(150)은 평탄화될 수 있다. 평탄화 공정은 화학적 기계적 연마(CMP)와 에칭 공정을 포함할 수 있다. 따라서, 평탄화 공정은 CMP에 의해 제공될 수 있다. 다른 평탄화 공정에는 연삭 및 연마가 포함될 수 있다.
[0053] 결과적으로, 예시적인 실시예는 VTFET에서 경사 임계 전압을 갖으며, 이는 전기장의 향상으로 인해 소자 성능을 향상시킨다. 예시적인 실시예에서 VTFET의 경사 임계 전압은 이중 채널 구성에 의해 달성될 수 있다. nFET Vt 제어를 위해 소스 근처에는 저-Ge-함량(LGC, Ge ≤ 20%) SiGe가 사용되고 메인 채널에는 Si가 사용되는 반면, pFET Vt 제어를 위해 소스 근처에는 LGC SiGe(Ge ≤ 20%)가 사용되고 메인 채널에는 고-Ge-함량(HGC, Ge ≥ 40%) SiGe가 사용된다. 비대칭 임계 전압 프로파일(asymmetric threshold voltage profile)은 소스 측 근처의 가파른 전위 분포에서 볼 수 있으며, 이는 측면 채널 전기장(lateral channel electric field)을 향상시켜 캐리어 이동도(carrier mobility)를 증가시킨다.
[0054] 또한, 본 실시예는 전기장의 향상으로 인해 소자 성능을 향상시키는 수직 전송 FET(VTFET)에서 경사 임계 전압을 갖는 구조체 및 그 제조 방법을 설명한다. 특히, 본 실시예는 이중 채널 구성에 의해 달성될 수 있는 VTFET의 경사 임계 전압의 체계(scheme)를 갖는다. nFET Vt 제어를 위해 소스 근처에는 저-Ge-함량(LGC, Ge ≤ 20%) SiGe가 사용되고 메인 채널에는 Si가 사용되는 반면, pFET Vt 제어를 위해 소스 근처에는 LGC SiGe(Ge ≤ 20%)가 사용되고 메인 채널에는 고-Ge-함량(HGC, Ge ≥ 40%) SiGe가 사용된다. 본 실시예에 따른 구조체는 소스 근처에서 100mV 이상의 높은 Vt를 제공할 수 있으며, 이는 성능 향상에 필요할 수 있다.
[0055] 도 1 내지 도 10과 관련하여, 증착은 웨이퍼 상에 재료을 성장, 코팅, 또는 다른 방식으로 전사하는 임의의 공정이다. 이용 가능한 기술로는 열 산화(thermal oxidation), 물리적 기상 증착(physical vapor deposition : PVD), 화학 기상 증착(chemical vapor deposition : CVD), 전기 화학 증착(electrochemical deposition : ECD), 분자 빔 에피택시(molecular beam epitaxy : MBE) 및 최근에는 원자층 증착(atomic layer deposition : ALD) 등이 포함되나 이에 국한되지는 않는다. 본 명세서에서 사용되는 바와 같이, "증착(depositing)"은 예를 들어, 화학 기상 증착(chemical vapor deposition : CVD), 저압 CVD(low-pressure CVD : LPCVD), 플라즈마 강화 CVD(plasma-enhanced CVD : PECVD), 반기압 CVD(semi-atmosphere CVD : SACVD) 및 고밀도 플라즈마 CVD(high density plasma CVD : HDPCVD), 급속 열 CVD(rapid thermal CVD : RTCVD), 울트라 -고진공 CVD(ultra-high vacuum CVD : UHVCVD), 제한 반응 처리 CVD(limited reaction processing CVD : LRPCVD), 금속 유기 CVD(metal-organic CVD : MOCVD), 스퍼터링 증착(sputtering deposition), 이온빔 증착(ion beam deposition), 전자빔 증착(electron beam deposition), 레이저 보조 증착(laser assisted deposition), 열산화(thermal oxidation), 열질화(thermal nitridation), 스핀온 방법(spin-on methods), 물리적 기상 증착(physical vapor deposition : PVD), 원자층 증착(atomic layer deposition : ALD), 화학적 산화(chemical oxidation), 분자 빔 에피택시(molecular beam epitaxy : MBE), 도금(plating), 증발(evaporation)을 포함하지만 이에 제한되지 않는, 증착될 재료에 적합한 임의의 현재 공지되거나 이후에 개발되는 기술을 포함할 수 있다.
[0056] 본 명세서에서 사용되는 "공정(processing)"라는 용어는 설명된 구조체를 형성하는 데 필요한 재료 또는 포토레지스트의 증착(deposition), 패터닝(patterning), 노광(exposure), 현상(development), 에칭(etching), 세정(cleaning), 스트리핑(stripping), 임플란트(implanting), 도핑(doping), 스트레싱(stressing), 레이어링(layering) 및/또는 제거(removal)를 포함한다.
[0057] 제거는 웨이퍼로부터 재료를 제거하는 임의의 공정으로서, 예를 들면 에칭 공정(습식 또는 건식), 화학적-기계적 평탄화(CMP) 등을 포함한다.
[0058] 패터닝은 증착된 재료의 형상 또는 변경을 의미하며, 일반적으로 리소그래피라고 불린다. 예를 들어, 종래의 리소그래피에서 웨이퍼는 포토레지스트라고 하는 화학 재료로 코팅된 다음, 스테퍼(stepper)라고 하는 기계가 마스크의 초점을 맞추고, 마스크를 정렬하고 움직여 아래의 웨이퍼의 일부를 단파장 빛에 노출시키고, 노출된 영역은 현상액(developer solution)으로 씻겨진다. 에칭 또는 기타 처리 후 남은 포토레지스트는 제거된다. 패터닝에는 전자빔 리소그래피도 포함된다.
[0059] 전기적 특성의 수정은 일반적으로 확산 및/또는 이온 주입에 의한 트랜지스터 소스 및 드레인 도핑과 같은 도핑을 포함할 수 있다. 이러한 도핑 공정은 퍼니스 어닐링(furnace annealing) 또는 급속 열 어닐링(rapid thermal annealing : RTA)에 의해 이어진다. 어닐링은 주입된 도펀트(implanted dopants)를 활성화시키는 역할을 한다.
[0060] 본 실시예는 주어진 예시적인 아키텍처의 관점에서 설명될 것이지만, 다른 아키텍처, 구조체, 기판 재료 및 공정 특징 및 단계/블록은 본 실시예의 범위 내에서 변화될 수 있다는 것이 이해되어야 한다.
[0061] 또한, 층, 영역 또는 기판과 같은 요소가 다른 요소 "위에" 또는 "상에" 있는 것으로 언급될 때, 다른 요소에 직접적으로 존재할 수 있거나 중간 요소가 존재할 수도 있다는 것도 이해될 것이다. 이와 대조적으로, 요소가 다른 요소에 "직접" 또는 "직접 위에" 있는 것으로 언급되는 경우, 중간 요소는 존재하지 않는다. 또한, 요소가 다른 요소에 "연결"되거나 "결합"된 것으로 언급되는 경우, 다른 요소에 직접 연결되거나 결합될 수 있거나 중간 요소가 존재할 수 있다는 것도 이해될 것이다. 대조적으로, 요소가 다른 요소에 "직접 연결"되거나 "직접 결합"되는 것으로 언급되는 경우, 개입 요소는 존재하지 않는다.
[0062] 본 실시예는 집적 회로 칩(integrated circuit chip)을 위한 설계를 포함할 수 있는데, 이는 그래픽 컴퓨터 프로그래밍 언어(graphical computer programming language)로 생성될 수 있고, 컴퓨터 저장 매체(예를 들어, 디스크, 테이프, 물리적 하드 드라이브, 또는 스토리지 액세스 네트워크(storage access network)와 같은 가상 하드 드라이브)에 저장될 수 있다. 설계자가 칩 또는 칩 제작에 사용되는 포토리소그래피 마스크를 제작하지 않는 경우, 설계자는 결과 디자인을 물리적 메커니즘(예: 설계를 저장하는 저장 매체의 사본 제공) 또는 전자적 방식(예: 인터넷)으로 직접 또는 간접적으로 이러한 존재에 전송할 수 있다. 그런 다음 저장된 포토리소그래피 마스크 제작을 위한 적절한 형식(예를 들어, GDSII)으로 변환되며, 여기에는 웨이퍼에 형성될 해당 칩 설계의 여러 복사본이 포함된다. 포토리소그래피 마스크는 에칭 또는 기타 처리할 웨이퍼의 영역을 정의하기 위해 사용된다.
[0063] 본 명세서에 설명된 방법은 집적 회로 칩의 제조에 사용될 수 있다. 생성된 집적 회로 칩은 원시 웨이퍼 형태(raw wafer form)(즉, 다수의 패키징되지 않은 칩을 갖는 단일 웨이퍼), 베어 다이(bare die) 또는 패키지 형태로 제조자에 의해 배포될 수 있다. 후자의 경우 칩은 단일 칩 패키지(예를 들어, 마더보드 또는 기타 상위 레벨 캐리어에 부착된 리드(leads)가 있는 플라스틱 캐리어) 또는 멀티칩 패키지(예를 들어, 표면 인터커넥션(surface interconnections) 또는 매립형 인터커넥(buried interconnections)이 있는 세라믹 캐리어)에 실장된다. 어떤 경우든 칩은 다른 칩, 분리된 회로 소자(discrete circuit elements) 및/또는 기타 신호 처리 장치와 통합되어 (a) 마더보드와 같은 중간 제품 또는 (b) 최종 제품의 일부로 사용된다. 최종 제품은 장난감 및 기타 저가형 애플리케이션에서부터 디스플레이, 키보드 또는 기타 입력 장치 및 중앙 프로세서를 갖는 고급 컴퓨터 제품에 이르기까지, 집적 회로 칩을 포함하는 임의의 제품일 수 있다.
[0064] 또한, 화합물은 예를 들어, SiGe와 같이 나열된 원소들의 관점에서 설명될 것임을 이해해야 한다. 이러한 화합물은 화합물 내의 원소들의 상이한 비율을 포함한다. 예를 들어, SiGe는 x가 1 이하인 SixGe1-x 를 포함한다. 또한, 다른 원소가 화합물에 포함될 수 있으며, 본 실시예에 따라 여전히 기능할 수 있다. 추가 원소를 갖는 화합물은 본 명세서에서 합금(alloys)으로 지칭될 것이다. 본 명세서에서 "일 실시예" 또는 "실시예" 및 이의 다른 변형에 대한 언급은, 실시예와 관련하여 설명된 특정 특징, 구조체, 특성 등이 적어도 하나의 실시예에 포함됨을 의미한다. 따라서, 명세서 전체에 걸쳐 나타나는 "일 실시예에서" 또는 "실시예에서"라는 문구의 출현 및 임의의 다른 변형이 반드시 모두 동일한 실시예를 지칭하는 것은 아니다.
[0065] 예를 들어, "A/B", "A 및/또는 B" 및 "A 및 B 중 적어도 하나"의 경우와 같이, 다음의 "/", "및/또는" 및 "적어도 하나"의 사용은, 나열된 제1 옵션(A)만의 선택, 나열된 제2 옵션(B)만의 선택 또는 양쪽 옵션(A 및 B)의 선택을 포함하도록 의도된다는 것이 인식되어야 한다. 또 다른 예로서, "A, B 및/또는 C" 및 "A, B 및 C 중 적어도 하나"의 경우, 이러한 문구는 나열된 제1 옵션(A)만의 선택, 나열된 제2 옵션(B)만의 선택, 또는 나열된 제3 옵션(C)만의 선택, 또는 나열된 제1 및 제2 옵션(A와 B)만의 선택, 나열된 제1 및 제3 옵션(A와 C)만의 선택, 나열된 제2 및 제3 옵션(B와 C)만의 선택, 세 가지 옵션(A와 B 및 C)의 선택을 모두 포함할 수 있다. 이는 본 기술 분야의 통상의 기술자가 용이하게 알 수 있는 바와 같이, 나열된 항목의 수만큼 확장될 수 있다.
[0066] 본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위한 것이며, 실시예를 한정하기 위한 목적은 아니다. 본 명세서에서 사용되는 단수 형태는 문맥에서 달리 명시되지 않는 한, 복수 형태도 포함하는 것으로 의도된다. 본 명세서에서 사용되는 "포함하다", "구성하다", "구비한다" 및/또는 "갖는다"라는 용어는 명시된 특징, 정수, 단계, 연산, 요소 및/또는 성분의 존재를 특정하지만, 하나 이상의 다른 특징, 정수, 단계, 연산, 요소, 성분의 존재 또는 이들의 그룹을 배제하지 않는 것으로 이해될 것이다.
[0067] "밑에", "아래에", "하부에", "위에", "상부에" 등과 같은 공간적으로 상대적인 용어는, 도면에 도시된 바와 같이, 하나의 요소 또는 피쳐(feature)와 다른 요소 또는 피쳐의 관계를 설명하기 위해 설명의 용이성을 위해 본 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시된 방향 이외에 사용 또는 작동 중인 장치의 다른 방향을 포함하도록 의도된다는 것이 이해될 것이다. 예를 들어, 도면의 장치가 뒤집어지면, 다른 요소 또는 특징부의 "아래" 또는 "하부"로 설명되는 요소는 다른 요소 또는 피쳐의 "위"로 향하게 된다. 따라서, "아래"라는 용어는 위와 아래의 방향을 모두 포함할 수 있다. 장치는 다르게(90도 회전되거나 또는 다른 방위로) 배향될 수 있고, 본 명세서에서 사용된 공간적으로 상대적인 기술어(descriptors)는 마찬가지로 상응하게 해석될 수 있다. 또한, 어떤 층(layer)이 두 층 "사이"에 있는 것으로 언급될 때, 그 층은 두 층 사이의 유일한 층일 수도 있고, 하나 이상의 중간 층이 존재할 수도 있다는 것도 이해될 것이다.
[0068] 본 명세서에서 제1, 제2 등의 용어가 다양한 요소들을 설명하기 위해 사용될 수 있지만, 이러한 요소들은 이러한 용어에 의해 제한되어서는 안 된다는 것이 이해될 것이다. 이러한 용어는 하나의 요소를 다른 요소와 구별하기 위해서만 사용된다. 따라서, 아래에서 논의되는 제1 요소는 본 발명의 범위를 벗어나지 않고 제2 요소로 불릴 수 있다.
[0069] 고유의 이중 채널 에피택시를 갖는 비대칭 임계 전압 수직 전송 전계 효과 트랜지스터(VTFET)를 형성하는 방법의 바람직한 실시예 설명했지만(이는 예시적인 것이며 제한적인 것이 아님), 당업자에 의해 상기의 교시에 비추어 수정 및 변형이 이루어질 수 있음에 유의해야 한다. 따라서, 첨부된 청구범위에 기재된 바와 같이 본 발명의 범위 내에 있는 특정 실시예에서 변경이 이루어질 수 있음을 이해해야 한다. 이와 같이, 특허법에 의해 요구되는 세부 사항 및 구체성과 함께 본 발명의 측면(aspects)을 설명한 후, 본 특허에 의해 청구되고 보호되기를 원하는 것은 첨부된 청구범위에 명시되어 있다.
[0070] 다양한 실시예에 대한 설명은 예시의 목적으로 제시된 것이며, 개시된 실시예로 제한되거나 배타적인 것으로 의도되지 않는다. 설명된 실시예의 범위를 벗어나지 않고 많은 수정 및 변형이 당업자에게 명백할 것이다. 본 명세서에 사용된 용어는 실시예의 원리, 시장에서 발견되는 기술에 대한 실제 적용 또는 기술적 개선을 가장 잘 설명하거나 당업자가 본 명세서에 개시된 실시예를 이해할 수 있도록 하기 위해 선택되었다.

Claims (20)

  1. 수직 전송 전계 효과 트랜지스터(vertical transport field effect transistor : VTFET)의 채널을 따라 비대칭 임계 전압(asymmetric threshold voltage)을 트리거하기 위한 반도체 구조체에 있어서, 상기 반도체 구조체는,
    실리콘 게르마늄(SiGe) 층을 포함하는 제1 핀 세트(first set of fins) 및 상기 SiGe 층 상에 형성된 제1 재료 층(first material layer);
    상기 SiGe 층을 포함하는 제2 핀 세트(second set of fins) 및 상기 SiGe 층 상에 형성된 제2 재료 층(second material layer);
    상기 제1 핀 세트 위에 배치된 제1 하이(high)-κ 금속 게이트(metal gate); 및
    상기 제2 핀 세트 위에 배치된 제2 하이-κ 금속 게이트를 구비하고,
    상기 제1 핀 세트 및 상기 제2 핀 세트의 하부(bottom)에 정의된 영역에서 상기 VTFET의 채널을 따라 비대칭 임계 전압이 존재하고,
    상기 제2 재료 층의 제1 게르마늄(Ge) 함량은 상기 SiGe 층의 제2 Ge 함량보다 높은,
    반도체 구조체.
  2. 제1항에 있어서,
    상기 제2 Ge 함량은 적어도 20%인,
    반도체 구조체.
  3. 제2항에 있어서,
    상기 제1 Ge 함량은 적어도 40%인,
    반도체 구조체.
  4. 제1항에 있어서,
    상기 SiGe 층은 수직 연장 방향(vertical extending direction)으로의 상기 반도체 구조체의 총 채널 길이의 20 내지 50%인 상기 제1 핀 세트의 수직 연장 방향으로의 길이를 갖는,
    반도체 구조체.
  5. 제1항에 있어서,
    상기 제2 하이-κ 금속 게이트는 상기 제1 하이-κ 금속 게이트와 상이한 재료들로 구성되는,
    반도체 구조체.
  6. 제1항에 있어서,
    STI(Shallow Trench Isolation) 영역이 하부 드레인 영역(bottom drain region)으로부터 하부 소스 영역(bottom source region)을 분리하는,
    반도체 구조체.
  7. 제6항에 있어서,
    상기 제1 핀 세트 및 상기 제2 핀 세트의 노출된 상부 부분들 위에 상부 소스/드레인 영역들(top source/drain regions)이 배치되는,
    반도체 구조체.
  8. 제7항에 있어서,
    상기 상부 소스/드레인 영역들 위에 금속 충전재(metal fill)가 배치되는,
    반도체 구조체.
  9. 제8항에 있어서,
    상기 제1 하이-κ 금속 게이트와 상기 하부 소스 및 드레인 영역 사이에 하부 스페이서(bottom spacer)가 배치되는,
    반도체 구조체.
  10. 제1항에 있어서,
    상기 제1 재료는 실리콘(Si)이고, 상기 제2 재료는 SiGe인,
    반도체 구조체.
  11. 수직 전송 전계 효과 트랜지스터(VTFET)의 채널을 따라 비대칭 임계 전압을 트리거하기 위한 반도체 구조체의 제조 방법에 있어서, 상기 반도체 구조체의 제조 방법은,
    실리콘 게르마늄(SiGe) 층을 포함하는 제1 핀 세트를 형성하고 상기 SiGe 층 상에 제1 재료 층을 형성하는 단계;
    상기 SiGe 층을 포함하는 제2 핀 세트를 형성하고 상기 SiGe 층 상에 제2 재료 층을 형성하는 단계;
    상기 제1 핀 세트 위에 제1 하이-κ 금속 게이트를 형성하는 단계; 및
    상기 제2 핀 세트 위에 제2 하이-κ 금속 게이트를 형성하는 단계를 포함하고,
    상기 제1 핀 세트 및 상기 제2 핀 세트의 하부에 정의된 영역에서 상기 VTFET의 채널을 따라 비대칭 임계 전압이 존재하며,
    상기 제2 재료 층의 제1 게르마늄(Ge) 함량은 상기 SiGe 층의 제2 Ge 함량보다 높은,
    반도체 구조체의 제조 방법.
  12. 제11항에 있어서,
    상기 제2 Ge 함량은 적어도 20%인,
    반도체 구조체의 제조 방법.
  13. 제12항에 있어서,
    상기 제1 Ge 함량은 적어도 40%인,
    반도체 구조체의 제조 방법.
  14. 제11항에 있어서,
    상기 SiGe 층은 수직 연장 방향(vertical extending direction)으로의 상기 반도체 구조체의 총 채널 길이의 20 내지 50%인 상기 제1 핀 세트의 수직 연장 방향으로의 길이를 갖는,
    반도체 구조체의 제조 방법.
  15. 제11항에 있어서,
    상기 제2 하이-κ 금속 게이트는 상기 제1 하이-κ 금속 게이트와 상이한 재료로 구성되는,
    반도체 구조체의 제조 방법.
  16. 제11항에 있어서,
    STI(Shallow Trench Isolation) 영역이 하부 드레인 영역(bottom drain region)으로부터 하부 소스 영역(bottom source region)을 분리하는,
    반도체 구조체의 제조 방법.
  17. 제16항에 있어서,
    상기 반도체 구조체의 제조 방법은, 상기 제1 핀 세트 및 상기 제2 핀 세트의 노출된 상부 부분 위에 상부 소스/드레인 영역들(top source/drain regions)을 형성하는 단계를 더 포함하는,
    반도체 구조체의 제조 방법.
  18. 제17항에 있어서,
    상기 반도체 구조체의 제조 방법은, 상기 상부 소스/드레인 영역들 위에 금속 충전재(metal fill)를 형성하는 단계를 더 포함하는,
    반도체 구조체의 제조 방법.
  19. 제18항에 있어서,
    상기 반도체 구조체의 제조 방법은, 상기 제1 하이-κ 금속 게이트와 상기 하부 소스 및 드레인 영역 사이에 하부 스페이서(bottom spacer)를 형성하는 단계를 더 포함하는,
    반도체 구조체의 제조 방법.
  20. 제11항에 있어서,
    상기 제1 재료는 실리콘(Si)이고, 상기 제2 재료는 SiGe인,
    반도체 구조체의 제조 방법.
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