KR20230071630A - 재배선 구조체를 가지는 반도체 패키지 - Google Patents

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KR20230071630A
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윤옥선
김지영
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Abstract

본 발명에 따른 반도체 패키지는, 적층된 복수의 재배선 절연층, 상기 복수의 재배선 절연층의 상면 및 하면에 배치되어 서로 다른 수직 레벨에 위치하는 복수개의 배선 레이어를 구성하는 복수의 재배선 라인 패턴, 및 상기 복수의 재배선 절연층 중 적어도 하나의 재배선 절연층을 관통하여 상기 복수의 재배선 라인 패턴 중 일부와 연결되는 복수의 재배선 비아를 포함하는 재배선 구조체, 및 상기 재배선 구조체 상에 부착되어 상기 복수의 재배선 라인 패턴 및 복수의 재배선 비아와 전기적으로 연결되는 적어도 하나의 반도체 칩을 포함하며, 상기 복수의 재배선 라인 패턴은 상기 복수개의 배선 레이어 중 제1 배선 레이어에 위치하는 복수의 상부 재배선 라인 패턴 및 상기 제1 배선 레이어보다 낮은 수직 레벨에 위치하는 제2 배선 레이어에 위치하는 하부 재배선 라인 패턴들을 포함하고, 상기 복수의 재배선 절연층 중 적어도 하나의 재배선층은, 상기 하부 재배선 라인 패턴들을 덮고, 기준 면 및 상기 기준 면으로부터 외측을 향하여 단차를 가지며 단계적으로 낮아지는 수직 레벨에 위치하는 적어도 2개의 외측 면으로 이루어지는 상면을 가진다.

Description

재배선 구조체를 가지는 반도체 패키지{Semiconductor package having a redistribution structure}
본 발명은 반도체 패키지에 관한 것으로, 구체적으로는 재배선 구조체를 가지는 반도체 패키지에 관한 것이다.
전자 산업의 비약적인 발전 및 사용자의 요구에 따라 전자기기는 더욱더 소형화, 다기능화 및 대용량화되고, 이에 따라 고집적화된 반도체 칩이 요구되고 있다. 이에 따라 입출력(I/O)을 위한 연결 단자들의 개수가 증가한 고집적화된 반도체 칩을 위하여 인쇄회로기판을 대신하는 재배선층, 또는 실리콘 인터포저를 대신하는 재배선 인터포저와 같은 재배선 구조체를 가지는 반도체 패키지가 고안되고 있다.
본 발명의 기술적 과제는, 고집적화된 반도체 칩을 위한 미세 패턴(fine pattern)을 구현할 수 있는 재배선 구조체를 가지는 반도체 패키지를 제공하는 데에 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 다음과 같은 반도체 패키지를 제공한다.
본 발명에 따른 반도체 패키지는, 적층된 복수의 재배선 절연층, 상기 복수의 재배선 절연층의 상면 및 하면에 배치되어 서로 다른 수직 레벨에 위치하는 복수개의 배선 레이어를 구성하는 복수의 재배선 라인 패턴, 및 상기 복수의 재배선 절연층 중 적어도 하나의 재배선 절연층을 관통하여 상기 복수의 재배선 라인 패턴 중 일부와 연결되는 복수의 재배선 비아를 포함하는 재배선 구조체; 및 상기 재배선 구조체 상에 부착되어 상기 복수의 재배선 라인 패턴 및 복수의 재배선 비아와 전기적으로 연결되는 적어도 하나의 반도체 칩;을 포함하며, 상기 복수의 재배선 라인 패턴은 상기 복수개의 배선 레이어 중 제1 배선 레이어에 위치하는 복수의 상부 재배선 라인 패턴 및 상기 제1 배선 레이어보다 낮은 수직 레벨에 위치하는 제2 배선 레이어에 위치하는 하부 재배선 라인 패턴들을 포함하고, 상기 복수의 재배선 절연층 중 적어도 하나의 재배선층은, 상기 하부 재배선 라인 패턴들을 덮고, 기준 면 및 상기 기준 면으로부터 외측을 향하여 단차를 가지며 단계적으로 낮아지는 수직 레벨에 위치하는 적어도 2개의 외측 면으로 이루어지는 상면을 가진다.
본 발명에 따른 반도체 패키지는, 적층된 복수의 재배선 절연층, 상기 복수의 재배선 절연층 중 최상단의 제1 절연층의 상면 상에 배치되는 제1 배선 레이어, 상기 복수의 재배선 절연층 중 상기 제1 절연층과 상기 제1 절연층 아래의 제2 절연층 사이에 배치되는 제2 배선 레이어, 상기 제2 절연층의 하면 상에 배치되는 제3 배선 레이어를 포함하는 복수개의 배선 레이어를 구성하는 복수의 재배선 라인 패턴, 및 상기 복수의 재배선 절연층 중 적어도 하나의 재배선 절연층을 관통하여 상기 복수의 재배선 라인 패턴 중 일부와 연결되는 복수의 재배선 비아를 포함하는 재배선 구조체; 상기 재배선 구조체 상에 부착되며, 제1 반도체 칩 및 상기 제1 반도체 칩 상에 적층되는 복수의 제2 반도체 칩을 포함하는 적어도 하나의 적층 구조체; 및 상기 재배선 구조체 상에 부착되며, 수평 방향으로 상기 적어도 하나의 적층 구조체와 서로 이격되는 제3 반도체 칩;을 포함하며, 상기 제2 절연층의 상면은, 서로 다른 수직 레벨에 위치하는 3개 이상의 부분이 2개 이상의 단차를 가지는 계단 형상을 가진다.
본 발명에 따른 반도체 패키지는, 패키지 베이스 기판; 상기 패키지 베이스 기판 상에 부착되며, 적층된 복수의 재배선 절연층, 상기 복수의 재배선 절연층 중 최상단의 제1 절연층의 상면 상에 배치되는 제1 배선 레이어, 상기 복수의 재배선 절연층 중 상기 제1 절연층과 상기 제1 절연층 아래의 제2 절연층 사이에 배치되는 제2 배선 레이어, 상기 제2 절연층의 하면 상에 배치되는 제3 배선 레이어를 포함하는 복수개의 배선 레이어를 구성하는 복수의 재배선 라인 패턴, 및 상기 복수의 재배선 절연층 중 적어도 하나의 재배선 절연층을 관통하여 상기 복수의 재배선 라인 패턴 중 일부와 연결되는 복수의 재배선 비아를 포함하는 재배선 구조체; 상기 재배선 구조체 상에 부착되며, 복수의 제1 전면 연결 패드를 가지는 제1 반도체 칩 및 상기 제1 반도체 칩 상에 적층되는 복수의 제2 반도체 칩을 포함하는 적어도 하나의 적층 구조체; 수평 방향으로 상기 적어도 하나의 적층 구조체와 서로 이격되며 상기 재배선 구조체 상에 부착되고, 복수의 제2 전면 연결 패드를 가지는 제3 반도체 칩; 및 상기 복수의 재배선 라인 패턴 중, 상기 제1 배선 레이어에 위치하는 복수의 재배선 상면 패드와, 상기 복수의 제1 전면 연결 패드 및 상기 복수의 제2 전면 연결 패드 사이에 각각 개재되는 복수의 제1 칩 연결 단자 및 복수의 제2 칩 연결 단자;를 포함하며, 상기 제2 절연층의 상면은, 상기 하부 재배선 라인 패턴들 중 어느 하나의 가운데 부분 상에 위치하는 기준 면, 그리고 상기 기준 면으로부터 외측을 향하여 단차를 가지며 단계적으로 낮아지는 수직 레벨에 위치하는 제1 외측 면, 제2 외측 면, 및 제3 외측 면을 포함하는 적어도 3개의 외측 면으로 이루어진다.
본 발명에 따른 반도체 패키지는, 본 재배선 구조체가 포함하는 복수개의 재배선 절연층 중 적어도 하나의 재배선 절연층이, 평탄도가 개선된 상면을 가지므로, 재배선 구조체가 포함하는 복수의 재배선 라인 패턴을 미세 패턴으로 구현할 수 있다. 또한 본 발명에 따른 반도체 패키지는, 별도의 포토 마스크 또는 별도의 공정을 수행하지 않고 재배선 절연층의 상면의 평탄도를 개선할 수 있어, 제조 공정이 단순화되고 제조 비용이 절감될 수 있다.
도 1은 본 발명의 일 실시 예들에 따른 반도체 패키지의 단면도이다.
도 2a 내지 도 2d는 본 발명의 일 실시 예들에 따른 반도체 패키지가 포함하는 재배선 구조체를 설명하는 개념적인 단면도들이다.
도 3a 내지 도 3f는 본 발명의 일 실시 예들에 따른 반도체 패키지가 포함하는 재배선 구조체의 제조 방법을 설명하는 개념적인 단면도들이다.
도 4는 본 발명의 일 실시 예들에 따른 반도체 패키지의 단면도이다.
도 5는 본 발명의 일 실시 예들에 따른 반도체 패키지의 단면도이다.
도 6은 본 발명의 일 실시 예들에 따른 패키지 온 패키지 타입의 반도체 패키지의 단면도들이다.
도 7은 본 발명의 일 실시 예들에 따른 패키지 온 패키지 타입의 반도체 패키지의 단면도들이다.
도 1은 본 발명의 일 실시 예들에 따른 반도체 패키지의 단면도이다.
도 1을 참조하면, 반도체 패키지(1000)는 패키지 베이스 기판(500), 패키지 베이스 기판(500) 상에 부착되는 재배선 구조체(300), 재배선 구조체(300) 상에 부착되며 제1 반도체 칩(100) 및 제1 반도체 칩(100) 상에 적층되는 복수의 제2 반도체 칩(200)을 포함하는 적어도 하나의 적층 구조체(1), 및 재배선 구조체(300) 상에 부착되는 제3 반도체 칩(400)을 포함한다. 적어도 하나의 적층 구조체(1)와 제3 반도체 칩(400)은 수평 방향으로 서로 이격되며 재배선 구조체(300) 상에 부착될 수 있다.
도 1에는 반도체 패키지(1000)가 재배선 구조체(300) 상에 부착된 2개의 적층 구조체(1)를 포함하는 도시되었으나, 이에 한정되지 않는다. 예를 들면, 반도체 패키지(1000)는 1개, 2개, 4개, 6개, 8개, 또는 그 이상의 적층 구조체(1)를 포함할 수 있다. 적층 구조체(1)는 메모리 스택이라 호칭할 수 있고, 제3 반도체 칩(400)은 로직 반도체 칩이라 호칭할 수 있다.
패키지 베이스 기판(500)은 베이스 보드층(510), 그리고 베이스 보드층(510)의 상면과 하면에 각각 배치되는 복수의 보드 상면 패드(522)와 복수의 보드 하면 패드(524)를 포함할 수 있다. 패키지 베이스 기판(500)은 베이스 보드층(510)을 통하여 복수의 보드 상면 패드(522)와 복수의 보드 하면 패드(524)를 전기적으로 연결하는 복수의 보드 배선 경로(530)를 포함할 수 있다. 일부 실시 예에서, 패키지 베이스 기판(500)은 인쇄회로기판(Printed Circuit Board)일 수 있다. 예를 들면, 패키지 베이스 기판(500)은 멀티 레이어 인쇄 회로 기판(multi-layer Printed Circuit Board)일 수 있다.
베이스 보드층(510)은 페놀 수지, 에폭시 수지, 폴리이미드 중에서 선택되는 적어도 하나의 물질로 이루어질 수 있다. 예를 들면, 베이스 보드층(510)은 FR4(Frame Retardant 4), 사관능성 에폭시(Tetrafunctional epoxy), 폴리페닐렌 에테르(Polyphenylene ether), 에폭시/폴리페닐렌 옥사이드(Epoxy/polyphenylene oxide), BT(Bismaleimide triazine), 써마운트(Thermount), 시아네이트 에스터(Cyanate ester), 폴리이미드(Polyimide) 및 액정 고분자(Liquid crystal polymer) 중에서 선택되는 적어도 하나의 물질을 포함할 수 있다. 일부 실시 예에서, 베이스 보드층(510)은 예를 들면, 폴리에스테르(polyester PET), 폴리에스테르 테레프탈레이트(polyester telephthalate), 플루오리네이티드 에틸렌 프로필렌(fluorinated ethylene propylene, FEP), 레진 코팅된 종이(resin-coated paper), 리퀴드 폴리이미드 수지(liquid polyimide resin), 폴리에틸렌 나프탈레이트(polyethylene naphthalate, PEN) 필름 등으로 이루어질 수 있다. 베이스 보드층(510)은 복수의 베이스층이 적층되어 이루어질 수 있다.
복수의 보드 상면 패드(522)와 복수의 보드 하면 패드(524)는 구리, 니켈, 스테인리스 스틸 또는 베릴륨구리(beryllium copper)로 이루어질 수 있다. 예를 들면, 복수의 보드 상면 패드(522)와 복수의 보드 하면 패드(524)는 도금된 구리로 이루어질 수 있다. 일부 실시 예에서, 복수의 보드상면 패드(522)와 복수의 보드 하면 패드(524)의 베이스 보드층(510)의 반대측 표면 부분에는 Ni/Au 등이 포함될 수 있다.
복수의 보드 배선 경로(530)는 수평 방향으로 연장되는 복수의 매립 도전층 및 수직 방향으로 연장되는 복수의 도전 비아로 이루어질 수 있다. 상기 복수의 도전 비아는 상기 복수의 매립 도전층, 복수의 보드 상면 패드(522), 및 복수의 보드 하면 패드(524) 중 서로 다른 수직 레벨에 위치하는 2개 사이를 연결할 수 있다. 복수의 보드 배선 경로(530)는 예를 들면, ED(electrolytically deposited) 구리 , RA(rolled-annealed) 구리 호일, 스테인리스 스틸 호일(stainless steel foil), 알루미늄 호일(aluminum foil), 초극박 구리 호일(ultra-thin copper foils), 스퍼터된 구리(sputtered copper), 구리 합금(copper alloys), 니켈, 스테인리스 스틸 또는 베릴륨구리(beryllium copper) 등으로 이루어질 수 있다.
베이스 보드층(510)은, 상면과 하면 각각에서 복수의 보드 상면 패드(522) 및 복수의 보드 하면 패드(524)를 노출시키는 솔더 레지스트층(미도시)을 더 포함할 수 있다. 상기 솔더 레지스트층은 폴리이미드 필름, 폴리에스테르 필름, 플렉시블 솔더 마스크(flexible solder mask), PIC(Photoimageable coverlay), 감광성 솔더 레지스트(Photo-Imageable Solder Resist) 등으로 이루어질 수 있다. 상기 솔더 레지스트층은 예를 들면, 실크 스크린 인쇄 방식 또는 잉크젯 방식에 의하여 도포된 열경화성 잉크를 열경화하여 형성할 수 있다. 상기 솔더 레지스트층은 예를 들면, 스크린법 또는 스프레이 코팅법으로 도포된 감광성 솔더 레지스트를 노광 및 현상으로 일부분을 제거한 후 열경화하여 형성할 수 있다. 상기 솔더 레지스트층은 예를 들면, 폴리이미드 필름 또는 폴리에스테르 필름을 라미네이팅(laminating)하여 형성할 수 있다.
복수의 보드 상면 패드(522)에는 복수의 패키지 연결 단자(350)가 연결되고, 복수의 보드하면 패드(524)에는 복수의 외부 연결 단자(550)가 연결될 수 있다. 복수의 패키지 연결 단자(350)는 재배선 구조체(300)와 패키지 베이스 기판(500) 사이를 전기적으로 연결할 수 있다. 복수의 보드 하면 패드(524)에 연결되는 복수의 외부 연결 단자(550)는 반도체 패키지(1000)를 외부와 연결할 수 있다. 일부 실시 예에서, 복수의 패키지 연결 단자(350) 및 복수의 외부 연결 단자(550) 각각은 범프, 솔더볼 등일 수 있다.
일부 실시 예에서, 재배선 구조체(300)는 인터포저일 수 있다 예를 들면, 재배선 구조체(300)는 RDL 인터포저(redistribution layer interposer)일 수 있다. 재배선 구조체(300)는 재배선 절연층(310), 및 복수의 재배선 패턴(320)을 포함할 수 있다.
일부 실시 예에서, 재배선 구조체(300)는 적층된 복수개의 재배선 절연층(310)을 포함할 수 있다. 재배선 절연층(310)은 예를 들면, PID(photo imageable dielectric), 또는 감광성 폴리이미드(photosensitive polyimide, PSPI)로부터 형성될 수 있다. 복수개의 재배선 절연층(310) 중 적어도 하나의 재배선 절연층(310)의 상면은 서로 다른 수직 레벨에 위치하는 3개 이상의 부분이 2개 이상의 단차를 가지는 계단 형상을 가질 수 있다. 예를 들면, 복수개의 재배선 절연층(310) 중 적어도 하나의 재배선 절연층(310)의 상면은 기준 면 및 상기 기준 면으로부터 외측을 향하여 단차를 가지며 단계적으로 낮아지는 수직 레벨에 위치하는 적어도 2개의 외측 면으로 이루어져서 상대적으로 평탄도가 개선될 수 있다. 복수의 재배선 절연층(310)의 상면의 형상에 대해서는 도 2a 내지도 도 2d를 통하여 자세히 설명하도록 한다.
복수의 재배선 패턴(320)은 복수의 재배선 라인 패턴(322), 및 복수의 재배선 비아(324)로 이루어질 수 있다. 복수의 재배선 라인 패턴(322), 및 복수의 재배선 비아(324)로 이루어지는 복수의 재배선 패턴(320)은 예를 들면, 구리(Cu), 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 인듐(In), 몰리브덴(Mo), 망간(Mn), 코발트(Co), 주석(Sn), 니켈(Ni), 마그네슘(Mg), 레늄(Re), 베릴륨(Be), 갈륨(Ga), 루테늄(Ru) 등과 같은 금속 또는 이들의 합금일 수 있지만, 이들에 한정되는 것은 아니다. 일부 실시 예에서, 복수의 재배선 패턴(320)은 티타늄, 티타늄 질화물, 또는 티타늄 텅스텐을 포함하는 씨드층 상에 금속 또는 금속의 합금이 적층되어 형성될 수 있다.
복수의 재배선 라인 패턴(322)은 재배선 절연층(310)의 상면 및 하면 중 적어도 일면에 배치될 수 있다. 복수의 재배선 비아(324)는 적어도 하나의 재배선 절연층(310)을 관통하여 복수의 재배선 라인 패턴(322) 중 일부와 각각 접하여 연결될 수 있다. 일부 실시 예에서, 복수의 재배선 라인 패턴(322) 중 적어도 일부개는 복수의 재배선 비아(324) 중 일부개와 함께 형성되어 일체를 이룰 수 있다. 예를 들면, 재배선 라인 패턴(322)과 재배선 라인 패턴(322)의 상면과 접하는 재배선 비아(324)는 일체를 이룰 수 있다.
일부 실시 예에서, 복수의 재배선 비아(324)는 하측으로부터 상측으로 수평 폭이 넓어지며 연장되는 테이퍼드(tapered)한 형상을 가질 수 있다. 즉, 복수의 재배선 비아(324)는 패키지 베이스 기판(500)으로부터 멀어지면서 또는 적어도 하나의 적층 구조체(1)와 제3 반도체 칩(400)에 가까워지면서 수평 폭이 넓어질 수 있다.
복수의 재배선 라인 패턴(322) 중 재배선 구조체(300)의 상면에 배치되는 일부개는 재배선 상면 패드라 호칭할 수 있고, 재배선 구조체(300)의 하면에 배치되는 일부개는 재배선 하면 패드라 호칭할 수 있다. 복수의 상기 재배선 상면 패드에는 복수의 제1 칩 연결 단자(150)와 복수의 제3 칩 연결 단자(450)가 부착될 수 있고, 복수의 상기 재배선 하면 패드에는 복수의 패키지 연결 단자(350)가 부착될 수 있다. 일부 실시 예에서, 복수의 제1 칩 연결 단자(150), 및 복수의 제3 칩 연결 단자(450) 각각은 범프, 솔더볼 등일 수 있다. 재배선 구조체(300)와 적층 구조체(1) 사이에는 복수의 제1 칩 연결 단자(150)를 감싸는 제1 언더필층(180)이 개재될 수 있고, 재배선 구조체(300)와 제3 반도체 칩(400) 사이에는 복수의 제3 칩 연결 단자(450)를 감싸는 제2 언더필층(480)이 개재될 수 있다. 제1 언더필층(180) 및 제2 언더필층(480)은 예를 들면, 모세관 언더필(capillary under-fill) 방법에 형성되는 에폭시 수지로 이루어질 수 있다. 일부 실시 예에서, 제1 언더필층(180) 및 제2 언더필층(480)은 비전도성 필름(NCF, Non Conductive Film)일 수 있다.
적층 구조체(1)는 제1 반도체 칩(100)과 복수의 제2 반도체 칩(200)을 포함할 수 있다. 도 1에는 적어도 하나의 적층 구조체(1)가 1개의 제1 반도체 칩(100)과 4개의 제2 반도체 칩(200)을 포함하는 것으로 도시되었으나, 이에 한정되지 않는다. 예를 들면, 적어도 하나의 적층 구조체(1)는 2개 이상의 제2 반도체 칩(200)을 포함할 수 있다. 일부 실시 예에서, 적어도 하나의 적층 구조체(1)는 4의 배수 개의 제2 반도체 칩(200)을 포함할 수 있다. 복수의 제2 반도체 칩(200)은 제1 반도체 칩(100) 상에 수직 방향을 따라서 순차적으로 적층될 수 있다. 제1 반도체 칩(100) 및 복수의 제2 반도체 칩(200) 각각은 활성면이 하측, 즉 재배선 구조체(300)를 향하면서 순차적으로 적층될 수 있다.
제1 반도체 칩(100) 및 복수의 제2 반도체 칩(100)은 디램(dynamic random access memory, DRAM), 에스 램(static random access memory, SRAM), 플래시(flash) 메모리, 이이피롬(electrically erasable and programmable read-only memory, EEPROM), 피램(phase-change random access memory, PRAM), 엠램(magnetic random access memory, MRAM), 또는 알램(resistive random access memory, RRAM)일 수 있다.
일부 실시 예에서, 제1 반도체 칩(100)은 메모리 셀을 포함하지 않을 수 있다. 제1 반도체 칩(100)은 직렬-병렬 변환 회로(serial-parallel conversion circuit), DFT(design for test), JTAG(Joint Test Action Group), MBIST(memory builtin self-test) 같은 테스트 로직 회로, 파이(PHY) 같은 시그널 인터페이스 회로를 포함할 수 있다. 복수의 제2 반도체 칩(200)은 메모리 셀을 포함할 수 있다. 예를 들면, 제1 반도체 칩(100)은 복수의 제2 반도체 칩(200)의 제어를 위한 버퍼 칩일 수 있다.
일부 실시 예에서, 제1 반도체 칩(100)은 HBM DRAM의 제어를 위한 버퍼 칩일 수 있고, 복수의 제2 반도체 칩(200)은 제1 반도체 칩(100)에 의하여 제어되는 HBM DRAM의 셀을 가지는 메모리 셀 칩일 수 있다. 제1 반도체 칩(100)은 버퍼 칩, 또는 마스터 칩이라 호칭할 수 있고, 제2 반도체 칩(200)은 슬레이브 칩, 또는 메모리 셀 칩이라고 호칭일 수 있다. 제1 반도체 칩(100) 및 제1 반도체 칩(100) 상에 순차적으로 적층되는 복수의 제2 반도체 칩(200)을 포함하는 적층 구조체(1)를 HBM DRAM 소자라고 호칭할 수 있다.
제1 반도체 칩(100)은 제1 기판(102), 복수의 제1 전면 연결 패드(112), 복수의 제1 후면 연결 패드(114), 및 복수의 제1 관통 전극(120)을 포함한다. 제2 반도체 칩(200)은 제2 기판(202), 복수의 제2 전면 연결 패드(212), 복수의 제2 후면 연결 패드(214), 및 복수의 제2 관통 전극(220)을 포함한다.
제1 기판(102) 및 제2 기판(202)은 Si (silicon)을 포함할 수 있다. 또는 제1 기판(102) 및 제2 기판(202)은 Ge (germanium)과 같은 반도체 원소, 또는 SiC (silicon carbide), GaAs (gallium arsenide), InAs (indium arsenide), 및 InP (indium phosphide)와 같은 화합물 반도체를 포함할 수 있다. 제1 기판(102) 및 제2 기판(202)은 활성면과 상기 활성면에 반대되는 비활성면을 가질 수 있다. 제1 기판(102) 및 제2 기판(202)은 상기 활성면에 다양한 종류의 복수의 개별 소자 (individual devices)를 포함할 수 있다. 상기 복수의 개별 소자는 다양한 미세 전자 소자 (microelectronics devices), 예를 들면 CMOS 트랜지스터 (complementary metal-insulator-semiconductor transistor) 등과 같은 MOSFET (metal-oxide-semiconductor field effect transistor), 시스템 LSI (large scale integration), CIS (CMOS imaging sensor) 등과 같은 이미지 센서, MEMS (micro-electro-mechanical system), 능동 소자, 수동 소자 등을 포함할 수 있다. 제1 기판(102)의 상기 활성면과 비활성면은 제1 활성면과 제1 비활성면이라 호칭할 수 있고, 제2 기판(202)의 상기 활성면과 비활성면은 제2 활성면과 제2 비활성면이라 호칭할 수 있다.
제1 반도체 칩(100) 및 제2 반도체 칩(200)은 상기 복수의 개별 소자가 구성하는 제1 반도체 소자 및 제2 반도체 소자를 포함할 수 있다. 제1 기판(102)의 제1 활성면에는 상기 제1 반도체 소자가 형성되고, 복수의 제1 전면 연결 패드(112)와 복수의 제1 후면 연결 패드(114) 각각은 제1 기판(102)의 제1 활성면과 제1 비활성면 상에 각각 배치되고, 복수의 제1 관통 전극(120)은, 제1 기판(102)의 적어도 일부분을 수직으로 관통하여 복수의 제1 전면 연결 패드(112)와 복수의 제1 후면 연결 패드(114)를 전기적으로 연결할 수 있다.
제2 기판(202)의 제2 활성면에는 상기 제2 반도체 소자가 형성되고, 복수의 제2 전면 연결 패드(212)와 복수의 제2 후면 연결 패드(214) 각각은 제2 기판(202)의 제2 활성면과 제2 비활성면 상에 각각 배치되고, 복수의 제2 관통 전극(220)은, 제2 기판(202)의 적어도 일부분을 수직으로 관통하여 복수의 제2 전면 연결 패드(212)와 복수의 제2 후면 연결 패드(214)를 전기적으로 연결할 수 있다. 복수의 제2 관통 전극(220)은 복수의 제1 관통 전극(120)과 전기적으로 연결될 수 있다.
적층 구조체(1)는 복수의 제1 전면 연결 패드(112)를 통하여 재배선 구조체(300)와 전기적으로 연결될 수 있다. 일부 실시 예에서, 복수의 제1 전면 연결 패드(112)와 복수의 재배선 라인 패턴(322) 중 복수의 상기 재배선 상면 패드 사이에는 복수의 제1 칩 연결 단자(150)가 개재되어, 복수의 제1 전면 연결 패드(112)와 복수의 상기 재배선 상면 패드를 전기적으로 연결할 수 있다. 복수의 제2 반도체 칩(200) 각각의 복수의 제2 전면 연결 패드(212) 상에는 복수의 제2 칩 연결 단자(250)가 부착될 수 있다. 복수의 제2 칩 연결 단자(250)는, 제1 반도체 칩(100)의 복수의 제1 후면 연결 패드(114)와 복수의 제2 반도체 칩(200) 중 최하단의 제2 반도체 칩(200)의 복수의 제2 전면 연결 패드(212) 사이, 및 복수의 제2 반도체 칩(200) 중 나머지 제2 반도체 칩(200)의 복수의 제2 전면 연결 패드(212)와 그 하측의 다른 제2 반도체 칩(200)의 복수의 제2 후면 연결 패드(214) 사이에 개재되어, 제1 반도체 칩(100) 및 복수의 제2 반도체 칩(200)을 전기적으로 연결할 수 있다. 복수의 제2 칩 연결 단자(250) 각각은 범프, 솔더볼 등일 수 있다.
일부 실시 예에서, 복수의 제2 반도체 칩(200) 중, 제1 반도체 칩(200)으로부터 가장 멀리 배치되는 최상단에 위치하는 제2 반도체 칩(200H)은 제2 후면 연결 패드(214)와 제2 관통 전극(220)을 포함하지 않을 수 있다. 일부 실시 예에서, 복수의 제2 반도체 칩(200) 중, 제1 반도체 칩(100)으로부터 가장 멀리 배치되는 최상단에 위치하는 제2 반도체 칩(200H)의 두께는, 나머지 제2 반도체 칩(200)의 두께보다 큰 값을 가질 수 있다.
제1 반도체 칩(100) 및 복수의 제2 반도체 칩(200) 각각의 사이에는 절연성 접착층(260)이 개재될 수 있다. 절연성 접착층(260)은 복수의 제2 반도체 칩(200) 각각의 하면에 부착되어, 복수의 제2 반도체 칩(200) 각각을 하부 구조물, 예를 들면 제1 반도체 칩(100) 또는 복수의 제2 반도체 칩(200) 중 하측에 위치하는 다른 제2 반도체 칩(200) 상에 부착시킬 수 있다. 절연성 접착층(260)은 비전도성 필름(Non Conductive Film, NCF), 비전도성 페이스트(Non Conductive Paste, NCP), 절연성 폴리머 또는 에폭시 수지를 포함할 수 있다. 절연성 접착층(260)은, 복수의 제2 칩 연결 단자(250)를 감싸며 제1 반도체 칩(100) 및 복수의 제2 반도체 칩(200) 각각의 사이를 채울 수 있다.
제1 반도체 칩(100)의 수평 폭 및 넓이는 복수의 제2 반도체 칩(200) 각각의 수평 폭 및 넓이보다 큰 값을 가질 수 있다. 예를 들면, 복수의 제2 반도체 칩(200)은 제1 반도체 칩(100)과 수직 방향으로 모두 중첩될 수 있다. 일부 실시 예에서, 복수의 제2 반도체 칩(200)은 서로 수직 방향으로 모두 중첩될 수 있다. 제1 반도체 칩(100)의 상면, 즉 제1 기판(102)의 제1 비활성면 상에는 복수의 제2 반도체 칩(200) 및 복수의 절연성 접착층(260)을 감싸는 칩 몰딩 부재(190)가 배치될 수 있다. 칩 몰딩 부재(190)는 제1 반도체 칩(100)의 상면, 즉 제1 기판(102)의 제1 비활성면을 덮으며, 복수의 제2 반도체 칩(200)의 측면을 덮을 수 있다. 일부 실시 예에서, 칩 몰딩 부재(190)는 복수의 제2 반도체 칩(200)의 측면을 덮되, 최상단에 위치하는 제2 반도체 칩(200H)의 상면, 즉, 최상단에 위치하는 제2 반도체 칩(200H)의 제2 기판(202)의 비활성면은 덮지 않고 노출시킬 수 있다. 칩 몰딩층(290)은 예를 들면, EMC로 이루어질 수 있다.
제3 반도체 칩(400)은 예를 들면, 중앙 처리 장치(central processing unit, CPU) 칩, 그래픽 처리 장치(graphic processing unit, GPU) 칩, 어플리케이션 프로세서(application processor, AP) 칩, 주문형 반도체(ASIC: Application Specific Integrated Circuit) 또는 기타 프로세싱 칩들 중 하나를 포함할 수 있다.
제3 반도체 칩(400)은 제3 기판(402), 및 복수의 제3 전면 연결 패드(412)를 포함할 수 있다. 제3 기판(402)은 제1 기판(102) 및 제2 기판(202)과 대체로 유사한 바, 자세한 설명은 생략하도록 한다. 제3 기판(402)은 활성면과 상기 활성면에 반대되는 비활성면을 가질 수 있다. 제3 기판(402)의 상기 활성면과 비활성면은 제3 활성면과 제3 비활성면이라 호칭할 수 있다. 제3 반도체 칩(400)은 제3 반도체 소자를 포함할 수 있다. 제3 기판(402)의 제3 활성면에는 상기 제3 반도체 소자가 형성되고, 복수의 제3 전면 연결 패드(412)는 제3 기판(402)의 제3 활성면 상에 배치될 수 있다.
제3 반도체 칩(400)은 복수의 제3 전면 패드(412)를 통하여 재배선 구조체(300)와 전기적으로 연결될 수 있다. 일부 실시 예에서, 복수의 제3 전면 연결 패드(412)와 복수의 재배선 라인 패턴(322) 중 복수의 상기 재배선 상면 패드 사이에는 복수의 제3 칩 연결 단자(450)가 개재되어, 복수의 제3 전면 연결 패드(412)와 복수의 상기 재배선 상면 패드를 전기적으로 연결할 수 있다.
반도체 패키지(1000)는 재배선 구조체(300) 상에서 적어도 하나의 적층 구조체(1) 및 제3 반도체 칩(400)을 감싸는 패키지 몰딩층(490)을 더 포함할 수 있다. 패키지 몰딩층(490)은 예를 들면, EMC로 이루어질 수 있다. 일부 실시 예에서, 패키지 몰딩층(490)은 최상단에 위치하는 제2 반도체 칩(200H)의 상면, 및 제3 반도체 칩(400)의 상면을 덮지 않을 수 있다. 예를 들면, 패키지 몰딩층(490)은 제3 반도체 칩(400)의 측면을 덮을 수 있다. 일부 실시 예에서, 패키지 몰딩층(490)은, 복수의 제2 반도체 칩(200)을 감싸는 칩 몰딩층(290)의 측면, 및 적어도 하나의 적층 구조체(1)가 포함하는 제1 반도체 칩(100)의 측면을 감쌀 수 있다. 예를 들면, 최상단에 위치하는 제2 반도체 칩(200H)의 상면, 제3 반도체 칩(400)의 상면, 칩 몰딩층(290), 및 패키지 몰딩층(490)의 상면은 동일 평면을 이룰 수 있다. 다른 일부 실시 예에서, 칩 몰딩층(290)은 별도로 형성되지 않고, 패키지 몰딩층(490)의 일부분일 수 있고, 패키지 몰딩층(490)은 제1 반도체 칩(100)의 측면, 제1 반도체 칩(100)의 상면의 일부분, 복수의 제2 반도체 칩(200)의 측면을 덮을 수 있다. 예를 들면, 최상단에 위치하는 제2 반도체 칩(200H)의 상면, 제3 반도체 칩(400)의 상면, 및 패키지 몰딩층(490)의 상면은 동일 평면을 이룰 수 있다.
본 발명에 따른 반도체 패키지(1000)는, 재배선 구조체(300)가 포함하는 복수개의 재배선 절연층(310) 중 적어도 하나의 재배선 절연층(310)이, 기준 면 및 상기 기준 면으로부터 외측을 향하여 단차를 가지며 단계적으로 낮아지는 수직 레벨에 위치하는 적어도 2개의 외측 면으로 이루어져서 상대적으로 평탄도가 개선된 상면을 가지므로, 재배선 구조체(300)가 포함하는 복수의 재배선 라인 패턴(322) 중 적어도 일부를 미세 패턴으로 구현할 수 있다.
도 2a 내지 도 2d는 본 발명의 일 실시 예들에 따른 반도체 패키지가 포함하는 재배선 구조체를 설명하는 개념적인 단면도들이다. 구체적으로, 도 2a 내지 도 2d 각각은 재배선 구조체(300)가 포함하는 복수의 재배선 절연층(310) 중 적어도 하나의 상면 형상을 설명하기 위한 개념도로, 실제 재배선 구조체(300)의 형상에 한정되는 것은 아니며, 왼쪽에는 복수의 재배선 절연층(310) 중 적어도 하나의 상면의 일부분을 확대하여 도시한다.
도 2a를 참조하면, 재배선 구조체(300)는 재배선 절연층(310), 및 복수의 재배선 패턴(320)을 포함할 수 있다. 예를 들면, 재배선 구조체(300)는 RDL 인터포저일 수 있다. 재배선 구조체(300)는 적층된 복수개의 재배선 절연층(310)을 포함할 수 있다. 재배선 절연층(310)은 재배선 관통 홀(DL-H)을 가질 수 있다. 재배선 관통 홀(DL-H)은 재배선 절연층(310)을 관통할 수 있다. 복수의 재배선 패턴(320)은 복수의 재배선 라인 패턴(322), 및 복수의 재배선 비아(324)로 이루어질 수 있다. 복수의 재배선 라인 패턴(322)은 재배선 절연층(310)의 상면 및 하면 중 적어도 일면에 배치될 수 있다. 복수의 재배선 비아(324)는 적어도 하나의 재배선 절연층(310)을 관통하여 복수의 재배선 라인 패턴(322) 중 일부와 각각 접하여 연결될 수 있다. 재배선 비아(324)는 재배선 관통 홀(DL-H)을 채울 수 있다. 일부 실시 예에서, 복수의 재배선 라인 패턴(322) 중 적어도 일부개는 복수의 재배선 비아(324) 중 일부개와 함께 형성되어 일체를 이룰 수 있다. 복수의 재배선 비아(324)는 하측으로부터 상측으로 수평 폭이 넓어지며 연장되는 테이퍼드한 형상을 가질 수 있다.
일부 실시 예에서, 재배선 구조체(300)는 적층된 5개의 재배선 절연층(310)을 포함하고, 복수의 재배선 라인 패턴(322)은 적층된 5개의 재배선 절연층(310)의 상면 및 하면에 배치되어, 6개의 배선 레이어를 구성할 수 있으나, 이에 한정되지 않는다. 예를 들면, 재배선 구조체(300)는 1개 이상의 재배선 절연층(310)과 재배선 절연층(310)의 개수보다 1개 더 많은 배선 레이어를 구성하는 복수의 재배선 라인 패턴(322)을 포함할 수 있다. 배선 레이어란, 대체로 동일한 수직 레벨, 예를 들면 재배선 구조체(300)가 포함하는 재배선 절연층(310)의 상면과 하면 중 어느 하나의 면에서, 복수의 재배선 라인 패턴(322) 중 일부가 수평 방향으로 연장되는 곳을 의미하며, 복수개의 배선 레이어 각각은 서로 다른 수직 레벨에 위치할 수 있다.
복수의 재배선 절연층(310)은 제1 절연층(DL12), 제2 절연층(DL22), 제3 절연층(DL34), 제4 절연층(DL45), 및 제5 절연층(DL56)을 포함할 수 있다. 복수의 재배선 절연층(310) 중, 제1 절연층(DL12)은 최상단의 재배선 절연층(310)일 수 있고, 제5 절연층(DL56)은 최하단의 재배선 절연층(310)일 수 있다. 제2 절연층(DL23)은 제1 절연층(DL12)의 하측에 위치할 수 있고, 제3 절연층(DL34)은 제2 절연층(DL23)의 하측에 위치할 할 수 있고, 제4 절연층(DL45)은 제3 절연층(DL34)의 하측에 위치할 수 있고, 제5 절연층(DL56)은 제4 절연층(DL45)의 하측에 위치할 수 있다. 복수의 재배선 절연층(310)이 적층된 5개의 재배선 절연층(310)을 포함하는 경우, 제1 절연층(DL12), 제2 절연층(DL22), 제3 절연층(DL34), 제4 절연층(DL45), 및 제5 절연층(DL56)은 최상단으로부터 최하단까지 순차적으로 배치되는 재배선 절연층(310)일 수 있으나, 이에 한정되지 않는다. 예를 들면, 복수의 재배선 절연층(310)이 5개 미만의 재배선 절연층(310)을 포함하는 경우, 제1 절연층(DL12), 제2 절연층(DL22), 제3 절연층(DL34), 제4 절연층(DL45), 및 제5 절연층(DL56) 중 일부는 생략될 수 있고, 복수의 재배선 절연층(310)의 6개 이상의 재배선 절연층(310)을 포함하는 경우, 제1 절연층(DL12)과 제5 절연층(DL56) 사이에 다른 절연층이 더 개재될 수도 있다.
복수의 재배선 라인 패턴(322)은 제1 배선 레이어(LP1), 제2 배선 레이어(LP2), 제3 배선 레이어(LP3), 제4 배선 레이어(LP4), 제5 배선 레이어(LP5), 및 제6 배선 레이어(LP6)를 포함하는 6개의 배선 레이어를 구성할 수 있다. 제1 배선 레이어(LP1)는 최상단의 배선 레이어일 수 있고, 제6 배선 레이어(LP6)는 최하단의 배선 레이어일 수 있다. 복수의 재배선 라인 패턴(322) 중 상기 재배선 상면 패드는 제1 배선 레이어(LP1)에 위치할 수 있고, 상기 재배선 하면 패드는 제6 배선 레이어(LP6)에 위치할 수 있다. 제1 배선 레이어(LP1)는 제1 절연층(DL12) 상면 상에 배치될 수 있고, 제2 배선 레이어(LP2)는 제1 절연층(DL12)과 제2 절연층(DL23) 사이에 배치될 수 있고, 제3 배선 레이어(LP3)는 제2 절연층(DL23)과 제3 절연층(DL34) 사이에 배치될 수 있고, 제4 배선 레이어(LP4)는 제3 절연층(DL34)과 제4 절연층(DL45) 사이에 배치될 수 있고, 제5 배선 레이어(LP5)는 제4 절연층(DL45)과 제5 절연층(DL56) 사이에 배치될 수 있고, 제6 배선 레이어(LP6)는 제5 절연층(DL56)의 하면 상에 배치될 수 있다. 예를 들면, 복수의 재배선 절연층(310)이 5개 미만의 재배선 절연층(310)을 포함하는 경우, 제1 배선 레이어(LP1), 제2 배선 레이어(LP2), 제3 배선 레이어(LP3), 제4 배선 레이어(LP4), 제5 배선 레이어(LP5), 및 제6 배선 레이어(LP6) 중 일부는 생략될 수 있고, 복수의 재배선 절연층(310)의 6개 이상의 재배선 절연층(310)을 포함하는 경우, 제1 배선 레이어(LP1)와 제6 배선 레이어(LP6) 사이에 다른 배선 레이어가 더 구성될 수도 있다.
복수개의 재배선 절연층(310) 중 적어도 하나의 재배선 절연층(310)의 상면은, 서로 다른 수직 레벨에 위치하는 3개 이상의 부분이 2개 이상의 단차를 가지는 계단 형상을 가질 수 있다. 예를 들면, 복수개의 재배선 절연층(310) 중 제2 절연층(DL23)의 상면은 서로 다른 수직 레벨에 위치하는 3개 이상의 부분이 2개 이상의 단차를 가지는 계단 형상을 가질 수 있다.
구체적으로, 제2 절연층(DL23)의 상면은 기준 면(DL-TS1) 및 기준 면(DL-TS1)으로부터 수평 방향으로 외측을 향하여 적어도 2개의 단차(DL-ST12, DL-ST23, DL-ST34)를 가지며 단계적으로 낮아지는 수직 레벨에 위치하는 적어도 2개의 외측 면(DL-TS2, DL-TS3, DL-TS4)으로 이루어질 수 있다. 도 2a에는 제2 절연층(DL23)의 상면이 기준 면(DL-TS1), 및 기준 면(DL-TS1)으로부터 수평 방향으로 외측을 향하여 제1 단차(DL-ST12)를 가지며 낮아지는 수직 레벨에 위치하는 제1 외측 면(DL-TS2), 제1 외측 면(DL-TS2)으로부터 수평 방향으로 외측을 항하여 제2 단차(DL-ST23)를 가지며 낮아지는 수직 레벨에 위치하는 제2 외측 면(DL-TS3), 및 제2 외측 면(DL-TS3)으로부터 수평 방향으로 외측을 항하여 제3 단차(DL-ST34)를 가지며 낮아지는 수직 레벨에 위치하는 제3 외측 면(DL-TS4)으로 이루어지는 것으로 도시되었으나, 이에 한정되지 않는다. 예를 들면, 제2 절연층(DL23)의 상면은 기준 면(DL-TS1), 및 기준 면(DL-TS1)으로부터 수평 방향으로 외측을 향하여 2개의 단차를 가지며 단계적으로 낮아지는 수직 레벨에 위치하는 2개의 외측 면을 가지거나, 4개 이상의 단차를 가지며 단계적으로 낮아지는 수직 레벨에 위치하는 4개 이상의 외측 면을 가질 수 있다. 일부 실시 예에서, 기준 면(DL-TS1)은 제2 절연층(DL23)의 상면 중 가장 높은 수직 레벨에 위치하는 부분일 수 있고, 제3 외측 면(DL-TS4)은 재배선 관통 홀(DL-H)의 내측면을 제외하고 제2 절연층(DL23)의 상면 중 가장 낮은 수직 레벨에 위치하는 부분일 수 있다.
일부 실시 예에서, 제2 배선 레이어(LP2)에는 제1 선폭(W1) 및 제1 선 높이(T1)를 가지는 재배선 라인 패턴(322)들이 제1 피치(P1)를 가지며 배치될 수 있고, 제3 배선 레이어(LP3)에는 제2 선폭(W2) 및 제2 선 높이(T2)를 가지는 재배선 라인 패턴(322)들이 제2 피치(P2)를 가지며 배치될 수 있다. 제2 선폭(W2)은 제1 선폭(W1)보다 10배 이상 큰 값을 가질 수 있다. 또는 제2 피치(P2)는 제1 피치(P1)보다 10배 이상 큰 값을 가질 수 있다. 또는 제2 선폭(W2) 및 제2 피치(P2)는 제1 선폭(W1) 및 제1 피치(P1)보다 모두 10배 이상 큰 값을 가질 수 있다. 일부 실시 예에서, 제3 배선 레이어(LP3)에 위치하는 재배선 라인 패턴(322)들 중 적어도 일부는 접지 신호가 제공되는 그라운드 플레인 층(ground plane layer)을 구성할 수 있고, 제2 배선 레이어(LP2)에 위치하는 재배선 라인 패턴(322)들 중 적어도 일부는 데이터 신호, 제어 신호 등이 제공되는 신호 배선 라인을 구성할 수 있다.
일부 실시 예에서, 제1 선폭(W1) 및 제1 피치(P1) 각각은 수 ㎛일 수 있고, 제2 선폭(W2) 및 제2 피치(P2) 각각은 수십 ㎛ 내지 수백 ㎛일 수 있다. 예를 들면, 제1 선폭(W1)은 약 1㎛ 내지 약 4㎛일 수 있고, 제1 피치(P1)는 약 2㎛ 내지 약 8㎛일 수 있다. 제1 두께(T1)는 제2 두께(T2)와 유사하거나, 다소 큰 값을 가질 수 있다. 제2 두께(T2)는 제1 선폭(W1)보다 큰 값을 가질 수 있다. 예를 들면, 제2 두께(T2)는 약 3㎛ 내지 약 6㎛의 두께를 가질 수 있다. 일부 실시 예에서, 제1 배선 레이어(LP1)에는 제3 선폭(W3)을 가지는 재배선 라인 패턴(322)들이 제3 피치(P3)를 가지며 배치될 수 있다. 제3 선폭(W3) 및 제3 피치(P3)는 제1 선폭(W1) 및 제1 피치(P1)보다 큰 값을 가질 수 있다. 일부 실시 예에서, 제1 배선 레이어(LP1)에 위치하는 재배선 라인 패턴(322)들 중 적어도 일부는 도 1을 통하여 설명한 복수의 제1 칩 연결 단자(150) 및 복수의 제3 칩 연결 단자(450)가 부착되는 복수의 재배선 상면 패드일 수 있다.
일부 실시 예에서, 제2 절연층(DL23)의 상면 중 가장 높은 수직 레벨에 위치하는 부분인 기준 면(DL-TS1)은 제3 배선 레이어(LP3)에 위치하며 제2 선폭(W2) 및 제2 선 높이(T2)를 가지는 재배선 라인 패턴(322) 상에 위치할 수 있다. 기준 면(DL-TS1)의 수평 폭, 즉 도 3f에 보인 제1 수평 폭(D1)이 제2 선폭(W2)보다 작은 값을 가지는 경우, 기준 면(DL-TS1)은, 제3 배선 레이어(LP3)에 위치하며 제2 선폭(W2) 및 제2 선 높이(T2)를 가지는 재배선 라인 패턴(322)의 가운데 부분 상에 위치할 수 있다. 일부 실시 예에서, 제2 절연층(DL23)의 상면 중 가장 낮은 수직 레벨에 위치하는 부분인 제3 외측 면(DL-TS4)은 제3 배선 레이어(LP3)에 위치하는 재배선 라인 패턴(322)들 사이의 공간 상에 위치할 수 있다.
제2 절연층(DL23)의 상면 중 가장 높은 수직 레벨에 위치하는 부분과 가장 낮은 수직 레벨에 위치하는 부분 사이, 즉 기준 면(DL-TS1)과 제3 외측 면(DL-TS4) 사이의 제1 수직 레벨 차이(LD)는 제2 두께(T2)보다 작은 값을 가질 수 있다. 또는 제2 절연층(DL23)의 상면 중 가장 높은 수직 레벨에 위치하는 부분과 가장 낮은 수직 레벨에 위치하는 부분 사이의 제1 수직 레벨 차이(LD)는 제1 선폭(W1)보다 작은 값을 가질 수 있다. 즉, 제2 절연층(DL23)의 상면은, 제2 절연층(DL23)에 의하여 덮이는 제3 배선 레이어(LP3)에 위치하는 재배선 라인 패턴(322)들의 제2 두께(T2)보다 작은 수직 레벨 차이를 가질 수 있다. 또한 제2 절연층(DL23)의 상면은, 제2 절연층(DL23) 상에 배치되며 제2 배선 레이어(LP2)에 위치하는 재배선 라인 패턴(322)들의 제1 선폭(W1)보다 작은 수직 레벨 차이를 가질 수 있다. 따라서 제2 배선 레이어(LP2)에 위치하는 재배선 라인 패턴(322)을 상대적으로 작은 제1 선폭(W1) 및 제1 피치(P1)를 가지는 미세 패턴으로 구현할 수 있다.
도 2b를 참조하면, 재배선 구조체(300)는 재배선 절연층(310), 및 복수의 재배선 패턴(320)을 포함할 수 있다. 복수개의 재배선 절연층(310) 중 적어도 2개의 재배선 절연층(310)의 상면은, 서로 다른 수직 레벨에 위치하는 3개 이상의 부분이 2개 이상의 단차를 가지는 계단 형상을 가질 수 있다. 예를 들면, 복수개의 재배선 절연층(310) 중 제2 절연층(DL23)의 상면 및 제4 절연층(DL45)의 상면은 서로 다른 수직 레벨에 위치하는 3개 이상의 부분이 2개 이상의 단차를 가지는 계단 형상을 가질 수 있다.
제2 절연층(DL23)의 상면의 형상과 제4 절연층(DL45)의 상면의 형상은 도 2a를 통하여 설명한 제2 절연층(DL23)의 상면의 형상과 대체로 유사한 바, 자세한 설명은 생략하도록 한다. 또한 제2 절연층(DL23)의 상면에 배치되는 제2 배선 레이어(LP2)에 위치하는 재배선 라인 패턴(322)들의 선폭, 피치, 두께와 제2 절연층(DL23)에 의하여 덮이는 제3 배선 레이어(LP3)에 위치하는 재배선 라인 패턴(322)들의 선폭, 피치, 두께와의 관계, 그리고 제4 절연층(DL45)의 상면에 배치되는 제4 배선 레이어(LP4)에 위치하는 재배선 라인 패턴(322)들의 선폭, 피치, 두께와 제4 절연층(DL45)에 의하여 덮이는 제5 배선 레이어(LP5)에 위치하는 재배선 라인 패턴(322)들의 선폭, 피치, 두께와의 관계는, 도 2a를 통하여 설명한 제2 배선 레이어(LP2)에 위치하는 재배선 라인 패턴(322)들의 선폭, 피치, 두께와 제3 배선 레이어(LP3)에 위치하는 재배선 라인 패턴(322)들의 선폭, 피치, 두께와의 관계와 대체로 유사한 바, 자세한 설명은 생략하도록 한다. 일부 실시 예에서, 제3 배선 레이어(LP3)에 위치하는 재배선 라인 패턴(322)들 중 적어도 일부는 접지 신호가 제공되는 그라운드 플레인 층을 구성할 수 있고, 제2 배선 레이어(LP2)에 위치하는 재배선 라인 패턴(322)들 중 적어도 일부는 데이터 신호, 제어 신호 등이 제공되는 신호 배선 라인을 구성할 수 있다. 또한 일부 실시 예에서, 제5 배선 레이어(LP5)에 위치하는 재배선 라인 패턴(322)들 중 적어도 일부는 접지 신호가 제공되는 그라운드 플레인 층을 구성할 수 있고, 제4 배선 레이어(LP4)에 위치하는 재배선 라인 패턴(322)들 중 적어도 일부는 데이터 신호, 제어 신호 등이 제공되는 신호 배선 라인을 구성할 수 있다.
제2 배선 레이어(LP2)에 위치하는 재배선 라인 패턴(322)들은, 제3 배선 레이어(LP3)에 위치하는 재배선 라인 패턴(322)들보다 선폭과 피치보다 작은 선폭과 피치를 가지는 미세 패턴으로 구현할 수 있고, 제4 배선 레이어(LP4)에 위치하는 재배선 라인 패턴(322)들은, 제5 배선 레이어(LP5)에 위치하는 재배선 라인 패턴(322)들보다 선폭과 피치보다 작은 선폭과 피치를 가지는 미세 패턴으로 구현할 수 있다.
도 2b에는 제2 절연층(DL23)의 상면의 형상과 제4 절연층(DL45)의 상면의 형상이 수직 방향으로 서로 정렬된 것으로 도시되었으나, 이는 도시의 편의를 위한 것으로, 제2 절연층(DL23)의 상면의 형상은 제3 배선 레이어(LP3)에 위치하는 재배선 라인 패턴(322)들에 대응하여 결정될 수 있고, 과 제4 절연층(DL45)의 상면의 형상은 제5 배선 레이어(LP5)에 위치하는 재배선 라인 패턴(322)들에 대응하여 결정될 수 있으며, 제2 절연층(DL23)의 상면의 형상과 제4 절연층(DL45)의 상면의 형상은 서로 직접 관련성을 가지지 않을 수 있다.
도 2c를 참조하면, 재배선 구조체(300)는 재배선 절연층(310), 및 복수의 재배선 패턴(320)을 포함할 수 있다. 복수개의 재배선 절연층(310) 중 적어도 2개의 재배선 절연층(310)의 상면은, 서로 다른 수직 레벨에 위치하는 3개 이상의 부분이 2개 이상의 단차를 가지는 계단 형상을 가질 수 있다. 예를 들면, 복수개의 재배선 절연층(310) 중 제2 절연층(DL23)의 상면 및 제5 절연층(DL56)의 상면은 서로 다른 수직 레벨에 위치하는 3개 이상의 부분이 2개 이상의 단차를 가지는 계단 형상을 가질 수 있다.
제2 절연층(DL23)의 상면의 형상과 제5 절연층(DL56)의 상면의 형상은 도 2a를 통하여 설명한 제2 절연층(DL23)의 상면의 형상과 대체로 유사한 바, 자세한 설명은 생략하도록 한다. 또한 제2 절연층(DL23)의 상면에 배치되는 제2 배선 레이어(LP2)에 위치하는 재배선 라인 패턴(322)들의 선폭, 피치, 두께와 제2 절연층(DL23)에 의하여 덮이는 제3 배선 레이어(LP3)에 위치하는 재배선 라인 패턴(322)들의 선폭, 피치, 두께와의 관계는, 도 2a를 통하여 설명한 제2 배선 레이어(LP2)에 위치하는 재배선 라인 패턴(322)들의 선폭, 피치, 두께와 제3 배선 레이어(LP3)에 위치하는 재배선 라인 패턴(322)들의 선폭, 피치, 두께와의 관계와 대체로 유사한 바, 자세한 설명은 생략하도록 한다.
일부 실시 예에서, 제5 절연층(DL56)의 상면에 배치되는 제5 배선 레이어(LP5)에 위치하는 재배선 라인 패턴(322)들의 선폭, 피치, 두께와 제5 절연층(DL56)에 의하여 덮이는 제6 배선 레이어(LP6)에 위치하는 재배선 라인 패턴(322)들의 선폭, 피치, 두께와의 관계는, 도 2a를 통하여 설명한 제2 배선 레이어(LP2)에 위치하는 재배선 라인 패턴(322)들의 선폭, 피치, 두께와 제3 배선 레이어(LP3)에 위치하는 재배선 라인 패턴(322)들의 선폭, 피치, 두께와의 관계와 대체로 유사한 바, 자세한 설명은 생략하도록 한다. 예를 들면, 제5 배선 레이어(LP5)에 위치하는 재배선 라인 패턴(322)들은 도 2c에서 좌우 방향으로 연장하되, 제6 배선 레이어(LP6)에 위치하는 재배선 라인 패턴(322)들과 비교하여 미세 패턴으로 구현될 수 있다.
다른 일부 실시 예에서, 제5 절연층(DL56)의 상면에 배치되는 제5 배선 레이어(LP5)에 위치하는 재배선 라인 패턴(322)들의 선폭, 피치, 두께와 제5 절연층(DL56)에 의하여 덮이는 제6 배선 레이어(LP6)에 위치하는 재배선 라인 패턴(322)들의 선폭, 피치, 두께와의 관계는, 도 2a를 통하여 설명한 제2 배선 레이어(LP2)에 위치하는 재배선 라인 패턴(322)들의 선폭, 피치, 두께와 제3 배선 레이어(LP3)에 위치하는 재배선 라인 패턴(322)들의 선폭, 피치, 두께와의 관계와 다를 수 있다. 예를 들면, 제5 절연층(DL56)은, 제6 배선 레이어(LP6)에 위치하는 재배선 라인 패턴(322)들에 대응하여 발생할 수 있는 상면의 평탄도를 개선하기 위하여, 서로 다른 수직 레벨에 위치하는 3개 이상의 부분이 2개 이상의 단차를 가지는 계단 형상을 가지도록 형성될 수 있다.
일부 실시 예에서, 제3 배선 레이어(LP3)에 위치하는 재배선 라인 패턴(322)들 중 적어도 일부는 접지 신호가 제공되는 그라운드 플레인 층을 구성할 수 있고, 제2 배선 레이어(LP2)에 위치하는 재배선 라인 패턴(322)들 중 적어도 일부는 데이터 신호, 제어 신호 등이 제공되는 신호 배선 라인을 구성할 수 있다. 일부 실시 예에서, 제5 배선 레이어(LP5)에 위치하는 재배선 라인 패턴(322)들 중 적어도 일부는 데이터 신호, 제어 신호 등이 제공되는 신호 배선 라인을 구성할 수 있다. 다른 일부 실시 예에서, 제5 배선 레이어(LP5)에 위치하는 재배선 라인 패턴(322)들 중 적어도 일부는 접지 신호가 제공되는 그라운드 플레인 층을 구성할 수 있다.
도 2c에는 제2 절연층(DL23)의 상면의 형상과 제5 절연층(DL56)의 상면의 형상이 수직 방향으로 서로 정렬된 것으로 도시되었으나, 이는 도시의 편의를 위한 것으로, 제2 절연층(DL23)의 상면의 형상과 제5 절연층(DL56)의 상면의 형상은 서로 직접 관련성을 가지지 않을 수 있다.
도 2d를 참조하면, 재배선 구조체(300)는 재배선 절연층(310), 및 복수의 재배선 패턴(320)을 포함할 수 있다. 복수개의 재배선 절연층(310) 중 최상단의 재배선 절연층(310)을 포함하는 적어도 하나의 재배선 절연층(310)을 제외한 나머지 재배선 절연층(310)들의 상면은, 서로 다른 수직 레벨에 위치하는 3개 이상의 부분이 2개 이상의 단차를 가지는 계단 형상을 가질 수 있다. 예를 들면, 복수개의 재배선 절연층(310) 중 제2 절연층(DL23)의 상면, 제3 절연층(DL34)의 상면, 제4 절연층(DL45)의 상면, 및 제5 절연층(DL56)의 상면은 서로 다른 수직 레벨에 위치하는 3개 이상의 부분이 2개 이상의 단차를 가지는 계단 형상을 가질 수 있다.
제2 절연층(DL23)의 상면의 형상, 제3 절연층(DL34)의 상면, 제4 절연층(DL45)의 상면, 및 제5 절연층(DL56)의 상면의 형상은 도 2a를 통하여 설명한 제2 절연층(DL23)의 상면의 형상과 대체로 유사한 바, 자세한 설명은 생략하도록 한다.
도 2d에는 제2 절연층(DL23)의 상면의 형상, 제3 절연층(DL34)의 상면, 제4 절연층(DL45)의 상면, 및 제5 절연층(DL56)의 상면의 형상이 수직 방향으로 서로 정렬된 것으로 도시되었으나, 이는 도시의 편의를 위한 것으로, 제2 절연층(DL23)의 상면의 형상, 제3 절연층(DL34)의 상면, 제4 절연층(DL45)의 상면, 및 제5 절연층(DL56)의 상면의 형상은 서로 직접 관련성을 가지지 않을 수 있다.
재배선층(300)은 제2 절연층(DL23)의 상면, 제3 절연층(DL34)의 상면, 제4 절연층(DL45)의 상면, 및 제5 절연층(DL56)의 상면 각각이 평탄도가 개선되도록 형성되므로, 복수의 재배선 라인 패턴(322)의 설계 자유도가 향상되고, 복수의 재배선 라인 패턴(322)을 미세 패턴으로 구현할 수 있다.
도 3a 내지 도 3f는 본 발명의 일 실시 예들에 따른 반도체 패키지가 포함하는 재배선 구조체의 제조 방법을 설명하는 개념적인 단면도들이다.
도 3a를 참조하면, 이형 필름(20)이 상면에 부착된 지지 기판(10) 상에 하부 재배선 라인 패턴(LP-L)들을 형성한다. 이형 필름(20)은 단일층으로 이루어지거나, 백본층(backbone layer)의 양면에 각각 부착되는 이형층(release layer)을 포함하는 다층 구조를 가질 수 있다. 상기 백본층은 예를 들면, 열가소성 폴리머(thermoplastic polymer)로 이루어질 수 있다. 상기 이형층은 예를 들면, 아크릴과 실리콘(silicone)의 혼성중합체(copolymer)로 이루어질 수 있다.
하부 재배선 라인 패턴(LP-L)들은 도 2a 내지 도 2d에 보인 복수의 재배선 라인 패턴(322) 중 최상단의 배선 레이어를 제외한 다른 배선 레이어에 위치하는 재배선 라인 패턴(322)들일 수 있다. 예를 들면, 하부 재배선 라인 패턴(LP-L)들은 도 2a 내지 도 2d에 보인 제2 배선 레이어(LP2), 제3 배선 레이어(LP3), 제4 배선 레이어(LP4), 제5 배선 레이어(LP5), 및 제6 배선 레이어(LP6) 중 어느 하나에 위치하는 재배선 라인 패턴(322)들일 수 있다. 도 3a에는 하부 재배선 라인 패턴(LP-L)들이 이형 필름(20) 상에 바로 부착된 것으로 도시되었으나, 이는 예시적으로 이에 한정되지 않는다. 하부 재배선 라인 패턴(LP-L)들과 이형 필름(20) 사이에는 도 2a 내지 도 2d에 보인 적어도 하나의 재배선 절연층(310) 및 재배선 패턴(320)들이 더 형성될 수 있다.
도 3b를 참고하면, 하부 재배선 라인 패턴(LP-L)들은 덮는 예비 절연층(DL-P)을 형성한다. 예비 절연층(DL-P)은 하부 재배선 라인 패턴(LP-L)의 측면 및 상면을 모두 덮도록 충분한 두께를 가지도록 형성될 수 있다. 예를 들면, 예비 절연층(DL-P)은 PID(photo imageable dielectric), 또는 감광성 폴리이미드(photosensitive polyimide, PSPI)로 이루어질 수 있다. 예비 절연층(DL-P)의 상면 중 가장 높은 수직 레벨에 위치하는 부분과 가장 낮은 수직 레벨에 위치하는 부분 사이는 제2 수직 레벨 차이(SD)를 가질 수 있다.
도 3c를 참조하면, 포토 마스크(MK)를 이용하여, 예비 절연층(DL-P)을 노광시킨다. 포토 마스크(MK)는, 포토 마스크(MK)를 통하여 예비 절연층(DL-P)에 조사되는 광원에 대하여, 서로 다른 투과율을 가지는 복수개의 영역을 가질 수 있다. 도 3c에는 포토 마스크(MK)가 서로 다른 투과율을 가지는 5개의 영역, 즉 제1 영역(R1), 제2 영역(R2), 제3 영역(R3), 제4 영역(R4) 및 제5 영역(R5)을 가지는 것으로 도시되었으나, 이에 한정되지 않는다. 예를 들면, 포토 마스크(MK)는 서로 다른 투과율을 가지는 4개 이상의 영역을 가질 수 있다. 제4 영역(R4)은 가장 낮은 투과율을 가질 수 있다. 제5 영역(R5)은 가장 높은 투과율을 가질 수 있다. 도 3c에는 제4 영역(R4)의 투과율이 0%이고, 제5 영역(R5)의 투과율이 100%인 것처럼 도시되었으나, 이는 상대적인 투과율을 도시적으로 나타낸 것일 뿐, 이에 한정되지 않는다. 제1 영역(R1), 제2 영역(R2), 제3 영역(R3) 및 제4 영역(R4) 각각은, 제5 영역(R5)의 투과율과 제4 영역(R4)의 투과율 사이에서 순서대로 다른 투과율을 가질 수 있다. 예를 들면, 제1 영역(R1)의 투과율은 제5 영역(R5)의 투과율보다 작고, 제2 영역(R2)의 투과율은 제1 영역(R1)의 투과율보다 작고, 제3 영역(R3)의 투과율은 제2 영역(R2)의 투과율보다 작고, 제4 영역(R4)의 투과율은 제3 영역(R3)의 투과율보다 작을 수 있다.
제1 영역(R1), 제2 영역(R2), 제3 영역(R3), 및 제4 영역(R4) 각각은, 상대적으로 높은 수직 레벨에 위치하는 상면을 가지는 예비 절연층(DL-P)의 부분으로부터 상대적으로 낮은 수직 레벨에 위치하는 상면을 가지는 예비 절연층(DL-P)의 부분에 대응될 수 있고, 제5 영역(R5)은 도 2a 내지 도 2d에 보인 재배선 관통 홀(DL-H)에 대응될 수 있다.
예비 절연층(DL-P)이 포지티브 타입(positive type)인 경우, 포토 마스크(MK)를 통하여 조사되는 광원에 대하여 노광되는 예비 절연층(DL-P)의 용해도는, 제5 영역(R5), 제1 영역(R1), 제2 영역(R2), 제3 영역(R3), 및 제4 영역(R4) 각각에 대응되는 예비 절연층(DL-P)의 부분 순으로 낮아질 수 있다. 예를 들면, 포토 마스크(MK)를 통하여 조사되는 광원에 대하여 노광되는 예비 절연층(DL-P)의 용해도는, 제5 영역(R5)에 대응되는 예비 절연층(DL-P)의 부분이 가장 높을 수 있고, 제4 영역(R4)에 대응되는 예비 절연층(DL-P)의 부분이 가장 높을 수 있다.
도 3c 및 도 3d를 함께 참조하면, 포토 마스크(MK)를 통하여 예비 절연층(DL-P)에 대하여 노광 및 현상을 수행하여, 예비 절연층(DL-P)로부터 절연층(DL)을 형성한다. 예를 들면, 절연층(DL)은 도 2a 내지 도 2d에 보인 제2 절연층(DL23), 제3 절연층(DL34), 제4 절연층(DL45), 및 제5 절연층(DL56) 중 어느 하나의 절연층일 수 있다.
절연층(DL)은 기준 면(DL-TS1) 및 기준 면(DL-TS1)으로부터 수평 방향으로 외측을 향하여 적어도 2개의 단차(DL-ST12, DL-ST23, DL-ST34)를 가지며 단계적으로 낮아지는 수직 레벨에 위치하는 적어도 2개의 외측 면(DL-TS2, DL-TS3, DL-TS4)으로 이루어지는 상면을 가질 수 있고, 절연층(DL)을 관통하여 저면에 하부 재배선 라인 패턴(LP-L)의 일부분이 노출되는 재배선 관통 홀(DL-H)을 가질 수 있다. 절연층(DL)의 상면의 형상은, 도 2a를 통하여 설명한 제2 절연층(DL23)의 상면의 형상과 대체로 유사한 바, 자세한 설명은 생략하도록 한다.
절연층(DL)의 상면 중 가장 높은 수직 레벨에 위치하는 부분과 가장 낮은 수직 레벨에 위치하는 부분 사이는 제1 수직 레벨 차이(LD)를 가지도록 형성될 수 있다. 제1 수직 레벨 차이(LD)는 제2 수직 레벨 차이(SD)보다 작은 값을 가질 수 있다. 따라서 절연층(DL)은, 재배선 관통 홀(DL-H)을 형성하기 위한 포토 마스크(MK)를 이용하여, 예비 절연층(DL-P)보다 상면의 평탄도가 개선되도록 형성할 수 있다. 따라서 별도의 포토 마스크, 또는 별도의 공정을 수행하지 않고, 절연층(DL)의 상면의 평탄도가 개선되도록 할 수 있고, 제조 공정이 단순화되고 제조 비용이 절감될 수 있다.
도 3e를 참조하면, 절연층(DL) 상에 복수의 마스크 패턴(MKP)을 형성한다. 절연층(DL)의 상면은 상대적으로 개선된 평탄도를 가지므로, 복수의 마스크 패턴(MKP)을 미세하게 형성할 수 있다.
도 3e 및 도 3f를 참조하면, 복수의 마스크 패턴(MKP) 상에 예비 도전 물질층을 형성한 후, 복수의 마스크 패턴(MKP)을 제거하는 리프트 오프 공정을 수행하여, 복수의 상부 재배선 라인 패턴(LP-H) 및 적어도 하나의 비아 패턴(VP)을 형성한다. 복수의 상부 재배선 라인 패턴(LP-H)은 도 2a 내지 도 2d에 보인 복수의 재배선 라인 패턴(322) 중 최상단의 배선 레이어 및 최하단의 배선 레이어를 제외한 다른 배선 레이어에 위치하는 재배선 라인 패턴(322)들일 수 있다. 예를 들면, 복수의 상부 재배선 라인 패턴(LP-H)은 도 2a 내지 도 2d에 보인 제2 배선 레이어(LP2), 제3 배선 레이어(LP3), 제4 배선 레이어(LP4), 및 제5 배선 레이어(LP5) 중 어느 하나에 위치하는 재배선 라인 패턴(322)들일 수 있다. 적어도 하나의 비아 패턴(VP)은 도 2a 내지 도 2d에 보인 복수의 재배선 비아(324) 중 일부일 수 있다.
기준 면(DL-TS1) 및 기준 면(DL-TS1)으로부터 수평 방향으로 외측을 향하여 적어도 2개의 단차(DL-ST12, DL-ST23, DL-ST34)를 가지며 단계적으로 낮아지는 수직 레벨에 위치하는 적어도 2개의 외측 면(DL-TS2, DL-TS3, DL-TS4) 각각의 수평 폭, 예를 들면, 기준 면(DL-TS1), 제1 외측 면(DL-TS2), 제2 외측 면(DL-TS3), 및 제3 외측 면(DL-TS4) 각각의 제1 수평 폭(D1), 제2 수평 폭(D2), 제3 수평 폭(D3), 및 제4 수평 폭(D4)은 제1 선폭(W1)보다 크고, 제2 선폭(W2)보다 작은 값을 가질 수 있다. 예를 들면, 제1 수평 폭(D1), 제2 수평 폭(D2), 제3 수평 폭(D3), 및 제4 수평 폭(D4) 각각은 제2 선폭(W2)과 동일한 수평 방향을 따라서 측정된 값일 수 있다.
절연층(DL)의 상면은 상대적으로 개선된 평탄도를 가지는 제1 수직 레벨 차이(LD)를 가지고, 절연층(DL)의 상면의 기준 면(DL-TS1), 제1 외측 면(DL-TS2), 제2 외측 면(DL-TS3), 및 제3 외측 면(DL-TS4) 각각의 제1 수평 폭(D1), 제2 수평 폭(D2), 제3 수평 폭(D3), 및 제4 수평 폭(D4)은 제1 선폭(W1)보다 크고, 제2 선폭(W2)보다 작은 값을 가지므로, 절연층(DL) 상에 배치되는 복수의 상부 재배선 라인 패턴(LP-H)을 미세 패턴으로 구현할 수 있다.
도 4는 본 발명의 일 실시 예들에 따른 반도체 패키지의 단면도이다.
도 4를 참조하면, 반도체 패키지(2000)는 재배선 구조체(2300), 재배선 구조체(2300) 상에 배치되는 확장층(2200), 확장층(2200) 내에 배치되는 적어도 하나의 반도체 칩(2100), 및 확장층(2200) 상에 배치되는 커버 배선층(2400)을 포함할 수 있다. 확장층(2200)은 적어도 하나의 반도체 칩(2100)의 주위를 포위할 수 있다. 반도체 패키지(2000)는, 재배선 구조체(2300)의 수평 폭 및 수평 면적이 적어도 하나의 반도체 칩(2100)이 구성하는 풋프린트(footprint)의 수평 폭 및 수평 면적보다 큰 값을 가지는 팬 아웃 반도체 패키지(Fan Out Semiconductor Package)일 수 있다. 일부 실시 예에서, 반도체 패키지(2000)는 팬 아웃 웨이퍼 레벨 패키지(FOWLP, Fan Out Wafer Level Package)일 수 있다. 재배선 구조체(2300) 및 커버 배선층(2400) 각각은 하부 재배선 구조체 및 상부 재배선 구조체라고도 호칭할 수 있다.
재배선 구조체(2300)는 재배선 절연층(2310), 및 복수의 재배선 패턴(2320)을 포함할 수 있다. 복수의 재배선 패턴(2320)은 복수의 재배선 라인 패턴(2322), 및 복수의 재배선 비아(2324)로 이루어질 수 있다. 재배선 절연층(2310), 및 복수의 재배선 패턴(2320)을 포함하는 재배선 구조체(2300)는 도 1을 통하여 설명한 재배선 절연층(310), 및 복수의 재배선 패턴(320)을 포함하는 재배선 구조체(300)와 대체로 유사한 바, 자세한 설명은 생략하도록 한다. 재배선 구조체(2300)의 하면에는 복수의 재배선 패턴(2320)과 전기적으로 연결되는 복수의 외부 연결 단자(2500)가 부착될 수 있다.
적어도 하나의 반도체 칩(2100)은 활성면에 반도체 소자(2112)가 형성된 반도체 기판(2110), 및 반도체 기판(2110)의 활성면에 배치되는 복수의 칩 연결 패드(2120)를 포함할 수 있다. 반도체 칩(2100)은 도 1을 통하여 설명한 제1 반도체 칩(100), 제2 반도체 칩(200), 및 제3 반도체 칩(400) 중 어느 하나와 대체로 유사한 바, 자세한 설명은 생략하도록 한다. 반도체 칩(2100)은 예를 들면, 중앙 처리 장치(central processing unit, CPU) 칩, 그래픽 처리 장치(graphic processing unit, GPU) 칩, 또는 어플리케이션 프로세서(application processor, AP) 칩일 수 있다.
복수의 칩 연결 패드(2120)에는 복수의 칩 연결 단자(2130)가 배치되어, 적어도 하나의 반도체 칩(2100)과 재배선 구조체(2300)를 전기적으로 연결할 수 있다. 적어도 하나의 반도체 칩(2100)과 재배선 구조체(2300) 사이에는 복수의 칩 연결 단자(2130)를 감싸는 언더필층(2135)이 개재될 수 있다.
일부 실시 예에서, 반도체 패키지(2000)가 패키지 온 패키지(PoP, Package-on-Package)의 하부 패키지인 경우, 반도체 패키지(2000), 반도체 칩(2100), 반도체 기판(2110), 반도체 소자(2112), 칩 연결 패드(2120), 칩 연결 단자(2130), 및 언더필층(2315) 각각은 하부 패키지, 하부 반도체 칩, 하부 반도체 기판, 하부 반도체 소자, 하부 칩 연결 패드, 하부 칩 연결 단자, 및 하부 언더필층이라 호칭할 수 있다.
확장층(2200)은, 복수의 연결 구조물(2220), 그리고 복수의 연결 구조물(2220) 및 적어도 하나의 반도체 칩(2100)을 감싸는 충전부(2240)를 포함할 수 있다. 복수의 연결 구조물(2220)은 충전부(2240)를 관통하여 재배선 구조체(2300)와 커버 배선층(2400) 사이를 전기적으로 연결할 수 있다. 복수의 연결 구조물(2220) 각각은, TMV(Through Mold Via), 도전성 솔더, 도전성 필라, 또는 적어도 하나의 도전성 범프로 이루어질 수 있다.
충전부(2240)는 예를 들면, 에폭시 몰드 컴파운드(EMC)를 포함할 수 있다. 충전부(2240)는 반도체 칩(2100)을 감쌀 수 있다. 일부 실시 예에서, 충전부(2240)는 적어도 하나의 반도체 칩(100)의 측면 및 비활성면을 덮을 수 있다.
커버 배선층(2400)은 적어도 하나의 베이스 절연층(2410), 및 배선 구조물(2420)을 포함할 수 있다. 배선 구조물(2420)은, 적어도 하나의 재배선 절연층(2410) 각각의 상면 및 하면 중 적어도 일면에 배치되는 복수의 배선 패턴(2422), 및 적어도 하나의 재배선 절연층(2410)을 관통하여 복수의 배선 패턴(2422) 중 일부와 각각 접하여 연결되는 복수의 도전 비아(2424)를 포함할 수 있다.
재배선 구조체(2300)는 복수의 재배선 절연층(2310)을 가질 수 있다. 복수의 재배선 절연층(2310) 중 일부개, 예를 들면, 재배선 절연층(2310) 중 최상단의 재배선 절연층(2310)을 제외한 나머지 재배선 절연층(2310)들 중 적어도 하나의 상면은 도 2a를 통하여 설명한 제2 절연층(DL23)의 상면의 형상과 대체로 유사한 바, 자세한 설명은 생략하도록 한다.
도 5는 본 발명의 일 실시 예들에 따른 반도체 패키지의 단면도이다. 도 5에서, 도 4와 동일한 부재 번호는 동일한 구성 요소를 나타내며, 중복되는 내용은 생략할 수 있다.
도 5를 참조하면, 반도체 패키지(2000a)는 재배선 구조체(2300), 재배선 구조체(2300) 상에 배치되며 실장 공간(2260G)을 가지는 확장층(2250), 확장층(2250)의 실장 공간(2260G) 내에 배치되는 적어도 하나의 반도체 칩(2100), 및 확장층(2250) 상에 배치되는 커버 배선층(2400)을 포함할 수 있다. 확장층(2250)은 적어도 하나의 반도체 칩(2100)의 주위를 포위할 수 있다. 반도체 패키지(2000a)는, 팬 아웃 반도체 패키지일 수 있다. 일부 실시 예에서, 확장층(2250)은 패널 보드(panel board)일 수 있고, 반도체 패키지(2000a)는 팬 아웃 패널 레벨 패키지(FOPLP, Fan Out Panel Level Package)일 수 있다. 일부 실시 예에서, 실장 공간(2260G)의 수평 폭 및 수평 면적은 적어도 하나의 반도체 칩(2100)이 구성하는 풋프린트의 수평 폭 및 수평 면적보다 큰 값을 가질 수 있다. 적어도 하나의 반도체 칩(2100)의 측면은 실장 공간(2260G)의 내측면과 이격될 수 있다.
반도체 패키지(2000a)는 반도체 칩(2100)과 확장층(2250) 사이의 공간을 충전하는 충전 절연층(2280)을 더 포함할 수 있다. 예를 들면, 충전 절연층(2280)은 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들에 무기 필러와 같은 보강재가 포함된 수지, 구체적으로 ABF(Ajinomoto Build-up Film), FR-4, BT 등으로부터 형성될 수 있다. 또는 충전 절연층(2280)은 EMC와 같은 몰딩 물질이나 PIE(photoimagable encapsulant)와 같은 감광성 재료로부터 형성될 수 있다.
확장층(2250)은 예를 들면, 인쇄회로기판, 세라믹 기판, 패키지 제조용 웨이퍼, 또는 인터포저일 수 있다. 일부 실시 예에서, 확장층(2250)은 멀티 레이어 인쇄 회로 기판일 수 있다. 실장 공간(2260G)은 확장층(2250)에 개구부 또는 캐비티(cavity)로 형성될 수 있다. 실장 공간(2260G)은 확장층(2250)의 일부 영역, 예를 들어, 중심 영역에 형성될 수 있다. 실장 공간(2260G)은 확장층(2250)의 상면으로부터 소정의 깊이까지 리세스되거나, 오픈되어 형성될 수 있다.
확장층(2250)은 적어도 하나의 기판 베이스(2260) 및 연결 구조물(2270)을 포함할 수 있다. 배선 구조물(2270)은 연결 배선 패턴(2272) 및 연결 도전 비아(2274)로 이루어질 수 있다.
재배선 구조체(2300)는 복수의 재배선 절연층(2310)을 가질 수 있다. 복수의 재배선 절연층(2310) 중 일부개, 예를 들면, 재배선 절연층(2310) 중 최상단의 재배선 절연층(2310)을 제외한 나머지 재배선 절연층(2310)들 중 적어도 하나의 상면은 도 2a를 통하여 설명한 제2 절연층(DL23)의 상면의 형상과 대체로 유사한 바, 자세한 설명은 생략하도록 한다.
도 6은 본 발명의 일 실시 예들에 따른 패키지 온 패키지 타입의 반도체 패키지의 단면도들이다.
도 6을 참조하면, 패키지 온 패키지 타입의 반도체 패키지(3000)는 하부 반도체 패키지(2000) 상에 적층되는 상부 반도체 패키지(2900)를 포함한다. 하부 반도체 패키지(2000)는 도 4에서 설명한 반도체 패키지(2000)와 실질적으로 동일한 바, 자세한 설명은 생략하도록 한다.
상부 반도체 패키지(2900)는 적어도 하나의 상부 반도체 칩(2600)을 포함할 수 있다. 상부 반도체 패키지(2900)는 패키지 연결 단자(2800)를 통하여 하부 반도체 패키지(2000)와 전기적으로 연결될 수 있다.
상부 반도체 칩(2600)은 활성면에 상부 반도체 소자(2612)가 형성된 상부 반도체 기판(2610), 및 상부 반도체 기판(2610)의 활성면에 배치되는 복수의 상부 칩 연결 패드(2620)를 포함할 수 있다. 상부 반도체 칩(2600)은 도 1을 통하여 설명한 제1 반도체 칩(100), 제2 반도체 칩(200), 및 제3 반도체 칩(400) 중 어느 하나와 대체로 유사한 바, 자세한 설명은 생략하도록 한다.
상부 반도체 칩(2600)은 메모리 반도체 칩일 수 있다. 상부 반도체 칩(2600)은 예를 들면, 디램 칩, 에스 램 칩, 플래시 메모리 칩, 이이피롬 칩, 피램 칩, 엠램 칩, 또는 알램 칩일 수 있다.
도 6에는 상부 반도체 패키지(2900)가 가지는 적어도 하나의 상부 반도체 칩(2600)이 패키지 베이스 기판(2700) 상에 플립 칩 방식으로 실장된 것으로 도시되었으나, 이는 예시적으로 이에 한정되지 않는다. 반도체 패키지(3000)는, 적어도 하나의 상부 반도체 칩(2600)을 포함하고 하부 반도체 패키지(2000)와 전기적으로 연결되기 위하여 하측에 패키지 연결 단자(2800)를 가지는 모든 형태의 반도체 패키지를 상부 반도체 패키지로 포함할 수 있다.
패키지 베이스 기판(2700)은 베이스 보드층(2710), 및 베이스 보드층(2720)의 상면 및 하면에 배치되는 복수의 보드 패드(2720)를 포함할 수 있다. 복수의 보드 패드(2720)는 베이스 보드층(2710)의 상면에 배치되는 복수의 보드 상면 패드(2722) 및 하면에 배치되는 복수의 보드 하면 패드(2724)로 이루어질 수 있다. 일부 실시 예에서, 패키지 베이스 기판(2700)은 인쇄회로기판일 수 있다.
베이스 보드층(2710)의 상면과 하면에는, 복수의 보드 패드(2720)를 노출시키는 보드 솔더 레지스트층(2730)이 형성될 수 있다. 보드 솔더 레지스트층(2730)은 베이스 보드층(2710)의 상면을 덮으며 복수의 보드 상면 패드(2722)를 노출시키는 상면 보드 솔더 레지스트층(2732) 및 베이스 보드층(2710)의 하면을 덮으며 복수의 보드 하면 패드(2724)를 노출시키는 하면 보드 솔더 레지스트층(2734)을 포함할 수 있다.
패키지 베이스 기판(2700)은, 베이스 보드층(2710)의 내부에서 복수의 보드 상면 패드(2722)와 복수의 보드 하면 패드(2724) 사이를 전기적으로 연결하는 보드 배선(2750)을 포함할 수 있다. 복수의 보드 상면 패드(2722)는 상부 반도체 칩(2600)과 전기적으로 연결될 수 있다. 예를 들면, 상부 반도체 칩(2600)의 복수의 상부 칩 연결 패드(2620)와 패키지 베이스 기판(500)의 복수의 보드 상면(522) 사이에는 복수의 상부 칩 연결 단자(2630)가 배치되어, 상부 반도체 칩(2600)과 패키지 베이스 기판(2700)을 전기적으로 연결할 수 있다. 일부 실시 예에서, 상부 반도체 칩(2600)과 패키지 베이스 기판(2700) 사이에는 복수의 상부 칩 연결 단자(2630)를 감싸는 상부 언더필층(2650)이 개재될 수 있다.
패키지 베이스 기판(2700) 상에는 상부 반도체 칩(2600)을 감싸는 몰딩층(2690)이 배치될 수 있다. 몰딩층(2690)은 예를 들면, 에폭시 몰드 컴파운드(epoxy mold compound, EMC)를 포함할 수 있다.
도 7은 본 발명의 일 실시 예들에 따른 패키지 온 패키지 타입의 반도체 패키지의 단면도들이다.
도 7을 참조하면, 패키지 온 패키지(3000a)는 하부 반도체 패키지(2000a) 상에 적층되는 상부 반도체 패키지(2900)를 포함한다. 하부 반도체 패키지(2000a)는 도 5를 통하여 설명한 반도체 패키지(2000a)와 실질적으로 동일하고, 상부 반도체 패키지(2900)는 도 6을 통하여 설명한 상부 반도체 패키지(2900)와 실질적으로 동일한 바, 자세한 설명은 생략하도록 한다.
이상, 본 발명을 바람직한 실시 예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시 예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형 및 변경이 가능하다.
1000, 2000, 2000a, 3000, 3000a : 반도체 패키지, 1 : 적층 구조체, 100 : 제1 반도체 칩, 200 : 제2 반도체 칩, 300 : 재배선 구조체, 310 : 재배선 절연층, DL : 절연층, DL12 : 제1 절연층, DL23 : 제2 절연층, DL34 : 제3 절연층, DL45 : 제4 절연층, DL56 : 제5 절연층, DL-TS1 : 기준 면, DL-TS2 : 제1 외측 면, DL-TS3 : 제2 외측 면, DL-TS4 : 제3 외측 면, 320 : 재배선 패턴, 322 : 재배선 라인 패턴, LP1 : 제1 배선 레이어, LP2 : 제2 배선 레이어, LP3 : 제3 배선 레이어, LP4 : 제4 배선 레이어, LP5 : 제5 배선 레이어, LP6 : 제6 배선 레이어, LP-L : 하부 재배선 라인 패턴, LP-H : 상부 재배선 라인 패턴, 324 : 재배선 비아, 400 : 제3 반도체 칩, 500 : 패키지 베이스 기판,

Claims (20)

  1. 적층된 복수의 재배선 절연층, 상기 복수의 재배선 절연층의 상면 및 하면에 배치되어 서로 다른 수직 레벨에 위치하는 복수개의 배선 레이어를 구성하는 복수의 재배선 라인 패턴, 및 상기 복수의 재배선 절연층 중 적어도 하나의 재배선 절연층을 관통하여 상기 복수의 재배선 라인 패턴 중 일부와 연결되는 복수의 재배선 비아를 포함하는 재배선 구조체; 및
    상기 재배선 구조체 상에 부착되어 상기 복수의 재배선 라인 패턴 및 복수의 재배선 비아와 전기적으로 연결되는 적어도 하나의 반도체 칩;을 포함하며,
    상기 복수의 재배선 라인 패턴은 상기 복수개의 배선 레이어 중 제1 배선 레이어에 위치하는 복수의 상부 재배선 라인 패턴 및 상기 제1 배선 레이어보다 낮은 수직 레벨에 위치하는 제2 배선 레이어에 위치하는 하부 재배선 라인 패턴들을 포함하고,
    상기 복수의 재배선 절연층 중 적어도 하나의 재배선층은, 상기 하부 재배선 라인 패턴들을 덮고, 기준 면 및 상기 기준 면으로부터 외측을 향하여 단차를 가지며 단계적으로 낮아지는 수직 레벨에 위치하는 적어도 2개의 외측 면으로 이루어지는 상면을 가지는 반도체 패키지.
  2. 제1 항에 있어서,
    상기 복수의 재배선 절연층은, 최상단의 제1 절연층, 및 상기 하부 재배선 라인 패턴들을 덮는 제2 절연층을 포함하며,
    상기 제1 절연층은, 상기 제2 절연층 상에 배치되는 복수의 상부 재배선 라인 패턴을 덮는 것을 특징으로 하는 반도체 패키지.
  3. 제2 항에 있어서,
    상기 복수의 상부 재배선 라인 패턴은 제1 선폭을 가지고, 제1 피치를 가지며 배치되고,
    상기 하부 재배선 라인 패턴들은 상기 제1 선폭보다 큰 제2 선폭을 가지고, 상기 제1 피치보다 큰 제2 피치를 가지며 배치되는 것을 특징으로 하는 반도체 패키지.
  4. 제3 항에 있어서,
    상기 기준 면 및 상기 적어도 2개의 외측 면 각각의 수평 폭은, 상기 제1 선폭보다 크고, 상기 제2 선폭보다 작은 값을 가지는 것을 특징으로 하는 반도체 패키지.
  5. 제2 항에 있어서,
    상기 제2 절연층의 상면 중 가장 높은 수직 레벨에 위치하는 부분과 가장 낮은 수직 레벨에 위치하는 부분 사이의 수직 레벨 차이는, 상기 제1 선폭보다 작은 값을 가지는 것을 특징으로 하는 반도체 패키지.
  6. 제2 항에 있어서,
    상기 제2 절연층의 상면 중 가장 높은 수직 레벨에 위치하는 부분과 가장 낮은 수직 레벨에 위치하는 부분 사이의 수직 레벨 차이는, 상기 하부 재배선 라인 패턴들의 두께보다 작은 값을 가지는 것을 특징으로 하는 반도체 패키지.
  7. 제2 항에 있어서,
    상기 복수의 상부 재배선 라인 패턴은 신호 배선 라인을 구성하고,
    상기 하부 재배선 라인 패턴들 중 적어도 일부는 접지 신호가 제공되는 그라운드 플레인 층을 구성하는 것을 특징으로 하는 반도체 패키지.
  8. 제1 항에 있어서,
    상기 기준 면은 상기 하부 재배선 라인 패턴들 중 어느 하나의 가운데 부분 상에 위치하는 것을 특징으로 하는 반도체 패키지.
  9. 제7 항에 있어서,
    상기 적어도 2개의 외측 면 중 가장 낮은 수직 레벨에 위치하는 외측 면은 상기 하부 재배선 라인 패턴들 사이 공간 상에 위치하는 것을 특징으로 하는 반도체 패키지.
  10. 제6 항에 있어서,
    상기 적어도 하나의 반도체 칩은, 복수의 칩 연결 단자가 부착되는 복수의 전면 연결 패드를 포함하며,
    상기 복수의 칩 연결 단자는, 상기 복수개의 배선 레이어 중 상기 제1 배선 레이어보다 높은 수직 레벨에 위치하는 제3 배선 레이어에 위치하며 상기 제1 선폭보다 큰 제3 선폭을 가지고, 상기 제1 피치보다 큰 제3 피치를 가지며 배치되는 상기 복수의 재배선 라인 패턴의 일부에 부착되는 것을 특징으로 하는 반도체 패키지.
  11. 적층된 복수의 재배선 절연층, 상기 복수의 재배선 절연층 중 최상단의 제1 절연층의 상면 상에 배치되는 제1 배선 레이어, 상기 복수의 재배선 절연층 중 상기 제1 절연층과 상기 제1 절연층 아래의 제2 절연층 사이에 배치되는 제2 배선 레이어, 상기 제2 절연층의 하면 상에 배치되는 제3 배선 레이어를 포함하는 복수개의 배선 레이어를 구성하는 복수의 재배선 라인 패턴, 및 상기 복수의 재배선 절연층 중 적어도 하나의 재배선 절연층을 관통하여 상기 복수의 재배선 라인 패턴 중 일부와 연결되는 복수의 재배선 비아를 포함하는 재배선 구조체;
    상기 재배선 구조체 상에 부착되며, 제1 반도체 칩 및 상기 제1 반도체 칩 상에 적층되는 복수의 제2 반도체 칩을 포함하는 적어도 하나의 적층 구조체; 및
    상기 재배선 구조체 상에 부착되며, 수평 방향으로 상기 적어도 하나의 적층 구조체와 서로 이격되는 제3 반도체 칩;을 포함하며,
    상기 제2 절연층의 상면은, 서로 다른 수직 레벨에 위치하는 3개 이상의 부분이 2개 이상의 단차를 가지는 계단 형상을 가지는 반도체 패키지.
  12. 제11 항에 있어서,
    상기 복수의 재배선 라인 패턴 중,
    상기 제2 배선 레이어에 위치하는 복수의 상부 재배선 라인 패턴은 제1 선폭을 가지고, 제1 피치를 가지며 배치되고,
    상기 제3 배선 레이어에 위치하는 복수의 하부 재배선 라인 패턴들은 상기 제1 선폭보다 큰 제2 선폭을 가지고, 상기 제1 피치보다 큰 제2 피치를 가지며 배치되는 것을 특징으로 하는 반도체 패키지.
  13. 제12 항에 있어서,
    상기 복수의 재배선 라인 패턴 중,
    상기 제2 절연층의 상면은, 기준 면 및 상기 기준 면으로부터 외측을 향하여 단차를 가지며 단계적으로 낮아지는 수직 레벨에 위치하는 적어도 2개의 외측 면으로 이루어지고,
    상기 기준 면 및 상기 적어도 2개의 외측 면 각각의 수평 폭은, 상기 제1 선폭보다 크고, 상기 제2 선폭보다 작은 값을 가지는 것을 특징으로 하는 반도체 패키지.
  14. 제13 항에 있어서,
    상기 기준 면은 상기 하부 재배선 라인 패턴들 중 어느 하나의 가운데 부분 상에 위치하고,
    상기 적어도 2개의 외측 면 중 가장 낮은 수직 레벨에 위치하는 외측 면은 상기 하부 재배선 라인 패턴들 사이 공간 상에 위치하는 것을 특징으로 하는 반도체 패키지.
  15. 제12 항에 있어서,
    상기 제2 선폭 및 상기 제2 피치는, 상기 제1 선폭 및 상기 제1 피치보다 10배 이상 큰 것을 특징으로 하는 반도체 패키지.
  16. 제12 항에 있어서,
    상기 하부 재배선 라인 패턴들의 두께는, 상기 제2 절연층의 상면 중 가장 높은 수직 레벨에 위치하는 부분과 가장 낮은 수직 레벨에 위치하는 부분 사이의 수직 레벨 차이보다 큰 값을 가지는 것을 특징으로 하는 반도체 패키지.
  17. 제11 항에 있어서,
    상기 복수의 재배선 절연층은, 최하단의 제3 절연층, 상기 제3 절연층 상의 제4 절연층, 및 상기 제4 절연층 상의 제5 절연층을 더 포함하며,
    상기 제4 절연층 및 상기 제5 절연층 중 적어도 하나의 상면은, 서로 다른 수직 레벨에 위치하는 3개 이상의 부분이 2개 이상의 단차를 가지는 계단 형상을 가지는 것을 특징으로 하는 반도체 패키지.
  18. 패키지 베이스 기판;
    상기 패키지 베이스 기판 상에 부착되며, 적층된 복수의 재배선 절연층, 상기 복수의 재배선 절연층 중 최상단의 제1 절연층의 상면 상에 배치되는 제1 배선 레이어, 상기 복수의 재배선 절연층 중 상기 제1 절연층과 상기 제1 절연층 아래의 제2 절연층 사이에 배치되는 제2 배선 레이어, 상기 제2 절연층의 하면 상에 배치되는 제3 배선 레이어를 포함하는 복수개의 배선 레이어를 구성하는 복수의 재배선 라인 패턴, 및 상기 복수의 재배선 절연층 중 적어도 하나의 재배선 절연층을 관통하여 상기 복수의 재배선 라인 패턴 중 일부와 연결되는 복수의 재배선 비아를 포함하는 재배선 구조체;
    상기 재배선 구조체 상에 부착되며, 복수의 제1 전면 연결 패드를 가지는 제1 반도체 칩 및 상기 제1 반도체 칩 상에 적층되는 복수의 제2 반도체 칩을 포함하는 적어도 하나의 적층 구조체;
    수평 방향으로 상기 적어도 하나의 적층 구조체와 서로 이격되며 상기 재배선 구조체 상에 부착되고, 복수의 제2 전면 연결 패드를 가지는 제3 반도체 칩; 및
    상기 복수의 재배선 라인 패턴 중, 상기 제1 배선 레이어에 위치하는 복수의 재배선 상면 패드와, 상기 복수의 제1 전면 연결 패드 및 상기 복수의 제2 전면 연결 패드 사이에 각각 개재되는 복수의 제1 칩 연결 단자 및 복수의 제2 칩 연결 단자;를 포함하며,
    상기 제2 절연층의 상면은, 상기 하부 재배선 라인 패턴들 중 어느 하나의 가운데 부분 상에 위치하는 기준 면, 그리고 상기 기준 면으로부터 외측을 향하여 단차를 가지며 단계적으로 낮아지는 수직 레벨에 위치하는 제1 외측 면, 제2 외측 면, 및 제3 외측 면을 포함하는 적어도 3개의 외측 면으로 이루어지는 반도체 패키지.
  19. 제18 항에 있어서,
    상기 제3 외측 면은, 상기 제2 절연층의 상면 중 가장 낮은 수직 레벨을 가지며, 상기 하부 재배선 라인 패턴들 사이 공간 상에 위치하고,
    상기 기준 면과 상기 제3 외측 면 사이의 수직 레벨 차이는, 상기 하부 재배선 라인 패턴들의 두께보다 작은 값을 가지는 것을 특징으로 하는 반도체 패키지.
  20. 제18 항에 있어서,
    상기 복수의 재배선 라인 패턴 중,
    상기 제2 배선 레이어에 위치하는 복수의 상부 재배선 라인 패턴은 1㎛ 내지 4㎛의 제1 선폭을 가지고, 2㎛ 내지 8㎛의 제1 피치를 가지며 배치되고,
    상기 제3 배선 레이어에 위치하는 복수의 하부 재배선 라인 패턴들은 상기 제1 선폭보다 10배 이상 큰 제2 선폭을 가지고, 상기 제1 피치보다 10배 이상 큰 제2 피치를 가지며 배치되고,
    상기 기준 면, 상기 제1 외측 면, 상기 제2 외측 면, 및 상기 제3 외측 면 각각의 수평 폭은, 상기 제1 선폭보다 크고, 상기 제2 선폭보다 작은 값을 가지는 것을 특징으로 하는 반도체 패키지.
KR1020210158039A 2021-11-16 2021-11-16 재배선 구조체를 가지는 반도체 패키지 KR20230071630A (ko)

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