KR20230066690A - 슬루 증폭 회로 및 이를 포함한 디스플레이 구동 장치 - Google Patents

슬루 증폭 회로 및 이를 포함한 디스플레이 구동 장치 Download PDF

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Abstract

본 발명은 슬루 증폭 회로 및 이를 포함한 디스플레이 구동 장치에 관한 것으로, 더욱 상세하게는 상부 전류 미러 회로의 출력 단자로 전류를 인가하는 제1 전류 발생 회로, 하부 전류 미러 회로의 출력 단자로 전류를 인가하는 제2 전류 발생 회로 및 입력 전압과 출력 전압 사이의 전위차 발생을 감지하고, 전위차가 발생하면 제1 전류 발생 회로 및 제2 전류 발생 회로 중에서 하나의 전류 발생 회로와 전류 경로를 생성하여 상부 전류 미러 회로의 출력 단자 및 하부 전류 미러 회로의 출력 단자 중에서 하나의 출력 단자로 전류를 인가하도록 구성된 비교 회로를 포함하는 슬루 증폭 회로 및 이를 포함한 디스플레이 구동장치에 관한 것이다.

Description

슬루 증폭 회로 및 이를 포함한 디스플레이 구동 장치{SLEW BOOST AMPLIFIER AND DISPLAY DRIVER HAVING THE SAME}
본 발명은 슬루 증폭 회로 및 이를 포함한 디스플레이 구동 장치에 관한 것으로, 더욱 상세하게는 상부 전류 미러 회로의 출력 단자로 전류를 인가하는 제1 전류 발생 회로, 하부 전류 미러 회로의 출력 단자로 전류를 인가하는 제2 전류 발생 회로 및 입력 전압과 출력 전압 사이의 전위차 발생을 감지하고, 전위차가 발생하면 제1 전류 발생 회로 및 제2 전류 발생 회로 중에서 하나의 전류 발생 회로와 전류 경로를 생성하여 상부 전류 미러 회로의 출력 단자 및 하부 전류 미러 회로의 출력 단자 중에서 하나의 출력 단자로 전류를 인가하도록 구성된 비교 회로를 포함하는 슬루 증폭 회로 및 이를 포함한 디스플레이 구동장치에 관한 것이다.
최근 디스플레이는 대형화와 함께 고해상도로 구성됨에 따라 구동 시간이 단축되고 있다. 소스 구동 회로가 패널의 데이터 라인을 구동 시간 내에 목표 전압까지 구동하지 못하면 화질에 문제가 발생하기 때문에 높은 슬루율을 갖는 소스 구동회로에 대한 니즈는 지속적으로 증가하고 있는 실정이다.
또한, 저전력이면서 고해상도를 갖는 휴대 단말 및 전장용 디스플레이의 수요가 급증하고 있어, DDI(Display Driver IC) 입장에서는 디스플레이 패널을 짧은 시간 안에 충전시키기 위해서 높은 슬루율 성능(High Slew rate Performance)을 필요로 하고 있다. 이때, 높은 슬루율을 구현하기 위해 기본적으로 소스(Source) 부분을 담당하는 증폭기(AMP)의 소비전류를 증가시켜 전체적인 성능을 향상시키는 기술이 존재한다.
하지만, 증폭기의 소비전류를 증가시키는 방식의 디스플레이 장치는 소비전류의 증가는 배터리를 사용하는 휴대용 전자장치 등에 적용시키기 힘든 문제점이 있다.
이에, 소비전류의 증가 없이 높은 슬루율을 가지는 디스플레이 구동 장치에 대한 연구가 지속적으로 이루어지고 있다.
따라서, 본 발명의 발명자는 신규의 슬루 증폭 회로 및 이를 포함한 디스플레이 구동 장치를 제시하고자 하며, 상세한 내용은 후술한다.
한국등록특허 제10-1579839호 '높은 슬루 레이트를 가지는 출력버퍼, 출력버퍼 제어방법 및 이를 구비하는 디스플레이 구동장치'
앞서 본 종래 기술의 문제점을 해결하기 위하여 안출된 것으로,
본 발명은 슬루 증폭 회로 및 이를 포함한 디스플레이 구동 장치가 입력 전압과 출력 전압을 비교하여 전류를 경로를 형성함으로써, 소비 전력(소비 전류)를 증가시키지 않으면서 높은 슬루율을 증폭시키는 슬루 증폭 회로 및 이를 포함한 디스플레이 구동 장치를 제공하는데 그 목적이 있다.
또한, 본 발명은 슬루 증폭 회로 및 이를 포함한 디스플레이 구동 장치가 소비 전력의 증가없이 높은 슬루율을 제공함으로써, 휴대용 전자 장치에서도 높은 슬루율을 구현할 수 있는 슬루 증폭 회로 및 이를 포함한 디스플레이 구동 장치를 제공하는데 그 목적이 있다.
또한, 본 발명은 슬루 증폭 회로 및 이를 포함한 디스플레이 구동 장치가 입력 전압과 출력 전압을 비교하여 슬루율을 증폭함으로써, 추가적인 제어 회로가 없어도 슬루율을 증폭할 수 있고, 작은 면적의 회로로 슬루 증폭을 구현할 수 있는 슬루 증폭 회로 및 이를 포함한 디스플레이 구동 장치를 제공하는데 그 목적이 있다.
본 발명은 앞서 상술한 목적을 달성하기 위하여 다음과 같은 구성을 가진 실시예에 의하여 구현될 수 있다.
본 발명의 일 실시예에 의하면, 본 발명에 따른 슬루 증폭 회로는, 출력 버퍼 회로와 연결되며, 상기 상부 전류 미러 회로의 출력 단자 측으로 전류를 인가하는 제1 전류 발생 회로; 상기 하부 전류 미러 회로의 출력 단자 측으로 전류를 인가하는 제2 전류 발생 회로; 및 입력 전압과 출력 전압 사이의 전위차 발생을 감지하고, 전위차가 발생하면 상기 제1 전류 발생 회로 및 상기 제2 전류 발생 회로 중에서 하나의 전류 발생 회로와 전류 경로를 생성하여 상기 상부 전류 미러 회로 및 상기 하부 전류 미러 회로의 출력 단자들 중에서 하나의 출력 단자로 전류를 인가하도록 구성된 비교 회로를 포함하는 것을 특징으로 한다.
본 발명의 다른 실시예에 의하면, 본 발명에 따른 슬루 증폭 회로에서의 상기 비교 회로는 상기 입력 전압이 상기 출력 전압보다 설정값 이상 증가하면 상기 제1 전류 발생 회로와 연결되어 제1 전류 경로를 생성하고, 상기 제1 전류 발생 회로는 상기 제1 전류 경로를 통해 생성된 전류를 상기 상부 전류 미러 회로의 출력 단자로 인가하는 것을 특징으로 한다.
본 발명의 또 다른 실시예에 의하면, 본 발명에 따른 슬루 증폭 회로에서의 상기 비교 회로는 상기 입력 전압이 상기 출력 전압보다 설정값 이상 감소하면 상기 제2 전류 발생 회로와 연결되어 제2 전류 경로를 생성하고, 상기 제2 전류 발생 회로는 상기 제2 전류 경로를 통해 생성된 전류를 상기 하부 전류 미러 회로의 출력 단자로 인가하는 것을 특징으로 한다.
본 발명의 또 다른 실시예에 의하면, 본 발명에 따른 슬루 증폭 회로는, 상부 전류 미러 회로 및 하부 전류 미러 회로의 버퍼 출력 회로와 연결되며, 상기 상부 전류 미러 회로의 출력 단자로 전류를 인가하는 제1 전류 발생 회로; 상기 하부 전류 미러 회로의 출력 단자로 전류를 인가하는 제2 전류 발생 회로; 및 입력 전압과 출력 전압 사이의 전위차 발생을 감지하고, 전위차가 발생하면 상기 제1 전류 발생 회로 및 상기 제2 전류 발생 회로 중에서 하나의 전류 발생 회로와 전류 경로를 생성하여 상기 상부 전류 미러 회로 및 상기 하부 전류 미러 회로의 출력 단자들 중에서 하나의 출력 단자로 전류를 인가하도록 구성된 비교 회로를 포함하고, 상기 비교 회로는, 게이트 노드가 전원 입력 라인과 연결되어 입력 전압을 입력받고, 소스 노드가 전원 출력 라인과 연결되어 출력 전압을 입력받으며, 드레인 노드가 상기 제1 전류 발생 회로와 연결되어 상기 상부 전류 미러 회로의 출력 단자와 제1 전류 경로를 형성하는 트랜지스터 MP3; 및 게이트 노드가 전원 입력 라인과 연결되어 상기 입력 전압을 입력받고, 소스 노드가 전원 출력 라인과 연결되어 상기 출력 전압을 입력받고, 드레인 노드가 상기 제2 전류 발생 회로와 연결되어 상기 하부 전류 미러 회로의 출력 단자와 제2 전류 경로를 형성하는 트랜지스터 MN3를 포함하는 것을 특징으로 한다.
본 발명의 또 다른 실시예에 의하면, 본 발명에 따른 슬루 증폭 회로에서의 상기 제1 전류 발생 회로는 게이트 노드 및 소스 노드가 상기 트랜지스터 MN3의 드레인 노드와 연결된 트랜지스터 MP2; 게이트 노드가 바이어스 신호(BIASP)가 입력되는 신호 라인과 연결되고, 소스 노드가 상기 트랜지스터 MP2의 드레인 노드와 연결된 트랜지스터 MP1; 및 게이트 노드가 상기 트랜지스터 MN3의 드레인 노드와 연결되고, 소스 노드가 상기 트랜지스터 MP1의 드레인 노드와 연결되고, 드레인 노드가 상기 상부 전류 미러 회로의 출력 단자와 연결된 트랜지스터 MP21를 포함하는 것을 특징으로 한다.
본 발명의 또 다른 실시예에 의하면, 본 발명에 따른 슬루 증폭 회로에서의 상기 트랜지스터 MN3는 상기 입력 전압이 상기 출력 전압보다 설정값 이상 증가하면 온되어 상기 트랜지스터 MP1 및 상기 트랜지스터 MP2와 연결된 상기 제1 전류 경로를 생성하고, 상기 트랜지스터 MP21은 상기 제1 전류 경로에서 생성된 전류를 상기 상부 전류 미러 회로의 출력 단자로 인가하는 것을 특징으로 한다.
본 발명의 또 다른 실시예에 의하면, 본 발명에 따른 슬루 증폭 회로에서의 상기 제2 전류 발생 회로는 게이트 노드 및 소스 노드가 상기 트랜지스터 MP3의 드레인 노드와 연결된 트랜지스터 MN2; 게이트 노드가 바이어스 신호(BIASN)가 입력되는 신호 라인과 연결되고, 소스 노드가 상기 트랜지스터 MN2의 드레인 노드와 연결된 트랜지스터 MN1; 및 게이트 노드가 상기 트랜지스터 MP3의 드레인 노드와 연결되고, 소스 노드가 상기 트랜지스터 MN1의 드레인 노드와 연결되고, 드레인 노드가 상기 하부 전류 미러 회로의 제2 출력 단자와 연결된 트랜지스터 MN21를 포함하는 것을 특징으로 한다.
본 발명의 또 다른 실시예에 의하면, 본 발명에 따른 슬루 증폭 회로에서의 상기 트랜지스터 MP3는 상기 입력 전압이 상기 출력 전압보다 설정값 이상 감소하면 온되어 상기 트랜지스터 MN1 및 상기 트랜지스터 MN2와 연결된 상기 제2 전류 경로를 생성하고, 상기 트랜지스터 MN21은 상기 제2 전류 경로에서 생성된 전류를 상기 하부 전류 미러 회로의 출력 단자로 인가하는 것을 특징으로 한다.
본 발명의 일 실시예에 의하면, 본 발명에 따른 디스플레이 구동 장치는 상부 전류 미러 회로 및 하부 전류 미러 회로를 구비하고, 입력 신호에 대응하여 제1 신호 및 제2 신호를 출력하는 출력 버퍼 회로; 및 입력 신호와 출력 신호의 전위차를 근거로 상기 상부 전류 미러 회로 및 상기 상부 전류 미러 회로 중에서 하나의 출력 단자로 전류를 인가하는 슬루 증폭 회로;를 포함하는 것을 특징으로 한다.
본 발명의 다른 실시예에 의하면, 본 발명에 따른 디스플레이 구동 장치에서의 상기 슬루 증폭 회로는, 상기 상부 전류 미러 회로의 출력 단자로 전류를 인가하는 제1 전류 발생 회로; 상기 하부 전류 미러 회로의 출력 단자로 전류를 인가하는 제2 전류 발생 회로; 및 입력 전압과 출력 전압 사이의 전위차 발생을 감지하고, 전위차가 발생하면 상기 제1 전류 발생 회로 및 상기 제2 전류 발생 회로 중에서 하나의 전류 발생 회로와 전류 경로를 생성하여 상기 상부 전류 미러 회로의 제2 출력 단자 및 상기 하부 전류 미러 회로의 제2 출력 단자들 중에서 하나의 출력 단자로 전류를 인가하도록 구성된 비교 회로를 포함하는 것을 특징으로 한다.
본 발명의 또 다른 실시예에 의하면, 본 발명에 따른 디스플레이 구동 장치에서의 상기 비교 회로는 상기 입력 전압이 상기 출력 전압보다 설정값 이상 증가하면 상기 제1 전류 발생 회로와 연결되어 제1 전류 경로를 생성하고, 상기 제1 전류 발생 회로는 상기 제1 전류 경로를 통해 생성된 전류를 상기 상부 전류 미러 회로의 출력 단자로 인가하는 것을 특징으로 한다.
본 발명의 또 다른 실시예에 의하면, 본 발명에 따른 디스플레이 구동 장치에서의 상기 비교 회로는 상기 입력 전압이 상기 출력 전압보다 설정값 이상 감소하면 상기 제2 전류 발생 로와 연결되어 제2 전류 경로를 생성하고, 상기 제2 전류 발생 회로는 상기 제2 전류 경로를 통해 생성된 전류를 상기 하부 전류 미러 회로의 출력 단자로 인가하는 것을 특징으로 한다.
본 발명의 또 다른 실시예에 의하면, 본 발명에 따른 디스플레이 구동 장치는, 상부 전류 미러 회로 및 하부 전류 미러 회로를 구비하고, 입력 신호에 대응하여 제1 신호 및 제2 신호를 출력하는 출력 버퍼 회로; 및 입력 신호와 출력 신호의 전위차를 근거로 상기 상부 전류 미러 회로 및 상기 상부 전류 미러 회로 중에서 하나의 출력 단자로 전류를 인가하는 슬루 증폭 회로를 포함하고, 상기 슬루 증폭 회로는 상기 상부 전류 미러 회로의 출력 단자로 전류를 인가하는 제1 전류 발생 회로; 상기 하부 전류 미러 회로의 출력 단자로 전류를 인가하는 제2 전류 발생 회로; 및 입력 전압과 출력 전압 사이의 전위차 발생을 감지하고, 전위차가 발생하면 상기 제1 전류 발생 회로 및 상기 제2 전류 발생 회로 중에서 하나의 전류 발생 회로와 전류 경로를 생성하여 상기 상부 전류 미러 회로의 출력 단자 및 상기 하부 전류 미러 회로의 출력 단자 중에서 하나의 출력 단자로 전류를 인가하도록 구성된 비교 회로를 포함하는 것을 특징으로 한다.
본 발명의 또 다른 실시예에 의하면, 본 발명에 따른 디스플레이 구동 장치에서의 상기 비교 회로는, 게이트 노드가 전원 입력 라인과 연결되어 상기 입력 전압을 입력받고, 소스 노드가 전원 출력 라인과 연결되어 상기 출력 전압을 입력받고, 드레인 노드가 상기 제1 전류 발생 회로와 연결되어 상기 상부 전류 미러 회로의 제1 출력 단자와 제1 전류 경로를 형성하는 트랜지스터 MP3; 및 게이트 노드가 전원 입력 라인과 연결되어 상기 입력 전압을 입력받고, 소스 노드가 전원 출력 라인과 연결되어 상기 출력 전압을 입력받고, 드레인 노드가 상기 제2 전류 발생 회로와 연결되어 상기 하부 전류 미러 회로의 제1 출력 단자와 제2 전류 경로를 형성하는 트랜지스터 MN3를 포함하는 것을 특징으로 한다.
본 발명의 또 다른 실시예에 의하면, 본 발명에 따른 디스플레이 구동 장치에서의 상기 제1 전류 발생 회로는 게이트 노드 및 소스 노드가 상기 트랜지스터 MN3의 드레인 노드와 연결된 트랜지스터 MP2; 게이트 노드가 바이어스 신호(BIASP)가 입력되는 신호 라인과 연결되고, 소스 노드가 상기 트랜지스터 MP2의 드레인 노드와 연결된 트랜지스터 MP1; 및 게이트 노드가 상기 트랜지스터 MN3의 드레인 노드와 연결되고, 소스 노드가 상기 트랜지스터 MP1의 드레인 노드와 연결되고, 드레인 노드가 상기 상부 전류 미러 회로의 제1 출력 단자와 연결된 트랜지스터 MP21를 포함하는 것을 특징으로 한다.
본 발명의 또 다른 실시예에 의하면, 본 발명에 따른 디스플레이 구동 장치에서의 상기 트랜지스터 MN3는 상기 입력 전압이 상기 출력 전압보다 설정값 이상 증가하면 온되어 상기 트랜지스터 MP1 및 상기 트랜지스터 MP2와 연결된 상기 제1 전류 경로를 생성하며, 상기 트랜지스터 MP21은 상기 제1 전류 경로에서 생성된 전류를 상기 상부 전류 미러 회로의 제1 출력 단자로 인가하는 것을 특징으로 한다.
본 발명의 또 다른 실시예에 의하면, 본 발명에 따른 디스플레이 구동 장치에서의 상기 제2 전류 발생 회로는 게이트 노드 및 소스 노드가 상기 트랜지스터 MP3의 드레인 노드와 연결된 트랜지스터 MN2; 게이트 노드가 바이어스 신호(BIASN)가 입력되는 신호 라인과 연결되고, 소스 노드가 상기 트랜지스터 MN2의 드레인 노드와 연결된 트랜지스터 MN1; 및 게이트 노드가 상기 트랜지스터 MP3의 드레인 노드와 연결되고, 소스 노드가 상기 트랜지스터 MN1의 드레인 노드와 연결되고, 드레인 노드가 상기 하부 전류 미러 회로의 제1 출력 단자와 연결된 트랜지스터 MN21를 포함하는 것을 특징으로 한다.
본 발명의 또 다른 실시예에 의하면, 본 발명에 따른 디스플레이 구동 장치에서의 상기 트랜지스터 MP3는 상기 입력 전압이 상기 출력 전압보다 설정값 이상 감소하면 온되어 상기 트랜지스터 MN1 및 상기 트랜지스터 MN2와 연결된 상기 제2 전류 경로를 생성하며, 상기 트랜지스터 MN21은 상기 제2 전류 경로에서 생성된 전류를 상기 하부 전류 미러 회로의 제1 출력 단자로 인가하는 것을 특징으로 한다.
본 발명의 또 다른 실시예에 의하면, 본 발명에 따른 디스플레이 구동 장치에서의 상기 출력 버퍼 회로는 부하 회로; 및 출력 회로;를 포함하고, 상기 부하 회로는 각 게이트가 트랜지스터 MP21의 드레인 노드와 연결되는 트랜지스터 MP4 및 MP5로 구성되는 상부 전류 미러 회로; 및 각 게이트가 트랜지스터 MN21의 드레인 노드와 연결되는 트랜지스터 MN4 및 MN5로 구성되는 하부 전류 미러 회로;를 포함하며, 상기 출력 회로는 상기 상부 전류 미러 회로의 제2 출력단자에 연결된 게이트를 가지며, 전원전압과 출력 단자 사이에 연결된 트랜지스터 MP8; 및 상기 하부 전류 미러 회로의 제2 출력단자에 연결되는 게이트를 가지고 출력 단자와 접지 사이에 연결된 트랜지스터 MN8;을 포함하는 것을 특징으로 한다.
본 발명의 또 다른 실시예에 의하면, 본 발명에 따른 디스플레이 구동 장치에서의 상기 부하 회로는 제1 바이어스 전압(VB3)이 인가되는 트랜지스터 MP7 및 제2 바이어스 전압(VB4)이 인가되는 트랜지스터 MN7을 포함하는 제1 연결 회로; 및 제1 바이어스 전압(VB3)이 인가되는 트랜지스터 MP6 및 제2 바이어스 전압(VB4)이 인가되는 트랜지스터 MN6을 포함하는 제2 연결 회로;를 추가로 포함하고, 상기 제1 연결 회로는 상기 상부 전류 미러 회로의 제2 출력단자와 상기 하부 전류 미러 회로의 제2 출력단자를 전기적으로 연결하며, 상기 제2 연결 회로는 상기 상부 전류 미러 회로의 제1 출력단자와 상기 하부 전류 미러 회로의 제1 출력단자를 전기적으로 연결하는 것을 특징으로 한다.
본 발명은 앞서 본 구성에 의하여 다음과 같은 효과를 가진다.
본 발명은 슬루 증폭 회로 및 이를 포함한 디스플레이 구동 장치가 입력 전압과 출력 전압을 비교하여 전류를 경로를 형성함으로써, 소비 전력(소비 전류)를 증가시키지 않으면서 높은 슬루율을 증폭할 수 있는 효과가 있다.
또한, 본 발명은 슬루 증폭 회로 및 이를 포함한 디스플레이 구동 장치가 소비 전력의 증가없이 높은 슬루율을 제공함으로써, 휴대용 전자 장치에서도 높은 슬루율을 구현할 수 있는 효과를 가진다.
또한, 본 발명은 슬루 증폭 회로 및 이를 포함한 디스플레이 구동 장치가 입력 전압과 출력 전압을 비교하여 슬루율을 증폭함으로써, 추가적인 제어 회로가 없어도 슬루율을 증폭할 수 있고, 작은 면적의 회로로 슬루 증폭을 구현할 수 있는 효과를 보일 수 있다.
한편, 여기에서 명시적으로 언급되지 않은 효과라 하더라도, 본 발명의 기술적 특징에 의해 기대되는 이하의 명세서에서 기재된 효과 및 그 잠정적인 효과는 본 발명의 명세서에 기재된 것과 같이 취급됨을 첨언한다.
도 1은 본 발명의 실시 예에 따른 슬루 증폭 회로 및 출력 버퍼 회로를 포함하는 디스플레이 구동 장치를 설명하기 위한 블록도이고;
도 2는 본 발명의 실시 예에 따른 출력 버퍼 회로를 설명하기 위한 회로도이고;
도 3은 본 발명의 실시 예에 따른 슬루 증폭 회로를 설명하기 위한 회로도이고;
도 4 및 도 5는 본 발명의 실시 예에 따른 슬루 증폭 회로 및 출력 버퍼 회로 사이의 연계 동작을 설명하기 위한 회로도이고;
도 6은 본 발명의 실시 예에 따른 슬루 증폭 회로의 출력 파형을 비교 설명하기 위한 그래프이다.
이하, 본 발명의 실시예를 첨부된 도면들을 참조하여 더욱 상세하게 설명한다. 본 발명의 실시예는 다양한 형태로 변형할 수 있으며, 본 발명의 범위가 아래의 실시예들로 한정되는 것으로 해석되어서는 안 되며 청구범위에 기재된 사항을 기준으로 해석되어야 한다. 또한, 본 실시예는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 참고적으로 제공되는 것일 뿐이다.
본 명세서에서 사용된 바와 같이, 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 "포함한다(comprise)" 및/또는 "포함하는(comprising)"은 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 숫자, 동작, 부재, 요소 및 /또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다.
또한, 이하에서 '제1', '제2' 등 구성을 설명함에 있어서 숫자를 기입하였으나, 제2의 구성이 제1의 구성을 전제하는 것은 아니며 상호 독립적인 것에 유의하여야 한다.
본 발명의 일 실시예에 따른 슬루 증폭 회로 및 이를 포함한 디스플레이 구동 장치는 소비 전류의 증가없이 슬루율 증폭이 가능하도록 구성되어, 고슬루율 성능(High Slew rate Performance)과 함께 디스플레이 패널을 짧은 시간 안에 충전해야 하는 디스플레이에도 적용이 가능하다.
이하에서는 첨부된 도면을 참고하여 본 발명의 일 실시예에 따른 슬루 증폭 회로 및 출력 버퍼 회로가 적용되는 디스플레이 구동 장치를 설명하도록 한다.
도 1은 본 발명의 실시 예에 따른 슬루 증폭 회로 및 출력 버퍼 회로를 포함하는 디스플레이 구동 장치를 설명하기 위한 블록도이다.
도 1을 참고하면, 디스플레이 구동 장치는 디지털 아날로그 컨버터 회로(10), 출력 버퍼 회로(100) 및 슬루 증폭 회로(200)를 포함한다. 도 1에는 도시하지 않았으나, 디스플레이 구동 장치는 타이밍 컨트롤러로부터 제공되는 입력 신호로부터 데이터 신호를 복원하는 복원 회로와, 복원된 데이터 신호를 래치하는 래치 회로 등을 포함할 수 있다.
디지털 아날로그 컨버터 회로(10)는 데이터 신호(D1 ~ Dn)에 대응하는 계조 전압(VGR<1:j>)을 선택하고, 선택한 계조 전압(VGR<1:j>)을 데이터 전압(VIN1 ~ VINn)으로 출력 버퍼 회로(100)에 제공한다.
출력 버퍼 회로(100)는 디지털 아날로그 컨버터 회로(10)로부터 제공되는 데이터 전압(VIN1 ~ VINn)을 버퍼링하고 소스 구동 신호(VOUT1~VOUTn)를 디스플레이 패널(도시되지 않음)의 데이터 라인에 제공한다. 이러한 출력 버퍼 회로(100)는 데이터 라인으로 공급되는 소스 구동 신호(VIN1~VINn)의 왜곡을 방지하기 위해 버퍼링하는 다수의 출력 버퍼들을 포함한다. 출력 버퍼로는 연산 증폭기가 사용될 수 있다
슬루 증폭 회로(200)는 입력 전압 및 출력 전압의 전위차가 발생하면 입력 전압 및 출력 전압을 비교하여 출력 버퍼 회로(100)의 슬루율을 증폭시키기 위한 전류를 출력 버퍼 회로(100)로 출력한다. 이때, 입력 전압은 데이터 전압(VIN)이고, 출력 전압은 소스 구동 신호(VOUT)인 것을 일례로 한다.
출력 버퍼 회로(100)는 슬루 증폭 회로(200)에서 인가된 전류에 의해 슬루율을 증가시키며, 이를 통해 추가적인 전류 소비를 하지 않고 슬루율을 높일 수 있다.
이하, 본 발명의 일 실시예에 따른 출력 버퍼 회로(100)를 첨부된 도면을 참조하여 설명하면 아래와 같다.
도 2는 본 발명의 실시 예에 따른 출력 버퍼 회로를 설명하기 위한 회로도이다.
도 2를 참고하면, 출력 버퍼 회로(100)에 포함된 부하 회로(130) 및 출력 회로(150)를 포함하여 구성된다. 이하에서는 출력 버퍼 회로(100)의 구성 및 동작에 대해서만 설명하고, 슬루 증폭 회로(200)의 연결 및 그에 따른 동작에 대해서는 슬루 증폭 회로(200)의 설명에서 상세하게 설명하기로 한다.
부하 회로(130)는 PMOS 트랜지스터들(MP4_1, MP5_1)로 구성되고 바이어스 전압(VB5)에 응답하여 동작하며, PMOS 트랜지스터들(MP4, MP5)로 구성된 상부 전류 미러 회로와 제1 및 제2 연결 회로들 사이에 연결된 상부 캐스코드 회로를 포함할 수 있다. 또한, 부하 회로(130)는 NMOS 트랜지스터들(MN4_1, MN5_1)로 구성되고 바이어스 전압(VB6)에 응답하여 동작하며, NMOS 트랜지스터들(MN4, MN5)로 구성된 하부 전류 미러 회로와 제1 및 제2 연결 회로들 사이에 연결된 하부 캐스코드 회로를 포함할 수 있다. 캐스코드 회로들을 갖는 부하 회로(130)는 출력 임피던스가 크기 때문에, 부하 회로(130)를 포함하는 출력 버퍼 회로(100)는 높은 전압 이득을 얻을 수 있다.
상부 전류 미러 회로는 전류 미러(Current Mirror) 형태로 연결된 PMOS 트랜지스터들(MP4, MP5)을 포함할 수 있고, 하부 전류 미러 회로는 전류 미러(Current Mirror) 형태로 연결된 NMOS 트랜지스터들(MN4, MN5)을 포함할 수 있다. 제1 연결 회로는 제3 바이어스 전압(VB3)에 응답하여 동작하는 PMOS 트랜지스터(MP7) 및 제4 바이어스 전압(VB4)에 응답하여 동작하는 NMOS 트랜지스터(MN7)를 포함할 수 있다. 제2 연결 회로는 제3 바이어스 전압(VB3)에 응답하여 동작하는 PMOS 트랜지스터(MP6) 및 제4 바이어스 전압(VB4)에 응답하여 동작하는 NMOS 트랜지스터(MN6)를 포함할 수 있다.
상부 전류 미러 회로는 입력단(미도시)에 포함된 PMOS 트랜지스터들(MP1, MP2)로 구성된 제1 입력단(Input Stage)과 전기적으로 연결되고 부하 회로(130)에 전류를 공급한다.
하부 전류 미러 회로는 입력단(미도시)에 포함된 NMOS 트랜지스터들(MM1, MN2)로 구성된 제2 입력단과 전기적으로 연결되고 상기 부하 회로(130)에 전류를 공급한다. 제1 연결 회로는 상기 상부 전류 미러 회로의 제1 출력단자(NCU)와 상기 하부 전류 미러 회로의 제1 출력단자(NCD)를 전기적으로 연결된다. 제2 연결 회로는 상기 상부 전류 미러 회로의 제2 출력단자(NCSP)와 상기 하부 전류 미러 회로의 제2 출력단자(NCSN)를 전기적으로 연결한다. 제1 커패시터(C1)는 상기 상부 전류 미러 회로의 제1 출력단자(NCU)와 출력 회로(150)의 출력단자(NOUT) 사이에 연결될 수 있고, 제2 커패시터(C2)는 상기 하부 전류 미러 회로의 제1 출력단자(NCD)와 출력 회로(150)의 출력단자(NOUT) 사이에 연결될 수 있다.
출력 회로(150)는 상기 상부 전류 미러 회로의 제1 출력단자(NCU)에 연결된 게이트를 갖고 전원전압(VDD)과 출력 단자(NOUT) 사이에 연결된 풀업(Pull-Up) 구동부인 PMOS 트랜지스터(MP8), 및 상기 하부 전류 미러 회로의 제1 출력단자(NCD)에 연결된 게이트를 갖고 출력 단자(NOUT)와 접지 사이에 연결된 풀다운(Pull-Down) 구동부인 NMOS 트랜지스터(MN8)를 포함할 수 있다.
푸쉬 보상전류(ICOMP_PUSH)는 상기 상부 전류 미러 회로의 제1 출력단자(NCU)에 제공될 수 있고, 풀 보상전류(ICOMP_PULL)는 상기 하부 전류 미러 회로의 제1 출력단자(NCD)에 제공될 수 있다.
푸쉬 부하전류(pushing load current, ILU)는 상기 상부 전류 미러 회로의 제1 출력단자(NCU)에서 입력단(미도시)에 포함된 NMOS 트랜지스터들(MN1, MN2)로 구성된 제2 입력단으로 흐르고, 푸쉬 부하전류(ILUB)는 상기 상부 전류 미러 회로의 제2 출력단자(NCSP)에서 입력단(미도시)에 포함된 제2 입력단으로 흐를 수 있다.
풀 부하전류(pulling load current, ILD)는 입력단(미도시)에 포함된 PMOS 트랜지스터들(MP1, MP2)로 구성된 제1 입력단으로부터 상기 하부 전류 미러 회로의 제1 출력단자(NCD)로 흐르고, 풀 부하전류(ILDB)는 입력단(미도시)에 포함된 제1 입력단으로부터 상기 하부 전류 미러 회로의 제2 출력단자(NCSN)로 흐를 수 있다.
이하, 본 발명의 일 실시예에 따른 슬루 증폭 회로(200)를 첨부된 도면을 참조하여 설명하면 아래와 같다.
도 3은 본 발명의 실시 예에 따른 슬루 증폭 회로를 설명하기 위한 회로도이다.
도 3을 참조하면, 슬루 증폭 회로(200)는 입력 전압과 출력 전압의 전위차가 발생하면 슬루 증폭을 위한 전류 경로를 생성한다. 이때, 슬루 증폭 회로(200)는 입력 전압과 출력 전압 사이의 전위차 발생 여부를 비교하는 비교 회로(210), 제1 전류 발생 회로(230) 및 제2 전류 발생 회로(250)를 포함한다.
비교 회로(210)는 입력 전압(VIN)이 출력 전압(VOUT)보다 설정값 이상 증가하면 제1 전류 발생 회로(230)로 전류 경로를 생성한다. 비교 회로(210)는 입력 전압(VIN)이 출력 전압(VOUT)보다 설정값 이상 감소하면 제2 전류 발생 회로(250)로 전류 경로를 생성한다.
이를 위해, 비교 회로(210)는 트랜지스터 MP3 및 트랜지스터 MN3를 포함하여 구성된다. 트랜지스터 MP3의 게이트(Gate) 노드 및 트랜지스터 MN3의 게이트(Gate) 노드를 전원 입력 라인과 연결되어 입력 전압(VIN)을 입력받는다. 트랜지스터 MP3의 소스(Source) 노드 및 트랜지스터 MN3의 소스(Source) 노드는 전원 출력 라인과 연결되어 출력 전압(VOUT)을 입력받는다. 트랜지스터 MP3의 드레인(Drain) 노드는 제1 전류 발생 회로(230)와 연결되고, 트랜지스터 MN3의 드레인(Drain) 노드는 제2 전류 발생 회로(250)와 연결된다.
제1 전류 발생 회로(230)는 비교 회로(210)와 제1 전류 경로를 생성한다. 제1 전류 발생 회로(230)는 제1 전류 경로를 통해 생성된 전류를 출력 버퍼 회로(100)의 제1 출력 단자 NCSP로 인가한다.
이를 위해, 제1 전류 발생 회로(230)는 PMOS 트랜지스터인 트랜지스터 MP2, 트랜지스터 MP1 및 트랜지스터 MP21를 포함하여 구성된다.
트랜지스터 MP2의 게이트(Gate) 노드 및 소스(Source) 노드는 비교 회로(210)와 연결된다. 다시 말하면, 트랜지스터 MP2의 게이트(Gate) 노드 및 소스(Source) 노드는 트랜지스터 MN3의 드레인(Drain) 노드와 연결된다. 트랜지스터 MP2의 드레인(Drain) 노드는 트랜지스터 MP1의 소스(Source) 노드와 연결된다.
트랜지스터 MP1의 게이트(Gate) 노드는 바이어스 신호(BIASP)가 입력되는 신호 라인과 연결된다. 트랜지스터 MP1의 소스(Source) 노드는 트랜지스터 MP2의 드레인(Drain) 노드와 연결된다. 트랜지스터 MP1의 드레인(Drain) 노드는 트랜지스터 MP21의 소스(Source) 노드와 연결된다.
트랜지스터 MP21의 게이트(Gate) 노드는 비교 회로(210)와 연결된다. 트랜지스터 MP21의 게이트(Gate) 노드는 트랜지스터 MN3의 드레인(Drain) 노드와 연결된다. 이때, 트랜지스터 MP21의 게이트(Gate) 노드는 트랜지스터 MP2의 게이트(Gate) 노드와 연결된다. 트랜지스터 MP21의 소스(Source) 노드는 트랜지스터 MP1의 드레인(Drain) 노드와 연결된다. 트랜지스터 MP21의 드레인(Drain) 노드는 출력 버퍼 회로(100)의 출력단자 NCSP와 연결된다.
제2 전류 발생 회로(250)는 비교 회로(210)와 제2 전류 경로를 생성한다. 제2 전류 발생 회로(250)는 제2 전류 경로를 통해 생성된 전류를 출력 버퍼 회로(100)의 제2 출력 단자 NCSN으로 인가한다.
이를 위해, 제2 전류 발생 회로(250)는 NMOS 트랜지스터인 트랜지스터 MN2, 트랜지스터 MN1 및 트랜지스터 MN21를 포함하여 구성된다.
트랜지스터 MN2의 게이트(Gate) 노드 및 소스(Source) 노드는 비교 회로(210)와 연결된다. 즉, 트랜지스터 MN2의 게이트(Gate) 노드 및 소스(Source) 노드는 트랜지스터 MP3의 드레인(Drain) 노드와 연결된다. 트랜지스터 MN2의 드레인(Drain) 노드는 트랜지스터 MN1의 소스(Source) 노드와 연결된다.
트랜지스터 MN1의 게이트(Gate) 노드는 바이어스 신호(BIASN)가 입력되는 신호 라인과 연결된다. 트랜지스터 MN1의 소스(Source) 노드는 트랜지스터 MN2의 드레인(Drain) 노드와 연결된다. 트랜지스터 MN1의 드레인(Drain) 노드는 트랜지스터 MN21의 소스(Source) 노드와 연결된다.
트랜지스터 MN21의 게이트(Gate) 노드는 비교 회로(210)와 연결된다. 트랜지스터 MN21의 게이트(Gate) 노드는 트랜지스터 MP3의 드레인(Drain) 노드와 연결된다. 이때, 트랜지스터 MN21의 게이트(Gate) 노드는 트랜지스터 MN2의 게이트(Gate) 노드와 연결된다. 트랜지스터 MN21의 소스(Source) 노드는 트랜지스터 MN1의 드레인(Drain) 노드와 연결된다. 트랜지스터 MN21의 드레인(Drain) 노드는 출력 버퍼 회로(100)의 출력단자 NCSN과 연결된다.
도 4 및 도 5는 본 발명의 실시 예에 따른 슬루 증폭 회로 및 출력 버퍼 회로 사이의 연계 동작을 설명하기 위한 회로도이다.
도 4를 참조하면, 입력 전압(Amp. 입력; VIN)이 출력 전압(Amp. 출력; VOUT)보다 |Vth|이상 증가하면 트랜지스터 MN3가 온(On)되어 트랜지스터 MP1에서 트랜지스터 MN3까지 제1 전류 경로가 형성된다. 제1 전류 경로에 의하여 흐르는 전류는 트랜지스터 MP21로 복사된다.
트랜지스터 MP21의 드레인(Drain) 노드는 출력 버퍼 회로(100)의 트랜지스터 MP4 및 MP5의 게이트(Gate) 노드에 연결되어 있어 트랜지스터 MP4 및 MP5의 게이트 전압을 상승시킨다. 따라서, 트랜지스터 MP4 및 MP5의 전류는 감소하고, 트랜지스터 MP8의 풀업(PULL UP) 구동부의 게이트 전압을 빠르게 감소시키며, 출력 전압(Amp. 출력; VOUT)이 상승한다.
그리고. 트랜지스터 MP21에 의해 유입된 전류가 출력 버퍼 회로(100)의 트랜지스터 MN4의 전류를 증가시켜 출력 버퍼 회로(100)의 트랜지스터 MN5의 전류가 증가한다.
그에 의하여, 트랜지스터 MN8의 풀다운 구동부의 게이트 전압이 낮아지며 트랜지스터 MP8의 게이트 전위가 빠르게 낮아지므로 출력 전압(VOUT)의 슬루율(slew rate)을 높인다. 이때, 슬루 증폭 회로(200)는 출력 전압(VOUT)이 높아져 입력 전압과의 차이가 |Vth| 이하가 되면 제1 전류 경로가 오프(OFF)되기 때문에 슬루 증폭 회로(200)의 추가적인 전류 소비가 발생하지 않는다.
반대 동작으로, 도 5를 참조하면, 입력 전압(Amp. 입력, VIN)이 출력 전압(Amp. 출력, VOUT)보다 |Vth|이상 감소하면, 트랜지스터 MP3가 온(On)되어 트랜지스터 MP3에서 트랜지스터 MN1까지 제2 전류 경로가 형성된다. 제2 전류 경로에 의하여 흐르는 전류는 트랜지스터 MN21로 복사된다.
트랜지스터 MN21의 드레인(Drain) 노드가 출력 버퍼 회로(100)의 트랜지스터 MN4 및 MN5의 게이트(Gate) 노드에 연결되어 있어 트랜지스터 MN4 및 MN5의 게이트 전압을 하강시킨다.
이때, 트랜지스터 MN4 및 MN5의 전류는 감소하고, 트랜지스터 MN8의 풀다운(PULL DOWN) 구동부의 게이트 전압을 빠르게 상승시킨다.
그리고, 트랜지스터 MN21에 의해 유입된 전류가 출력 버퍼 회로(100)의 트랜지스터 MP4의 전류를 증가시켜 출력 버퍼 회로(100)의 트랜지스터 MP5의 전류 역시 증가시킨다.
그에 따라, 트랜지스터 MN8의 풀다운 구동부의 게이트 전압이 빠르게 높아지기 때문에 트랜지스터 MP8의 풀업 구동부의 게이트 전위가 역시 빠르게 높아지므로 출력 전압(VOUT)의 슬루율(slew rate)을 높인다. 이때, 출력 전압이 낮아져서 입력과의 차이가 |Vth| 이하가 되면 제2 전류 경로가 오프(OFF)되기 때문에 슬루 증폭 회로(200)의 추가적인 전류 소비가 발생하지 않는다.
도 6은 본 발명의 실시 예에 따른 슬루 증폭 회로의 출력 파형을 비교 설명하기 위한 그래프이다.
도 6을 참고하면, 슬루 증폭 회로 OFF 대비 본 발명의 일 실시예에 따른 슬루 증폭 회로(200) 구비시 높은 슬루율을 구현하는 것을 알 수 있다.
상술한 바와 같이, 슬루 증폭 회로(200) 및 이를 포함한 디스플레이 구동 장치는 입력 전압과 출력 전압을 비교하여 전류를 경로를 형성함으로써, 소비 전력(소비 전류)를 증가시키지 않으면서 높은 슬루율을 증폭할 수 있다.
또한, 슬루 증폭 회로(200) 및 이를 포함한 디스플레이 구동 장치는 소비 전력의 증가없이 높은 슬루율을 제공함으로써, 휴대용 전자 장치에서도 높은 술루율을 구현할 수 있다.
또한, 슬루 증폭 회로(200) 및 이를 포함한 디스플레이 구동 장치는 입력 전압과 출력 전압을 비교하여 슬루율을 증폭함으로써, 추가적인 제어 회로가 없어도 슬루율을 증폭할 수 있고, 작은 면적의 회로로 슬루 증폭을 구현할 수 있다.
이상의 상세한 설명은 본 발명을 예시하는 것이다. 또한, 전술한 내용은 본 발명의 바람직한 실시 형태를 나타내어 설명하는 것이며, 본 발명은 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 즉 본 명세서에 개시된 발명의 개념의 범위, 저술한 개시 내용과 균등한 범위 및/또는 당업계의 기술 또는 지식의 범위 내에서 변경 또는 수정이 가능하다. 전술한 실시예는 본 발명의 기술적 사상을 구현하기 위한 최선의 상태를 설명하는 것이며, 본 발명의 구체적인 적용 분야 및 용도에서 요구되는 다양한 변경도 가능하다. 따라서 이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니다.
10: 디지털 아날로그 컨버터 회로 100: 출력 버퍼 회로
130: 부하 회로 150: 출력 회로
200: 슬루 증폭 회로 210: 입출력 비교 회로
230: 제1 전류 발생 회로 250: 제2 전류 발생 회로

Claims (20)

  1. 상부 전류 미러 회로 및 하부 전류 미러 회로의 출력 버퍼 회로와 연결되며,
    상기 상부 전류 미러 회로의 출력 단자 측으로 전류를 인가하는 제1 전류 발생 회로;
    상기 하부 전류 미러 회로의 출력 단자 측으로 전류를 인가하는 제2 전류 발생 회로; 및
    입력 전압과 출력 전압 사이의 전위차 발생을 감지하고, 전위차가 발생하면 상기 제1 전류 발생 회로 및 상기 제2 전류 발생 회로 중에서 하나의 전류 발생 회로와 전류 경로를 생성하여 상기 상부 전류 미러 회로 및 상기 하부 전류 미러 회로의 출력 단자들 중에서 하나의 출력 단자로 전류를 인가하도록 구성된 비교 회로를 포함하는 것을 특징으로 하는 슬루 증폭 회로.
  2. 제1항에 있어서, 상기 비교 회로는
    상기 입력 전압이 상기 출력 전압보다 설정값 이상 증가하면 상기 제1 전류 발생 회로와 연결되어 제1 전류 경로를 생성하고,
    상기 제1 전류 발생 회로는
    상기 제1 전류 경로를 통해 생성된 전류를 상기 상부 전류 미러 회로의 출력 단자로 인가하는 것을 특징으로 하는 슬루 증폭 회로.
  3. 제1항에 있어서, 상기 비교 회로는
    상기 입력 전압이 상기 출력 전압보다 설정값 이상 감소하면 상기 제2 전류 발생 회로와 연결되어 제2 전류 경로를 생성하고,
    상기 제2 전류 발생 회로는
    상기 제2 전류 경로를 통해 생성된 전류를 상기 하부 전류 미러 회로의 출력 단자로 인가하는 것을 특징으로 하는 슬루 증폭 회로.
  4. 상부 전류 미러 회로 및 하부 전류 미러 회로의 버퍼 출력 회로와 연결되고,
    상기 상부 전류 미러 회로의 출력 단자로 전류를 인가하는 제1 전류 발생 회로;
    상기 하부 전류 미러 회로의 출력 단자로 전류를 인가하는 제2 전류 발생 회로; 및
    입력 전압과 출력 전압 사이의 전위차 발생을 감지하고, 전위차가 발생하면 상기 제1 전류 발생 회로 및 상기 제2 전류 발생 회로 중에서 하나의 전류 발생 회로와 전류 경로를 생성하여 상기 상부 전류 미러 회로 및 상기 하부 전류 미러 회로의 출력 단자들 중에서 하나의 출력 단자로 전류를 인가하도록 구성된 비교 회로를 포함하고,
    상기 비교 회로는,
    게이트 노드가 전원 입력 라인과 연결되어 입력 전압을 입력받고, 소스 노드가 전원 출력 라인과 연결되어 출력 전압을 입력받으며, 드레인 노드가 상기 제1 전류 발생 회로와 연결되어 상기 상부 전류 미러 회로의 출력 단자와 제1 전류 경로를 형성하는 트랜지스터 MP3; 및
    게이트 노드가 전원 입력 라인과 연결되어 상기 입력 전압을 입력받고, 소스 노드가 전원 출력 라인과 연결되어 상기 출력 전압을 입력받고, 드레인 노드가 상기 제2 전류 발생 회로와 연결되어 상기 하부 전류 미러 회로의 출력 단자와 제2 전류 경로를 형성하는 트랜지스터 MN3를 포함하는 것을 특징으로 하는 슬루 증폭 회로.
  5. 제4항에 있어서, 상기 제1 전류 발생 회로는
    게이트 노드 및 소스 노드가 상기 트랜지스터 MN3의 드레인 노드와 연결된 트랜지스터 MP2;
    게이트 노드가 바이어스 신호(BIASP)가 입력되는 신호 라인과 연결되고, 소스 노드가 상기 트랜지스터 MP2의 드레인 노드와 연결된 트랜지스터 MP1; 및
    게이트 노드가 상기 트랜지스터 MN3의 드레인 노드와 연결되고, 소스 노드가 상기 트랜지스터 MP1의 드레인 노드와 연결되고, 드레인 노드가 상기 상부 전류 미러 회로의 출력 단자와 연결된 트랜지스터 MP21를 포함하는 것을 특징으로 하는 슬루 증폭 회로.
  6. 제5항에 있어서, 상기 트랜지스터 MN3는
    상기 입력 전압이 상기 출력 전압보다 설정값 이상 증가하면 온되어 상기 트랜지스터 MP1 및 상기 트랜지스터 MP2와 연결된 상기 제1 전류 경로를 생성하고,
    상기 트랜지스터 MP21은
    상기 제1 전류 경로에서 생성된 전류를 상기 상부 전류 미러 회로의 출력 단자로 인가하는 것을 특징으로 하는 슬루 증폭 회로.
  7. 제4항에 있어서, 상기 제2 전류 발생 회로는
    게이트 노드 및 소스 노드가 상기 트랜지스터 MP3의 드레인 노드와 연결된 트랜지스터 MN2;
    게이트 노드가 바이어스 신호(BIASN)가 입력되는 신호 라인과 연결되고, 소스 노드가 상기 트랜지스터 MN2의 드레인 노드와 연결된 트랜지스터 MN1; 및
    게이트 노드가 상기 트랜지스터 MP3의 드레인 노드와 연결되고, 소스 노드가 상기 트랜지스터 MN1의 드레인 노드와 연결되고, 드레인 노드가 상기 하부 전류 미러 회로의 제2 출력 단자와 연결된 트랜지스터 MN21를 포함하는 것을 특징으로 하는 슬루 증폭 회로.
  8. 제7항에 있어서, 상기 트랜지스터 MP3는
    상기 입력 전압이 상기 출력 전압보다 설정값 이상 감소하면 온되어 상기 트랜지스터 MN1 및 상기 트랜지스터 MN2와 연결된 상기 제2 전류 경로를 생성하고,
    상기 트랜지스터 MN21은
    상기 제2 전류 경로에서 생성된 전류를 상기 하부 전류 미러 회로의 출력 단자로 인가하는 것을 특징으로 하는 슬루 증폭 회로.
  9. 상부 전류 미러 회로 및 하부 전류 미러 회로를 구비하고, 입력 신호에 대응하여 제1 신호 및 제2 신호를 출력하는 출력 버퍼 회로; 및
    입력 신호와 출력 신호의 전위차를 근거로 상기 상부 전류 미러 회로 및 상기 상부 전류 미러 회로 중에서 하나의 출력 단자로 전류를 인가하는 슬루 증폭 회로;를 포함하는 것을 특징으로 하는 디스플레이 구동 장치.
  10. 제9항에 있어서,
    상기 슬루 증폭 회로는,
    상기 상부 전류 미러 회로의 출력 단자로 전류를 인가하는 제1 전류 발생 회로;
    상기 하부 전류 미러 회로의 출력 단자로 전류를 인가하는 제2 전류 발생 회로; 및
    입력 전압과 출력 전압 사이의 전위차 발생을 감지하고, 전위차가 발생하면 상기 제1 전류 발생 회로 및 상기 제2 전류 발생 회로 중에서 하나의 전류 발생 회로와 전류 경로를 생성하여 상기 상부 전류 미러 회로의 제2 출력 단자 및 상기 하부 전류 미러 회로의 제2 출력 단자들 중에서 하나의 출력 단자로 전류를 인가하도록 구성된 비교 회로를 포함하는 것을 특징으로 하는 디스플레이 구동 장치.
  11. 제10항에 있어서, 상기 비교 회로는
    상기 입력 전압이 상기 출력 전압보다 설정값 이상 증가하면 상기 제1 전류 발생 회로와 연결되어 제1 전류 경로를 생성하고,
    상기 제1 전류 발생 회로는
    상기 제1 전류 경로를 통해 생성된 전류를 상기 상부 전류 미러 회로의 출력 단자로 인가하는 것을 특징으로 하는 디스플레이 구동 장치.
  12. 제10항에 있어서, 상기 비교 회로는
    상기 입력 전압이 상기 출력 전압보다 설정값 이상 감소하면 상기 제2 전류 발생 회로와 연결되어 제2 전류 경로를 생성하고,
    상기 제2 전류 발생 회로는
    상기 제2 전류 경로를 통해 생성된 전류를 상기 하부 전류 미러 회로의 출력 단자로 인가하는 것을 특징으로 하는 디스플레이 구동 장치.
  13. 상부 전류 미러 회로 및 하부 전류 미러 회로를 구비하고, 입력 신호에 대응하여 제1 신호 및 제2 신호를 출력하는 출력 버퍼 회로; 및
    입력 신호와 출력 신호의 전위차를 근거로 상기 상부 전류 미러 회로 및 상기 상부 전류 미러 회로 중에서 하나의 출력 단자로 전류를 인가하는 슬루 증폭 회로를 포함하고,
    상기 슬루 증폭 회로는
    상기 상부 전류 미러 회로의 출력 단자로 전류를 인가하는 제1 전류 발생 회로; 상기 하부 전류 미러 회로의 출력 단자로 전류를 인가하는 제2 전류 발생 회로; 및 입력 전압과 출력 전압 사이의 전위차 발생을 감지하고, 전위차가 발생하면 상기 제1 전류 발생 회로 및 상기 제2 전류 발생 회로 중에서 하나의 전류 발생 회로와 전류 경로를 생성하여 상기 상부 전류 미러 회로의 출력 단자 및 상기 하부 전류 미러 회로의 출력 단자 중에서 하나의 출력 단자로 전류를 인가하도록 구성된 비교 회로를 포함하는 것을 특징으로 하는 디스플레이 구동 장치.
  14. 제13항에 있어서, 상기 비교 회로는,
    게이트 노드가 전원 입력 라인과 연결되어 상기 입력 전압을 입력받고, 소스 노드가 전원 출력 라인과 연결되어 상기 출력 전압을 입력받고, 드레인 노드가 상기 제1 전류 발생 회로와 연결되어 상기 상부 전류 미러 회로의 제1 출력 단자와 제1 전류 경로를 형성하는 트랜지스터 MP3; 및
    게이트 노드가 전원 입력 라인과 연결되어 상기 입력 전압을 입력받고, 소스 노드가 전원 출력 라인과 연결되어 상기 출력 전압을 입력받고, 드레인 노드가 상기 제2 전류 발생 회로와 연결되어 상기 하부 전류 미러 회로의 제1 출력 단자와 제2 전류 경로를 형성하는 트랜지스터 MN3를 포함하는 것을 특징으로 하는 디스플레이 구동 장치.
  15. 제14항에 있어서, 상기 제1 전류 발생 회로는
    게이트 노드 및 소스 노드가 상기 트랜지스터 MN3의 드레인 노드와 연결된 트랜지스터 MP2;
    게이트 노드가 바이어스 신호(BIASP)가 입력되는 신호 라인과 연결되고, 소스 노드가 상기 트랜지스터 MP2의 드레인 노드와 연결된 트랜지스터 MP1; 및
    게이트 노드가 상기 트랜지스터 MN3의 드레인 노드와 연결되고, 소스 노드가 상기 트랜지스터 MP1의 드레인 노드와 연결되고, 드레인 노드가 상기 상부 전류 미러 회로의 제1 출력 단자와 연결된 트랜지스터 MP21를 포함하는 것을 특징으로 하는 디스플레이 구동 장치.
  16. 제15항에 있어서, 상기 트랜지스터 MN3는
    상기 입력 전압이 상기 출력 전압보다 설정값 이상 증가하면 온되어 상기 트랜지스터 MP1 및 상기 트랜지스터 MP2와 연결된 상기 제1 전류 경로를 생성하며,
    상기 트랜지스터 MP21은
    상기 제1 전류 경로에서 생성된 전류를 상기 상부 전류 미러 회로의 제1 출력 단자로 인가하는 것을 특징으로 하는 디스플레이 구동 장치.
  17. 제16항에 있어서, 상기 제2 전류 발생 회로는
    게이트 노드 및 소스 노드가 상기 트랜지스터 MP3의 드레인 노드와 연결된 트랜지스터 MN2;
    게이트 노드가 바이어스 신호(BIASN)가 입력되는 신호 라인과 연결되고, 소스 노드가 상기 트랜지스터 MN2의 드레인 노드와 연결된 트랜지스터 MN1; 및
    게이트 노드가 상기 트랜지스터 MP3의 드레인 노드와 연결되고, 소스 노드가 상기 트랜지스터 MN1의 드레인 노드와 연결되고, 드레인 노드가 상기 하부 전류 미러 회로의 제1 출력 단자와 연결된 트랜지스터 MN21를 포함하는 것을 특징으로 하는 디스플레이 구동 장치.
  18. 제17항에 있어서, 상기 트랜지스터 MP3는
    상기 입력 전압이 상기 출력 전압보다 설정값 이상 감소하면 온되어 상기 트랜지스터 MN1 및 상기 트랜지스터 MN2와 연결된 상기 제2 전류 경로를 생성하며,
    상기 트랜지스터 MN21은
    상기 제2 전류 경로에서 생성된 전류를 상기 하부 전류 미러 회로의 제1 출력 단자로 인가하는 것을 특징으로 하는 디스플레이 구동 장치.
  19. 제18항에 있어서, 상기 출력 버퍼 회로는
    부하 회로; 및
    출력 회로;를 포함하고,
    상기 부하 회로는
    각 게이트가 트랜지스터 MP21의 드레인 노드와 연결되는 트랜지스터 MP4 및 MP5로 구성되는 상부 전류 미러 회로; 및 각 게이트가 트랜지스터 MN21의 드레인 노드와 연결되는 트랜지스터 MN4 및 MN5로 구성되는 하부 전류 미러 회로;를 포함하며,
    상기 출력 회로는
    상기 상부 전류 미러 회로의 제2 출력단자에 연결된 게이트를 가지며, 전원전압과 출력 단자 사이에 연결된 트랜지스터 MP8; 및 상기 하부 전류 미러 회로의 제2 출력단자에 연결되는 게이트를 가지고 출력 단자와 접지 사이에 연결된 트랜지스터 MN8;을 포함하는 것을 특징으로 하는 디스플레이 구동 장치.
  20. 제19항에 있어서, 상기 부하 회로는
    제1 바이어스 전압(VB3)이 인가되는 트랜지스터 MP7 및 제2 바이어스 전압(VB4)이 인가되는 트랜지스터 MN7을 포함하는 제1 연결 회로; 및
    제1 바이어스 전압(VB3)이 인가되는 트랜지스터 MP6 및 제2 바이어스 전압(VB4)이 인가되는 트랜지스터 MN6을 포함하는 제2 연결 회로;를 추가로 포함하고,
    상기 제1 연결 회로는
    상기 상부 전류 미러 회로의 제2 출력단자와 상기 하부 전류 미러 회로의 제2 출력단자를 전기적으로 연결하며,
    상기 제2 연결 회로는
    상기 상부 전류 미러 회로의 제1 출력단자와 상기 하부 전류 미러 회로의 제1 출력단자를 전기적으로 연결하는 것을 특징으로 하는 디스플레이 구동 장치.







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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101579839B1 (ko) 2009-12-23 2015-12-23 삼성전자주식회사 높은 슬루 레이트를 가지는 출력버퍼, 출력버퍼 제어방법 및 이를 구비하는 디스플레이 구동장치

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6703900B2 (en) * 2002-06-05 2004-03-09 Texas Instruments Incorporated Fast, stable overload recovery circuit and method
JP2013085080A (ja) * 2011-10-07 2013-05-09 Renesas Electronics Corp 出力回路及びデータドライバ及び表示装置
KR102074230B1 (ko) * 2013-09-23 2020-02-06 삼성전자주식회사 슬루율이 개선된 버퍼 회로 및 이를 포함하는 소스 구동 회로
KR102470761B1 (ko) * 2015-07-29 2022-11-24 삼성전자주식회사 출력 신호의 슬루 레이트를 향상시키는 버퍼 증폭기 회로와 이를 포함하는 장치들
JP6700854B2 (ja) * 2016-02-26 2020-05-27 ラピスセミコンダクタ株式会社 半導体装置

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101579839B1 (ko) 2009-12-23 2015-12-23 삼성전자주식회사 높은 슬루 레이트를 가지는 출력버퍼, 출력버퍼 제어방법 및 이를 구비하는 디스플레이 구동장치

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