KR20230063304A - 동적 고해상도 아날로그 디지털 변환기 및 그 동작 방법 - Google Patents

동적 고해상도 아날로그 디지털 변환기 및 그 동작 방법 Download PDF

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KR20230063304A
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Abstract

동적 고해상도 아날로그 디지털 변환기 및 그 동작 방법이 개시된다. 본 발명의 일실시예에 따른 동적 고해상도 ADC에 있어서, 동적 고해상도 ADC는, 센서로부터 아날로그 신호를 수신하고, 상기 아날로그 신호를 시간 단위로 샘플링하여 상기 아날로그 신호의 크기를 샘플링 주기동안 홀드시키는 샘플 홀드 회로; 상기 샘플 홀드 회로와 연결되고, 상기 샘플 홀드 회로로부터 수신한 샘플 홀드된 아날로그 신호를 제1 이득만큼 증폭하는 다이나믹 증폭기; 디코더로부터 입력된 디지털 신호를 아날로그 신호로 변환하는 DAC(Digital to Analog Converter); 상기 다이나믹 증폭기 및 상기 DAC에 연결되고, 상기 다이나믹 증폭기의 출력 신호와 상기 DAC의 출력 신호의 차를 계산하고, 상기 차를 제2 이득만큼 증폭하는 잔차 증폭기; 상기 잔차 증폭기와 연결되고, 상기 잔차 증폭기의 출력 신호를 디지털 신호로 변환하는 ADC(Analog to Digital Converter); 및 상기 ADC와 연결되고, 상기 ADC의 출력 신호를 입력으로 하여 디지털 데이터로 디코딩하는 디코더를 포함할 수 있다.

Description

동적 고해상도 아날로그 디지털 변환기 및 그 동작 방법{DYNAMIC HIGH RESOLUTION ANALOG TO DIGITAL CONVERTER AND OPERATING METHOD THEREOF}
본 발명은 동적 고해상도 아날로그 디지털 변환기 및 그 동작 방법에 관한 것이다.
디지털 센서는 에너지나 물리량을 디지털 데이터로 측정하기 위한 장치이다. 디지털 센서는 물리량을 전기신호로 변환하는 센서와 아날로그 신호인 전기 신호를 디지털 데이터로 변환하는 아날로그 디지털 컨버터(analog to digital conver, ADC)를 포함한다. 센서는 에너지나 물리량을 온도, 볼트, 미터 등의 신호 크기를 물리량 계측 단위로 관측할 수 있다. 센서가 관측할 수 있는 물리량은 크기가 피코(10-12) 이하부터 테라(1012) 이상까지 광범위할 수 있다. 따라서, 디지털 센서는 광범위한 물리량의 크기를 정확한 디지털 데이터로 변환하기 위한 고해상 ADC가 필요할 수 있다.
본 발명은 디지털 센서의 다이나믹 레인지를 증가시키고 해상도를 증가시키기 위한 고해상 디지털 센서용 동적 고해상도 아날로그 디지털 변환기 및 그 동작 방법을 제공할 수 있다.
본 발명의 일실시예에 따른 동적 고해상도 ADC에 있어서, 동적 고해상도 ADC는, 센서로부터 아날로그 신호를 수신하고, 상기 아날로그 신호를 시간 단위로 샘플링하여 상기 아날로그 신호의 크기를 샘플링 주기동안 홀드시키는 샘플 홀드 회로; 상기 샘플 홀드 회로와 연결되고, 상기 샘플 홀드 회로로부터 수신한 샘플 홀드된 아날로그 신호를 제1 이득만큼 증폭하는 다이나믹 증폭기; 디코더로부터 입력된 디지털 신호를 아날로그 신호로 변환하는 DAC(Digital to Analog Converter); 상기 다이나믹 증폭기 및 상기 DAC에 연결되고, 상기 다이나믹 증폭기의 출력 신호와 상기 DAC의 출력 신호의 차를 계산하고, 상기 차를 제2 이득만큼 증폭하는 잔차 증폭기; 상기 잔차 증폭기와 연결되고, 상기 잔차 증폭기의 출력 신호를 디지털 신호로 변환하는 ADC(Analog to Digital Converter); 및 상기 ADC와 연결되고, 상기 ADC의 출력 신호를 입력으로 하여 디지털 데이터로 디코딩하는 디코더를 포함할 수 있다.
상기 제1 이득은, 매 샘플링 주기마다 초기값으로 초기화되고, 상기 ADC의 입력 신호가 상기 ADC가 입력 받을 수 있는 입력 신호의 범위를 초과하여 클리핑(clipping)이 발생할 때마다 상기 초기값에서 1/2 배씩 감소될 수 있다.
상기 디코더는, 상기 ADC의 입력 신호가 상기 ADC가 입력 받을 수 있는 입력 신호의 범위를 초과하여 클리핑이 발생할 때마다, 상기 제1 이득이 상기 제1 이득의 초기 값으로부터 1/2 배씩 감소되도록 제어할 수 있다.
상기 제2 이득은, 초기 값이 1이고, 매 샘플링 주기마다 1로 초기화되고, 상기 ADC의 입력 신호가 상기 ADC가 입력 받을 수 있는 입력 신호의 범위 이내라서 클리핑이 발생하지 않는 경우, 상기 클리핑이 발생하지 않을 때의 상기 ADC 출력으로 결정될 수 있다.
상기 디코더는, 상기 ADC의 입력 신호가 상기 ADC가 입력 받을 수 있는 입력 신호의 범위 이내라서 클리핑이 발생하지 않는 경우, 상기 제2 이득이 상기 클리핑이 발생하지 않을 때의 상기 ADC 출력으로 결정되도록 제어할 수 있다.
상기 DAC는, 출력 초기값이 0이고, 매 샘플링 주기마다 초기값으로 초기화되고, 상기 ADC의 출력 신호를 상기 디코더로부터 입력으로 받아 아날로그 신호로 변환할 수 있다.
상기 디코더는, 상기 다이나믹 증폭기의 제1 이득 및 상기 잔차 증폭기의 제2 이득을 제어하고, 상기 제2 이득이 1일 때의 상기 ADC의 출력 신호와 상기 제2 이득이 1이 아닐 때의 상기 ADC의 출력 신호에 기초하여 상기 디지털 데이터로 디코딩할 수 있다.
본 발명의 일 실시예에 동적 고해상도 ADC에의해 수행되는 아날로그 디지털 변환 방법에 있어서, 아날로그 디지털 변환 방법은, 센서로부터 아날로그 신호를 수신한 샘플 홀드 회로에 의해, 상기 아날로그 신호를 샘플링하여 샘플링 주기동안 상기 아날로그 신호의 크기를 홀드시키는 샘플 홀드 단계; 상기 샘플 홀드 회로로부터 샘플 홀드된 아날로그 신호를 수신한 다이나믹 증폭기, 다이나믹 증폭기와 DAC에 연결되어 입력된 두 신호의 차를 증폭하는 잔차 증폭기 및 상기 잔차 증폭기에 연결된 ADC에 의해, 상기 샘플 홀드된 아날로그 신호를 제1 디지털 신호로 변환하는 단계; 상기 ADC에 의해, 상기 샘플 홀드된 아날로그 신호 중에서 상기 제1 디지털 신호로 변환되지 않은 신호를 제2 디지털 신호로 변환하는 단계; 및 상기 ADC에 연결된 디코더에 의해, 상기 제1 디지털 신호 및 상기 제2 디지털 신호에 기초하여 상기 아날로그 신호를 디지털 데이터로 디코딩하는 단계를 포함할 수 있다.
상기 제1 디지털 신호는, 상기 ADC가 입력 받을 수 있는 입력 신호의 범위로 상기 샘플 홀드된 아날로그 신호가 제어되고, 제어된 샘플 홀드된 아날로그 신호를 디지털 신호로 변환한 신호일 수 있다.
상기 제1 디지털 신호로 변환하는 단계는, 상기 다이나믹 증폭기의 제1 이득 및 상기 잔차 증폭기의 제2 이득을 기초로 상기 샘플 홀드된 아날로그 신호를 입력으로한 ADC의 출력 신호가 상기 ADC의 최대 출력 신호인지 여부를 판단하는 (a)단계; 상기 샘플 홀드된 아날로그 신호를 입력으로한 ADC의 출력 신호가 상기 ADC의 최대 출력 신호인 경우, 상기 제1 이득을 현재 제1 이득의 1/2 배로 제어하는 (b)단계; 루프 수가 최대 확장 비트 수보다 작은지 여부를 판단하는 (c)단계; 상기 루프 수가 최대 확장 비트 수인 경우, 제어된 제1 이득, 상기 최대 확장 비트 수 및 상기 제2 이득에 기초하여 상기 ADC가 상기 샘플 홀드된 아날로그 신호를 상기 제1 디지털 신호로 변환하는 (d)단계를 포함할 수 있다.
상기 샘플 홀드된 아날로그 신호를 입력으로한 ADC의 출력 신호가 상기 ADC의 최대 출력 신호보다 작은 경우, 확장 비트 수를 루프 수로 결정하고, 상기 제2 이득을 상기 제1 디지털 신호로 제어하는 (e)단계를 더 포함할 수 있다.
상기 루프 수가 최대 확장 비트 수 미만인 경우, 상기 루프 수를 1 증가시키고, 상기 (a) 단계 내지 상기 (d)단계를 반복하는 (f)단계를 더 포함할 수 있다.
상기 제1 이득은, 매 샘플링 주기마다 초기값으로 초기화되고, 상기 제2 이득은, 초기값이 1이고, 매 샘플링 주기마다 초기값으로 초기화될 수 있다.
상기 제2 디지털 신호로 변환하는 단계는, 상기 다이나믹 증폭기가 증폭한 샘플 홀드된 아날로그 신호와 상기 DAC에 의해 아날로그 신호로 변환된 제1 디지털 신호의 차를 제2 이득만큼 증폭하는 단계; 상기 ADC가 증폭된 신호를 제2 디지털 신호로 변환하는 단계를 포함할 수 있다.
본 발명의 일실시예에 따르면, 동적 고해상도 아날로그 디지털 변환기를 이용하여 디지털 센서의 다이나믹 레인지를 증가시키고 해상도를 증가시킬 수 있다.
본 발명의 일실시예에 따르면, 동적 고해상도 아날로그 디지털 변환기의 동작 방법을 이용하여 디지털 센서의 다이나믹 레인지를 증가시키고 해상도를 증가시킬 수 있다.
도 1은 본 발명의 일실시예에 따른 디지털 센서를 도시한 도면이다.
도 2는 본 발명의 일실시예에 따른 디지털 센서를 도시한 블록도이다.
도 3은 본 발명의 일실시예에 따른 아날로그 신호를 디지털 데이터로 변환하는 플로우차트이다.
도 4는 본 발명의 일실시예에 따른 DADC 단계를 설명하기 위한 플로우차트이다.
도 5는 본 발명의 일실시예에 따른 RADC 단계를 설명하기 위한 플로우차트이다.
도 6은 본 발명의 일실시예에 따른 디코더가 디코딩하는 방법을 설명하기 위한 플로우 차트이다.
도 7은 본 발명의 일실시예에 따른 디코더가 디코딩하는 방법을 설명하기 위한 예시이다.
도 8은 본 발명의 일실시예에 따른 아날로그 디지털 변환을 설명하기 위한 도면이다.
이하, 실시예들을 첨부된 도면을 참조하여 상세하게 설명한다. 그러나, 특허출원의 범위가 이러한 실시예들에 의해 제한되거나 한정되는 것은 아니다. 각 도면에 제시된 동일한 참조 부호는 동일한 부재를 나타낸다.
아래 설명하는 실시예들에는 다양한 변경이 가해질 수 있다. 아래 설명하는 실시예들은 실시 형태에 대해 한정하려는 것이 아니며, 이들에 대한 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1 또는 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 이런 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 이해되어야 한다. 예를 들어, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.
실시예에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 실시예를 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수 개의 표현을 포함한다. 본 명세서에서, "A 또는 B", "A 및 B 중 적어도 하나", "A 또는 B 중 적어도 하나", "A, B 또는 C", "A, B 및 C 중 적어도 하나", 및 "A, B, 또는 C 중 적어도 하나"와 같은 문구들 각각은 그 문구들 중 해당하는 문구에 함께 나열된 항목들 중 어느 하나, 또는 그들의 모든 가능한 조합을 포함할 수 있다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성 요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 실시예가 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
또한, 첨부 도면을 참조하여 설명함에 있어, 도면 부호에 관계없이 동일한 구성 요소는 동일한 참조 부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다. 실시예를 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 실시예의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
이하, 본 발명의 실시예를 첨부된 도면을 참조하여 상세하게 설명한다.
도 1은 본 발명의 일실시예에 따른 디지털 센서를 도시한 도면이다.
도 1을 참조하면, 동적 고해상도 ADC(101) 및 트랜스듀서(102)가 도시된다. 동적 고해상도 ADC(101) 및 트랜스듀서(102)는 디지털 센서에 포함될 수 있다.
트랜스듀서(102)는 물리량을 측정할 수 있다. 트랜스듀서(102)는 온도, 압력 및 전압 등의 물리량을 측정할 수 있다. 트랜스듀서(102)가 측정한 물리량은 연속 신호인 아날로그 신호일 수 있다. 트랜스듀서(102)가 측정한 아날로그 신호가 전자 장치에서 처리 및 저장되기 위해 아날로그 디지털 변환기(Analog to Digital Converter, ADC)가 아날로그 신호를 이산 신호인 디지털 신호 또는 디지털 데이터로 변환해야 할 수 있다.
동적 고해상도 ADC(101)는 트랜스듀서(102)로부터 측정된 아날로그 신호를 수신할 수 있다. 동적 고해상도 ADC(101)는 연속 신호인 아날로그 신호를 이산 신호인 디지털 신호로 변환할 수 있다. 동적 고해상도 ADC(101)에서, 정상적으로 변환할 수 있는 신호 범위를 나타내는 다이나믹 레인지(dynamic range) 또는 전체 크기(full scale)와 측정된 값의 정확성을 나타내는 해상도(resolution)가 중요할 수 있다.
해상도에는 시간 해상도 및 크기 해상도가 있다. 시간 해상도는 아날로그 신호를 디지털 신호로 변환하는 속도를 나타내는 샘플링 속도(sample per second, SPS)와 관계될 수 있다. 본 발명에서 해상도란 크기 해상도를 의미할 수 있다. ADC에서 다이나믹 레인지와 해상도를 증가시키기 위해서는 신호 대 잡음비(signal to noise ratio, SNR)가 높아야 할 수 있다. ADC의 SNR은 디지털 값을 나타내는 유효 비트 수(Effective Number of Bits, ENOB)에 비례할 수 있다. 따라서, SNR을 증가시키기 위해서는 ADC의 유효 데이터 비트 수가 충분히 커야 할 수 있다. 따라서, ADC 입력 신호를 동적으로 ADC의 입력 범위(full scale range, FSR) 크기로 매칭해야 할 수 있다.
ADC에는 플래시(flash) ADC, 연속 근사 레지스터(successive approximation register, SAR) ADC, 파이프라인(pipeline) ADC 및 시그마 델타(sigma delta) ADC 등이 있을 수 있다. 플래시 ADC는 입력 전압을 샘플링하고 이를 기준 전압과 비교하는 비교기 및 디지털 데이터로 변환하는 디코더를 포함할 수 있다. 플래시 ADC는 비트 수가 증가하면 다이나믹 레인지화 해상도는 개선되지만, 비교기의 수가 2의 거듭제곱에 비례하여 증가하므로 복잡도가 증가할 수 있다. 플래시 ADC의 구현 복잡도를 개선하기 위해 SAR ADC, 파이프라인 ADC 및 시그마 델타 ADC 등이 이용될 수 있다.
SAR ADC는 하나의 단위 ADC를 클럭에 따라 비트 수만큼 반복하여 디코딩할 수 있다. 단위 ADC는 샘플링 홀드 증폭기(sampling and hold amplifier, SHA), 비교기, 디지털 아날로그 변환기, 뺄셈기 및 증폭기를 포함할 수 있다. SAR ADC는 비트 수만큼 MSB(most significant bit)부터 반복하여 변환할 수 있다.
파이프라인 ADC는 복수의 서브 레인지(sub-range) ADC들을 직렬 연결하여 비트 수를 증가시키고 ADC 복잡도를 감소시킬 수 있다. 예를 들어, 파이프라인 ADC는 8비트 서브레인지 ADC 와 4비트 서브레인지 ADC를 이용하여 12 비트 ADC를 제공할 수 있다. 시그마 델타 ADC는 델타 방식으로 아날로그 신호를 디지털 신호로 변환할 수 있다.
트랜스 미터(102)는 물리량을 계측 단위로 측정해야 하기 때문에 해상도를 개선하기 위해 작은 신호는 크게 증폭하고 큰 신호는 작게 증폭하는 AGC(automatic gain control)를 사용할 수 없을 수 있다.
이하에서는 디지털 센서의 다이나믹 레인지 및 해상도를 증가시킬 수 있는 고해상 디지털 센서용 동적 고해상도 ADC에 대해서 설명하겠다.
도 2는 본 발명의 일실시예에 따른 디지털 센서를 도시한 블록도이다.
도 2를 참조하면, 트랜스듀서(102) 및 동적 고해상도 ADC(101)이 도시된다. 디지털 센서는 트랜스듀서(102) 및 동적 고해상도 ADC(101)를 포함할 수 있다.
트랜스듀서(102)는 물리량을 전기 신호로 변환할 수 있다. 트랜스듀서(102)는 온도, 일사량 및 전압 등의 물리량을 전기 신호로 변환할 수 있다. 트랜스듀서(102)가 변환한 전기 신호는 아날로그 신호일 수 있다. 전자 장치가 아날로그 신호를 처리 및 저장하기 위해서 아날로그 신호는 디지털 신호 또는 디지털 데이터로 변환되어야 할 수 있다. 동적 고해상도 ADC(101)은 트랜스듀서(102)로부터 수신한 아날로그 신호를 디지털 데이터로 변환할 수 있다.
동적 고해상도 ADC(101)는 샘플 홀드 회로(sample and hold circuit)(201), 다이나믹 증폭기(dynamic amplifier)(202), 잔차 증폭기(residue signal amplifier)(203), ADC(Analog to Digital Converter)(204), DAC(Digital to Analog Converter) 및 디코더(206)를 포함할 수 있다.
샘플 홀드 회로(201)는 트랜스듀서(102)로부터 수신한 아날로그 신호를 시간단위로 샘플링 할 수 있다. 샘플 홀드 회로(201)는 시간단위로 샘플링한 아날로그 신호의 크기를 샘플링 주기동안 홀드 시킬 수 있다.
다이나믹 증폭기(202)는 샘플 홀드 회로와 연결될 수 있다. 다이나믹 증폭기(202)는 샘플 홀드 회로로부터 수신한 샘플 홀드된 아날로그 신호를 Ad만큼 증폭할 수 있다. Ad는 다이나믹 증폭기(202)의 이득일 수 있다. Ad는 동적 고해상도 ADC(101)의 제1 이득일 수 있다. ADC(204)가 수신한 출력 신호가 ADC(204)가 입력 받을 수 있는 입력 신호의 범위를 초과하는 경우, 다이나믹 증폭기(202)의 이득 Ad는 1/2 배로 감소할 수 있다. 다이나믹 증폭기(202)의 이득 Ad는 ADC(204)가 수신한 출력 신호가 ADC(204)가 입력 받을 수 있는 입력 신호의 범위 이내가 될때까지 1/2 배씩 감소할 수 있다. 즉, ADC(204)가 수신한 출력 신호가 ADC(204)가 입력 받을 수 있는 입력 신호의 범위를 초과하여 ADC(204)의 출력 일부가 잘려나가는 클리핑(clipping)이 발생하면, 클리핑이 발생하지 않을 때까지 다이나믹 증폭기(202)의 이득 Ad는 1/2 배씩 감소할 수 있다. Ad는 샘플링 주기마다 초기값으로 초기화될 수 있다. 이러한 과정은 ADC 입력신호를 동적으로 ADC의 FSR에 매칭하여 잡음지수(noise figure)를 개선함으로써 ENOB를 증가시키는 효과를 갖는다.
잔차 증폭기(203)는 다이나믹 증폭기(202) 및 DAC(205)와 연결될 수 있다. 잔차 증폭기(203)는 다이나믹 증폭기(202)의 출력 신호와 DAC(205)의 출력 신호의 차를 계산할 수 있다. 잔차 증폭기(203)는 다이나믹 증폭기(202)의 출력 신호와 DAC(205)의 출력 신호의 차를 Ar만큼 증폭할 수 있다. Ar은 잔차 증폭기(203)의 이득일 수 있다. Ar은 동적 고해상도 ADC(101)의 제2 이득일 수 있다. Ar의 초기값은 1로 설정될 수 있다. ADC(204)가 수신한 출력 신호가 ADC(204)가 입력 받을 수 있는 입력 신호의 범위를 초과하지 않으면, 잔차 증폭기(203)의 이득 Ar은 ADC(204)의 출력과 동일하게 설정될 수 있다. Ar은 샘플링 주기마다 초기값인 1로 초기화될 수 있다.
ADC(204)는 잔차 증폭기(203)과 연결될 수 있다. ADC(204)는 아날로그 신호를 디지털 신호로 변환할 수 있다. ADC(204)는 잔차 증폭기(203)로부터 수신한 출력 신호를 디지털 신호로 변환할 수 있다. ADC(204)가 수신한 출력 신호가 ADC(204)가 입력 받을 수 있는 입력 신호의 범위를 초과하는 경우, 다이나믹 증폭기(202)의 이득 Ad는 1/2 배로 감소할 수 있다. 다이나믹 증폭기(202)의 이득 Ad는 ADC(204)가 수신한 출력 신호가 ADC(204)가 입력 받을 수 있는 입력 신호의 범위 이내가 될때까지 1/2 배씩 감소할 수 있다. 즉, ADC(204)가 수신한 출력 신호가 ADC(204)가 입력 받을 수 있는 입력 신호의 범위를 초과하여 ADC(204)의 출력 일부가 잘려나가는 클리핑이 발생하면, 클리핑이 발생하지 않을 때까지 다이나믹 증폭기(202)의 이득 Ad는 1/2 배씩 감소할 수 있다. ADC는 사이클릭 ADC(cyclic ADC) 및 파이프라인 ADC 등 ADC 구조를 제한하지 않고 다양한 ADC가 사용될 수 있다.
DAC(205)는 디코더와 연결될 수 있다. DAC(205)는 디지털 신호를 아날로그 신호로 변환할 수 있다. DAC(205)는 디코더로부터 수신한 디지털 신호를 아날로그 신호로 변환할 수 있다. DAC(205)의 출력 초기값은 0이고, 샘플링 주기마다 초기값인 0으로 초기화될 수 있다.
디코더(206)는 ADC(204)와 연결될 수 있다. 디코더(206)는 ADC(204)로부터 수신한 출력신호를 입력으로 하여 디지털 데이터로 디코딩할 수 있다. 디코더(206)는 다이나믹 증폭기(202) 및 잔차 증폭기(203)을 제어할 수 있다. 구체적으로, 디코더(206)는 다이나믹 증폭기(202) 및 잔차 증폭기(203)의 이득을 제어할 수 있다. 디코더(206)는 ADC(204)의 입력 신호가 ADC(204)가 입력 받을 수 있는 입력 신호의 범위 이내라서 ADC(204)의 출력 신호 일부가 잘려 나가는 클리핑이 발생하지 않을 때까지 다이나믹 증폭기(202)의 이득 Ad이 1/2 배씩 감소되도록 제어할 수 있다. 디코더(206)는 ADC(204)의 입력 신호가 ADC(204)가 입력 받을 수 있는 입력 신호의 범위 이내라서 ADC(204)의 출력 신호 일부가 잘려 나가는 클리핑이 발생하지 않을 때의 ADC(204)의 출력을 잔차 증폭기(203)의 이득 Ar로 설정할 수 있다. 그 결과, 디코더(206)는 ADC(204)의 출력을 제어할 수 있고, DAC(205)의 입력을 제어할 수 있다.
이하에서는 동적 고해상도 ADC가 수행하는 아날로그 디지털 변환 방법에 대해 설명하겠다.
도 3은 본 발명의 일실시예에 따른 아날로그 신호를 디지털 데이터로 변환하는 플로우차트이다.
단계(301)에서, 동적 고해상도 ADC(101)는 센서로부터 수신한 센서 신호를 샘플링 및 홀딩 할 수 있다. 구체적으로, 동적 고해상도 ADC(101)에 포함되는 샘플 홀드 회로(201)는 센서로부터 수신한 센서 신호를 시간 단위로 샘플링하여 샘플링 주기동안 센서 신호의 크기를 홀드 시킬 수 있다. 센서 신호는 아날로그 신호일 수 있다.
단계(302)에서, 동적 고해상도 ADC(101)는 아날로그 신호를 적절한 크기로 조절하고, 크기가 조절된 샘플 홀드된 아날로그 신호를 제1 디지털 신호로 변환할 수 있다. 구체적으로, 다이나믹 증폭기(202)는 아날로그 신호를 적절한 크기로 조절할 수 있고, ADC(204)는 크기가 조절된 샘플 홀드된 아날로그 신호를 제1 디지털 신호로 변환할 수 있다. 크기가 조절된 샘플 홀드된 아날로그 신호는 ADC(204)가 입력 받을 수 있는 입력 범위 이내일 수 있다. 크기가 조절된 샘플 홀드된 아날로그 신호는 입력으로하여 ADC(204)가 변환한 디지털 신호는 신호의 일부가 잘려나가는 클리핑이 발생하지 않을 수 있다.
단계(303)에서, 동적 고해상도 ADC(101)는 제1 디지털 신호로 변환되지 않은 미세신호를 증폭하고 제2 디지털 신호로 변환할 수 있다. 구체적으로, 잔차 증폭기(203)는 다이나믹 증폭기(202)의 출력 신호와 DAC(205)의 출력 신호의 차를 증폭할 수 있다. 다이나믹 증폭기(202)의 출력 신호와 DAC(205)의 출력 신호의 차는 제1 디지털 신호로 변환되지 않은 아날로그 신호의 미세 신호일 수 있다. ADC(204)는 증폭된 다이나믹 증폭기(202)의 출력 신호와 DAC(205)의 출력 신호의 차를 제2 디지털 신호로 변환할 수 있다.
단계(304)에서, 동적 고해상도 ADC(101)는 제1 디지털 신호 및 제2 디지털 신호에 기초하여 센서 신호를 디지털 데이터로 변환할 수 있다. 구체적으로, 디코더(206)는 단계(302)의 제1 디지털 신호와 단계(303)의 제2 디지털 신호에 기초하여 아날로그 시호인 센서 신호를 디지털 데이터로 변환할 수 있다.
이하에서는 단계(302)에 해당하는 DADC(Dynamic ADC) 단계를 설명하겠다.
도 4는 본 발명의 일실시예에 따른 DADC 단계를 설명하기 위한 플로우차트이다.
단계(401)에서, ADC(204)에 클리핑이 발생하는 경우, 디코더(206)는 다이나믹 증폭기의 이득 Ad를 클리핑이 발생하지 않을 때까지 반복하여 1/2 감소하도록 제어할 수 있다. 이때, 반복 횟수를 i라고 하면 i는 루프 수를 의미할 수 있다. 예를 들어, ADC(204)에 클리핑이 발생하고, 클리핑이 발생하지 않을 때까지 이득 Ad를 3번 감소시켜 1/8이 된 경우, i는 3이 될 수 있다. i의 초기값은 0일 수 있다. Ad는 다이나믹 증폭기(202)의 이득일 수 있다. Ad의 초기값은 Ad,0일 수 있다. Ar은 잔차 증폭기(203)의 이득일 수 있다. Ar의 초기값은 Ar,0으로 1 일 수 있다. i, Ad 및 Ar 은 샘플링 주기마다 초기값으로 초기화 될 수 있다.
단계(402)에서, 동적 고해상 ADC(101)는 ADC(204)의 출력인 da(k)가 최대 인지 여부를 판단할 수 있다. da(k) 가 최대인지는 ADC(204)의 출력 비트가 모두 사용되었는지 여부로 판단할 수 있다. 예를 들어, ADC(204)의 출력 비트가 8 비트인 경우, da(k)가 "11111111" 일때 da(k)의 출력 비트가 모두 사용되어 최대일 수 있다. da(k) 가 최대 인 경우, ADC(204)에 입력된 신호가 ADC(204)가 입력 받을 수 있는 입력 범위를 초과하여 출력의 일부가 잘려 나간 클리핑이 발생하였을 수 있다. 따라서, da(k) 가 최대이면, 동적 고해상 ADC(101)는 다이나믹 증폭기(202)의 이득 Ad를 제어하기 위해 단계(403)를 수행할 수 있다. da(k) 가 최대가 아니면, 클리핑이 발생하지 않았으므로, 동적 고해상 ADC(101)는 단계(406)을 수행할 수 있다.
단계(403)에서, 동적 고해상 ADC(101)는 다이나믹 증폭기(202)의 이득 Ad를 초기 값의 (1/2)i 배로 제어할 수 있다. 동적 고해상 ADC(101)의 디코더(206)는 다이나믹 증폭기(202)의 이득 Ad를 초기 값의 (1/2)i 배로 제어할 수 있다. 즉, 디코더(206)는 클리핑이 발생할 때마다, 이득 Ad를 초기값의 1/2 배씩 제어할 수 있다. 이득 Ad가 감소하면, ADC(204)에 입력되는 신호가 ADC(204)가 입력 받을 수 있는 입력 범위 이내로 제어될 수 있다.
단계(404)에서, 동적 고해상 ADC(101)는 i가 EMAX보다 작은지 여부를 판단할 수 있다. EMAX는 최대 확장 비트 수를 의미할 수 있다. i 가 EMAX 보다 크거나 같은 경우, 단계(406)가 수행될 수 있다. i가 EMAX보다 작은 경우, 단계(405)가 수행될 수 있다.
단계(405)에서, 동적 고해상 ADC(101)는 현재 i에 1을 더하여 단계(402) 내지 단계(404)를 반복할 수 있다. 구체적으로, 디코더(206)은 i에 1을 더하고, 단계(402) 및 단계(403)을 수행하여 제1 이득인 Ad를 제어할 수 있다.
단계(406)에서, 동적 고해상 ADC(101)는 확장 비트 수 E를 루프 수 i로 결정할 수 있다. da(k) 가 최대가 아니므로, 동적 고해상 ADC(101)는 샘플 홀딩된 아날로그 신호를 디지털 신호로 변환한 제1 디지털 신호인 dd(k)를 ADC(204)의 출력 da(k)로 결정할 수 있다. DADC 단계에서, 제2 이득인 Ar은 1로 유지되므로, 제1 디지털 신호는 제2 이득이 1일 때의 ADC(204)의 출력신호 일 수 있다.
단계(407)에서, 동적 고해상 ADC(101)는 잔차 증폭기(203)의 이득 Ar = Ar,0 * dd(k)으로 결정할 수 있다. Ar,0는 1이므로 Ar은 제1 디지털 신호인 dd(k)로 결정될 수 있다. Ar은 제1 디지털 신호인 dd(k)가 되도록 제어될 수 있다. 디코더는 Ar이 제1 디지털 신호인 dd(k)가 되도록 제어할 수 있다.
이하에서는 도 3의 단계(303)에 해당하는 RADC(Residue ADC) 단계를 설명하겠다.
도 5는 본 발명의 일실시예에 따른 RADC 단계를 설명하기 위한 플로우차트이다.
단계(501)에서, 동적 고해상 ADC(101)는 RADC 단계의 출력인 제2 디지털 신호를 변환할 수 있다. 제2 디지털 신호는 dr(k)일 수 있다. 제2 디지털 신호인 dr(k)는 ADC(204)의 출력인 da(k)로 결정될 수 있다. 도 5의 da(k)는 다이나믹 증폭기(202)의 출력 신호와 DAC(205)의 출력 신호의 차에 도 4의 DADC 단계에서 결정된 잔차 증폭기(203)의 이득 Ar만큼 증폭한 신호가 ADC(204)에 의해 디지털 신호로 변환된 것일 수 있다. 제2 이득인 Ar은 DADC 단계에서 dd(k)로 제어되었으므로, 제2 디지털 신호인 dr(k)는 제2 이득이 1이 아닐 때의 ADC(204)의 출력 신호일 수 있다.
이때, 다이나믹 증폭기(203)의 출력 신호와 DAC(205)의 출력 신호의 차는 DADC 단계에서 디지털 신호로 변환되지 않은 아날로그 신호일 수 있다. 다이나믹 증폭기(203)의 출력 신호와 DAC(205)의 출력 신호의 차는 DADC 단계에서 변환되지 않은 미세한 신호일 수 있다. 따라서, 제2 디지털 신호 dr(k)는 DADC 단계에서 제1 디지털 신호로 변환되지 않은 샘플 홀드된 아날로그 신호가 디지털 신호로 변환된 신호일 수 있다.
이하에서는 DADC 단계의 출력인 제1 디지털 신호 dd(k)와 RADC 단계의 출력 dr(k)인 제2 디지털 신호를 기초로 센서로부터 수신한 아날로그 신호를 디지털 데이터로 변환하는 방법을 설명하겠다.
도 6은 본 발명의 일실시예에 따른 디코더가 디코딩하는 방법을 설명하기 위한 플로우 차트이다.
단계(601)에서, 동적 고해상도 ADC(101)는, 앞선 DADC 단계 및 RADC 단계에서 결정된 E, dd(k) 및 dr(k)를 읽을 수 있다. 구체적으로, 디코더(206)는 앞선 DADC 단계 및 RADC 단계에서 결정된 E, dd(k) 및 dr(k)를 읽을 수 있다. 디코더(206)는 E, dd(k) 및 dr(k)에 기초하여 디지털 데이터로 디코딩할 수 있다.
단계(602)에서, 동적 고해상도 ADC(101)는, 잔여 확장 비트 수인 ER 을 ER = EMAX - E로 결정할 수 있다. 구체적으로, 디코더(206)는 잔여 확장 비트 수인 ER을 최대 확장 비트 수인 EMAX 와 E의 차로 결정할 수 있다. 디코더(206)는 do,0:MSB (k)를 0으로 결정할 수 있다. do,0:MSB (k)는 디코더의 k번째 샘플링 값에 대한 초기 디지털 데이터 출력으로, 초기 디지털 데이터 출력의 가장 낮은 비트인 LSB 부터 가장 높은 비트인 MSB까지는 0으로 결정될 수 있다. 즉, do,0:MSB(k)는 디코더(206)가 디코딩하기 전이므로 0으로 결정될 수 있다.
단계(603)에서, 디코더(206)의 출력은 아래와 같이 결정될 수 있다.
(1) do, (N-ER):(MSB-ER)(k) = dd,0:MSB(k)
(2) do, 0:(N-ER-1)(k) = dr,ER:MSB(k)
즉, 디코더(206)의 출력 비트 중 MSB-ER 부터 N-ER 까지는 제1 디지털 신호인 dd(k) 가 디코딩될 수 있다. 그리고, 디코더(206)의 출력 비트 중 N-ER-1 부터 LSB (Least Significant Bit)인 do,0 까지는 제2 디지털 신호인 dr(k)의 MSB부터 ER까지가 디코딩 될 수 있다. 이때, N 은 ADC(204)의 비트 수 일 수 있다. N은 ADC(204)의 출력 비트 수일 수 있다. 즉, ADC(204)는 제1 디지털 신호 및 제2 디지털 신호의 비트 수 일 수 있다. 따라서, 일 실시예에 따르면, ADC(204)의 출력인 제1 디지털 신호 및 제2 디지털 신호의 출력 비트 수는 8 이므로 N은 8 일 수 있다.
따라서, 도 6을 참조하면, 확장 비트 수 E를 이용하여 DADC 단계에서 증폭기의 입력 신호가 적정한 레벨로 제어될 수 있다. 이때, ENOB를 증가시켜 다이나믹 레인지와 해상도가 증가할 수 있다. 예를 들어, ADC(204) 가 8비트이고, 최대 확장 비트 수가 4 비트일때 동적 고해상 ADC(101)의 출력 비트는 최대 16이 될 수 있다. 따라서, 동적 고해상 ADC(101)은 최대 216(65,536) 레벨의 물리량을 계측할 수 있다.
이하에서는 디코더가 디코딩하는 방법을 예시를 이용하여 설명하도록 하겠다.
도 7은 본 발명의 일실시예에 따른 디코더가 디코딩하는 방법을 설명하기 위한 예시이다.
이하에서는 EMAX = 4 이고 ADC(204)의 비트 수는 8 비트로 가정하겠다. 따라서, 제1 디지털 신호인 dd(k) 와 제2 디지털 신호인 dr(k)는 8비트일 수 있다. 다만, 이는 예시에 불과하고 이에 한정되지 않는다. 디코더(206)의 출력 디지털 데이터의 비트인 do,n은 편의를 위해 도 7에서 dn으로 표시하겠다. 예를 들어, 디코더(206)의 출력 디지털 데이터의 비트 중 최상위 비트인 do,15는 편의를 위해 d15라고 할 수 있다.
도 7의 (a)는 E = 0 일때, 디코더(206)가 dd(k) 및 dr(k)를 디코딩하여 디지털 데이터로 변환하는 방법을 도시한 도면이다. 도 7의 (b)는 E = 4 일때 디코더(206)가 dd(k) 및 dr(k)를 디코딩하여 디지털 데이터로 변환하는 방법을 도시한 도면이다. 도 7의 (c)는 sub-LSB 확장형에서 E = 0 일때, 디코더(206)가 dd(k) 와 dr(k)를 디코딩하여 디지털 데이터로 변환하는 방법을 도시한 도면이다.
ADC의 비트 수를 N, 최대 확장 비트 수를 EMAX 라고 하면, 디코딩된 출력 디지털 데이터의 비트 수인 L 은 N + EMAX일 수 있다.
도 7의 (a)에서, 도 6의 단계(602)에 따르면 EMAX = 4 이고, E = 0이므로 ER = 4로 결정될 수 있다. ADC(204)의 비트 수는 8 비트이므로 디코더(206)는 최대 16 비트까지 출력할 수 있다. 따라서, 디코더(206)의 출력 디지털 데이터의 최상위 비트인 MSB는 d15로 결정될 수 있고, 최하위 비트인 LSB는 d0 로 결정될 수 있다. 제1 디지털 신호인 dd(k) 와 제2 디지털 신호인 dr(k)의 최상위 비트인 MSB 는 각각 dd7 와 dr7 로 결정될 수 있다.
따라서, 도 6의 단계(603)을 참조하면, do(k)의 d15-4 인 d11부터 d8-4 인 d4 까지는 제1 디지털 신호의 dd7 부터 dd0으로 디코딩될 수 있다. 또한, do(k)의 d8-4-1 인 d3 부터 d0 까지는 제2 디지털 신호의 dr7 부터 dr4 로 디코딩될 수 있다. 이때, d12를 초과하는 d13 부터 do(k)의 최상위 비트인 d15는 0으로 디코딩될 수 있다.
도 7의 (b)에서, 도 6의 단계(602)에 따르면 EMAX = 4 이고, E = 4이므로 ER = 0로 결정될 수 있다. ADC(204)의 비트 수는 8 비트이므로 디코더(206)는 최대 16 비트까지 출력할 수 있다. 따라서, 디코더(206)의 출력 디지털 데이터의 최상위 비트인 MSB는 d15로 결정될 수 있고, 최하위 비트인 LSB는 d0 로 결정될 수 있다. 제1 디지털 신호인 dd(k) 와 제2 디지털 신호인 dr(k)의 최상위 비트인 MSB 는 각각 dd7 와 dr7 로 결정될 수 있다.
따라서, 도 6의 단계(603)을 참조하면, do(k)의 d15-0 인 d15부터 d8-0 인 d8 까지는 제1 디지털 신호의 dd7 부터 dd0으로 디코딩될 수 있다. 또한, do(k)의 d8-0-1 인 d7 부터 d0 까지는 제2 디지털 신호의 dr7 부터 dr0 로 디코딩 될 수 있다.
도 7의 (c) sub-LSB 확장형일 수 있다. 도 7의 (c)에서 E=0 이므로, 디코더(206)는 도 7의 (a)와 같이 디코딩 할 수 있다. 다만, 디코더(206)는 최하위 비트인 d0 의 하위로 확장을 위해 서브 최하위 비트를 추가할 수 있다.
도 8은 본 발명의 일실시예에 따른 아날로그 디지털 변환을 설명하기 위한 도면이다.
일실시예에 따르면, 단계(801)에서, 샘플 홀드 회로(201)는 센서로부터 아날로그 신호를 수신하고, 수신한 아날로그 신호를 샘플링하여 샘플링 주기동안 아날로그 신호의 크기를 홀드시킬 수 있다.
일실시예에 따르면, 단계(802)에서, 샘플 홀드 회로(201)로부터 샘플 홀드된 아날로그 신호를 수신한 다이나믹 증폭기(202)가 샘플 홀드된 아날로그 신호의 크기를 증폭할 수 있다. 다이나믹 증폭기(202)와 DAC(205)에 연결되어 입력된 두 신호의 차를 증폭하는 잔차 증폭기(203) 및 잔차 증폭기(203)에 연결된 ADC(204)는 크기가 증폭된 샘플 홀드된 아날로그 신호를 제1 디지털 신호로 변환할 수 있다.
일실시예에 따르면, 제1 디지털 신호는, ADC(204)가 입력 받을 수 있는 입력 신호의 범위로 샘플 홀드된 아날로그 신호가 제어되고, 제어된 샘플 홀드된 아날로그 신호를 디지털 신호로 변환한 신호일 수 있다.
일실시예에 따르면, 단계(802)는 다이나믹 증폭기(202)의 제1 이득 및 잔차 증폭기(203)의 제2 이득을 기초로 샘플 홀드된 아날로그 신호를 입력으로한 ADC(204)의 출력 신호가 ADC(204)의 최대 출력 신호인지 여부를 판단하는 (a)단계를 더 포함할 수 있다.
일실시예에 따르면, 단계(802)는 샘플 홀드된 아날로그 신호를 입력으로한 ADC(204)의 출력 신호가 ADC(204)의 최대 출력 신호인 경우, 제1 이득을 현재 제1 이득의 1/2 배로 제어하는 (b)단계를 더 포함할 수 있다.
일실시예에 따르면, 단계(802)는 루프 수가 최대 확장 비트 수인지 여부를 판단하는 (c)단계를 더 포함할 수 있다.
일실시예에 따르면, 단계(802)는 루프 수가 최대 확장 비트 수인 경우, 제어된 제1 이득, 최대 확장 비트 수 및 제2 이득에 기초하여 ADC(204)가 샘플 홀드된 아날로그 신호를 제1 디지털 신호로 변환하는 (d)단계를 더 포함할 수 있다.
일실시예에 따르면, 단계(802)는 동적 고해상도 ADC(101)는 샘플 홀드된 아날로그 신호를 입력으로한 ADC의 출력 신호가 ADC의 최대 출력 신호보다 작은 경우, 확장 비트 수를 루프 수로 결정하고, 제2 이득을 상기 제1 디지털 신호로 제어하는 (e)단계를 더 포함할 수 있다.
일실시예에 따르면, 단계(802)는 루프 수가 최대 확장 비트 수 미만인 경우, 루프 수를 1 증가시키고, (a) 단계 내지 (d)단계를 반복하는 (f)단계를 더 포함할 수 있다.
일실시예에 따르면, 제1 이득은, 매 샘플링 주기마다 초기값으로 초기화될 수 있다.
일실시예에 따르면, 제2 이득은, 초기값이 1이고, 매 샘플링 주기마다 초기값으로 초기화될 수 있다.
일실시예에 따르면, 단계(803)에서, 샘플 홀드된 아날로그 신호 중에서 제1 디지털 신호로 변환되지 않은 신호를 ADC(204)가 제2 디지털 신호로 변환할 수 있다.
일실시예에 따르면, 단계(803)는 다이나믹 증폭기(202)가 증폭한 샘플 홀드된 아날로그 신호와 DAC(205)에 의해 아날로그 신호로 변환된 제1 디지털 신호의 차를 제2 이득만큼 증폭하는 단계를 포함할 수 있다.
일실시예에 따르면, 단계(803)는 ADC(204)가 증폭된 신호를 제2 디지털 신호로 변환하는 단계를 포함할 수 있다.
일실시예에 따르면, 단계(804)에서, 디코더(206)는 ADC(204)와 연결될 수 있다. 디코더(206)는 제1 디지털 신호 및 제2 디지털 신호에 기초하여 아날로그 신호를 디지털 데이터로 디코딩할 수 있다.
한편, 본 발명에 따른 방법은 컴퓨터에서 실행될 수 있는 프로그램으로 작성되어 마그네틱 저장매체, 광학적 판독매체, 디지털 저장매체 등 다양한 기록 매체로도 구현될 수 있다.
본 명세서에 설명된 각종 기술들의 구현들은 디지털 전자 회로조직으로, 또는 컴퓨터 하드웨어, 펌웨어, 소프트웨어로, 또는 그들의 조합들로 구현될 수 있다. 구현들은 데이터 처리 장치, 예를 들어 프로그램가능 프로세서, 컴퓨터, 또는 다수의 컴퓨터들의 동작에 의한 처리를 위해, 또는 이 동작을 제어하기 위해, 컴퓨터 프로그램 제품, 즉 정보 캐리어, 예를 들어 기계 판독가능 저장 장치(컴퓨터 판독가능 매체) 또는 전파 신호에서 유형적으로 구체화된 컴퓨터 프로그램으로서 구현될 수 있다. 상술한 컴퓨터 프로그램(들)과 같은 컴퓨터 프로그램은 컴파일된 또는 인터프리트된 언어들을 포함하는 임의의 형태의 프로그래밍 언어로 기록될 수 있고, 독립형 프로그램으로서 또는 모듈, 구성요소, 서브루틴, 또는 컴퓨팅 환경에서의 사용에 적절한 다른 유닛으로서 포함하는 임의의 형태로 전개될 수 있다. 컴퓨터 프로그램은 하나의 사이트에서 하나의 컴퓨터 또는 다수의 컴퓨터들 상에서 처리되도록 또는 다수의 사이트들에 걸쳐 분배되고 통신 네트워크에 의해 상호 연결되도록 전개될 수 있다.
컴퓨터 프로그램의 처리에 적절한 프로세서들은 예로서, 범용 및 특수 목적 마이크로프로세서들 둘 다, 및 임의의 종류의 디지털 컴퓨터의 임의의 하나 이상의 프로세서들을 포함한다. 일반적으로, 프로세서는 판독 전용 메모리 또는 랜덤 액세스 메모리 또는 둘 다로부터 명령어들 및 데이터를 수신할 것이다. 컴퓨터의 요소들은 명령어들을 실행하는 적어도 하나의 프로세서 및 명령어들 및 데이터를 저장하는 하나 이상의 메모리 장치들을 포함할 수 있다. 일반적으로, 컴퓨터는 데이터를 저장하는 하나 이상의 대량 저장 장치들, 예를 들어 자기, 자기-광 디스크들, 또는 광 디스크들을 포함할 수 있거나, 이것들로부터 데이터를 수신하거나 이것들에 데이터를 송신하거나 또는 양쪽으로 되도록 결합될 수도 있다. 컴퓨터 프로그램 명령어들 및 데이터를 구체화하는데 적절한 정보 캐리어들은 예로서 반도체 메모리 장치들, 예를 들어, 하드 디스크, 플로피 디스크 및 자기 테이프와 같은 자기 매체(Magnetic Media), CD-ROM(Compact Disk Read Only Memory), DVD(Digital Video Disk)와 같은 광 기록 매체(Optical Media), 플롭티컬 디스크(Floptical Disk)와 같은 자기-광 매체(Magneto-Optical Media), 롬(ROM, Read Only Memory), 램(RAM, Random Access Memory), 플래시 메모리, EPROM(Erasable Programmable ROM), EEPROM(Electrically Erasable Programmable ROM) 등을 포함한다. 프로세서 및 메모리는 특수 목적 논리 회로조직에 의해 보충되거나, 이에 포함될 수 있다.
또한, 컴퓨터 판독가능 매체는 컴퓨터에 의해 액세스될 수 있는 임의의 가용매체일 수 있고, 컴퓨터 저장매체 및 전송매체를 모두 포함할 수 있다.
본 명세서는 다수의 특정한 구현물의 세부사항들을 포함하지만, 이들은 어떠한 발명이나 청구 가능한 것의 범위에 대해서도 제한적인 것으로서 이해되어서는 안되며, 오히려 특정한 발명의 특정한 실시형태에 특유할 수 있는 특징들에 대한 설명으로서 이해되어야 한다. 개별적인 실시형태의 문맥에서 본 명세서에 기술된 특정한 특징들은 단일 실시형태에서 조합하여 구현될 수도 있다. 반대로, 단일 실시형태의 문맥에서 기술한 다양한 특징들 역시 개별적으로 혹은 어떠한 적절한 하위 조합으로도 복수의 실시형태에서 구현 가능하다. 나아가, 특징들이 특정한 조합으로 동작하고 초기에 그와 같이 청구된 바와 같이 묘사될 수 있지만, 청구된 조합으로부터의 하나 이상의 특징들은 일부 경우에 그 조합으로부터 배제될 수 있으며, 그 청구된 조합은 하위 조합이나 하위 조합의 변형물로 변경될 수 있다.
마찬가지로, 특정한 순서로 도면에서 동작들을 묘사하고 있지만, 이는 바람직한 결과를 얻기 위하여 도시된 그 특정한 순서나 순차적인 순서대로 그러한 동작들을 수행하여야 한다거나 모든 도시된 동작들이 수행되어야 하는 것으로 이해되어서는 안 된다. 특정한 경우, 멀티태스킹과 병렬 프로세싱이 유리할 수 있다. 또한, 상술한 실시형태의 다양한 장치 컴포넌트의 분리는 그러한 분리를 모든 실시형태에서 요구하는 것으로 이해되어서는 안되며, 설명한 프로그램 컴포넌트와 장치들은 일반적으로 단일의 소프트웨어 제품으로 함께 통합되거나 다중 소프트웨어 제품에 패키징 될 수 있다는 점을 이해하여야 한다.
한편, 본 명세서와 도면에 개시된 본 발명의 실시 예들은 이해를 돕기 위해 특정 예를 제시한 것에 지나지 않으며, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시 예들 이외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 자명한 것이다.

Claims (14)

  1. 센서로부터 아날로그 신호를 수신하고, 상기 아날로그 신호를 시간 단위로 샘플링하여 상기 아날로그 신호의 크기를 샘플링 주기동안 홀드시키는 샘플 홀드 회로;
    상기 샘플 홀드 회로와 연결되고, 상기 샘플 홀드 회로로부터 수신한 샘플 홀드된 아날로그 신호를 제1 이득만큼 증폭하는 다이나믹 증폭기;
    디코더로부터 입력된 디지털 신호를 아날로그 신호로 변환하는 DAC(Digital to Analog Converter);
    상기 다이나믹 증폭기 및 상기 DAC에 연결되고, 상기 다이나믹 증폭기의 출력 신호와 상기 DAC의 출력 신호의 차를 계산하고, 상기 차를 제2 이득만큼 증폭하는 잔차 증폭기;
    상기 잔차 증폭기와 연결되고, 상기 잔차 증폭기의 출력 신호를 디지털 신호로 변환하는 ADC(Analog to Digital Converter); 및
    상기 ADC와 연결되고, 상기 ADC의 출력 신호를 입력으로 하여 디지털 데이터로 디코딩하는 디코더
    를 포함하는 동적 고해상도 ADC.
  2. 제1항에 있어서,
    상기 제1 이득은,
    매 샘플링 주기마다 초기값으로 초기화되고,
    상기 ADC의 입력 신호가 상기 ADC가 입력 받을 수 있는 입력 신호의 범위를 초과하여 클리핑(clipping)이 발생할 때마다 상기 초기값에서 1/2 배씩 감소되는, 동적 고해상도 ADC.
  3. 제1항에 있어서,
    상기 디코더는,
    상기 ADC의 입력 신호가 상기 ADC가 입력 받을 수 있는 입력 신호의 범위를 초과하여 클리핑이 발생할 때마다, 상기 제1 이득이 상기 제1 이득의 초기 값으로부터 1/2 배씩 감소되도록 제어하는, 동적 고해상도 ADC.
  4. 제1항에 있어서,
    상기 제2 이득은,
    초기 값이 1이고, 매 샘플링 주기마다 1로 초기화되고,
    상기 ADC의 입력 신호가 상기 ADC가 입력 받을 수 있는 입력 신호의 범위 이내라서 클리핑이 발생하지 않는 경우, 상기 클리핑이 발생하지 않을 때의 상기 ADC 출력으로 결정되는, 동적 고해상도 ADC.
  5. 제1항에 있어서,
    상기 디코더는,
    상기 ADC의 입력 신호가 상기 ADC가 입력 받을 수 있는 입력 신호의 범위 이내라서 클리핑이 발생하지 않는 경우, 상기 제2 이득이 상기 클리핑이 발생하지 않을 때의 상기 ADC 출력으로 결정되도록 제어하는, 동적 고해상도 ADC.
  6. 제1항에 있어서,
    상기 DAC는,
    출력 초기값이 0이고, 매 샘플링 주기마다 초기값으로 초기화되고,
    상기 ADC의 출력 신호를 상기 디코더로부터 입력으로 받아 아날로그 신호로 변환하는, 동적 고해상도 ADC.
  7. 제1항에 있어서,
    상기 디코더는,
    상기 다이나믹 증폭기의 제1 이득 및 상기 잔차 증폭기의 제2 이득을 제어하고,
    상기 제2 이득이 1일 때의 상기 ADC의 출력 신호와 상기 제2 이득이 1이 아닐 때의 상기 ADC의 출력 신호에 기초하여 상기 디지털 데이터로 디코딩하는, 동적 고해상도 ADC.
  8. 동적 고해상도 ADC에의해 수행되는 아날로그 디지털 변환 방법에 있어서,
    센서로부터 아날로그 신호를 수신한 샘플 홀드 회로에 의해, 상기 아날로그 신호를 샘플링하여 샘플링 주기동안 상기 아날로그 신호의 크기를 홀드시키는 샘플 홀드 단계;
    상기 샘플 홀드 회로로부터 샘플 홀드된 아날로그 신호를 수신한 다이나믹 증폭기가 샘플 홀드된 아날로그 신호의 크기를 증폭하고, 상기 다이나믹 증폭기와 DAC에 연결되어 입력된 두 신호의 차를 증폭하는 잔차 증폭기 및 상기 잔차 증폭기에 연결된 ADC에 의해, 크기가 증폭된 샘플 홀드된 아날로그 신호를 제1 디지털 신호로 변환하는 단계;
    상기 샘플 홀드된 아날로그 신호 중에서 상기 제1 디지털 신호로 변환되지 않은 신호를 상기 ADC가 제2 디지털 신호로 변환하는 단계; 및
    상기 ADC에 연결된 디코더에 의해, 상기 제1 디지털 신호 및 상기 제2 디지털 신호에 기초하여 상기 아날로그 신호를 디지털 데이터로 디코딩하는 단계
    를 포함하는 아날로그 디지털 변환 방법.
  9. 제8항에 있어서,
    상기 제1 디지털 신호는,
    상기 ADC가 입력 받을 수 있는 입력 신호의 범위로 상기 샘플 홀드된 아날로그 신호가 제어되고, 제어된 샘플 홀드된 아날로그 신호를 디지털 신호로 변환한 신호인, 아날로그 디지털 변환 방법.
  10. 제8항에 있어서,
    상기 제1 디지털 신호로 변환하는 단계는,
    상기 다이나믹 증폭기의 제1 이득 및 상기 잔차 증폭기의 제2 이득을 기초로 상기 샘플 홀드된 아날로그 신호를 입력으로한 ADC의 출력 신호가 상기 ADC의 최대 출력 신호인지 여부를 판단하는 (a)단계;
    상기 샘플 홀드된 아날로그 신호를 입력으로한 ADC의 출력 신호가 상기 ADC의 최대 출력 신호인 경우, 상기 제1 이득을 현재 제1 이득의 1/2 배로 제어하는 (b)단계;
    루프 수가 최대 확장 비트 수보다 작은지 여부를 판단하는 (c)단계;
    상기 루프 수가 최대 확장 비트 수인 경우, 제어된 제1 이득, 상기 최대 확장 비트 수 및 상기 제2 이득에 기초하여 상기 ADC가 상기 샘플 홀드된 아날로그 신호를 상기 제1 디지털 신호로 변환하는 (d)단계
    를 포함하는 아날로그 디지털 변환 방법.
  11. 제10항에 있어서,
    상기 샘플 홀드된 아날로그 신호를 입력으로한 ADC의 출력 신호가 상기 ADC의 최대 출력 신호보다 작은 경우, 확장 비트 수를 루프 수로 결정하고, 상기 제2 이득을 상기 제1 디지털 신호로 제어하는 (e)단계
    를 더 포함하는 아날로그 디지털 변환 방법.
  12. 제10항에 있어서,
    상기 루프 수가 최대 확장 비트 수 미만인 경우, 상기 루프 수를 1 증가시키고, 상기 (a) 단계 내지 상기 (d)단계를 반복하는 (f)단계
    를 더 포함하는 아날로그 디지털 변환 방법.
  13. 제10항에 있어서,
    상기 제1 이득은,
    매 샘플링 주기마다 초기값으로 초기화되고,
    상기 제2 이득은,
    초기값이 1이고, 매 샘플링 주기마다 초기값으로 초기화되는, 아날로그 디지털 변환 방법.
  14. 제8항에 있어서,
    상기 제2 디지털 신호로 변환하는 단계는,
    상기 다이나믹 증폭기가 증폭한 샘플 홀드된 아날로그 신호와 상기 DAC에 의해 아날로그 신호로 변환된 제1 디지털 신호의 차를 제2 이득만큼 증폭하는 단계;
    상기 ADC가 증폭된 신호를 제2 디지털 신호로 변환하는 단계
    를 포함하는 아날로그 디지털 변환 방법.
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* Cited by examiner, † Cited by third party
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CN118018023A (zh) * 2024-04-09 2024-05-10 江苏亨通华海科技股份有限公司 一种高动态与高分辨率兼容的模数转换系统及方法

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