KR20230060937A - 반도체 장치 및 반도체 장치의 제조 방법 - Google Patents

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권은미
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Abstract

본 기술은 반도체 장치 및 이의 제조 방법에 관한 것으로, 반도체 장치는 교대로 적층된 도전막들 및 절연막들을 포함하는 게이트 구조물; 상기 게이트 구조물을 관통하고, 제1 방향으로 배열된 채널 구조들; 및 상기 제1 방향으로 확장되고, 상기 채널 구조들을 연속으로 관통하는 컷팅 구조를 포함하며, 상기 채널 구조들 각각은 상기 컷팅 구조에 의해 상호 분리된 제1 채널 구조 및 제2 채널 구조를 포함하며, 상기 제1 채널 구조 및 상기 제2 채널 구조는 상기 컷팅 구조와 맞닿는 부분이 오목하다.

Description

반도체 장치 및 반도체 장치의 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD OF SEMICONDUCTOR DEVICE}
본 발명은 전자 장치에 관한 것으로, 보다 상세히는 반도체 장치 및 반도체 장치의 제조 방법에 관한 것이다.
비휘발성 메모리 소자는 전원공급이 차단되더라도 저장된 데이터가 그대로 유지되는 메모리 소자이다. 최근 기판 상에 단층으로 메모리 셀을 형성하는 2차원 비휘발성 메모리 소자의 집적도 향상이 한계에 도달함에 따라, 기판 상에 수직으로 메모리 셀들을 적층하는 3차원 비휘발성 메모리 소자가 제안되고 있다.
3차원 비휘발성 메모리 소자는 교대로 적층된 층간절연막들 및 게이트 전극들, 이들을 관통하는 채널막들을 포함하며, 채널막들을 따라 메모리 셀들이 적층된다. 이러한 3차원 구조를 갖는 비휘발성 메모리 소자의 동작 신뢰성 향상을 위해, 다양한 구조 및 제조 방법들이 개발되고 있다.
본 발명의 일 실시예는 안정적인 구조 및 개선된 특성을 갖는 반도체 장치 및 반도체 장치의 제조 방법을 제공한다.
본 발명의 일 실시예에 따른 반도체 장치는 교대로 적층된 도전막들 및 절연막들을 포함하는 게이트 구조물; 상기 게이트 구조물을 관통하고, 제1 방향으로 배열된 채널 구조들; 및 상기 제1 방향으로 확장되고, 상기 채널 구조들을 연속으로 관통하는 컷팅 구조를 포함하며, 상기 채널 구조들 각각은 상기 컷팅 구조에 의해 상호 분리된 제1 채널 구조 및 제2 채널 구조를 포함하며, 상기 제1 채널 구조 및 상기 제2 채널 구조는 상기 컷팅 구조와 맞닿는 부분이 오목하다.
본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은 적층물을 형성하는 단계; 상기 적층물을 관통하고, 제1 방향으로 배열된 채널 구조들을 형성하는 단계; 상기 채널 구조들 각각을 제1 채널 구조 및 제2 채널 구조로 분리하되, 상기 제1 채널 구조 및 상기 제2 채널 구조의 측벽이 오목하게 식각되는 식각 공정을 수행하여 분리 공간을 형성하는 단계; 및 상기 트렌치를 절연 물질로 채워 컷팅 구조를 형성하는 단계를 포함한다.
본 발명의 다른 실시예에 따른 반도체 장치는 교대로 적층된 도전막들 및 절연막들을 포함하는 게이트 구조물; 상기 게이트 구조물을 관통하고, 제1 방향으로 배열된 채널 구조들; 및 상기 제1 방향으로 확장되고, 상기 채널 구조들을 연속으로 관통하는 컷팅 구조를 포함하며, 상기 채널 구조들 각각은 상기 컷팅 구조에 의해 상호 분리된 제1 채널 구조 및 제2 채널 구조를 포함하며, 상기 컷팅 구조는 상기 제1 채널 구조 및 상기 제2 채널 구조 내부로 돌출된 돌출부를 포함한다.
본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법은 적층물을 형성하는 단계; 상기 적층물을 관통하고, 제1 방향으로 배열된 채널 구조들을 형성하는 단계; 상기 채널 구조들을 연속으로 관통하여 제1 채널 구조 및 제2 채널 구조로 분리하고, 상기 제1 방향으로 연장된 트렌치를 형성하는 단계; 식각 공정을 수행하여 상기 트렌치에 의해 노출된 상기 제1 채널 구조 및 상기 제2 채널 구조의 채널막을 일정 두께 식각하는 단계; 및 상기 트렌치를 절연 물질로 채워 컷팅 구조를 형성하는 단계를 포함한다.
본 기술은 도전패턴에 공유되는 제1 채널패턴 및 제2 채널패턴을 서로 분리시킴으로써 메모리 셀들의 집적도를 개선할 수 있다.
도 1은 본 발명의 일 실시 예에 따른 반도체 장치를 나타내는 블록도이다.
도 2a 및 도 2b는 본 발명의 일 실시 예에 따른 반도체 장치의 구조를 설명하기 위한 도면이다.
도 3a, 도 3b, 도 4a, 도 4b, 도 5a, 도 5b, 도 6a 내지 도 6c, 도 7a 및 도 7b는 본 발명의 일 실시 예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다.
도 8a 및 도 8b는 본 발명의 다른 실시 예에 따른 반도체 장치의 구조를 설명하기 위한 도면이다.
도 9a, 도 9b, 도 10a, 도 10b, 도 11a, 도 11b, 도 12a, 도 12b, 도 13a 및 도 13b는 본 발명의 다른 실시 예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다.
도 14는 본 발명의 일 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 15는 본 발명의 일 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 16은 본 발명의 일 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 17은 본 발명의 일 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 18은 본 발명의 일 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
도 1은 본 발명의 일 실시 예에 따른 반도체 장치를 나타내는 블록도이다.
도 1을 참조하면, 반도체 장치(100)는 다수의 메모리 블록들(BLK1 내지 BLKn)을 포함할 수 있다.
메모리 블록들(BLK1 내지 BLKn) 각각은 소스라인, 비트라인들, 소스라인과 비트라인들에 전기적으로 연결된 메모리 셀 스트링들, 메모리 +셀 스트링들에 전기적으로 연결된 워드라인들, 및 메모리 셀 스트링들에 전기적으로 연결된 셀렉트 라인들을 포함할 수 있다. 메모리 셀 스트링들 각각은 채널패턴에 의해 직렬로 연결된 메모리 셀들 및 셀렉트 트랜지스터들을 포함할 수 있다. 셀렉트 라인들 및 워드라인들은 셀렉트 트랜지스터들 및 메모리 셀들의 게이트 전극들로서 이용될 수 있다.
도 2a 및 도 2b는 본 발명의 일 실시 예에 따른 반도체 장치의 구조를 설명하기 위한 도면이다.
도 2a 및 도 2b를 참조하면, 반도체 장치는 게이트 구조물(GST), 필라 구조들(P), 컷팅 구조(CS) 및 제1 슬릿 구조(SLS1)를 포함할 수 있다. 반도체 장치는 베이스(10), 제2 슬릿 구조(SLS2)를 더 포함할 수 있다.
게이트 구조물(GST)은 교대로 적층된 도전막들(11) 및 절연막들(12)을 포함할 수 있다. 도전막들(11)은 메모리 셀, 선택 트랜지스터 등의 게이트 전극일 수 있다. 도전막들(11)은 폴리실리콘, 텅스텐, 몰리브덴, 금속 등의 도전 물질을 포함할 수 있다. 절연막들(12)은 적층된 도전막들(11)을 상호 절연시키기 위한 것일 수 있다. 절연막들(12)은 산화물, 질화물, 에어 갭 등의 절연 물질을 포함할 수 있다.
게이트 구조물(GST)은 베이스(10) 상에 위치될 수 있다. 베이스(10)는 반도체 기판, 소스막 등일 수 있다. 반도체 기판은 불순물이 도핑된 소스 영역을 포함할 수 있다. 소스막은 폴리실리콘, 텅스텐, 몰리브덴, 금속 등의 도전 물질을 포함할 수 있다.
필라 구조들(P)은 게이트 구조물(GST)을 관통할 수 있다. 필라 구조들(P)은 제1 방향(I) 및 제1 방향(I)과 교차된 제2 방향(Ⅱ)으로 배열될 수 있다. 실시예로서, 필라 구조들(P)은 매트릭스 형태로 배열될 수 있다.
필라 구조들(P) 각각은 한 쌍의 제1 필라 구조(P1) 및 제2 필라 구조(P2)를 포함할 수 있다. 컷팅 구조(CS)에 의해, 필라 구조(P)가 한 쌍의 제1 필라 구조(P1)와 제2 필라 구조(P2)로 분리될 수 있다. 한 쌍의 제1 필라 구조(P1)와 제2 필라 구조(P2)는 컷팅 구조(CS)를 사이에 두고 제2 방향(Ⅱ)으로 이웃할 수 있고, 컷팅 구조(CS)를 기준으로 대칭된 구조를 가질 수 있다. 한 쌍의 제1 필라 구조(P1)와 제2 필라 구조(P2)는 컷팅 구조(CS)와 맞닿는 부분이 오목하게 형성될 수 있다.
실시예로서, 필라 구조들(P)은 채널막(14A, 14B)을 포함하는 채널 구조일 수 있다. 제1 필라 구조(P1)는 제1 채널 구조일 수 있고, 제2 필라 구조(P2)는 제2 채널 구조일 수 있다. 제1 필라 구조(P1)와 도전막들(11)이 교차되는 위치에 제1 메모리 셀들 또는 선택 트랜지스터들이 위치될 수 있고, 제2 필라 구조(P2)와 도전막들(11)이 교차되는 위치에 제2 메모리 셀들 또는 선택 트랜지스터들이 위치될 수 있다. 컷팅 구조(CS)를 사이에 두고 제2 방향(Ⅱ)으로 이웃한 제1 메모리 셀과 제2 메모리 셀은 개별적으로 구동될 수 있다.
제1 필라 구조(P1)는 제1 채널막(14A)을 포함할 수 있다. 제1 채널막(14A)은 메모리 셀, 선택 트랜지스터 등의 채널이 형성되는 영역일 수 있다. 제1 채널막(14A)은 실리콘, 저마늄 등의 반도체 물질을 포함할 수 있다. 제1 필라 구조(P1)는 제1 도전성 패드(15A)를 더 포함할 수 있다. 제1 도전성 패드(15A)는 제1 채널막(15A)과 연결될 수 있고, 도전성 물질을 포함할 수 있다. 제1 필라 구조(P1)는 제1 절연 코어(16A)를 더 포함할 수 있다. 제1 절연 코어(16A)는 산화물, 질화물, 에어 갭 등의 절연 물질을 포함할 수 있다. 제1 필라 구조(P1)는 제1 채널막(14A)과 도전막들(11)의 사이에 위치된 제1 메모리막(13A)을 더 포함할 수 있다. 제1 메모리막(13A)은 터널링막, 데이터 저장막 또는 블로킹막 중 적어도 하나를 포함할 수 있다. 데이터 저장막은 플로팅 게이트, 전하 트랩 물질, 폴리실리콘, 질화물, 가변 저항 물질 또는 나노 구조를 포함하거나, 이들을 조합하여 포함할 수 있다.
제2 필라 구조(P2)는 제1 필라 구조(P1)와 유사한 구조를 가질 수 있다. 제2 필라 구조(P2)는 제2 채널막(14B)을 포함할 수 있다. 제2 필라 구조(P2)는 제2 메모리막(13B), 제2 도전성 패드(15B), 또는 제2 절연 코어(16B)를 더 포함하거나, 이들을 조합하여 더 포함할 수 있다.
컷팅 구조(CS)는 필라 구조들(P)을 관통할 수 있고, 베이스(10)까지 확장될 수 있다. 컷팅 구조(CS)는 게이트 구조물(GST) 및 필라 구조들(P1)을 관통할 수 있고, 제1 방향(I)으로 확장될 수 있다. 컷팅 구조(CS)는 필라 구조들(P)을 연속적으로 관통할 수 있다. 컷팅 구조(CS)는 제1 방향(I)으로 배열된 적어도 2개의 필라 구조들(P)을 가로지를 수 있고, 하나의 필라 구조(P)를 한 쌍의 제1 필라 구조(P1)와 제2 필라 구조(P2)로 분리될 수 있다. 컷팅 구조(CS)는 제1 방향(I)으로 서로 인접한 필라 구조들(P) 사이에서는 라인 형태를 가지며, 라인 형태의 컷팅 구조(CS)가 게이트 구조물(GST)을 관통할 수 있다. 또한, 필라 구조들(P)을 관통하는 컷팅 구조(CS)는 마름모 형태를 가질 수 있다. 즉, 컷팅 구조(CS)는 필라 구조들(P)을 관통하는 마름모 형태를 컷팅 구조물과 게이트 구조물(GST)을 관통하는 라인 형태의 컷팅 구조물이 서로 연결된 패턴을 가질 수 있다. 즉, 컷팅 구조(CS)는 라인 형태를 가지며, 필라 구조들(P)을 관통하는 부분에서 제1 필라 구조(P1) 및 제2 필라 구조(P2) 방향으로 돌출되는 돌출부(PT)를 가질 수 있다. 돌출부(PT)는 삼각형 패턴을 가질 수 있다. 컷팅 구조(CS)는 산화물, 질화물, 에어 갭 등의 절연 물질을 포함할 수 있다.
한 쌍의 제1 슬릿 구조들(SLS1)의 사이에 복수 개의 컷팅 구조들(CS)이 위치될 수 있다. 컷팅 구조들(CS)은 제1 방향(I) 및 제2 방향(Ⅱ)으로 배열될 수 있다.
제1 슬릿 구조(SLS1)는 게이트 구조물(GST)을 관통할 수 있다. 제1 슬릿 구조(SLS1)는 컷팅 구조(CS)와 교차되는 방향으로 확장될 수 있다. 제1 슬릿 구조(SLS1)는 제2 방향(Ⅱ)으로 확장될 수 있다. 실시예로서, 제1 슬릿 구조(SLS1)는 컷팅 구조(CS)와 직교하도록 배열될 수 있다. 제1 슬릿 구조(SLS1)는 절연 물질을 포함할 수 있다.
제2 슬릿 구조(SLS2)는 제1 슬릿 구조(SLS1) 또는 컷팅 구조(CS)에 비해 얕은 깊이로 게이트 구조물(GST)을 관통할 수 있다. 제2 슬릿 구조(SLS2)는 최상부 적어도 하나의 도전막(11)을 관통하는 깊이를 가질 수 있다. 실시예로서, 제2 슬릿 구조(SLS2)는 도전막들(11) 중 선택 라인에 대응되는 적어도 하나의 도전막(11)을 관통하고, 워드 라인에 대응되는 도전막들(11)을 관통하지 않는 깊이를 가질 수 있다.
참고로, 도 2a 및 도 2b에 도시된 제1 슬릿 구조(SLS1), 제2 슬릿 구조(SLS2), 필라 구조(P)의 개수는 다양하게 변경될 수 있다. 예를 들어, 한 쌍의 제1 슬릿 구조들(SLS1)의 사이에 위치된 필라 구조(P)의 개수, 제1 슬릿 구조(SLS1)와 제2 슬릿 구조(SLS2)의 사이에 위치된 필라 구조(P)의 개수, 한 쌍의 제1 슬릿 구조들(SLS1)의 사이에 위치된 컷팅 구조(CS)의 개수, 제1 슬릿 구조(SLS1)와 제2 슬릿 구조(SLS2)의 사이에 위치된 컷팅 구조(CS)의 개수 등이 변경될 수 있다.
전술한 바와 같은 구조에 따르면, 컷팅 구조(CS)를 이용하여 하나의 필라 구조(P)를 복수개의 필라 구조들(P1, P2)로 분리시킬 수 있다. 따라서, 하나의 필라 구조(P)로 구현되는 메모리 셀들의 개수를 증가시킬 수 있다. 게이트 구조물(GST)에 포함된 도전막들(11)의 적층 수를 증가시키지 않더라도, 게이트 구조물(GST)에 포함된 메모리 셀들의 개수를 증가시킬 수 있다.
또한, 컷팅 구조(CS)의 돌출부들(PT)에 의해 필라 구조들(P1, P2) 각각의 제1 채널막(14A) 및 제2 채널막(14B)의 에지 부분에서 단면이 이루는 각도가 90도 보다 작은 각도를 이룰 수 있다. 이로 인하여 제1 채널막(14A) 및 제2 채널막(14B)의 전계가 보강되어 메모리 셀들의 프로그램 효율이 개선될 수 있다.
도 3a, 도 3b, 도 4a, 도 4b, 도 5a, 도 5b, 도 6a 내지 도 6c, 도 7a 및 도 7b는 본 발명의 일 실시 예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다.
도 3a 및 도 3b를 참조하면, 베이스(20) 상에 적층물(ST)을 형성할 수 있다. 베이스(20)는 반도체 기판, 소스 구조 등일 수 있다. 반도체 기판은 불순물이 도핑된 소스 영역을 포함할 수 있다. 소스 구조는 폴리실리콘, 텅스텐, 몰리브덴, 금속 등의 도전 물질을 포함하는 소스막을 포함할 수 있다. 또는, 소스 구조는 후속 공정에서 소스막으로 대체될 희생막을 포함할 수 있다.
제1 물질막들(21) 및 제2 물질막들(22)을 교대로 형성하여, 적층물(ST)을 형성할 수 있다. 제1 물질막들(21)은 제2 물질막들(22)에 대해 식각 선택비가 높은 물질을 포함할 수 있다. 일 예로, 제1 물질막들(21)이 질화물 등의 희생 물질을 포함할 수 있고 제2 물질막들(22)이 산화물 등의 절연 물질을 포함할 수 있다. 다른 예로, 제1 물질막들(21)이 폴리실리콘, 텅스텐, 몰리브덴 등의 도전 물질을 포함할 수 있고, 제2 물질막들(22)이 산화물 등의 절연 물질을 포함할 수 있다.
이어서, 적층물(ST)을 관통하는 홀들(H)을 형성할 수 있다. 홀들(H)은 제1 방향(I) 및 제1 방향(I)과 교차된 제2 방향(Ⅱ)으로 배열될 수 있다. 제1 방향(I)으로 이웃한 홀들(H)은 중심이 일치하도록 배열될 수 있다. 제2 방향(Ⅱ)으로 배열된 홀들(H)은 중심이 어긋나도록 배열될 수 있다. 홀들(H)은 원형, 타원형, 다각형 등의 형태를 가질 수 있다.
홀들(H)의 평면은 제1 방향(I)에서 제1 폭(W1)을 가질 수 있고, 제2 방향(Ⅱ)에서 제2 폭(W2)을 가질 수 있다. 제1 폭(W1)과 제2 폭(W2)은 동일하거나 상이할 수 있다. 예를 들어, 제2 폭(W2)이 제1 폭(W1)에 비해 넓을 수 있다.
도 4a 및 4b를 참조하면, 홀들(H)의 내부에 필라 구조들(P)을 형성할 수 있다. 필라 구조들(P)은 메모리막(31), 채널막(33) 및 절연 코어(35)를 포함할 수 있다. 실시예로서, 적층물(ST)을 관통하는 홀들(H)의 측벽 및 바닥면을 따라 메모리막(31)을 형성한 후, 메모리막(31)의 표면을 따라 채널막(33)을 형성한다. 이 후, 홀들(H)의 중심 영역이 매립되도록 절연 코어(35)를 형성한 후, 도전성 패드(37)를 형성할 수 있다. 예를 들어, 메모리막(31), 채널막(33) 및 절연 코어(35)의 최상부면 높이가 최상부의 제1 물질막(21)과 같거나 낮도록 메모리막(31), 채널막(33) 및 절연 코어(35)를 식각하고, 식각된 영역을 채우도록 도전성 패드(37)를 형성할 수 있다.
도 5a 및 5b를 참조하면, 식각 공정을 수행하여 제1 방향으로 연장되는 복수의 트렌치들(T)을 형성할 수 있다. 복수의 트렌치들(T) 각각은 적층물(ST) 및 필라 구조들을 관통하는 라인 형태를 가질 수 있다. 이에 따라 도 4a 및 도 4b의 필라 구조들(P) 각각이 제1 필라 구조(P1) 및 제2 필라 구조(P2)로 분리될 수 있다. 복수의 트렌치들(T) 각각의 폭(W3)은 서로 동일할 수 있다. 또한 라인 형태의 복수의 트렌치들(T)에 의해 제1 필라 구조(P1) 및 제2 필라 구조(P2)의 측벽이 노출될 수 있다. 즉, 트렌치(T)와 맞닿는 제1 필라 구조(P1)의 제1 도전성 패드(37A), 제1 절연 코어(35A), 제1 채널막(33A), 제1 메모리막(31A)의 측벽이 노출되고, 트렌치(T)와 맞닿는 제2 필라 구조(P2)의 제2 도전성 패드(37B), 제2 절연 코어(35B), 제2 채널막(33B), 제2 메모리막(31B)의 측벽이 노출된다.
도 6a 내지 도 6c를 참조하면, 추가 식각 공정을 수행하여 트렌치(T)와 맞닿는 제1 필라 구조(P1)의 측벽 및 제2 필라 구조(P2)의 측벽을 식각한다. 이에 따라 제1 필라 구조(P1) 및 제2 필라 구조(P2) 사이의 트렌치(T)의 폭(W4)이 추가 식각 공정 전의 트렌치(T)의 폭(W3) 보다 넓어진다. 추가 식각 공정은 제1 필라 구조(P1)의 측벽 및 제2 필라 구조(P2)의 측벽 중 중심 영역이 오목하게 식각되도록 수행될 수 있다. 예를 들어, 노출되는 제1 채널막(33A) 및 제1 메모리막(31A)의 에지 영역의 단면이 이루는 각도(D Ang)가 예각이 되고, 노출되는 제2 채널막(33B) 및 제2 메모리막(31B)의 에지 영역의 단면이 이루는 각도(D Ang)가 예각이 되도록 추가 식각 공정을 수행할 수 있다. 즉, 제1 채널막(33A)은 제1 절연 코어(35A)와 인접할수록 식각량이 증대되고, 제2 채널막(33B)은 제2 절연 코어(35B)와 인접할수록 식각량이 증대된다.
상술한 도 5a, 도 5b, 도 6a 내지 도 6c를 참조하면, 필라 구조들(P) 각각을 제1 필라 구조(P1) 및 제2 필라 구조(P2)로 분리하는 라인 형태의 트렌치를 형성하기 위한 제1 식각 공정과 제1 필라 구조(P1) 및 제2 필라 구조(P2) 각각의 채널막 에지부가 예각을 이루도록 트렌치(T)를 통해 노출되는 제1 필라 구조(P1) 및 제2 필라 구조(P2)의 측벽을 오목하게 식각하는 제2 식각 공정을 순차적으로 수행할 수 있다. 다른 실시 예로써, 상술한 제1 식각 공정과 제2 식각 공정을 한번의 식각 공정으로 수행할 수 있다. 예를 들어 필라 구조들(P) 각각의 상부에 마름모 형태의 오픈 영역을 갖는 마스크 패턴을 형성하고, 오픈 영역을 통해 노출되는 필라 구조들(P)을 식각하여 제1 필라 구조(P1) 및 제2 필라 구조(P2)를 분리하되, 1 필라 구조(P1) 및 제2 필라 구조(P2) 각각의 채널막 에지부가 예각을 이루도록 식각 공정을 수행할 수 있다.
도 7a 및 도 7b를 참조하면, 트렌치들 내부를 절연막으로 채워 컷팅 구조들(41)을 형성한다. 컷팅 구조들(41) 각각은 적층물(ST)을 관통하는 부분은 라인 형태를 가지며, 제1 필라 구조(P1)와 제2 필라 구조(P2)를 이격시키는 부분은 마름모 형태를 가진다. 예를 들어, 컷팅 구조들(41) 각각은 라인 형태를 가지며, 제1 필라 구조(P1)와 제2 필라 구조(P2)를 이격시키는 부분에서 제1 필라 구조(P1) 및 제2 필라 구조(P2) 방향으로 돌출되는 돌출부(PT)를 가질 수 있다. 돌출부(PT)는 삼각형 형태를 가질 수 있다.
이 후, 적층물(ST)을 관통하는 슬릿(SLS)을 형성하여 적층물의 제1 물질막들(도 6b의 21)의 표면을 노출시키고, 제1 물질막들(도 6b의 21)을 제거한다. 이 후, 제1 물질막들이 제거된 공간을 제3 물질막들(43)으로 채운다. 이를 통해, 제3 물질막들(43) 및 제2 물질막들(22)이 교대로 적층된 게이트 구조물(GST)을 형성할 수 있다.
상술한 본원 발명의 제1 실시 예에 따르면, 컷팅 구조(41)를 이용하여 하나의 필라 구조(P)를 복수개의 필라 구조들(P1, P2)로 분리시킬 수 있다. 따라서, 하나의 필라 구조(P)로 구현되는 메모리 셀들의 개수를 증가시킬 수 있다. 또한, 컷팅 구조(41)의 돌출부들(PT)에 의해 필라 구조들(P1, P2) 각각의 제1 채널막(33A) 및 제2 채널막(33B)의 에지 부분에서 단면이 이루는 각도가 90도 보다 작은 예각을 이룰 수 있다. 이로 인하여 제1 채널막(33A) 및 제2 채널막(33B)의 전계가 보강되어 메모리 셀들의 프로그램 효율이 개선될 수 있다.
도 8a 및 도 8b는 본 발명의 다른 실시 예에 따른 반도체 장치의 구조를 설명하기 위한 도면이다.
도 8a 및 도 8b를 참조하면, 반도체 장치는 게이트 구조물(GST), 제1 및 제2 필라 구조들(P1, P2), 컷팅 구조(71) 및 슬릿 구조(SLS)를 포함할 수 있다. 반도체 장치는 베이스(50)를 더 포함할 수 있다.
게이트 구조물(GST)은 교대로 적층된 도전막들(73) 및 절연막들(52)을 포함할 수 있다. 도전막들(73)은 메모리 셀, 선택 트랜지스터 등의 게이트 전극일 수 있다. 도전막들(73)은 폴리실리콘, 텅스텐, 몰리브덴, 금속 등의 도전 물질을 포함할 수 있다. 절연막들(52)은 적층된 도전막들(73)을 상호 절연시키기 위한 것일 수 있다. 절연막들(52)은 산화물, 질화물, 에어 갭 등의 절연 물질을 포함할 수 있다.
게이트 구조물(GST)은 베이스(50) 상에 위치될 수 있다. 베이스(50)는 반도체 기판, 소스막 등일 수 있다. 반도체 기판은 불순물이 도핑된 소스 영역을 포함할 수 있다. 소스막은 폴리실리콘, 텅스텐, 몰리브덴, 금속 등의 도전 물질을 포함할 수 있다.
하나의 제1 필라 구조(P1)와 하나의 제2 필라 구조(P2)는 하나의 필라 구조 쌍을 이룰 수 있다. 복수의 필라 구조 쌍들 각각은 게이트 구조물(GST)을 관통할 수 있다. 복수의 필라 구조 쌍들은 제1 방향(I) 및 제1 방향(I)과 교차된 제2 방향(Ⅱ)으로 배열될 수 있다.
한 쌍의 제1 필라 구조(P1) 및 제2 필라 구조(P2)는 컷팅 구조(CS)에 의해 물리적 및 전기적으로 분리될 수 있다. 한 쌍의 제1 필라 구조(P1)와 제2 필라 구조(P2)는 컷팅 구조(CS)를 사이에 두고 제2 방향(Ⅱ)으로 이웃할 수 있고, 컷팅 구조(CS)를 기준으로 대칭된 구조를 가질 수 있다. 제1 필라 구조(P1) 및 제2 필라 구조(P2)는 평탄한 면이 서로 마주하는 반원 원통 형태를 가질 수 있다.
실시예로서, 제1 필라 구조(P1) 및 제2 필라 구조(P2)는 채널막(63A, 63B)을 포함하는 채널 구조일 수 있다. 제1 필라 구조(P1)는 제1 채널 구조일 수 있고, 제2 필라 구조(P2)는 제2 채널 구조일 수 있다. 제1 필라 구조(P1)와 도전막들(73)이 교차되는 위치에 제1 메모리 셀들 또는 선택 트랜지스터들이 위치될 수 있고, 제2 필라 구조(P2)와 도전막들(73)이 교차되는 위치에 제2 메모리 셀들 또는 선택 트랜지스터들이 위치될 수 있다. 컷팅 구조(CS)를 사이에 두고 제2 방향(Ⅱ)으로 이웃한 제1 메모리 셀과 제2 메모리 셀은 개별적으로 구동될 수 있다.
제1 필라 구조(P1)는 제1 메모리막(61A), 제1 채널막(63A), 및 제1 절연 코어(65A)을 포함할 수 있다. 제1 절연 코어(65A)는 반원 원통 형태를 가질 수 있으며, 제1 채널막(63A)은 제1 절연 코어(65A)의 측벽들 중 곡면 측벽 일부를 감싸도록 형성될 수 있다. 또한, 제1 메모리막(61A)은 제1 채널막(63A)의 측벽 표면을 감싸도록 형성될 수 있다.
제1 채널막(63A)은 메모리 셀, 선택 트랜지스터 등의 채널이 형성되는 영역일 수 있다. 제1 채널막(63A)은 실리콘, 저마늄 등의 반도체 물질을 포함할 수 있다. 제1 필라 구조(P1)는 제1 도전성 패드(67A)를 더 포함할 수 있다. 제1 도전성 패드(67A)는 제1 채널막(63A)과 연결될 수 있고, 도전성 물질을 포함할 수 있다.
제2 필라 구조(P2)는 제1 필라 구조(P1)와 유사한 구조를 가질 수 있다.
컷팅 구조(CS)는 제1 필라 구조(P1)와 제2 필라 구조(P2) 사이를 관통하여 베이스(50)까지 확장될 수 있다. 컷팅 구조(CS)는 제1 필라 구조(P1)의 평탄면과 제2 필라 구조(P2)의 평탄면 사이에 배치되어 이들과 접할 수 있다.
컷팅 구조(CS)는 게이트 구조물(GST)을 관통하여 제1 방향(I)으로 확장될 수 있다. 컷팅 구조(CS)는 복수의 필라 구조 쌍을 연속적으로 관통할 수 있다. 컷팅 구조(CS)는 제1 방향(I)으로 배열된 적어도 2개의 필라 구조 쌍을 가로지를 수 있다.
컷팅 구조(CS)는 제1 방향(I)으로 연장된 라인 형태를 가지며, 제1 채널막(63A)과 제2 채널막(63B)과 접하는 부분에서 제1 채널막(63A)과 제2 채널막(63B) 방향으로 돌출되는 돌출부들(PT)을 갖는다. 이에 따라 제1 채널막(63A)과 제2 채널막(63B) 각각의 곡면의 길이는 제1 메모리막(61A)과 제2 메모리막(61B) 각각의 곡선의 길이보다 짧다. 컷팅 구조(CS)는 산화물, 질화물, 에어 갭 등의 절연 물질을 포함할 수 있다.
전술한 바와 같은 구조에 따르면, 컷팅 구조(CS)를 이용하여 하나의 필라 구조 쌍이 복수개의 필라 구조들(P1, P2)로 분리시킬 수 있다. 따라서, 하나의 필라 구조 쌍으로 구현되는 메모리 셀들의 개수를 증가시킬 수 있다. 게이트 구조물(GST)에 포함된 도전막들(73)의 적층 수를 증가시키지 않더라도, 게이트 구조물(GST)에 포함된 메모리 셀들의 개수를 증가시킬 수 있다.
또한, 컷팅 구조(CS)의 돌출부들(PT)에 의해 필라 구조들(P1, P2) 각각의 제1 채널막(63A)과 제2 채널막(63B)의 에지 부분이 제1 메모리막(61A) 및 제2 메모리막(61B)에 비해 짧게 형성될 수 있다. 이로 인하여 제1 채널막(63A)과 제2 채널막(63B)의 에지 영역에서의 전계가 보강되어 메모리 셀들의 프로그램 효율이 개선될 수 있다.
도 9a, 도 9b, 도 10a, 도 10b, 도 11a, 도 11b, 도 12a, 도 12b, 도 13a 및 도 13b는 본 발명의 다른 실시 예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다.
도 9a 및 도 9b를 참조하면, 베이스(50) 상에 적층물(ST)을 형성할 수 있다. 베이스(50)는 반도체 기판, 소스 구조 등일 수 있다. 반도체 기판은 불순물이 도핑된 소스 영역을 포함할 수 있다. 소스 구조는 폴리실리콘, 텅스텐, 몰리브덴, 금속 등의 도전 물질을 포함하는 소스막을 포함할 수 있다. 또는, 소스 구조는 후속 공정에서 소스막으로 대체될 희생막을 포함할 수 있다.
제1 물질막들(51) 및 제2 물질막들(52)을 교대로 형성하여, 적층물(ST)을 형성할 수 있다. 제1 물질막들(51)은 제2 물질막들(52)에 대해 식각 선택비가 높은 물질을 포함할 수 있다. 일 예로, 제1 물질막들(51)이 질화물 등의 희생 물질을 포함할 수 있고 제2 물질막들(52)이 산화물 등의 절연 물질을 포함할 수 있다. 다른 예로, 제1 물질막들(51)이 폴리실리콘, 텅스텐, 몰리브덴 등의 도전 물질을 포함할 수 있고, 제2 물질막들(52)이 산화물 등의 절연 물질을 포함할 수 있다.
이어서, 적층물(ST)을 관통하는 홀들(H)을 형성할 수 있다. 홀들(H)은 제1 방향(I) 및 제1 방향(I)과 교차된 제2 방향(Ⅱ)으로 배열될 수 있다. 제1 방향(I)으로 이웃한 홀들(H)은 중심이 일치하도록 배열될 수 있다. 제2 방향(Ⅱ)으로 배열된 홀들(H)은 중심이 어긋나도록 배열될 수 있다. 홀들(H)은 원형, 타원형, 다각형 등의 형태를 가질 수 있다.
홀들(H)의 평면은 제1 방향(I)에서 제1 폭(W1)을 가질 수 있고, 제2 방향(Ⅱ)에서 제2 폭(W2)을 가질 수 있다. 제1 폭(W1)과 제2 폭(W2)은 동일하거나 상이할 수 있다. 예를 들어, 제2 폭(W2)이 제1 폭(W1)에 비해 넓을 수 있다.
도 10a 및 10b를 참조하면, 홀들(H)의 내부에 필라 구조들(P)을 형성할 수 있다. 필라 구조들(P)은 메모리막(61), 채널막(63) 및 절연 코어(65)를 포함할 수 있다. 실시예로서, 적층물(ST)을 관통하는 홀들(H)의 측벽 및 바닥면을 따라 메모리막(61)을 형성한 후, 메모리막(61)의 표면을 따라 채널막(63)을 형성한다. 이 후, 홀들(H)의 중심 영역이 매립되도록 절연 코어(65)를 형성한 후, 도전성 패드(67)를 형성할 수 있다. 예를 들어, 메모리막(61), 채널막(63) 및 절연 코어(65)의 최상부면 높이가 최상부의 제1 물질막(51)과 같거나 낮도록 메모리막(61), 채널막(63) 및 절연 코어(65)를 식각하고, 식각된 영역을 채우도록 도전성 패드(67)를 형성할 수 있다.
도 11a 및 11b를 참조하면, 식각 공정을 수행하여 제1 방향으로 연장되는 복수의 트렌치들(T)을 형성할 수 있다. 복수의 트렌치들(T) 각각은 적층물(ST) 및 필라 구조들을 관통하는 라인 형태를 가질 수 있다. 이에 따라 도 10a 및 도 10b의 필라 구조들(P) 각각이 제1 필라 구조(P1) 및 제2 필라 구조(P2)로 분리될 수 있다. 복수의 트렌치들(T) 각각의 폭(W3)은 서로 동일할 수 있다. 또한 라인 형태의 복수의 트렌치들(T)에 의해 제1 필라 구조(P1) 및 제2 필라 구조(P2)의 측벽이 노출될 수 있다. 즉, 트렌치(T)와 맞닿는 제1 필라 구조(P1)의 제1 도전성 패드(67A), 제1 절연 코어(65A), 제1 채널막(63A), 제1 메모리막(61A)의 측벽이 노출되고, 트렌치(T)와 맞닿는 제2 필라 구조(P2)의 제2 도전성 패드(67B), 제2 절연 코어(65B), 제2 채널막(63B), 제2 메모리막(61B)의 측벽이 노출된다.
도 12a 및 도 12b를 참조하면, 추가 식각 공정을 수행하여 트렌치(T)와 맞닿는 제1 필라 구조(P1)의 제1 채널막(63A) 및 제2 필라 구조(P2)의 제2 채널막(63B)의 양단 에지 부분을 일정 깊이 식각하여 리세스 영역(R)을 형성한다. 이에 따라 제1 채널막(63A)은 반원 원통형의 제1 절연 코어(65A) 중 곡면 표면에 접하되, 제1 절연 코어(65A)의 곡면 표면 중 일부만을 감싸도록 형성되고, 제2 채널막(63B)은 반원 원통형의 제2 절연 코어(65B) 중 곡면 표면에 접하되, 제2 절연 코어(65B)의 곡면 표면 중 일부만을 감싸도록 형성된다. 또한, 제1 채널막(63A)은 제1 메모리막(61A) 보다 곡면 길이가 짧게 형성되고, 제2 채널막(63B)은 제2 메모리막(61B) 보다 곡면 길이가 짧게 형성된다. 즉, 제1 메모리막(61A)은 제1 채널막(63A)의 곡면 표면을 감싸되, 양단 에지 영역 부분이 제1 채널막(63A)의 에지 부분보다 돌출된다. 또한, 제2 메모리막(61B)은 제2 채널막(63B)의 곡면 표면을 감싸되, 양단 에지 영역 부분이 제2 채널막(63B)의 에지 부분보다 돌출된다.
도 13a 및 도 13b를 참조하면, 트렌치들 내부를 절연막으로 채워 컷팅 구조들(71)을 형성한다. 컷팅 구조들(71) 각각은 적층물(ST) 및 제1 필라 구조(P1)와 제2 필라 구조(P2)를 이격시키는 부분은 라인 형태를 가지며, 제1 필라 구조(P1)의 제1 채널막(63A) 양단 에지부와 맞닿는 부분 및 제2 필라 구조(P2)의 제2 채널막(63B) 양단 에지부와 맞닿는 부분에서 돌출부(PT)를 갖도록 형성된다.
이 후, 적층물(ST)을 관통하는 슬릿(SLS)을 형성하여 적층물의 제1 물질막들(도 11a의 51)의 표면을 노출시키고, 제1 물질막들(도 11b의 51)을 제거한다. 이 후, 제1 물질막들이 제거된 공간을 제3 물질막들(73)으로 채운다. 이를 통해, 제3 물질막들(73) 및 제2 물질막들(52)이 교대로 적층된 게이트 구조물(GST)을 형성할 수 있다.
도 14는 본 발명의 일 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 14를 참조하면, 메모리 시스템(memory system; 1000)은, 데이터가 저장되는 메모리 장치(memory device; 1200) 및 메모리 장치(1200)와 호스트(Host; 2000) 사이에서 통신하는 컨트롤러(controller; 1100)를 포함할 수 있다.
호스트(2000)는 메모리 시스템(1000)에 데이터를 저장하거나 메모리 시스템(1000)으로부터 데이터를 회수(retrieve)하는 장치 또는 시스템일 수 있다. 호스트(2000)는 다양한 동작을 위한 요청들을 생성하고, 생성된 요청들을 메모리 시스템(1000)에게 출력할 수 있다. 요청들은 프로그램 동작(program operation)을 위한 프로그램 요청(program request), 리드 동작(read operation)을 위한 리드 요청(read request), 소거 동작(erase operation)을 위한 소거 요청(erase request) 등을 포함할 수 있다. 호스트(2000)는 PCIe(Peripheral Component Interconnect Express), ATA(Advanced Technology Attachment), SATA(Serial ATA), PATA(Parallel ATA), SAS(serial attached SCSI), NVMe(Non-Volatile Memory Express), USB(Universal Serial Bus), MMC(Multi-Media Card), ESDI(Enhanced Small Disk Interface), 또는 IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스들을 통해 메모리 시스템(1000)과 통신할 수 있다.
호스트(2000)는 컴퓨터(computer), 휴대용 디지털 장치(portable digital device), 태블릿(tablet), 디지털 카메라(digital camera), 디지털 오디오 플레이어(digital audio player), 텔레비전(television), 무선 통신 장치(wireless communication device) 또는 이동 전화기(cellular phone) 중 적어도 하나를 포함할 수 있으나, 본 발명의 실시예들이 이에 한정되는 것은 아니다.
컨트롤러(1100)는 메모리 시스템(1000)의 동작을 전반적으로 제어할 수 있다. 컨트롤러(1100)는 호스트(2000)의 요청에 따라 메모리 장치(1200)를 제어할 수 있다. 컨트롤러(1100)는 호스트(2000)의 요청에 따라 프로그램(program) 동작, 리드(read) 동작 및 소거(erase) 동작 등이 수행될 수 있도록 메모리 장치(1200)를 제어할 수 있다. 또는, 컨트롤러(1100)는 호스트(2000)의 요청이 없더라도 메모리 시스템(1000)의 성능 개선을 위한 백그라운드(background) 동작 등을 수행할 수 있다.
컨트롤러(1100)는 메모리 장치(1200)의 동작을 제어하기 위하여 제어 신호 및 데이터 신호를 메모리 장치(1200)로 전송할 수 있다. 제어 신호 및 데이터 신호는 서로 다른 입출력 라인들을 통하여 메모리 장치(1200)로 전송될 수 있다. 데이터 신호는, 커맨드, 어드레스 또는 데이터를 포함할 수 있다. 제어 신호는 데이터 신호가 입력되는 구간을 구분하는 데 이용될 수 있다.
메모리 장치(1200)는 컨트롤러(1100)의 제어에 따라 프로그램 동작, 리드 동작 및 소거 동작 등을 수행할 수 있다. 메모리 장치(1200)는 전원 공급이 차단되면 저장된 데이터가 소멸되는 휘발성 메모리 장치, 또는 전원 공급이 차단되더라도 저장된 데이터가 유지되는 비휘발성 메모리 장치로 구현될 수 있다. 메모리 장치(1200)는 앞서 도 2a 내지 도 2b 또는 도 8을 참조하여 설명한 구조를 갖는 반도체 장치일 수 있다. 메모리 장치(1200)는 앞서 도 3a, 도 3b, 도 4a, 도 4b, 도 5a, 도 5b, 도 6a 내지 도 6c, 도 7a 및 도 7b 또는 도 9a, 도 9b, 도 10a, 도 10b, 도 11a, 도 11b, 도 12a, 도 12b, 도 13a 및 도 13b를 참조하여 설명한 제조 방법에 의해 제조된 반도체 장치일 수 있다.
도 15는 본 발명의 일 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 15를 참조하면, 메모리 시스템(memory system; 30000)은, 이동 전화기(cellular phone), 스마트폰(smart phone), 태블릿(tablet), PC(personal computer), PDA(personal digital assistant) 또는 무선 통신 장치로 구현될 수 있다. 메모리 시스템(30000)은, 메모리 장치(2200)와 메모리 장치(2200)의 동작을 제어할 수 있는 컨트롤러(2100)를 포함할 수 있다.
컨트롤러(2100)는, 프로세서(processor; 3100)의 제어에 따라 메모리 장치(2200)의 데이터 액세스 동작, 예컨대 프로그램(program) 동작, 소거(erase) 동작 또는 리드(read) 동작 등을 제어할 수 있다.
메모리 장치(2200)에 프로그램된 데이터는 컨트롤러(2100)의 제어에 따라 디스플레이(display; 3200)를 통하여 출력될 수 있다.
무선 송수신기(radio transceiver; 3300)는, 안테나(ANT)를 통하여 무선 신호를 주고받을 수 있다. 예컨대, 무선 송수신기(3300)는, 안테나(ANT)를 통하여 수신된 무선 신호를 프로세서(3100)에서 처리(process)될 수 있는 신호로 변경할 수 있다. 따라서, 프로세서(3100)는, 무선 송수신기(3300)로부터 출력된 신호를 처리(process)하고 처리(process)된 신호를 컨트롤러(2100) 또는 디스플레이(3200)로 전송할 수 있다. 컨트롤러(2100)는, 프로세서(3100)에 의하여 처리(process)된 신호를 메모리 장치(2200)에 전송할 수 있다. 또한, 무선 송수신기(3300)는, 프로세서(3100)로부터 출력된 신호를 무선 신호로 변경하고 변경된 무선 신호를 안테나(ANT)를 통하여 외부 장치로 출력할 수 있다. 입력 장치(Input Device; 3400)는, 프로세서(3100)의 동작을 제어하기 위한 제어 신호 또는 프로세서(3100)에 의하여 처리(process)될 데이터를 입력할 수 있는 장치로서, 터치 패드(touch pad)와 컴퓨터 마우스(computer mouse)와 같은 포인팅 장치(pointing device), 키패드(keypad) 또는 키보드로 구현될 수 있다. 프로세서(3100)는, 컨트롤러(2100)로부터 출력된 데이터, 무선 송수신기(3300)로부터 출력된 데이터, 또는 입력 장치(3400)로부터 출력된 데이터가 디스플레이(3200)를 통하여 출력될 수 있도록 디스플레이(3200)의 동작을 제어할 수 있다.
실시예에 따라, 메모리 장치(2200)의 동작을 제어할 수 있는 컨트롤러(2100)는, 프로세서(3100)의 일부로서 구현될 수도 있고, 프로세서(3100)와는 별도의 칩으로 구현될 수 있다.
도 16은 본 발명의 일 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 16을 참조하면, 메모리 시스템(memory system; 40000)은 PC(personal computer), 태블릿(tablet), 넷-북(net-book), e-리더(e-reader), PDA(personal digital assistant), PMP(portable multimedia player), MP3 플레이어, 또는 MP4 플레이어로 구현될 수 있다.
메모리 시스템(40000)은, 메모리 장치(2200)와 메모리 장치(2200)의 데이터 처리 동작을 제어할 수 있는 컨트롤러(2100)를 포함할 수 있다.
프로세서(processor; 4100)는, 입력 장치(input device; 4200)를 통하여 입력된 데이터에 따라 메모리 장치(2200)에 저장된 데이터를 디스플레이(display; 4300)를 통하여 출력할 수 있다. 예컨대, 입력 장치(4200)는, 터치 패드 또는 컴퓨터 마우스와 같은 포인팅 장치, 키패드, 또는 키보드로 구현될 수 있다.
프로세서(4100)는, 메모리 시스템(40000)의 전반적인 동작을 제어할 수 있고 컨트롤러(2100)의 동작을 제어할 수 있다. 실시예에 따라, 메모리 장치(2200)의 동작을 제어할 수 있는 컨트롤러(2100)는, 프로세서(4100)의 일부로서 구현되거나, 프로세서(4100)와는 별도의 칩으로 구현될 수 있다.
도 17은 본 발명의 일 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 17을 참조하면, 메모리 시스템(50000)은, 이미지 처리 장치, 예컨대 디지털 카메라, 디지털 카메라가 부착된 이동 전화기, 디지털 카메라가 부착된 스마트 폰, 또는 디지털 카메라가 부착된 태블릿으로 구현될 수 있다.
메모리 시스템(50000)은, 메모리 장치(2200)와 메모리 장치(2200)의 데이터 처리 동작, 예컨대 프로그램 동작, 소거 동작 또는 리드 동작을 제어할 수 있는 컨트롤러(2100)를 포함한다.
메모리 시스템(50000)의 이미지 센서(image sensor; 5200)는, 광학 이미지를 디지털 신호들로 변환할 수 있고, 변환된 디지털 신호들은 프로세서(processor; 5100) 또는 컨트롤러(2100)로 전송될 수 있다. 프로세서(5100)의 제어에 따라, 상기 변환된 디지털 신호들은 디스플레이(display; 5300)를 통하여 출력되거나 컨트롤러(2100)를 통하여 메모리 장치(2200)에 저장될 수 있다. 또한, 메모리 장치(2200)에 저장된 데이터는, 프로세서(5100) 또는 컨트롤러(2100)의 제어에 따라 디스플레이(5300)를 통하여 출력될 수 있다.
실시예에 따라, 메모리 장치(2200)의 동작을 제어할 수 있는 컨트롤러(2100)는, 프로세서(5100)의 일부로서 구현되거나 프로세서(5100)와는 별개의 칩으로 구현될 수 있다.
도 18은 본 발명의 일 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 18을 참조하면, 메모리 시스템(memory system; 70000)은, 메모리 카드(memory card) 또는 스마트 카드(smart card)로 구현될 수 있다. 메모리 시스템(70000)은 메모리 장치(2200), 컨트롤러(2100) 및 카드 인터페이스(card interface; 7100)를 포함할 수 있다.
컨트롤러(2100)는, 메모리 장치(2200)와 카드 인터페이스(7100) 사이에서 데이터의 교환을 제어할 수 있다. 실시예에 따라, 카드 인터페이스(7100)는, SD(secure digital) 카드 인터페이스 또는 MMC(multi-media card) 인터페이스일 수 있으나 이에 한정되는 것은 아니다.
카드 인터페이스(7100)는, 호스트(HOST; 60000)의 프로토콜에 따라 호스트(60000)와 컨트롤러(2100) 사이에서 데이터 교환을 인터페이스할 수 있다. 실시예에 따라, 카드 인터페이스(7100)는, USB(Universal Serial Bus) 프로토콜, IC(InterChip)-USB 프로토콜을 지원할 수 있다. 여기서, 카드 인터페이스(7100)는, 호스트(60000)가 이용하는 프로토콜을 지원할 수 있는 하드웨어, 상기 하드웨어에 탑재된 소프트웨어 또는 신호 전송 방식을 의미할 수 있다.
메모리 시스템(70000)이 PC, 태블릿, 디지털 카메라, 디지털 오디오 플레이어, 이동 전화기, 콘솔 비디오 게임 하드웨어, 또는 디지털 셋-탑 박스와 같은 호스트(60000)의 호스트 인터페이스(6200)와 접속될 때, 호스트 인터페이스(6200)는 마이크로프로세서(microprocessor; 6100)의 제어에 따라 카드 인터페이스(7100)와 컨트롤러(2100)를 통하여 메모리 장치(2200)와 데이터 통신을 수행할 수 있다.
10: 베이스 11: 도전막
12: 절연막 13A: 제1 메모리막
13B: 제2 메모리막 14A: 제1 채널막
14B: 제2 채널막 15A: 제1 도전성 패드
15B: 제2 도전성 패드 16A: 제1 절연 코어
16B: 제2 절연 코어 PT: 돌출부
CS: 컷팅 구조 SLS1: 제1 슬릿 구조
SLS2: 제2 슬릿 구조

Claims (20)

  1. 교대로 적층된 도전막들 및 절연막들을 포함하는 게이트 구조물;
    상기 게이트 구조물을 관통하고, 제1 방향으로 배열된 채널 구조들; 및
    상기 제1 방향으로 확장되고, 상기 채널 구조들을 연속으로 관통하는 컷팅 구조를 포함하며,
    상기 채널 구조들 각각은 상기 컷팅 구조에 의해 상호 분리된 제1 채널 구조 및 제2 채널 구조를 포함하며,
    상기 제1 채널 구조 및 상기 제2 채널 구조는 상기 컷팅 구조와 맞닿는 부분이 오목한 반도체 장치.
  2. 제 1 항에 있어서,
    상기 컷팅 구조는 상기 제1 채널 구조 및 상기 제2 채널 구조와 맞닿는 부분에 상기 제1 채널 구조 및 상기 제2 채널 구조 방향으로 돌출된 돌출부를 포함하는 반도체 장치.
  3. 제 2 항에 있어서,
    상기 돌출부는 삼각형 패턴을 가지는 반도체 장치.
  4. 제 1 항에 있어서,
    상기 제1 채널 구조 및 상기 제2 채널 구조 각각은 수직 방향으로 연장되며 곡면 표면을 갖는 절연 코어;
    상기 절연 코어의 상기 곡면 표면을 감싸는 채널막; 및
    상기 채널막의 표면을 감싸는 메모리막을 포함하며,
    상기 채널막과 상기 메모리막의 양단 에지부의 단면은 예각을 이루는 반도체 장치.
  5. 제 1 항에 있어서,
    상기 컷팅 구조는 상기 게이트 구조물을 관통하는 부분은 라인 형태를 가지는 반도체 장치.
  6. 제 1 항에 있어서,
    상기 컷팅 구조는 상기 제1 채널 구조 및 상기 제2 채널 구조 사이를 관통하는 부분은 마름모 형태를 가지는 반도체 장치.
  7. 제 1 항에 있어서,
    상기 컷팅 구조는 절연 물질을 포함하는 반도체 장치.
  8. 적층물을 형성하는 단계;
    상기 적층물을 관통하고, 제1 방향으로 배열된 채널 구조들을 형성하는 단계;
    상기 채널 구조들 각각을 제1 채널 구조 및 제2 채널 구조로 분리하되, 상기 제1 채널 구조 및 상기 제2 채널 구조의 측벽이 오목하게 식각되는 식각 공정을 수행하여 분리 공간을 형성하는 단계; 및
    상기 분리 공간을 절연 물질로 채워 컷팅 구조를 형성하는 단계를 포함하는 반도체 장치의 제조 방법.

  9. 제 8 항에 있어서,
    상기 분리 공간을 형성하는 단계는 상기 채널 구조들을 연속으로 관통하여 상기 제1 채널 구조 및 상기 제2 채널 구조로 분리하고, 상기 제1 방향으로 연장된 트렌치를 형성하는 단계; 및
    추가 식각 공정을 수행하여 상기 트렌치에 의해 노출된 상기 제1 채널 구조 및 상기 채널 구조의 측벽 표면을 일정 두께 식각하는 단계를 포함하는 반도체 장치의 제조 방법.
  10. 제 8 항에 있어서,
    상기 채널 구조들을 형성하는 단계는 상기 적층물을 관통하는 홀들을 형성하는 단계;
    상기 홀들의 측벽에 메모리막을 형성하는 단계;
    상기 메모리막의 측벽에 채널막을 형성하는 단계; 및
    상기 홀들의 중심 영역을 절연 물질로 채워 절연 코어를 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
  11. 제 10 항에 있어서,
    상기 식각 공정은 상기 제1 채널 구조 및 상기 제2 채널 구조를 서로 분리하되, 상기 제1 채널 구조 및 상기 제2 채널 구조 각각의 상기 채널막 및 상기 메모리막의 양단 에지 부분이 예각을 이루도록 식각하는 반도체 장치의 제조 방법.
  12. 제 9 항에 있어서,
    상기 식각 공정에 의해 상기 분리 공간은 상기 제1 채널 구조 및 상기 제2 채널 구조와 맞닿는 부분이 삼각형 모양으로 확장되는 반도체 장치의 제조 방법.
  13. 교대로 적층된 도전막들 및 절연막들을 포함하는 게이트 구조물;
    상기 게이트 구조물을 관통하고, 제1 방향으로 배열된 채널 구조들; 및
    상기 제1 방향으로 확장되고, 상기 채널 구조들을 연속으로 관통하는 컷팅 구조를 포함하며,
    상기 채널 구조들 각각은 상기 컷팅 구조에 의해 상호 분리된 제1 채널 구조 및 제2 채널 구조를 포함하며,
    상기 컷팅 구조는 상기 제1 채널 구조 및 상기 제2 채널 구조 내부로 돌출된 돌출부를 포함하는 반도체 장치.
  14. 제 13 항에 있어서,
    상기 제1 채널 구조 및 상기 제2 채널 구조 각각은 수직 방향으로 연장되며 반원 원통 구조를 갖는 절연 코어;
    상기 절연 코어의 곡면 측벽의 일부를 감싸는 채널막; 및
    상기 채널막의 표면을 감싸는 메모리막을 포함하는 반도체 장치.
  15. 제 14 항에 있어서,
    상기 컷팅 구조는 상기 절연 코어의 평면 측벽, 상기 채널막의 양단 에지부, 및 상기 메모리막의 양단 에지부와 접촉하는 반도체 장치.
  16. 제 15 항에 있어서,
    상기 컷팅 구조는 상기 채널막의 양단 에지부와 맞닿는 부분에서 상기 돌출부를 갖는 반도체 장치.
  17. 제 13 항에 있어서,
    상기 컷팅 구조는 절연 물질을 포함하는 반도체 장치.
  18. 적층물을 형성하는 단계;
    상기 적층물을 관통하고, 제1 방향으로 배열된 채널 구조들을 형성하는 단계;
    상기 채널 구조들을 연속으로 관통하여 제1 채널 구조 및 제2 채널 구조로 분리하고, 상기 제1 방향으로 연장된 트렌치를 형성하는 단계;
    식각 공정을 수행하여 상기 트렌치에 의해 노출된 상기 제1 채널 구조 및 상기 제2 채널 구조의 채널막을 일정 두께 식각하는 단계; 및
    상기 트렌치를 절연 물질로 채워 컷팅 구조를 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
  19. 제 18 항에 있어서,
    상기 채널 구조들을 형성하는 단계는 상기 적층물을 관통하는 홀들을 형성하는 단계;
    상기 홀들의 측벽에 메모리막을 형성하는 단계;
    상기 메모리막의 측벽에 상기 채널막을 형성하는 단계; 및
    상기 홀들의 중심 영역을 절연 물질로 채워 절연 코어를 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
  20. 제 19 항에 있어서,
    상기 식각 공정은 상기 트렌치에 의해 노출된 상기 채널막의 양단 에지부를 일정 두께 식각하여 상기 메모리막의 양단 에지부가 상기 채널막의 상기 양단 에지부보다 돌출되도록 형성하는 반도체 장치의 제조 방법.
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