KR20230055380A - 디스플레이 장치 및 발광 다이오드 디바이스 - Google Patents

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바오쥔 스
수이제 왕
커 류
다중 천
중-잉 장
원-쟈 황
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샤먼 산안 옵토일렉트로닉스 컴퍼니 리미티드
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Abstract

발광 다이오드 디바이스는 기판 표면(100a)을 가지는 기판(100), 기판 표면(100a)과 대향하는 에피택셜 표면을 가지는 에피택셜 구조(20), 및 에피택셜 표면 상에서 배치된 복수의 브릿징 전극(800)을 포함한다. 에피택셜 구조(20)는 기판 표면(100a) 상에서 이격되게 그리고 순차적으로 배치된 제1, 제2, 및 제3 발광 유닛(201, 202, 203)을 포함한다. 제2 발광 유닛(202)의 투영은 제1 에지(220), 및 제1 에지(220)와 접속되고 제1 에지(220)에 수직인 제2 에지(230)를 가진다. 제2 발광 유닛(202)은 이젝터 핀에 의해 푸시되도록 구비되는 에피택셜 표면 상의 평탄한 조작 구역(202A)을 가진다. 제2 에지(230)의 길이(L2')는 조작 구역(202A)의 직경(D) 이상이다.

Description

디스플레이 장치 및 발광 다이오드 디바이스{DISPLAY APPARATUS AND LIGHT EMITTING DIODE DEVICE}
개시내용은 반도체 디바이스에 관한 것으로, 더 상세하게는, 발광 다이오드 디바이스 및 디스플레이 장치에 관한 것이다.
발광 다이오드(light emitting diode)(LED)의 개발은 소형화 및 극소형화를 향해 이동하고 있었다. LED는 밀리미터(mm)-레벨 또는 심지어 마이크로미터(μm)-레벨 피치를 갖는 어레이(array)로 소형화될 수 있다. 그러므로, LED는 디스플레이 스크린에서의 극도로 높은 해상도를 달성하기 위하여 이용될 수 있어서, 이로써 LED는 디스플레이 기술과 같은 다양한 분야에서 널리 이용된다.
현재, 감소된 크기를 갖는 플립-칩(flip-chip) LED는 백라이트 디스플레이(backlit display) 및 RGB 디스플레이(RGB display)와 같은 다양한 디스플레이 제품에서 널리 적용되었다. 현재는, 디스플레이 제품은 수천 또는 심지어 수만 개의 LED를 포함할 수 있고, LED들 각각은 단일 발광 유닛, 또는 직렬로 접속되고 회로 보드 상부에서 뒤집히고 회로 보드 상에서 장착된 2개의 발광 유닛을 포함할 수 있다. LED의 크기가 더 작아질 때, 다이(die) 사이의 거리는 더 근접하고, 이에 의해, 디스플레이 제품의 콘트라스트 비율(contrast ratio)이 증가된다.
디스플레이 제품을 제조할 시에, LED의 전방 측부의 중심 영역(조작 구역)을 이젝터 핀(ejector pin)에 의해 푸시하는 것을 통해, LED는 성장 기판(growth substrate)으로부터 회로 보드로 전달될 필요가 있다. 그러나, 이러한 제조 프로세스는 높은 기술적 요건, 높은 가격, 낮은 전달 효율, 및 낮은 정렬 정밀도와 같은 단점을 가진다. 각각의 LED가 홈(groove)에 의해 이격된 2개의 발광 유닛을 포함하는 예에서, 이젝터 핀에 대한 조작 구역은 홈, 및 홈에 인접한 발광 유닛의 측부 영역에서 공통적으로 위치된다. 홈이 완전히 평탄하지 않으므로, 각각의 LED 상의 절연 층(insulating layer)은 이젝터 핀의 동작 동안에 균열(cracking)의 여지가 있다. 절연 층 내의 균열은 LED에서의 전류 누설로 귀착될 수 있다.
균열 문제를 해결하기 위한 접근법은 LED의 절연 층이 이젝터 핀에 의해 손상되는 것을 방지하기 위하여 홈 내에 금속 블록을 배치하는 것이다. 그러나, 이 금속 블록은 LED의 발광 유닛에 의해 방출된 광을 흡수할 수 있고, 이것은 LED의 발광 효율에 영향을 줄 수 있다.
그러므로, 개시내용의 목적은 종래 기술의 결점 중의 적어도 하나를 완화할 수 있는 발광 다이오드(light emitting diode)(LED) 디바이스를 제공하기 위한 것이다.
개시내용에 따르면, LED 디바이스는 기판 표면을 가지는 기판, 기판 표면에 반대인 에피택셜 표면(epitaxial surface)을 가지는 에피택셜 구조, 및 복수의 브릿징 전극(bridging electrode)을 포함한다.
기판 표면은 제1 측부, 및 제1 측부와 접속되고 제1 측부에 수직인 제2 측부를 포함한다. 제1 측부는 제2 측부의 길이 이상인 길이를 가진다.
에피택셜 구조는 제2 측부로부터 멀어지는 방향을 따라 이러한 순서로 기판 표면 상에서 이격되게 그리고 순차적으로 배치되는 제1 발광 유닛, 제2 발광 유닛, 및 제3 발광 유닛을 포함한다. 제1 발광 유닛, 제2 발광 유닛, 및 제3 발광 유닛의 각각은 기판 표면으로부터 멀어지는 방향으로 기판 표면 상에서 순차적으로 형성된 제1 반도체 층, 활성 층, 및 제2 반도체 층을 포함한다. 기판 표면 상에서의 제1 발광 유닛, 제2 발광 유닛, 및 제3 발광 유닛 각각의 투영(projection)은 제1 에지(edge), 및 제1 에지와 접속되고 제1 에지에 수직인 제2 에지를 가진다. 제1 에지는 기판의 제2 측부에 대해 평행하고, 제2 에지의 길이 이상인 길이를 가진다.
브릿징 전극들 각각은 에피택셜 표면(epitaxial surface) 상에서 배치되고, 제1 발광 유닛, 제2 발광 유닛, 및 제3 발광 유닛의 2개의 인접한 것들 사이에서 전기적으로 접속된다.
제2 발광 유닛은 추가로, 이젝터 핀에 의해 푸시되도록 구비되고 원형 형태인 에피택셜 표면 상의 평탄한 조작 구역을 가진다. 제2 에지의 길이는 조작 구역의 직경 이상이다. 조작 구역의 직경은 적어도 60 μm이다.
개시내용의 다른 특징 및 장점은 첨부 도면을 참조한 실시예(들)의 다음의 상세한 설명에서 분명해질 것이다. 다양한 특징은 축척에 맞게 그려지지 않을 수 있다는 것이 주목된다.
도 1은 개시내용에 따른 발광 다이오드(LED) 디바이스의 제1 실시예를 예시하는 단면 개략도이다.
도 2는 LED 디바이스의 제1 실시예를 예시하는 개략적인 상면도이다.
도 3은 LED 디바이스의 제1 실시예의 브릿징 전극을 예시하는 개략적인 상면도이다.
도 4는 LED 디바이스의 제2 실시예를 예시하는 개략적인 상면도이다.
도 5는 LED 디바이스의 제2 실시예의 브릿징 전극을 예시하는 개략적인 상면도이다.
개시내용이 상세하게 설명되기 전에, 적절한 것으로 고려될 경우에, 참조 번호 또는 참조 번호의 말단 부분은 유사한 특성을 임의적으로 가질 수 있는 대응하거나 유사한 엘리먼트를 지시하기 위하여 도면 사이에서 반복되었다는 것이 주목되어야 한다.
도 1 및 도 2를 참조하면, 개시내용에 따른 발광 다이오드(LED) 디바이스의 제1 실시예는 기판(100), 에피택셜 구조(20), 전류 차단 층(300), 투명한 전기적 전도성 층(400), 제1 전극(601), 제2 전극(701), 절연 구조(500), 복수의 브릿징 전극(800), 제1 솔더 패드(solder pad)(901), 및 제2 솔더 패드(902)를 포함한다.
기판(100)의 예는 사파이어 기판(sapphire substrate), 갈륨 비화물(gallium arsenide)(GaAs) 기판, 갈륨 질화물(gallium nitride)(GaN) 기판, 및 실리콘 탄화물(silicon carbide)(SiC) 기판일 수 있지만, 이것으로 제한되지는 않는다. 이 실시예에서, 기판(100)은 사파이어 기판이다. 기판(100)은, 제1 측부(1001), 및 제1 측부(1001)와 접속되고 제1 측부(1001)에 수직인 제2 측부(1002)를 포함하는 기판 표면(100a)을 가진다. 제1 측부(1001)는 제2 측부(1002)의 길이(L2) 이상인 길이(L1)를 가진다. 제1 측부(1001) 및 제2 측부(1002)의 길이(L1, L2)는 독립적으로, 500 μm 이하일 수 있다. 예를 들어, 이 실시예에서, 제1 측부(1001)의 길이(L1)는 450 μm이고, 제2 측부(1002)의 길이(L2)는 300 μm이다. 일부 실시예에서, 기판(100)의 제2 측부(1002)의 길이(L2)에 대한 제1 측부(1001)의 길이(L1)의 비율은 3:1보다 크지 않다. 직사각형 형상을 가지는 기판 표면(100a)의 예에서, 길이(L2)에 대한 길이(L1)의 비율은 2:1이다. 제2 측부(1002)에 대한 제1 측부(1001)의 비율이 너무 클 때(즉, 기판(100)은 상대적으로 길고 좁은 치수를 가짐), 균열이 LED 디바이스에서 형성되는 것을 야기시킬 수 있는 변형(strain)이 에피택셜 구조(20)에 의해 기판(100) 상에서 생성될 것이라는 것이 주목되어야 한다. 균열과 같은 결함은 제조 수율을 감소시키고, LED 디바이스의 발광 균일성에 영향을 준다.
에피택셜 구조(20)는 기판 표면(100a)과 대향하는 에픽택셜 표면을 가지고, 3 개의 발광 유닛, 즉, 기판(100)의 제2 측부(1002)로부터 멀어지는 방향을 따라 이러한 순서로 기판 표면(100a) 상에서 이격되게 그리고 순차적으로 배치되는 제1 발광 유닛(201), 제2 발광 유닛(202), 및 제3 발광 유닛(203)을 포함한다. 이 실시예에서, 제1, 제2, 및 제3 발광 유닛(201, 202, 203)은 기판(100)의 제2 측부(1002)로부터 멀어지는 방향을 따라 정렬되고, 기판 표면(100a)의 부분을 노출시키는 홈에 의해 서로로부터 이격된다. 다시 말해서, 홈의 하부 부분은 기판 표면(100a)이다. 제1 내지 제3 발광 유닛(201, 202, 203)의 2개의 인접한 것들 사이의 홈들 각각은 30 μm 이하인 폭을 가진다. 일부 실시예에서, 에피택셜 구조(20)는 기판(100)의 기판 표면(100a)의 중심 부분 상에서 형성되고, 중심 부분을 포위하는 기판 표면(100a)의 주변 부분은 노출된다.
제1, 제2, 및 제3 발광 유닛(201, 202), 203) 각각은 기판 표면(100a)으로부터 멀어지는 방향으로 기판 표면(100a) 상에서 순차적으로 형성되는 제1 반도체 층(211), 활성 층(212), 및 제2 반도체 층(213)을 포함한다. 제1, 제2, 및 제3 발광 유닛(201, 202, 203) 각각에 대하여, 단차형 구조(stepped structure)가 에칭 프로세스에 의해 형성될 수 있어서, 제1 반도체 층(211)의 부분이 노출될 수 있다. 제1 반도체 층(211) 및 제2 반도체 층(213)은 전자(electron) 또는 정공(hole)을 제공하도록 구성되는 상이한(즉, 반대인) 전도성 유형, 전기적 성질, 극성, 또는 도핑 엘리먼트를 가진다. 예를 들어, 제1 반도체 층(211)이 n 형 반도체일 때, 제2 반도체 층(213)은 p 형 반도체 층이어야 하고, 그 반대도 마찬가지이다. 활성 층(212)에서 제1 및 제2 반도체 층(211, 213)에 의해 제공된 전자 및 정공의 조합은 전류에 의해 트리거링되고, 전기는 광자 에너지(photon energy)로 변환되어 광이 방출된다. 이 실시예에서, 제1, 제2, 및 제3 발광 유닛(201, 202, 203) 각각은 청색 광(blue light)을 방출한다.
기판 표면(100a) 상에서의 제1 발광 유닛(201), 제2 발광 유닛(202), 및 제3 발광 유닛(203) 각각의 투영은 제1 에지(220), 및 제1 에지(220)와 접속되고 제1 에지(220)에 수직인 제2 에지(230)를 가진다. 제1 에지(220)는 제2 에지(230)의 길이(L2') 이상인 길이(L1')를 가진다. 일부 실시예에서, 제1 에지(220)의 길이(L1')는 제2 측부(1002)의 길이(L2)보다 작다. 어떤 실시예에서, 제1, 제2, 및 제3 발광 유닛(201, 202, 203) 각각에 대하여, 제1 에지(220)는 기판(100)의 제2 측부(1002)에 대해 평행할 수 있다. 일부 실시예에서, 제1, 제2, 및 제3 발광 유닛(201, 202, 203) 각각에 대하여, 제2 에지(230)의 길이(L2')에 대한 제1 에지(220)의 길이(L1')의 비율은 3:1보다 크지 않고, 이것은 전류 확산(current spreading)과 연관된 문제를 회피할 수 있다. 제1, 제2, 및 제3 발광 유닛(201, 202, 203) 각각의 투영은 약 30000 μm2로부터 약 65000 μm2까지의 범위와 같은, 약 65000 μm2 이하인 면적을 가질 수 있다. 어떤 실시예에서, 제1, 제2, 및 제3 발광 유닛(201, 202, 203) 각각의 투영은 230 μm x 180 μm 또는 250 μm x 120 μm의 크기를 가져서, LED 디바이스는 더 양호한 발광 균일성을 획득하기 위하여 소형-크기 또는 박막형 LED 디바이스를 요구하는 백라이트 디스플레이 디바이스에 용이하게 적용될 수 있다. 기판(100)은 소형화된 박막형 LED 디바이스를 획득하기 위하여, 약 40 μm로부터 약 150 μm까지의 범위와 같은 감소된 두께를 가질 수 있다.
전류 차단 층(300)은 에피택셜 구조(20)의 에피택셜 표면, 및 제1, 제2, 및 제3 발광 유닛(201, 202, 203)의 임의의 2개의 인접한 것들 사이의 노출된 기판 표면(100a) 상에서 배치된다. 전류 차단 층(300)을 제조하기 위한 절연 재료의 예는 실리콘 산화물(silicon oxide), 실리콘 질화물(silicon nitride), 실리콘 질산화물(silicon oxynitride), 알루미늄 산화물(aluminum oxide), 및 그 조합을 포함할 수 있지만, 이것으로 제한되지는 않는다.
투명한 전기적 전도성 층(400)은 에피택셜 구조(20)의 에피택셜 표면 상에서 형성된다. 구체적으로, 투명한 전기적 전도성 층(400)은 제1, 제2, 및 제3 발광 유닛(201, 202, 203) 상에서 배치되는 전류 차단 층(300)의 부분을 피복하고, 제1, 제2, 및 제3 발광 유닛(201, 202, 203)의 2개의 인접한 것들 사이에서 배치되는 전류 차단 층(300)의 부분은 그로부터 노출된다. 기판 표면(100a) 상에서의 투명한 전기적 전도성 층(400)의 투영은 제1, 제2, 및 제3 발광 유닛(201, 202, 203) 중의 대응하는 하나의 투영 내에 속할 수 있다. 투명한 전기적 전도성 층(400)은 인듐 주석 산화물(indium tin oxide), 아연 산화물(zinc oxide), 알루미늄 아연 산화물(aluminum zinc oxide), 갈륨 아연 산화물(gallium zinc oxide), 인듐 아연 산화물(indium zinc oxide) 등과 같은, 활성 층(212)으로부터 방출된 광이 그것을 통과하는 것을 허용하는 금속성 재료 또는 투명한 전도성 재료로 이루어질 수 있다.
브릿징 전극들(800) 각각은 에피택셜 표면 상에서 배치되고, 제1, 제2, 및 제3 발광 유닛(201, 202, 203)의 2개의 인접한 것들 사이에서 전기적으로 접속된다. 브릿징 전극들(800) 각각은 2 μm로부터 10 μm까지의 범위인 폭을 가지는 금속 전극이다. 브릿징 전극들(800) 각각은 투명한 전기적 전도성 층(400)에 의해 피복되지 않는 전류 차단 층(300)의 노출된 부분을 피복한다. 브릿징 전극(800)은 제1, 제2, 및 제3 발광 유닛(201, 202, 203)을 직렬로 전기적으로 접속한다. 이 실시예에서, 2개의 브릿징 전극(800)은 제1, 제2, 및 제3 발광 유닛(201, 202, 203)의 접속을 위하여 이용된다. 브릿징 전극들(800) 중의 하나는 제1 발광 유닛(201)의 제2 반도체 층(213)과 제2 발광 유닛(202)의 제1 반도체 층(211) 사이에서 전기적으로 접속된다. 브릿징 전극들(800) 중의 다른 하나는 제2 발광 유닛(202)의 제2 반도체 층(213)과 제3 발광 유닛(203)의 제1 반도체 층(211) 사이에서 전기적으로 접속된다.
제1 전극(601)은 제1 발광 유닛(201)의 제1 반도체 층(211)의 노출된 부분 상에서 배치되고, 이러한 노출된 부분에 전기적으로 접속된다. 제2 전극(701)은 제3 발광 유닛(203)의 제2 반도체 층(213) 상에서 배치되고, 이러한 제2 반도체 층(213)에 전기적으로 접속된다. 구체적으로, 제2 전극(701)은 제3 발광 유닛(203)의 제2 반도체 층(213) 상에서 배치되는 투명한 전기적 전도성 층(400)의 부분과 접촉하고 이러한 부분에 전기적으로 접속된다. 제1 전극(601) 및 제2 전극(701) 각각은 (도 2에서 도시된 바와 같은) 제1 에지(220)를 따라 연장되는 연장 부분(602, 702)을 포함한다. 연장 부분들(602, 702) 각각은 금속으로 이루어질 수 있어서, 이로써 이를 통과하는 전류는 균일하게 확산될 수 있다. 제1 전극(601) 및 제2 전극(701) 각각에 대하여, 연장 부분(602, 702)은 제1 에지(220)에 대해 평행하게 배치될 수 있다.
절연 구조(500)는 에피택셜 구조(20), 브릿징 전극(800), 제1 전극(601), 및 제2 전극(602)을 피복한다. 다시 말해서, 절연 구조(500)는 에피택셜 표면, 및 에피택셜 표면을 접속하는 에피택셜 구조(20)의 측부 면을 피복할 수 있고, 제1, 제2, 및 제3 발광 유닛(201, 202, 203) 사이의 노출된 기판 표면(100a) 상에서 배치되도록 연장될 수 있다. 이러한 방식으로, 절연 구조(500)는 더 안정적인 방식으로 에피택셜 구조(20)의 측부 면을 피복할 수 있다.
절연 구조(500)는 광-반사 절연 구조(light-reflecting insulating structure)이고, 제1, 제2, 및 제3 발광 유닛(201, 202, 203)로부터 방출된 광을 기판(100)을 향해 반사하도록 구성되어, 이로써 반사된 광은 기판 표면(100a)과 대향하는 기판(100)의 광-진출 표면, 및 기판 표면(100a) 및 광-진출 표면을 상호접속하는 기판(100)의 측부 표면으로부터 방출될 수 있다. 절연 구조(500)는 상이한 굴절률(refractive index)을 가지는 유전체 층을 교대로 적층함으로써 형성될 수 있는 분산된 브래그 반사기(distributed Bragg reflector)(DBR)를 포함할 수 있다. 유전체 층들 각각은 TiO2, SiO2, HfO2, ZrO2, Nb2O5, 또는 MgF2로 이루어질 수 있다. 어떤 실시예에서, 절연 구조(500)는 교대로-적층된 TiO2 및 SiO2 층으로 이루어질 수 있다. DBR의 유전체 층들 각각은 특정 파장의 1/4인 광학적 두께를 가지고, DBR은 4개 내지 20개 쌍의 유전체 층을 가질 수 있다. 어떤 실시예에서, 절연 구조(500)의 최상단 층은 그 내습성(moisture-resistant) 성질로 인해 수분으로부터 LED 디바이스를 보호할 수 있는 SiNx로 이루어질 수 있다.
절연 구조(500)는 제1 전극(601)을 노출시키는 제1 관통 구멍(501), 및 제2 전극(602)을 노출시키는 제2 관통 구멍(502)으로 형성된다. 제1 솔더 패드(901)는 제1 발광 유닛(201) 상에서 배치되고, 제1 전극(601)에 전기적으로 접속되도록 제1 관통 구멍(501)을 충전시킨다. 제2 솔더 패드(902)는 제3 발광 유닛(203) 상에서 배치되고, 제2 전극(701)에 전기적으로 접속되도록 제2 관통 구멍(502)을 충전시킨다.
제2 발광 유닛(202)은 추가로, 이젝터 핀에 의해 푸시되도록 구비되고 원형 형태인, 에피택셜 구조(20)의 에피택셜 표면 상의 평탄한 조작 구역(202A)을 가진다. 조작 구역(202A)은 적어도 60 μm인 직경(D)을 가진다. 일부 실시예에서, 조작 구역(202A)의 직경(D)은 60 μm로부터 80 μm까지의 범위이다. 제2 에지(230)의 길이(L2')는 조작 구역(202A)의 직경(D) 이사일 수 있다. 일부 실시예에서, 제2 에지(230)의 길이(L2')는 적어도 80 μm이다. 이러한 방식으로, 브릿징 전극(800)은 브릿징 전극(800) 상에서 위치된 절연 구조(500)의 부분이 이젝터 핀에 의해 손상되어 LED 디바이스에서의 전류 누설을 야기시킬 수 있는 것을 방지하기 위하여 조작 구역(202A)의 2개의 반대 측부에서 배치될 수 있다.
어떤 실시예에서, 기판 표면(100a) 상에서 제1 발광 유닛(201)과 제2 발광 유닛(202) 사이에서 전기적으로 접속된 브릿징 전극들(800) 중의 하나의 브릿징 전극의 투영은 60 μm로부터 100 μm까지와 같은 60 μm 이상일 수 있는 제2 에지(230)를 따른 거리 (d)만큼, 제2 발광 유닛(202)과 제3 발광 유닛(203) 사이에서 전기적으로 접속된 브릿징 전극들(800) 중의 또 다른 하나의 브릿징 전극의 투영으로부터 이격된다.
제1, 제2, 및 제3 발광 유닛(201, 202, 203)의 전달가능성(transferability)을 추가로 개선시키기 위하여, 기판 표면(100a) 상에서의 제1 전극(601)의 투영은 적어도 80 μm인 제2 에지(230)를 따른 거리만큼, 제1 발광 유닛(201)과 제2 발광 유닛(202) 사이에서 전기적으로 접속된 브릿징 전극들(800) 중의 하나의 투영으로부터 이격되고, 제2 발광 유닛(202)의 제1 에지(220)의 길이(L1')는 적어도 100 μm이다. 제1 측부(1001)의 길이(L1)가 500 μm보다 크지 않을 경우에, 제1, 제2, 및 제3 발광 유닛(201, 202, 203) 각각에 대하여, 제2 에지(230)의 길이(L2')는 150 μm보다 크지 않다.
도 3을 추가로 참조하면, 브릿징 전극들(800) 각각은, 제1 측부(1001)를 따라 연장되고 제1 에지(220)에 수직인 중심 축(L)의 반대 측부들 상에서 대칭적으로 배열되는 제1 브릿징 서브-전극(810) 및 제2 브릿징 서브-전극(820)을 포함한다. 제1 브릿징 서브-전극(810) 및 제2 브릿징 서브-전극(820) 각각은 제1, 제2, 및 제3 발광 유닛(201, 202, 203)의 2개의 인접한 것들 사이에서 전기적으로 접속된다. 그러므로, 제1 브릿징 서브-전극(810) 및 제2 브릿징 서브-전극(820) 중의 하나가 손상되고 전기를 통전할 수 없을 경우에, 다른 하나는 LED 디바이스의 정상적인 기능을 허용하기 위하여 전도성을 여전히 유지할 수 있다.
브릿징 전극들(800) 각각에 대하여, 제1 브릿징 서브-전극(810) 및 제2 브릿징 서브-전극(820) 각각은 제1 부분(801), 제2 부분(803), 및 접속 부분(802)을 포함한다. 제1 부분(801)은 제1, 제2, 및 제3 발광 유닛(201, 202, 203)의 2개의 인접한 것들 중의 하나의 발광 유닛의 제2 반도체 층(213) 상에서 배치된다. 제2 부분(803)은 제1, 제2, 및 제3 발광 유닛(201, 202, 203)의 2개의 인접한 것들 중의 다른 하나의 발광 유닛의 제1 반도체 층(211) 상에서 배치된다. 접속 부분(802)은 제1 부분(801)을 제2 부분(803)에 접속하고, 제1, 제2, 및 제3 발광 유닛(201, 202, 203)의 2개의 인접한 것들을 가로질러서 배치된다.
일부 실시예에서, 제1 전극(601) 및 제2 전극(702) 각각은 제1 에지(220)의 중심에서 배치된다. 제1 전극(601)의 연장 부분(602) 및 제2 전극(701)의 연장 부분(702)은 제1 및 제3 발광 유닛(201 및 203)의 주변 영역에서 각각 배열된다. 제1 브릿징 서브-전극(810) 및 제2 브릿징 서브-전극(820) 각각에 대하여, 제1 부분(801)은 제1 및 제2 발광 유닛(201, 202)의 인접한 주변 영역에서 배치되고, 제2 부분(803)은 제2 및 제3 발광 유닛(202, 203)의 인접한 주변 영역에서 배치된다. 이러한 배열로, 제1 전극(601), 제2 전극(701), 및 브릿징 전극(800)은 LED 디바이스의 기하학적 중심에서 위치되지 않아서, 이로써 이젝터 핀은 전류 누설을 야기시킬 수 있는 손상을 회피하기 위하여 위치에 있어서 이 전극에 대응하는 절연 구조(500)의 영역을 푸시하거나 심지어 관통하지 않을 것이다.
일부 실시예에서, 제1 및 제2 브릿징 서브-전극(810 및 820) 각각에 대하여, 기판 표면(100a) 상에서 제1 발광 유닛(201)과 제2 발광 유닛(202) 사이에서 전기적으로 접속된 브릿징 전극들(800) 중의 하나의 브릿징 전극의 제3 부분(803)의 투영은 60 μm로부터 100 μm까지의 범위인 제2 에지(230)를 따른 거리 (d)만큼, 기판 표면(100a) 상에서 제2 발광 유닛(202)과 제3 발광 유닛(203) 사이에서 전기적으로 접속된 브릿징 전극들(800) 중의 또 다른 하나의 브릿징 전극의 제1 부분(801)의 투영으로부터 이격된다.
제1 실시예에서, 브릿징 전극들(800) 각각에 대하여, 제1 브릿징 서브-전극(810) 및 제2 브릿징 서브-전극(820)의 제1 부분(801)은 서로 접속되는 반면, 제1 브릿징 서브-전극(810) 및 제2 브릿징 서브-전극(820)의 제2 부분(803)은 서로로부터 분리된다. 일부 실시예에서, 제1 브릿징 서브-전극(810) 및 제2 브릿징 서브-전극(820)은 일체형 구조로 형성될 수 있고, 이러한 일체형 구조는 제1, 제2, 및 제3 발광 유닛(201, 202, 203)의 2개의 인접한 것들 사이에서 형성된 홈을 가로질러서 연장되고, 이에 따라, 전류 확산을 용이하게 할 수 있다. 접속 부분(802)은, 제1 에지(220)에 대해 평행한 제1 방향에서 측정되고, 제1 방향에 수직인 제2 방향에서 각각 측정되는 제1 부분(801)의 폭 및 제2 부분(803)의 폭보다 더 큰 폭을 가지고, 이에 의해, 제2 브릿징 서브-전극(802)의 신뢰성이 보장된다. 제1 부분(801), 접속 부분(802), 및 제2 부분(803)의 폭은 독립적으로, 2 μm로부터 10 μm까지의 범위일 수 있다.
일부 실시예에서, 브릿징 전극들(800) 각각에 대하여, 제1 브릿징 서브-전극(810) 및 제2 브릿징 서브-전극(820)의 제1 부분(801)은 제1 에지(220)에 대해 평행하고, 제1 브릿징 서브-전극(810) 및 제2 브릿징 서브-전극(820)의 제2 부분(803)은 또한, 제1 에지(220)에 대해 평행하다. 제1 전극(601) 및 제2 전극(701)의 연장 부분(602, 702)은 제1 부분(801) 및 제3 부분(803)에 대해 평행하게 배치된다. 이러한 배열은 전류가 직사각형 형상을 갖는 발광 유닛에서 균일하게 분포되는 것을 보장할 수 있다.
제1 솔더 패드(901)는 제1 발광 유닛(201) 상에서 배치되고, 제1 전극(601)에 전기적으로 접속된다. 제2 솔더 패드(902)는 제3 발광 유닛(203) 상에서 배치되고, 제2 전극(701)에 전기적으로 접속된다. 기판 표면(100a) 상에서의 제1 솔더 패드(901)의 투영은 기판 표면(100a) 상에서의 브릿징 전극(800)의 투영과 중첩하지 않고, 기판 표면(100a) 상에서의 제2 솔더 패드(902)의 투영은 기판 표면(100a) 상에서의 브릿징 전극(800)의 투영과 중첩하지 않아서, 이로써 LED 디바이스의 신뢰성이 추가로 개선될 수 있다.
도 4 및 도 5를 참조하면, 제2 실시예에서, 제1 브릿징 서브-전극(810) 및 제2 브릿징 서브 전극(820)의 제1 부분(801)이 서로로부터 분리되고, 제1 브릿징 서브-전극(810) 및 제2 브릿징 서브-전극(820)의 제2 부분이 서로로부터 분리된다는 것을 제외하고는, LED 디바이스의 제2 실시예가 제1 실시예와 일반적으로 유사하다.
즉, 제2 실시예의 제1 브릿징 서브-전극(810) 및 제2 브릿징 서브-전극(820)은 제1 에지(220)를 따라 배열되는 독립적인 브릿징 구조이다. 제1 에지(220)를 따라 연장되는 제1 부분(810) 및 제2 부분(803)은 전류를 효과적으로 확산시킬 수 있다. 또한, 제1 브릿징 서브-전극(810) 및 제2 브릿징 서브-전극(820)의 제1 부분(801)은 서로로부터 분리되므로, 제2 발광 유닛(202) 상의 조작 구역(202A)이 더 클 수 있어서, 이젝터 핀이 브릿징 전극(800)에 위치에 있어서 대응하는 절연 구조(500)의 영역을 푸시할 때, 관통의 기회가 감소될 수 있고 LED 디바이스의 신뢰성은 추가로 증대될 수 있다.
개시내용에 따른 LED 디바이스의 제1 또는 제2 실시예를 제조하기 위한 방법의 실시예가 제공된다. 방법은 단계(S101, S102, 및 S103)를 포함한다.
단계(S101)에서는, 제1 측부(1001) 및 제2 측부(1002)를 갖는 기판 표면(100a)을 가지는 기판(100)이 제공된다. 기판(100)은 사파이어 기판, GaAs 기판, GaN 기판, 및 SiC 기판일 수 있지만, 이것으로 제한되지는 않는다. 이 실시예에서, 기판(100)은 사파이어 기판이다.
단계(S102)에서, 제1, 제2, 및 제3 발광 유닛(201, 202, 203)은 기판(100)의 제2 측부(1002)로부터 멀어지는 방향을 따라 이러한 순서로 기판(100)의 기판 표면(100a) 상에서 이격되게 그리고 순차적으로 형성된다.
먼저, 기판 표면(100a)과 대향하는 에피택셜 표면을 가지는 에피택셜 구조(20)가 기판(100) 상에서 형성된다. 구체적으로, 제1 반도체 층(211), 활성 층(212), 및 제2 반도체 층(213)은 에피택셜 구조(20)를 형성하기 위하여 기판 표면(100a)으로부터 멀어지는 방향으로 금속 유기 화학적 기상 증착(metal organic chemical vapor deposition)(MOCVD)에 의해 기판 표면(100a) 상에서 순차적으로 형성된다. 제1 및 제2 반도체 층(211, 213)은 상이한 전도성 유형을 가진다.
그 다음으로, 에피택셜 구조(20)는 제2 반도체 층(213)으로부터 기판 표면(100a)을 향하는 방향으로 에칭되어, 제1 반도체 층(211)의 부분을 노출시키는 단차형 구조를 형성하고 기판 표면(100a)의 부분을 노출시키는 홈을 형성하고, 이에 의해, 기판(100)의 제2 측부(1002)로부터 멀어지는 방향을 따라 제1, 제2, 및 제3 발광 유닛(201, 202, 203)을 이러한 순서로 이격되게 그리고 순차적으로 형성한다. 기판 표면(100a) 상에서의 제1, 제2, 및 제3 발광 유닛(201, 202, 203) 각각의 투영은 제1 에지(220), 및 제1 에지(220)와 접속되고 제1 에지(220)에 수직인 제2 에지(230)를 가진다. 제1 에지(220)는 기판(100)의 제2 측부(1002)에 대해 평행할 수 있다. 제1 에지(220)는 제2 에지(230)의 길이(L2') 이상인 길이(L1')를 가진다. 이 실시예에서, 제2 에지(230)의 길이(L2')는 60 μm로부터 150 μm까지의 범위이다.
제1, 제2, 및 제3 발광 유닛(201, 202, 203)을 형성한 후에, 전류 차단 층(300)은 에피택셜 구조(20)의 에피택셜 표면, 및 제1, 제2, 및 제3 발광 유닛(201, 202, 203)의 임의의 2개의 인접한 것들 사이의 노출된 기판 표면(100a) 상에서 배치된다. 또한, 투명한 전기적 전도성 층(400)은 제1, 제2, 및 제3 발광 유닛(201, 202, 203) 상에서 배치되는 전류 차단 층(300)의 부분을 피복하도록 형성된다.
단계(S103)에서, 브릿징 전극(800)은 에피택셜 구조(20)의 에피택셜 표면 상에서 형성되어 제1, 제2, 및 제3 발광 유닛(201, 202, 203)을 직렬로 접속하고, 제1 전극(601) 및 제2 전극(701)은 제1 발광 유닛(201) 및 제3 발광 유닛(203) 상에서 각각 형성된다.
구체적으로, 전극 층은 에피택셜 구조(20)의 에피택셜 표면 상에서 형성되고, 그 다음으로, 패턴화되어 제1 전극(601), 제2 전극(701), 및 브릿징 전극(800)을 형성한다. 제1 전극(601)은 제1 발광 유닛(201)의 제1 반도체 층(211)의 노출된 부분 상에서 배치된다. 제2 전극(701)은 제3 발광 유닛(203)의 제2 반도체 층(213) 상에서 배치된 투명한 전기적 전도성 층(400)의 부분과 접촉하고 이러한 부분에 전기적으로 접속된다. 브릿징 전극(800)은 에피택셜 표면 상에서 각각 배치되고, 제1, 제2, 및 제3 발광 유닛(201, 202, 203)의 2개의 인접한 것들 사이에서 전기적으로 접속된다. 브릿징 전극들(800) 각각은 제1 브릿징 서브 전극(810) 및 제2 브릿징 서브-전극(820)을 포함한다. 제1 전극(601) 및 제2 전극(701) 각각은 제1 에지(220)를 따라 연장되는 연장 부분(602, 702)을 포함한다. 제1 브릿징 서브-전극(810) 및 제2 브릿징 서브-전극(820) 각각은 제1 에지(220)에 대해 평행한 제1 부분(801) 및 제2 부분(803)을 가진다. 제1 전극(601) 및 제2 전극(701)의 연장 부분(602, 702)은 제1 및 제3 발광 유닛(201 및 203)의 주변 영역에서 각각 배열된다. 제1 브릿징 서브-전극(810) 및 제2 브릿징 서브-전극(820) 각각에 대하여, 제1 부분(801) 및 제2 부분(803)은 제1, 제2, 및 제3 발광 유닛(201, 202, 203)의 주변 영역에서 배치된다.
제1 전극(601), 제2 전극(701), 및 브릿징 전극(800)을 형성한 후에, 절연 구조(500)는 에피택셜 구조(20) 및 전술한 전극을 피복하도록 형성된다. 그 다음으로, 제1 관통 구멍(501) 및 제2 관통 구멍(502)은 제1 전극(601) 및 제2 전극(701)에 대응된 위치에서 절연 구조(500) 내에 형성된다. 또한, 제1 솔더 패드(901)는 제1 발광 유닛(201) 상에서 형성되고, 제1 전극(601)에 전기적으로 접속되도록 제1 관통 구멍(501)을 충전시키고, 제2 솔더 패드(902)는 제3 발광 유닛(203) 상에서 형성되고, 제2 전극(701)에 전기적으로 접속되도록 제2 관통 구멍(502)을 충전시킨다. 기판 표면(100a) 상에서의 제1 솔더 패드(901)의 투영은 기판 표면(100a) 상에서의 브릿징 전극(800)의 투영과 중첩하지 않는다. 기판 표면(100a) 상에서의 제2 솔더 패드(902)의 투영은 기판 표면(100a) 상에서의 브릿징 전극(800)의 투영과 중첩하지 않는다.
개시내용은 또한, 위에서 언급된 바와 같은 LED 디바이스, 및 LED 디바이스가 그 상에서 배치되는 회로 기판을 포함하는 LED 패키징 모듈을 제공한다. 이 개시내용의 LED 디바이스로, LED 패키징 모듈은 증대된 밝기 및 신뢰성을 가질 수 있다.
추가적으로, 개시내용은 또한, 디스플레이 장치를 위한 백라이트 소스로서 역할을 하는 전술한 LED 디바이스를 포함하는 디스플레이 장치를 제공한다. LED 디바이스로, 디스플레이 장치는 증대된 밝기 및 신뢰성을 가질 수 있다.
요약하면, 에피택셜 구조(20)의 에피택셜 표면 상에서 평탄한 조작 구역(202A)을 갖는 제2 발광 유닛(202)을 제공함으로써, 이젝터 핀의 조작력(operating force)은 평탄한 조작 구역(202A)을 가로질러서 균일하게 분포될 수 있어서, 이로써 절연 구조(500)는 집중된 국소적 변형으로 인해 균열하는 것이 방지될 수 있다. 또한, 브릿징 전극(800)은 조작 구역(202A)의 2개의 반대 측부에서 배치될 수 있다. 또한, 제1 에지(220)를 따라, 그리고 제1, 제2, 및 제3 발광 유닛(201, 202, 203)의 주변 영역에서, 제1 및 제2 전극(601, 701)의 확장 부분(602, 702) 및 제1 및 제2 브릿징 서브-전극(810, 820)의 제1 및 제2 부분(801, 803)을 배열함으로써, 전류 확산의 균일성 및 LED 디바이스의 밝기가 둘 모두 증가될 수 있고, 연장 부분(602, 702) 및 제1 및 제2 부분(801, 803)을 노출시키기 위한 절연 층(500)의 관통에 의해 야기된 전기적 누설은 효과적으로 방지될 수 있다. 다른 한편으로, 제1 및 제2 브릿징 서브-전극(810, 820)의 배열은 또한, 전류 확산의 균일성을 증가시킬 수 있다. 또한, 기판 표면(100a) 상에서의 제1 솔더 패드(901)의 투영은 기판 표면(100a) 상에서의 브릿징 전극(800)의 투영과 중첩하지 않고, 기판 표면(100a) 상에서의 제2 솔더 패드(902)의 투영은 기판 표면(100a) 상에서의 브릿징 전극(800)의 투영과 중첩하지 않으므로, 전류 누설을 야기시킬 수 있는 더 적은 채널이 확립되어, 이로써 LED 디바이스의 신뢰성이 개선될 수 있다.
위의 설명에서는, 설명의 목적을 위하여, 수많은 특정 세부사항이 실시예(들)의 철저한 이해를 제공하기 위하여 기재되었다. 그러나, 하나 이상의 다른 실시예는 이 특정 세부사항의 일부 없이 실시될 수 있다는 것이 본 기술분양에서의 통상의 기술자에게 분명할 것이다. 또한, "하나의 실시예", "실시예", 서수(ordinal number)의 지시를 갖는 실시예 등에 대한 이 명세서 전반에 걸친 참조는, 특정한 특징, 구조, 또는 특성이 개시내용의 실시 내에 포함될 수 있다는 것을 의미한다는 것이 인식되어야 한다. 설명에서, 다양한 특징은 개시내용을 간소화하고 다양한 발명적 측면의 이해를 보조하는 목적을 위하여 단일 실시예, 도면, 또는 그 설명에서 때때로 함께 그룹화되고; 이러한 것은 이 특징들의 매 하나가 모든 다른 특징이 존재하는 상태에서 실시될 필요가 있다는 것을 의미하지 않는다는 것이 추가로 인식되어야 한다. 다시 말해서, 임의의 설명된 실시예에서, 하나 이상의 특징 또는 특정 세부사항의 구현예가 또 다른 하나 이상의 특징 또는 특정 세부사항의 구현예에 영향을 주지 않을 때, 상기한 하나 이상의 특징은 상기한 또 다른 하나 이상의 특징 또는 특정 세부사항 없이 단독으로 선정되고 실시될 수 있다. 하나의 실시예로부터의 하나 이상의 특징 또는 특정 세부사항은 적절한 경우에, 개시내용의 실시에서, 또 다른 실시예로부터의 하나 이상의 특징 또는 특정 세부사항과 함께 실시될 수 있다는 것이 추가로 주목되어야 한다.
개시내용은 예시적인 실시예(들)로 간주되는 것과 관련하여 설명되었지만, 이 개시내용은 개시된 실시예(들)로 제한되는 것이 아니라, 이러한 모든 수정 및 등가적인 배열을 망라하기 위하여 가장 넓은 해독의 사상 및 범위 내에 포함된 다양한 배열을 포괄하도록 의도된다는 것이 이해된다.

Claims (15)

  1. 발광 다이오드(light emitting diode)(LED) 디바이스로서,
    제1 측부, 및 상기 제1 측부와 접속되고 상기 제1 측부에 수직인 제2 측부를 포함하는 기판 표면을 가지는 기판 - 상기 제1 측부는 상기 제2 측부의 길이 이상인 길이를 가짐 -;
    상기 제2 측부로부터 멀어지는 방향을 따라 이러한 순서로 상기 기판 표면 상에서 이격되게 그리고 순차적으로 배치되는 제1 발광 유닛, 제2 발광 유닛, 및 제3 발광 유닛을 포함하는 에피택셜 구조 - 상기 에피택셜 구조는 상기 기판 표면과 대향하는 에피택셜 표면을 가지고, 상기 제1 발광 유닛, 상기 제2 발광 유닛, 및 상기 제3 발광 유닛 각각은 상기 기판 표면으로부터 멀어지는 방향으로 상기 기판 표면 상에서 순차적으로 형성된 제1 반도체 층, 활성 층, 및 제2 반도체 층을 포함함 -; 및
    복수의 브릿징 전극 - 상기 복수의 브릿징 전극 각각은 상기 에피택셜 표면 상에서 배치되고, 상기 제1 발광 유닛, 상기 제2 발광 유닛, 및 상기 제3 발광 유닛의 2개의 인접한 것들 사이에서 전기적으로 접속됨 -
    을 포함하고,
    상기 기판 표면 상에서의 상기 제1 발광 유닛, 상기 제2 발광 유닛, 및 상기 제3 발광 유닛의 투영은 제1 에지, 및 상기 제1 에지와 접속되고 상기 제1 에지에 수직인 제2 에지를 가지고, 상기 제1 에지는 상기 제2 측부에 대해 평행하고, 상기 제2 에지의 길이 이상인 길이를 가지고,
    상기 제2 발광 유닛은, 이젝터 핀(ejector pin)에 의해 푸시되도록 구비되고 원형 형태인 상기 에피택셜 표면 상의 평탄한 조작 구역을 가지고, 상기 제2 에지의 길이는 상기 조작 구역의 직경 이상이고, 상기 조작 구역의 직경은 적어도 60 μm인, LED 디바이스.
  2. 제1항에 있어서,
    상기 조작 구역의 직경은 60 μm로부터 80 μm까지의 범위이고, 상기 제2 에지의 길이는 60 μm로부터 150 μm까지의 범위인, LED 디바이스.
  3. 제1항에 있어서,
    상기 기판의 상기 제2 측부의 길이에 대한 상기 제1 측부의 길이의 비율은 3:1보다 크지 않은, LED 디바이스.
  4. 제1항에 있어서,
    상기 제1 발광 유닛, 상기 제2 발광 유닛, 및 상기 제3 발광 유닛 각각에 대하여, 상기 제2 에지의 길이에 대한 상기 제1 에지의 길이의 비율은 3:1보다 크지 않은, LED 디바이스.
  5. 제1항에 있어서,
    상기 제1, 제2, 및 제3 발광 유닛 각각은 청색 광(blue light)을 방출하는, LED 디바이스.
  6. 제1항에 있어서,
    상기 기판 표면 상에서 상기 제1 발광 유닛과 상기 제2 발광 유닛 사이에서 전기적으로 접속된 상기 브릿징 전극들 중의 하나의 브릿징 전극의 투영은 60 μm로부터 100 μm까지의 범위인 상기 제2 에지를 따른 거리만큼, 상기 제2 발광 유닛과 상기 제3 발광 유닛 사이에서 전기적으로 접속된 상기 브릿징 전극들 중의 또 다른 하나의 브릿징 전극의 투영으로부터 이격된, LED 디바이스.
  7. 제6항에 있어서,
    상기 브릿징 전극들 각각은, 상기 제1 측부를 따라 연장되고 상기 제1 에지에 수직인 중심 축의 반대 측부들 상에서 대칭적으로 배열되는 제1 브릿징 서브-전극 및 제2 브릿징 서브-전극을 포함하고, 상기 제1 브릿징 서브-전극 및 상기 제2 브릿징 서브-전극 각각은 상기 제1 발광 유닛, 상기 제2 발광 유닛, 및 상기 제3 발광 유닛의 상기 2개의 인접한 것들 사이에서 전기적으로 접속된, LED 디바이스.
  8. 제7항에 있어서,
    상기 브릿징 전극들 각각에 대하여, 상기 제1 브릿징 서브-전극 및 상기 제2 브릿징 서브-전극 각각은,
    상기 제1 발광 유닛, 상기 제2 발광 유닛, 및 상기 제3 발광 유닛의 상기 2개의 인접한 것들 중의 하나의 발광 유닛의 상기 제2 반도체 층 상에서 배치되는 제1 부분,
    상기 제1 발광 유닛, 상기 제2 발광 유닛, 및 상기 제3 발광 유닛의 상기 2개의 인접한 것들 중의 다른 하나의 발광 유닛의 상기 제1 반도체 층 상에서 배치되는 제2 부분, 및
    상기 제1 부분을 상기 제2 부분에 접속하고, 상기 제1 발광 유닛, 상기 제2 발광 유닛, 및 상기 제3 발광 유닛의 상기 2개의 인접한 것들을 가로질러서 배치되는 접속 부분
    을 포함하는, LED 디바이스.
  9. 제8항에 있어서,
    상기 제1 부분 및 상기 제2 부분은 상기 제1 에지에 대해 평행하게 그리고 상기 제1 에지를 따라 연장되도록 배치된, LED 디바이스.
  10. 제8항에 있어서,
    상기 제1 브릿징 서브-전극 및 상기 제2 브릿징 서브-전극의 상기 제1 부분은 서로에 접속되고, 상기 제1 브릿징 서브-전극 및 상기 제2 브릿징 서브-전극의 상기 제2 부분은 서로로부터 분리된, LED 디바이스.
  11. 제8항에 있어서,
    상기 제1 브릿징 서브-전극 및 상기 제2 브릿징 서브-전극의 상기 제1 부분은 서로로부터 분리되고, 상기 제1 브릿징 서브-전극 및 상기 제2 브릿징 서브-전극의 상기 제2 부분은 서로로부터 분리된, LED 디바이스.
  12. 제8항에 있어서,
    상기 제1 발광 유닛의 상기 제1 반도체 층 상에서 배치되고 상기 제1 반도체 층에 전기적으로 접속되는 제1 전극; 및
    상기 제3 발광 유닛의 상기 제2 반도체 층 상에서 배치되고 상기 제2 반도체 층에 전기적으로 접속되는 제2 전극
    을 더 포함하고,
    상기 제1 전극 및 상기 제2 전극 각각은 상기 제1 에지를 따라 연장되는 연장 부분을 포함하는, LED 디바이스.
  13. 제1항에 있어서,
    상기 제1 전극 및 상기 제2 전극 각각에 대하여, 상기 연장 부분은 상기 제1 에지에 대해 평행하게 배치된, LED 디바이스.
  14. 제1항에 있어서,
    상기 제1 발광 유닛 상에서 배치되는 제1 솔더 패드(solder pad); 및
    상기 제3 발광 유닛 상에서 배치되는 제2 솔더 패드
    를 더 포함하고,
    상기 기판 표면 상에서의 상기 제1 솔더 패드 및 상기 제2 솔더 패드의 투영의 각각은 상기 기판 표면 상에서의 상기 브릿징 전극의 투영과 중첩하지 않는, LED 디바이스.
  15. 제1항 내지 제14항 중 어느 한 항의 발광 다이오드(LED) 디바이스를 포함하는 디스플레이 장치.
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