KR20230052363A - 곡면 표시 장치 - Google Patents

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김수연
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김종수
김흰돌
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Abstract

실시예에 따른 표시 장치는 복수의 화소를 포함하는 표시 영역 및 상기 표시 영역의 주변에 위치하는 비표시 영역을 포함하는 표시 패널, 그리고 상기 표시 패널의 제1 가장자리를 따라 상기 비표시 영역에 위치하는 복수의 연성회로기판을 포함하고, 상기 복수의 연성회로기판의 복수의 제1 단부와 상기 제1 가장자리 사이의 간격은 서로 다를 수 있다.

Description

곡면 표시 장치 {CURVED DISPLAY DEVICE}
본 개시는 곡면 표시 장치에 관한 것이다.
평판 표시 장치는 액정 표시 장치(liquid crystal display: LCD), 플라즈마 표시 장치(plasma display panel: PDP), 유기 발광 표시 장치(organic light emitting diode device: OLED device), 전계 효과 표시 장치(field effect display: FED), 전기 영동 표시 장치(electrophoretic display device) 등을 포함한다.
일반적으로 표시 장치는 복수 개의 화소들이 배치된 표시 패널, 화소들을 구동하기 위한 구동부를 포함한다. 구동부는 표시 패널에 배치되어 화소들에 연결된 게이트 구동부 및 표시 패널의 일측에 연결되어 화소들에 연결된 데이터 구동부를 포함한다.
데이터 구동부는 복수의 구동 칩들을 포함하고, 구동 칩들은 연성 회로 필름들 상에 배치된다. 연성 회로 필름들은 표시 패널과 인쇄 회로 기판에 연결된다. 연성 회로 필름들은 표시 패널의 뒷면 쪽으로 밴딩되어 인쇄 회로 기판은 표시 패널 뒷면인 표시 패널의 배면 쪽에 배치될 수 있다.
한편, 곡면 형태를 갖는 표시 장치가 개발되고 있으며, 평평한 상태의 표시 패널을 곡면 형태로 변형하여 곡면 표시 장치가 제조될 수 있다. 이 때, 표시 패널을 곡면 형태로 변형할 경우, 표시 패널에 연결된 연성 회로 필름들에서 발생하는 응력에 의해 연성 회로 필름들이 표시 패널로부터 이격되거나 박리될 수 있다.
실시예들은 곡면 표시 장치의 제조 공정 중 응력에 의한 연성 회로 필름들의 박리를 방지하여 내구성이 향상된 표시 장치를 제공하기 위한 것이다.
그러나, 실시예들이 해결하고자 하는 과제는 상술한 과제에 한정되지 않고 실시예들에 포함된 기술적 사상의 범위에서 다양하게 확장될 수 있다.
실시예에 따른 표시 장치는 복수의 화소를 포함하는 표시 영역 및 상기 표시 영역의 주변에 위치하는 비표시 영역을 포함하는 표시 패널, 그리고 상기 표시 패널의 제1 가장자리를 따라 상기 비표시 영역에 위치하는 복수의 연성회로기판을 포함하고, 상기 복수의 연성회로기판의 복수의 제1 단부와 상기 제1 가장자리 사이의 간격은 서로 다를 수 있다.
상기 제1 가장자리는 제1 방향과 나란할 수 있고, 상기 표시 패널은 상기 제1 방향과 직각을 이루는 제2 방향을 축으로 하여 상기 제1 방향을 따라 곡면화될 수 있다.
상기 표시 패널은 상기 제1 가장자리와 연결되고 상기 제1 방향을 따라 서로 마주하는 제2 가장자리와 제3 가장자리를 포함할 수 있고, 상기 복수의 연성회로기판은 상기 표시 패널의 중심에 위치하는 제1 연성회로기판, 상기 표시 패널의 제2 가장자리에 인접하여 위치하는 제2 연성회로기판을 포함할 수 있고, 상기 제1 연성회로기판의 상기 제1 단부와 상기 제1 가장자리 사이의 제1 간격은 상기 제2 연성회로기판의 상기 제1 단부와 상기 제1 가장자리 사이의 제2 간격보다 작을 수 있다.
상기 복수의 연성회로기판은 상기 제1 연성회로기판과 상기 제2 연성회로기판 사이에 위치하는 제3 연성회로기판과 제4 연성회로기판을 포함할 수 있고, 상기 제3 연성회로기판은 상기 제2 연성회로기판보다 상기 제1 연성회로기판에 더 가깝게 위치할 수 있고, 상기 제4 연성회로기판은 상기 제1 연성회로기판보다 상기 제2 연성회로기판에 더 가깝게 위치할 수 있고, 상기 제3 연성회로기판의 상기 제1 단부와 상기 제1 가장자리 사이의 제3 간격은 상기 제4 연성회로기판의 상기 제1 단부와 상기 제1 가장자리 사이의 제4 간격보다 작을 수 있다.
상기 제1 간격은 상기 제3 간격보다 작을 수 있고, 상기 제2 간격은 상기 제4 간격보다 클 수 있다.
상기 표시 장치는 상기 표시 패널에 위치하는 복수의 제1 패드부들, 그리고 상기 복수의 연성회로기판에 위치하고, 상기 복수의 제1 패드부들과 접촉하는 복수의 제2 패드부들을 더 포함할 수 있고, 상기 복수의 제1 패드부들은 상기 복수의 제2 패드부들과 접촉할 수 있다.
상기 표시 패널은 상기 제1 가장자리와 연결되고 상기 제1 방향을 따라 서로 마주하는 제2 가장자리와 제3 가장자리를 포함할 수 있고, 상기 복수의 제2 패드부들과 상기 제1 단부 사이의 간격은 서로 다를 수 있다.
상기 복수의 제2 패드부들은 상기 제1 방향을 따라 상기 표시 패널의 중심에서부터 상기 제2 가장자리 또는 상기 제3 가장자리에 가깝게 위치할수록, 상기 복수의 상기 제1 단부로부터 멀어지도록 배치될 수 있다.
실시예에 따른 표시 장치는 복수의 화소를 포함하는 표시 영역 및 상기 표시 영역의 주변에 위치하는 비표시 영역을 포함하는 표시 패널, 상기 표시 패널의 제1 가장자리를 따라 상기 비표시 영역에 위치하는 복수의 연성회로기판, 상기 표시 패널에 위치하는 복수의 제1 패드부들, 그리고 상기 복수의 연성회로기판에 위치하는 복수의 제2 패드부들을 포함하고, 상기 복수의 연성회로기판의 복수의 제1 단부와 상기 제1 가장자리 사이의 간격은 서로 다르고, 상기 복수의 제2 패드부들과 상기 제1 단부 사이의 간격은 서로 다를 수 있다.
실시예에 따른 표시 장치는 복수의 화소를 포함하는 표시 영역 및 상기 표시 영역의 주변에 위치하는 비표시 영역을 포함하고, 제1 방향과 나란한 제1 가장자리, 상기 제1 가장자리와 연결되고 상기 제1 방향을 따라 서로 마주하는 제2 가장자리와 제3 가장자리를 포함하는 표시 패널, 상기 표시 패널의 제1 가장자리를 따라 상기 비표시 영역에 위치하는 복수의 연성회로기판, 상기 표시 패널에 위치하는 복수의 제1 패드부들, 그리고 상기 복수의 연성회로기판에 위치하고, 상기 복수의 제1 패드부들과 접촉하는 복수의 제2 패드부들을 포함하고, 상기 복수의 제2 패드부들은 상기 제1 방향을 따라 상기 표시 패널의 중심에서부터 상기 제2 가장자리 또는 상기 제3 가장자리에 가깝게 위치할수록, 상기 복수의 상기 제1 단부로부터 멀어지도록 배치될 수 있다.
실시예들에 따르면, 곡면 표시 장치의 제조 공정 중 응력에 의한 연성 회로 필름들의 박리를 방지하여 내구성이 향상된 표시 장치를 제공할 수 있다.
그러나, 실시예들의 효과는 상술한 효과에 한정되는 것은 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있음이 자명하다.
도 1은 한 실시예에 따른 표시 장치를 개략적으로 나타낸 평면도이다.
도 2는 한 실시예에 따른 표시 장치의 한 화소의 층간 구조의 예를 도시한 단면도이다.
도 3은 한 실시예에 따른 표시 장치의 한 화소의 층간 구조의 예를 도시한 단면도이다.
도 4는 한 실시예에 따른 표시 장치의 일부를 도시한 단면도이다.
도 5는 한 실시예에 따른 표시 장치의 일부를 도시한 사시도이다.
도 6은 한 실시예에 따른 표시 장치의 일부의 배면을 도시한 사시도이다.
도 7은 한 실시예에 따른 표시 장치의 일부를 도시한 배치도이다.
도 8 및 도 9는 다른 한 실시예에 따른 표시 장치의 일부를 도시한 평면도이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 여러 실시예들에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예들에 한정되지 않는다.
본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호를 붙이도록 한다.
또한, 첨부된 도면은 본 명세서에 개시된 실시예를 쉽게 이해할 수 있도록 하기 위한 것일 뿐, 첨부된 도면에 의해 본 명세서에 개시된 기술적 사상이 제한되지 않으며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
또한, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다. 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 그리고 도면에서, 설명의 편의를 위해, 일부 층 및 영역의 두께를 과장되게 나타내었다.
또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 또는 "상에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다. 또한, 기준이 되는 부분 "위에" 또는 "상에" 있다고 하는 것은 기준이 되는 부분의 위 또는 아래에 위치하는 것이고, 반드시 중력 반대 방향 쪽으로 "위에" 또는 "상에" 위치하는 것을 의미하는 것은 아니다.
또한, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함" 한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
또한, 명세서 전체에서, "평면상"이라 할 때, 이는 대상 부분을 위에서 보았을 때를 의미하며, "단면상"이라 할 때, 이는 대상 부분을 수직으로 자른 단면을 옆에서 보았을 때를 의미한다.
또한, 명세서 전체에서, "연결된다"라고 할 때, 이는 둘 이상의 구성요소가 직접적으로 연결되는 것만을 의미하는 것이 아니고, 둘 이상의 구성요소가 다른 구성요소를 통하여 간접적으로 연결되는 것, 물리적으로 연결되는 것뿐만 아니라 전기적으로 연결되는 것, 또는 위치나 기능에 따라 상이한 명칭들로 지칭되었으나 일체인 것을 의미할 수 있다.
이하에서는 도면을 참조하여 다양한 실시예와 변형예들을 상세하게 설명한다.
도 1 내지 도 6을 참고하여, 한 실시예에 따른 표시 장치(1000)에 대하여 설명한다. 도 1은 한 실시예에 따른 표시 장치를 개략적으로 나타낸 평면도이고, 도 2는 한 실시예에 따른 표시 장치의 한 화소의 층간 구조의 예를 도시한 단면도이고, 도 3은 한 실시예에 따른 표시 장치의 한 화소의 층간 구조의 예를 도시한 단면도이고, 도 4는 한 실시예에 따른 표시 장치의 한 화소의 층간 구조의 예를 도시한 단면도이고, 도 5는 한 실시예에 따른 표시 장치의 일부를 도시한 단면도이고, 도 6은 한 실시예에 따른 표시 장치의 일부를 도시한 사시도이고, 도 7은 한 실시예에 따른 표시 장치의 일부의 배면을 도시한 사시도이고, 도 8은 한 실시예에 따른 표시 장치의 일부를 도시한 배치도이다.
도 1을 참고하면, 한 실시예에 따른 표시 장치(1000)는 표시 패널(10), 연성회로기판(20), 집적회로 칩(integrated circuit chip)(30), 그리고 인쇄회로기판(40)을 포함할 수 있다.
표시 패널(10)은 영상이 표시되는 화면에 해당하는 표시 영역(display area)(DA), 그리고 표시 영역(DA)에 인가되는 각종 신호들을 생성 및/또는 전달하기 위한 회로들 및/또는 신호선들이 배치되어 있는 비표시 영역(non-display area)(NDA)을 포함한다. 비표시 영역(NDA)은 표시 영역(DA)을 둘러쌀 수 있다. 도 1에서 표시 영역(DA)과 비표시 영역(NDA)의 경계를 점선 사각형으로 나타내었다.
표시 패널(10)의 표시 영역(DA)에는 화소들(PX)이 행렬로 배치될 수 있다. 또한, 표시 영역(DA)에는 제1 스캔선(scan line)(121), 제2 스캔선(122), 데이터선(data line)(171), 구동 전압선(driving voltage line)(172), 공통 전압선(common voltage line)(173), 초기화 전압선(initializing voltage line)(174) 같은 신호선들이 위치될 수 있다.
제1 스캔선(121)과 제2 스캔선(122)은 대략 제1 방향(x)으로 연장될 수 있다. 데이터선(171), 구동 전압선(172), 공통 전압선(173) 및 초기화 전압선(174)은 대략 제2 방향(y)으로 연장될 수 있다.
구동 전압선(172), 공통 전압선(173) 및 초기화 전압선(174) 중 적어도 하나는 대략 제1 방향(x)으로 연장하는 전압선과 대략 제2 방향(y)으로 연장하는 전압선을 포함하여, 메시(mesh) 형태로 배치될 수도 있다.
각각의 화소(PX)에는 제1 스캔선(121), 제2 스캔선(122), 데이터선(171), 구동 전압선(172), 공통 전압선(173), 초기화 전압선(174) 등이 연결되어, 각각의 화소(PX)는 이들 신호선으로부터 제1 스캔 신호, 제2 스캔 신호, 데이터 전압, 구동 전압, 공통 전압, 구동 전압 등을 인가받을 수 있다
화소(PX)는 발광 다이오드 같은 발광 소자(light emitting element)를 포함할 수 있다.
표시 패널(10)의 표시 영역(DA)에는 사용자의 접촉 및/또는 비접촉 터치를 감지하기 위한 터치 전극들이 배치될 수 있다.
도 2 내지 도 4를 참고하여, 표시 장치(1000)의 표시 패널(10)의 표시 영역(DA)의 화소(PX)의 일부의 적층 구조의 예들을 설명한다.
먼저 도 2를 참고하면, 표시 패널(10)은 기판(SUB)을 포함한다. 기판(SUB)은 리지드(rigid) 기판이거나 벤딩(bending), 폴딩(folding), 롤링(rolling) 등이 가능한 플렉서블(flexible) 기판일 수 있다. 기판(SUB)은 폴리스티렌(polystyrene), 폴리비닐알코올(polyvinyl alcohol), 폴리메틸메타크릴레이트(Polymethyl methacrylate), 폴리에테르술폰(polyethersulfone), 폴리아크릴레이트(polyacrylate), 폴리에테르이미드(polyetherimide), 폴리에틸렌 나프탈레이트(polyethylene naphthalate), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate), 폴리페닐렌 설파이드(polyphenylene sulfide), 폴리아릴레이트(polyarylate), 폴리이미드(polyimide), 폴리카보네이트(polycarbonate), 트리아세테이트 셀룰로오스(triacetate cellulose), 셀룰로오스아세테이트 프로피오네이트(cellulose acetate propionate) 중 적어도 하나를 포함할 수 있다. 그러나, 이에 한정되지 않으며, 기판(SUB)은 다른 물질을 포함할 수 있다.
기판(SUB) 위에 광차단층(BML)이 위치한다. 광차단층(BML)은 알루미늄(Al), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 크로뮴(Cr), 칼슘(Ca), 몰리브데늄(Mo), 티타늄(Ti), 텅스텐(W), 및/또는 구리(Cu) 및 금속 산화물을 포함할 수 있고, 이를 포함하는 단일층 또는 다층 구조일 수 있다. 그러나, 이에 한정되지 않으며, 광차단층(BML)은 다른 물질을 포함할 수 있다.
광차단층(BML) 위에 버퍼층(BUF)이 위치한다. 버퍼층(BUF)은 실리콘산화물(SiOx), 실리콘질화물(SiNx), 실리콘질산화물(SiOxNy), 비정질 실리콘(Si)을 포함할 수 있다. 그러나, 이에 한정되지 않으며, 버퍼층(BUF)은 다른 물질을 포함할 수 있다.
버퍼층(BUF)은 광차단층(BML)과 중첩하는 제1 개구(OP1)를 포함할 수 있다. 제1 개구(OP1)에서 제1 전극(SE)이 광차단층(BML)과 연결될 수 있다.
버퍼층(BUF) 위에 반도체층(ACT)이 위치한다. 반도체층(ACT)은 산화물 반도체를 포함할 수 있다. 산화물 반도체는 인듐(In), 주석(Sn), 아연(Zn), 하프늄(Hf), 알루미늄(Al) 중 적어도 하나를 포함할 수 있다. 예를 들면, 반도체층(ACT)은 IGZO(Indium-Gallium-Zinc Oxide)를 포함할 수 있다. 그러나, 이에 한정되지 않으며, 반도체층(ACT)은 다른 물질을 포함할 수 있다.
반도체층(ACT)은 게이트 전극(GE)과 중첩하는 채널 영역(CA) 및 채널 영역 양쪽으로 위치하는 제1 영역(SA) 및 제2 영역(DA)을 포함할 수 있다.
반도체층(ACT) 위에 게이트 절연막(GI)이 위치한다. 게이트 절연막(GI)은 실리콘산화물(SiOx), 실리콘질화물(SiNx), 실리콘질산화물(SiOxNy)을 포함할 수 있고, 이를 포함하는 단일층 또는 다층 구조일 수 있다. 그러나, 이에 한정되지 않으며, 게이트 절연막(GI)은 다른 물질을 포함할 수 있다.
게이트 절연막(GI)은 반도체층(ACT)의 채널 영역(CA)과 중첩하여 위치할 수 있다.
게이트 절연막(GI) 위에는 산소 공급층(OS)이 위치한다. 산소 공급층(OS)은 반도체층(ACT)으로 산소를 공급하며, 산화물 반도체를 포함하는 반도체층(ACT)의 신뢰성을 높일 수 있다.
산화물 반도체를 포함하는 반도체층(ACT)의 경우 내부에 위치하는 산소 결필(oxygen vacancy)에 의해 도체와 같은 성질을 나타내어 트랜지스터로 사용하기 어렵거나, 문턱 전압이 낮아 트랜지스터로 사용이 적절하지 않을 수 있지만, 산소 공급층(OS)을 포함함으로써, 산소 공급층(OS)이 반도체층(ACT)으로 산소를 공급해주는 바 산화물 반도체를 포함하는 반도체층(ACT)의 신뢰성을 확보할 수 있다. 구체적으로, 산소 공급층(OS)에 포함된 과잉 산소는 열처리 등에 의해 반도체층(ACT)으로 전달되고 반도체층(ACT) 내부의 산소 결핍과 결합하여 산소 결핍을 제거한다. 따라서 반도체층(ACT) 내부의 과량의 산소 결핍이 제거되고, 반도체층(ACT)을 포함하는 트랜지스터의 신뢰성을 확보할 수 있다.
산소 공급층(OS)의 두께는 반도체층(ACT)의 두께의 30% 내지 50% 일 수 있으나, 이에 한정되지 않는다. 산소 공급층(OS)은 인듐, 아연, 갈륨 또는 주석등을 포함하는 금속 산화물일 수 있다. 예를 들어, 산소 공급층(OS)은 IGZO, ITO, ITGO, IZO, ZnO, ITGZO 중 적어도 하나를 포함할 수 있다. 그러나, 이에 한정되지 않으며, 산소 공급층(OS)은 다른 물질을 포함할 수 있다.
반도체층(ACT)과 산소 공급층(OS)은 동일한 물질을 포함할 수 있다. 그러나, 이에 한정되지 않으며, 반도체층(ACT)과 산소 공급층(OS)은 다른 물질을 포함할 수 있다. 또한, 산호 공급층(OS)은 생략될 수 있다.
게이트 절연막(GI) 및 산소 공급층(OS) 위에는 게이트 전극(GE)을 포함하는 게이트 도전층이 위치할 수 있다. 게이트 도전층은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 및 금속 산화물을 포함할 수 있고, 이를 포함하는 단일층 또는 다층 구조일 수 있다. 그러나, 이에 한정되지 않으며, 게이트 전극(GE)은 다른 물질을 포함할 수 있다.
게이트 전극(GE)은 게이트 절연막(GI) 및 산소 공급층(OS)과 동일 공정에서 형성되어 동일한 평면 형상을 가질 수 있다. 게이트 전극(GE)은 반도체층(ACT)과 기판(SUB)의 면에 수직한 방향으로 중첩하여 위치할 수 있다.
반도체층(ACT) 및 게이트 전극(GE) 위에는 제1 층간 절연막(ILD1)이 위치할 수 있고, 제1 층간 절연막(ILD1) 위에는 제2 층간 절연막(ILD2)이 위치할 수 있고, 제2 층간 절연막(ILD2) 위에는 제3 층간 절연막(ILD3)이 위치할 수 있다.
제1 층간 절연막(ILD1)은 저수소 실리콘질화물(SiNx)을 포함할 수 있고, 제2 층간 절연막(ILD2)은 실리콘산화물(SiOx)을 포함할 수 있고, 제3 층간 절연막(ILD3)은 실리콘질화물(SiNx)을 포함할 수 있다. 그러나, 이에 한정되지 않으며, 제1 층간 절연막(ILD1), 제2 층간 절연막(ILD2) 및 제3 층간 절연막(ILD3)은 다른 물질을 포함할 수 있다. 제1 층간 절연막(ILD1), 제2 층간 절연막(ILD2) 및 제3 층간 절연막(ILD3)은 하나의 절연층 또는 2개의 절연층으로 통합되어 형성될 수 있다.
제1 층간 절연막(ILD1), 제2 층간 절연막(ILD2) 및 제3 층간 절연막(ILD3)은 광차단층(BML)과 중첩하는 제1 개구(OP1), 반도체층(ACT)의 제1 영역(SA)과 중첩하는 제2 개구(OP2) 및 제2 영역(DA)과 중첩하는 제3 개구(OP3)를 포함할 수 있다.
층간 절연막(ILD) 위에 제1 전극(SE) 및 제2 전극(DE)을 포함하는 데이터 도전층이 위치한다. 데이터 도전층은 알루미늄(Al), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 크로뮴(Cr), 칼슘(Ca), 몰리브데늄(Mo), 티타늄(Ti), 텅스텐(W), 및/또는 구리(Cu) 및 금속 산화물을 포함할 수 있고, 이를 포함하는 단일층 또는 다층 구조일 수 있다. 그러나 이에 한정되지 않으며, 데이터 도전층은 다른 물질을 포함할 수 있다.
제1 전극(SE)은 제1 개구(OP1)에서 광차단층(BML)과 접하고, 제2 개구(OP2)에서 반도체층(ACT)의 제1 영역(SA)과 접할 수 있다. 제2 전극(DE)은 제3 개구(OP3)에서 반도체층(ACT)의 제2 영역(DA)과 접할 수 있다.
데이터 도전층 위에 절연막(VIA)이 위치한다. 절연막(VIA)은 Polymethylmethacrylate(PMMA)나 Polystyrene(PS)과 같은 일반 범용 고분자, 페놀계 그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 폴리이미드, 실록산계 폴리머 등의 유기 절연 물질을 포함할 수 있고, 절연막(VIA)은 실리콘질화물(SiNx)을 포함할 수 있다. 그러나, 이에 한정되지 않으며, 절연막(VIA)은 다른 물질을 포함할 수 있다. 또한, 절연막(VIA)은 서로 다른 물질을 포함하는 2개의 절연층으로 이루어질 수도 있다.
절연막(VIA)은 제1 전극(SE)과 중첩하는 제4 개구(OP4)를 포함할 수 있다. 절연막(VIA) 위에 제1 전극(191)이 위치한다. 절연막(VIA) 및 제1 전극(191) 위에 격벽(350)이 위치한다. 격벽(350)은 제1 전극(191)과 중첩하는 개구(355)를 갖는다. 개구(355) 내에 발광층(360)이 위치할 수 있다. 격벽(350)및 발광층(360) 위에 제2 전극(270)이 위치할 수 있다. 제1 전극(191), 발광층(360) 및 제2 전극(270)은 발광 소자(LED)를 구성할 수 있다.
다음으로, 도 3을 참고하여, 표시 패널(10)의 층간 구조의 다른 한 예에 대하여 설명한다. 도 3을 참고하면, 표시 패널(10)은 기본적으로 기판(SB), 기판(SB) 위에 형성된 트랜지스터(TR), 그리고 트랜지스터(TR)에 연결되어 있는 발광 다이오드(LED)를 포함할 수 있다. 발광 다이오드(LED)는 화소에 대응할 수 있다.
기판(SB)은 폴리이미드(polyimide), 폴리아미드(polyamide), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate) 등의 폴리머로 이루어진 플렉서블 기판일 수 있다. 그러나, 이에 한정되지 않으며, 기판(SB)은 다른 물질을 포함할 수 있다.
기판(SB)은 수분, 산소 등이 침투하는 것을 방지하는 배리어층을 포함할 수 있다. 예컨대, 기판(SB)은 하나 이상의 폴리머층과 하나 이상의 배리어층을 포함할 수 있고, 폴리머층과 배리어층이 교대로 적층되어 있을 수 있다.
기판(SB) 위에는 버퍼층(BL)이 위치할 수 있다. 버퍼층(BL)은 규소 산화물, 규소 질화물 등의 무기 절연 물질을 포함할 수 있다. 그러나, 이에 한정되지 않으며, 버퍼층(BL)은 다른 물질을 포함할 수 있다.
버퍼층(BL) 위에는 트랜지스터(TR)의 반도체층(AL)이 위치할 수 있고, 반도체층(AL) 위에는 절연층(IN1)이 위치할 수 있다. 반도체층(AL)은 소스 영역, 드레인 영역 및 이들 영역 사이의 채널 영역을 포함할 수 있다. 반도체층(AL)은 다결정 규소, 산화물 반도체, 비정질 규소 등의 반도체 물질을 포함할 수 있다.
절연층(IN1) 위에는 트랜지스터(TR)의 게이트 전극(GE), 게이트선(GL), 축전기(CS)의 제1 전극(C1) 등을 포함할 수 있는 제1 도전체가 위치할 수 있다.
제1 도전체 위에는 절연층(IN2)이 위치할 수 있다. 절연층(IN2) 위에는 축전기(CS)의 제2 전극(C2) 등을 포함할 수 있는 제2 도전체가 위치할 수 있다. 제1 도전체 및/또는 제2 도전체는 몰리브덴(Mo), 구리(Cu), 알루미늄(Al), 은(Ag), 크롬(Cr), 탄탈륨(Ta), 티타늄(Ti) 등의 금속을 포함할 수 있다. 그러나, 이에 한정되지 않으며, 제1 도전체 및/또는 제2 도전체는 다른 물질을 포함할 수 있다.
절연층(IN2) 및 제2 도전체 위에는 절연층(IN3)이 위치할 수 있다. 절연층들(IN1, IN2, IN3)은 무기 절연 물질을 포함할 수 있다.
절연층(IN3) 위에는 트랜지스터(TR)의 소스 전극(SE) 및 드레인 전극(DE), 데이터선(DL) 등을 포함할 수 있는 제3 도전체가 위치할 수 있다. 소스 전극(SE) 및 드레인 전극(DE)은 절연층들(IN1, IN2, IN3)의 개구들을 통해 반도체층(AL)의 소스 영역 및 드레인 영역에 각각 연결될 수 있다.
제3 도전체 위에는 절연층(IN4)이 위치할 수 있다. 절연층(IN4) 위에는 구동 전압선(DVL) 등을 포함할 수 있는 제4 도전체가 위치할 수 있다. 제3 도전체 및 제4 도전체는 알루미늄(Al), 구리(Cu), 은(Ag), 몰리브덴(Mo), 크롬(Cr), 금(Au), 백금(Pt), 팔라듐(Pd), 탄탈륨(Ta), 텅스텐(W), 티타늄(Ti), 니켈(Ni) 등의 금속이나 금속 합금을 포함할 수 있다. 그러나, 이에 한정되지 않으며, 제3 도전체는 다른 물질을 포함할 수 있다.
제4 도전체 위에는 절연층(IN5)이 위치할 수 있다. 절연층들(IN4, IN5)은 유기 절연 물질을 포함할 수 있다.
절연층(IN5) 위에는 발광 다이오드(LED)의 제1 전극(EE1)이 위치할 수 있다. 제1 전극(EE1)은 화소 전극으로 불릴 수 있다. 제1 전극(EE1)은 절연층들(IN4, IN5)의 개구를 통해 드레인 전극(DE)과 연결되어 발광 다이오드의 휘도를 제어하는 데이터 신호를 인가받을 수 있다. 제1 전극(EE1)이 연결되는 트랜지스터(TR)는 구동 트랜지스터(driving transistor)이거나 구동 트랜지스터와 전기적으로 연결된 트랜지스터일 수 있다.
절연층(IN5) 위에는 절연층(IN6)이 위치할 수 있다. 절연층(IN6)은 화소 정의층으로 불릴 수 있고, 제1 전극(EE1)과 중첩하는 개구를 가질 수 있다. 절연층(IN6)의 개구에는 제1 전극(EE1) 위로 발광층을 포함하는 발광 부재(EM)가 위치할 수 있고, 발광 부재(EM) 위에는 제2 전극(EE2)이 위치할 수 있다. 제2 전극(EE2)은 공통 전극으로 불릴 수 있다.
제1 전극(EE1), 발광 부재(EM) 및 제2 전극(EE2)은 유기 발광 다이오드일 수 있는 발광 다이오드(LED)를 구성할 수 있다. 제1 전극(EE1) 및 제2 전극(EE2)은 각각 발광 다이오드(LED)의 애노드(anode) 및 캐소드(cathode)일 수 있다.
제2 전극(EE2) 위에는 봉지층(encapsulation layer)(EC)이 위치할 수 있다. 봉지층(EC)은 발광 다이오드(LED)를 봉지하여 외부로부터 수분이나 산소가 침투하는 것을 방지할 수 있다. 봉지층(EC)은 하나 이상의 무기 물질층과 하나 이상의 유기 물질층을 포함하는 박막 봉지층일 수 있다.
봉지층(EC) 위에는 터치 전극(TE)을 포함하는 터치 센서층이 위치할 수 있다. 터치 전극(TE)은 발광 다이오드(LED)와 중첩하는 개구를 가진 메시(mesh) 형상일 수 있다. 봉지층(EC)과 터치 센서층 사이에는 버퍼층이 위치할 수 있다. 터치 센서층 위에는 터치 전극(TE)을 덮는 절연층(IN7)이 위치할 수 있다.
절연층(IN7) 위에는 외광 반사를 줄이기 위한 반사 방지층(AR)이 위치할 수 있다. 반사 방지층(AR)은 편광층을 포함할 수 있다. 반사 방지층(AR)은 점착제에 의해 부착되거나 절연층(IN7) 위에 형성될 수 있다. 반사 방지층(AR) 대신, 봉지층(EC), 터치 센서층 및/또는 절연층(IN7)을 굴절률 정합 구조로 형성하여 반사 방지 효과를 얻을 수도 있다. 기판(SB)과 반사층(AR) 사이에 위치하는 층들은 전술한 화소층(PL)에 대응할 수 있다.
기판(SB) 아래에는 표시 패널(10)을 보호하기 위한 보호 필름(protection film)(PF)이 위치할 수 있다. 보호 필름(PF)은 폴리에틸렌 테레프탈레이트, 폴리에틸렌 나프탈레이트(polyethylene naphthalate), 폴리이미드 같은 폴리머로 이루어질 수 있다.
보호 필름(PF) 아래에는 쿠션층, 방열 시트, 차광 시트, 방수 테이프, 전자기 차단층 중 적어도 하나를 포함하는 기능성 시트(functional sheet)(FS)가 위치할 수 있다. 기능성 시트(FS)는 패드부에는 위치하지 않을 수 있다.
위와 같은 소자들의 위치 및 배치는 설계에 따라 다양하게 변경될 수 있다.
다음으로 도 4를 참고하여, 표시 패널(10)의 층간 구조의 다른 한 예에 대하여 설명한다. 표시 패널(10)은 표시부(1000), 터치부(2000), 반사 방지부(3000)를 포함할 수 있다. 표시부(1000)와 반사 방지부(3000) 사이에 터치부(2000)가 위치할 수 있다.
기판(SB) 위에는 버퍼층(111)이 위치한다. 버퍼층(111)은 기판(SB)과 반도체층(130) 사이에 위치하여 다결정 규소를 형성하기 위한 결정화 공정 시 기판(SB)으로부터 불순물을 차단하여 다결정 규소의 특성을 향상시킬 수 있다.
버퍼층(111)은 실리콘산화물(SiOx), 실리콘질화물(SiNx), 그리고 실리콘질산화물(SiOxNy)과 같은 무기 절연 물질을 포함할 수 있다. 버퍼층(111)은 비정질 실리콘(Si)을 포함할 수 있다. 그러나, 이에 한정되지 않으며, 버퍼층(111)은 다른 물질을 포함할 수 있다.
버퍼층(111) 위에는 제2 반도체(130)가 위치할 수 있다. 제2 반도체(130)는 다결정 실리콘 물질을 포함할 수 있다. 즉, 제2 반도체(130)는 다결정 반도체로 이루어질 수 있다. 제2 반도체(130)는 소스 영역(131), 채널 영역(132) 및 드레인 영역(133)을 포함할 수 있다.
제2 반도체(130)의 소스 영역(131)은 제2 소스 전극(SE2)과 연결될 수 있고, 제2 반도체(130)의 드레인 영역(133)은 제2 드레인 전극(DE2)과 연결될 수 있다.
제2 반도체(130) 위에는 제1 게이트 절연막(141)이 위치할 수 있다. 제1 게이트 절연막(141)은 실리콘질화물, 실리콘산화물, 실리콘질산화물 등을 포함하는 단일층 또는 다층 구조일 수 있다. 그러나, 이에 한정되지 않으며, 제1 게이트 절연막(141)은 다른 물질을 포함할 수 있다.
제1 게이트 절연막(141) 위에는 제2 게이트 하부 전극(GE2-L)이 위치할 수 있다. 제2 게이트 하부 전극(GE2-L)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu) 및/또는 티타늄(Ti)을 포함할 수 있고, 이를 포함하는 단일층 또는 다층 구조일 수 있다. 그러나, 이에 한정되지 않으며, 제2 게이트 하부 전극(GE2-L)은 다른 물질을 포함할 수 있다.
제2 게이트 하부 전극(GE2-L) 위에는 제2 게이트 절연막(142)이 위치할 수 있다. 제2 게이트 절연막(142)은 실리콘질화물, 실리콘산화물, 실리콘질산화물 등을 포함할 수 있다. 제2 게이트 절연막(142)은 실리콘질화물, 실리콘산화물, 실리콘질산화물을 포함하는 단일층 또는 다층 구조일 수 있다. 그러나, 이에 한정되지 않으며, 제2 게이트 절연막(142)은 다른 물질을 포함할 수 있다.
제2 게이트 절연막(142) 위에는 제2 게이트 상부 전극(GE2-U)이 위치할 수 있다. 제2 게이트 하부 전극(GE2-L)과 제2 게이트 상부 전극(GE2-U)은 제2 게이트 절연막(142)을 사이에 두고 중첩할 수 있다. 제2 게이트 상부 전극(GE2-U)과 제2 게이트 하부 전극(GE2-L)은 제2 게이트 전극(GE2)을 구성한다. 제2 게이트 전극(GE2)은 제2 반도체(130)의 채널 영역(132)과 기판(SB)에 수직한 방향으로 중첩할 수 있다.
제2 게이트 상부 전극(GE2-U)과 게이트선(GL)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu) 은(Ag), 크롬(Cr), 탄탈륨(Ta), 티타늄(Ti) 등을 포함할 수 있고, 이를 포함하는 단일층 또는 다층 구조일 수 있다. 그러나, 이에 한정되지 않으며, 제2 게이트 상부 전극(GE2-U)과 게이트선(GL)은 다른 물질을 포함할 수 있다.
제2 게이트 절연막(142) 위에는 제2 게이트 상부 전극(GE2-U) 및 게이트선(GL)과 같은 층으로 이루어진 금속층(BML)이 위치할 수 있고, 금속층(BML)은 뒤에서 설명할 제1 트랜지스터(TR1)와 중첩할 수 있다. 금속층(BML)은 제1 트랜지스터(TR1)의 소스 전극과 연결되어, 하부 게이트 전극의 역할을 할 수도 있다.
제2 반도체(130), 제2 게이트 전극(GE2), 제2 소스 전극(SE2) 및 제2 드레인 전극(DE2)은 제2 트랜지스터(TR2)를 구성한다. 제2 트랜지스터(TR2)는 발광 다이오드(LED)와 연결된 구동 트랜지스터일 수 있고, 다결정 반도체를 포함하는 트랜지스터로 이루어질 수 있다.
제2 게이트 전극(GE2) 위에는 제1 층간 절연막(161)이 위치할 수 있다. 제1 층간 절연막(161)은 실리콘질화물, 실리콘산화물, 실리콘질산화물 등을 포함할 수 있다. 제1 층간 절연막(161)은 실리콘질화물을 포함하는 층과 실리콘산화물을 포함하는 층이 적층되어 있는 다중층으로 이루어질 수 있다. 이때, 제1 층간 절연막(161)에서 실리콘질화물을 포함하는 층이 실리콘산화물을 포함하는 층보다 기판(SB)에 가까이 위치할 수 있다. 그러나, 이에 한정되지 않으며, 제1 층간 절연막(161)은 다른 물질을 포함할 수 있다.
제1 층간 절연막(161) 위에는 제1 반도체(135)가 위치할 수 있다. 제1 반도체(135)는 금속층(BML)과 중첩할 수 있다.
제1 반도체(135)는 산화물 반도체를 포함할 수 있다. 산화물 반도체는 산화 인듐(In), 산화 주석(Sn), 산화 아연(Zn), 산화 하프늄(Hf), 산화 알루미늄(Al) 중 적어도 하나를 포함할 수 있다. 예를 들면, 제1 반도체(135)는 IGZO(Indium-Gallium-Zinc Oxide)를 포함할 수 있다. 그러나, 이에 한정되지 않으며, 제1 반도체(135)는 다른 물질을 포함할 수 있다.
제1 반도체(135)는 채널 영역(137)과 채널 영역(137)의 양 옆에 위치하는 소스 영역(136) 및 드레인 영역(138)을 포함할 수 있다. 제1 반도체(135)의 소스 영역(136)은 제1 소스 전극(SE1)과 연결될 수 있고, 제1 반도체(135)의 드레인 영역(138)은 제1 드레인 전극(DE1)과 연결될 수 있다.
제1 반도체(135) 위에는 제3 게이트 절연막(143)이 위치할 수 있다. 제3 게이트 절연막(143)은 실리콘질화물, 실리콘산화물, 실리콘질산화물 등을 포함할 수 있다. 그러나, 이에 한정되지 않으며, 제3 게이트 절연막(143)은 다른 물질을 포함할 수 있다.
제3 게이트 절연막(143)은 제1 게이트 전극(GE1)과 제1 반도체(135) 사이에만 위치할 수도 있다. 즉, 제3 게이트 절연막(143)은 제1 반도체(135)의 채널 영역(137)과 중첩하고, 소스 영역(136) 및 드레인 영역(138)과는 중첩하지 않을 수 있다. 이를 통해, 고해상도를 구현하는 과정에서 반도체의 채널의 길이가 줄어들 수 있다.
제3 게이트 절연막(143) 위에는 제1 게이트 전극(GE1)이 위치할 수 있다.
제1 게이트 전극(GE1)은 제1 반도체(135)의 채널 영역(137)과 기판(SB)에 수직한 방향으로 중첩할 수 있다. 제1 게이트 전극(GE1)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu) 및/또는 티타늄(Ti)을 포함할 수 있으며, 이를 포함하는 단일층 또는 다층 구조일 수 있다. 예를 들어, 제1 게이트 전극(GE1)은 티타늄을 포함하는 하부층과 몰리브덴을 포함하는 상부층을 포함할 수 있고, 티타늄을 포함하는 하부층은 상부층의 건식 식각 시 식각 기체인 플르오린(F)이 확산되는 것을 방지할 수 있다. 그러나, 이에 한정되지 않으며, 제1 게이트 전극(GE1)은 다른 물질을 포함할 수 있다.
제1 반도체(135), 제1 게이트 전극(GE1), 제1 소스 전극(SE1) 및 제1 드레인 전극(DE1)은 제1 트랜지스터(TR1)를 구성한다. 제1 트랜지스터(TR1)는 제2 트랜지스터(TR2)의 스위칭을 위한 스위칭 트랜지스터일 수 있고, 산화물 반도체를 포함하는 트랜지스터로 이루어질 수 있다.
제1 게이트 전극(GE1) 위에는 제2 층간 절연막(162)이 위치할 수 있다. 제2 층간 절연막(162)은 실리콘질화물, 실리콘산화물, 실리콘질산화물 등을 포함할 수 있다. 제2 층간 절연막(162)은 실리콘질화물을 포함하는 층과 실리콘산화물을 포함하는 층이 적층되어 있는 다중층으로 이루어질 수 있다. 그러나, 이에 한정되지 않으며, 제2 층간 절연막(162)은 다른 물질을 포함할 수 있다.
제2 층간 절연막(162) 위에는 제1 소스 전극(SE1) 및 제1 드레인 전극(DE1), 그리고 제2 소스 전극(SE2) 및 제2 드레인 전극(DE2)이 위치할 수 있다. 제1 소스 전극(SE1), 제1 드레인 전극(DE1), 제2 소스 전극(SE2) 및 제2 드레인 전극(DE2)은 알루미늄(Al), 몰리브데늄(Mo), 티타늄(Ti), 텅스텐(W), 및/또는 구리(Cu) 등을 포함할 수 있으며, 이를 포함하는 단일층 또는 다층 구조일 수 있다. 예를 들어, 제1 소스 전극(SE1), 제1 드레인 전극(DE1), 제2 소스 전극(SE2) 및 제2 드레인 전극(DE2)은 티타늄, 몰리브덴, 크롬, 및 탄탈륨 등 내화성 금속(refractory metal) 또는 이들의 합금을 포함하는 하부막, 비저항이 낮은 알루미늄 계열 금속, 은 계열 금속, 구리 계열 금속을 포함하는 중간막, 티타늄, 몰리브덴, 크롬, 및 탄탈륨 등 내화성 금속을 포함하는 상부막의 삼중막 구조일 수 있다. 그러나, 이에 한정되지 않으며, 제1 소스 전극(SE1), 제1 드레인 전극(DE1), 제2 소스 전극(SE2) 및 제2 드레인 전극(DE2)은 다른 물질을 포함할 수 있다.
제1 소스 전극(SE1)은 제1 반도체(135)의 소스 영역(136)과 연결될 수 있고, 제1 드레인 전극(DE1)은 제1 반도체(135)의 드레인 영역(138)과 연결될 수 있다. 또한, 제1 소스 전극(SE1)은 금속층(BML)과도 연결될 수 있다.
제2 소스 전극(SE2)은 제2 반도체(130)의 소스 영역(131)과 연결될 수 있고, 제2 드레인 전극(DE2)은 제2 반도체(130)의 드레인 영역(133)과 연결될 수 있다.
제1 소스 전극(SE1), 제1 드레인 전극(DE1), 제2 소스 전극(SE2) 및 제2 드레인 전극(DE2) 위에는 제1 절연층(170)이 위치할 수 있다. 제1 절연층(170)은 유기막 또는 무기막일 수 있다. 예를 들어, 제1 절연층(170)은 Polymethylmethacrylate(PMMA)나 Polystyrene(PS)과 같은 일반 범용 고분자, 페놀계 그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 폴리이미드, 아크릴계 폴리머, 실록산계 폴리머 등의 유기 절연 물질을 포함할 수 있다. 그러나, 이에 한정되지 않으며, 제1 소스 전극(SE1), 제1 절연층(170)은 다른 물질을 포함할 수 있다.
제1 절연층(170) 위에는 연결 전극(CE)과 데이터선(171), 구동 전압선(172)이 위치할 수 있다. 연결 전극(CE)과 데이터선(DL)은 알루미늄(Al), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 크로뮴(Cr), 칼슘(Ca), 몰리브데늄(Mo), 티타늄(Ti), 텅스텐(W), 및/또는 구리(Cu)등을 포함할 수 있고, 이를 포함하는 단일층 또는 다층 구조일 수 있다. 그러나, 이에 한정되지 않으며, 연결 전극(CE)과 데이터선(DL)은 다른 물질을 포함할 수 있다.
연결 전극(CE)은 제2 드레인 전극(DE2)과 연결된다.
제1 절연층(170), 연결 전극(CE)과 데이터선(DL) 위에는 제2 절연층(180)이 위치할 수 있다. 제2 절연층(180)은 그 위에 형성될 발광층의 발광 효율을 높이기 위해 단차를 없애고 평탄화하는 역할을 할 수 있다. 제2 절연층(180)은 Polymethylmethacrylate(PMMA)나 Polystyrene(PS)과 같은 일반 범용 고분자, 페놀계 그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 폴리이미드, 아크릴계 폴리머, 실록산계 폴리머 등의 유기 절연 물질을 포함할 수 있다. 그러나, 이에 한정되지 않으며, 제2 절연층(180)은 다른 물질을 포함할 수 있다.
제2 절연층(180) 위에는 화소 전극(191)이 위치할 수 있다. 화소 전극(191)은 제2 절연층(180)의 접촉구를 통해 제2 드레인 전극(DE2)과 연결될 수 있다.
화소 전극(191)은 화소(PX)마다 개별적으로 제공될 수 있다. 화소 전극(191)은 은(Ag), 리튬(Li), 칼슘(Ca), 알루미늄(Al), 마그네슘(Mg), 금(Au) 같은 금속을 포함할 수 있고, 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO) 같은 투명 도전성 산화물(TCO)을 포함할 수도 있다. 화소 전극(191)은 금속 물질 또는 투명 도전성 산화물을 포함하는 단일층 또는 이들을 포함하는 다중층으로 이루어질 수 있다. 예를 들면, 화소 전극(191)은 인듐 주석 산화물(ITO)/은(Ag)/인듐 주석 산화물(ITO)의 삼중막 구조를 가질 수 있다. 그러나, 이에 한정되지 않으며, 화소 전극(191)은 다른 물질을 포함할 수 있다.
화소 전극(191) 위에는 화소 정의막(350)이 위치할 수 있다. 화소 정의막(350)은 Polymethylmethacrylate(PMMA)나 Polystyrene(PS)과 같은 일반 범용 고분자, 페놀계 그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 폴리이미드, 아크릴계 폴리머, 실록산계 폴리머 등의 유기 절연 물질을 포함할 수 있다. 화소 정의막(350)은 블랙 염료를 포함하여 빛을 투과하지 않을 수 있다. 그러나, 이에 한정되지 않으며, 화소 정의막(350)은 다른 물질을 포함할 수 있다.
화소 정의막(350)은 화소 전극(191)과 중첩하는 화소 개구부(365)를 포함하고, 화소 개구부(365) 내에는 발광층(370)이 위치할 수 있다.
발광층(370)은 적색, 녹색 및 청색 등의 기본 색의 광을 고유하게 내는 물질층을 포함할 수 있다. 발광층(370)은 서로 다른 색의 광을 내는 복수의 물질층이 적층된 구조를 가질 수도 있다.
예를 들어, 발광층(370)은 유기 발광층일 수 있고, 유기 발광층은 발광층과 정공 수송층(hole-injection layer, HIL), 정공 수송층(hole-transporting layer, HTL), 전자 수송층(electron-transporting layer, ETL) 및 전자 주입층(electron-injection layer, EIL) 중 하나 이상을 포함하는 복수층일 수 있다. 유기 발광층이 이들 모두를 포함할 경우 정공 주입층이 애노드 전극인 화소 전극(191) 위에 위치하고 그 위로 정공 수송층, 발광층, 전자 수송층, 전자 주입층이 차례로 적층될 수 있다.
발광층(370) 및 화소 정의막(350) 위에는 공통 전극(270)이 위치할 수 있다. 공통 전극(270)은 모든 화소(PX)에 공통으로 제공될 수 있고, 비표시 영역(PA)의 공통 전압 전달부(27)를 통해 공통 전압(ELVSS)을 인가받을 수 있다.
공통 전극(270)은 칼슘(Ca), 바륨(Ba), 마그네슘(Mg), 알루미늄(Al), 은(Ag), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크로뮴(Cr), 리튬(Li), 칼슘(Ca) 등을 포함하는 반사성 금속 또는 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO) 같은 투명 도전성 산화물(TCO)을 포함할 수 있다. 그러나, 이에 한정되지 않으며, 공통 전극(270)은 다른 물질을 포함할 수 있다.
화소 전극(191), 발광층(370) 및 공통 전극(270)은 발광 다이오드(LED)를 이룰 수 있다. 여기서, 화소 전극(191)은 정공 주입 전극인 애노드이며, 공통 전극(270)은 전자 주입 전극인 캐소드일 수 있다. 그러나 실시예는 반드시 이에 한정되는 것은 아니며, 유기 발광 표시장치의 구동 방법에 따라 화소 전극(191)이 캐소드가 되고, 공통 전극(270)이 애노드가 될 수도 있다.
화소 전극(191) 및 공통 전극(270)으로부터 각각 정공과 전자가 발광층(370) 내부로 주입되고, 주입된 정공과 전자가 결합한 엑시톤(exiton)이 여기상태로부터 기저상태로 떨어질 때 발광이 이루어진다.
실시예에 따른 표시 장치의 스위칭 트랜지스터의 일부인 제1 트랜지스터(TR1)가 산화물 반도체를 포함할 수 있고, 구동 트랜지스터인 제2 트랜지스터(TR2)가 다결정 반도체를 포함할 수 있다. 고속 구동을 위해 기존의 약 60Hz의 주파수를 약 120Hz로 높임으로써 동영상의 움직임을 더 자연스럽게 표현할 수 있으나, 이로 인해 소비 전력이 증가하게 된다. 높아진 소비 전력을 보상하기 위해 정지 영상을 구동할 때의 주파수를 낮출 수 있다. 예를 들면, 정지 영상 구동시 약 1Hz로 구동할 수 있다. 이처럼 주파수가 낮아지는 경우 누설 전류가 발생할 수 있다. 일 실시예에 의한 표시 장치에서는 스위칭 트랜지스터인 제1 트랜지스터(TR1)가 산화물 반도체를 포함하도록 함으로써, 누설 전류를 최소화할 수 있다. 또한, 구동 트랜지스터인 제2 트랜지스터(TR2)가 다결정 반도체를 포함하도록 함으로써, 높은 전자이동도를 가질 수 있다. 즉, 스위칭 트랜지스터와 구동 트랜지스터가 서로 다른 반도체 물질을 포함하도록 함으로써 보다 안정적으로 구동할 수 있으며 높은 신뢰성을 가질 수 있다.
공통 전극(270) 위에 봉지층(600)이 위치한다. 봉지층(600)은 표시부(1000)의 상부면뿐만 아니라 측면까지 덮어 표시부(1000)을 밀봉할 수 있다.
봉지층(600)은 복수의 층을 포함할 수 있고, 그 중 무기막과 유기막을 모두 포함하는 복합막으로 형성될 수 있다. 예를 들면, 봉지층(600)은 제1 봉지 무기막, 봉지 유기막, 제2 봉지 무기막이 순차적으로 형성된 3중층으로 이루어질 수 있고, 제1 봉지 무기막과 제2 봉지 무기막은 무기 물질을 포함할 수 있고, 봉지 유기막은 유기 물질을 포함할 수 있다.
봉지층(600) 위에 터치부(2000)가 위치한다.
터치부(2000)에 대하여 간략하게 설명한다. 봉지층(600) 위에 제3 절연층(710)이 위치한다. 제3 절연층(710)은 금속 산화물, 금속 산질화물, 실리콘 산화물, 실리콘 질화물 및 실리콘 산질화물 등의 무기층이나 유기층으로 이루어질 수 있다. 그러나, 이에 한정되지 않으며, 제3 절연층(710)은 다른 물질을 포함할 수 있다.
제3 절연층(710)은 봉지층(600)을 덮어 봉지층(600)을 보호하고, 투습을 방지할 수 있다. 또한, 제3 절연층(710)은 공통 전극(270)과 터치 전극 사이의 기생 커패시턴스를 줄이는 역할을 할 수 있다.
제3 절연층(710) 위에 제1 터치 셀 연결부(452)가 위치하고, 제1 터치 셀 연결부(452) 위에 제4 절연층(720)이 위치한다. 제4 절연층(720)은 금속 산화물, 금속 산질화물, 실리콘 산화물, 실리콘 질화물 및 실리콘 산질화물 등의 무기층이나 유기층으로 이루어질 수 있다. 그러나, 이에 한정되지 않으며, 제4 절연층(720)은 다른 물질을 포함할 수 있다.
제4 절연층(720) 위에 제1 터치 셀(TE)이 위치한다. 또한, 도시하지는 않았지만, 제4 절연층(720) 위에 제2 터치 셀 및 제2 터치 셀 연결부도 위치할 수 있다. 이 때, 제1 터치 셀(TE)과 제2 터치 셀 중 어느 하나는 감지 입력 전극이고, 다른 하나는 감지 출력 전극일 수 있다. 제1 터치 셀(TE)과 제2 터치 셀은 전기적으로 서로 분리될 수 있으며, 서로 중첩하지 않도록 분산되어 메쉬 형태로 배치될 수 있다. 제1 터치 셀(TE)은 제1 터치 셀 연결부(452)에 의해 서로 연결될 수 있고, 제2 터치 셀은 제2 터치 셀 연결부에 의해 서로 연결될 수 있다.
제1 터치 셀(TE)과 제2 터치 셀(도시하지 않음) 위에 터치 셀 보호막(430)이 위치할 수 있다. 터치 셀 보호막(430)은 제1 터치 셀(TE) 및 제2 터치 셀(도시하지 않음)이 외부로 노출되지 않도록 덮어 제1 터치 셀(TE) 및 제2 터치 셀(도시하지 않음)을 보호할 수 있다. 터치 셀 보호막(430)은 실리콘질화물(SiNx) 또는 실리콘산화물(SiO2) 등의 무기물 또는 폴리아크릴계 수지(polyacrylates resin) 및 폴리이미드계 수지(polyimides resin), 아크릴계 유기물을 포함할 수 있다. 그러나, 이에 한정되지 않으며, 터치 셀 보호막(430)은 다른 물질을 포함할 수 있다.
터치부(2000) 위에 반사 방지부(3000)가 위치한다.
반사 방지부(3000)는 차광층(520)과 색필터(530)를 포함한다.
차광층(520)은 표시부(1000)의 화소 정의막(350)과 중첩하고, 화소 정의막(350)보다 폭이 좁을 수 있다.
차광층(520)은 화소 정의막(350)의 화소 개구부(365)와 중첩하는 복수의 개구부를 가지고, 차광층(520)의 개구부의 폭은 각기 중첩하는 화소 개구부(365)의 폭보다 넓을 수 있다.
색필터(530)는 차광층(520) 위에 위치한다. 각 색필터(530)의 대부분은 차광층(520)의 개구부에 위치한다. 복수의 색필터(530) 위에는 제5 절연층(540)이 위치할 수 있다.
반사 방지부(3000)는 외부로부터 입사되는 외광이 배선 등에 의해 반사되어 시인되는 것을 방지한다. 반사 방지부(3000)의 차광층(520)은 발광 영역 가장자리에 중첩하도록 위치하여, 입사되는 외광을 흡수하여 발광 영역으로 입사되는 것을 줄인다. 이에 의해 외광이 반사되어 시인되는 정도를 줄일 수 있다.
반사 방지부(3000)의 색필터(530)는 외부로부터 입사되는 외광이 화소 정의막(350) 등으로 입사된 후 반사되어 시인되는 것을 감소시킨다. 색필터(530)는 빛을 완전히 차단하지 않기 때문에, 발광층(370)에서 발광된 빛의 효율을 줄이지 않으면서, 외광의 반사광이 시인되는 것을 방지할 수 있다.
일반적으로 외광의 반사광의 시인을 방지하기 위하여, 편광층을 이용할 수 있으나, 이는 발광층에서 발광된 빛의 효율을 낮추게 된다. 그러나, 실시예에 따르면, 반사 방지부(3000)를 통해 발광층(370)에서 발광된 빛의 효율을 줄이지 않으면서, 외광의 반사광이 시인되는 것을 방지할 수 있다.
앞서 설명한 실시예에 따르면, 설명의 편의를 위하여 제1 트랜지스터(TR1) 및 제2 트랜지스터(TR2), 제2 트랜지스터(TR2)에 연결된 발광 다이오드(LED)를 위주로 도시하였으나, 이에 한정되지 않으며 앞서 제1 트랜지스터(TR1) 및 제2 트랜지스터(TR2) 외에 다른 트랜지스터들을 포함할 수 있다. 제1 트랜지스터(TR1)는 스위칭 트랜지스터일 수 있고, 제2 트랜지스터(TR2)는 구동 트랜지스터일 수 있으나, 이에 한정되지 않는다.
도 1과 함께 도 5를 참고하면, 표시 패널(10)의 가장자리 중 제1 방향(x)과 나란한 제1 가장자리(E1)에 위치하는 비표시 영역(NDA)에는 표시 패널(10)의 외부로부터 신호들을 전달받기 위한 복수의 제1 패드부(pad portion)(PD1)가 위치할 수 있다. 연성회로기판(20)의 제1 단부(E11)에는 복수의 제2 패드부(PD2)가 위치할 수 있다. 제2 패드부(PD2)는 제1 패드부(PD1)에 접합될 수 있고, 이를 통해 연성회로기판(20)의 패드들은 표시 패널(10)의 패드들에 전기적으로 연결될 수 있다.
제1 패드부(PD1)와 제2 패드부(PD2) 간의 기계적 및 전기적 접합을 위해, 제1 패드부(PD1)와 제2 패드부(PD2) 사이에는 이방성 도전막이 위치할 수 있다. 이방성 도전막은 필름 형태의 열경화성 수지(예컨대, 예폭시 수지, 아크릴 수지, 폴리에스테르 수지, 비스말레이미드 수지, 시아네이트 수지 등) 내에 도전 입자들이 분산된 형태를 가질 수 있다. 그러나, 이에 한정되지 않으며, 이방성 도전막은 다른 물질을 포함할 수 있다. 이방성 도전막은 열과 압력을 동시에 가해주는 공정을 통해 전자 부품들을 기계적 및 전기적으로 접합할 수 있다.
표시 패널(10)의 복수의 제1 패드부(PD1)는 표시 패널(10)의 제1 가장자리(E1)를 따라 서로 이격되어 위치할 수 있다. 각각의 제1 패드부(PD1)에는 대응하는 연성회로기판(20)의 제2 패드부(PD2)가 접합될 수 있다.
표시 패널(10)의 비표시 영역(NDA)에는 표시 패널(10)을 구동하기 위한 각종 신호를 생성 및/또는 처리하는 구동 장치(driving unit)가 위치할 수 있다. 구동 장치는 데이터선(171)에 데이터 신호를 인가하는 데이터 구동부(data driver), 제1 스캔선(121) 및 제2 스캔선(122)에 게이트 신호를 인가하는 게이트 구동부(gate driver), 그리고 데이터 구동부 및 게이트 구동부를 제어하는 신호 제어부(signal controller)를 포함할 수 있다. 화소들(PX)은 게이트 구동부에서 생성되는 스캔 신호에 따라 소정 타이밍에 데이터 전압 또는 초기화 전압을 인가받을 수 있다. 게이트 구동부는 표시 패널(10)에 집적될 수 있고, 표시 영역(DA)의 적어도 일측에 위치할 수 있다.
데이터 구동부는 집적회로 칩(30)으로 제공될 수 있다. 집적회로 칩(30)은 연성회로기판(20)에 실장될 수 있다. 집적회로 칩(30)에서 출력되는 신호들은 연성회로기판(20)의 제2 패드부(PD2)와 표시 패널(10)의 제1 패드부(PD1)를 통해 표시 패널(10)로 전달될 수 있다.
표시 장치는 복수의 집적회로 칩(30)을 포함할 수 있고, 각각의 연성회로기판(20)에 집적회로 칩(30)이 하나씩 위치할 수 있다.
신호 제어부는 집적회로 칩으로 제공될 수 있고, 인쇄회로기판(40)에 실장될 수 있다. 데이터 구동부와 신호 제어부는 통합 칩으로 제공될 수도 있다.
연성회로기판(20)의 제1 단부(E11)와 마주하는 제2 단부(E22)에 위치하는 패드부는 인쇄회로기판(40)의 패드부에 접합되고 전기적으로 연결되어, 표시 패널(10)과 인쇄회로기판(40) 간에 신호들을 전달할 수 있다. 인쇄회로기판(40)은 2개 이상의 패드부를 포함할 수 있고, 패드부들은 표시 패널(10)의 한 가장자리를 따라 서로 떨어져 위치할 수 있다. 인쇄회로기판(40)은 복수의 연성회로기판(20)에 대응하는 개수의 패드부들을 포함할 수 있다.
집적회로 칩(30)은 표시 영역(DA)에 제공되는 신호들을 출력할 수 있다. 예컨대, 집적회로 칩(30)은 데이터 전압, 구동 전압, 공통 전압, 초기화 전압 등을 출력할 수 있다. 비표시 영역(NDA)에는 집적회로 칩(30)에서 출력되는 데이터 전압, 구동 전압, 공통 전압 및 초기화 전압을 표시 영역(DA)의 데이터선(171), 구동 전압선(172), 공통 전압선(173) 및 초기화 전압선(174)으로 각각 전달하기 위한 데이터 전압 전달선, 구동 전압 전달선, 공통 전압 전달선 및 초기화 전압을 초기화 전압선이 위치할 수 있다. 집적회로 칩(30)은 게이트 구동부를 제어하기 위한 신호들을 또한 출력할 수 있다.
집적회로 칩(30)이 출력하는 신호들은 연성회로기판(20)의 제2 패드부(PD2)와 접속된 제1 패드부(PD1)를 통해 표시 패널(10)로 입력될 수 있다. 집적회로 칩(30)은 위와 같은 신호들을 생성하는데 기초가 되는 신호들(예컨대, 영상 데이터 및 이와 관련된 신호, 전원 등)을 인쇄회로기판(40)의 패드부와 접속된 연성회로기판(20)의 패드부를 통해 입력받을 수 있다. 인쇄회로기판(40)에는 프로세서, 메모리 등이 위치할 수 있다.
도 1 및 도 5와 함께 도 6 및 도 7을 참고하면, 표시 장치(1000)는 제2 방향(y)과 나란한 방향을 곡률 축으로 하여, 제1 방향(x)을 따라 곡면화될 수 있다.
연성회로기판(20)은 표시 패널(10)의 제1 가장자리(E1)를 축으로 밴딩될 수 있고, 연성회로기판(20)의 일부와 연성회로기판(20)에 연결된 인쇄회로기판(40)은 표시 패널(10)의 배면(100a)에 위치할 수 있다.
표시 장치(1000)의 연성회로기판(20)은 제1 방향(x)을 따라 표시 패널(10)의 중심에 인접하는 제1 연성회로기판(21a), 제1 방향(x)을 따라 표시 패널(10)의 중심에서부터 표시 패널(10)의 제2 가장자리(Ea) 쪽을 향해 순서대로 위치하는 제2 연성회로기판(21b), 제3 연성회로기판(21c), 제4 연성회로기판(21d)을 포함한다. 또한, 표시 장치(1000)의 연성회로기판(20)은 제1 방향(x)을 따라 표시 패널(10)의 중심에 인접하고 제1 연성회로기판(21a)에 인접한 제5 연성회로기판(22a), 제1 방향(x)을 따라 표시 패널(10)의 중심에서부터 표시 패널(10)의 제2 가장자리(Ea)와 마주하는 제3 가장자리(Eb) 쪽을 향해 순서대로 위치하는 제6 연성회로기판(22b), 제7 연성회로기판(22c), 제8 연성회로기판(22d)을 포함한다.
도시한 실시예에서, 표시 장치(1000)는 제1 방향(x)을 따라 표시 패널(10)의 중심에서부터 제2 가장자리(Ea)를 향해 순차적으로 위치하는 4개의 연성회로기판(21a, 21b, 21c, 21d)과 표시 패널(10)의 중심에서부터 제3 가장자리(Eb)를 향해 순차적으로 위치하는 4개의 연성회로기판(22a, 22b, 22c, 22d)을 포함하는 것으로 도시되었으나, 실시예들은 이에 한정되지 않으며, 표시 장치(1000)는 제1 방향(x)을 따라 표시 패널(10)의 중심에서부터 제2 가장자리(Ea)를 향해 순차적으로 위치하는 복수 개의 연성회로기판과 표시 패널(10)의 중심에서부터 제3 가장자리(Eb)를 향해 순차적으로 위치하는 복수 개의 연성회로기판을 포함할 수 있다.
표시 장치(1000)의 연성회로기판(20)은 표시 패널(10)의 제1 가장자리(E1)에 부착될 수 있다. 연성회로기판(20)의 제1 연성회로기판(21a) 내지 제8 연성회로기판(22d) 각각의 제1 단부(E11)는 표시 패널(10)의 제1 가장자리(E1)에 부착되고, 연성회로기판(20)의 제1 연성회로기판(21a) 내지 제8 연성회로기판(22d) 각각의 제2 단부(E22)는 인쇄회로기판(40)에 부착될 수 있다.
앞서 설명한 바와 같이, 표시 장치(1000)는 제2 방향(y)과 나란한 방향을 커브드 축으로 가지도록, 제1 방향(x)을 따라 커브드될 수 있고, 표시 패널(10)의 제1 가장자리(E1)는 제1 방향(x)과 나란한 가장자리일 수 있다.
표시 장치(1000)의 연성회로기판(20) 중 제1 방향(x)을 따라 표시 패널(10)의 중심에 인접하는 제1 연성회로기판(21a)의 제1 단부(E11)와 표시 패널(10)의 제1 가장자리(E1)는 제1 간격(D1a)을 이루도록 이격되고, 제2 연성회로기판(21b)의 제1 단부(E11)와 표시 패널(10)의 제1 가장자리(E1)는 제2 간격(D1b)을 이루도록 이격되고, 제3 연성회로기판(21c)의 제1 단부(E11)와 표시 패널(10)의 제1 가장자리(E1)는 제3 간격(D1c)을 이루도록 이격되고, 제4 연성회로기판(21d)의 제1 단부(E11)와 표시 패널(10)의 제1 가장자리(E1)는 제4 간격(D1d)을 이루도록 이격된다. 제1 간격(D1a), 제2 간격(D1b), 제3 간격(D1c), 제4 간격(D1d) 중 제1 간격(D1a)이 가장 크고 제4 간격(D1d)이 가장 작고, 제1 간격(D1a)에서 제4 간격(D1d)으로 갈수록 점차 작아진다. 이처럼, 표시 장치(1000)의 커브드 방향인 제1 방향(x)을 따라 표시 패널(10)의 중심에서부터 표시 패널(10)의 제2 가장자리(Ea)에 가까워질수록 연성회로기판(20)의 제1 단부(E11)와 표시 패널(10)의 제1 가장자리(E1) 사이의 간격이 좁아진다.
이와 유사하게, 표시 장치(1000)의 연성회로기판(20) 중 제1 방향(x)을 따라 표시 패널(10)의 중심에 인접하는 제5 연성회로기판(22a)의 제1 단부(E11)와 표시 패널(10)의 제1 가장자리(E1)는 제5 간격(D2a)을 이루도록 이격되고, 제6 연성회로기판(22b)의 제1 단부(E11)와 표시 패널(10)의 제1 가장자리(E1)는 제6 간격(D2b)을 이루도록 이격되고, 제7 연성회로기판(22c)의 제1 단부(E11)와 표시 패널(10)의 제1 가장자리(E1)는 제7 간격(D2c)을 이루도록 이격되고, 제8 연성회로기판(22d)의 제1 단부(E11)와 표시 패널(10)의 제1 가장자리(E1)는 제8 간격(D2d)을 이루도록 이격된다. 제5 간격(D2a), 제6 간격(D2b), 제7 간격(D2c), 제8 간격(D2d) 중 제5 간격(D2a)이 가장 크고 제8 간격(D2d)이 가장 작고, 제5 간격(D2a)에서 제8 간격(D2d)으로 갈수록 점차 작아진다. 이처럼, 표시 장치(1000)의 커브드 방향인 제1 방향(x)을 따라 표시 패널(10)의 중심에서부터 표시 패널(10)의 제3 가장자리(Eb)에 가까워질수록 연성회로기판(20)의 제1 단부(E11)와 표시 패널(10)의 제1 가장자리(E1) 사이의 간격이 좁아진다.
이처럼, 표시 장치(1000)의 커브드 방향인 제1 방향(x)을 따라 표시 패널(10)의 중심에서부터 표시 패널(10)의 양쪽 가장자리(Ea, Eb)로 향할수록 연성회로기판(20)의 제1 단부(E11)와 표시 패널(10)의 제1 가장자리(E1) 사이의 간격이 좁아진다. 따라서, 도 6에 도시한 바와 같이, 표시 패널(10)의 중심에서부터 표시 패널(10)의 양쪽 가장자리(Ea, Eb)로 향할수록 제2 방향(y)을 따라 각 연성회로기판(20) 중 표시 패널(10)의 제1 가장자리(E1)에 부착되는 부분의 길이가 작아지고 표시 패널(10)의 배면(100a)쪽으로 굽어질 수 있는 부분의 길이가 길어질 수 있다.
도 8을 참고하면, 연성회로기판(20)의 제1 단부(E11)에는 복수의 제2 패드부(PD2)가 위치할 수 있고, 각 연성회로기판(20)의 복수의 제2 패드부(PD2) 각각은 연성회로기판(20)의 제1 단부(E11)로부터 일정한 간격을 이루도록 배치될 수 있다.
앞서 설명한 바와 같이, 표시 패널(10)의 중심에서부터 표시 패널(10)의 양쪽 가장자리(Ea, Eb)로 향할수록 제2 방향(y)을 따라 각 연성회로기판(20) 중 표시 패널(10)의 제1 가장자리(E1)에 부착되는 부분의 길이가 작아지기 때문에, 표시 패널(10)의 중심에서부터 표시 패널(10)의 양쪽 가장자리(Ea, Eb)로 향할수록 제2 방향(y)을 따라 복수의 제2 패드부(PD2) 중 표시 패널(10)의 제1 가장자리(E1)와 중첩하는 부분의 길이가 짧아지고, 표시 패널(10)의 배면(100a)쪽으로 굽어지는 부분의 길이가 길어질 수 있다.
표시 장치(1000)는 제2 방향(y)과 나란한 방향을 커브드 축으로 가지도록, 제1 방향(x)을 따라 커브드되고, 이처럼, 표시 장치(1000)를 커브드 형으로 만들기 위하여, 제조 공정 중, 제1 방향(x)을 따라 서로 마주하는 표시 패널(10)의 제2 가장자리(Ea)와 제3 가장자리(Eb)에 힘을 가해 커드브 표시 장치로 만들 수 있다.
따라서, 복수의 연성회로기판(20) 중 표시 패널(10)의 제2 가장자리(Ea)와 제3 가장자리(Eb) 쪽에 가깝게 위치하는 제4 연성회로기판(21d)과 제8 연성회로기판(22d)에 가장 큰 응력이 가해질 수 있다. 각 연성회로기판(20)에 가해지는 응력의 크기는 표시 패널(10)의 중심 부분에서부터 표시 패널(10)의 제2 가장자리(Ea)와 제3 가장자리(Eb)에 가까워질수록 커질 수 있다.
본 실시예에 따른 표시 장치(1000)에 따르면, 표시 장치(1000)의 커브드 방향인 제1 방향(x)을 따라 표시 패널(10)의 중심에서부터 표시 패널(10)의 양쪽 가장자리(Ea, Eb)로 향할수록 연성회로기판(20)의 제1 단부(E11)와 표시 패널(10)의 제1 가장자리(E1) 사이의 간격이 좁아지고, 이에 의해, 표시 패널(10)의 중심에서부터 표시 패널(10)의 양쪽 가장자리(Ea, Eb)로 향할수록 제2 방향(y)을 따라 각 연성회로기판(20) 중 표시 패널(10)의 제1 가장자리(E1)에 부착되는 부분의 길이가 작아지고 표시 패널(10)의 배면(100a)쪽으로 굽어질 수 있는 부분의 길이가 길어질 수 있다.
그러므로, 표시 패널(10)의 중심 부분에서부터 표시 패널(10)의 제2 가장자리(Ea)와 제3 가장자리(Eb)에 가까워질수록 커지는 크기의 응력이 각 연성회로기판(20)에 가해지더라도, 각 연성회로기판(20) 중 표시 패널(10)의 배면(100a)쪽으로 굽어질 수 있는 부분의 길이가 길어지기 때문에, 각 연성회로기판(20)이 응력에 의해 표시 패널(10)로부터 분리되거나, 연성회로기판(20)과 인쇄회로기판(40) 사이의 분리되는 것을 방지할 수 있다.
그러면, 도 1 내지 도 7과 함께 도 9 및 도 10을 참고하여, 다른 한 실시예에 따른 표시 장치에 대하여 설명한다. 도 9 및 도 10은 다른 한 실시예에 따른 표시 장치의 일부를 도시한 평면도이다.
본 실시예에 따른 표시 장치는 앞서 도 1 내지 도 8을 참고로 설명한 실시예에 따른 표시 장치와 유사하다. 동일한 구성 요소에 대한 구체적인 설명은 생략한다.
그러나, 도 9 및 도 10을 참고하면, 본 실시예에 따른 표시 장치의 연성회로기판(20)에 위치하는 복수의 제2 패드부(PD2)는 제1 방향(x)을 따라 순차적으로 배치되어 있는 제1 패드(PD21), 제2 패드(PD22), 제n-1 패드(PD2n-1), 제n 패드(PD2n)를 포함할 수 있다.
제1 방향(x)을 따라 표시 패널(10)의 중심을 기준으로, 표시 패널의 제2 가장자리(Ea) 쪽에 위치하는 연성회로기판(20) 각각의 복수의 제2 패드부(PD2)의 제1 패드(PD21)에서 제n 패드(PD2n)로 갈수록 연성회로기판(20)의 제1 단부(E11)에 점차 가까워지고 제2 단부(E22)에서 점차 멀어지도록 배치될 수 있다.
이와는 다르게, 제1 방향(x)을 따라 표시 패널(10)의 중심을 기준으로, 표시 패널의 제3 가장자리(Eb) 쪽에 위치하는 연성회로기판(20)들의 복수의 제2 패드부(PD2)의 제1 패드(PD21)에서 제n 패드(PD2n)로 갈수록 연성회로기판(20)의 제1 단부(E11)에서 점차 멀어지고 제2 단부(E22)에서 점차 가까워지도록 배치될 수 있다.
도 9는 표시 장치(1000)의 표시 패널(10)의 제2 가장자리(Ea)에 인접한 제4 연성회로기판(21d)을 도시한다. 앞서, 도 1, 도 6 및 도 7에 도시한 바와 같이, 제4 연성회로기판(21d)은 제1 방향(x)을 따라 표시 패널(10)의 중심을 기준으로 표시 패널의 제2 가장자리(Ea) 쪽에 위치하고, 도 9에 도시한 바와 같이, 제1 연성회로기판(21a)의 복수의 제2 패드부(PD2)의 제1 패드(PD21)에서 제n 패드(PD2n)로 갈수록 연성회로기판(20)의 제1 단부(E11)에 점차 가까워지고 제2 단부(E22)에서 점차 멀어지도록 배치된다.
도 10은 표시 장치(1000)의 표시 패널(10)의 제3 가장자리(Eb)에 인접한 제8 연성회로기판(22d)을 도시한다. 앞서, 도 1, 도 6 및 도 7에 도시한 바와 같이, 제8 연성회로기판(22d)은 제1 방향(x)을 따라 표시 패널(10)의 중심을 기준으로, 표시 패널의 제3 가장자리(Eb) 쪽에 위치하고, 도 10에 도시한 바와 같이, 제8 연성회로기판(22d)의 복수의 제2 패드부(PD2)의 제1 패드(PD21)에서 제n 패드(PD2n)로 갈수록 연성회로기판(20)의 제1 단부(E11)에서 점차 멀어지고 제2 단부(E22)에서 점차 가까워지도록 배치된다.
이처럼, 각 연성회로기판(20)에 위치하는 복수의 제2 패드부(PD2)는 제1 방향(x)을 따라 서로 마주하는 표시 패널(10)의 양쪽 가장자리 쪽에 가깝게 위치할수록 제2 패드부(PD2)는 제1 단부(E11)에서 점차 멀어지고 제2 단부(E22)에서 점차 가까워지도록 배치되는 바, 표시 패널(10)의 중심에서부터 표시 패널(10)의 양쪽 가장자리(Ea, Eb)로 향할수록 복수의 제2 패드부(PD2) 중 제2 방향(y)을 따라 각 연성회로기판(20) 중 표시 패널(10)의 제1 가장자리(E1)에 부착되는 부분의 길이가 작아지고 표시 패널(10)의 배면(100a)쪽으로 굽어질 수 있는 부분의 길이가 길어질 수 있다.
이처럼, 표시 패널(10)의 중심 부분에서부터 표시 패널(10)의 제2 가장자리(Ea)와 제3 가장자리(Eb)에 가까워질수록 커지는 크기의 응력이 각 연성회로기판(20)에 가해지더라도, 각 연성회로기판(20)의 복수의 제2 패드부(PD2) 중 표시 패널(10)의 배면(100a)쪽으로 굽어질 수 있는 부분의 길이가 길어지기 때문에, 각 연성회로기판(20)이 응력에 의해 복수의 제2 패드부(PD2)가 표시 패널(10)로부터 분리되는 것을 방지할 수 있다.
또한, 앞서 도 1 내지 도 7을 참고로 설명한 바와 같이, 표시 장치(1000)의 커브드 방향인 제1 방향(x)을 따라 표시 패널(10)의 중심에서부터 표시 패널(10)의 양쪽 가장자리(Ea, Eb)로 향할수록 연성회로기판(20)의 제1 단부(E11)와 표시 패널(10)의 제1 가장자리(E1) 사이의 간격이 좁아지고, 이에 의해, 표시 패널(10)의 중심에서부터 표시 패널(10)의 양쪽 가장자리(Ea, Eb)로 향할수록 제2 방향(y)을 따라 각 연성회로기판(20) 중 표시 패널(10)의 제1 가장자리(E1)에 부착되는 부분의 길이가 작아지고 표시 패널(10)의 배면(100a)쪽으로 굽어질 수 있는 부분의 길이가 길어질 수 있다.
그러므로, 표시 패널(10)의 중심 부분에서부터 표시 패널(10)의 제2 가장자리(Ea)와 제3 가장자리(Eb)에 가까워질수록 커지는 크기의 응력이 각 연성회로기판(20)에 가해지더라도, 각 연성회로기판(20) 중 표시 패널(10)의 배면(100a)쪽으로 굽어질 수 있는 부분의 길이가 길어지기 때문에, 각 연성회로기판(20)이 응력에 의해 표시 패널(10)로부터 분리되거나, 연성회로기판(20)과 인쇄회로기판(40) 사이의 분리되는 것을 방지할 수 있다.
앞서 도 1 내지 도 8을 참고로 설명한 실시예에 따른 표시 장치의 많은 특징들은 본 실시예에 따른 표시 장치에 모두 적용 가능하다.
이상을 통해 본 발명의 바람직한 실시예에 대하여 설명하였지만, 본 발명은 이에 한정되는 것이 아니고 특허청구범위와 발명의 상세한 설명 및 첨부한 도면의 범위 안에서 여러 가지로 변형하여 실시하는 것이 가능하고 이 또한 본 발명의 범위에 속하는 것은 당연하다.
10: 표시 패널
1000: 표시 장치
20, 21a, 21b, 21c, 21d, 22a, 22b, 22c, 22d: 연성회로기판
30: 집척회로 칩
40: 인쇄회로기판
E1, Ea, Eb: 가장자리
E11, E22: 단부
DA: 표시 영역
NDA: 비표시 영역
PD1, PD2: 패드부
PD21, PD22, PD2n-1, PD2n: 패드
PX: 화소
100a: 배면

Claims (20)

  1. 복수의 화소를 포함하는 표시 영역 및 상기 표시 영역의 주변에 위치하는 비표시 영역을 포함하는 표시 패널, 그리고
    상기 표시 패널의 제1 가장자리를 따라 상기 비표시 영역에 위치하는 복수의 연성회로기판을 포함하고,
    상기 복수의 연성회로기판의 복수의 제1 단부와 상기 제1 가장자리 사이의 간격은 서로 다른 표시 장치.
  2. 제1항에서,
    상기 제1 가장자리는 제1 방향과 나란하고,
    상기 표시 패널은 상기 제1 방향과 직각을 이루는 제2 방향을 축으로 하여 상기 제1 방향을 따라 곡면화된 표시 장치.
  3. 제2항에서,
    상기 표시 패널은 상기 제1 가장자리와 연결되고 상기 제1 방향을 따라 서로 마주하는 제2 가장자리와 제3 가장자리를 포함하고,
    상기 복수의 연성회로기판은 상기 표시 패널의 중심에 위치하는 제1 연성회로기판, 상기 표시 패널의 제2 가장자리에 인접하여 위치하는 제2 연성회로기판을 포함하고,
    상기 제1 연성회로기판의 상기 제1 단부와 상기 제1 가장자리 사이의 제1 간격은 상기 제2 연성회로기판의 상기 제1 단부와 상기 제1 가장자리 사이의 제2 간격보다 작은 표시 장치.
  4. 제3항에서,
    상기 복수의 연성회로기판은 상기 제1 연성회로기판과 상기 제2 연성회로기판 사이에 위치하는 제3 연성회로기판과 제4 연성회로기판을 포함하고,
    상기 제3 연성회로기판은 상기 제2 연성회로기판보다 상기 제1 연성회로기판에 더 가깝게 위치하고,
    상기 제4 연성회로기판은 상기 제1 연성회로기판보다 상기 제2 연성회로기판에 더 가깝게 위치하고,
    상기 제3 연성회로기판의 상기 제1 단부와 상기 제1 가장자리 사이의 제3 간격은 상기 제4 연성회로기판의 상기 제1 단부와 상기 제1 가장자리 사이의 제4 간격보다 작은 표시 장치.
  5. 제4항에서,
    상기 제1 간격은 상기 제3 간격보다 작고,
    상기 제2 간격은 상기 제4 간격보다 큰 표시 장치.
  6. 제2항에서,
    상기 표시 패널에 위치하는 복수의 제1 패드부들, 그리고
    상기 복수의 연성회로기판에 위치하고, 상기 복수의 제1 패드부들과 접촉하는 복수의 제2 패드부들을 더 포함하고,
    상기 복수의 제1 패드부들은 상기 복수의 제2 패드부들과 접촉하는 표시 장치.
  7. 제6항에서,
    상기 표시 패널은 상기 제1 가장자리와 연결되고 상기 제1 방향을 따라 서로 마주하는 제2 가장자리와 제3 가장자리를 포함하고,
    상기 복수의 제2 패드부들과 상기 제1 단부 사이의 간격은 서로 다른 표시 장치.
  8. 제7항에서,
    상기 복수의 제2 패드부들은 상기 제1 방향을 따라 상기 표시 패널의 중심에서부터 상기 제2 가장자리 또는 상기 제3 가장자리에 가깝게 위치할수록, 상기 복수의 상기 제1 단부로부터 멀어지도록 배치되는 표시 장치.
  9. 복수의 화소를 포함하는 표시 영역 및 상기 표시 영역의 주변에 위치하는 비표시 영역을 포함하는 표시 패널,
    상기 표시 패널의 제1 가장자리를 따라 상기 비표시 영역에 위치하는 복수의 연성회로기판,
    상기 표시 패널에 위치하는 복수의 제1 패드부들, 그리고
    상기 복수의 연성회로기판에 위치하는 복수의 제2 패드부들을 포함하고,
    상기 복수의 연성회로기판의 복수의 제1 단부와 상기 제1 가장자리 사이의 간격은 서로 다르고,
    상기 복수의 제2 패드부들과 상기 제1 단부 사이의 간격은 서로 다른 표시 장치.
  10. 제9항에서,
    상기 제1 가장자리는 제1 방향과 나란하고,
    상기 표시 패널은 상기 제1 방향과 직각을 이루는 제2 방향을 축으로 하여 상기 제1 방향을 따라 곡면화된 표시 장치.
  11. 제10항에서,
    상기 복수의 제1 패드부들은 상기 복수의 제2 패드부들과 접촉하는 표시 장치.
  12. 제11항에서,
    상기 표시 패널은 상기 제1 가장자리와 연결되고 상기 제1 방향을 따라 서로 마주하는 제2 가장자리와 제3 가장자리를 포함하고,
    상기 복수의 제2 패드부들은 상기 제1 방향을 따라 상기 표시 패널의 중심에서부터 상기 제2 가장자리 또는 상기 제3 가장자리에 가깝게 위치할수록, 상기 복수의 상기 제1 단부로부터 멀어지도록 배치되는 표시 장치.
  13. 제10항에서,
    상기 복수의 연성회로기판은 상기 표시 패널의 중심에 위치하는 제1 연성회로기판, 상기 표시 패널의 제2 가장자리에 인접하여 위치하는 제2 연성회로기판을 포함하고,
    상기 제1 연성회로기판의 상기 제1 단부와 상기 제1 가장자리 사이의 제1 간격은 상기 제2 연성회로기판의 상기 제1 단부와 상기 제1 가장자리 사이의 제2 간격보다 작은 표시 장치.
  14. 제13항에서,
    상기 복수의 연성회로기판은 상기 제1 연성회로기판과 상기 제2 연성회로기판 사이에 위치하는 제3 연성회로기판과 제4 연성회로기판을 포함하고,
    상기 제3 연성회로기판은 상기 제2 연성회로기판보다 상기 제1 연성회로기판에 더 가깝게 위치하고,
    상기 제4 연성회로기판은 상기 제1 연성회로기판보다 상기 제2 연성회로기판에 더 가깝게 위치하고,
    상기 제3 연성회로기판의 상기 제1 단부와 상기 제1 가장자리 사이의 제3 간격은 상기 제4 연성회로기판의 상기 제1 단부와 상기 제1 가장자리 사이의 제4 간격보다 작은 표시 장치.
  15. 제14항에서,
    상기 제1 간격은 상기 제3 간격보다 작고,
    상기 제2 간격은 상기 제4 간격보다 큰 표시 장치.
  16. 복수의 화소를 포함하는 표시 영역 및 상기 표시 영역의 주변에 위치하는 비표시 영역을 포함하고, 제1 방향과 나란한 제1 가장자리, 상기 제1 가장자리와 연결되고 상기 제1 방향을 따라 서로 마주하는 제2 가장자리와 제3 가장자리를 포함하는 표시 패널,
    상기 표시 패널의 제1 가장자리를 따라 상기 비표시 영역에 위치하는 복수의 연성회로기판,
    상기 표시 패널에 위치하는 복수의 제1 패드부들, 그리고
    상기 복수의 연성회로기판에 위치하고, 상기 복수의 제1 패드부들과 접촉하는 복수의 제2 패드부들을 포함하고,
    상기 복수의 제2 패드부들은 상기 제1 방향을 따라 상기 표시 패널의 중심에서부터 상기 제2 가장자리 또는 상기 제3 가장자리에 가깝게 위치할수록, 상기 복수의 상기 제1 단부로부터 멀어지도록 배치되는 표시 장치.
  17. 제16항에서,
    상기 제1 가장자리는 제1 방향과 나란하고,
    상기 표시 패널은 상기 제1 방향과 직각을 이루는 제2 방향을 축으로 하여 상기 제1 방향을 따라 곡면화된 표시 장치.
  18. 제17항에서,
    상기 복수의 제1 패드부들은 상기 복수의 제2 패드부들과 접촉하는 표시 장치.
  19. 제18항에서,
    상기 복수의 연성회로기판은 상기 표시 패널의 중심에 위치하는 제1 연성회로기판, 상기 표시 패널의 제2 가장자리에 인접하여 위치하는 제2 연성회로기판을 포함하고,
    상기 제1 연성회로기판의 상기 제1 단부와 상기 제1 가장자리 사이의 제1 간격은 상기 제2 연성회로기판의 상기 제1 단부와 상기 제1 가장자리 사이의 제2 간격보다 작은 표시 장치.
  20. 제13항에서,
    상기 복수의 연성회로기판은 상기 제1 연성회로기판과 상기 제2 연성회로기판 사이에 위치하는 제3 연성회로기판과 제4 연성회로기판을 포함하고,
    상기 제3 연성회로기판은 상기 제2 연성회로기판보다 상기 제1 연성회로기판에 더 가깝게 위치하고,
    상기 제4 연성회로기판은 상기 제1 연성회로기판보다 상기 제2 연성회로기판에 더 가깝게 위치하고,
    상기 제3 연성회로기판의 상기 제1 단부와 상기 제1 가장자리 사이의 제3 간격은 상기 제4 연성회로기판의 상기 제1 단부와 상기 제1 가장자리 사이의 제4 간격보다 작은 표시 장치.
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