KR20230051429A - 웨이퍼 레벨 패키징을 위한 웨이퍼 에지 증착 - Google Patents

웨이퍼 레벨 패키징을 위한 웨이퍼 에지 증착 Download PDF

Info

Publication number
KR20230051429A
KR20230051429A KR1020227044984A KR20227044984A KR20230051429A KR 20230051429 A KR20230051429 A KR 20230051429A KR 1020227044984 A KR1020227044984 A KR 1020227044984A KR 20227044984 A KR20227044984 A KR 20227044984A KR 20230051429 A KR20230051429 A KR 20230051429A
Authority
KR
South Korea
Prior art keywords
wafer
annular ring
substrate
edge
annular
Prior art date
Application number
KR1020227044984A
Other languages
English (en)
Inventor
쉬에펑 후아
잭 첸
이안 스콧 래치포드
치아-신 린
찬타비사 코비사이
Original Assignee
램 리써치 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 램 리써치 코포레이션 filed Critical 램 리써치 코포레이션
Publication of KR20230051429A publication Critical patent/KR20230051429A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02002—Preparing wafers
    • H01L21/02005—Preparing bulk and homogeneous wafers
    • H01L21/02008—Multistep processes
    • H01L21/0201—Specific process step
    • H01L21/02021—Edge treatment, chamfering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/304—Mechanical treatment, e.g. grinding, polishing, cutting
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/04—Coating on selected surface areas, e.g. using masks
    • C23C16/042—Coating on selected surface areas, e.g. using masks using masks
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/458—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating characterised by the method used for supporting substrates in the reaction chamber
    • C23C16/4582—Rigid and flat substrates, e.g. plates or discs
    • C23C16/4583—Rigid and flat substrates, e.g. plates or discs the substrate being supported substantially horizontally
    • C23C16/4585—Devices at or outside the perimeter of the substrate support, e.g. clamping rings, shrouds
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/50—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating using electric discharges
    • C23C16/505—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating using electric discharges using radio frequency discharges
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02002—Preparing wafers
    • H01L21/02005—Preparing bulk and homogeneous wafers
    • H01L21/02008—Multistep processes
    • H01L21/0201—Specific process step
    • H01L21/02019—Chemical etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/32115—Planarisation
    • H01L21/3212—Planarisation by chemical mechanical polishing [CMP]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67092—Apparatus for mechanical treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/10—Measuring as part of the manufacturing process
    • H01L22/12—Measuring as part of the manufacturing process for structural parameters, e.g. thickness, line width, refractive index, temperature, warp, bond strength, defects, optical inspection, electrical measurement of structural dimensions, metallurgic measurement of diffusions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68327—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Mechanical Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Plasma & Fusion (AREA)
  • Container, Conveyance, Adherence, Positioning, Of Wafer (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

반도체 프로세싱 방법들 및 장치들이 제공된다. 일부 방법들은 제 1 웨이퍼를 프로세싱 챔버에 제공하는 단계로서, 제 1 웨이퍼는 두께, 베벨된 에지, 제 1 측면, 및 제 1 측면 상의 디바이스 영역 내에 형성된 복수의 디바이스들을 갖고, 디바이스 영역은 외측 주변부를 갖는, 제 1 웨이퍼를 제공하는 단계; 제 1 웨이퍼 상에 재료의 환형 링을 증착하는 단계로서, 재료의 환형 링은 베벨된 에지의 영역 및 디바이스 영역의 외측 주변부를 커버하고, 그리고 외측 주변부보다 제 1 웨이퍼의 중심 지점에 더 가까운 내측 경계를 갖는, 재료의 환형 링을 증착하는 단계; 제 2 기판을 복수의 디바이스들 및 재료의 환형 링의 일부에 본딩하는 단계; 및 제 1 웨이퍼의 두께를 박형화하는 (thinning) 단계를 포함한다.

Description

웨이퍼 레벨 패키징을 위한 웨이퍼 에지 증착
집적 회로 (integrated circuit; IC) 칩들 또는 다이들 (dies) 은 통상적으로 예를 들어, 인쇄 회로 기판 (printed circuit board; PCB) 에 접속될 수 있는 패키지를 사용하여 다른 회로들과 인터페이싱된다 (interface). IC 칩은 수직으로 연장하는 비아들 (vias) 및 수평으로 연장하는 와이어들 또는 트레이스들 (traces) 을 통해 IC 칩의 컴포넌트들에 접속되는 콘택트 패드들을 가질 수도 있다. IC 패키징은 IC 칩들을 외부 회로에 상호 접속하는 것을 수반한다. 많은 경우들에서, IC 패키징은 통상적으로 마이크로미터 단위의 상대적으로 큰 피처들을 채용하는 전기적 접속 기술인 웨이퍼 레벨 패키징 (wafer level packaging; WLP) 를 수반한다. WLP 전략들은 와이어 본딩을 수반할 수도 있고, IC 칩은 수직으로 (upright) 장착되고 와이어들은 외부 회로에 콘택트 패드들을 상호 접속하도록 사용된다. WLP 전략들은 플립-칩 본딩 (flip-chip bonding) 을 수반할 수도 있고, 여기서 IC 칩은 아래를 향하고 콘택트 패드들이 외부 회로 상의 매칭 패드들과 정렬되도록 "플립 오버 (flipped over)"된다. WLP 구조체들의 예들은 재분배 배선, 범프들 및 필라들 (pillars) 을 포함한다.
본 명세서에 제공된 배경기술 기술 (description) 은 본 개시의 맥락을 일반적으로 제시할 목적이다. 이 배경기술 섹션에 기술된 정도의 본 명세서에 명명된 발명자들의 업적, 뿐만 아니라 출원 시 종래 기술로서 달리 인증되지 않을 수도 있는 본 기술의 양태들은 본 개시에 대한 종래 기술로서 명시적으로나 암시적으로 인정되지 않는다.
참조로서 인용
PCT 신청 양식은 본 출원의 일부로서 본 명세서와 동시에 제출되었다. 본 출원이 동시에 제출된 PCT 신청 양식에서 식별된 바와 같이 우선권 또는 이익을 주장하는 출원 각각은 전체가 모든 목적들을 위해 참조로서 본 명세서에 인용된다.
본 개시의 시스템들, 방법들 및 디바이스들은 각각 몇몇 혁신적인 양태들을 갖고, 이들이 단독으로 본 명세서에 개시된 바람직한 속성들을 단독으로 책임지지 않는다. 이들 양태들 중 적어도 이하의 구현 예들이 포함되지만, 다른 구현예들이 상세한 기술에 제시될 수도 있고 본 명세서에 제공된 논의로부터 자명할 수도 있다.
일부 실시 예들에서, 방법이 제공될 수도 있다. 방법은 제 1 웨이퍼를 프로세싱 챔버에 제공하는 단계로서, 제 1 웨이퍼는 두께, 베벨된 에지, 제 1 측면, 및 제 1 측면 상의 디바이스 영역 내에 형성된 복수의 디바이스들을 갖고, 디바이스 영역은 외측 주변부를 갖는, 제 1 웨이퍼를 제공하는 단계; 제 1 웨이퍼 상에 재료의 환형 링을 증착하는 단계로서, 재료의 환형 링은 베벨된 에지의 영역 및 디바이스 영역의 외측 주변부를 커버하고, 그리고 외측 주변부보다 제 1 웨이퍼의 중심 지점에 더 가까운 내측 경계를 갖는, 재료의 환형 링을 증착하는 단계; 제 2 기판을 복수의 디바이스들 및 재료의 환형 링의 일부에 본딩하는 단계; 및 제 1 웨이퍼의 두께를 박형화하는 (thinning) 단계를 포함할 수도 있다.
일부 실시 예들에서, 재료의 환형 링은 옥사이드일 수도 있다.
일부 이러한 실시 예들에서, 옥사이드는 실리콘 옥사이드일 수도 있다.
일부 실시 예들에서, 증착은 플라즈마-강화된 화학적 기상 증착 (plasma-enhanced chemical vapor deposition; PECVD) 을 포함할 수도 있다.
일부 실시 예들에서, 재료의 환형 링은 약 1.5 ㎛ 내지 약 30 ㎛의 공칭 높이를 가질 수도 있다.
일부 실시 예들에서, 재료의 환형 링은 약 1 ㎜ 내지 6 ㎜의 공칭 방사상 두께를 가질 수도 있다.
일부 실시 예들에서, 방법은 재료의 환형 링의 공칭 높이를 감소시키도록 재료의 환형 링을 평탄화하는 (planarize) 단계를 더 포함할 수도 있다.
일부 이러한 실시 예들에서, 평탄화하는 단계는 재료의 환형 링을 에칭하는 단계를 포함할 수도 있다.
일부 추가의 이러한 실시 예들에서, 에칭은 제 1 웨이퍼의 환형 영역을 에칭하는 단계를 포함할 수도 있고, 환형 영역은 재료의 환형 링과 오버랩한다 (overlap).
일부 추가 실시 예들에서, 환형 영역은 재료의 환형 링과 실질적으로 동일할 수도 있다.
일부 추가 실시 예들에서, 방법은 증착하는 단계 전에, 디바이스 영역의 외측 주변부에서 복수의 디바이스들의 에지 프로파일을 결정하는 단계; 및 결정하는 단계에 기초하여, 환형 영역으로 하여금 재료의 환형 링을 실질적으로 커버하게 하도록 에칭 조건들을 조정하는 단계를 더 포함할 수도 있다.
일부 이러한 실시 예들에서, 평탄화는 재료의 환형 링을 화학적 기계적 연마 (chemical mechanical polishing; CMP) 하는 것을 포함할 수도 있다.
일부 이러한 실시 예들에서, 평탄화는 재료의 환형 링을 CMP 및 에칭하는 것을 포함할 수도 있다.
일부 실시 예들에서, 방법은 본딩하는 단계 후에, 제 1 웨이퍼로부터 베벨된 에지 및 재료의 환형 링을 제거하도록 베벨된 에지 및 재료의 환형 링을 포함하는 제 1 웨이퍼의 에지 부분을 제거하는 단계를 더 포함할 수도 있다.
일부 이러한 실시 예들에서, 에지 부분은 약 2 ㎜ 미만의 방사상 두께를 가질 수도 있다.
일부 실시 예들에서, 방법은 디바이스 영역의 외측 주변부에서 복수의 디바이스들의 에지 프로파일을 결정하는 단계; 및 결정하는 단계에 기초하여, (i) 재료의 환형 링으로 하여금 에지 프로파일을 커버하게 하고, (ii) 재료의 환형 링의 공칭 높이로 하여금 복수의 디바이스들의 높이보다 더 크게 하도록 증착 조건들을 조정하고 또는 (i) 및 (ii) 모두를 조정하는 단계를 더 포함할 수도 있다.
일부 이러한 실시 예들에서, 조정하는 단계는 제 1 웨이퍼와 제 1 웨이퍼 상으로 가스들을 흘리도록 구성된 가스 분배 디바이스 사이의 분리 거리를 조정하는 단계, 및/또는 증착하는 단계 동안 제 1 웨이퍼 상으로 흐르는 프로세스 가스의 플로우 레이트를 조정하는 단계를 포함할 수도 있다.
일부 이러한 실시 예들에서, 결정하는 단계는 제 1 웨이퍼의 에지 프로파일을 측정하는 단계를 포함할 수도 있다.
일부 이러한 실시 예들에서, 결정하는 단계는 제 1 웨이퍼의 평탄도 (flatness) 를 측정하는 단계를 포함할 수도 있다.
일부 이러한 실시 예들에서, 결정하는 단계는 계산된 정보를 포함할 수도 있다.
일부 이러한 실시 예들에서, 조정하는 단계는 재료의 환형 링의 내측 경계로 하여금 에지 프로파일의 내측 방사상 경계보다 더 작아지게 할 수도 있다.
일부 이러한 실시 예들에서, 조정하는 단계는 재료의 환형 링의 내측 경계로 하여금 에지 프로파일의 내측 방사상 경계보다 제 1 웨이퍼의 중심 지점에 더 가까워지게 할 수도 있다.
일부 실시 예들에서, 증착하는 단계는 제 1 웨이퍼의 환형 에지 영역 위에 플라즈마를 생성하는 단계, 및 플라즈마가 환형 에지 영역의 내측 경계보다 제 1 웨이퍼의 중심 지점에 더 가까워지게 생성되는 것을 방지하기 위해 플라즈마 배제 존 (plasma exclusion zone; PEZ) 을 사용하는 단계를 더 포함할 수도 있다.
일부 실시 예들에서, 방법은 제 1 웨이퍼, 제 2 기판, 또는 제 1 웨이퍼, 제 2 기판 모두에 실리콘-관통 비아들 (through-silicon vias; TSVs) 을 형성하는 단계를 더 포함할 수도 있다.
일부 실시 예들에서, 제 2 기판은 복수의 디바이스들이 없는 캐리어 기판일 수도 있다.
일부 실시 예들에서, 제 2 기판은 제 2 기판의 제 2 측면 상에 제 2 복수의 디바이스들을 포함할 수도 있고, 그리고 본딩하는 단계는 제 2 기판 상의 제 2 복수의 디바이스들을 제 1 웨이퍼 상의 복수의 디바이스들에 본딩하는 단계를 더 포함할 수도 있다.
일부 이러한 실시 예들에서, 방법은 본딩하는 단계 전에 제 2 기판 상에 재료의 제 2 환형 링을 증착하는 단계를 더 포함할 수도 있다. 제 2 기판은 제 2 베벨된 에지를 포함할 수도 있고, 제 2 복수의 디바이스들은 제 2 측면 상의 제 2 디바이스 영역에 형성될 수도 있고, 제 2 디바이스 영역은 제 2 외측 주변부를 가질 수도 있고, 그리고 재료의 제 2 환형 링은 제 2 베벨된 에지의 제 2 영역 및 제 2 디바이스 영역의 외측 주변부를 커버할 수도 있고, 그리고 제 2 외측 주변부보다 제 2 기판의 중심 지점에 더 가까운 내측 경계를 갖는다.
일부 실시 예들에서, 반도체 프로세싱 시스템이 제공될 수도 있다. 프로세싱 챔버; 프로세싱 챔버 내의 기판 지지부로서, 기판 지지부는 중심 축 및 기판을 지지하도록 구성된 기판 지지 표면을 포함할 수도 있는, 기판 지지부; 기판 지지부 상에 포지셔닝된 기판 상으로 프로세스 가스들을 흘리도록 구성된 가스 분배 디바이스; 기판 지지부의 중심 축 둘레로 연장하고 그리고 중심 축을 따라 볼 때 기판 지지 표면과 오버랩하는 플라즈마 배제 존 링; 기판의 하나 이상의 특성들을 측정하도록 구성된 하나 이상의 센서들; 기판을 기판 지지부에 제공하도록 구성된 기판 이송 유닛; 및 제어기를 포함할 수도 있고, 제어기는, 프로세싱 챔버 내의 기판 지지부에 제 1 웨이퍼를 제공하도록―제 1 웨이퍼는 두께, 베벨된 에지, 제 1 측면, 및 제 1 측면 상의 디바이스 영역에 형성된 복수의 디바이스들을 갖고, 디바이스 영역은 외측 주변부 및 에지 프로파일을 가짐―, 제 1 웨이퍼의 하나 이상의 측정된 특성들을 수신하도록, 적어도 부분적으로 하나 이상의 측정된 특성들에 기초하여, 제 1 웨이퍼 상에 재료의 환형 링을 증착하기 위한 증착 조건들을 결정하도록, 그리고 증착 조건들을 사용하여 제 1 웨이퍼 상에 재료의 환형 링을 증착하도록 구성되고, 재료의 환형 링은 베벨된 에지의 영역 및 디바이스 영역의 외측 주변부를 커버하고, 그리고 외측 주변부보다 제 1 웨이퍼의 중심 지점에 더 가까운 내측 경계를 갖는다.
일부 실시 예들에서, 하나 이상의 센서들은 에지 프로파일을 측정하도록 구성된 레이저를 포함할 수도 있다.
일부 실시 예들에서, 하나 이상의 센서들은 제 1 웨이퍼의 평탄도를 측정하도록 구성된 레이저를 포함할 수도 있다.
일부 실시 예들에서, 제어기는 증착 후, 재료의 환형 링을 에칭하도록 더 구성될 수도 있고, 에칭은 적어도 부분적으로 결정에 기초한다.
도 1은 일부 구현 예들에 따른 제 1 예시적인 기법을 도시한다.
도 2a는 예시적인 웨이퍼의 평면도를 도시한다.
도 2b는 도 2a의 예시적인 웨이퍼의 측면도를 도시한다.
도 3a는 도 2a의 예시적인 웨이퍼 상에 증착된 재료의 환형 링의 평면도를 도시한다.
도 3b는 도 3a의 예시적인 웨이퍼의 측면도를 도시한다.
도 3c는 재료의 환형 링 및 비정밀한 내측 경계를 도시한다.
도 3d는 도 3b의 웨이퍼의 우측의 확대된 단면을 도시한다.
도 3e는 평탄화 (planarizaztion) 동작 후 도 3d의 웨이퍼를 도시한다.
도 3f는 도 3d의 웨이퍼 및 에칭 영역을 도시한다.
도 4a는 예시적인 웨이퍼의 우측 단면 슬라이스를 도시한다.
도 4b는 또 다른 예시적인 웨이퍼의 우측 단면 슬라이스를 도시한다.
도 5a는 2 개의 웨이퍼들 사이의 예시적인 본딩을 도시한다.
도 5b는 증착된 재료의 환형 링 없이 도 5a의 2 개의 웨이퍼들 사이의 예시적인 본딩을 도시한다.
도 5c는 2 개의 웨이퍼들 사이의 또 다른 예시적인 본딩을 도시한다.
도 5d는 2 개의 웨이퍼들 사이의 또 다른 예시적인 본딩을 도시한다.
도 6은 박형화 (thinning) 동작 후 도 5a의 제 1 웨이퍼 및 제 2 웨이퍼를 도시한다.
도 7은 일부 구현 예들에 따른 제 2 예시적인 기법을 도시한다.
도 8은 복수의 실리콘-관통 비아들 (through-silicon vias; TSVs) 을 갖는 웨이퍼를 도시한다.
도 9a는 웨이퍼에 대한 예시적인 증착 레이트 및 에칭 레이트를 도시한다.
도 9b는 증착 및 에칭 후 증착된 재료의 예시적인 두께들을 도시한다.
도 10은 일부 구현 예들에 따른 제 3 예시적인 기법을 도시한다.
도 11a 및 도 11b는 2 개의 예시적인 단면 에지 프로파일들의 측정 값들을 도시한다.
도 12는 플라즈마 배제 존 (plasma-exclusions-zone; PEZ) 링을 포함하는 프로세스 스테이션의 일 실시 예를 개략적으로 도시한다.
도 13은 예시적인 페데스탈, 웨이퍼, 및 PEZ 링의 부분적인 단면도를 도시한다.
이하의 기술 (description) 에서, 제시된 실시 예들의 완전한 이해를 제공하기 위해 수많은 구체적 상세들이 제시되었다. 개시된 실시 예들은 이들 구체적인 상세들 중 일부 또는 전부 없이 실시될 수도 있다. 다른 예들에서, 공지된 프로세스 동작들은 개시된 실시 예들을 불필요하게 모호하게 하지 않기 위해 상세히 기술되지 않았다. 개시된 실시 예들이 구체적인 실시 예들과 함께 기술될 것이지만, 이는 개시된 실시 예들을 제한하는 것으로 의도되지 않았다는 것이 이해될 것이다.
본 개시에서, 용어들 "반도체 웨이퍼", "웨이퍼", "기판", "웨이퍼 기판", 및 "부분적으로 제조된 집적 회로 (partially fabricated integrated circuit)"는 상호 교환 가능하게 사용된다. 당업자는 용어 "부분적으로 제조된 집적 회로"가 집적 회로 제조의 많은 단계들 중 임의의 단계 동안의 실리콘 웨이퍼를 지칭할 수 있다는 것을 이해할 것이다. 반도체 디바이스 산업계에서 사용된 웨이퍼 또는 기판은 통상적으로 200 ㎜, 또는 300 ㎜, 또는 450 ㎜의 직경을 갖는다. 이하의 상세한 기술 (description) 은 본 개시가 웨이퍼 상에서 구현된다는 것을 가정한다. 그러나, 본 개시는 이렇게 제한되지 않는다. 워크피스 (work piece) 는 다양한 형상들, 사이즈들, 및 재료들일 수도 있다. 반도체 웨이퍼들에 더하여, 본 개시의 이점을 취할 수도 있는 다른 워크피스들은 인쇄 회로 기판들, 등과 같은 다양한 물품들을 포함한다.
도입 및 맥락
재료, 프로세싱 및 장비의 발전들은 패키징 기술들의 혁신을 가져 왔다. 웨이퍼 레벨 패키징 (wafer level packaging; WLP), 범핑 (bumping), 재분배 층들, 팬 아웃 (fan out), 및 실리콘-관통 비아들 (through-silicon vias; TSVs) 은 발전된 패키징에 채용된 기법들 (techniques) 중 일부이다. 많은 경우들에서, 집적 회로 패키징은 통상적으로 마이크로미터 단위의 상대적으로 큰 피처들을 채용하는 전기적 접속 기술인 웨이퍼 레벨 패키징을 수반한다. WLP 피처들의 예들은 재분배 배선, 범프들 및 필라들을 포함한다. WLP 애플리케이션들 및 발전된 패키징 애플리케이션들에서 이러한 피처들은 구리를 포함할 수도 있다.
많은 WLP 프로세스들은 웨이퍼 스택킹 (stacking) 과 같은 다양한 유리한 목적들을 위해 2 개의 웨이퍼들을 함께 본딩하는 것 및 하나 또는 2 개 웨이퍼들 모두의 후면의 추가 프로세싱을 인에이블하는 (enable) 것을 수반한다. 예를 들어, 일부 웨이퍼 스택킹 구현 예들에서, 상부에 각각 프로세싱된 디바이스들을 갖는 2 개의 웨이퍼들은 더 복잡한 디바이스들을 생성하도록 서로 상에 스택킹될 수도 있다. 이는 활성 디바이스들이 서로 대면하는 페이스-투-페이스 (face-to-face) 본딩, 또는 일 웨이퍼의 후면이 다른 웨이퍼의 활성 디바이스들과 대면하는 백-투-페이스 (back-to-face) 본딩을 포함할 수도 있다. 일부 다른 예들에서, 상부에 활성 디바이스들이 증착된 프로세싱된 웨이퍼는 프로세싱된 웨이퍼에 부가적인 기계적 지지를 제공하고 웨이퍼를 손상시키지 않고 더 프로세싱되게 하는 캐리어 웨이퍼에 일시적으로 본딩될 수도 있다. 프로세싱된 웨이퍼의 후면 상의 부가적인 프로세싱은 예를 들어, 웨이퍼 박형화 (thinning), 도금, 본딩 패드 형성, 평탄화 (planarization), TSV 드러내기 (revealing)/노출, 및/또는 범핑을 포함할 수도 있다.
2 개의 웨이퍼들을 함께 본딩하는 것이 WLP 프로세싱에 유리하지만, 이는 바람직하지 않은 웨이퍼 손상 및 수율 감소를 야기할 수 있다. 일반적으로, 웨이퍼는 웨이퍼의 내부 영역 상에 형성된 부분적으로 또는 완전히 제조된 디바이스들, 및 어떠한 디바이스들도 갖지 않는 원주형 외측 에지 영역을 포함한다. WLP 프로세싱은 웨이퍼 및 웨이퍼의 디바이스들의 크랙킹 (cracking) 또는 칩핑 (chipping) 을 유발함으로써 이 외측 에지 영역을 의도하지 않게 손상시켜 웨이퍼의 수율을 감소시킬 수 있다. 웨이퍼의 베벨된 에지에 대한 손상을 감소시키기 위한 일 종래의 기법은 본딩 전에 웨이퍼의 베벨된 에지를 트리밍 (trimming) 하는 것이다. 에지 트리밍의 일부 구현 예들은 웨이퍼의 에지로부터 재료를 기계적으로 제거하기 위해 블레이드 (blade) 를 사용한다. 이 에지 트리밍은 웨이퍼 핸들링 동안 일부 원치 않은 손상을 감소시킬 수 있지만, 여전히 몇몇 단점들을 제시할 수도 있다. 예를 들어, 에지 트리밍 프로세스는 디바이스 수율의 일부를 감소시킬 수 있고 웨이퍼의 디바이스들에 부정적으로 영향을 줄 수도 있는 입자들을 생성할 수 있다. 일부 본딩-후 (post-bonding) 프로세싱 동안, 예컨대 웨이퍼 박형화 동안, 원치 않은 칩핑, 입자 생성, 및 웨이퍼의 크랙킹이 모두 여전히 발생할 수 있다. 그러므로 웨이퍼의 외측 에지에 대한 손상을 최소화하고 제거하는 것이 바람직하다.
예시적인 기법들 (Techniques)
WLP 프로세싱 동안 웨이퍼의 베벨된 에지에 대한 손상을 감소시키기 위한 새로운 기법들 및 장치들이 본 명세서에 제공된다. 일부 실시 예들에서, 재료의 환형 링은 디바이스들이 형성되는 영역의 외측 주변부 및 베벨된 에지의 일부를 커버하도록 웨이퍼 상에 증착된다. 이 재료의 환형 링은 예를 들어, 칩핑을 감소시키고, 웨이퍼의 에지를 보호하고, 에지 다이 손실을 방지하고 및 다른 웨이퍼와의 고-품질 본딩을 제공함으로써 이 웨이퍼에 대한 손상을 감소시키도록 본딩되는 이 웨이퍼와 다른 웨이퍼 사이의 갭을 충진함으로써 베벨된 에지에 기계적 지지를 제공한다. 일부 실시 예들에서, 재료의 환형 링이 증착된 후, 다양한 프로세스들, 예컨대 화학적 기계적 연마 (chemical mechanical polishing; CMP), 에칭, 또는 CMP 및 에칭 모두에 의한 평탄화를 포함할 수도 있는 기하 구조를 변화시키기 위한 추가 프로세싱을 겪을 수도 있다. 일부 예들에서, 재료의 환형 링은 웨이퍼의 디바이스들과의 간섭을 감소시킬 수도 있는, 실리콘 옥사이드를 포함하는 옥사이드와 같은 유전체일 수도 있다.
도 1은 일부 구현 예들에 따른 제 1 예시적인 기법을 도시한다. 기법 (100) 의 동작 각각은 이하에 더 상세히 논의될 것이지만, 일반적으로 이 기법 (100) 은 디바이스들이 제 1 웨이퍼 상에 형성되는 동작 (101), 제 1 웨이퍼가 프로세스 챔버에 제공되는 동작 (103), 재료의 환형 링이 제 1 웨이퍼 상에 증착되는 동작 (105), 제 1 웨이퍼가 제 2 웨이퍼에 본딩되는 동작 (107), 및 제 1 웨이퍼가 박형화되는 동작 (109) 을 포함한다.
기법 (100) 의 동작 (101) 에서, 2 개의 웨이퍼들 사이에 본딩이 발생하기 전에, 디바이스들은 제 1 웨이퍼 상에 부분적으로 또는 완전히 형성된다. 이는 다양한 증착 동작 및 에칭 동작과 같은 복수의 상이한 프로세싱 단계들을 포함할 수도 있다. 이들 디바이스들은 제 1 웨이퍼의 제 1 측면 상의 디바이스 영역에 형성되고; 이 영역 및 웨이퍼의 다른 피처들은 예시적인 웨이퍼의 평면도를 도시하는 도 2a 및 도 2a의 예시적인 웨이퍼의 측면도를 도시하는 도 2b에 예시된다. 도 2a의 웨이퍼 (202) 는 도시되지 않은 복수의 디바이스들이 형성되는 디바이스 영역 (204), 및 웨이퍼 중심 지점 (212) 에서 시작하는 반경 (R1) 을 갖는 디바이스 영역 (204) 의 외측 주변부 (210) 를 포함한다. 웨이퍼 (202) 는 베벨된 에지 (206), 및 디바이스 영역 (204) 의 외측 주변부 (210) 와 베벨된 에지 (206) 사이에 걸친 환형 에지 영역 (208) 을 더 포함한다. 도 2b는 또한 디바이스 영역 (204) 및 디바이스 영역 (204) 의 외측 주변부 (210), 베벨된 에지 (206) (점선 박스 내에 밝은 음영으로 식별됨), 환형 두께 또는 폭 (209) 을 갖는 환형 에지 영역 (208) (어두운 음영으로 식별됨), 및 디바이스 영역 (204) 내에 복수의 디바이스들 (216) 을 도시한다. 웨이퍼 (202) 는 또한 베벨된 에지 (206) 및 환형 에지 영역 (208) 모두를 커버하고, 디바이스 영역 (204) 의 외측 주변부 (210) 와 일치하거나 오버랩하는 (overlap) 내측 경계를 갖는 환형 영역 (214) 을 포함할 수도 있다.
환형 에지 영역 (208) 및 외측 주변부 (210) 가 명확하게 규정된 경계들을 갖는 명확하게 규정된 형상들이지만, 실제로 그리고 동작 시 이들 형상들 및 경계들은 일부 반도체 프로세싱의 부정확하고 (inexact) 비정밀한 (imprecise) 특성 (예를 들어, 가스 플로우들 및 가스 볼륨들의 가변성) 때문에 정확하지 않을 수도 있다. 따라서, 일부 실시 예들에서 이들 환형 형상들 및 경계들은 평균 공칭 반경들, 경계들, 원주들, 및 직경들로 간주될 수도 있다. 예를 들어, 디바이스 영역의 외측 주변부 및/또는 환형 에지 영역의 내측 경계는 완벽한 원이 아니지만 평균 공칭 반경 및 원주로서 각각 규정될 수 있는 가변 경계들을 가질 수도 있다.
다시 도 1을 참조하면, 동작 (101) 에 이어서, 동작 (103) 에서 제 1 웨이퍼가 프로세싱 챔버에 제공된다. 하나 이상의 웨이퍼 핸들링 로봇들은 기판을 프로세싱 챔버에 제공할 수도 있고 웨이퍼를 페데스탈 또는 정전 척 (electrostatic chuck; ESC) 과 같은 웨이퍼 지지부 상에 포지셔닝할 수도 있다. 프로세싱 챔버는 제 1 웨이퍼 상에 재료의 환형 링을 증착하도록 구성되고 이하에 더 상세히 기술된다.
동작 (105) 에서, 재료의 환형 링은 베벨된 에지의 영역 및 디바이스 영역의 외측 주변부를 커버하도록 제 1 웨이퍼 상에 증착된다. 일부 실시 예들에서, 이 재료의 환형 링은 베벨된 에지로부터 디바이스 영역의 외측 주변부보다 웨이퍼의 중심 지점에 더 가까운 내측 경계에 걸친다. 도 3a는 도 2a의 예시적인 웨이퍼 상에 증착된 재료의 환형 링의 평면도를 도시하고 그리고 도 3b는 도 3a의 예시적인 웨이퍼의 측단면도를 도시한다.
도 3a에서, 재료의 환형 링은 식별자 (318) 로 식별된 점선 아웃라인을 갖는 반투명 크로스-해칭 (cross-hatched) 환형 링으로 나타낸다. 알 수 있는 바와 같이, 이 재료의 환형 링 (318) 은 디바이스 영역 (204) 의 외측 주변부 (210), 베벨된 에지 (206) 의 적어도 일부, 및 환형 에지 영역 (208) 을 커버한다. 재료의 환형 링 (318) 은 디바이스 영역 (204) 의 외측 주변부 (210) 및 디바이스 영역 (204) 의 외측 주변부 (210) 의 반경 (R1) 보다 더 작은 반경 (R2) 을 갖는 내측 경계 (320) 를 포함한다. 일부 실시 예들에서, 이는 환형 에지 영역 (214) 의 환형 두께보다 더 큰 재료의 환형 링 (318) 의 환형 또는 방사상 두께 (322) 를 발생시킬 수도 있다.
도 3b에서, 재료의 환형 링 (318) 의 2 개의 슬라이스들이 도시된다. 여기서, 재료의 환형 링 (318) 은 디바이스 영역 (204) 의 일부 (371), 디바이스 영역 (204) 의 외측 주변부 (210), 환형 에지 영역 (208), 및 베벨된 에지 (206) 의 일부 위에 그리고 상에 증착된다. 재료의 환형 링 (318) 의 내측 경계 (320) 는 웨이퍼 (202) 의 중심 (212) 에 더 가까워지게 도시되고, 따라서 디바이스 영역의 외측 주변부 (210) 보다 더 작은 공칭 반경 (R2) 을 갖는다. 재료가 증착되는 디바이스 영역 (204) 의 일부 (371) 는 내측 경계 (320) 로부터 외측 주변부 (210) 에 걸친다. 더 도시된 바와 같이, 재료의 환형 링 (318) 의 외측 경계 (324) 는 베벨된 에지 (206) 의 외측 경계에 도달한다. 일부 실시 예들에서, 재료의 환형 링 (318) 의 외측 경계 (324) 는 베벨된 에지 (206) 의 외측 경계와 실질적으로 동일한 위치에 있을 수도 있고; 이는 예를 들어 서로 10 ％ 또는 5 ％ 이내일 수도 있다. 일부 다른 실시 예들에서, 재료의 환형 링의 외측 경계는 베벨된 에지의 외측 경계에 도달하지 않을 수도 있지만, 여전히 베벨된 에지의 일부 상에 포지셔닝될 수도 있다.
본 명세서에 주지된 바와 같이, 일부 실시 예들에서, 재료의 환형 링 (318) 은 일부 프로세싱 동작들의 비정밀한 특성을 고려할 때 정확하고 정밀하지 않은, 반경 (R2), 내측 경계 (320) 및 외측 경계 (324) 를 가질 수도 있지만, 대신 웨이퍼 (202) 의 중심 (212) 주변에서 가변할 수도 있고; 그러므로 이들 피처들은 각각 평균 공칭 반경 및 평균 공칭 경계들로 간주될 수도 있다. 예를 들어, 재료의 환형 링은 완전한 원이 아니지만 평균 공칭 반경 및 원주를 갖는 것으로 규정될 수 있는 가변 내측 경계를 가질 수도 있다. 예를 들어, 도 3c에 도시된 바와 같이, 재료의 환형 링 (318) 은 평균 반경 (R2) 및 평균 원주 (320) 를 갖는 것으로 간주되는 실제, 비정밀한 내측 경계 (320A) 와 함께 도시된다. 평균 반경 및 평균 원주는 재료의 환형 링을 규정하도록 사용될 수도 있다. 유사하게, 재료의 환형 링의 환형 두께는 웨이퍼의 중심 주위에서 일정하지 않을 수도 있고; 가변 두께일 수도 있지만, 여전히 실질적인 링으로 간주된다.
일부 실시 예들에서, 재료의 환형 링은 실리콘 옥사이드와 같은 옥사이드를 포함할 수도 있다. "실리콘 옥사이드"는 정수 값들의 x 및 y 및 비정수 값들의 x 및 y를 포함하여, SixOy에 대한 임의의 그리고 모든 화학량론적 (stoichiometric) 가능성들을 포함하는, 실리콘 원자 및 산소 원자를 포함하는 화학적 화합물들을 포함하는 것으로 본 명세서에서 참조된다. 예를 들어, "실리콘 옥사이드"는 화학식 SiNn을 갖는 화합물들을 포함하고, 여기서 1 ≤ n ≤ 2이고, 여기서 n은 정수 값 또는 비정수 값일 수 있다. "실리콘 옥사이드"는 SiO1.8과 같은 아화학량론적 (sub-stoichiometric) 화합물들을 포함할 수 있다. "실리콘 옥사이드"는 또한 실리콘 다이옥사이드 (SiO2) 및 실리콘 모노옥사이드 (SiO) 를 포함한다. "실리콘 옥사이드"는 또한 천연 및 합성 변형들 모두를 포함하고, 또한 중심 실리콘 원자를 둘러싸는 산소 원자들의 사면체 배위를 포함하는 임의의 그리고 모든 결정질 및 분자 구조들을 포함한다. "실리콘 옥사이드"는 또한 비정질 실리콘 옥사이드 및 실리케이트들을 포함한다.
재료의 환형 링은 또한 일부 예들에서, 실리콘 옥시나이트라이드 화합물을 포함할 수도 있다. 이는 정수 값들의 x 및 y 및 비정수 값들의 x 및 y를 포함하여, SiOxNy에 대한 모든 화학량론적 (stoichiometric) 가능성들을 포함하는, 실리콘, 산소, 및 질소 원자들을 포함하는 화학적 화합물들을 포함할 수도 있다.
재료의 환형 링의 기하 구조는 가변할 수도 있고, 일부 예들에서, 디바이스 영역의 외측 주변부의 기하 구조에 기초할 수도 있다. 이는 예컨대 제 2 웨이퍼에 본딩될 때 구조적 지지를 제공하고, 더 우수한 품질의 본딩을 제공함으로써, 그리고 더 적은 웨이퍼가 더 트리밍되게 함으로써, 웨이퍼의 후속 프로세싱에 유리할 수도 있고; 이들은 결국 웨이퍼를 보호하고 크랙킹, 칩핑, 및 다른 손상을 방지할 수도 있다. 예를 들어, 재료의 환형 링은 웨이퍼 상에 형성된 디바이스들의 높이보다 더 큰 높이, 또는 평균 높이를 갖도록 증착될 수도 있다. 이 높이는, 일부 예들에서, 웨이퍼가 제 2 웨이퍼에 본딩될 때 구조적 지지 및 고품질 본딩을 제공할 수도 있다. 도 3b의 웨이퍼의 우측의 확대된 단면을 도시하는 도 3d를 참조하면, 재료의 환형 링 (318) 의 높이 (326) 는 디바이스들 (216) 의 높이 (328) 보다 더 크다. 일부 실시 예들에서, 재료의 환형 링 (318) 의 이 공칭, 평균 높이 (326) 는 예를 들어 약 1.5 ㎛ 내지 약 30 ㎛, 약 2 ㎛ 내지 약 15 ㎛, 또는 약 5 ㎛ 내지 약 15 ㎛의 범위일 수도 있다.
유사하게, 재료의 환형 링의 방사상 두께, 내측 경계, 및 외측 경계는 디바이스 영역의 외측 에지 영역의 적어도 일부 및 외측 주변부를 커버하도록 구성될 수도 있다. 예를 들어, 디바이스 영역은 제 1 높이로부터 더 작은 높이로 감소하거나 전이하는 외측 에지 영역을 가질 수도 있다. 외측 에지 영역은 예를 들어, 선형, 비선형, 단차형 (stepped), 및/또는 커브된 프로파일, 뿐만 아니라 경사를 가질 수도 있다. 환형 링은 내측 경계가 디바이스 영역의 이 외측 에지 영역, 및 외측 주변부를 커버하도록 증착될 수도 있다. 도 4a는 예시적인 웨이퍼의 우측 단면 슬라이스를 도시하고 그리고 도 4b는 또 다른 예시적인 웨이퍼의 우측 단면 슬라이스를 도시한다. 이들 도면들은 각각 웨이퍼들 (402A 및 402B) 의 중심 축 (412) 으로부터 단면 슬라이스의 우측을 도시한다.
도 4a에서, 웨이퍼 (402A) 의 디바이스 영역 (404) 은 (또한 에지 프로파일 (430) 의 내측 방사상 경계로 간주될 수도 있는) 제 1 지점 (432) 에서 시작되고 방사상 거리가 증가함에 따라 높이가 감소하는 선형 프로파일 또는 경사를 갖는 에지 영역 (430) 을 포함하고; 여기서, 이 경사는 제 1 지점 (432) 에서의 제 1 높이 (428) 로부터 이 도면에서 웨이퍼 자체의 표면인 제 1 높이 (428) 보다 더 작은 높이를 갖는 제 2 지점 (434) 으로 하향으로 연장한다. 이 제 2 지점 (434) 은 디바이스 영역의 외측 주변부 (410) 로 간주될 수도 있다. 환형 두께 (422) 를 포함하는 재료의 환형 링은 환형 링의 내측 경계 (420) 가 이 에지 영역 (430) 의 일부 또는 전부로부터 방사상으로 내향이고 외측 주변부 (410) 를 커버하도록 구성된다. 도시된 바와 같이, 내측 경계 (420) 는 디바이스 영역 (404) 의 에지 영역 (430) 의 제 1 지점 (432) 상에, 또는 실질적으로 상에 (예를 들어, ± 5 ％ 이내) 포지셔닝될 수도 있다. 이들 도면들에서, 재료의 환형 링 (418) 이 커버하는 디바이스 영역 (204) 의 일부 (471) 는 외측 주변부 (410) 와 제 2 지점 (434), 그리고 내측 지점 (432) 사이에서 연장한다.
유사하게, 도 4b에서 에지 영역 (430) 은 도 4a에서보다 상이하고, 더 점진적인 경사를 갖고, 재료의 환형 링 (418) 은 이 에지 영역 (430) 을 수용하기 위해 도 4b에서보다 더 큰 환형 두께 (422) 를 갖는다. 따라서, 재료의 환형 링은 웨이퍼들 상의 다양한 에지 영역들의 적어도 일부를 커버하도록 조정되고 구성될 수도 있다. 이는 이하에 더 상세히 기술된 바와 같이, 다양한 증착 조건들을 제어 및/또는 조정함으로써 달성될 수도 있는 재료의 환형 링의 내측 경계 및 환형 두께를 조정하는 것을 포함할 수도 있다.
일부 실시 예들에서, 도 4a에 도시되지 않지만, 디바이스 영역 (404) 의 일부 (471) 및 재료의 환형 링 (418) 의 내측 경계는 에지 영역 (430) 보다 중심 축 (412) 에 방사상으로 더 가까울 수도 있고 따라서 디바이스 영역 (404) 의 더 많은 부분을 커버할 수도 있다. 예를 들어, 재료의 환형 링은 도 3a, 도 3b, 및 도 3d의 예시들과 유사하게, 환형 에지뿐만 아니라 디바이스 영역의 부가적인 환형 영역을 커버할 수도 있다. 이들 도면들에서 알 수 있는 바와 같이, 일부 실시 예들에서, 재료의 환형 링 (318) 의 평균 방사상 두께 (322) 는 증착된 재료의 링이 이 외측 주변부 (210) 및 베벨된 에지 (206) 의 적어도 일부를 커버할 수 있도록 베벨된 에지 (206) 와 디바이스 영역의 외측 주변부 (210) 사이의 거리보다 더 클 수도 있다. 일부 구현 예들에서, 재료의 환형 링 (318) 의 평균 방사상 두께 (322) 는 예를 들어, 약 0.5 ㎜ 내지 10 ㎜, 약 1 ㎜ 내지 약 7 ㎜, 또는 약 1 ㎜ 내지 5 ㎜의 범위일 수도 있다.
일부 실시 예들에서, 재료의 환형 링은 화학적 기상 증착 (chemical vapor deposition; CVD) 또는 플라즈마-강화된 CVD (plasma-enhanced CVD; PECVD) 를 사용하여 증착된다. 통상적인 PECVD 반응에서, 기판은 동작 온도로 가열되고 그리고 기판 표면 상에 목표된 증착물을 생성하도록 반응 및/또는 분해하는 하나 이상의 휘발성 전구체들에 노출된다. PECVD 프로세스는 일반적으로 반응 챔버 내로 하나 이상의 반응 물질들을 흘림으로써 시작된다. 반응 물질 전달은 기판 표면을 플라즈마에 노출시키는 플라즈마가 생성될 때 계속될 수도 있고, 이는 결국 증착이 기판 표면 상에서 발생하게 한다. 이 프로세스는 목표된 막 두께에 도달할 때까지 계속되고, 그 후 플라즈마는 대체로 소화되고 반응 물질 플로우가 종료된다. 일부 실시 예들에서, 플라즈마는 예를 들어, 연속적인 무선 주파수 (radio frequency; RF) 플라즈마 또는 펄싱된 RF 플라즈마를 포함하는 임의의 공지된 기법을 사용하여 생성될 수도 있다.
일부 실시 예들에서, 환형 링 형상의 재료를 증착하는 것은 플라즈마가 존 내부에서 생성되는 것을 방지하고 이에 따라 존 내에서 증착이 발생하는 것을 방지하는, 웨이퍼 둘레에 플라즈마 배제 존 (plasma exclusion zone; PEZ) 링을 포함하는 프로세싱 챔버를 사용함으로써 달성될 수도 있지만, 이는 플라즈마로 하여금 존 외부 및 웨이퍼의 환형 외측 영역 상에 생성되게 한다. 이는 이하에 더 상세히 설명된다.
다시 도 1을 참조하면, 재료의 환형 링이 동작 (105) 에서 웨이퍼 상에 증착된 후, 웨이퍼는 동작 (107) 으로 나타낸 바와 같이 제 2 웨이퍼에 본딩될 수도 있다. 일부 실시 예들에서, 재료의 환형 링 및 복수의 디바이스들 중 적어도 일부는 제 2 웨이퍼에 본딩된다. 일부 이러한 예들에서, 본딩은 2 개의 웨이퍼들 사이에 포지셔닝되고 디바이스들의 일부 및 재료의 환형 링에 부착되는 접착성 액체, 겔, 또는 테이프와 같은 본딩 재료를 사용할 수도 있다. 도 5a는 2 개의 웨이퍼들 사이의 예시적인 본딩을 도시하고 본딩 재료 (538) 를 사용하여 제 2 웨이퍼 (536) 에 본딩된, 증착된 재료의 환형 링 (318) 을 포함하는 도 3b로부터의 제 1 웨이퍼 (202) 를 도시한다. 예시된 바와 같이, 본딩 재료 (538) 는 제 2 웨이퍼 (536), 재료의 환형 링 (318), 및 디바이스 영역 (204) 의 복수의 디바이스들 (216) 중 적어도 일부와 콘택트하고 부착된다.
알 수 있는 바와 같이, 일단 본딩되면, 재료의 환형 링 (318) 은 일부 예들에서, 베벨된 에지 (206) 및 환형 에지 영역 (208) 을 포함하는 디바이스 영역 (204) 외부 영역에 구조적 지지를 제공한다. 이 증착된 재료의 환형 링 (318) 은 이 증착된 재료 없이 존재할 수 있는 베벨된 에지 (206) 와 환형 에지 영역 (208) 사이의 보이드의 적어도 일부를 충진한다. 도 5b는 증착된 재료의 환형 링 없이 도 5a의 2 개의 웨이퍼들 사이의 예시적인 본딩을 도시한다. 알 수 있는 바와 같이, 보이드 (540) 가 2 개의 웨이퍼들 사이에 존재하고 그리고 베벨된 에지 (206) 및 환형 에지 영역 (208) 을 손상시키도록 노출시킨다. 도 5a에 도시된 바와 같이 이 보이드를 충진함으로써, 재료의 환형 링 (318) 은 웨이퍼 핸들링 및/또는 프로세싱 동안 발생할 수도 있는 크랙킹 및 칩핑과 같은 손상으로부터 베벨된 에지 (206) 및 환형 에지 영역 (208) 을 보호하는 구조적 지지를 제공한다.
일부 실시 예들에서, 재료의 환형 링은 2 개의 웨이퍼들 사이의 본딩을 개선할 수도 있다. 이는 접착성 겔과 같은 본딩 재료가 콘택트하고 본딩할 수도 있는 부가적인 표면적을 제공하는 것을 포함할 수도 있다. 이는 대안적으로 또는 부가적으로 본딩 재료가 본딩할 수도 있는 더 우수한 재료를 제공하는 것을 포함할 수도 있다. 예를 들어, 본딩 재료는 웨이퍼의 디바이스들 내의 재료(들)보다 재료의 환형 링 내의 재료에 더 강하게 본딩될 수도 있다. 예를 들어, 실리콘 겔 본딩 재료는 금속들을 포함하는 디바이스들보다 재료의 실리콘 옥사이드 환형 링과 더 강한 본딩을 생성할 수도 있다.
일부 예들에서, 제 2 웨이퍼는 상부에 어떠한 디바이스도 증착되지 않은 캐리어 웨이퍼일 수도 있지만, 일부 다른 예들에서 제 2 웨이퍼는 상부에 증착된 부분적으로 또는 완전히 형성된 디바이스들을 갖는 웨이퍼일 수도 있다. 상기에 제공된 바와 같이, 일부 프로세싱된, 제 1 웨이퍼들은 핸들링 동작 및/또는 프로세싱 동작 동안 손상 및 응력에 취약하고 그리고 캐리어 웨이퍼에 이들 웨이퍼들을 본딩하는 것은 프로세싱 및/또는 핸들링 동안 손상을 최소화하도록 부가된 구조적 지지를 제공할 수 있다. 많은 캐리어 웨이퍼들은 (예를 들어, 휘발성 화학 물질들 및 프로세싱에 대한) 화학적 노출들뿐만 아니라 물리적 힘, 기계적 힘, 및 열적 힘을 견디도록 구성된다. 캐리어 웨이퍼들은 실리콘, 유리, 석영, 또는 조합으로 구성될 수도 있고, 그리고 약 1 ㎛ 미만 변형을 갖는 평면형 표면을 포함할 수도 있는 프로세싱된, 제 1 웨이퍼와 인터페이싱하도록 (interface) 구성된 다양한 표면 기하 구조들을 가질 수도 있다. 도 5a에 도시된 제 2 웨이퍼 (536) 는 상부에 증착된 임의의 디바이스들을 포함하지 않기 때문에 캐리어 웨이퍼로 간주될 수도 있다.
캐리어 웨이퍼와 제 1 웨이퍼 사이의 본딩은 일시적인 본딩일 수도 있다. 이는 캐리어 웨이퍼로 하여금 프로세싱의 일부 동안 목표된 지지를 제공하게 하고, 이어서 제 1 웨이퍼를 손상시키지 않고 제 1 웨이퍼로부터 제거되게 한다. 일부 실시 예들에서, 임시 본딩은 제 1 웨이퍼와 캐리어 웨이퍼 사이에 포지셔닝된, 접착 층들 또는 테이프들과 같은 임시 접착성 화합물일 수도 있다. 이 임시 본딩은 접착성 화합물을 화학적으로 용해하거나 접착제를 분해하기 위해 열적 또는 방사선을 사용하는 것과 같은 다양한 기법들에 의한 프로세싱 후에 제거되거나, 디본딩될 (debond) 수도 있다. 이 제거 후, 제 1 웨이퍼 및 캐리어 웨이퍼는 제 1 웨이퍼 및 캐리어 웨이퍼가 척들 (예를 들어, 정전 척 또는 진공 척) 에 의해 홀딩되고, 열이 인가되고, 그리고 웨이퍼들이 서로로부터 이격되어 슬라이딩하는 열적 슬라이딩 프로세스를 포함하여, 서로 물리적으로 분리될 수도 있다.
일부 실시 예들에서, 제 1 웨이퍼는 상부에 부분적으로 또는 완전히 제조된 디바이스들을 갖는 제 2 웨이퍼에 본딩될 수도 있다. 이 본딩은 활성 디바이스들이 서로 대면하는 페이스-투-페이스 본딩일 수도 있고, 또는 일 웨이퍼의 후면이 다른 웨이퍼의 활성 디바이스들과 대면하는 백-투-페이스 본딩일 수도 있다. 일부 예들에서, 이 본딩은 영구적인 본딩일 수도 있다. 예를 들어, 상부에 유전체들 및 금속들이 증착된 2 개의 웨이퍼들은 다양한 페이스-투-페이스 방식들로 함께 본딩될 수도 있다. 이는 유전체들로 하여금 실온에서 본딩되게 할 수도 있는 서로 콘택트하게 하는 웨이퍼 각각 상의 노출된 유전체 표면들을 가져오는 것을 포함할 수도 있다. 그 후, 일부 예들에서, 2 개의 웨이퍼들은 가열될 수도 있고, 이는 금속들로 하여금 서로 본딩하게 할 수 있다. 이 금속-대-금속 본딩은 금속들에 대한 열 팽창 계수가 유전체들보다 더 크기 때문에 발생할 수도 있고, 이는 금속들로 하여금 팽창하게 하고 내부적으로 가압되게 한다. 일부 다른 실시 예들에서, 웨이퍼들 상의 유전체들만이 함께 본딩될 수도 있고 또는 웨이퍼들 상의 금속들만이 함께 본딩될 수도 있다. 일부 이러한 예들에서, 유전체-대-유전체 본딩은 기계적 본딩일 수도 있고 금속-대-금속 본딩은 기계적 본딩 및 전기적 본딩일 수도 있다.
2 개의 웨이퍼들을 상부에 증착된 디바이스들과 함께 본딩하는 일부 실시 예들은 본딩 전에 2 개의 웨이퍼들 모두 상에 재료의 환형 링들을 증착하는 것을 포함할 수도 있다. 이는 2 개의 웨이퍼들 모두에 부가적인 구조적 지지 및/또는 본딩 개선들을 제공할 수도 있다. 도 5c는 2 개의 웨이퍼들 사이의 또 다른 예시적인 본딩을 도시하고, 알 수 있는 바와 같이, 2 개의 웨이퍼들 (202A 및 202B) 각각은 각각 재료의 환형 링들 (318A 및 318B) 과 함께 상부에 증착된 복수의 디바이스들 (216A 및 216B) 을 갖는다. 본딩 재료 (538) 는 함께 본딩하기 위해 2 개의 웨이퍼들 (202A 및 202B) 사이에 포지셔닝되는 것으로 보인다. 여기서, 2 개의 재료의 환형 링들 (318A 및 318B) 은 모두 베벨된 에지들 (206A 및 206B) 을 포함하는 웨이퍼들과 환형 에지 영역들 (208A 및 208B) 사이의 영역 (542) 을 충진하고 지지함으로써 웨이퍼들을 지지한다. 일부 예들에서, 2 개의 웨이퍼들 사이의 또 다른 예시적인 본딩을 도시하는 도 5d에 예시된 바와 같이, 본딩 재료는 포함되지 않을 수도 있고 웨이퍼들은 금속-대-금속 본딩, 유전체-대-유전체 본딩, 또는 두 본딩 모두와 같은 상기 기법들 중 임의의 기법을 사용하여 본딩될 수도 있다. 따라서 재료의 환형 링들 (318A 및 318B) 은 또한 서로 직접 콘택트할 수도 있고, 일부 예들에서, 상온에서 발생할 수도 있는 유전체-대-유전체 본딩으로, 이어서 일부 실시 예들에서, 하나 이상의 가열 시퀀스들에 의해 서로 본딩될 수도 있다. 일부 예들에서, 본딩 재료는 복수의 디바이스들 (216A 및 216B) 사이가 아니라 2 개의 재료의 환형 링들 (318A 및 318B) 사이에 포지셔닝될 수도 있다.
다시 도 1을 참조하면, 동작 (107) 의 본딩 후, 동작 (109) 에서 제 1 웨이퍼가 박형화된다. 이 박형화는 웨이퍼 재료를 제거함으로써 제 1 웨이퍼의 두께 (도 2b의 아이템 (244)) 를 감소시키고; 이는 웨이퍼 그라인딩 또는 박형화으로 간주될 수도 있다. 도 6은 박형화 동작 후 도 5a의 제 1 웨이퍼 및 제 2 웨이퍼를 도시한다. 여기서, 제 1 웨이퍼 (202) 는 박형화 동작 전에 두께 (244A) 가 더 작은 두께 (244B) 로 감소되고 재료 (245) 가 제거되도록 박형화된다. 제 1 웨이퍼 (202) 의 원래 두께는 박형화 동작에 의해 유발된 감소된 두께를 도시하기 위해 점선 형상으로 나타낸다. 일부 웨이퍼 박형화는 대부분의 재료가 제거되는 거친 그라인딩 (coarse grind), 이어서 웨이퍼를 평활화하기 위한 미세한 그라인딩 (fine grind) 을 포함한다. 웨이퍼 박형화는 박형 마이크로 칩들을 제공하고, 일부 예들에서, 웨이퍼의 추가 프로세싱, 예컨대, 웨이퍼의 피처들, 예를 들어 그 상에서 프로세싱―예를 들어, 전기 도금으로 TSV들을 충진함―될 수 있는, TSV들을 노출하는 것을 인에이블한다 (enable). 일부 실시 예들에서, 웨이퍼는 예를 들어 적어도 약 50 ㎛, 적어도 약 40 ㎛, 또는 적어도 약 20 ㎛만큼 감소될 수도 있다.
일부 실시 예들에서, 도 1의 기법의 동작들은 다른 순서들로 수행될 수도 있다. 예를 들어, 박형화 동작 (109) 은 본딩 동작 (107) 전에 또는 증착 동작 (105) 전에 수행될 수도 있다.
본 명세서에 제공된 일부 기법들은 TSV들을 형성하고 충진하고, 증착된 재료의 환형 링을 평탄화하고, 그리고 웨이퍼를 트리밍하는 것과 같은 다른 선택 가능한 (optional) 동작들을 가질 수도 있다.
도 7은 일부 구현 예들에 따른 제 2 예시적인 기법을 도시한다. 여기서, 동작 (701, 703, 705, 707, 및 709) 는 상기 기술된 바와 같이, 각각 동작 (101, 103, 105, 107, 및 109) 과 일치한다. 선택 가능한 동작 (711) 은 제 1 웨이퍼 내의 TSV들을 형성하고 그리고/또는 충진할 수도 있고; 이 동작은 일부 예들에서 도시된 바와 같이 동작들 (701 및 703) 사이에, 그리고 다른 예들에서, 다른 순서로, 예컨대 박형화 동작 (709) 후에 수행될 수도 있다.
TSV는 실리콘 웨이퍼 또는 다이와 같은 반도체 워크피스를 완전히 통과하는 전기적 접속을 위한 비아이다. 통상적인 TSV 프로세스는 TSV 홀들을 형성하고 기판 상에 컨포멀한 (conformal) 확산 배리어 및 전도성 시드 층들을 증착하고, 이어서 TSV 홀들을 금속으로 충진하는 것을 수반한다. 도 8은 복수의 TSV들을 갖는 웨이퍼를 도시한다. 알 수 있는 바와 같이, 웨이퍼 (202) 는 웨이퍼의 후면 (833) 으로부터 웨이퍼 (202) 의 제 1 측면 상의 복수의 디바이스들 (216) 로 웨이퍼 (202) 를 통해 연장하는 복수의 TSV들 (831) 을 포함한다.
TSV 홀들은 통상적으로 이러한 구조체들 내로 구리의 보이드-프리 증착을 어려운 태스크가 되게 하는 고 종횡비를 갖는다. TSV들은 통상적으로 약 0.1 ㎛ 이상, 예컨대 약 5 ㎛ 이상의 개구부에서의 폭들, 및 약 5 ㎛ 이상, 예컨대 약 50 ㎛ 이상, 및 약 100 ㎛ 이상의 깊이들과 함께 4:1 이상, 예컨대 10:1 이상, 심지어 20:1 이상 (예를 들어, 약 30:1에 도달) 의 종횡비를 갖는다. TSV들의 예들은 5 x 50 ㎛ 및 10 x 100 ㎛ 피처들을 포함한다. 산-민감성 (acid-sensitive) 시드 층들로 코팅될 때, 이러한 큰 리세스된 피처들은 종래의 기법들을 사용하여 충진하기 특히 어렵다. 구리의 CVD는 복잡하고 값 비싼 전구체들을 요구하는 한편, 물리적 기상 증착 (physical vapor deposition; PVD) 은 종종 보이드들 및 제한된 단차 커버리지를 발생시킨다. 전기화학적 반응을 통해 전도성 표면 상에 금속을 증착하거나 도금하는 프로세스는 일반적으로 전기 도금 (electroplating), 도금, 또는 전기 충진 (electrofilling) 으로 지칭될 수도 있다. 전기 도금은 TSV 구조들에 구리를 증착하는 더 일반적인 방법이다. 통상적인 TSV 전기 충진 프로세스에서, 기판은 네거티브로 (negatively) 전기적으로 바이어스되고 구리 이온들의 소스로서 구리 설페이트, 전도도를 제어하기 위한 황산, 및 억제제들, 촉진제들 및 레벨러들로 알려진 몇몇 유기 첨가제들을 포함할 수도 있는 도금 용액과 콘택트된다.
또 다른 선택 가능한 동작 (713) 에서, 증착된 재료의 환형 링을 포함하여, 웨이퍼의 하나 이상의 양태들이 평탄화될 수도 있다. 이 평탄화는, 일부 예들에서, 예를 들어, 편평한, 평면형 본딩 표면을 제공함으로써 제 2 웨이퍼와의 본딩에 유리할 수도 있는 증착된 재료의 환형 링의 높이를 감소시킬 수도 있을뿐만 아니라 제 2 웨이퍼로 하여금 제 1 웨이퍼에 가까워지게 포지셔닝되게 할 수도 있다. 다시 도 3d를 참조하면, 증착된 재료의 환형 링 (318) 은 복수의 디바이스들 (216) 의 높이 (328) (또는 공칭 높이) 보다 더 큰 높이 (326) 를 갖는다. 일부 예들에서 재료의 환형 링 (318) 높이 (326) 가 디바이스들 (216) 의 높이 (328) 와 균등하거나 실질적으로 균등하도록 (예를 들어, ± 10 ％, 5 ％, 또는 1 ％ 이내) 재료의 환형 링 (318) 높이 (326) 를 감소시키는 것이 유리할 수도 있다.
도 3e는 평탄화 동작 후 도 3d의 웨이퍼를 도시한다. 여기서 알 수 있는 바와 같이, 재료의 환형 링 (318) 은 높이 (326) 가 복수의 디바이스들 (216) 의 높이 (328) 와 동일하거나 실질적으로 동일하도록 높이 (326) 가 편평해지고 감소된다. 평탄화는 편평하고 균일한 표면을 제공함으로써 본딩을 보조할 수도 있고 감소된 높이는 또한 제 2 웨이퍼로 하여금 제 2 웨이퍼와 콘택트하여 또는 제 2 웨이퍼에 더 가까이 포지셔닝되게 함으로써 본딩을 보조할 수도 있다. 일부 예들에서, 증착 후 제 1 웨이퍼 및 제 2 웨이퍼를 재료의 환형 링 (318) 의 높이 (326) 보다 서로 더 가까워지게 배치하는 것이 바람직할 수도 있다. 이는 도 5d에 도시되고 상기 기술된 바와 같이 2 개의 웨이퍼들의 복수의 디바이스들을 서로 콘택트하게 배치하는 것을 포함할 수도 있다. 예를 들어, 도 3e의 웨이퍼 (202) 의 재료의 환형 링 (318) 의 감소된 높이 (326) 는 복수의 디바이스들 (216) 로 하여금 또 다른 웨이퍼의 복수의 디바이스들과 콘택트하게 할 수도 있다.
일부 예들에서, 평탄화는 또한 재료의 환형 링의 내측 경계를 조정할 수도 있다. 도 3d 및 도 3e로 예시된 바와 같이, 이 예에서 평탄화는 재료의 환형 링 (318) 의 내측 경계 (320) 를 중심 (212) 으로부터 방사상으로 외향으로 더 멀리 이동시킨다. 도 3e에서, 내측 경계 (320) 는 증착 후 그리고 평탄화 전 도 3d의 반경 (R2) 보다 더 큰 반경 (R3) 을 갖는다.
일부 실시 예들에서, 평탄화는 재료의 환형 링을 에칭함으로써 채용될 수도 있다. 이 에칭은 웨이퍼의 환형 영역을 에칭하도록 구성된 반응기에서 달성될 수도 있다. 재료의 환형 링의 증착과 유사하게, 이 에칭은 플라즈마 및 웨이퍼 둘레의 지리적인 링에 플라즈마를 한정하도록 (confine) 구성된 반응기를 사용하는 것을 포함할 수도 있다. 이는 예를 들어, 이하에 더 상세히 기술된 플라즈마 배제 존 링을 사용하여 수행될 수도 있다. 따라서 에칭은 재료의 환형 링의 일부 또는 전부를 오버랩하고 커버할 수도 있는 제 1 웨이퍼의 환형 영역으로 한정될 수도 있다.
도 3f는 도 3d의 웨이퍼 및 에칭 영역을 도시한다. 여기서, 에칭은 모든 웨이퍼 (202) 둘레로 연장하고 반경 (R4) 및 방사상 두께 (350) 를 갖는 내측 경계 (348) 를 갖는 환형 영역 (346) 에서 수행된다. 이 환형 영역 (346) 은 재료의 환형 링 (318) 중 적어도 일부를 커버하고 그리고 일부 실시 예들에서, 이 환형 영역은 내측 경계 (348) 가 내측 경계 (320) 보다 중심 (212) 에 더 가깝도록 재료의 환형 링의 반경 (R2) 및 내측 경계 (320) 보다 더 작은 내측 경계 (348) 및 반경 (R4) 을 갖는다. 에칭이 수행되는 환형 영역 (346) 의 이 구성은 재료의 환형 링 (318) 이 선택적으로 에칭되게 한다. 에칭이 수행되는 이 환형 영역의 외측 경계 (347) 는 재료의 환형 링 (318) 의 외측 경계 (324) 와 실질적으로 동일할 수도 있다. 일부 실시 예들에서, 환형 영역 (346) 은 재료의 환형 영역, 예컨대 이들의 내측 경계 및 외측 경계 및/또는 방사상 두께의 포지셔닝과 동일하거나 실질적으로 동일할 수도 있다. 상기와 유사하게, 이 환형 영역 (346) 의 경계들은 정확하고, 정밀한 피처들이 아닐 수도 있고 대신 평균, 공칭 값들로 간주될 수도 있다.
이 에칭은 재료의 환형 링의 기하 구조를 조절하도록 (modulate) 사용될 수 있다. 도 9a는 웨이퍼에 대한 예시적인 증착 레이트 및 에칭 레이트를 도시하고 그리고 도 9b는 증착 및 에칭 후 증착된 재료의 예시적인 두께들을 도시한다. 도 9a의 상단 부분에서, 방사상 거리가 147 ㎜에서 150 ㎜로 증가함에 따라 실질적으로 선형으로 증가하는 증착 레이트가 도시된다. 이는 선형 프로파일을 갖는 재료의 환형 링을 증착하게 할 수도 있다. 이 증착 후, 재료의 환형 링은 이 영역에서 0이 아닌 에칭 레이트로 예시된 바와 같이, 약 148.5 ㎜ 내지 149.5 ㎜에 걸칠 수도 있는 환형 영역에서 에칭될 수도 있다. 이 영역 내의 에칭 레이트는 다른 것들보다 재료의 환형 영역의 다양한 양태들을 에칭하기 위해, 예컨대 그 영역에서 더 많은 재료를 제거하는 것이 바람직하다면 유리할 수도 있는, 내향 영역보다 재료의 링의 방사상으로 외향 영역을 에칭하기 위해 도시된 바와 같이 비선형일 수도 있다.
에칭 레이트 및 시간은 재료의 환형 링의 두께 및 프로파일에 영향을 줄 수도 있다. 2 개의 상이한 에칭 프로세스들 후에 재료의 동일한 환형 링의 두께들을 도시하는 도 9b에 예시된 바와 같이, 두께는 시간 1보다 더 긴 시간 2의 에칭 후에 더 많이 감소된다. 예를 들어, 시간 1 동안 에칭 후 약 149.5 ㎜의 방사상 포지션에서 이 재료의 두께는 약 22,000 Å인 한편, 시간 2 동안 동일한 재료를 에칭한 후, 이 동일한 방사상 포지션에서 두께는 약 0 Å이다. 따라서, 재료의 환형 링이 에칭되는 시간은 증착된 후 재료의 환형 링의 기하 구조를 더 조절할 수도 있다. 일부 실시 예들에서, 증착 및 에칭은 별개의 반응기들에서 수행될 수도 있다.
일부 실시 예들에서, 평탄화는 화학적 힘 및 기계적 (예를 들어, 마모성 (abrasive)) 힘의 조합에 의해 재료를 제거하는 CMP/평탄화에 의해 달성될 수도 있다. 이는 웨이퍼보다 더 큰 직경일 수도 있는 패드와 함께 마모성 및 부식성 화학 슬러리 (chemical slurry) (때때로 콜로이드로 지칭됨) 를 사용하는 것을 포함할 수도 있다. 콜로이드는 웨이퍼 상에 배치되고, 패드는 웨이퍼 상에 물리적으로 가압되고, 그리고 패드는 웨이퍼 위로 이동하게 되어, 재료의 환형 링의 일부와 같은 웨이퍼의 양태들을 제거한다. 일부 실시 예들에서, 에칭 및 CMP 모두는 웨이퍼 상에서 수행될 수도 있다.
다시 도 7을 참조하면, 또 다른 선택 가능한 동작 (715) 은 제 1 웨이퍼의 에지를 제거하는 것, 및 일부 예들에서 본딩된 제 1 웨이퍼 및 제 2 웨이퍼의 에지를 제거하는 것을 포함한다. 웨이퍼 에지 제거는 웨이퍼 및 남아 있는 복수의 디바이스들을 남기기 위해 본 명세서에 논의된 베벨된 에지와 같은 웨이퍼의 외측 에지 영역을 제거한다. 이는 웨이퍼를 그라인딩하거나 절단하는 것과 같은 물리적 제거를 포함할 수도 있다. 많은 에지 제거 동작들에서, 일부 다이 재료는 트리밍 프로세스에 의해 유발된 손상으로 인해, 그리고/또는 투과성 손상으로 인해 손실될 수도 있고 그리고 제거 프로세스는 이 손상된 부분을 제거한다. 웨이퍼 상에 증착된 재료의 환형 링을 사용하여, 복수의 디바이스들의 에지에 대한 응력 및 손상을 감소시키는 부가적인 지지가 웨이퍼에 제공되기 때문에 에지 제거-관련 손실이 감소될 수 있고, 이에 따라 더 적은 에지 재료가 제거될 것을 요구한다. 일부 종래의 프로세싱에서, 약 2 내지 3 ㎜의 방사상 다이 손실이 발생할 수 있지만, 본 명세서에 기술된 기법들을 사용하여, 이 방사상 다이 손실은 약 2 ㎜, 약 1.5 ㎜, 약 1 ㎜, 약 0.7 ㎜, 약 0.5 ㎜, 또는 약 0.3 ㎜ 미만으로 감소될 수 있다. 일부 예들에서, 이 제거는 제 1 웨이퍼로부터 재료의 환형 링의 일부, 전부, 또는 실질적으로 전부 (예를 들어, 적어도 90 ％, 95 ％, 또는 99 ％) 를 제거한다. 상부에 복수의 디바이스들이 형성되거나 부분적으로 형성된 함께 본딩된 2 개의 웨이퍼들에 대해, 이 제거는 재료의 환형 링의 일부, 전부, 또는 실질적으로 전부 (예를 들어, 적어도 90 ％, 95 ％, 또는 99 ％) 를 제 1 웨이퍼 및 제 2 웨이퍼로부터 제거할 수도 있다.
일부 실시 예들에서, 선택 가능한 동작들 중 하나 이상이 수행될 수도 있다. 예를 들어, 일부 이러한 구현 예들에서, 모든 선택 가능한 동작들 (711, 713, 및 715) 이 수행될 수도 있는 한편, 다른 구현 예들에서, 이들 동작들 중 하나 또는 2 개만이 수행될 수도 있다.
본 명세서에 제공된 기법들 중 일부는 재료의 환형 링의 방사상 두께 및/또는 높이를 제어 및/또는 변화시키기 위해 재료의 환형 링을 증착하기 위한 증착 조건들을 제어 및/또는 조정할 수도 있다. 이 제어 및/또는 조정은 상이한 형상의 디바이스 및 상이한 사이즈의 디바이스의 에지 영역 및 이들의 외측 에지들 및 프로파일들을 커버할 수 있는 높이 및/또는 방사상 두께를 갖는 재료의 환형 링을 증착하기 위해 이루어질 수도 있다.
도 10은 일부 구현 예들에 따른 제 3 예시적인 기법을 도시한다. 여기서, 동작들 (1001, 1003, 1005, 1007, 및 1009) 는 상기 기술된 바와 같이, 각각 동작들 (101, 103, 105, 107, 및 109) 과 일치한다. 그러나, 이 제 3 예시적인 기법은 동작 (1017) 에 의해 나타낸 바와 같이 재료의 환형 링을 증착하기 위한 증착 조건들의 선택 가능한 결정, 조정, 및/또는 증착 조건들을 포함한다. 일부 실시 예들에서, 이 결정, 조정, 및/또는 제어는 재료의 환형 링의 방사상 두께로 하여금 증가 또는 감소하게 하고, 그리고/또는 재료의 환형 링의 공칭 높이로 하여금 증가 또는 감소하게 할 수도 있다. 예를 들어, 다시 도 4a를 참조하면, 이 웨이퍼 (402A) 의 복수의 디바이스들 (416) 의 에지 영역 (430) 상에 재료의 환형 링 (418) 을 증착하기 위해, 증착 조건들은 내측 경계 (420) 로 하여금 제 1 지점 (432) 이거나 에지 프로파일 (430) 의 내측 방사상 경계로 간주될 수도 있는, 에지 프로파일 (430) 의 시작부 상에, 실질적으로 상에 (± 5 ％ 이내) 있게 하도록, 또는 에지 프로파일 (430) 의 시작부보다 더 작아지게 하도록 결정되고, 조정되고 그리고/또는 제어될 수도 있다. 이는 또한 외측 경계 (424) 로 하여금 베벨된 에지 (406) 의 일부 또는 전부를 커버하게 할 수도 있고, 이는 에지 프로파일 (430) 을 커버하는 재료의 환형 링 (418) 의 방사상 두께 (422) 를 발생시킨다. 이 결정 및/또는 조정은 재료의 환형 링의 증착 조건들뿐만 아니라 재료의 환형 링의 특성들의 제어를 제어하는 능력으로 간주될 수도 있다.
유사하게, 도 4b를 다시 참조하면, 이 웨이퍼 (402B) 의 복수의 디바이스들 (416) 의 에지 영역 (430) 상에 재료의 환형 링 (418) 을 증착하기 위해, 증착 조건들은 내측 경계 (420) 로 하여금 제 1 지점 (432) 인 에지 프로파일 (430) 의 시작부 상에, 실질적으로 상에 (± 5 ％ 이내) 있게 하도록, 또는 에지 프로파일 (430) 의 시작부보다 더 작아지게 하도록 결정되고, 조정되고 그리고/또는 제어될 수도 있다. 도 4a의 웨이퍼 (402A) 와 비교하여, 이 결정, 조정 및/또는 제어는 웨이퍼 (402B) 의 내측 경계 (420) 를 감소시킬 수도 있고, 따라서 반경 (R2) 을 감소시킬 수도 있고, 이는 결국 웨이퍼 상의 재료의 환형 링 (418) 의 방사상 두께 (422) 를 증가시킨다.
증착 조건들의 조정들, 제어, 및/또는 결정들은 또한 이 재료가 다양한 높이들을 갖는 복수의 디바이스들의 에지 프로파일을 커버할 수 있도록 재료의 환형 링의 높이를 증가시키거나 감소시킬 수도 있다. 이는 재료의 환형 링의 높이로 하여금 복수의 디바이스들의 공칭 높이보다 더 커지게 하는 것을 포함할 수도 있다. 일부 실시 예들에서, 증착 조건들의 조정들, 제어, 및/또는 결정들은 재료의 환형 링으로 하여금 에지 프로파일을 커버하게 하고 재료의 환형 링의 높이로 하여금 복수의 디바이스들의 공칭 높이보다 더 커지게 하는 모두를 할 수도 있다.
증착 조건들의 조정들, 제어들, 및/또는 결정들은 챔버 및/또는 증착 파라미터들에 대한 다양한 변화들일 수도 있다. 예를 들어, 웨이퍼와 가스 분배 디바이스 사이의 분리 거리가 변화될 수도 있고, 이는 가스 플로우 특성들을 변화시킬 수 있고 결국 재료의 환형 링의 특성들 및/또는 기하 구조를 변화시킬 수 있다. 예를 들어, 일부 실시 예들에서, 이 분리 거리, 또는 갭을 감소시키는 것은 증착 동안 웨이퍼에 걸친 프로세스 가스 플로우 레이트를 증가시킬 수도 있고, 이는 재료의 환형 링의 방사상 두께 (322) 를 감소시키는 반경 (R2) 및 내측 경계 (320) 를 증가시킬 수 있다. 반대로, 이 분리 거리를 증가시키는 것은 내측 경계 (320) 및 방사상 두께 (322) 를 증가시킬 수 있는 반경 (R2) 을 감소시킬 수도 있고; 분리 거리 및/또는 증착 시간을 증가시키는 것은 또한 증착된 재료의 높이를 증가시킬 수도 있다. 또 다른 조정은 가스 플로우 레이트 자체일 수도 있고; 일부 실시 예들에서, 플로우 레이트를 감소시키는 것은 재료의 환형 링의 방사상 두께 (322) 를 증가시키는 반경 (R2) 및 내측 경계 (320) 를 감소시킬 수도 있다. 이 플로우 레이트 상승은 또한 재료의 환형 링의 높이를 감소시킬 수도 있다.
일부 실시 예들에서, 증착 조건들의 이들 조정들, 제어, 및/또는 결정들은 증착 전에 이루어질 수도 있지만, 일부 다른 실시 예들에서, 증착 동안 이루어질 수도 있다. 예를 들어, 증착 조건들의 이들 조정들, 제어, 및/또는 결정들은 증착 전에 이루어질 수도 있고 그리고 모든 증착 동안 조건들은 이들 조건들로 남는다. 일부 다른 예들에서, 재료의 환형 링의 기하 구조를 더 조정하기 위해 증착 동안 하나 이상의 조정들이 이루어질 수도 있다. 이는, 예를 들어, 더 적은 침식 (encroachment), 예를 들어, 내측 반경에서 더 박형인 막을 생성할 수도 있는, 증착 내내 (throughout deposition) 분리 거리, 또는 갭을 감소시키는 것을 포함할 수도 있다.
일부 실시 예들에서, 웨이퍼 디바이스 영역 상의 복수의 디바이스들의 에지 프로파일의 결정이 이루어질 수도 있다. 이 결정, 또는 결정들은 재료의 환형 링의 증착 조건들을 조정, 제어, 및/또는 결정하고 그리고/또는 재료의 환형 링 상에서 수행된 에칭 조건들을 조정, 제어 및/또는 결정하도록 사용될 수도 있다. 도 10에서, 이 결정은 일부 실시 예들에서, 제 1 웨이퍼가 프로세싱 챔버로 제공되기 전, 제공되는 동안 또는 제공된 후에, 그리고 증착이 동작 (1005) 에서 수행되기 전에 수행될 수도 있는, 동작 (1019) 에 의해 나타난다.
에지 프로파일 결정은 프로파일의 내측 방사상 경계, 외측 방사상 경계, 높이, 및/또는 형상을 포함하는 다양한 양태들을 포함할 수도 있다. 도 4a를 다시 참조하면, 에지 프로파일 (430) 은 또한 내측 방사상 경계로 간주될 수도 있는 제 1 지점 (432), 또한 디바이스 영역 (404) 의 외측 주변부 (410) 로 간주될 수도 있는 제 2 지점 (434), 및 높이 (428) 를 포함한다. 에지 프로파일 (430) 의 형상은 단면 형상, 예컨대 커브형, 선형 경사, 단차형, 또는 다른 비선형 형상일 수도 있다. 예를 들어, 도 11a 및 도 11b는 2 개의 예시적인 단면 에지 프로파일들의 측정 값들을 도시한다. 도 11a의 측정된 에지 프로파일은 웨이퍼의 중심으로부터 대략 147 ㎜에서 대략적인 제 1 지점 (1132) (또는 내측 경계) 을 갖고 그리고 약 149.5 ㎜에서 외측 경계 (1110) (또는 제 2 지점 (1134)) 로 점진적인 경사를 갖고 그리고 제 1 높이 (1128A) 를 갖는다. 대조적으로, 도 11b의 에지 프로파일은 웨이퍼의 중심으로부터 약 148 ㎜에서 대략적인 제 1 지점 (1132) (또는 내측 경계) 을 갖는 더 높고, 더 가파른 경사를 갖고 그리고 제 1 높이 (1128A) 의 크기의 약 2 배인 제 2 높이 (1128B) 를 갖는 약 149.5 ㎜에서 외측 경계 (1110) 또는 제 2 지점 (1134) 으로 가파른 경사를 갖는다. 이들 프로파일들을 갖는 웨이퍼들 상에 증착된 하나의 특정한 기하 구조를 갖는 재료의 환형 링은 이들 에지 프로파일들 모두를 완전히 커버하지 못할 수도 있고; 오히려, 증착 조건들에 대한 조정들은 이들 상이한 프로파일들 각각을 적절히 커버하도록 재료의 환형 링의 내측 경계 및 높이를 조정하기 위해 필요할 수도 있다.
따라서, 이 정보는 재료의 환형 링으로 하여금 에지 프로파일을 커버하게 하도록, 재료의 환형 링의 공칭 높이로 하여금 복수의 디바이스들의 높이보다 더 크도록, 또는 둘 다이도록 증착 조건들을 조정하는 것을 포함하여, 본 명세서에 제공된 임의의 조정들을 하도록 결정되고 이어서 사용될 수도 있다. 예를 들어, 도 11a 및 도 11b의 2 개의 예시적인 에지 프로파일들을 참조하면, 증착 조건들은 재료의 환형 링으로 하여금 이들 웨이퍼들 중 어느 하나 상에 증착되고 에지 프로파일을 커버하게 하도록 조정될 수도 있다. 도 11a에서 웨이퍼 상에 재료의 환형 링을 증착할 때, 증착 조건들은 내측 방사상 경계로 하여금 약 147 ㎜에서 제 1 지점 (1132) 으로부터 방사상으로 내향으로 또는 제 1 지점 (1132) 에 있게 하고 그리고 약 제 1 높이 (1128A) 보다 더 큰 높이를 갖도록 조정될 수도 있다. 이는 또한 도 11a에서 재료의 환형 링의 방사상 두께 (1122A) 로 하여금 약 2.5 ㎜가 되도록 할 수도 있다. 도 11b에서 웨이퍼 상에 재료의 환형 링을 증착할 때, 증착 조건들은 내측 방사상 경계가 약 148 ㎜에서 제 1 지점 (1132) 에 또는 제 1 지점 (1132) 으로부터 내향에 있게 하도록, 재료의 높이가 약 제 2 높이 (1228B) 보다 더 크도록, 그리고 재료의 환형 링의 방사상 두께 (1122B) 가 약 1.5 ㎜이도록 조정될 수도 있다.
증착 조건들과 유사하게, 에칭 조건들은 결정되고, 제어되고, 그리고/또는 조정될 수도 있다. 일부 실시 예들에서, 에지 프로파일 정보는 에칭이 수행되는 환형 영역뿐만 아니라 에칭 조건들을 제어, 결정, 및/또는 조정하도록 사용될 수도 있다. 이는 도 10에서 선택 가능한 동작 (1021) 으로 나타낸다. 여기서, 에칭 조건들은 예를 들어, 에칭이 수행되는 환형 영역으로 하여금 재료의 환형 링을 커버하거나 재료의 환형 링과 적어도 부분적으로 오버랩하게 하도록, 복수의 디바이스들의 에지 프로파일에 기초하여, 조정, 결정, 및/또는 제어될 수도 있다. 도 3f를 다시 참조하면, 에칭 조건들은 내측 경계 (348) 로 하여금 제 1 지점 (432) 이거나 에지 프로파일의 내측 방사상 경계로 간주될 수도 있는, 에지 프로파일 (430) 의 시작부 상에, 실질적으로 상에 (± 5 ％ 이내) 있게 하도록, 또는 시작부보다 더 작아지게 하도록 결정되고, 제어되고, 그리고/또는 조정될 수도 있다. 이는 또한 외측 경계 (347) 로 하여금 베벨된 에지 (406) 의 일부 또는 전부를 커버하게 할 수도 있고, 이는 에지 프로파일 (430) 및 재료의 환형 링을 커버하는 환형 영역 (346) 의 방사상 두께 (350) 를 발생시킨다. 이는 이 에칭 영역 (346) 의 방사상 두께 (350) 로 하여금 재료의 환형 링의 환형 두께 (422) 이상 또는 환형 두께 (422) 와 실질적으로 동일하게 하는 것을 더 포함할 수도 있다. 다른 에칭 조건들은 에칭 레이트와 같은 결정, 제어, 및/또는 조정될 수도 있다.
에지 프로파일의 이 결정은 에지 프로파일을 측정하고, 웨이퍼의 평탄도 (flatness) 를 측정하고, 그리고/또는 프로파일을 계산/추정하는 것과 같은 다양한 방식들로 이루어질 수도 있다. 일부 실시 예들에서, 에지 프로파일은 이 프로파일의 높이를 결정하도록 구성된 레이저 또는 이미징 디바이스를 사용하여 측정될 수도 있다. 이미징 디바이스들은 이로 제한되는 것은 아니지만, 예를 들어, 레이저 스캐닝 현미경들, 레이저 프로파일러들 (laser profilers), 및 광학 프로파일로미터들 (optical profilometers) 을 포함할 수 있다.
일부 실시 예들에서, 웨이퍼의 평탄도가 측정될 수도 있다. 이는 웨이퍼를 사이에 두고 챔버의 마주 보는 측면들 상에 포지셔닝된, 발신기 (emitter) 및 수신기를 사용함으로써 달성될 수도 있다. 발신기는 웨이퍼와 가스 분배 디바이스, 예를 들어, 샤워헤드 사이의 갭을 통해 수신기를 향해 신호 (예를 들어, 레이저 또는 다른 적합한 광 신호) 를 송신하도록 구성된다. 수신기는 광 신호를 감지/수신하고 광 신호의 특성들을 나타내는 신호를 시스템 제어기에 제공한다. 예를 들어, 시스템 제어기에 제공된 신호는 수신기에 의해 측정된 광 신호의 빔 강도를 나타낼 수도 있다. 시스템 제어기는 광 신호의 측정된 특성들에 기초하여 기판의 두께 및/또는 갭의 폭을 계산하도록 구성된다. 빔 강도가 일 예로서 제공되지만, 적합한 센서를 사용하여 측정될 수도 있는 광 신호의 다른 특성들은 에너지, 폭, 등을 포함하지만 이로 제한되지 않는다.
단지 예를 들면, 광 신호의 빔 강도는 유효 갭을 통과하도록 허용되는 광 신호의 두께에 종속될 수도 있다. 즉, 기판이 더 두껍거나 유효 갭이 달리 감소된다면 (예를 들어, 시간이 흐름에 따른 컴포넌트들의 수축 및 팽창, 컴포넌트 마모, 등으로 인해), 더 적은 광 신호가 수신기를 향해 갭을 통과할 수 있을 것이다. 반대로, 기판이 더 얇거나 유효 갭이 달리 증가되면, 더 많은 광 신호가 갭을 통과할 수 있다. 따라서, 레이저 강도 I는 갭 TG와 비례하는 관계 및 기판 두께와 반비례하는 관계를 갖는다. 수신기로부터 시스템 제어기로 송신된 신호는 측정된 레이저 강도에 비례한다. 예를 들어, 수신기는 레이저 강도를 나타내는 전압을 갖는 측정 신호를 생성하도록 구성될 수도 있다. 시스템 제어기는 측정된 레이저 강도에 기초하여 유효 갭 및/또는 기판 두께를 계산하도록 구성된다. 일부 예들에서, 시스템 제어기는 레이저 강도를 공지된 갭들 및/또는 기판 두께들에 상관시키는 데이터 (예를 들어, 룩업 테이블에 저장된 캘리브레이션 데이터) 를 저장할 수도 있다. 데이터는 제작, 서비스, 등 동안 초기, 캘리브레이팅된 갭 값 및 측정된 대응하는 레이저 강도를 포함할 수도 있다. 캘리브레이션 데이터는 기판 (예를 들어, 공지된 공칭 두께 또는 예상된 두께를 갖는 기판) 이 존재하고 존재하지 않는 공칭 (예를 들어, 이상적인) 갭에 대한 레이저 강도 측정 값들을 포함할 수도 있다.
일부 실시 예들에서, 결정은 계산들 및/또는 추정들을 사용하여 이루어질 수도 있고, 반드시 측정되거나 실험적인 데이터는 아니다. 이들 계산들은 웨이퍼 상에서 수행된 프로세싱을 고려하여 에지 프로파일의 공지되고 가능한 특성들에 기초하여 프로파일을 결정할 수도 있다. 임의의 측정 값들, 계산들, 및/또는 결정들은 웨이퍼 또는 후속하는 웨이퍼들을 프로세싱하기 위한 피드포워드 (feedforward) 루프 또는 피드백 루프에서 사용될 수도 있다. 이는 프로세싱된 웨이퍼의 프로파일을 측정하는 것 및 하나 이상의 후속하여 프로세싱된 웨이퍼들에 대한 프로세스 조건들을 조정하기 위해 그 데이터를 시스템으로 다시 피딩하는 것을 포함할 수도 있다.
일부 실시 예들에서, 이 결정은 증착, 에칭, 또는 증착 및 에칭 모두가 수행되는 프로세싱 챔버 내에서 이루어질 수도 있다. 이들 실시 예들 중 일부에서, 상기 기술된 하나 이상의 센서들은 본 명세서에 기술된 바와 같이 프로세싱 챔버 내에 통합될 수도 있다. 이는 예를 들어, 챔버에 의해 규정된 내부 볼륨 내부, 챔버 벽들 내부 또는 외부와 같이 챔버 내에 포지셔닝되지만 그럼에도 불구하고, 챔버 내부, 예컨대, 윈도우 또는 포트를 통해 챔버 벽들, 상단, 및/또는 하단의 웨이퍼를 측정하도록 구성된 하나 이상의 센서들을 포함할 수도 있다. 예를 들어, 이는 상기 논의된 웨이퍼를 사이에 두고 챔버의 마주 보는 측면들 상에 포지셔닝된, 발신기 및 수신기를 포함할 수도 있다.
일부 다른 실시 예들에서, 이 결정은 증착, 에칭, 또는 증착 및 에칭 모두가 수행되는 프로세싱 챔버 외부에서, 예컨대 로드-록 또는 웨이퍼 이송 영역에서 이루어질 수도 있다. 일부 이러한 실시 예들에서, 장치의 제어기는 반응기 외부에서 수행된 측정 데이터를 수신할 수도 있고 그리고 본 명세서에 제공된 임의의 결정들을 하기 위해, 본 명세서에 기술된 바와 같이 증착 조건들, 에칭 조건들, 또는 증착 조건들 및 에칭 조건들 모두를 조정하기 위해 이러한 데이터를 사용할 수도 있다. 일 예는 피드포워드 또는 피드백 제어 루프에 대해 시스템에 정보를 제공하기 위해 인입 또는 프로세싱된 웨이퍼의 에지 프로파일을 측정할 수 있는 인라인 (in-line) 계측 시스템일 것이다.
장치들
본 명세서에 제공된 장치들은 전체 웨이퍼가 아니라 웨이퍼 둘레의 하나 이상의 환형 영역들에서 증착, 에칭, 또는 증착 및 에칭 모두를 수행하도록 구성된다. 일부 예들에서, 증착 및 에칭은 상이한 반응기들, 챔버들, 또는 스테이션들에서 수행될 수도 있다 (동일한 챔버 내에 있을 수도 있음). 일부 실시 예들에서, 장치들은 플라즈마로 하여금 일 존에서 생성되게 하고 플라즈마가 또 다른 존에서 생성되는 것을 방지하는 플라즈마 배제 존 ("PEZ") 을 포함할 수도 있다. 일 존에서 생성된 플라즈마는 증착, 에칭, 또는 증착 및 에칭 모두가 이 존에서 발생하게 하고, 그리고 증착, 에칭, 또는 모두가 플라즈마가 없는 존에서 발생하는 것을 방지한다. PEZ는 웨이퍼의 중심 축 둘레로 연장하고, 그리고 일부 예들에서, 웨이퍼 에지와 오버랩하는 PEZ 링에 의해 인에이블될 수도 있다. PEZ 링은 웨이퍼 위, 웨이퍼 아래, 또는 웨이퍼 위아래 모두에 포지셔닝될 수도 있다.
도 12는 PEZ 링을 포함하는 프로세스 스테이션 (1200) 의 일 실시 예를 개략적으로 도시한다. 이 프로세스 스테이션 (1200) 은 PECVD와 같이, 플라즈마 강화될 수도 있는, CVD 및/또는 원자 층 증착 (atomic layer deposition; ALD) 을 사용하여 재료를 증착하도록 사용될 수도 있다. PEZ 링 (1260) 은 웨이퍼들의 주변부들에서 에칭 레이트 및/또는 증착 레이트를 제어하도록 사용된다. 본 명세서에 개시된 PEZ 링 (1260) 및 다른 PEZ 링들은 각각 알루미늄 옥사이드, 알루미늄 나이트라이드 (nitride), 실리콘, 실리콘 카바이드 (carbide), 실리콘 나이트라이드, 및/또는 이트리아 (yttria) 로 형성된 링-형상 바디를 포함할 수도 있다.
간략함을 위해, 프로세싱 스테이션 (1200) 은 저압 분위기를 유지하기 위한 프로세스 챔버 바디 (1213) 를 갖는 독립형 프로세스 스테이션으로서 도시된다. 그러나, 복수의 프로세싱 스테이션들 (1200) 이 공통 프로세스 툴 환경에 포함될 수도 있다는 것이 이해될 것이다. 또한, 일부 실시 예들에서, 이하에 상세히 논의된 하드웨어 파라미터들을 포함하는, 프로세싱 스테이션 (1200) 의 하나 이상의 하드웨어 파라미터들이 하나 이상의 컴퓨터 제어기들에 의해 프로그램적으로 조정될 수도 있다는 것이 인식될 것이다.
프로세싱 스테이션 (1200) 은 분배 샤워헤드 (1217) 로 프로세스 가스들을 전달하기 위해 반응 물질 전달 시스템 (301) 과 유체로 연통한다 (fluidly communicate). 반응 물질 전달 시스템 (1201) 은 샤워헤드 (1217) 로 전달을 위해, 프로세스 가스들을 블렌딩 (blending) 및/또는 컨디셔닝하기 (conditioning) 위한 혼합 용기 (mixing vessel) (1221) 를 포함한다. 하나 이상의 혼합 용기 유입구 밸브들 (1220) 은 프로세스 가스들의 혼합 용기 (1221) 로의 도입을 제어할 수도 있다. 유사하게, 샤워헤드 유입구 밸브 (1205) 는 샤워헤드 (1217) 로의 프로세스 가스들의 도입을 제어할 수도 있다.
BTBAS와 같은 일부 반응 물질들은 기화 및 프로세스 스테이션으로의 후속 전달 전에 액체 형태로 저장될 수도 있다. 예를 들어, 도 12의 실시 예는 혼합 용기 (1221) 로 공급될 액체 반응 물질을 기화시키기 위한 기화 지점 (1203) 을 포함한다. 일부 실시 예들에서, 기화 지점 (1203) 은 가열된 기화기일 수도 있다. 이러한 기화기들로부터 생성된 반응 물질 증기가 다운스트림 (downstream) 전달 파이핑 (piping) 에서 응결될 수도 있다. 응결된 반응 물질로의 양립할 수 없는 가스들의 노출은 작은 입자들을 생성할 수도 있다. 이들 작은 입자들은 파이핑을 막고 (clog), 밸브 동작을 방해하고 (impede), 기판들을 오염시키는, 등을 할 수도 있다. 이들 문제들을 해결하기 위한 일부 접근법들은 잔류 반응 물질을 제거하기 위해 전달 파이핑을 스윕핑 (sweep) 및/또는 배기하는 것을 수반한다. 그러나, 전달 파이핑을 스윕핑하는 것은 프로세스 스테이션 사이클 시간을 증가시킬 수도 있어, 프로세스 스테이션 쓰루풋을 저하시킨다. 따라서, 일부 실시 예들에서, 기화 지점 (1203) 의 다운스트림 전달 파이프는 열 추적될 수도 있다. 일부 예들에서, 혼합 용기 (1221) 는 또한 열 추적될 수도 있다. 일 비제한적인 예에서, 기화 지점 (1203) 의 다운스트림 파이프는 혼합 용기 (1221) 에서 대략 100 ℃로부터 대략 150 ℃로 연장하는 상승하는 온도 프로파일을 갖는다.
일부 실시 예들에서, 반응 물질 액체는 액체 주입기에서 기화될 수도 있다. 예를 들어, 액체 주입기는 액체 반응 물질의 펄스들을 혼합 용기의 업스트림 (upstream) 의 캐리어 가스 스트림 내로 주입할 수도 있다. 일 시나리오에서, 액체 주입기는 보다 높은 압력으로부터 보다 낮은 압력으로 액체를 플래싱함으로써 (flash) 반응 물질을 기화시킬 수도 있다. 또 다른 시나리오에서, 액체 주입기는 가열된 전달 파이프 내에서 후속하여 기화되는 분산된 (disperse) 마이크로 액적들 (microdroplets) 로 액체를 원자화할 수도 있다. 보다 작은 액적들은 보다 큰 액적들보다 보다 빠르게 기화될 수도 있고, 액체 주입과 완전한 기화 사이의 지연을 감소시킨다는 것이 인식될 것이다. 보다 빠른 기화는 기화 지점 (1203) 으로부터 다운스트림의 파이프 길이를 감소시킬 수도 있다. 일 시나리오에서, 액체 주입기는 혼합 용기 (1221) 에 바로 장착될 수도 있다. 또 다른 시나리오에서, 액체 주입기는 샤워헤드 (1217) 에 바로 장착될 수도 있다.
일부 실시 예들에서, 기화 지점 (1203) 의 업스트림의 액체 유량 제어기 (liquid flow controller; LFC) 가 기화 및 프로세스 스테이션 (1200) 으로의 전달을 위해 액체의 질량 유량 (mass flow) 를 제어하기 위해 제공될 수도 있다. 예를 들어, LFC는 LFC의 다운스트림에 위치된 열적 질량 유량 미터 (mass flow meter; MFM) 를 포함할 수도 있다. 이어서 LFC의 플런저 (plunger) 밸브가 MFM과 전기적으로 통신하는 PID (proportional-integral-derivative) 제어기에 의해 제공된 피드백 제어 신호들에 응답하여 조정될 수도 있다. 그러나, 이는 피드백 제어를 사용하여 액체 플로우를 안정화시키기 위해 1 초 이상 소요될 수도 있다. 이는 액체 반응 물질을 도즈하기 (dose) 위한 시간을 연장할 수도 있다. 따라서, 일부 실시 예들에서, LFC는 피드백 제어 모드와 직접 제어 모드 사이에서 동적으로 스위칭될 수도 있다. 일부 실시 예들에서, LFC는 LFC 및 PID 제어기의 센싱 튜브를 디스에이블함으로써 (disable) 피드백 제어 모드로부터 직접 제어 모드로 동적으로 스위칭될 수도 있다.
샤워헤드 (1217) 는 기판 (1202) 을 향해 프로세스 가스들을 분배한다. 도 12에 도시된 실시 예에서, 기판 (1202) 은 샤워헤드 (1217) 밑에 위치되고 페데스탈 (1215) 상에 놓인 것으로 도시된다. 일부 실시 예들에서, 페데스탈 (1215) 은 정전 척 (ESC) 일 수도 있다. 샤워헤드 (1217) 는 임의의 적합한 형상을 가질 수도 있고, 기판 (1202) 으로 프로세스 가스들을 분배하기 위해 임의의 적합한 수 및 배열의 포트들을 가질 수도 있다는 것이 인식될 것이다.
일부 실시 예들에서, 마이크로볼륨 (1207) 이 샤워헤드 (1217) 아래에 위치된다. 프로세스 스테이션의 전체 볼륨이 아니라 마이크로볼륨에서 ALD, CVD 및/또는 PECVD 프로세스를 수행하는 것은 반응 물질 노출 및 스윕핑 시간들을 감소시킬 수도 있고, 프로세스 조건들 (예를 들어, 압력, 온도, 등) 을 변경하기 위한 시간들을 감소시킬 수도 있고, 프로세스 스테이션 로봇들의 프로세스 가스들로의 노출을 제한할 수도 있는, 등을할 수도 있다. 예시적인 마이크로볼륨 사이즈들은 이로 제한되는 것은 아니지만, 0.1 리터 내지 2 리터의 체적들을 포함한다. 이 마이크로볼륨은 또한 생산성 쓰루풋에 영향을 준다. 사이클 당 증착 레이트가 떨어지지만, 사이클 시간 또한 동시에 감소한다. 특정한 경우들에서, 후자의 효과는 미리 결정된 (given) 타깃 두께의 막에 대한 모듈의 전체 쓰루풋을 개선하기에 충분히 극적이다.
일부 실시 예들에서, 페데스탈 (1215) 은 기판 (1202) 을 마이크로볼륨 (1207) 에 노출하고 그리고/또는 마이크로볼륨 (1207) 의 체적을 가변시키도록 상승되거나 하강될 수도 있다. 예를 들어, 기판 이송 페이즈에서, 페데스탈 (1215) 은 기판 (1202) 으로 하여금 페데스탈 (1215) 상으로 로딩되게 하도록 하강될 수도 있다. 증착 프로세스 페이즈 동안, 페데스탈 (1215) 은 마이크로볼륨 (1207) 내에 기판 (1202) 을 포지셔닝시키도록 상승될 수도 있다. 일부 실시 예들에서, 마이크로볼륨 (1207) 은 증착 프로세스 동안 고 플로우 (high flow) 임피던스 (impedance) 의 영역을 생성하도록 페데스탈 (1215) 의 일부뿐만 아니라 기판 (1202) 을 완전히 인클로징할 (enclose) 수도 있다.
선택 가능하게, 페데스탈 (1215) 은 마이크로볼륨 (1207) 내에서 프로세스 압력, 반응 물질 농도, 등을 조절하기 위해 증착 프로세스의 부분들 동안 하강 및/또는 상승될 수도 있다. 프로세스 챔버 바디 (1213) 가 증착 프로세스 동안 기준 압력으로 유지되는 일 시나리오에서, 페데스탈 (1215) 을 하강시키는 것은 마이크로볼륨 (1207) 으로 하여금 배기되게 할 수도 있다. 마이크로볼륨 대 프로세스 챔버 체적의 예시적인 비들은 이로 제한되는 것은 아니지만, 1:1 내지 1:10의 체적 비들을 포함한다. 일부 실시 예들에서, 페데스탈 높이는 적합한 컴퓨터 제어기에 의해 프로그램적으로 조정될 수도 있다는 것이 인식될 것이다.
또 다른 시나리오에서, 페데스탈 (1215) 의 높이를 조정하는 것은 플라즈마 밀도로 하여금 증착 프로세스에 포함된 플라즈마 활성화 및/또는 처리 사이클들 동안 가변되게 할 수도 있다. 증착 프로세스 페이즈의 종료 시, 페데스탈 (1215) 은 페데스탈 (1215) 로부터 기판 (1202) 의 제거를 허용하도록 또 다른 기판 이송 페이즈 동안 하강될 수도 있다.
본 명세서에 기술된 예시적인 마이크로볼륨 변동들이 높이 조정 가능한 페데스탈을 참조하지만, 일부 실시 예들에서, 샤워헤드 (1217) 의 포지션은 마이크로볼륨 (1207) 의 체적을 가변시키도록 페데스탈 (1215) 에 대해 조정될 수도 있다는 것이 인식될 것이다. 또한, 페데스탈 (1215) 및/또는 샤워헤드 (1217) 의 수직 포지션은 본 개시의 범위 내의 임의의 적합한 메커니즘에 의해 가변될 수도 있다는 것이 인식될 것이다. 일부 실시 예들에서, 페데스탈 (1215) 은 기판 (1202) 의 배향을 회전시키기 위한 회전 축을 포함할 수도 있다. 일부 실시 예들에서, 이들 예시적인 조정들 중 하나 이상이 하나 이상의 적합한 컴퓨터 제어기들에 의해 프로그램적으로 수행될 수도 있다는 것이 인식될 것이다.
도 12에 도시된 실시 예를 다시 참조하면, 샤워헤드 (1217) 및 페데스탈 (1215) 은 플라즈마에 전력을 공급하기 위해 RF 전력 공급부 (1214) 및 매칭 네트워크 (1216) 와 전기적으로 통신한다. 일부 실시 예들에서, 프로세스 스테이션 (1200) 은 일부 예들에서 샤워헤드 (1217) 일 수도 있는 상부 전극을 포함하고; 일부 다른 예들에서, 상부 전극은 프로세스 스테이션 (1200) 내부 또는 외부에 다른 위치들에 포지셔닝될 수도 있다. 일부 실시 예들에서, 상부 전극 (1217) 은 PEZ 링 (1260) 을 포함할 수도 있다. 페데스탈 (1215) 은 또한 하부 전극으로서 역할하는 전도성 표면 또는 엘리먼트를 포함할 수도 있다. 일부 실시 예들에서, 하부 전극은 부가적으로, 또는 대안적으로, PEZ 링 (1260) 을 포함할 수도 있다.
일부 실시 예들에서, 플라즈마 에너지는 프로세스 스테이션 압력, 가스 농도, RF 소스 전력, RF 소스 주파수 및 플라즈마 전력 펄스 타이밍 중 하나 이상을 제어함으로써 제어될 수도 있다. 예를 들어, RF 전력 공급부 (1214) 및 매칭 네트워크 (1216) 는 목표된 조성의 라디칼 종을 갖는 플라즈마를 형성하도록 임의의 적합한 전력에서 동작될 수도 있다. 이는 RF 전력 공급부 (1214) 및 매칭 네트워크 (1216) 를 프로세스 챔버 (1200) 의 상부 전극 및 하부 전극에 커플링하는 것을 포함할 수도 있다. 적합한 전력들의 예들은 상기에 포함되었다. 유사하게, RF 전력 공급부 (1214) 는 임의의 적합한 주파수의 RF 전력을 제공할 수도 있다. 일부 실시 예들에서, RF 전력 공급부 (1214) 는 고주파수 RF 전력 소스 및 저주파수 RF 전력 소스를 서로 독립적으로 제어하도록 구성될 수도 있다. 예시적인 저 주파수 RF 주파수들은, 이로 제한되는 것은 아니지만, 50 ㎑ 내지 1200 ㎑의 주파수들을 포함할 수도 있다. 예시적인 고주파수 RF 주파수들은, 이로 제한되는 것은 아니지만, 1.8 ㎒ 내지 2.45 ㎓의 주파수들을 포함할 수도 있다. 임의의 적합한 파라미터들은 표면 반응들을 위한 플라즈마 에너지를 제공하도록 이산적으로 (discretely) 또는 연속적으로 (continuously) 조절될 수도 있다는 것이 인식될 것이다. 일 비-제한적인 예에서, 플라즈마 전력은 연속적으로 전력 공급된 플라즈마들에 대해 기판 표면과의 이온 충돌 (ion bombardment) 을 감소시키도록 간헐적으로 펄싱될 수도 있다.
일부 실시 예들에서, 플라즈마는 하나 이상의 플라즈마 모니터들에 의해 인 시츄 모니터링될 수도 있다. 일 시나리오에서, 플라즈마 전력은 하나 이상의 전압 센서들, 전류 센서들 (예를 들어, VI 프로브들) 에 의해 모니터링될 수도 있다. 또 다른 시나리오에서, 플라즈마 밀도 및/또는 프로세스 가스 농도는 하나 이상의 광 방출 분광법 (optical emission spectroscopy; OES) 센서들에 의해 측정될 수도 있다. 일부 실시 예들에서, 하나 이상의 플라즈마 파라미터들은 이러한 인 시츄 플라즈마 모니터들로부터의 측정 값들에 기초하여 프로그램적으로 조정될 수도 있다. 예를 들어, OES 센서는 플라즈마 전력의 프로그램적 제어를 제공하기 위해 피드백 루프 (feedback loop) 내에서 사용될 수도 있다. 일부 실시 예들에서, 다른 모니터들이 플라즈마 및 다른 프로세스 특성들을 모니터링하도록 사용될 수도 있다는 것이 인식될 것이다. 이러한 모니터들은 이로 제한되는 것은 아니지만, 적외선 (IR) 모니터들, 음향 모니터들 및 압력 트랜스듀서들 (transducers) 을 포함할 수도 있다.
일부 실시 예들에서, 플라즈마는 입력/출력 제어 (input/output control; IOC) 시퀀싱 인스트럭션들을 통해 제어될 수도 있다. 일 예에서, 플라즈마 프로세스 페이즈에 대한 플라즈마 조건들을 설정하기 위한 인스트럭션들은 증착 프로세스 레시피의 대응하는 플라즈마 활성화 레시피 페이즈에 포함될 수도 있다. 일부 경우들에서, 프로세스 레시피 페이즈들은 증착 프로세스 페이즈에 대한 모든 인스트럭션들이 해당 프로세스 페이즈와 동시에 실행되도록 순차적으로 배열될 수도 있다. 일부 실시 예들에서, 하나 이상의 플라즈마 파라미터들을 설정하기 위한 인스트럭션들은 플라즈마 프로세스 페이즈에 선행하는 레시피 페이즈에 포함될 수도 있다. 예를 들어, 제 1 레시피 페이즈는 불활성 가스 및/또는 반응 물질 가스의 플로우 레이트를 설정하기 위한 인스트럭션들, 플라즈마 생성기를 전력 설정점으로 설정하기 위한 인스트럭션들 및 제 1 레시피 페이즈에 대한 시간 지연 인스트럭션들을 포함할 수도 있다. 제 2, 후속 레시피 페이즈는 플라즈마 생성기를 인에이블하기 위한 인스트럭션들 및 제 2 레시피 페이즈에 대한 시간 지연 인스트럭션들을 포함할 수도 있다. 제 3 레시피 페이즈는 플라즈마 생성기를 디스에이블하기 (disable) 위한 인스트럭션들 및 제 3 레시피 페이즈에 대한 시간 지연 인스트럭션들을 포함할 수도 있다. 이들 레시피 페이즈들은 본 개시의 범위 내에서 임의의 적합한 방식으로 더 세분되고 그리고/또는 반복될 수도 있다는 것이 인식될 것이다.
일부 증착 프로세스들에서, 플라즈마 스트라이크들 (strikes) 은 대략 수 초 이상의 지속 기간 지속된다. 특정한 구현 예들에서, 훨씬 보다 짧은 플라즈마 스트라이크들이 사용될 수도 있다. 이들은 대략 10 ㎳ 내지 1 초, 통상적으로 약 20 내지 80 ㎳일 수도 있고, 50 ㎳가 특정한 예이다. 이러한 매우 짧은 RF 플라즈마 스트라이크들은 플라즈마의 매우 신속한 안정화를 요구한다. 이를 달성하기 위해, 플라즈마 생성기는 임피던스 매칭이 특정한 전압으로 미리 설정되는 한편, 주파수가 플로팅되도록 구성될 수도 있다. 통상적으로, 고주파수 플라즈마들은 약 13.56 ㎒의 RF 주파수에서 생성된다. 본 명세서에 개시된 다양한 실시 예들에서, 주파수는 이 표준 값과 상이한 값으로 플로팅되게 된다. 임피던스 매칭을 미리 결정된 전압으로 고정하는 동안 주파수가 플로팅하게 함으로써, 플라즈마는 일부 타입들의 증착 사이클들과 연관된 매우 짧은 플라즈마 스트라이크들을 사용할 때 중요할 수도 있는 결과를 훨씬 보다 신속하게 안정화할 수 있다.
일부 실시 예들에서, 페데스탈 (1215) 은 히터 (1211) 를 통해 온도 제어될 수도 있다. 또한, 일부 실시 예들에서, 증착 프로세싱 스테이션 (1200) 에 대한 압력 제어가 버터플라이 밸브 (1218) 에 의해 제공될 수도 있다. 도 12의 실시 예에 도시된 바와 같이, 버터플라이 밸브 (1218) 는 다운스트림 진공 펌프 (미도시) 에 의해 제공된 진공을 쓰로틀한다 (throttle). 그러나, 일부 실시 예들에서, 프로세싱 스테이션 (1200) 의 압력 제어는 또한 프로세싱 스테이션 (1200) 으로 도입된 하나 이상의 가스들의 플로우 레이트를 가변시킴으로써 조정될 수도 있다.
도 13은 예시적인 페데스탈, 웨이퍼, 및 플라즈마 배제 존 링의 부분적인 단면도를 도시한다. 여기서, 웨이퍼 (202) 는 페데스탈 (1315) 상에 포지셔닝되고 그리고 가스 분배 디바이스, 예를 들어, (1317) 은 웨이퍼 (202) 위에 포지셔닝된다. 도 13은 또한 2 개의 PEZ 링들 (1360A 및 1360B) (크로스-해칭 (cross-hatching) 으로 도시됨) 을 도시하고, 2 개의 PEZ 링들이 포함되지만, 일부 실시 예들은 웨이퍼 위 또는 아래에 하나의 PEZ 링만을 포함할 수도 있다. PEZ 링들 (1360A 및 1360B) 모두는 웨이퍼 (202) 의 중심 축 (212) 둘레로 연장하고, 베벨된 에지 (206), 환형 에지 영역 (208), 및 디바이스 영역 (204) 의 일부 (1362) 와 오버랩한다. 이들 PEZ 링들 (1360A 및 1360B) 의 외경은 또한 일부 실시 예들에서, 도 13에 도시된 바와 같이, 웨이퍼 (202) 의 외경보다 더 크다.
이들 PEZ 링들 (1360A 및 1360B) 각각은 PEZ 링에 의해 커버된 웨이퍼의 적어도 일부를 포함할 수도 있는 웨이퍼 위의 환형 영역 또는 존에서 플라즈마가 생성되게 하도록 구성된다. 상기 주지된 바와 같이, 일부 실시 예들은 이들 PEZ 링들 중 하나만을 포함한다. 도 13에서, 존 (1364) 은 플라즈마가 생성될 수도 있는 웨이퍼 위의 영역을 나타내는 한편, 존 (1366) 은 플라즈마가 생성되지 않은 (또는 제한되거나 무시할만한 플라즈마 생성을 갖는) 웨이퍼 위의 영역을 나타낸다. 존 (1364) 은 중심 축을 중심으로 연장하고, 환형 링으로 간주될 수도 있고, 웨이퍼 (202) 의 반경보다 더 큰 반경 (R5) 을 갖는 외측 경계 (1370) 를 가질 수도 있고, 그리고 내측 경계 (1368) 를 규정하는, 디바이스 영역 (204) 의 외측 주변부 (210) 보다 중심 축 (212) 에 더 가까운 내측 반경 (R6) 을 가질 수도 있다. 일부 실시 예들에서, 존 (1366) 은 중심 축 (212) 을 중심으로 하는 (centered) 원으로 간주될 수도 있다. 상기와 유사하게, 이들 존들의 경계들은 정밀하거나 정확하지 않을 수도 있고, 대신 공칭 경계들로 간주될 수도 있다. 예를 들어, 존 (1364) 은 도 3c의 아이템 (318) 과 유사한 내측 경계를 가질 수도 있고 그리고 내측 경계 (1368) 는 평균, 공칭 경계로 간주된다.
상기 언급된 바와 같이, 존 (1364) 내에서 플라즈마를 생성하는 것은 존 (1366) 내에서 발생하는 이러한 증착 및/또는 에칭을 방지 (또는 최소화) 하는 동안 이 존 (1364) 내에서 증착 및/또는 에칭이 발생하게 한다. 일부 실시 예들에서, 이 존 (1364) 은 환형 링 (318) 이 증착되는 웨이퍼의 영역뿐만 아니라 상기 기술된 에칭이 발생하는 환형 영역 (346) 으로 간주될 수도 있다. 이는 존 (1364) 의 내측 경계 (1368) 와 동일하거나 실질적으로 (예를 들어, ± 10 ％ 이내) 동일한 내측 경계 (320) 를 포함할 수도 있다. 일부 실시 예들에서, 존 (1364) 은 재료의 환형 링이 증착되는 영역과 오버랩할 수도 있고 그리고 이들 내측 경계들은 정렬되지 않을 수도 있다. 예를 들어, 내측 경계 (320) 는 존 (1364) 의 내측 경계 (1368) 보다 더 크고 방사상으로 외향으로 더 멀 수도 있지만, 일부 예들에서 이는 반전될 수도 있다. 상기 제공된 바와 같이, 일부 실시 예들은 웨이퍼 위 또는 아래에 포지셔닝될 수도 있는 하나의 PEZ 링을 갖는 한편, 다른 실시 예들은 도 13에 도시된 바와 같이 2 개의 PEZ 링들을 갖는다.
다시 도 12를 참조하면, 프로세스 스테이션 (1200), 또는 툴/장치는, 본 명세서에 기술된 기법들을 수행하기 위해 장치의 다양한 양태들을 제어하도록 구성된 제어기 (1276) 를 포함할 수도 있다. 제어기 (1276) (하나 이상의 물리적 또는 논리적 제어기들을 포함할 수도 있음) 는 프로세싱 챔버의 동작들 중 일부 또는 전부를 제어하고 통신 가능하게 연결된다. 제어기 (1276) 는 하나 이상의 비일시적 메모리 디바이스들 (1277) 및 하나 이상의 프로세서들 (1279) 을 포함할 수도 있다. 일부 실시 예들에서, 장치는 예를 들어, 개시된 실시 예들이 수행될 때, 플로우 레이트들 및 지속 기간들을 제어하기 위한 스위칭 시스템, 기판 가열 유닛, 기판 냉각 유닛, 챔버 내 기판의 로딩 및 언로딩, 기판의 포지셔닝, 및 프로세스 가스 유닛을 포함한다. 일부 실시 예들에서, 장치는 최대 약 500 ㎳, 또는 최대 약 750 ㎳의 스위칭 시간을 가질 수도 있다. 스위칭 시간은 플로우 화학 물질, 선택된 레시피, 반응기 아키텍처 및 다른 인자들에 종속될 수도 있다.
일부 구현 예들에서, 제어기 (1276) 는 상기 기술된 예들의 일부일 수도 있는, 장치 또는 시스템의 일부이다. 이러한 시스템들 또는 장치들은, 프로세싱 툴 또는 툴들, 챔버 또는 챔버들, 프로세싱용 플랫폼 또는 플랫폼들 및/또는 특정 프로세싱 컴포넌트들 (가스 플로우 시스템, 기판 가열 유닛, 기판 냉각 유닛, 등) 을 포함하는, 반도체 프로세싱 장비를 포함할 수 있다. 이들 시스템들은 반도체 웨이퍼 또는 기판의 프로세싱 이전에, 프로세싱 동안에, 그리고 프로세싱 이후에 그들의 동작을 제어하기 위한 전자 장치들과 통합될 수도 있다. 전자 장치는 시스템들 또는 시스템의 서브 파트들 또는 다양한 컴포넌트들을 제어할 수도 있는 "제어기 (controller)"로서 지칭될 수도 있다. 제어기 (566) 는, 시스템의 프로세싱 파라미터들 및/또는 타입에 따라서, 프로세싱 가스들의 전달, 온도 설정들 (예를 들어, 가열 및/또는 냉각), 압력 설정들, 진공 설정들, 전력 설정들, 무선 주파수 (RF) 생성기 설정들, RF 매칭 회로 설정들, 주파수 설정들, 플로우 레이트 설정들, 유체 전달 설정들, 포지션 및 동작 설정들, 툴 및 다른 이송 툴들 및/또는 특정 시스템과 연결되거나 인터페이싱된 로드 록들 내외로의 웨이퍼 이송들을 포함하는, 본 명세서에 개시된 프로세스들 중 임의의 프로세스들을 제어하도록 프로그래밍될 수도 있다.
일반적으로 말하면, 제어기 (1276) 는 인스트럭션들을 수신하고, 인스트럭션들을 발행하고, 동작을 제어하고, 세정 동작들을 인에이블하고, 엔드포인트 측정들을 인에이블하는, 등을 하는 다양한 집적 회로들, 로직, 메모리, 및/또는 소프트웨어를 갖는 전자 장치로서 규정될 수도 있다. 집적 회로들은 프로그램 인스트럭션들을 저장하는 펌웨어의 형태의 칩들, 디지털 신호 프로세서들 (digital signal processors; DSPs), ASICs (application specific integrated circuits) 로서 규정되는 칩들 및/또는 프로그램 인스트럭션들 (예를 들어, 소프트웨어) 을 실행하는 하나 이상의 마이크로프로세서들, 또는 마이크로제어기들을 포함할 수도 있다. 프로그램 인스트럭션들은 반도체 웨이퍼 상에서 또는 반도체 웨이퍼에 대한 특정 프로세스를 실행하기 위한 동작 파라미터들을 규정하는, 다양한 개별 설정사항들 (또는 프로그램 파일들) 의 형태로 제어기로 또는 시스템으로 전달된 인스트럭션들일 수도 있다. 일부 실시 예들에서, 동작 파라미터들은 하나 이상의 층들, 재료들, 금속들, 옥사이드들, 실리콘, 실리콘 다이옥사이드, 표면들, 회로들, 및/또는 웨이퍼의 다이들의 제조 동안에 하나 이상의 프로세싱 동작들을 달성하도록 프로세스 엔지니어들에 의해서 규정된 레시피의 일부일 수도 있다.
제어기 (1276) 는, 일부 구현 예들에서, 시스템에 포함되거나, 시스템에 커플링되거나, 이와 달리 시스템에 네트워킹되거나, 또는 이들의 조합으로될 수 있는 컴퓨터에 커플링되거나 이의 일부일 수도 있다. 예를 들어, 제어기는 웨이퍼 프로세싱의 원격 액세스를 가능하게 할 수 있는 팹 (fab) 호스트 컴퓨터 시스템의 전부 또는 일부이거나 "클라우드" 내에 있을 수도 있다. 컴퓨터는 제조 동작들의 현재 진행을 모니터링하고, 과거 제조 동작들의 이력을 검토하고, 복수의 제조 동작들로부터 경향들 또는 성능 메트릭들 (metrics) 을 검토하고, 현재 프로세싱의 파라미터들을 변경하고, 현재 프로세싱을 따르는 프로세싱 동작들을 설정하고, 또는 새로운 프로세스를 시작하도록 시스템에 대한 원격 액세스를 인에이블할 수도 있다. 일부 예들에서, 원격 컴퓨터 (예를 들어, 서버) 는 로컬 네트워크 또는 인터넷을 포함할 수도 있는 네트워크를 통해 프로세스 레시피들을 시스템에 제공할 수 있다. 원격 컴퓨터는 차후에 원격 컴퓨터로부터 시스템으로 전달될 파라미터들 및/또는 설정들의 입력 또는 프로그래밍을 인에이블하는 사용자 인터페이스를 포함할 수도 있다. 일부 예들에서, 제어기 (1276) 는 하나 이상의 동작들 동안 수행될 프로세싱 동작들 각각에 대한 파라미터들을 특정하는, 데이터의 형태의 인스트럭션들을 수신한다. 파라미터들은 제어기가 제어하거나 인터페이싱하도록 구성되는 툴의 타입 및 수행될 프로세스의 타입에 특정적일 수도 있다는 것이 이해되어야 한다. 따라서 상기 기술된 바와 같이, 제어기 (1276) 는 예컨대 본 명세서에 기술된 프로세스들 및 제어들과 같은, 공동의 목적을 향해 함께 네트워킹되고 작동하는 하나 이상의 개별 제어기들을 포함함으로써 분산될 수도 있다. 이러한 목적들을 위한 분산형 제어기의 일 예는 챔버 상의 프로세스를 제어하도록 조합되는 원격으로 (예컨대 플랫폼 레벨에서 또는 원격 컴퓨터의 일부로서) 위치한 하나 이상의 집적 회로들과 통신하는 챔버 상의 하나 이상의 집적 회로들일 것이다.
상술한 바와 같이, 장치에 의해서 수행될 프로세스 동작 또는 동작들에 따라서, 제어기 (1276) 는, 반도체 제작 공장 내의 툴 위치들 및/또는 로드 포트들 (load ports) 로 및 툴 위치들 및/또는 로드 포트들로부터 웨이퍼들의 컨테이너들을 가져오는 재료 이송 시에 사용되는, 다른 장치 회로들 또는 모듈들, 다른 툴 컴포넌트들, 클러스터 툴들, 다른 툴 인터페이스들, 인접 툴들, 이웃하는 툴들, 공장 도처에 위치한 툴들, 메인 컴퓨터, 또 다른 제어기, 또는 툴들 중 하나 이상과 통신할 수도 있다.
또한 상기 언급된 바와 같이, 제어기는 상기 기술된 임의의 기법을 수행하도록 구성된다. 이는 기판 지지 프로세싱 챔버에 제 1 웨이퍼를 제공하는 것―제 1 웨이퍼는 두께, 베벨된 에지, 제 1 측면, 및 제 1 측면 상의 디바이스 영역에 형성된 복수의 디바이스들을 갖고, 디바이스 영역은 외측 주변부를 가짐―, 및 제 1 웨이퍼 상에 재료의 환형 링을 증착하는 것을 포함할 수도 있고, 재료의 환형 링은 베벨된 에지의 영역 및 디바이스 영역의 외측 주변부를 커버하고, 그리고 외측 주변부보다 제 1 웨이퍼의 중심 지점에 더 가까운 내측 경계를 갖는다.
일부 장치들은 웨이퍼의 다양한 특성들을 결정하도록 구성된 하나 이상의 센서들을 가질 수도 있다. 다시 도 12를 참조하면, 프로세싱 챔버 (1200) 는 본 명세서에 기술된 바와 같이 웨이퍼의 하나 이상의 양태들 또는 특성들을 측정하도록 구성된 센서 (1272) 를 포함하는 것으로 도시된다. 이는 예를 들어, 웨이퍼의 에지 프로파일 또는 평탄도를 측정하는 것을 포함할 수도 있다. 제어기는 이러한 측정 데이터를 수신 및/또는 저장하고 웨이퍼의 에지 프로파일과 같은 웨이퍼에 대한 결정들을 하도록 구성될 수도 있다. 제어기는 또한 측정 값들에 기초하여, 재료의 환형 링의 증착 조건들 및/또는 재료의 환형 링을 에칭하기 위한 에칭 조건들을 결정하도록 구성될 수도 있다. 하나 이상의 센서들은 레이저, 광학 디바이스, 평탄도 검출기, 또는 이들의 조합을 포함할 수도 있다. 일부 예들에서, 이들 하나 이상의 센서들은 챔버 내부, 챔버의 벽들 내부와 같이 프로세싱 챔버 (1200) 내에 포함될 수도 있고, 또는 예컨대, 챔버의 포트 또는 윈도우를 통해, 챔버 내부의 웨이퍼를 측정하도록 구성될 수도 있다. 일부 다른 예들에서, 하나 이상의 센서들은 또 다른 챔버 또는 로드 록 또는 웨이퍼 이송 영역과 같은 툴의 또 다른 양태에서와 같이 챔버 외부에 있을 수도 있다.
본 명세서에 개시된 주제가 예시된 실시 예들에 대해 구체적으로 기술되었지만, 다양한 변경들, 수정들 및 적응들이 본 개시에 기초하여 이루어질 수도 있고, 본 발명의 범위 내에 있도록 의도된다는 것이 인식될 것이다. 기술이 개시된 실시 예들로 제한되지 않고, 반대로, 청구항들의 범위 내에 포함된 다양한 수정들 및 동등한 구성들을 커버하도록 의도된다는 것이 이해되어야 한다.

Claims (31)

  1. 제 1 웨이퍼를 프로세싱 챔버에 제공하는 단계로서, 상기 제 1 웨이퍼는 두께, 베벨된 에지, 제 1 측면, 및 상기 제 1 측면 상의 디바이스 영역 내에 형성된 복수의 디바이스들을 갖고, 상기 디바이스 영역은 외측 주변부를 갖는, 상기 제 1 웨이퍼를 제공하는 단계;
    상기 제 1 웨이퍼 상에 재료의 환형 링을 증착하는 단계로서, 상기 재료의 환형 링은 상기 베벨된 에지의 영역 및 상기 디바이스 영역의 상기 외측 주변부를 커버하고, 그리고 상기 외측 주변부보다 상기 제 1 웨이퍼의 중심 지점에 더 가까운 내측 경계를 갖는, 상기 재료의 환형 링을 증착하는 단계;
    제 2 기판을 상기 복수의 디바이스들에 그리고 상기 재료의 환형 링의 일부에 본딩하는 단계; 및
    상기 제 1 웨이퍼의 상기 두께를 박형화하는 (thinning) 단계를 포함하는, 방법.
  2. 제 1 항에 있어서,
    상기 재료의 환형 링은 옥사이드인, 방법.
  3. 제 2 항에 있어서,
    상기 옥사이드는 실리콘 옥사이드인, 방법.
  4. 제 1 항에 있어서,
    상기 증착하는 단계는 플라즈마-강화된 화학적 기상 증착 (plasma-enhanced chemical vapor deposition; PECVD) 을 포함하는, 방법.
  5. 제 1 항에 있어서,
    상기 재료의 환형 링은 약 1.5 ㎛ 내지 약 30 ㎛의 공칭 높이를 갖는, 방법.
  6. 제 1 항에 있어서,
    상기 재료의 환형 링은 약 1 ㎜ 내지 6 ㎜의 공칭 방사상 두께를 갖는, 방법.
  7. 제 1 항에 있어서,
    상기 재료의 환형 링의 공칭 높이를 감소시키도록 상기 재료의 환형 링을 평탄화하는 (planarize) 단계를 더 포함하는, 방법.
  8. 제 7 항에 있어서,
    상기 평탄화하는 단계는 상기 재료의 환형 링을 에칭하는 단계를 포함하는, 방법.
  9. 제 8 항에 있어서,
    상기 에칭하는 단계는 상기 제 1 웨이퍼의 환형 영역을 에칭하는 단계를 포함하고, 상기 환형 영역은 상기 재료의 환형 링과 오버랩하는 (overlap), 방법.
  10. 제 9 항에 있어서,
    상기 환형 영역은 상기 재료의 환형 링과 실질적으로 동일한, 방법.
  11. 제 9 항에 있어서,
    상기 증착하는 단계 전에, 상기 디바이스 영역의 상기 외측 주변부에서 상기 복수의 디바이스들의 에지 프로파일을 결정하는 단계; 및
    상기 결정하는 단계에 기초하여, 상기 환형 영역으로 하여금 상기 재료의 환형 링을 실질적으로 커버하게 하도록 에칭 조건들을 조정하는 단계를 더 포함하는, 방법.
  12. 제 7 항에 있어서,
    상기 평탄화하는 단계는 상기 재료의 환형 링을 화학적 기계적 연마 (chemical mechanical polishing; CMP) 하는 단계를 포함하는, 방법.
  13. 제 7 항에 있어서,
    상기 평탄화하는 단계는 상기 재료의 환형 링을 CMP 및 에칭하는 단계를 포함하는, 방법.
  14. 제 1 항에 있어서,
    상기 본딩하는 단계 후에, 상기 제 1 웨이퍼로부터 상기 베벨된 에지 및 상기 재료의 환형 링을 제거하도록 상기 베벨된 에지 및 상기 재료의 환형 링을 포함하는 상기 제 1 웨이퍼의 에지 부분을 제거하는 단계를 더 포함하는, 방법.
  15. 제 14 항에 있어서,
    상기 에지 부분은 약 2 ㎜ 미만의 방사상 두께를 갖는, 방법.
  16. 제 1 항에 있어서,
    상기 디바이스 영역의 상기 외측 주변부에서 상기 복수의 디바이스들의 에지 프로파일을 결정하는 단계; 및
    상기 결정하는 단계에 기초하여, (i) 상기 재료의 환형 링으로 하여금 상기 에지 프로파일을 커버하게 하도록, (ii) 상기 재료의 환형 링의 공칭 높이로 하여금 복수의 디바이스들의 높이보다 더 크게 하도록 또는 (i) 및 (ii) 모두이도록 증착 조건들을 조정하는 단계를 더 포함하는, 방법.
  17. 제 16 항에 있어서,
    상기 조정하는 단계는 상기 제 1 웨이퍼와 상기 제 1 웨이퍼 상으로 가스들을 흘리도록 구성된 가스 분배 디바이스 사이의 분리 거리를 조정하는 단계, 및/또는 상기 증착하는 단계 동안 상기 제 1 웨이퍼 상으로 흐르는 프로세스 가스의 플로우 레이트를 조정하는 단계를 포함하는, 방법.
  18. 제 16 항에 있어서,
    상기 결정하는 단계는 상기 제 1 웨이퍼의 상기 에지 프로파일을 측정하는 단계를 포함하는, 방법.
  19. 제 16 항에 있어서,
    상기 결정하는 단계는 상기 제 1 웨이퍼의 평탄도 (flatness) 를 측정하는 단계를 포함하는, 방법.
  20. 제 16 항에 있어서,
    상기 결정하는 단계는 계산된 정보를 포함하는, 방법.
  21. 제 16 항에 있어서,
    상기 조정하는 단계는 상기 재료의 환형 링의 상기 내측 경계로 하여금 상기 에지 프로파일의 내측 방사상 경계보다 더 작아지게 하는, 방법.
  22. 제 16 항에 있어서,
    상기 조정하는 단계는 상기 재료의 환형 링의 상기 내측 경계로 하여금 상기 에지 프로파일의 내측 방사상 경계보다 상기 제 1 웨이퍼의 상기 중심 지점에 더 가까워지게 하는, 방법.
  23. 제 1 항에 있어서,
    상기 증착하는 단계는,
    상기 제 1 웨이퍼의 환형 에지 영역 위에 플라즈마를 생성하는 단계, 및
    상기 플라즈마가 상기 환형 에지 영역의 내측 경계보다 상기 제 1 웨이퍼의 중심 지점에 더 가까워지게 생성되는 것을 방지하기 위해 플라즈마 배제 존 (plasma exclusion zone; PEZ) 을 사용하는 단계를 더 포함하는, 방법.
  24. 제 1 항에 있어서,
    상기 제 1 웨이퍼, 상기 제 2 기판, 또는 상기 제 1 웨이퍼 및 상기 제 2 기판 모두에 실리콘-관통 비아들 (through-silicon vias; TSVs) 을 형성하는 단계를 더 포함하는, 방법.
  25. 제 1 항에 있어서,
    상기 제 2 기판은 복수의 디바이스들이 없는 캐리어 기판인, 방법.
  26. 제 1 항에 있어서,
    상기 제 2 기판은 상기 제 2 기판의 제 2 측면 상에 제 2 복수의 디바이스들을 포함하고, 그리고
    상기 본딩하는 단계는 상기 제 2 기판 상의 상기 제 2 복수의 디바이스들을 상기 제 1 웨이퍼 상의 상기 복수의 디바이스들에 본딩하는 단계를 더 포함하는, 방법.
  27. 제 26 항에 있어서,
    상기 본딩하는 단계 전에, 상기 제 2 기판 상에 재료의 제 2 환형 링을 증착하는 단계를 더 포함하고,
    상기 제 2 기판은 제 2 베벨된 에지를 포함하고,
    상기 제 2 복수의 디바이스들은 상기 제 2 측면 상의 제 2 디바이스 영역에 형성되고,
    상기 제 2 디바이스 영역은 제 2 외측 주변부를 갖고, 그리고
    상기 재료의 제 2 환형 링은 상기 제 2 베벨된 에지의 제 2 영역 및 상기 제 2 디바이스 영역의 상기 외측 주변부를 커버하고, 그리고 상기 제 2 외측 주변부보다 상기 제 2 기판의 중심 지점에 더 가까운 내측 경계를 갖는, 방법.
  28. 반도체 프로세싱 시스템에 있어서,
    프로세싱 챔버;
    상기 프로세싱 챔버 내의 기판 지지부로서, 상기 기판 지지부는 중심 축 및 기판을 지지하도록 구성된 기판 지지 표면을 포함하는, 상기 기판 지지부;
    상기 기판 지지부 상에 포지셔닝된 상기 기판 상으로 프로세스 가스들을 흘리도록 구성된 가스 분배 디바이스;
    상기 기판 지지부의 상기 중심 축 둘레로 연장하고 그리고 상기 중심 축을 따라 볼 때 상기 기판 지지 표면과 오버랩하는 플라즈마 배제 존 링;
    상기 기판의 하나 이상의 특성들을 측정하도록 구성된 하나 이상의 센서들;
    상기 기판을 상기 기판 지지부에 제공하도록 구성된 기판 이송 유닛; 및
    제어기를 포함하고, 상기 제어기는,
    상기 프로세싱 챔버 내의 상기 기판 지지부에 제 1 웨이퍼를 제공하도록―상기 제 1 웨이퍼는 두께, 베벨된 에지, 제 1 측면, 및 상기 제 1 측면 상의 디바이스 영역에 형성된 복수의 디바이스들을 갖고, 상기 디바이스 영역은 외측 주변부 및 에지 프로파일을 가짐―,
    상기 제 1 웨이퍼의 하나 이상의 측정된 특성들을 수신하도록,
    적어도 부분적으로 상기 하나 이상의 측정된 특성들에 기초하여, 상기 제 1 웨이퍼 상에 재료의 환형 링을 증착하기 위한 증착 조건들을 결정하도록, 그리고
    상기 증착 조건들을 사용하여 상기 제 1 웨이퍼 상에 상기 재료의 환형 링을 증착하도록 구성되고, 상기 재료의 환형 링은 상기 베벨된 에지의 영역 및 상기 디바이스 영역의 상기 외측 주변부를 커버하고, 그리고 상기 외측 주변부보다 상기 제 1 웨이퍼의 중심 지점에 더 가까운 내측 경계를 갖는, 반도체 프로세싱 시스템.
  29. 제 28 항에 있어서,
    상기 하나 이상의 센서들은 상기 에지 프로파일을 측정하도록 구성된 레이저를 포함하는, 반도체 프로세싱 시스템.
  30. 제 28 항에 있어서,
    상기 하나 이상의 센서들은 상기 제 1 웨이퍼의 평탄도를 측정하도록 구성된 레이저를 포함하는, 반도체 프로세싱 시스템.
  31. 제 28 항에 있어서,
    상기 제어기는 상기 증착 후, 상기 재료의 환형 링을 에칭하도록 더 구성되고, 상기 에칭은 적어도 부분적으로 상기 결정에 기초하는, 반도체 프로세싱 시스템.
KR1020227044984A 2020-08-18 2021-08-13 웨이퍼 레벨 패키징을 위한 웨이퍼 에지 증착 KR20230051429A (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US202062706463P 2020-08-18 2020-08-18
US62/706,463 2020-08-18
PCT/US2021/046019 WO2022040052A1 (en) 2020-08-18 2021-08-13 Wafer edge deposition for wafer level packaging

Publications (1)

Publication Number Publication Date
KR20230051429A true KR20230051429A (ko) 2023-04-18

Family

ID=80350599

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020227044984A KR20230051429A (ko) 2020-08-18 2021-08-13 웨이퍼 레벨 패키징을 위한 웨이퍼 에지 증착

Country Status (4)

Country Link
US (1) US20230317445A1 (ko)
KR (1) KR20230051429A (ko)
TW (1) TW202223987A (ko)
WO (1) WO2022040052A1 (ko)

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8476165B2 (en) * 2009-04-01 2013-07-02 Tokyo Electron Limited Method for thinning a bonding wafer
US8252665B2 (en) * 2009-09-14 2012-08-28 Taiwan Semiconductor Manufacturing Company, Ltd. Protection layer for adhesive material at wafer edge
US8287980B2 (en) * 2009-10-29 2012-10-16 International Business Machines Corporation Edge protection seal for bonded substrates
US8765578B2 (en) * 2012-06-06 2014-07-01 International Business Machines Corporation Edge protection of bonded wafers during wafer thinning
FR3003395B1 (fr) * 2013-03-15 2015-05-29 Commissariat Energie Atomique Procede et realisation d'un substrat muni d'une protection de bord

Also Published As

Publication number Publication date
US20230317445A1 (en) 2023-10-05
TW202223987A (zh) 2022-06-16
WO2022040052A1 (en) 2022-02-24

Similar Documents

Publication Publication Date Title
KR102488729B1 (ko) 이동 가능한 에지 링 및 가스 주입 조정을 사용하여 웨이퍼 상 cd 균일성의 제어
KR102556016B1 (ko) 플라즈마 프로세싱을 위한 가변하는 두께를 갖는 상부 전극
JP7344867B2 (ja) 水平表面上におけるＳｉＮの選択的堆積
KR101911469B1 (ko) 고 종횡비 피쳐들을 덮기 위한 실리콘 질화물 패시베이션 층
CN115053325A (zh) 用于局部应力调节的uv固化
KR101894613B1 (ko) 플라즈마 에칭 방법
KR102521717B1 (ko) 아킹 (arcing) 을 감소시키기 위한 헬륨 플러그 설계
KR20200142587A (ko) 프로세싱 챔버의 세정 프로세스 동안 에지 링 포커싱된 증착
JP2022502867A (ja) ベベルエッチャ用の下側プラズマ排除区域リング
US20230317445A1 (en) Wafer edge deposition for wafer level packaging
US20220181141A1 (en) Etch stop layer
KR20220159431A (ko) 빔 투과형 레이저 센서를 사용한 인-시츄 (in-situ) 웨이퍼 두께 및 갭 모니터링
WO2020096722A1 (en) Nitride films with improved etch selectivity for 3d nand integration
KR102675485B1 (ko) 수평 표면들 상에 SiN의 선택적인 증착
US20230066676A1 (en) Core removal
CN114008738B (zh) 用于衬底处理系统的缩小直径承载环硬件
US10957593B2 (en) Method of processing a wafer
US20230352278A1 (en) Plasma-exclusion-zone rings for processing notched wafers
CN117981042A (zh) 去除衬底残留物的原位背面等离子体处理