KR20230050233A - Multilayer electronic component - Google Patents
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Abstract
Description
본 발명은 적층형 전자 부품에 관한 것이다.The present invention relates to multilayer electronic components.
적층형 전자 부품 중에 하나인 적층 세라믹 커패시터(Multilayer Ceramic Capacitor, MLCC)는 소형이면서도 고용량이 보장된다는 장점으로 인하여 통신, 컴퓨터, 가전, 자동차 등의 산업에 사용되는 중요한 칩 부품이고, 특히, 휴대전화, 컴퓨터, 디지털 TV 등 각종 전기, 전자, 정보 통신 기기에 사용되는 핵심 수동 소자이다. 또한, 자동차 또는 인포테인먼트 시스템에도 적층 세라믹 커패시터가 사용됨에 따라 고신뢰성, 고강도 특성과 소형화에 대한 요구가 증가되고 있다.Multilayer Ceramic Capacitor (MLCC), one of the multilayer electronic components, is an important chip component used in industries such as communications, computers, home appliances, and automobiles due to its small size and high capacity guarantee. It is a key passive element used in various electric, electronic, and information communication devices such as , digital TV, etc. In addition, as multilayer ceramic capacitors are used in automobiles or infotainment systems, demands for high reliability, high strength, and miniaturization are increasing.
종래의 일반적인 적층 세라믹 커패시터를 기판 등에 실장하기 위해 적층 세라믹 커패시터의 외부 전극은 기초 전극층 상에 형성된 도금층을 포함하였다. 다만, 고온, 고진동 환경에서 이러한 적층 세라믹 커패시터를 기판에 실장하는 경우, 주석(Sn) 솔더, 외부 전극 및 기판의 열팽창률 차이로 인해 솔더 크랙이 형성되는 문제가 발생될 수 있으며, 고온에 의한 산화로 접촉 저항이 증가하는 문제가 발생할 수 있다.In order to mount a conventional multilayer ceramic capacitor on a substrate or the like, an external electrode of the multilayer ceramic capacitor includes a plating layer formed on a base electrode layer. However, when such a multilayer ceramic capacitor is mounted on a board in a high-temperature, high-vibration environment, solder cracks may be formed due to the difference in thermal expansion coefficient between tin (Sn) solder, external electrodes, and the board, and oxidation due to high temperature may occur. As a result, contact resistance may increase.
이러한 문제점을 해결하기 위해 구리(Cu)를 포함하는 기초 전극층과 은(Ag)을 포함하는 전극층을 포함하는 외부 전극 구조가 사용되고 있다. 이러한 외부 전극을 사용할 경우, 주석 솔더링 대신 은 에폭시(Ag epoxy)와 같은 도전성 접착제(Conductive glue)로 사용하여 적층 세라믹 커패시터를 기판에 실장할 수 있어 주석(Sn) 솔더링을 통해 기판에 실장되는 일반적인 적층 세라믹 커패시터에 비해 고온, 고압, 고진동 환경에서 신뢰성이 우수하다.To solve this problem, an external electrode structure including a base electrode layer containing copper (Cu) and an electrode layer containing silver (Ag) is used. If these external electrodes are used, the multilayer ceramic capacitor can be mounted on the board by using a conductive glue such as Ag epoxy instead of tin soldering, which is a typical multilayer mounting on the board through tin (Sn) soldering. Compared to ceramic capacitors, reliability is excellent in high-temperature, high-pressure, and high-vibration environments.
다만, Ag를 포함하는 외부 전극이 전압이 형성된 상태에서 습기에 노출되는 경우, 적층 세라믹 커패시터의 표면을 따라 Ag 이온 마이그레이션(migration)이 발생할 수 있다. 이러한 Ag 이온 마이그레이션은 적층 세라믹 커패시터 표면에서 전류의 누설을 발생시켜 적층 세라믹 커패시터의 절연저항을 열화 하거나 단락 불량을 발생시키는 원인이 된다.However, Ag ion migration may occur along the surface of the multilayer ceramic capacitor when an external electrode including Ag is exposed to moisture in a state where a voltage is applied. Such Ag ion migration causes leakage of current from the surface of the multilayer ceramic capacitor, thereby deteriorating the insulation resistance of the multilayer ceramic capacitor or causing short-circuit failure.
따라서, 외부 전극이 Ag를 포함하는 경우에도 Ag 이온 마이그레이션을 효과적으로 억제하여 적층 세라믹 커패시터의 절연저항의 열화 및 단락 불량을 억제할 수 있는 외부 전극의 구조에 대한 개선이 필요한 실정이다.Therefore, even when the external electrode includes Ag, there is a need to improve the structure of the external electrode capable of suppressing degradation of insulation resistance and short circuit failure of the multilayer ceramic capacitor by effectively suppressing migration of Ag ions.
본 발명의 여러 목적 중 하나는 외부 전극이 Ag를 포함하는 경우 Ag 이온 마이그레이션이 발생하여 적층형 전자 부품의 절연 저항이 열화 되거나 단락 불량이 발생하는 문제점을 해결하기 위함이다.One of the various objects of the present invention is to solve problems in which Ag ion migration occurs when external electrodes include Ag, resulting in deterioration of insulation resistance or occurrence of short-circuit defects in multilayer electronic components.
본 발명의 여러 목적 중 하나는 Ag 이온 마이그레이션이 발생하는 문제점을 해결하기 위해 Ag를 포함하는 전극층의 배치 영역을 조절하는 경우 Cu를 포함하는 기초 전극층이 외부에 노출되어 적층형 전자 부품의 내습 신뢰성이 열화되는 문제점을 해결하기 위함이다.One of the various objects of the present invention is to solve the problem of Ag ion migration, when adjusting the arrangement area of the electrode layer containing Ag, the base electrode layer containing Cu is exposed to the outside, and the moisture resistance of the multilayer electronic component deteriorates. is to solve the problem of
다만, 본 발명의 목적은 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.However, the object of the present invention is not limited to the above, and will be more easily understood in the process of describing specific embodiments of the present invention.
본 발명의 일 실시예에 따른 적층형 전자 부품은 유전체층 및 상기 유전체층을 사이에 두고 번갈아 배치되는 제1 및 제2 내부 전극을 포함하며, 제1 방향으로 마주보는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되고 제2 방향으로 마주보는 제3 및 제4 면, 상기 제1 내지 제4 면과 연결되고 제3 방향으로 마주보는 제5 및 제6 면을 포함하는 바디; 상기 제3 면 상에 배치되어 상기 제1 내부 전극과 연결되는 제1 접속부를 포함하는 제1 기초 전극층; 상기 제4 면 상에 배치되어 상기 제2 내부 전극과 연결되는 제2 접속부를 포함하는 제2 기초 전극층; 상기 제3 면, 상기 제1 면 및 상기 제2 면을 포함하는 영역 상에 배치되며, 상기 제1 기초 전극층의 적어도 일부를 노출하도록 형성된 제1 전극층; 및 상기 제4 면, 상기 제1 면 및 상기 제2 면을 포함하는 영역 상에 배치되며, 상기 제2 기초 전극층의 적어도 일부를 노출하도록 형성된 제2 전극층; 을 포함하며, 상기 제1 및 제2 기초 전극층은 Cu를 포함하고, 상기 제1 및 제2 전극층은 Ag를 포함할 수 있다.A multilayer electronic component according to an embodiment of the present invention includes a dielectric layer and first and second internal electrodes alternately disposed with the dielectric layer interposed therebetween, and includes first and second surfaces facing in a first direction, the first and third and fourth surfaces connected to the second surface and facing in a second direction, and fifth and sixth surfaces connected to the first to fourth surfaces and facing in a third direction; a first base electrode layer disposed on the third surface and including a first connector connected to the first internal electrode; a second base electrode layer disposed on the fourth surface and including a second connector connected to the second internal electrode; a first electrode layer disposed on a region including the third surface, the first surface, and the second surface, and exposing at least a portion of the first base electrode layer; and a second electrode layer disposed on a region including the fourth surface, the first surface, and the second surface, and exposing at least a portion of the second base electrode layer. The first and second base electrode layers may include Cu, and the first and second electrode layers may include Ag.
본 발명의 여러 효과 중 하나는 Ag를 포함하는 전극층이 배치되는 영역을 최소화하여 Ag 이온 마이그레이션의 발생을 억제하는 것이다.One of the various effects of the present invention is to suppress the occurrence of Ag ion migration by minimizing the area where the electrode layer containing Ag is disposed.
본 발명의 여러 효과 중 하나는 Ag를 포함하는 전극층을 적층형 전자 부품의 실장면에 치우치도록 배치하여 Ag 이온 마이그레이션의 발생을 억제하는 것이다.One of the various effects of the present invention is to suppress Ag ion migration by arranging the Ag-containing electrode layer to be biased toward the mounting surface of the multilayer electronic component.
본 발명의 여러 효과 중 하나는 Ag를 포함하는 전극층을 바디와 접하지 않도록 배치하여 Ag 이온 마이그레이션의 발생을 억제하는 것이다.One of the various effects of the present invention is to suppress the occurrence of Ag ion migration by disposing the electrode layer including Ag so as not to come into contact with the body.
다만, 본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.However, the various advantageous advantages and effects of the present invention are not limited to the above description, and will be more easily understood in the process of describing specific embodiments of the present invention.
도 1은 본 발명의 일 실시예에 따른 적층형 전자 부품을 나타낸 사시도이다.
도 2는 도 1에 따른 적층형 전자 부품의 저면 사시도이다.
도 3은 도 1의 I-I` 단면도이다.
도 4는 도 1의 II-II` 단면도이다.
도 5는 본 발명의 일 실시예에 따른 적층형 전자 부품의 바디를 분해하여 도시한 분해 사시도이다.
도 6은 본 발명의 일 실시예에 따른 적층형 전자 부품이 실장된 기판의 단면도를 개략적으로 도시한 것이다.
도 7은 일 실시예에 따른 적층형 전자 부품을 도시한 단면도이다.
도 8은 일 실시예에 따른 적층형 전자 부품을 도시한 단면도이다.
도 9는 일 실시예에 따른 적층형 전자 부품을 도시한 단면도이다.
도 10은 일 실시예에 따른 적층형 전자 부품을 도시한 단면도이다.
도 11은 본 발명의 일 실시예에 따른 적층형 전자 부품을 나타낸 사시도이다.
도 12는 도 11에 따른 적층형 전자 부품의 저면 사시도이다.
도 13은 도 11의 III-III` 단면도이다.
도 14는 본 발명의 일 실시예에 따른 적층형 전자 부품이 실장된 기판의 단면도를 개략적으로 도시한 것이다.
도 15는 일 실시예에 따른 적층형 전자 부품을 도시한 단면도이다.
도 16은 일 실시예에 따른 적층형 전자 부품을 도시한 단면도이다.
도 17은 일 실시예에 따른 적층형 전자 부품을 도시한 단면도이다.
도 18은 일 실시예에 따른 적층형 전자 부품을 도시한 단면도이다.
도 19는 본 발명의 일 실시예에 따른 적층형 전자 부품을 나타낸 분해사시도이다.
도 20은 도 19의 IV-IV` 단면도이다.
도 21은 일 실시예에 따른 적층형 전자 부품을 도시한 단면도이다.
도 22는 본 발명의 일 실시예에 다른 적층형 전자 부품이 실장된 기판의 단면도를 개략적으로 도시한 것이다.1 is a perspective view illustrating a multilayer electronic component according to an exemplary embodiment of the present invention.
FIG. 2 is a bottom perspective view of the multilayer electronic component according to FIG. 1 .
3 is a II′ cross-sectional view of FIG. 1 .
FIG. 4 is a II-II′ cross-sectional view of FIG. 1 .
5 is an exploded perspective view illustrating an exploded body of a multilayer electronic component according to an exemplary embodiment of the present invention.
6 schematically illustrates a cross-sectional view of a board on which a multilayer electronic component according to an embodiment of the present invention is mounted.
7 is a cross-sectional view illustrating a multilayer electronic component according to an exemplary embodiment.
8 is a cross-sectional view illustrating a multilayer electronic component according to an exemplary embodiment.
9 is a cross-sectional view illustrating a multilayer electronic component according to an exemplary embodiment.
10 is a cross-sectional view illustrating a multilayer electronic component according to an exemplary embodiment.
11 is a perspective view illustrating a multilayer electronic component according to an exemplary embodiment.
FIG. 12 is a bottom perspective view of the multilayer electronic component according to FIG. 11 .
13 is a III-III′ cross-sectional view of FIG. 11 .
14 is a schematic cross-sectional view of a board on which a multilayer electronic component according to an embodiment of the present invention is mounted.
15 is a cross-sectional view illustrating a multilayer electronic component according to an exemplary embodiment.
16 is a cross-sectional view illustrating a multilayer electronic component according to an exemplary embodiment.
17 is a cross-sectional view illustrating a multilayer electronic component according to an exemplary embodiment.
18 is a cross-sectional view of a multilayer electronic component according to an exemplary embodiment.
19 is an exploded perspective view illustrating a multilayer electronic component according to an exemplary embodiment of the present invention.
20 is a sectional view IV-IV′ of FIG. 19 .
21 is a cross-sectional view of a multilayer electronic component according to an exemplary embodiment.
22 schematically illustrates a cross-sectional view of a substrate on which a multilayer electronic component according to an embodiment of the present invention is mounted.
이하, 구체적인 실시형태 및 첨부된 도면을 참조하여 본 발명의 실시형태를 설명한다. 그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 통상의 기술자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.Hereinafter, embodiments of the present invention will be described with reference to specific embodiments and accompanying drawings. However, the embodiments of the present invention can be modified in many different forms, and the scope of the present invention is not limited to the embodiments described below. In addition, the embodiments of the present invention are provided to more completely explain the present invention to those skilled in the art. Therefore, the shape and size of elements in the drawings may be exaggerated for clearer explanation, and elements indicated by the same reference numerals in the drawings are the same elements.
그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타낸 것이므로, 본 발명이 반드시 도시된 바에 한정되지 않는다. 또한, 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다. 나아가, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.In addition, in order to clearly describe the present invention in the drawings, parts irrelevant to the description are omitted, and the size and thickness of each component shown in the drawings are arbitrarily shown for convenience of description, so the present invention is not necessarily limited to those shown. Also, components having the same function within the scope of the same concept are described using the same reference numerals. Furthermore, throughout the specification, when a certain component is said to "include", it means that it may further include other components without excluding other components unless otherwise stated.
도면에서, 제1 방향은 두께(T) 방향, 제2 방향은 길이(L) 방향, 제3 방향은 폭(W) 방향으로 정의될 수 있다.In the drawing, a first direction may be defined as a thickness (T) direction, a second direction may be defined as a length (L) direction, and a third direction may be defined as a width (W) direction.
도 1은 본 발명의 일 실시예에 따른 적층형 전자 부품(100)을 나타낸 사시도이다.1 is a perspective view illustrating a multilayer
도 2는 도 1에 따른 적층형 전자 부품의 저면 사시도이다.FIG. 2 is a bottom perspective view of the multilayer electronic component according to FIG. 1 .
도 3은 도 1의 I-I` 단면도이다.FIG. 3 is a II′ cross-sectional view of FIG. 1 .
도 4는 도 1의 II-II` 단면도이다.FIG. 4 is a II-II′ cross-sectional view of FIG. 1 .
도 5는 본 발명의 일 실시예에 따른 적층형 전자 부품의 바디를 분해하여 도시한 분해 사시도이다.5 is an exploded perspective view illustrating an exploded body of a multilayer electronic component according to an exemplary embodiment of the present invention.
도 6은 본 발명의 일 실시예에 따른 적층형 전자 부품이 실장된 기판(1000)의 단면도를 개략적으로 도시한 것이다.6 is a schematic cross-sectional view of a
이하, 도 1 내지 도 6을 참조하여, 본 발명의 일 실시예에 따른 적층형 전자 부품(100)에 대해 설명한다.Hereinafter, a multilayer
본 발명의 일 실시예에 따른 적층형 전자 부품(100)은 유전체층(111) 및 상기 유전체층을 사이에 두고 번갈아 배치되는 제1 및 제2 내부 전극(121, 122)을 포함하며, 제1 방향으로 마주보는 제1 및 제2 면(1, 2), 상기 제1 및 제2 면과 연결되고 제2 방향으로 마주보는 제3 및 제4 면(3, 4), 상기 제1 내지 제4 면과 연결되고 제3 방향으로 마주보는 제5 및 제6 면(5, 6)을 포함하는 바디(110); 상기 제3 면(3) 상에 배치되어 상기 제1 내부 전극(121)과 연결되는 제1 접속부(131a)를 포함하는 제1 기초 전극층(131); 상기 제4 면(4) 상에 배치되어 상기 제2 내부 전극(121)과 연결되는 제2 접속부(132a)를 포함하는 제2 기초 전극층(132); 상기 제3 면(3), 상기 제1 면(1) 및 상기 제2 면(2)을 포함하는 영역 상에 배치되며, 상기 제1 기초 전극층(131)의 적어도 일부를 노출하도록 형성된 제1 전극층(141); 및 상기 제4 면(4), 상기 제1 면(1) 및 상기 제2 면92)을 포함하는 영역 상에 배치되며, 상기 제2 기초 전극층(132)의 적어도 일부를 노출하도록 형성된 제2 전극층(142); 을 포함하며, 상기 제1 및 제2 기초 전극층(131, 132)은 Cu를 포함하고, 상기 제1 및 제2 전극층(141, 142)은 Ag를 포함할 수 있다.A multilayer
바디(110)는 유전체층(111) 및 내부 전극(121, 122)이 교대로 적층 되어 있다.In the
바디(110)의 구체적인 형상에 특별히 제한은 없지만, 도시된 바와 같이 바디(110)는 육면체 형상이나 이와 유사한 형상으로 이루어질 수 있다. 소성 과정에서 바디(110)에 포함된 세라믹 분말의 수축으로 인하여, 바디(110)는 완전한 직선을 가진 육면체 형상은 아니지만 실질적으로 육면체 형상을 가질 수 있다.Although the specific shape of the
바디(110)는 제1 방향으로 서로 마주보는 제1 및 제2 면(1, 2), 상기 제1 및 제2 면(1, 2)과 연결되고 제2 방향으로 서로 마주보는 제3 및 제4 면(3, 4), 제1 및 제2 면(1, 2)과 연결되고 제3 및 제4 면(3, 4)과 연결되며 제3 방향으로 서로 마주보는 제5 및 제6 면(5, 6)을 가질 수 있다. The
일 실시예에서, 바디(110)는 제1 면과 제3 면을 연결하는 제1-3 코너, 상기 제1 면과 제4 면을 연결하는 제1-4 코너, 상기 제2 면과 제3 면을 연결하는 제2-3 코너, 상기 제2 면과 제4 면을 연결하는 제2-4 코너를 포함하며, 상기 제1-3 코너 및 제2-3 코너는 상기 제3 면에 가까워질수록 상기 바디의 제1 방향 중앙으로 수축된 형태를 가지고, 상기 제1-4 코너 및 제2-4 코너는 상기 제4 면에 가까워질수록 상기 바디의 제1 방향 중앙으로 수축된 형태를 가질 수 있다. In one embodiment, the
유전체층(111) 상에 내부 전극(121, 122)이 배치되지 않은 마진 영역이 중첩됨에 따라 내부 전극(121, 122) 두께에 의한 단차가 발생하여 제1 면과 제3 내지 제5 면을 연결하는 코너 및/또는 제2 면과 제3 내지 제5 면을 연결하는 코너는 제1 면 또는 제2 면을 기준으로 볼 때 바디(110)의 제1 방향 중앙 쪽으로 수축된 형태를 가질 수 있다. 또는, 바디의 소결 과정에서의 수축 거동에 의해 제1 면(1)과 제3 내지 제6 면(3, 4, 5, 6)을 연결하는 코너 및/또는 제2 면(2)과 제3 내지 제6 면(3, 4, 5, 6)을 연결하는 코너는 제1 면 또는 제2 면을 기준으로 볼 때 바디(110)의 제1 방향 중앙 쪽으로 수축된 형태를 가질 수 있다. 또는, 칩핑 불량 등을 방지하기 위하여 바디(110)의 각 면을 연결하는 모서리를 별도의 공정을 수행하여 라운드 처리함에 따라 제1 면과 제3 내지 제6 면을 연결하는 코너 및/또는 제2 면과 제3 내지 제6 면을 연결하는 코너는 라운드 형태를 가질 수 있다. As the margin area where the
상기 코너는 제1 면과 제3 면을 연결하는 제1-3 코너, 제1 면과 제4 면을 연결하는 제1-4 코너, 제2 면과 제3 면을 연결하는 제2-3 코너, 제2 면과 제4 면을 연결하는 제2-4 코너를 포함할 수 있다. 또한, 코너는 제1 면과 제5 면을 연결하는 제1-5 코너, 제1 면과 제6 면을 연결하는 제1-6 코너, 제2 면과 제5 면을 연결하는 제2-5 코너, 제2 면과 제6 면을 연결하는 제2-6 코너를 포함할 수 있다. 바디(110)의 제1 내지 제6 면은 대체로 평탄한 면일 수 있으며, 평탄하지 않은 영역을 코너로 볼 수 있다. 이하, 각 면의 연장선이란 각 면의 평탄한 부분을 기준으로 연장한 선을 의미할 수 있다. The corners include a 1-3 corner connecting the first surface and the third surface, a 1-4 corner connecting the first surface and the fourth surface, and a 2-3 corner connecting the second surface and the third surface. , may include a 2-4 corner connecting the second surface and the fourth surface. In addition, the corner is a 1-5 corner connecting the first surface and the fifth surface, a 1-6 corner connecting the first surface and the sixth surface, and a 2-5 corner connecting the second surface and the fifth surface. A corner, and 2-6 corners connecting the second surface and the sixth surface may be included. The first to sixth surfaces of the
이때, 기초 전극층(131, 132) 중 바디(110)의 코너 상에 배치된 영역을 코너부, 바디(110)의 제3 및 제4 면 상에 배치된 영역을 접속부, 바디의 제1 및 제2 면 상에 배치된 영역을 밴드부라 할 수 있다. At this time, among the base electrode layers 131 and 132, regions disposed on the corners of the
한편, 내부 전극(121, 122)에 의한 단차를 억제하기 위하여, 적층 후 내부 전극이 바디의 제5 및 제6 면(5, 6)으로 노출되도록 절단한 후, 단일 유전체층 또는 2 개 이상의 유전체층을 용량 형성부(Ac)의 양측면에 제3 방향(폭 방향)으로 적층 하여 마진부(114, 115)를 형성하는 경우에는 제1 면과 제5 및 제6 면을 연결하는 부분 및 제2 면과 제5 및 제6 면을 연결하는 부분이 수축된 형태를 가지지 않을 수 있다. On the other hand, in order to suppress the step difference caused by the
바디(110)를 형성하는 복수의 유전체층(111)은 소성된 상태로서, 인접하는 유전체층(111) 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)를 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다. The plurality of
본 발명의 일 실시예에 따르면, 상기 유전체층(111)을 형성하는 원료는 충분한 정전 용량을 얻을 수 있는 한 특별히 제한되지 않는다. 예를 들어, 티탄산바륨계 재료, 납 복합 페로브스카이트계 재료 또는 티탄산스트론튬계 재료 등을 사용할 수 있다. 상기 티탄산바륨계 재료는 BaTiO3계 세라믹 분말을 포함할 수 있으며, 상기 세라믹 분말의 예시로, BaTiO3, BaTiO3에 Ca(칼슘), Zr(지르코늄) 등이 일부 고용된 (Ba1-xCax)TiO3 (0<x<1), Ba(Ti1-yCay)O3 (0<y<1), (Ba1-xCax)(Ti1-yZry)O3 (0<x<1, 0<y<1)또는 Ba(Ti1-yZry)O3 (0<y<1) 등을 들 수 있다. According to one embodiment of the present invention, a material for forming the
또한, 상기 유전체층(111)을 형성하는 원료는 티탄산바륨(BaTiO3) 등의 파우더에 본 발명의 목적에 따라 다양한 세라믹 첨가제, 유기용제, 결합제, 분산제 등이 첨가될 수 있다. In addition, various ceramic additives, organic solvents, binders, dispersants, etc. may be added to powder such as barium titanate (BaTiO 3 ) as a raw material forming the
바디(110)는 바디(110)의 내부에 배치되며, 유전체층(111)을 사이에 두고 서로 마주보도록 배치되는 제1 내부 전극(121) 및 제2 내부 전극(122)을 포함하여 용량이 형성되는 용량 형성부(Ac)와 상기 용량 형성부(Ac)의 제1 방향 상부 및 하부에 형성된 커버부(112, 113)를 포함할 수 있다. The
또한, 상기 용량 형성부(Ac)는 커패시터의 용량 형성에 기여하는 부분으로서, 유전체층(111)을 사이에 두고 복수의 제1 및 제2 내부 전극(121, 122)을 반복적으로 적층 하여 형성될 수 있다. In addition, the capacitance forming portion (Ac) is a portion that contributes to forming the capacitance of the capacitor, and may be formed by repeatedly stacking a plurality of first and second
커버부(112, 113)는 상기 용량 형성부(Ac)의 제1 방향 상부에 배치되는 상부 커버부(112) 및 상기 용량 형성부(Ac)의 제1 방향 하부에 배치되는 하부 커버부(113)를 포함할 수 있다. The
상기 상부 커버부(112) 및 하부 커버부(113)는 단일 유전체층 또는 2 개 이상의 유전체층을 용량 형성부(Ac)의 상하면에 각각 두께 방향으로 적층 하여 형성할 수 있으며, 기본적으로 물리적 또는 화학적 스트레스에 의한 내부 전극의 손상을 방지하는 역할을 수행할 수 있다. The
상기 상부 커버부(112) 및 하부 커버부(113)는 내부 전극을 포함하지 않으며, 유전체층(111)과 동일한 재료를 포함할 수 있다. The
즉, 상기 상부 커버부(112) 및 하부 커버부(113)는 세라믹 재료를 포함할 수 있으며, 예를 들어 티탄산바륨(BaTiO3)계 세라믹 재료를 포함할 수 있다.That is, the
또한, 상기 용량 형성부(Ac)의 측면에는 마진부(114, 115)가 배치될 수 있다. In addition,
마진부(114, 115)는 바디(110)의 제5 면(5)에 배치된 제1 마진부(114)와 제6 면(6)에 배치된 제2 마진부(115)를 포함할 수 있다. 즉, 마진부(114, 115)는 상기 바디(110)의 폭 방향 양 단면(end surfaces)에 배치될 수 있다. The
마진부(114, 115)는 도 4에 도시된 바와 같이, 상기 바디(110)를 폭-두께(W-T) 방향으로 자른 단면(cross-section)에서 제1 및 제2 내부 전극(121, 122)의 양 끝단과 바디(110)의 경계면 사이의 영역을 의미할 수 있다. As shown in FIG. 4 , the
마진부(114, 115)는 기본적으로 물리적 또는 화학적 스트레스에 의한 내부 전극의 손상을 방지하는 역할을 수행할 수 있다. The
마진부(114, 115)는 세라믹 그린시트 상에 마진부가 형성될 곳을 제외하고 도전성 페이스트를 도포하여 내부 전극을 형성함으로써 형성된 것일 수 있다. The
또한, 내부 전극(121, 122)에 의한 단차를 억제하기 위하여, 적층 후 내부 전극이 바디의 제5 및 제6 면(5, 6)으로 노출되도록 절단한 후, 단일 유전체층 또는 2 개 이상의 유전체층을 용량 형성부(Ac)의 양측면에 제3 방향(폭 방향)으로 적층 하여 마진부(114, 115)를 형성할 수도 있다.In addition, in order to suppress the step difference caused by the
내부 전극(121, 122)은 유전체층(111)과 교대로 적층 된다. The
내부 전극(121, 122)은 제1 및 제2 내부 전극(121, 122)을 포함할 수 있다. 제1 및 제2 내부 전극(121, 122)은 바디(110)를 구성하는 유전체층(111)을 사이에 두고 서로 대향하도록 번갈아 배치되며, 바디(110)의 제3 및 제4 면(3, 4)으로 각각 노출될 수 있다. The
도 3을 참조하면, 제1 내부 전극(121)은 제4 면(4)과 이격되며 제3 면(3)을 통해 노출되고, 제2 내부 전극(122)은 제3 면(3)과 이격되며 제4 면(4)을 통해 노출될 수 있다. 바디의 제3 면(3)에는 제1 기초 전극층(131)이 배치되어 제1 내부 전극(121)과 연결되고, 바디의 제4 면(4)에는 제2 기초 전극층(132)이 배치되어 제2 내부 전극(122)과 연결될 수 있다. Referring to FIG. 3 , the first
즉, 제1 내부 전극(121)은 제2 기초 전극층(132)과는 연결되지 않고 제1 기초 전극층(131)과 연결되며, 제2 내부 전극(122)은 제1 기초 전극층(131)과는 연결되지 않고 제2 기초 전극층(132)과 연결된다. 따라서, 제1 내부 전극(121)은 제4 면(4)에서 일정거리 이격되어 형성되고, 제2 내부 전극(122)은 제3 면(3)에서 일정거리 이격되어 형성될 수 있다. That is, the first
이때, 제1 및 제2 내부 전극(121, 122)은 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 분리될 수 있다. In this case, the first and second
바디(110)는 제1 내부 전극(121)이 인쇄된 세라믹 그린 시트와 제2 내부 전극(122)이 인쇄된 세라믹 그린 시트를 번갈아 적층 한 후, 소성하여 형성할 수 있다.The
내부 전극(121, 122)을 형성하는 재료는 특별히 제한되지 않으며, 전기 전도성이 우수한 재료를 사용할 수 있다. 예를 들어, 내부 전극(121, 122)은 니켈(Ni), 구리(Cu), 팔라듐(Pd), 은(Ag), 금(Au), 백금(Pt), 주석(Sn), 텅스텐(W), 티타늄(Ti) 및 이들의 합금 중 하나 이상을 포함할 수 있다. Materials forming the
또한, 내부 전극(121, 122)은 니켈(Ni), 구리(Cu), 팔라듐(Pd), 은(Ag), 금(Au), 백금(Pt), 주석(Sn), 텅스텐(W), 티타늄(Ti) 및 이들의 합금 중 하나 이상을 포함하는 내부 전극용 도전성 페이스트를 세라믹 그린 시트에 인쇄하여 형성할 수 있다. 상기 내부 전극용 도전성 페이스트의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.In addition, the
제1 및 제2 기초 전극층(131, 132)는 바디(110)의 외측에 배치될 수 있다. 본 실시 형태에서는 2개의 기초 전극층(131, 132)을 가지는 구조를 설명하고 있으나, 기초 전극층(131, 132)의 개수나 형상 등은 내부 전극(121, 122)의 형태나 기타 다른 목적에 따라 바뀔 수 있을 것이다.The first and second base electrode layers 131 and 132 may be disposed outside the
제1 기초 전극층(131)은 상기 제3 면(3) 상에 배치되어 상기 제1 내부 전극(121)과 연결되는 제1 접속부(131a)를 포함하고, 제2 기초 전극층(132)은 상기 제4 면(4) 상에 배치되어 상기 제2 내부 전극(122)과 연결되는 제2 접속부(132a)를 포함한다.The first
그러나, 본 발명이 상기 제1 및 제2 기초 전극층이 상기 제3 면(3) 및 제 4면(4) 상에만 배치되고 바디(110)의 다른 면(1, 2, 5, 6)에는 배치되지 않는 구조로 제한되는 것은 아니다.However, in the present invention, the first and second base electrode layers are disposed only on the third and
즉, 제1 기초 전극층(131)은 상기 제1 접속부(131a)로부터 상기 제1 면(1)의 일부까지 연장되어 배치되는 제1 밴드부(131b) 및 상기 제1 접속부로부터 상기 제2 면(2)의 일부까지 연장되어 배치되는 제3 밴드부(131c)를 더 포함할 수 있으며, 제2 기초 전극층(132)은 상기 제2 접속부(132a)로부터 상기 제1 면(1)의 일부까지 연장되어 배치되는 제2 밴드부(132b) 및 상기 제2 접속부로부터 상기 제2 면(2)의 일부까지 연장되어 배치되는 제4 밴드부(132c)를 더 포함할 수 있다.That is, the first
또한, 제1 기초 전극층(131)은 제1 접속부(131a)로부터 제5 및 제6 면(5, 6)의 일부까지 연장되는 제1 측면 밴드부를 포함할 수 있으며, 제2 기초 전극층(132)은 제2 접속부(132a)로부터 제5 및 제6 면의 일부까지 연장되는 제2 측면 밴드부를 더 포함할 수 있다. In addition, the first
다만, 제3 밴드부, 제4 밴드부, 제1 측면 밴드부 및 제2 측면 밴드부는 본 발명에 필수 구성 요소가 아닐 수 있다. 즉, 제1 기초 전극층(131)은 상기 제1 접속부(131a) 및 제1 밴드부(131b)를 포함하고, 제2 기초 전극층(132)은 상기 제2 접속부(132a) 및 제2 밴드부(132b)를 포함할 수 있으며, 제1 및 제2 기초 전극층(131, 132)은 제2 면(2)에는 배치되지 않을 수 있고, 제5 면(5) 및 제6 면(6)에도 배치되지 않을 수 있다. However, the third band unit, the fourth band unit, the first side band unit, and the second side band unit may not be essential elements in the present invention. That is, the first
제1 및 제2 기초 전극층(131, 132)은 Cu를 포함할 수 있다. Cu는 내부 전극(121, 122)에 포함되는 금속과의 전기적 연결성이 우수한 장점이 있다. The first and second base electrode layers 131 and 132 may include Cu. Cu has an advantage of excellent electrical connectivity with metals included in the
한편, 제1 및 제2 기초 전극층(131, 132)은 Cu를 주성분으로 하고, 다른 재료로서 전기 전도성이 우수한 다름 금속을 포함할 수 있다. 예를 들어 Ni, Pd, Ag, Sn, Cr 및 이들의 합금 중 하나 이상을 더 포함할 수 있다.Meanwhile, the first and second base electrode layers 131 and 132 may include Cu as a main component and other metals having excellent electrical conductivity as other materials. For example, at least one of Ni, Pd, Ag, Sn, Cr, and alloys thereof may be further included.
제1 및 제2 기초 전극층(131, 132)은 Cu 및 글래스를 포함한 소성(firing) 전극이거나, Cu 및 수지를 포함한 수지계 전극일 수 있다. The first and second base electrode layers 131 and 132 may be firing electrodes including Cu and glass or resin-based electrodes including Cu and resin.
또한, 제1 및 제2 기초 전극층(131, 132)은 바디 상에 소성 전극 및 수지계 전극이 순차적으로 형성된 형태일 수 있다. 또한, 제1 및 제2 기초 전극층(131, 132)은 바디 상에 Cu를 포함한 시트를 전사하는 방식으로 형성되거나, 소성 전극 상에 Cu를 포함한 시트를 전사하는 방식으로 형성된 것일 수 있다. In addition, the first and second base electrode layers 131 and 132 may have a form in which a plastic electrode and a resin-based electrode are sequentially formed on the body. In addition, the first and second base electrode layers 131 and 132 may be formed by transferring a sheet containing Cu onto the body or by transferring a sheet containing Cu onto a fired electrode.
본 발명의 일 실시예에 따르면, 제1 및 제2 기초 전극층(131, 132)은 Cu를 포함함으로써 내부 전극(121, 122)과의 전기적 연결성을 향상시킬 수 있다. 한편, 바디(110)와의 접착력을 향상시키고 치밀도를 향상시키기 위하여 제1 및 제2 기초 전극층(131, 132)는 글래스를 더 포함할 수 있다.According to an embodiment of the present invention, the first and second base electrode layers 131 and 132 may include Cu to improve electrical connectivity with the
제1 전극층(141)은 상기 제3 면(3), 상기 제1 면(1) 및 상기 제2 면(2)을 포함하는 영역 상에 배치되며, 상기 제1 기초 전극층(131)의 적어도 일부를 노출하도록 형성되며, 제2 전극층(142)은 상기 제4 면(4), 상기 제1 면(1) 및 상기 제 2면(2)을 포함하는 영역 상에 배치되며, 상기 제2 기초 전극층(132)의 적어도 일부를 노출하도록 형성될 수 있다.The
즉, 제1 전극층(141)은 상기 제3 면(3), 상기 제1 면(1) 및 상기 제2 면(2)을 포함하는 영역 상에 배치되며 상기 제1 기초 전극층(131)의 적어도 일부를 덮지 않도록 배치될 수 있으며, 상기 제4 면(4), 상기 제1 면(1) 및 상기 제 2면(2)을 포함하는 영역 상에 배치되며 제2 전극층(142)은 제2 기초 전극층(132)의 적어도 일부를 덮지 않도록 배치될 수 있다. That is, the
상기 제1 및 제2 기초 전극층(131, 132)의 적어도 일부를 노출하도록 제1 및 제2 전극층(141, 142)을 형성하는 방법은 다양할 수 있다. There may be various methods of forming the first and second electrode layers 141 and 142 to expose at least a portion of the first and second base electrode layers 131 and 132 .
예를 들어, 제1 전극층(141)은 제1 밴드부(131b) 상에 배치되고 제2 전극층(142)은 제2 밴드부(132b) 상에 배치됨으로써 제1 및 제2 전극층(141, 142)이 배치되지 않은 제1 및 제2 기초 전극층(131, 132)의 적어도 일부가 노출될 수 있다. For example, the
또 다른 예시로, 후술할 일 실시예에 따른 적층형 전자 부품(200, 201, 202, 203, 204)과 같이 제3 면(3) 상에 배치된 제1 기초 전극층(131)을 제1 연결 전극(231a), 제4 면(4) 상에 배치된 제2 기초 전극층(132)을 제2 연결 전극(232)이라 하고, 제1 면(1) 상에 배치되어 제1 연결 전극(231)과 연결되도록 제1 전극층(141)을 배치하여 제1 밴드 전극(241)을 형성하고, 제1 면(1) 상에 배치되어 제2 연결 전극(232)과 연결되도록 제2 전극층(142)을 배치하여 제2 밴드 전극(242)를 형성함으로써 제1 및 제2 밴드 전극(241, 242)에 의해 덮이지 않은 제1 및 제2 연결 전극(231, 132)의 적어도 일부를 노출시킬 수 있다.As another example, like the multilayer
또 다른 예시로, 후술할 일 실시예에 따른 적층형 전자 부품(300, 301)과 같이 제1 기초 전극층(331)은 제1 접속부(331a)로부터 제1 면(1)의 일부까지 연장되어 배치되는 제1 밴드부(331b) 및 제1 접속부(331a)로부터 제2 면(2)의 일부까지 연장되어 배치되는 제3 밴드부(331c)를 더 포함하며, 제2 기초 전극층(332)은 제2 접속부(332a)로부터 제1 면(1)의 일부까지 연장되어 배치되는 제2 밴드부(332b) 및 제2 접속부(332a)로부터 제2 면(2)의 일부까지 연장되어 배치되는 제4 밴드부(332c)를 더 포함하고, 제1 전극층(341)은 제1 접속부(331a) 상에 배치되며, 제2 전극층(342)은 제2 접속부(332a) 상에 배치됨으로써 제1 및 제2 전극층(341, 342)이 배치되지 않은 제1 및 제2 기초 전극층(331, 332)의 적어도 일부를 노출시킬 수 있다.As another example, like the multilayer
제1 및 제2 전극층(141, 142)은 은(Ag)을 포함할 수 있다. 이에 따라 제1 전극층(141)은 제1 기초 전극층(131)과, 제2 전극층(142)은 제2 기초 전극층(132)과 연결되며, 기판 상에 배치된 전극 패드(191, 192) 상에 도전성 금속 및 수지를 포함하는 도전성 접착제(171, 172)를 도포하고 상기 도전성 접착제 상에 적층형 전자 부품(100)의 제1 및 제2 전극층(141, 142)을 접합하여 기판(180)에 실장할 수 있다. The first and second electrode layers 141 and 142 may include silver (Ag). Accordingly, the
제1 및 제2 전극층(141, 142)는 Ag를 포함할 수 있다. 제1 및 제2 전극층(141, 142)는 Ag 및 글래스를 포함한 소성(firing) 전극이거나, 도금으로 형성된 Ag 도금층일 수 있다.The first and second electrode layers 141 and 142 may include Ag. The first and second electrode layers 141 and 142 may be firing electrodes including Ag and glass or Ag plating layers formed by plating.
상기 제1 및 제2 전극층(141,142)은 제1 및 제2 기초 전극층에 포함되는 Cu 대비 표준환원전위가 큰 Ag을 포함하므로, 제1 및 제2 기초 전극층의 산화를 방지하고 수분의 침투를 막는 역할을 수행할 수 있다.Since the first and second electrode layers 141 and 142 include Ag having a higher standard reduction potential than Cu included in the first and second base electrode layers, oxidation of the first and second base electrode layers is prevented and penetration of moisture is prevented. role can be fulfilled.
또한, 도전성 금속 및 수지를 포함하는 도전성 접착제에 의해 적층형 전자 부품(100)이 기판(180)에 실장될 수 있게 하므로 고온-저온 cycle에서 외부 전극과 솔더의 열팽창률 차이에 의한 솔더 크랙이 발생하는 문제점을 해결할 수 있다. In addition, since the multilayer
그러나, 은(Ag)을 포함하는 제1 및 제2 전극층(141, 142)을 제1 및 제2 기초 전극층(131, 132) 상에 형성하는 경우, 바디(110)의 표면을 따라 Ag 이온 마이그레이션이 발생할 수 있다. 이로 인해 적층형 전자 부품(100)의 전류 누설로 인한 절연 저항의 열화 및 서로 다른 극성을 가지는 기초 전극층(131, 132) 사이 또는 전극층(141, 142) 사이에 단락이 발생할 수 있다. However, when the first and second electrode layers 141 and 142 containing silver (Ag) are formed on the first and second base electrode layers 131 and 132, Ag ions migrate along the surface of the
고온 다습한 환경에서는 적층형 전자 부품(100)의 표면에 수분 또는 오염물질이 존재할 가능성이 증가하게 된다. 이러한 상태에서 전압이 인가될 경우, 양극에서 용해된 금속이온이 음극으로 이동하여 음극에서 석출이 일어나게 된다. 이러한 반응이 지속됨에 따라 금속의 수지상(Dendrite)은 음극에서 양극으로 바디(110)의 표면을 따라 성장하게 되며 이러한 현상을 이온 마이그레이션(Ion Migration)이라 한다.In a high-temperature and high-humidity environment, the possibility of moisture or contaminants present on the surface of the multilayer
특히, 이러한 이온 마이그레이션이 가장 쉽게 발생하는 금속 전도체는 Ag인 것으로 알려져 있는데, 외부 전극이 Ag를 포함하거나, Ag를 단독으로 사용하는 경우 바디(110)의 표면에 Ag 이온 마이그레이션이 더 쉽게 발생할 수 있다.In particular, it is known that Ag is the metal conductor in which such ion migration occurs most easily. Ag ion migration may more easily occur on the surface of the
이러한 Ag 이온 마이그레이션은 적층형 전자 부품의 외부 전극 사이의 바디(110)의 표면에 발생하게 되므로, 전류 누설에 의한 바디(110) 표면의 절연층의 파괴가 일어나 적층형 전자 부품(100)의 절연저항의 저하를 야기할 수 있으며, 전극 간의 단락(short)을 유발할 수 있으므로 적층형 전자 부품(100)의 신뢰성에 치명적인 영향을 끼칠 수 있다.Since Ag ion migration occurs on the surface of the
한편, Ag 이온 마이그레이션의 성장속도를 제어하는 주요 인자는 전압 및 습도인 것으로 알려져 있다. 적층형 전자 부품(100)이 실장면으로부터 멀어질수록 외부 환경에 노출될 가능성이 증가하며, 공기와 맞닿는 면적이 많아질 수 있으므로 습기에 더 많은 영향을 받을 수 있다. 이에 따라, 실장면으로부터 멀어지는 방향으로 갈수록 적층형 전자 부품에 Ag 이온 마이그레이션이 더 강하게 발생하는 경향이 있다.Meanwhile, it is known that the main factors controlling the growth rate of Ag ion migration are voltage and humidity. As the multilayer
이에 본 발명에서는 Ag를 포함하는 제1 및 제2 전극층(141, 142)이 배치되는 위치와 그 영역을 조절하여 Ag 이온 마이그레이션의 발생을 최소화하면서도 적층형 전자 부품의 고온 다습한 환경에서의 신뢰성을 확보하고자 한다.Therefore, in the present invention, the position and area of the first and second electrode layers 141 and 142 containing Ag are adjusted to minimize the occurrence of Ag ion migration while securing reliability in a high temperature and high humidity environment of a multilayer electronic component. want to do
본 발명의 일 실시예에 따르면, 은(Ag)을 포함하는 제1 및 제2 전극층(141, 142)은 상기 제1 및 제2 밴드부 상에 배치될 수 있다.According to an embodiment of the present invention, first and second electrode layers 141 and 142 containing silver (Ag) may be disposed on the first and second band portions.
제1 전극층(141)은 제1 밴드부(131b) 상에 배치되고, 제2 전극층(142)이 제2 밴드부(132b) 상에 배치됨에 따라 제1 및 제2 전극층(141, 142)이 제1 및 제2 기초 전극층(131, 132)의 표면 전체에 배치되는 경우 발생할 수 있는 Ag 이온 마이그레이션을 효과적으로 억제할 수 있다. 또한, 제1 전극층 및 제2 전극층(141, 142)이 배치되는 영역을 줄일 수 있어 Ag를 포함하는 페이스트의 도포량을 줄여 적층형 전자 부품(100)의 제조 비용을 절감할 수 있다. As the
상술한 바와 같이 Ag 이온 마이그레이션은 적층형 전자 부품(100)의 실장면의 반대 방향으로 갈수록 더 강하게 일어나는 경향이 있으므로, 실장면에 가까운 제1 및 제2 밴드부(131b, 132b)에 Ag를 포함하는 전극층을 배치하는 본 발명의 일 실시예의 경우 Ag 이온 마이그레이션의 억제 효과가 보다 현저해질 수 있다.As described above, since Ag ion migration tends to occur more strongly in the opposite direction to the mounting surface of the multilayer
이에 따라 Ag를 포함하는 전극층(141, 142)이 배치되는 영역을 최소화하면서도 도전성 금속 및 수지를 포함하는 도전성 접착제(171, 172)에 의해 기판(180)에 실장이 가능하다. 따라서, Ag 이온 마이그레이션의 발생을 억제하여 절연저항의 열화 및 단락을 방지할 수 있고, Cu를 포함하는 제1 및 제2 기초 전극층(131, 132)의 실장 영역에서의 산화를 방지하고 도전성 금속 및 수지를 포함하는 도전성 접착제를 통해 실장이 가능하도록 하여 고착 강도의 저하를 방지할 수 있다.Accordingly, it is possible to mount the electrode layers 141 and 142 including Ag on the
Ag 이온 마이그레이션의 성장 속도를 제어하는 다른 요소 중 하나는 제1 및 제2 전극층의 성분이 될 수 있다. 이온 마이그레이션이 발생하기 가장 쉬운 금속은 Ag로 알려져 있으며, 제1 및 제2 전극층(141, 142)이 Ag 단독으로 이루어져 있거나, Ag가 전극층 내에서 부분적으로 응축되어 존재하는 경우, 또는 Ag의 함량이 과도한 경우 Ag 이온 마이그레이션이 더 강하게 발생할 수 있다.One of the other factors that control the growth rate of Ag ion migration can be the components of the first and second electrode layers. Ag is known as the metal in which ion migration most easily occurs, and when the first and second electrode layers 141 and 142 are composed of only Ag, when Ag is partially condensed in the electrode layer, or when the content of Ag is If excessive, Ag ion migration may occur more strongly.
일 실시예에서, 제1 및 제2 기초 전극층(131, 132)는 글래스를 더 포함하며, 상기 제1 및 제2 전극층(141, 142)은 글래스 및 팔라듐(Pd)을 더 포함할 수 있다.In one embodiment, the first and second base electrode layers 131 and 132 may further include glass, and the first and second electrode layers 141 and 142 may further include glass and palladium (Pd).
제1 및 제2 전극층(141, 142)이 글래스를 포함함에 따라 글래스가 포함된 기초 전극층(131, 132)과의 접착력을 향상시킬 수 있다. Since the first and second electrode layers 141 and 142 include glass, adhesion to the base electrode layers 131 and 132 including glass may be improved.
제1 및 제2 전극층(141, 142)이 팔라듐(Pd)을 더 포함하는 경우, Ag와 Pd가 전율고용체(isomorphous)를 형성하므로 Ag 이온 마이그레이션을 효과적으로 억제할 수 있다. 또한, Pd의 표준환원전위(+0.915V)는 Ag의 표준환원전위(0.80V) 보다 높으므로 제1 및 제2 기초 전극층(131, 132)의 산화를 더 효과적으로 방지할 수 있다. When the first and second electrode layers 141 and 142 further contain palladium (Pd), since Ag and Pd form an isomorphous, migration of Ag ions can be effectively suppressed. In addition, since the standard reduction potential of Pd (+0.915V) is higher than that of Ag (0.80V), oxidation of the first and second base electrode layers 131 and 132 can be more effectively prevented.
이때, 제1 및 제2 전극층(141, 142)에 포함되는 Pd의 함량은 Ag 100몰 대비 1몰 이상 5몰 이하일 수 있다. In this case, the content of Pd included in the first and second electrode layers 141 and 142 may be 1 mole or more and 5 moles or less relative to 100 moles of Ag.
Pd의 함량이 Ag 100몰 대비 1몰 미만인 경우에는 Ag와의 전율고용체를 충분히 형성하기 어려워 Ag 이온 마이그레이션을 억제하는 효과가 불충분할 수 있다. When the content of Pd is less than 1 mol with respect to 100 mol of Ag, it is difficult to form a full solid solution with Ag sufficiently, and the effect of suppressing Ag ion migration may be insufficient.
반면에, Pd의 함량이 Ag 100몰 대비 5몰 초과인 경우에는 일반적으로 Pd의 소결 구동력이 Ag보다 높기 때문에 소결 구동력 차이에 따른 블리스터(blister), 방사크랙 등이 발생할 우려가 있으며, 제조 비용이 증가할 수 있다. On the other hand, when the content of Pd is greater than 5 moles relative to 100 moles of Ag, since the sintering driving force of Pd is generally higher than that of Ag, there is a concern that blisters and radiation cracks may occur due to the difference in sintering driving force, and manufacturing cost this may increase
한편, 제1 및 제2 기초 전극층(131, 132), 제1 및 제2 전극층(141, 142)의 성분은 SEM-EDS(Scanning Electron Microscope - Energy Dispersive X-ray Spectroscopy)를 이용하여 관찰한 화상으로부터 산출한 것일 수 있다. 구체적으로, 적층형 전자 부품을 폭 방향(제3 방향) 중앙의 위치까지 연마하여 길이 방향 및 두께 방향 단면(L-T 단면)을 노출시킨 후, 기초 전극층 및 전극층을 두께 또는 길이 방향으로 5등분한 영역들 중 중앙에 배치된 영역을 EDS를 이용하여 기초 전극층 및 전극층에 포함된 각 원소들의 종류와 전체 원소 100 at% 대비 함량을 측정할 수 있다.Meanwhile, the components of the first and second base electrode layers 131 and 132 and the first and second electrode layers 141 and 142 are images observed using SEM-EDS (Scanning Electron Microscope-Energy Dispersive X-ray Spectroscopy). may be derived from Specifically, areas in which the base electrode layer and the electrode layer are divided into 5 equal parts in the thickness or length direction after exposing the cross section (L-T cross section) in the longitudinal direction and thickness direction by polishing the multilayer electronic component to a central position in the width direction (third direction) The type of each element included in the base electrode layer and the electrode layer and the content relative to 100 at% of all elements can be measured in the area disposed in the center of the base electrode layer using EDS.
한편, 도전성 금속 및 수지를 포함하는 도전성 접착제(171, 172)를 통해 적층형 전자 부품(100)을 실장하는 경우, 고착강도를 확보하기 위해서는 상기 도전성 접착제(171, 172)와 제1 및 제2 전극층(141, 142) 간의 접촉면적을 충분히 확보할 필요가 있다.Meanwhile, when the multilayer
일 실시예에서는, 상기 제1 전극층(141)은 상기 제1 밴드부(131b)로부터 상기 제1 접속부(131a)의 일부까지 연장되어 배치되며, 상기 제2 전극층(142)은 상기 제2 밴드부(132b)로부터 상기 제2 접속부(132a)의 일부까지 연장되어 배치하여 도전성 접착제(171,172)와 제1 및 제2 전극층(141, 142)간의 접촉면적을 충분히 확보함으로써 적층형 전자 부품(100)의 고착강도를 향상시킬 수 있다.In one embodiment, the
일 실시예에서, 제1 및 제2 전극층(141, 142)의 상기 제1 방향 최저점에서 상기 제1 방향 최고점 까지의 상기 제1 방향 평균 크기(TB1)는 10㎛ 이상 40㎛ 이하일 수 있다. 상기 TB1이 10㎛ 미만인 경우, 제1 및 제2 전극층(141, 142)이 제1 및 제2 밴드부(131b, 132b)를 충분히 덮지 못할 수 있어 충분한 고착강도를 확보하기 어려울 수 있으며, 상기 TB1이 40㎛를 초과하는 경우 제1 및 제2 접속부(131a, 132a) 상으로 제1 및 제2 전극층(141, 142)이 과도하게 형성되어 Ag 이온 마이그레이션의 발생을 억제하기 어려울 수 있다. In one embodiment, the first direction average size TB1 from the lowest point in the first direction to the highest point in the first direction of the first and second electrode layers 141 and 142 may be greater than or equal to 10 μm and less than or equal to 40 μm. When the TB1 is less than 10 μm, the first and second electrode layers 141 and 142 may not sufficiently cover the first and
이와 유사한 관점에서, 일 실시예에서는, 상기 제1 면(1)으로부터 상기 제1 및 제2 내부 전극(121, 122) 중 상기 제1 면에 가장 가깝게 배치된 내부 전극까지의 제1 방향 평균 크기를 H1, 상기 제1 면의 연장선으로부터 상기 제1 및 제2 접속부(131a, 132a) 상에 배치된 제1 및 제2 전극층의 끝단까지의 제1 방향 평균 크기를 H2라 할 때, H1≥H2를 만족할 수 있다. 즉, 제1 및 제2 전극층(141, 142)이 최하단에 배치된 제1 및 제2 내부 전극(121, 122) 이하의 영역에 배치됨으로써, 충분한 고착강도를 확보하면서도 Ag 이온 마이그레이션을 효과적으로 억제할 수 있다.From a similar point of view, in one embodiment, the average size in the first direction from the
한편, 제1 및 제2 전극층(141, 142)의 상기 제1 방향 최저점에서 상기 제1 방향 최고점 까지의 상기 제1 방향 평균 크기(TB1)는 바디(110)를 제3 방향의 중앙부에서 제1 및 제2 방향으로 절단한 단면(L-T 단면)에서 제1 전극층(141) 측에서 측정한 값과, 제2 전극층(142) 측에서 측정한 값들을 평균한 값일 수 있다.On the other hand, the average size TB1 in the first direction from the lowest point in the first direction to the highest point in the first direction of the first and second electrode layers 141 and 142 moves the
도 6을 참조하면, 본 발명의 일 실시예에 따른 적층형 전자 부품(100)이 실장된 기판(1000)은 적층형 전자 부품(100)의 제1 및 제2 전극층(141, 142)은 기판(180) 상에 배치된 전극 패드(191, 192)와 도전성 접착제(171, 172)에 의해 접합될 수 있다Referring to FIG. 6 , the
본 발명의 일 실시 형태에 따른 제1 및 제2 전극층(141, 142)이 은(Ag)을 포함하므로, 전극층(141, 142)과 도전성 접착제(171, 172)는 전기적 도통을 확보할 수 있으며, 도전성 접착제(171, 172)에 포함된 수지가 경화되어 기판(180)과의 접착력을 확보할 수 있다.Since the first and second electrode layers 141 and 142 according to an embodiment of the present invention contain silver (Ag), electrical conduction can be secured between the electrode layers 141 and 142 and the
또한, 종래의 적층형 전자 부품을 기판에 실장 할 때, 주석(Sn)을 포함하는 솔더를 사용하는 경우와 달리 고온-저온 cycle에서도 전극층(141, 142)과 도전성 접착제(171, 172)에 가해지는 열충격을 완화함으로써, 적층형 전자 부품(100)의 고착강도를 향상시킬 수 있다.In addition, when conventional multilayer electronic components are mounted on a board, unlike the case of using solder containing tin (Sn), the electrode layers 141 and 142 and the
도전성 접착제(171, 172)에 포함되는 도전성 금속의 종류는 특별히 제한되지 않으며, 예를 들어 Ag, Au 등의 금속을 포함할 수 있다.The type of conductive metal included in the
일 실시예에서, 도전성 접착제(171, 172)에 포함되는 수지는 에폭시 수지일 수 있다. 에폭시 수지는 솔더보다 열팽창율이 작으며, 이에 따라 고온 환경 하에서 온도 변화에 따른 열팽창 및 열수축에 의한 크랙 발생을 억제할 수 있다. 주석(Sn)을 포함하는 솔더를 통해 기판에 적층형 전자 부품의 실장하는 종래의 경우, 고온-저온 cycle에서 외부 전극과 솔더의 열팽창률 차이에 의한 스트레스로 인해 솔더 크랙이 발생하기 쉽다. 본 발명의 일 실시예에 따르면, 도전성 접착제(171, 172)는 수지를 포함함으로써, 제1 및 제2 전극층(141, 142)과 상기 도전성 접착제의 열팽창률 차이를 줄일 수 있어 도전성 접착제에 크랙이 발생하는 문제점을 해결할 수 있다. 또한, 에폭시 수지를 포함함으로써, 그 함량에 따라 상온 경화 및 열경화에 용이하며 우수한 접착성을 확보할 수 있다.In one embodiment, the resin included in the
일 실시예에서는 도전성 접착제(171, 172)에 포함되는 수지의 종류를 에폭시 수지로 예를 들었으나, 이에 제한되는 것은 아니며 폴리우레탄, 실리콘, 폴리이미드, 페놀, 폴리에스테르계 열경화성 수지를 사용할 수도 있다.In one embodiment, the type of resin included in the
도 7은 일 실시예에 따른 적층형 전자 부품(101)을 도시한 단면도이다.7 is a cross-sectional view illustrating a multilayer
도 7을 참조하면, 일 실시예에 따른 적층형 전자 부품(101)은 상기 제1 면(1)으로부터 상기 제1 및 제2 내부 전극(121, 122) 중 상기 제1 면에 가장 가깝게 배치된 내부 전극까지의 제1 방향 평균 크기를 H1, 상기 제1 면의 연장선으로부터 상기 제1 및 제2 접속부(131a, 132a) 상에 배치된 제1 및 제2 전극층의 끝단까지의 제1 방향 평균 크기를 H2라 할 때, H1<H2를 만족할 수 있다. Referring to FIG. 7 , in the multilayer
Cu를 포함하는 제1 및 제2 기초 전극층(131, 132) 중에서 Ag를 포함하는 제1 및 제2 전극층(141, 142)으로 덮여 있지 않은 부분은 외부로 노출되는 경우 외부 수분 침투에 취약할 수 있다. 특히, 제1 및 제2 기초 전극층(131, 132)이 도전성 페이스트로 형성한 소성(firing)전극인 경우 제1 및 제2 접속부(131a, 132a)의 제1 방향으로 갈수록 그 두께(제2 방향 크기)가 줄어드는 영역에서 Cu의 산화가 일어나게 되면 제1 및 제2 접속부(131a, 132a)는 외부 수분의 주된 침투 경로가 될 수 있다.Among the first and second base electrode layers 131 and 132 containing Cu, portions not covered with the first and second electrode layers 141 and 142 containing Ag may be vulnerable to external moisture penetration when exposed to the outside. there is. In particular, when the first and second base electrode layers 131 and 132 are firing electrodes formed of conductive paste, the thickness (in the second direction) of the first and
일 실시예에 따른 적층형 전자 부품(101)에 따르면, H1<H2를 만족함으로써, 제1 및 제2 접속부(131a, 132a)의 두께(제2 방향 크기)가 얇은 영역까지 제1 및 제2 전극층(141, 142)이 연장되도록 배치하여 외부 수분의 주된 침투경로를 차단할 수 있으므로, 적층형 전자 부품(101)의 내습 신뢰성을 향상시킬 수 있다.According to the multilayer
한편, 상술한 바와 같이, Ag 이온 마이그레이션은 적층형 전자 부품(101)의 실장면으로부터 실장면의 반대방향으로 갈수록 더 강하게 발생하는 경향이 있다. 따라서, Ag를 포함하는 제1 및 제2 전극층(141, 142)을 바디(110)의 제1 방향으로 더 연장되게 형성할 경우 제1 및 제2 전극층(141, 142)을 제1 및 제2 밴드부(131b, 132b)상에 형성하여 Ag 이온 마이그레이션의 발생을 억제하는 효과가 충분하지 않을 수 있다. 이때, 상기 바디의 제1 방향 크기를 T라 할 때, H2<T/2를 만족하도록 함으로써, Ag을 포함하는 제1 및 제2 전극층(141, 142)이 과도하게 제1 방향으로 형성되지 않도록 하여 Ag 이온 마이그레이션의 발생 억제 효과를 충분히 확보할 수 있다. 즉, 상기 H1, H2, T는 H1<H2<T/2을 만족할 수 있다.On the other hand, as described above, Ag ion migration tends to occur more strongly from the mounting surface of the multilayer
H1 및 H2는 바디(110)를 제3 방향 중앙부에서 제1 및 제2 방향으로 절단한 단면(L-T 단면)에서 측정한 값들을 평균한 값일 수 있다. H1은 단면에서 제1 면(1)에 가장 가깝게 배치된 내부 전극과 제1 면(1) 사이의 거리를 제2 방향의 임의의 지점에서 측정한 값들을 평균한 값일 수 있으며, H2는 접속부에 배치된 전극층의 끝단을 기준으로 측정한 값일 수 있으며, 제1 밴드부(141) 측에서 측정한 값과 제2 밴드부(142) 측에서 측정한 값을 평균한 값일 수 있다. 이때, H1 및 H2 측정시 기준이 되는 제1 면의 연장선(E1)은 동일할 수 있다.H1 and H2 may be average values of values measured in cross sections (L-T cross sections) obtained by cutting the
또한, 바디(110)의 제1 방향 크기 T는 마찬가지로 바디(110)를 제3 방향 중앙부에서 제1 및 제2 방향으로 절단한 단면(L-T 단면)에서 제1 면의 연장선(E1)과 제2 면의 연장선(E2)의 제1 방향 크기를 측정한 값일 수 있다.In addition, the size T of the
제1 및 제2 전극층(141, 142)이 배치되는 영역을 조절하는 방법은 특별히 제한되지 않는다. 제1 및 제2 전극층(141, 142)은 제1 및 제2 기초 전극층(131, 132)을 형성한 후, 제1 밴드부(131b) 및 제2 밴드부(132b)를 Ag를 포함하는 도전성 페이스트에 번갈아 침지하고, 건조한 후, 약 600℃의 온도에서 소성하여 형성할 수 있다. 이때, 바디(110)를 침지하는 깊이를 조절하여 제1 및 제2 전극층(141, 142)이 배치되는 영역을 조절할 수 있으나, 이에 제한되는 것은 아니다.A method of adjusting the area where the first and second electrode layers 141 and 142 are disposed is not particularly limited. After forming the first and second base electrode layers 131 and 132 on the first and second electrode layers 141 and 142, the
도 8은 일 실시예에 따른 적층형 전자 부품(102)을 도시한 단면도이다.8 is a cross-sectional view illustrating a multilayer
도 8을 참조하면, 일 실시예에 따른 적층형 전자 부품(102)은 상기 제1 접속부(131a) 상에 배치되는 제1 절연층(151) 및 상기 제2 접속부(132a) 상에 배치되는 제2 절연층(152)을 포함할 수 있다.Referring to FIG. 8 , the multilayer
제1 및 제2 절연층(151, 152)는 제1 및 제2 접속부(131a, 132a) 상에 배치되어 제1 및 제2 기초 전극층(131, 132)에 포함되는 Cu의 산화를 방지하고 적층형 전자 부품(102)의 휨강도를 향상시키는 역할을 수행할 수 있다.The first and second insulating
상기 제1 절연층(151)은 제1 접속부(131a) 상에 배치되어 상기 제3 밴드부(131c) 상으로 연장되어 배치될 수 있으며, 상기 제2 절연층(152)은 제2 접속부(132a) 상에 배치되어 상기 제4 밴드부(132c) 상으로 연장되어 배치될 수 있다. 이에 따라 적층형 전자 부품(102)의 휨강도 및 실링 특성을 더욱 향상시킬 수 있다. 적층형 전자 부품(102)의 실링 특성을 현저히 향상시키기 위해서는 상기 제1 절연층(151)은 상기 제3 밴드부(131c)의 끝단을 덮도록 배치되고 상기 제2 절연층(152)은 상기 제4 밴드부(132c)의 끝단을 덮도록 배치되는 것이 바람직하나 이에 제한되는 것은 아니다.The first insulating
상기 제1 및 제2 절연층(151, 152)은 적층형 전자 부품(102)의 실링 특성을 향상시키고, 휨강도를 향상시켜 외부 열 또는 진동에 의한 인장 응력으로부터 적층형 전자 부품(102)을 보호할 수 있을 정도의 강도를 가지는 물질로 구성될 수 있다. 예를 들어 제1 및 제2 절연층(151, 152)은 에폭시 수지, 아크릴 수지, 에틸 셀룰로우스(Ethyl Cellulose) 등의 재료에서 선택된 1종 이상을 포함하거나, 글래스를 더 포함할 수 있다. The first and second insulating
또한 제1 및 제2 절연층(151, 152)은 단일한 성분 또는 복수의 성분을 포함할 수 있으며, 바람직하게는 바디(110) 또는 제1 및 제2 기초 전극층(131, 132)과의 결합력을 향상시키기 위해 TiO2, BaTiO3, Al2O3, SiO2, BaO 등에서 선택된 1종 이상을 첨가제로 포함할 수 있다.In addition, the first and second insulating
제1 및 제2 절연층(151, 152)을 형성하는 방법은 성분과 목적에 따라 다양할 수 있다. 예를 들면 절연 페이스트를 스퀴지를 사용하여 도막을 형성한 후, 바디(110)에 제1 및 제2 기초 전극층(131, 132)을 배치하여 각 단면을 순차 침지한 다음, 건조하는 방식으로 형성할 수 있다. 또한, 졸-겔법(Sol-gel processing), 화학적 증착법(Chemical Vapor Deposition, CVD), 원자층 증착법(Atomic Layer Deposition, ALD)등으로 형성될 수 있으나 이에 제한되는 것은 아니며, 얇고 균일한 절연층을 형성할 수 있는 다른 방법으로도 형성될 수 있다.Methods of forming the first and second insulating
한편, 제1 및 제2 절연층(151, 152)의 성분은 SEM-EDS(Scanning Electron Microscope - Energy Dispersive X-ray Spectroscopy)를 이용하여 관찰한 화상으로부터 산출한 것일 수 있다. 구체적으로, 적층형 전자 부품을 폭 방향(제3 방향) 중앙의 위치까지 연마하여 길이 방향 및 두께 방향 단면(L-T 단면)을 노출시킨 후, 제1 및 제2 절연층(151, 152)을 두께 또는 길이 방향으로 5등분한 영역들 중 중앙에 배치된 영역을 EDS를 이용하여 제1 및 제2 절연층(151, 152)에 포함된 각 원소들의 종류와 전체 원소 100 at% 대비 함량을 측정할 수 있다. 또한, GC-MS(gas chromatograph-mass spectrometer) 분석을 이용하여 절연층에 포함된 수지 종류를 구별할 수 있다. Meanwhile, components of the first and second insulating
일 실시예에서, 유전체층(111)의 평균 두께(td)와 상기 내부 전극(121, 122)의 평균 두께(te)는 td > 2*te 를 만족할 수 있다. 즉, 일 실시예에 따르면, 상기 유전체층(111)의 평균 두께(td)는 상기 내부 전극(121, 122)의 평균 두께(te)의 2 배 보다 더 큰 것을 특징으로 할 수 있다.In an exemplary embodiment, the average thickness td of the
일반적으로 고전압 전장용 전자 부품은, 고전압 환경 하에서 절연파괴전압의 저하에 따른 신뢰성 문제가 주요한 이슈이다. 일 실시예에 따른 적층형 전자 부품은 고전압 환경 하에서 절연파괴전압의 저하를 막기 위하여 상기 유전체층(111)의 평균 두께(td)를 상기 내부 전극(121, 122)의 평균 두께(te)의 2 배 보다 더 크게 하여, 내부 전극 간 거리인 유전체층의 두께를 증가시킴으로써, 절연파괴전압 특성을 향상시킬 수 있다. 상기 유전체층(111)의 평균 두께(td)가 상기 내부 전극(121, 122)의 평균 두께(te)의 2 배 이하일 경우에는 내부 전극 간 거리인 유전체층의 두께가 얇아 절연파괴전압이 저하될 수 있다. In general, a reliability problem caused by a decrease in dielectric breakdown voltage under a high voltage environment is a major issue in high voltage electronic components. In the multilayer electronic component according to an embodiment, the average thickness td of the
상기 내부 전극의 평균 두께(te)는 1 ㎛ 미만일 수 있으며, 상기 유전체층의 평균 두께(td)는 2.8 ㎛ 미만일 수 있으나, 반드시 이에 제한되는 것은 아니다.An average thickness te of the internal electrode may be less than 1 μm, and an average thickness td of the dielectric layer may be less than 2.8 μm, but are not necessarily limited thereto.
유전체층(111)의 평균 두께(td) 및 내부 전극의 평균 두께(te)는 바디(110)의 길이 및 두께 방향(L-T) 단면을 1만 배율의 주사전자현미경(SEM, Scanning Electron Microscope)으로 이미지를 스캔하여 측정할 수 있다. 보다 구체적으로, 스캔된 이미지에서 하나의 유전체층 내부 전극을 길이 방향으로 등간격인 30개의 지점에서 그 두께를 측정하여 평균값을 측정할 수 있다. 상기 등간격인 30개의 지점은 용량 형성부(Ac)에서 지정될 수 있다. 또한, 이러한 평균값 측정을 10개의 유전체층 및 내부 전극으로 확장하여 평균값을 측정하면, 유전체층의 평균 두께 및 내부 전극의 평균 두께를 더욱 일반화할 수 있다.The average thickness (td) of the
도 9는 일 실시예에 따른 적층형 전자 부품(103)을 도시한 단면도이다.9 is a cross-sectional view illustrating a multilayer
도 9를 참조하면, 일 실시예에 따른 적층형 전자 부품(103)은 상기 바디(110)의 상기 제2 방향 크기를 L, 상기 제3 면의 연장선(E3)으로부터 상기 제1 밴드부(131b`)의 끝단 까지의 상기 제2 방향 평균 크기를 B1, 상기 제4 면의 연장선(E4)으로부터 상기 제2 밴드부(132b`)의 끝단 까지의 상기 제2 방향 평균 크기를 B2라 할 때, 0.2≤B1/L≤0.4 및 0.2≤B2/L≤0.4를 만족할 수 있다.Referring to FIG. 9 , in the multilayer
B1/L 및 B2/L이 0.2 미만인 경우에는 충분한 고착 강도를 확보하기 어려울 수 있다. 반면에, B2/L이 0.4 초과인 경우에는 고압 전류 하에서 제1 전극층(141)과 제2 전극층(142) 사이에서 누설 전류가 방생할 우려가 있으며, 실장 시 도전성 접착제의 번짐 등에 의해 제1 전극층(141) 및 제2 전극층(142)이 전기적으로 연결될 우려가 있다. When B1/L and B2/L are less than 0.2, it may be difficult to secure sufficient bonding strength. On the other hand, when B2/L is greater than 0.4, there is a concern that leakage current may occur between the
B1, B2 및 L은 바디(110)를 제3 방향 중앙부에서 제1 및 제2 방향으로 절단한 단면(L-T 단면)에서 측정한 값일 수 있다. 특히, 바디(110)의 제2 방향 크기 L은 상기 제3 면의 연장선(E3)과 상기 제4 면의 연장선(E4) 사이의 제2 방향 크기에 해당할 수 있다.B1, B2, and L may be values measured in cross sections (L-T cross sections) obtained by cutting the
도 9를 참조하면, 일 실시예에 따른 적층형 전자 부품(103)은 상기 제1 면(1) 상에 배치되되, 상기 제1 전극층(141)과 상기 제2 전극층(142) 사이에 배치되는 추가 절연층(160)을 더 포함할 수 있다. 이에 따라, 고압 전류 하에서 제1 전극층(141)과 제2 전극층(142) 사이에서 발생할 수 있는 누설 전류 등을 방지할 수 있다.Referring to FIG. 9 , a multilayer
상기 추가 절연층(160)의 종류는 특별히 한정할 필요는 없다. 예를 들어 추가 절연층(160)은 제1 및 제2 절연층(151, 152)과 마찬가지로 에폭시 수지를 포함할 수 있다. 다만 추가 절연층(160)의 재료를 반드시 제1 및 제2 절연층(151, 152)과 동일한 재료로 한정할 필요는 없으며, 상이한 재료로도 형성될 수 있다.The type of the additional insulating
도 9를 참조하면, 일 실시예에 따른 적층형 전자 부품(103)의 제1 기초 전극층(131`)은 제1 접속부(131a`), 제1 밴드부(131b`), 및 제3 밴드부(131c`)를 포함하며, 제2 기초 전극층(132`)은 제2 접속부(132a`), 제2 밴드부(132b`), 및 제4 밴드부(132c`)를 포함할 수 있다. 이때, 제1 및 제2 밴드부(131b`, 132b`)는 제3 및 제4 밴드부(131c`, 132c`)보다 제2 방향으로 더 길게 배치될 수 있다. 이에 따라, 실장 면적을 확보하여 적층형 전자 부품(103)의 고착 강도를 향상시키면서도 적층형 전자 부품(103)에서 기초 전극층(131`, 132`)이 차지하는 비중을 축소하여 단위 부피당 용량을 향상시킬 수 있다.Referring to FIG. 9 , the first base electrode layer 131' of the multilayer
도 10은 일 실시예에 따른 적층형 전자 부품(104)을 도시한 단면도이다.10 is a cross-sectional view of a multilayer
도 10을 참조하면, 일 실시예에 따른 적층형 전자 부품(104)의 제1 기초 전극층(131``)은 제1 접속부(131a) 및 제1 밴드부(131b)를 포함하고, 제2 기초 전극층(132``)은 제2 접속부(132a) 및 제2 밴드부(132b)를 포함할 수 있다. 즉, 적층형 전자 부품(100)과는 달리 제3 및 제4 밴드부(131c, 132c)를 포함하지 않는 L자 형태를 가질 수 있다. 이에 따라 제1 및 제2 기초 전극층(131``, 132``)이 차지하는 비중을 최소화하여 적층형 전자 부품(104)의 단위 부피당 용량을 더욱 향상시킬 수 있다.Referring to FIG. 10 , the first
도 11은 본 발명의 일 실시예에 따른 적층형 전자 부품(200)을 나타낸 사시도이다.11 is a perspective view illustrating a multilayer
도 12는 도 11에 따른 적층형 전자 부품의 저면 사시도이다.FIG. 12 is a bottom perspective view of the multilayer electronic component according to FIG. 11 .
도 13은 도 11의 III-III` 단면도이다.13 is a III-III′ cross-sectional view of FIG. 11 .
도 14는 본 발명의 일 실시예에 따른 적층형 전자 부품이 실장된 기판(2000)의 단면도를 개략적으로 도시한 것이다.14 is a schematic cross-sectional view of a
이하, 도 11 내지 14를 참조하여, 본 발명의 일 실시예에 따른 적층형 전자 부품(200)에 대하여 설명한다. 다만, 본 발명의 일 실시예 및 다양한 실시예에 따른 적층형 전자 부품(100, 101, 102, 103, 104)과 중복되는 내용은 중복된 설명을 피하기 위해 생략될 수 있다.Hereinafter, a multilayer
본 발명의 일 실시예에 따른 적층형 전자 부품(200)은 유전체층 및 상기 유전체층을 사이에 두고 번갈아 배치되는 제1 및 제2 내부 전극을 포함하며, 제1 방향으로 마주보는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되고 제2 방향으로 마주보는 제3 및 제4 면, 상기 제1 내지 제4 면과 연결되고 제3 방향으로 마주보는 제5 및 제6 면을 포함하는 바디(110); 상기 제3 면 상에 배치되는 제1 연결 전극(231); 상기 제4 면 상에 배치되는 제2 연결 전극(232); 상기 제1 면 상에 배치되어 상기 제1 연결 전극과 연결되는 제1 밴드 전극(241); 및 상기 제1 면 상에 배치되어 상기 제2 연결 전극과 연결되는 제2 밴드 전극(242); 을 포함하며, 상기 제1 및 제2 연결 전극은 Cu를 포함하고, 상기 제1 및 제2 밴드 전극은 Ag를 포함할 수 있다.The multilayer
제1 연결 전극(231)은 제3 면(3) 상에 배치되어 제1 내부 전극(121)과 연결되며, 제2 연결 전극(232)은 제4 면(4) 상에 배치되어 제2 내부 전극(122)과 연결될 수 있다.The
제1 연결 전극(231)은 상기 제3 면(3) 상에 배치되는 제1 접속부(231a) 및 상기 제1 접속부로부터 상기 제1 면(1) 및 제3 면(3)을 연결하는 코너(C1)에 연장되어 배치되는 제1 코너부(231b)를 포함하고, 제2 연결 전극(232)은 상기 제4 면 상에 배치되는 제2 접속부(232a) 및 상기 제2 접속부로부터 상기 제1 면(1) 및 제4 면(4)을 연결하는 코너(C2)에 배치되는 제2 코너부(232b)를 포함할 수 있다.The
종래에는 외부 전극을 형성할 때 도전성 금속이 포함된 페이스트를 사용하여, 바디의 내부 전극이 노출된 면을 페이스트에 딥핑(dipping)하는 방법이 주로 사용되었다. 하지만 딥핑(dipping) 공법에 의하여 형성된 외부 전극은 두께 방향 중앙부에서의 외부 전극의 두께가 너무 두꺼울 수 있다. 또한, 이러한 딥핑(dipping) 공법에 따른 외부 전극의 두께 불균형 문제가 아니더라도, 바디의 제3 및 제4 면으로 내부 전극이 노출되기 때문에 외부 전극을 통한 수분 및 도금액 침투를 억제하기 위해서 제3 및 제4 면에 배치된 외부 전극의 두께가 일정 이상이 되도록 형성하였다. Conventionally, when forming external electrodes, a method of dipping the surface of the body where internal electrodes are exposed using a paste containing a conductive metal has been mainly used. However, the thickness of the external electrode formed by the dipping method may be too thick at the central portion in the thickness direction. In addition, even if the thickness imbalance of the external electrodes according to the dipping method is not a problem, since the internal electrodes are exposed through the third and fourth surfaces of the body, in order to suppress penetration of moisture and plating solution through the external electrodes, the third and fourth electrodes are exposed. The external electrodes disposed on the four surfaces were formed to have a certain thickness or more.
본 발명의 일 실시예에 따른 연결 전극(231, 232)는 종래 딥핑 방식에 의해 형성된 외부 전극 대비 균일하고 얇은 두께를 가질 수 있다.The
상기 연결 전극(231, 232)은 예를 들어, 도전성 금속, 바인더와 같은 유기물질 등을 포함하는 시트를 제3 및 제4 면에 전사하는 방식으로 형성할 수 있으나 이에 제한되는 것은 아니며, 도전성 금속을 제3 및 제4 면에 도금하여 형성할 수 있다. 즉, 연결 전극(231, 232)은 도전성 금속을 소성한 소성층 이거나 도금층일 수 있다.The
연결 전극(231, 232)의 두께는 특별히 한정하지 않으나, 예를 들어 2~7μm일 수 있다. 여기서, 연결 전극(231, 232)의 두께란 최대 두께를 의미할 수 있으며, 연결 전극(231, 232)의 제2 방향 크기를 의미할 수 있다. The thickness of the
제1 및 제2 연결 전극(231, 232)은 Cu를 포함할 수 있다. Cu는 내부 전극(121, 122)에 포함되는 금속과 전기적 연결성이 우수한 장점이 있다The first and
한편, 제1 및 제2 연결 전극(231, 232)은 Cu를 주성분으로 하고 다른 재료로서 전기 전도성이 우수한 다른 금속을 포함할 수 있다. 예를 들어 Ni, Pd, Ag, Sn, Cr 및 이들의 합금 중 하나 이상을 더 포함할 수 있다. Meanwhile, the first and
한편, 바디(110)와의 접착력을 향상시키고 치밀도를 향상시키기 위하여 제1 및 제2 연결 전극(231, 232)은 글래스를 더 포함할 수 있다.Meanwhile, in order to improve adhesion to the
제1 및 제2 밴드 전극(241, 242)은 바디(110)의 제1 면(1)에 배치될 수 있다. 제1 및 제2 밴드 전극(241, 242)은 각각 제1 및 제2 연결 전극(231, 232)과 접촉함으로써, 제1 및 제2 내부 전극(121, 122)과 각각 전기적으로 연결될 수 있다. The first and
종래의 딥핑(dipping) 공법에 의하여 형성된 외부 전극은 제3 및 제4 면에서 두껍게 형성되고 제1, 제2, 제5 및 제6 면에도 일부 연장되어 형성됨에 따라 유효 부피율을 높게 확보하기 어려운 문제점이 있었다. External electrodes formed by the conventional dipping method are formed thickly on the third and fourth surfaces and partially extended to the first, second, fifth, and sixth surfaces, so it is difficult to secure a high effective volume ratio. There was a problem.
반면에, 본 발명의 일 실시예에 따르면, 내부 전극이 노출된 면에는 제1 및 제2 연결 전극(231, 232)을 배치하고, 기판에 실장 되는 면에는 제1 및 제2 밴드 전극(241, 242)을 배치함에 따라 유효 부피율을 높게 확보할 수 있다. On the other hand, according to an embodiment of the present invention, the first and
한편, 내부 전극(121, 122)이 제1 방향으로 적층 되어 있는 경우에는 내부 전극(121, 122)이 실장 면과 평행하도록 적층형 전자 부품(200)을 기판에 수평 실장 할 수 있다. 다만 본 발명이 수평 실장인 경우에 한정되는 것은 아니며, 내부 전극(121, 122)을 제3 방향으로 적층 하는 경우에는 내부 전극(121, 122)이 실장 면과 수직하도록 기판에 적층형 전자 부품을 수직 실장 할 수 있다. Meanwhile, when the
제1 및 제2 밴드 전극(241, 242)은 Ag를 포함할 수 있다. 예를 들어, 제1 및 제2 밴드 전극(241, 242)은 Ag 및 글래스를 포함한 소성(firing) 전극일 수 있으며, 바디의 제1 면에 Ag 및 글래스를 포함하는 페이스트를 도포하는 방식을 이용하여 형성할 수 있으나, 이에 제한되는 것은 아니며, Ag을 바디의 제1 면에 도금한 Ag 도금층일 수 있다.The first and
본 발명의 일 실시예에서는 제1 및 제2 밴드 전극(241, 242)이 Ag를 포함하도록 함으로써, 도전성 금속 및 수지를 포함하는 도전성 접착제(271, 272)와의 결합력을 향상시켜 기판(280)과 적층형 전자 부품(200) 간의 고착 강도를 향상시킬 수 있다. In one embodiment of the present invention, by making the first and
상기 제1 및 제2 밴드 전극(241, 242)은 제1 및 제2 연결 전극(231, 232)에 포함되는 Cu 대비 표준환원전위가 큰 Ag을 포함하므로, 제1 및 제2 연결 전극(231, 232)의 산화를 방지하고 수분의 침투를 막는 역할을 수행할 수 있다.Since the first and
또한, 도전성 금속 및 수지를 포함하는 도전성 접착제에 의해 적층형 전자 부품(200)이 기판(280)에 실장될 수 있게 하므로 고온-저온 cycle에서 외부 전극과 솔더의 열팽창률 차이에 의한 솔더 크랙이 발생하는 문제점을 해결할 수 있다. In addition, since the multilayer
그러나, Ag을 포함하는 제1 및 제2 밴드 전극(241, 242)을 제1 및 제2 연결 전극(231, 232) 상에 형성하는 경우, 바디(110)의 표면을 따라 Ag 이온 마이그레이션이 발생할 수 있다. 이로 인해 적층형 전자 부품(200)의 전류 누설로 인한 절연 저항의 열화 및 서로 다른 극성을 가지는 연결 전극(231, 232) 사이에 단락이 발생할 수 있다.However, when the first and
이러한 Ag 이온 마이그레이션은 적층형 전자 부품의 외부 전극 사이의 바디(110)의 표면에 발생하게 되므로, 전류 누설에 의한 바디(110) 표면의 절연층의 파괴가 일어나 적층형 전자 부품(200)의 절연저항의 저하를 야기할 수 있으며, 전극 간의 단락(short)을 유발할 수 있으므로 적층형 전자 부품(200)의 신뢰성에 치명적인 영향을 끼칠 수 있다.Since Ag ion migration occurs on the surface of the
상술한 바와 같이, 적층형 전자 부품(200)의 실장면으로부터 멀어질수록 Ag 이온 마이그레이션이 더 강하게 발생하는 경향이 있다.As described above, Ag ion migration tends to occur more strongly as the distance from the mounting surface of the multilayer
이에, 일 실시예에서는 Ag를 포함하는 제1 및 제2 밴드 전극(241, 242)을 바디(110)의 제1 면 상에 배치하고, 그 영역을 조절하여 Ag 이온 마이그레이션의 발생을 최소화하면서도 적층형 전자 부품(200)의 고온 다습한 환경에서의 신뢰성을 확보하고자 한다.Therefore, in one embodiment, the first and
본 발명의 일 실시예에 따르면, Cu를 포함하는 제1 및 제2 연결 전극(231, 232)을 바디(110)의 제3 면(3) 및 제4 면(4)에 각각 배치하여 전기적 도통을 보하고, Ag를 포함하는 제1 및 제2 밴드 전극(241, 242)을 제1 면에 배치하여 도전성 금속 및 수지를 포함하는 도전성 접착제(271, 272)를 통해 기판(280)에 실장이 가능하다.According to one embodiment of the present invention, the first and
또한, Ag를 포함하는 제1 및 제2 밴드 전극(241, 242)이 제1 면 상에 배치되므로 적층형 전자 부품(200)의 바디(110)의 표면에 Ag 이온 마이그레이션이 발생하는 것을 억제할 수 있다.In addition, since the first and
상술한 바와 같이, Ag 이온 마이그레이션은 적층형 전자 부품(200)의 실장면으로부터 실장면의 반대방향으로 갈수록 더 강하게 발생하는 경향이 있으므로, 이러한 Ag 이온 마이그레이션의 발생 억제 효과는 제1 및 제2 밴드 전극(241, 242)을 제1 면 상에 배치함으로써 더욱 현저해질 수 있다.As described above, since Ag ion migration tends to occur more strongly from the mounting surface of the multilayer
한편, 상술한 바와 같이, 제1 및 제2 밴드 전극(241, 242)이 Ag 단독으로 이루어져 있거나, Ag가 밴드 전극 내에서 부분적으로 응축되어 존재하는 경우, 또는 Ag의 함량이 과도한 경우 Ag 이온 마이그레이션이 더 강하게 발생할 수 있다.On the other hand, as described above, when the first and
일 실시예에서, 제1 및 제2 연결 전극(231, 232)는 글래스를 더 포함하며, 상기 제1 및 제2 밴드 전극(241, 242)은 글래스 및 팔라듐(Pd)을 더 포함할 수 있다.In one embodiment, the first and
이에 따라 연결 전극(231, 232)과 밴드 전극(241, 242)이 모두 글래스를 포함하여 접착력을 향상시킬 수 있으며, 제1 및 제2 밴드 전극(241, 242)이 팔라듐(Pd)을 더 포함하는 경우, Ag와 Pd가 전율고용체(isomorphous)를 형성하므로 Ag 이온 마이그레이션을 효과적으로 억제할 수 있다. 또한, Pd의 표준환원전위(+0.915V)는 Ag의 표준환원전위(0.80V) 보다 높으므로 제1 및 제2 연결 전극(231, 232)의 산화를 더 효과적으로 방지할 수 있다.Accordingly, both the
이때, 제1 및 제2 밴드 전극(241, 242)에 포함되는 Pd의 함량은 Ag 100몰 대비 1몰 이상 5몰 이하일 수 있다. In this case, the content of Pd included in the first and
Pd의 함량이 Ag 100몰 대비 1몰 미만인 경우에는 Ag와의 전율고용체를 충분히 형성하기 어려워 Ag 이온 마이그레이션을 억제하는 효과가 불충분할 수 있다. When the content of Pd is less than 1 mol with respect to 100 mol of Ag, it is difficult to form a full solid solution with Ag sufficiently, and the effect of suppressing Ag ion migration may be insufficient.
반면에, Pd의 함량이 Ag 100몰 대비 5몰 초과인 경우에는 일반적으로 Pd의 소결 구동력이 Ag보다 높기 때문에 소결 구동력 차이에 따른 블리스터(blister), 방사크랙 등이 발생할 우려가 있으며, 제조 비용이 증가할 수 있다. On the other hand, when the content of Pd is greater than 5 moles relative to 100 moles of Ag, since the sintering driving force of Pd is generally higher than that of Ag, there is a concern that blisters and radiation cracks may occur due to the difference in sintering driving force, and manufacturing cost this may increase
일 실시예에서, 상기 제1 연결 전극(231)은 상기 제3 면(3)상에 배치되어 제1 내부 전극(121)과 연결되는 제1 접속부(231a) 및 상기 제1 접속부로부터 상기 제1 면 및 제3 면을 연결하는 코너(C1)에 연장되어 배치되는 제1 코너부(231b)를 포함하고, 상기 제2 연결 전극(232)은 상기 제4 면 상에 배치되어 제1 내부 전극과 연결되는 제2 접속부(232a) 및 상기 제2 접속부로부터 상기 제1 면 및 제4 면을 연결하는 코너(C2)에 연장되어 배치되는 제2 코너부(232b)를 포함하며, 상기 제1 밴드 전극(241)은 상기 제1 코너부의 적어도 일부를 덮도록 연장되어 배치되고, 상기 제2 밴드 전극(242)은 상기 제2 코너부의 적어도 일부를 덮도록 연장되어 배치될 수 있다. 이에 따라 내부 전극(121, 122)과 연결된 제1 및 제2 연결 전극(231, 232)을 제1 및 제2 밴드 전극(241, 242)과 각각 연결하여 전기적 도통을 확보할 수 있으며, Ag를 포함하는 제1 및 제2 밴드 전극(241, 242)이 배치되는 영역을 최소화할 수 있어 Ag 이온 마이그레이션의 발생을 효과적으로 억제할 수 있다.In one embodiment, the
도 14를 참조하면, 본 발명의 일 실시예에 따른 적층형 전자 부품(200)이 실장된 기판(2000)은 적층형 전자 부품(200)의 제1 및 제2 밴드 전극(241, 242)이 기판(280) 상에 배치된 전극 패드(291, 292)와 도전성 접착제(271, 272)에 의해 접합될 수 있다.Referring to FIG. 14 , in a
상기 제1 및 제2 밴드 전극(241, 242)은 Ag를 포함하므로 밴드 전극(241, 242)과 도전성 접착제(271, 272)는 전기적 도통을 확보할 수 있으며, 도전성 접착제(271, 272)에 포함된 수지가 경화되어 기판(280)과의 접착력을 확보할 수 있다.Since the first and
또한, 주석(Sn)을 포함하는 솔더를 사용하여 기판에 적층형 전자 부품을 실장하는 종래의 경우와 달리 고온-저온 cycle 에서도 제1 및 제2 밴드 전극(241, 242)과 도전성 접착제(271, 272)에 가해지는 열충격을 완화함으로써, 적층형 전자 부품(200)의 고착강도를 향상시킬 수 있다.In addition, unlike the conventional case of mounting multilayer electronic components on a board using solder containing tin (Sn), the first and
상기 본 발명의 일 실시예에 따른 적층형 전자 부품(200)이 실장된 기판(2000)의 도전성 접착제(271, 272)의 성분과 효과는 본 발명의 일 실시예에 따른 적층형 전자 부품(100)이 실장된 기판(1000)에 사용된 도전성 접착제(171, 172)와 동일할 수 있다.Components and effects of the
도 15는 일 실시예에 따른 적층형 전자 부품(201)을 도시한 단면도이다.15 is a cross-sectional view illustrating a multilayer
도전성 금속 및 수지를 포함하는 도전성 접착제(271, 272)를 통해 적층형 전자 부품(201)을 실장하는 경우, 고착강도를 확보하기 위해서는 상기 도전성 접착제(271, 272)와 제1 및 제2 밴드 전극(241, 242) 간의 접촉면적을 충분히 확보할 필요가 있다.When the multilayer
도 15를 참조하면, 일 실시예에 따른 적층형 전자 부품(201)의 상기 제1 밴드 전극(241)은 상기 제1 접속부(231a)의 적어도 일부를 덮도록 연장되어 배치되며, 상기 제2 밴드 전극(242)은 상기 제2 접속부(232a)의 적어도 일부를 덮도록 연장되어 배치될 수 있다. 이에 따라, 도전성 접착제(271, 272)와 제1 및 제2 밴드 전극(241, 242)간의 접촉면적을 충분히 확보함으로써 적층형 전자 부품(201)의 고착강도를 향상시킬 수 있다.Referring to FIG. 15 , the
일 실시예에서, 제1 및 제2 밴드 전극(241, 242)의 상기 제1 방향 최저점에서 상기 제1 방향 최고점 까지의 상기 제1 방향 평균 크기(TB2)는 10㎛ 이상 40㎛ 이하일 수 있다. 상기 TB2가 10㎛ 미만인 경우, 제1 및 제2 밴드 전극(241, 242)이 제1 및 제2 코너부(231b, 232b)를 충분히 덮지 못할 수 있어 충분한 전기적 연결성을 확보하기 어려울 수 있으며, 상기 TB2가 40㎛를 초과하는 경우 제1 및 제2 접속부(231a, 232a) 상으로 제1 및 제2 밴드 전극(241, 242)이 과도하게 형성되어 Ag 이온 마이그레이션의 발생을 억제하기 어려울 수 있다. In an embodiment, the first direction average size TB2 from the lowest point in the first direction to the highest point in the first direction of the first and
이와 유사한 관점에서, 일 실시예에서는, 상기 제1 면(1)으로부터 상기 제1 및 제2 내부 전극(121, 122) 중 상기 제1 면에 가장 가깝게 배치된 내부 전극까지의 제1 방향 평균 크기를 H1, 상기 제1 면의 연장선(E1)으로부터 상기 제1 및 제2 접속부(231a, 232a) 상에 배치된 제1 및 제2 밴드 전극(241, 242)의 끝단까지의 제1 방향 평균 크기를 H2라 할 때, H1≥H2를 만족할 수 있다. 즉, 제1 및 제2 밴드 전극(241, 242)이 최하단에 배치된 제1 및 제2 내부 전극(121, 122) 이하의 영역에 배치됨으로써, 충분한 전기적 연결성을 확보하면서도 Ag 이온 마이그레이션을 효과적으로 억제할 수 있다.From a similar point of view, in one embodiment, the average size in the first direction from the
한편, 제1 및 제2 밴드 전극(241, 242)의 상기 제1 방향 최저점에서 상기 제1 방향 최고점 까지의 상기 제1 방향 평균 크기(TB2)는 바디(110)를 제3 방향의 중앙부에서 제1 및 제2 방향으로 절단한 단면(L-T 단면)에서 제1 밴드 전극(241) 측에서 측정한 값과 제2 밴드 전극(242) 측에서 측정한 값들을 평균한 값일 수 있다.On the other hand, the average size TB2 in the first direction from the lowest point in the first direction to the highest point in the first direction of the first and
도 16은 일 실시예에 따른 적층형 전자 부품(202)을 도시한 단면도이다.16 is a cross-sectional view of a multilayer
도 16을 참조하면, 일 실시예에 따른 적층형 전자 부품(202)은 상기 제1 면(1)으로부터 상기 제1 및 제2 내부 전극(121, 122) 중 상기 제1 면에 가장 가깝게 배치된 내부 전극까지의 제1 방향 평균 크기를 H1, 상기 제1 면의 연장선(E1)으로부터 상기 제1 및 제2 접속부(231a, 232a) 상에 배치된 제1 및 제2 밴드 전극(241, 242)의 끝단까지의 제1 방향 평균 크기를 H2라 할 때, H1<H2를 만족할 수 있다.Referring to FIG. 16 , in the multilayer
상술한 바와 같이, 바디(110)의 코너는 소성 과정에서 수축이 일어나는 영역이므로, 유전체 미세구조가 치밀하지 않아 수분 침투의 주된 경로가 될 수 있다. 일 실시예에 따른 적층형 전자 부품(202)에 따르면, 제1 및 제2 밴드 전극(241, 242)를 제1 및 제2 내부 전극(121, 122) 중 최하단에 위치한 내부 전극 이상에 배치함으로써, 바디의 코너를 통한 수분 침투를 보다 확실하게 방지할 수 있어 적층형 전자 부품(202)의 내습 신뢰성을 향상시킬 수 있다.As described above, since the corner of the
한편, 상술한 바와 같이, Ag 이온 마이그레이션은 적층형 전자 부품(202)의 실장면으로부터 실장면의 반대방향으로 갈수록 더 강하게 발생하는 경향이 있다. 따라서, Ag를 포함하는 제1 및 제2 밴드 전극(241, 242)을 바디(110)의 제1 방향으로 더 연장되게 형성할 경우 제1 및 제2 밴드 전극(241, 242)을 바디(110)의 제1 면 상에 배치하여 Ag 이온 마이그레이션의 발생을 억제하는 효과가 충분하지 않을 수 있다. 이때, 상기 바디의 제1 방향 크기를 T라 할 때, H2<T/2를 만족하도록 함으로써, Ag을 포함하는 제1 및 제2 밴드 전극(241, 242)이 과도하게 제1 방향으로 형성되지 않도록 하여 Ag 이온 마이그레이션의 발생 억제 효과를 충분히 확보할 수 있다. 즉, 상기 H1, H2, T는 H1<H2<T/2을 만족할 수 있다.On the other hand, as described above, Ag ion migration tends to occur more strongly from the mounting surface of the multilayer
H1 및 H2는 바디(110)를 제3 방향의 중앙부에서 제1 및 제2 방향으로 절단한 단면(L-T 단면)에서 측정한 값들을 평균한 값일 수 있다. H1은 단면에서 제1 면(1)에 가장 가깝게 배치된 내부 전극 과 제1 면(1) 사이의 거리를 제2 방향의 임의의 지점에서 측정한 값들을 평균한 값일 수 있으며, H2는 접속부에 배치된 밴드 전극의 끝단을 기준으로 측정한 값일 수 있으며, 제1 밴드 전극(241) 측에서 측정한 값과 제2 밴드부(242) 측에서 측정한 값의 평균 값일 수 있다. 이때, H1 및 H2 측정시 기준이 되는 제1 면의 연장선(E1)은 동일할 수 있다.H1 and H2 may be average values of values measured in cross sections (L-T cross sections) obtained by cutting the
도 17은 일 실시예에 따른 적층형 전자 부품(203)을 도시한 단면도이다.17 is a cross-sectional view of a multilayer
도 17을 참조하면, 일 실시예에 따른 적층형 전자 부품(203)은 상기 제1 연결 전극 상에 배치되는 제1 절연층 및 상기 제2 연결 전극 상에 배치되는 제2 절연층을 포함할 수 있다.Referring to FIG. 17 , the multilayer
제1 및 제2 절연층(251, 252)는 제1 및 제2 연결 전극(231, 232) 상에 배치되어 제1 및 제2 연결 전극(231, 232)에 포함되는 Cu의 산화를 방지하고 적층형 전자 부품(203)의 휨강도를 향상시키는 역할을 수행할 수 있다.The first and second insulating
상기 제1 절연층(251)은 제1 접속부(231a) 상에 배치되어 상기 제1 밴드 전극(241)과 접할 수 있으며, 상기 제2 절연층(252)은 제2 접속부(232a) 상에 배치되어 상기 제2 밴드 전극(242)과 접할 수 있다. 이에 따라 적층형 전자 부품(203)의 휨강도 및 실링 특성을 더욱 향상시킬 수 있다. 적층형 전자 부품(203)의 실링 특성을 현저히 향상시키기 위해서는 제1 및 제2 절연층(251, 252)은 상기 제1 면(1)의 일부까지 연장되어 배치되는 것이 바람직하나 이에 제한되는 것은 아니다.The first insulating
한편, 상기 제1 및 제2 절연층(251, 252)의 성분 및 형성 방법은 상술한 일 실시예에 따른 적층형 전자 부품(102)의 제1 및 제2 절연층(151, 152)과 동일할 수 있다.Meanwhile, components and forming methods of the first and second insulating
도 18은 일 실시예에 따른 적층형 전자 부품(204)을 도시한 단면도이다.18 is a cross-sectional view of a multilayer
도 18을 참조하면, 일 실시예에 따른 적층형 전자 부품(204)은 상기 바디의 상기 제2 방향 크기를 L, 상기 제3 면의 연장선으로부터 상기 제1 밴드 전극의 끝단 까지의 상기 제2 방향 평균 크기를 B1, 상기 제4 면의 연장선으로부터 상기 제2 밴드 전극의 끝단 까지의 상기 제2 방향 평균 크기를 B2라 할 때, 0.2≤B1/L≤0.4 및 0.2≤B2/L≤0.4를 만족할 수 있다.Referring to FIG. 18 , in the multilayer
B1/L 및 B2/L이 0.2 미만인 경우에는 충분한 고착 강도를 확보하기 어려울 수 있다. 반면에, B2/L이 0.4 초과인 경우에는 고압 전류 하에서 제1 밴드 전극(241)과 제2 밴드 전극(242) 사이에서 누설 전류가 방생할 우려가 있으며, 실장 시 도전성 접착제의 번짐 등에 의해 제1 밴드 전극(241)과 제2 밴드 전극(242)이 전기적으로 연결될 우려가 있다. When B1/L and B2/L are less than 0.2, it may be difficult to secure sufficient bonding strength. On the other hand, when B2/L is greater than 0.4, there is a concern that leakage current may occur between the
B1, B2 및 L은 바디(110)를 제3 방향 중앙부에서 제1 및 제2 방향으로 절단한 단면(L-T 단면)에서 측정한 값일 수 있다. 특히, 바디(110)의 제2 방향 크기 L은 상기 제3 면의 연장선(E3)과 상기 제4 면의 연장선(E4) 사이의 제2 방향 크기에 해당할 수 있다.B1, B2, and L may be values measured in cross sections (L-T cross sections) obtained by cutting the
도 18을 참조하면, 일 실시예에서, 상기 적층형 전자 부품(204)은 상기 제1 면상에 배치되되, 상기 제1 밴드 전극(241)과 상기 제2 밴드 전극(242) 사이에 배치되는 추가 절연층(260)을 더 포함할 수 있다. 이에 따라, 고압 전류 하에서 제1 밴드 전극(241)과 제2 밴드 전극(242) 사이에서 발생할 수 있는 누설 전류 등을 방지할 수 있다.Referring to FIG. 18 , in one embodiment, the multilayer
도 19는 본 발명의 일 실시예에 따른 적층형 전자 부품(300)을 나타낸 분해사시도이다.19 is an exploded perspective view illustrating a multilayer
도 20은 도 19의 IV-IV` 단면도이다.FIG. 20 is a sectional view IV-IV′ of FIG. 19 .
도 21은 일 실시예에 따른 적층형 전자 부품(301)을 도시한 단면도이다.21 is a cross-sectional view of a multilayer
도 22는 본 발명의 일 실시예에 다른 적층형 전자 부품이 실장된 기판(3000)의 단면도를 개략적으로 도시한 것이다.22 schematically illustrates a cross-sectional view of a
이하, 도 19 내지 22를 참조하여, 본 발명의 일 실시예에 따른 적층형 전자 부품(300) 및 일 실시예에 따른 적층형 전자 부품(301)에 대하여 설명한다. 다만 본 발명의 일 실시예 및 다양한 실시예에 따른 적층형 전자 부품(100, 101, 102, 103, 104)와 중복되는 내용은 중복된 설명을 피하기 위해 생략될 수 있다.Hereinafter, a multilayer
도 19 내지 20을 참조하면, 본 발명의 일 실시예에 따른 적층형 전자 부품(300)은 유전체층 및 상기 유전체층을 사이에 두고 번갈아 배치되는 제1 및 제2 내부 전극을 포함하며, 제1 방향으로 마주보는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되고 제2 방향으로 마주보는 제3 및 제4 면, 상기 제1 내지 제4 면과 연결되고 제3 방향으로 마주보는 제5 및 제6 면을 포함하는 바디(110); 상기 제3 면 상에 배치되어 상기 제1 내부 전극과 연결되는 제1 접속부(331a), 상기 제1 접속부로부터 상기 제1 면의 일부까지 연장되어 배치되는 제1 밴드부(331b) 및 상기 제1 접속부로부터 상기 제2 면의 일부까지 연장되어 배치되는 제3 밴드부(331c)를 포함하는 제1 기초 전극층(331); 상기 제4 면상에 배치되어 상기 제2 내부 전극과 연결되는 제2 접속부(332a), 상기 제2 접속부로부터 상기 제1 면의 일부까지 연장되어 배치되는 제2 밴드부(332b) 및 상기 제2 접속부로부터 상기 제2 면의 일부까지 연장되어 배치되는 제4 밴드부(332c)를 포함하는 제2 기초 전극층(332); 상기 제1 접속부 상에 배치되는 제1 전극층(341); 상기 제2 접속부 상에 배치되는 제2 전극층(342); 상기 제1 전극층 상에 배치되는 제1 메탈 프레임(361); 상기 제2 전극층 상에 배치되는 제2 메탈 프레임(362); 및 상기 제1 전극층과 상기 제1 메탈 프레임 사이 및 상기 제2 전극층과 상기 제2 메탈 프레임 사이에 각각 배치되며 Ag 및 수지를 포함하는 도전성 연결부(351, 352); 를 포함하고, 상기 제1 및 제2 기초 전극층은 Cu를 포함하며, 상기 제1 및 제2 전극층은 Ag를 포함할 수 있다.19 and 20, the multilayer
제1 기초 전극층(331)은 상기 제3 면(3) 상에 배치되어 상기 제1 내부 전극(121)과 연결되는 제1 접속부(331a), 상기 제1 접속부로부터 상기 제1 면(1)의 일부까지 연장되어 배치되는 제1 밴드부(331b) 및 상기 제1 접속부로부터 상기 제2 면(2)의 일부까지 연장되어 배치되는 제3 밴드부(331c)를 포함할 수 있으며, 제2 기초 전극층(332)은 상기 제4 면(4) 상에 배치되어 상기 제2 내부 전극(122)과 연결되는 제2 접속부(332a), 상기 제2 접속부로부터 상기 제1 면(1)의 일부까지 연장되어 배치되는 제2 밴드부(332b) 및 상기 제2 접속부로부터 상기 제2 면(2)의 일부까지 연장되어 배치되는 제4 밴드부(332c)를 포함할 수 있다.The first
또한, 제1 기초 전극층(331)은 제1 접속부(331a)로부터 제5 및 제6 면(5, 6)의 일부까지 연장되는 제1 측면 밴드부를 포함할 수 있으며, 제2 기초 전극층(332)은 제2 접속부(332a)로부터 제5 및 제6 면의 일부까지 연장되는 제2 측면 밴드부를 포함할 수 있다. In addition, the first
다만, 제3 밴드부, 제4 밴드부, 제1 측면 밴드부 및 제2 측면 밴드부는 본 발명에 필수 구성 요소가 아닐 수 있다. 즉, 제1 기초 전극층(331)은 상기 제1 접속부(331a) 및 제1 밴드부(131b)를 포함하고, 제2 기초 전극층(332)은 상기 제2 접속부(332a) 및 제2 밴드부(332b)를 포함할 수 있으며, 제1 및 제2 기초 전극층(331, 132)은 제2 면(2)에는 배치되지 않을 수 있고, 제5 면(5) 및 제6 면(6)에도 배치되지 않을 수 있다. However, the third band unit, the fourth band unit, the first side band unit, and the second side band unit may not be essential elements in the present invention. That is, the first
제1 및 제2 기초 전극층(331, 332)은 Cu를 포함할 수 있다. Cu는 내부 전극(121, 122)에 포함되는 금속과 전기적 연결성이 우수한 장점이 있다. The first and second base electrode layers 331 and 332 may include Cu. Cu has an excellent electrical connection with the metal included in the
한편, 제1 및 제2 기초 전극층(331, 332)은 Cu를 주성분으로 하고, 다른 재료로서 전기 전도성이 우수한 다름 금속을 포함할 수 있다. 예를 들어 Ni, Pd, Ag, Sn, Cr 및 이들의 합금 중 하나 이상을 더 포함할 수 있다.Meanwhile, the first and second base electrode layers 331 and 332 may include Cu as a main component and other metals having excellent electrical conductivity as other materials. For example, at least one of Ni, Pd, Ag, Sn, Cr, and alloys thereof may be further included.
제1 및 제2 기초 전극층(331, 332)은 Cu 및 글래스를 포함한 소성(firing) 전극이거나, Cu 및 수지를 포함한 수지계 전극일 수 있다. The first and second base electrode layers 331 and 332 may be firing electrodes containing Cu and glass or resin-based electrodes containing Cu and resin.
또한, 제1 및 제2 기초 전극층(331, 332)은 바디 상에 소성 전극 및 수지계 전극이 순차적으로 형성된 형태일 수 있다. 또한, 제1 및 제2 기초 전극층(331, 332)은 바디 상에 Cu를 포함한 시트를 전사하는 방식으로 형성되거나, 소성 전극 상에 Cu를 포함한 시트를 전사하는 방식으로 형성된 것일 수 있다. In addition, the first and second base electrode layers 331 and 332 may have a form in which a fired electrode and a resin-based electrode are sequentially formed on the body. In addition, the first and second base electrode layers 331 and 332 may be formed by transferring a sheet containing Cu onto the body or by transferring a sheet containing Cu onto a fired electrode.
본 발명의 일 실시예에 따르면, 제1 및 제2 기초 전극층(331, 332)은 Cu를 포함함으로써 내부 전극(121, 122)과의 전기적 연결성을 향상시킬 수 있다. 한편, 바디(110)와의 접착력을 향상시키고 치밀도를 향상시키기 위하여 제1 및 제2 기초 전극층(331, 332)는 글래스를 더 포함할 수 있다.According to an embodiment of the present invention, the first and second base electrode layers 331 and 332 may include Cu to improve electrical connectivity with the
제1 및 제2 전극층(341, 342)은 상기 제1 및 제2 접속부(331a, 332a) 상에 각각 배치된다. 제1 전극층(341)은 제1 접속부(331a) 상에 배치되고 제2 전극층(342)은 제2 접속부(332a) 상에 배치되며 은(Ag)을 포함할 수 있다. 이에 따라 제1 및 제2 기초 전극층이 Cu를 포함하더라도 제1 및 제2 접속부(331a, 332a)의 외부 노출을 차단하여 Cu의 산화를 방지할 수 있다.The first and second electrode layers 341 and 342 are respectively disposed on the first and
종래의 경우, 고온 및 고압에서 적층형 전자 부품의 신뢰성을 확보하기 위해 Cu를 포함하는 기초 전극층 상에 Ag를 포함하는 전극층을 형성하는 시도가 있었다. 이 경우, 외부 습기에 의해 바디(110)의 표면을 따라 Ag 이온 마이그레이션이 발생할 수 있으며, 전류 누설에 의한 절연 저항의 열화 및 외부 전극 사이의 단락 발생을 야기할 수 있다.In the prior art, an attempt has been made to form an electrode layer containing Ag on a base electrode layer containing Cu in order to secure reliability of a multilayer electronic component at high temperature and high pressure. In this case, migration of Ag ions may occur along the surface of the
특히, 이러한 Ag 이온 마이그레이션은 Ag를 포함하는 전극층이 바디(110)의 표면과 접하는 외부 전극의 밴드부 끝단과 인접한 영역에서 주로 발생하게 된다. 또한, 적층형 전자 부품(300)이 메탈 프레임(361, 362)을 통해 기판(380)에 실장되므로, 적층형 전자 부품이 메탈 프레임 없이 기판에 실장되는 경우와 달리 바디의 실장면이 외부 환경에 노출되기 용이하여 바디의 실장면에서도 Ag 이온 마이그레이션이 쉽게 발생할 수 있다. In particular, such Ag ion migration mainly occurs in a region adjacent to the end of the band portion of the external electrode where the electrode layer containing Ag contacts the surface of the
이에 본 발명의 일 실시예에서는 접속부(331a, 332a) 상에 배치되는 제1 및 제2 전극층(341, 342)의 배치 영역을 조절하고 밴드부(331b, 331c, 332b, 332c)와의 적절한 거리를 유지하여 Ag 이온 마이그레이션의 발생을 억제하고자 한다.Therefore, in one embodiment of the present invention, the arrangement area of the first and second electrode layers 341 and 342 disposed on the
본 발명의 일 실시예에 따르면, Ag를 포함하는 제1 및 제2 전극층(341, 342)는 Cu를 포함하는 기초 전극층의 제1 및 제2 접속부(331a, 332a) 상에 각각 배치됨으로써, 접속부(331a, 332a)의 산화를 방지하면서도, Ag 이온 마이그레이션의 발생을 효과적으로 억제하여 적층형 전자 부품(300)의 절연 저항의 열화 및 단락을 발생을 억제할 수 있다.According to one embodiment of the present invention, the first and second electrode layers 341 and 342 containing Ag are disposed on the first and
Ag를 포함하는 제1 및 제2 전극층(341, 342)를 접속부(331a, 332a) 상에 배치하고, 기판의 실장을 위해 도전성 접착제를 밴드부(331b, 331c, 332b, 332c)에 형성하는 경우 제1 및 제2 전극층(341, 342)으로 덮여 있지 않은 밴드부(331b, 331c, 332b, 332c)의 영역에 포함되는 Cu의 산화로 인하여 실장시 고착강도가 저하될 수 있다.When the first and second electrode layers 341 and 342 including Ag are disposed on the
본 발명의 일 실시예에서는 제1 전극층(341) 상에 제1 메탈 프레임(361)을 배치하고, 제2 전극층(342) 상에 제2 메탈 프레임(362)을 배치함으로써, 상기 메탈 프레임(361, 362)이 도전성 접착제(371, 372)를 통해 기판의 전극 패드(391, 392)에 접착되도록 하여 밴드부의 산화로 인한 고착강도의 저하를 방지할 수 있다.In one embodiment of the present invention, the
일 실시예에서, 상기 제1 및 제2 전극층(341, 342)는 팔라듐(Pd), 백금(Pt) 및 금(Au) 중 하나 이상을 더 포함할 수 있다. 이에 따라 제1 및 제2 전극층(341, 342)이 은(Ag) 만을 포함하는 경우 보다 Ag 이온 마이그레이션의 발생을 더욱 억제할 수 있다.In one embodiment, the first and second electrode layers 341 and 342 may further include one or more of palladium (Pd), platinum (Pt), and gold (Au). Accordingly, the occurrence of Ag ion migration can be more suppressed than when the first and second electrode layers 341 and 342 contain only silver (Ag).
일 실시예에서, 제1 및 제2 기초 전극층(331, 332)는 글래스를 더 포함하며, 상기 제1 및 제2 전극층(341, 342)은 글래스 및 팔라듐(Pd)을 더 포함할 수 있다.In one embodiment, the first and second base electrode layers 331 and 332 may further include glass, and the first and second electrode layers 341 and 342 may further include glass and palladium (Pd).
이에 따라 기초 전극층(331, 332)과 전극층(341, 342)이 모두 글래스를 포함하여 접착력을 향상시킬 수 있으며, 제1 및 제2 전극층(341, 342)이 팔라듐(Pd)을 더 포함하는 경우, Ag와 Pd가 전율고용체(isomorphous)를 형성하므로 Ag 이온 마이그레이션을 효과적으로 억제할 수 있다. 또한, Pd의 표준환원전위(+0.915V)는 Ag의 표준환원전위(0.80V)_보다 높으므로 제1 및 제2 기초 전극층(331, 332)의 산화를 더 효과적으로 방지할 수 있다.Accordingly, when both the base electrode layers 331 and 332 and the electrode layers 341 and 342 include glass, adhesion may be improved, and the first and second electrode layers 341 and 342 further include palladium (Pd). , Since Ag and Pd form an isomorphous, Ag ion migration can be effectively suppressed. In addition, since the standard reduction potential of Pd (+0.915V) is higher than that of Ag (0.80V), oxidation of the first and second base electrode layers 331 and 332 can be more effectively prevented.
이때, 제1 및 제2 전극층(341, 342)에 포함되는 Pd의 함량은 Ag 100몰 대비 1몰 이상 5몰 이하일 수 있다. In this case, the content of Pd included in the first and second electrode layers 341 and 342 may be 1 mole or more and 5 moles or less relative to 100 moles of Ag.
Pd의 함량이 Ag 100몰 대비 1몰 미만인 경우에는 Ag와의 전율고용체를 충분히 형성하기 어려워 Ag 이온 마이그레이션을 억제하는 효과가 불충분할 수 있다. When the content of Pd is less than 1 mol with respect to 100 mol of Ag, it is difficult to form a full solid solution with Ag sufficiently, and the effect of suppressing Ag ion migration may be insufficient.
반면에, Pd의 함량이 Ag 100몰 대비 5몰 초과인 경우에는 일반적으로 Pd의 소결 구동력이 Ag보다 높기 때문에 소결 구동력 차이에 따른 블리스터(blister), 방사크랙 등이 발생할 우려가 있으며, 제조 비용이 증가할 수 있다. On the other hand, when the content of Pd is greater than 5 moles relative to 100 moles of Ag, since the sintering driving force of Pd is generally higher than that of Ag, there is a concern that blisters and radiation cracks may occur due to the difference in sintering driving force, and manufacturing cost this may increase
메탈 프레임(361, 362)는 적층형 전자 부품(300)과 실장 기판(380) 사이의 간격을 확보함으로써 기판으로부터의 열적, 기계적 스트레스가 적층 세라믹 커패시터에 직접 전달되지 않도록 하는 역할을 수행할 수 있다. 특히, Ag를 포함하는 전극층을 포함하는 본 발명의 일 실시예와 같은 적층형 전자 부품(300)의 경우 고온, 고압 및 고진동의 환경에서 사용될 수 있으므로 그 효과는 더욱 현저해질 수 있다.The metal frames 361 and 362 may serve to prevent thermal and mechanical stress from the board from being directly transmitted to the multilayer ceramic capacitor by securing a gap between the multilayer
제1 메탈 프레임(361)은 제1 전극층(341) 상에 배치되며, 제2 메탈 프레임(362)은 제2 전극층(342) 상에 배치될 수 있다. 본 발명의 일 실시예에 따른 적층형 전자 부품(300)은 제1 및 제2 메탈 프레임(361, 362)이 도전성 접착제(371, 372)를 통해 기판(380) 상에 배치된 전극 패드(391, 392)에 접착되어 적층형 전자 부품(300)이 실장된 기판(3000)을 형성할 수 있다.The
메탈 프레임(361, 362)을 형성하는 재료는 은 외부 충격을 흡수하고 적층형 전자 부품(300)을 강하게 지지할 수 있는 물질이면 특별히 제한되지 않는다. 일 실시예에서, 상기 제1 및 제2 메탈 프레임은 Ni, Fe, Cu, Ag, Cr 및 이들의 합금 중 하나 이상을 포함할 수 있다.A material forming the metal frames 361 and 362 is not particularly limited as long as it can absorb external impact and strongly support the multilayer
도전성 연결부(351, 352)는 제1 전극층(341)과 제1 메탈 프레임(361) 사이 및 제2 전극층(342)과 제2 메탈 프레임(362) 사이에 배치될 수 있으며 전극층과 메탈 프레임을 접착력을 향상시키는 역할을 할 수 있다.The
상기 도전성 연결부(351, 352)는 전기적 연결성을 확보하기 위해 도전성 물질을 포함할 수 있으며, 외부로부터 전달되는 진동을 흡수하고 전극층(341, 342)과 메탈 프레임(361, 362)간의 접착력을 확보하기 위해 수지를 포함할 수 있다.The
더 바람직하게는 도전성 물질로 Ag를 포함하여, Ag를 포함하는 전극층(341, 342)와의 전기적 연결성을 더욱 향상시킬 수 있으며, 수지로 에폭시 수지를 포함하여 열충격에 의한 저항성을 향상시킬 수 있다.More preferably, Ag may be included as a conductive material to further improve electrical connectivity with the electrode layers 341 and 342 including Ag, and resistance to thermal shock may be improved by including epoxy resin as a resin.
일 실시예에서, 상기 제1 전극층(341)은 상기 제1 접속부(331a)로부터 상기 제1 및 제3 밴드부(331b, 331c) 상의 일부까지 연장되어 배치되고, 상기 제2 전극층(342)은 상기 제2 접속부(332a)로부터 상기 제2 및 제4 밴드부(332b, 332c) 상의 일부까지 연장되어 배치될 수 있다. 이에 따라 Ag를 포함하는 전극층이 외부 수분 침투에 취약한 바디의 코너를 덮도록 배치되어 적층형 전자 부품(300)의 내습 신뢰성을 향상시킬 수 있다.In one embodiment, the
한편, 제1 및 제2 전극층(341, 342)이 상기 제1 접속부 및 제2 접속부(341a, 342a)로부터 제5 면 및 제6 면 상의 일부까지 연장되는 측면 밴드부를 포함하는 경우에는 상기 제1 및 제2 전극층(341, 242)은 상기 측면 밴드부 상의 일부까지 연장되어 배치됨으로써, 적층형 전자 부품(300)의 내습 신뢰성을 더욱 향상시킬 수 있다.Meanwhile, when the first and second electrode layers 341 and 342 include side band portions extending from the first and second connection portions 341a and 342a to portions on the fifth and sixth surfaces, the first and second electrode layers 341 and 342 include the first And the second electrode layers 341 and 242 extend to a portion of the side band portion, thereby further improving moisture resistance reliability of the multilayer
한편, 상기 제1 및 제2 전극층(341, 342)이 기초 전극층(331, 332)의 밴드부(331b, 331c, 332b, 332c)를 덮도록 배치되는 경우 제1 및 제2 전극층(341, 342)은 바디(110)의 표면과 접할 수 있다. 고온 다습한 상태에서 적층형 전자 부품(300)을 작동시키는 경우 바디(110)의 표면이 결로될 가능성이 높아지므로, Ag를 포함하는 제1 및 제2 전극층(341, 342)가 바디(110)의 표면과 접해지는 경우 Ag 이온 마이그레이션의 발생을 가속시킬 염려가 있다. Meanwhile, when the first and second electrode layers 341 and 342 are disposed to cover the
따라서, 일 실시예에서는, 상기 제1 전극층(341)은 상기 제1 및 제3 밴드부(331b, 331c)의 끝단을 덮지 않도록 배치되며, 상기 제2 전극층(341)은 상기 제2 및 제4 밴드부(332b, 332c)의 끝단을 덮지 않도록 배치됨으로써 상기 Ag 이온 마이그레이션의 발생이 가속화되는 현상을 억제할 수 있다.Therefore, in one embodiment, the
일 실시예에서, 상기 제1 전극층(341)과 상기 도전성 연결부(351)가 만나는 끝단으로부터 상기 제1 및 제3 밴드부(331b, 331c)의 끝단 까지의 제2 방향 평균 크기(LB) 및 상기 제2 전극층(342)과 상기 도전성 연결부(252)가 만나는 끝단으로부터 상기 제2 및 제4 밴드부(332b, 332c)의 끝단 까지의 제2 방향 평균 크기(LB)는 0.1 ㎛ 이상 0.58 ㎛ 이하일 수 있다. 상기 LB가 0.1 ㎛ 미만일 경우 외부 수분 침투에 취약한 바디의 코너를 충분히 덮지 못하여 충분한 내습 신뢰성을 확보하기 어려울 수 있으며, 상기 LB가 0.58 ㎛를 초과하는 경우 바디(110)와 제1 및 제2 전극층(341, 342) 사이의 거리가 가까워 Ag 이온 마이그레이션이 가속화되는 현상을 억제하기 어려울 수 있다. 일 실시예에 따르면 전극층(341, 342)과 도전성 연결부(351, 352)가 만나는 끝단으로부터 기초 전극층의 밴드부(331b, 331c, 332b, 332c) 사이의 제2 방향 평균 길이를 적절히 조절하여 적층형 전자 부품(300)의 충분한 내습 신뢰성을 확보하면서도 Ag 이온 마이그레이션이 가속화되는 현상을 억제할 수 있다.In one embodiment, the second direction average size LB from the end where the
상기 제1 전극층(341)과 상기 도전성 연결부(351)가 만나는 끝단으로부터 상기 제1 및 제3 밴드부(331b, 331c)의 끝단 까지의 제2 방향 평균 크기(LB) 및 상기 제2 전극층(342)과 상기 도전성 연결부(252)가 만나는 끝단으로부터 상기 제2 및 제4 밴드부(332b, 332c)의 끝단 까지의 제2 방향 평균 크기(LB)는 바디(110)를 제3 방향의 중앙부에서 제1 및 제2 방향으로 절단한 단면(L-T 단면)에서 측정한 값일 수 있으며, 제1 기초 전극층(331) 측에서 측정한 값과 제2 기초 전극층(332) 측에서 측정한 값의 평균 값일 수 있다.The second direction average size LB from the end where the
도 21을 참조하면, 일 실시예에 따른 적층형 전자 부품(301)의 상기 제1 전극층(341`)은 상기 제1 면의 연장선(E1)과 상기 제2 면의 연장선(E2) 사이에 배치될 수 있다. 이에 따라 Ag를 포함하는 제1 및 제2 전극층(341`, 342`)을 기초 전극층(331, 332)의 밴드부(331b, 331c, 332b, 332c) 상으로는 배치하지 않음으로써 제1 및 제2 전극층(341`, 342`)과 바디(110) 사이의 충분한 거리를 확보하여 Ag 이온 마이그레이션의 발생을 더욱 효과적으로 억제할 수 있다. Referring to FIG. 21 , the
이때, 제1 전극층(341`)과 제1 메탈 프레임(261) 사이 및 제2 전극층(342`)과 제2 메탈 프레임(262) 사이에 배치되는 도전성 접착제(351`, 352`) 또한 상기 제1 면의 연장선(E1)과 상기 제2 면의 연장선(E2) 사이에 배치될 수 있다. 이에 따라 도전성 접착제(351`, 352`)를 최소한으로 도포할 수 있어 Ag 마이그레이션을 보다 확실하게 억제할 수 있으며, 제조비용을 절감할 수 있다. At this time, the conductive adhesives 351' and 352' disposed between the first electrode layer 341' and the first metal frame 261 and between the second electrode layer 342' and the second metal frame 262 are also It may be disposed between the extension line E1 of the first surface and the extension line E2 of the second surface. Accordingly, since the conductive adhesives 351' and 352' can be applied to a minimum, Ag migration can be more reliably suppressed, and manufacturing costs can be reduced.
도 22를 참조하면, 본 발명의 일 실시예에 따른 적층형 전자 부품(300)이 실장된 기판(3000)은 적층형 전자 부품(300)의 제1 및 제2 메탈 프레임(361, 362) 및 기판(380) 상에 배치된 전극 패드(391, 392)와 도전성 접착제(371, 372)에 의해 접합될 수 있다.Referring to FIG. 22 , a
상기 제1 및 제2 메탈 프레임과 도전성 접착제(371, 372)는 도전성 금속을 포함하므로 전기적 도통을 확보할 수 있으며, 도전성 접착제(371, 372)에 포함된 수지가 경화되어 전극 패드(391, 392)와의 접착력을 확보할 수 있다.Since the first and second metal frames and the
또한, 주석(Sn)을 포함하는 솔더를 사용하여 기판에 적층형 전자 부품을 실장하는 종래의 경우와 달리 고온-저온 cycle 에서도 제1 및 제2 메탈 프레임(361, 362)과 도전성 접착제(371, 372)에 가해지는 열충격을 완화함으로써, 적층형 전자 부품(300)의 고착강도를 향상시킬 수 있다.In addition, unlike the conventional case of mounting multilayer electronic components on a board using solder containing tin (Sn), the first and second metal frames 361 and 362 and the
이상에서 본 발명의 실시 형태에 대하여 상세하게 설명하였지만 본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.Although the embodiments of the present invention have been described in detail above, the present invention is not limited by the above-described embodiments and the accompanying drawings, and is intended to be limited by the appended claims. Therefore, various forms of substitution, modification, and change will be possible by those skilled in the art within the scope of the technical spirit of the present invention described in the claims, which also falls within the scope of the present invention. something to do.
또한, 본 개시에서 사용된 '일 실시예'라는 표현은 서로 동일한 실시예를 의미하지 않으며, 각각 서로 다른 고유한 특징을 강조하여 설명하기 위해서 제공된 것이다. 그러나, 상기 제시된 일 실시예들은 다른 일 실시예의 특징과 결합되어 구현되는 것을 배제하지 않는다. 예를 들어, 특정한 일 실시예에서 설명된 사항이 다른 일 실시예에서 설명되어 있지 않더라도, 다른 일 실시예에서 그 사항과 반대되거나 모순되는 설명이 없는 한, 다른 일 실시예에 관련된 설명으로 이해될 수 있다. In addition, the expression 'one embodiment' used in the present disclosure does not mean the same embodiment, and is provided to emphasize and describe different unique characteristics. However, one embodiment presented above is not excluded from being implemented in combination with features of another embodiment. For example, even if a matter described in one specific embodiment is not described in another embodiment, it can be understood as a description related to another embodiment, unless there is a description contradicting or contradicting the matter in the other embodiment. can
본 개시에서 사용된 용어는 단지 일 실시예를 설명하기 위해 사용된 것으로, 본 개시를 한정하려는 의도가 아니다. 이때, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. Terms used in this disclosure are only used to describe one embodiment, and are not intended to limit the disclosure. In this case, singular expressions include plural expressions unless the context clearly indicates otherwise.
적층형 전자 부품: 100, 101, 102, 103, 104, 200, 201, 202, 203, 204, 300, 301
바디: 110
111: 유전체층
112, 113: 커버부
114, 115: 마진부
제1 및 제2 내부 전극: 121, 122
제1 및 제2 기초 전극층: 131, 132, 331, 332
제1 및 제2 접속부: 131a, 132a, 231a, 232a, 331a, 332a
제1 및 제2 밴드부: 131b, 132b, 331b, 332b
제3 및 제4 밴드부: 131c, 132c, 331c, 332c
제1 및 제2 연결 전극: 231, 232
제1 및 제2 코너부: 231b, 232b
제1 및 제2 전극층: 141, 142, 341, 342
제1 및 제2 밴드 전극: 241, 242
제1 및 제2 절연층: 151, 152, 251, 252
추가절연층: 160, 260
도전성 연결부: 351, 352
제1 및 제2 메탈 프레임: 361, 362
도전성 접착제: 171, 172, 271, 272, 371, 372
전극 패드: 191, 192, 291, 292, 391, 392
기판: 180, 280, 380
적층형 전자 부품이 실장된 기판: 1000, 2000, 3000Stacked electronic components: 100, 101, 102, 103, 104, 200, 201, 202, 203, 204, 300, 301
Body: 110
111: dielectric layer
112, 113: cover part
114, 115: margin part
First and second internal electrodes: 121, 122
First and second base electrode layers: 131, 132, 331, 332
First and second connectors: 131a, 132a, 231a, 232a, 331a, 332a
First and second band parts: 131b, 132b, 331b, 332b
Third and fourth band parts: 131c, 132c, 331c, 332c
First and second connection electrodes: 231, 232
First and second corner portions: 231b, 232b
First and second electrode layers: 141, 142, 341, 342
First and second band electrodes: 241, 242
First and second insulating layers: 151, 152, 251, 252
Additional insulation layer: 160, 260
Conductive connections: 351, 352
First and second metal frames: 361, 362
Conductive adhesive: 171, 172, 271, 272, 371, 372
Electrode Pads: 191, 192, 291, 292, 391, 392
Substrate: 180, 280, 380
Boards with stacked electronic components mounted: 1000, 2000, 3000
Claims (32)
상기 제3 면 상에 배치되어 상기 제1 내부 전극과 연결되는 제1 접속부를 포함하는 제1 기초 전극층;
상기 제4 면 상에 배치되어 상기 제2 내부 전극과 연결되는 제2 접속부를 포함하는 제2 기초 전극층;
상기 제3 면, 상기 제1 면 및 상기 제2 면을 포함하는 영역 상에 배치되며, 상기 제1 기초 전극층의 적어도 일부를 노출하도록 형성된 제1 전극층; 및
상기 제4 면, 상기 제1 면 및 상기 제2 면을 포함하는 영역 상에 배치되며, 상기 제2 기초 전극층의 적어도 일부를 노출하도록 형성된 제2 전극층; 을 포함하며,
상기 제1 및 제2 기초 전극층은 Cu를 포함하고, 상기 제1 및 제2 전극층은 Ag를 포함하는
적층형 전자 부품.
It includes a dielectric layer and first and second internal electrodes alternately disposed with the dielectric layer interposed therebetween, first and second surfaces facing in a first direction, connected to the first and second surfaces and facing in a second direction. a body including third and fourth surfaces for viewing, and fifth and sixth surfaces connected to the first to fourth surfaces and facing in a third direction;
a first base electrode layer disposed on the third surface and including a first connector connected to the first internal electrode;
a second base electrode layer disposed on the fourth surface and including a second connector connected to the second internal electrode;
a first electrode layer disposed on a region including the third surface, the first surface, and the second surface, and exposing at least a portion of the first base electrode layer; and
a second electrode layer disposed on a region including the fourth surface, the first surface, and the second surface, and exposing at least a portion of the second base electrode layer; Including,
The first and second base electrode layers include Cu, and the first and second electrode layers include Ag.
Stacked electronic components.
상기 제1 기초 전극층은 상기 제1 접속부로부터 상기 제1 면의 일부까지 연장되어 배치되는 제1 밴드부 및 상기 제1 접속부로부터 상기 제2 면의 일부까지 연장되어 배치되는 제3 밴드부를 더 포함하며,
상기 제2 기초 전극층은 상기 제2 접속부로부터 상기 제1 면의 일부까지 연장되어 배치되는 제2 밴드부 및 상기 제2 접속부로부터 상기 제2 면의 일부까지 연장되어 배치되는 제4 밴드부를 더 포함하고,
상기 제1 전극층은 상기 제1 밴드부 상에 배치되며,
상기 제2 전극층은 상기 제2 밴드부 상에 배치되는
적층형 전자 부품.
According to claim 1,
The first base electrode layer further includes a first band portion extending from the first connection portion to a portion of the first surface and a third band portion extending from the first connection portion to a portion of the second surface,
The second base electrode layer further includes a second band portion extending from the second connection portion to a portion of the first surface and a fourth band portion extending from the second connection portion to a portion of the second surface,
The first electrode layer is disposed on the first band portion,
The second electrode layer is disposed on the second band portion
Stacked electronic components.
상기 제1 전극층은 상기 제1 밴드부로부터 상기 제1 접속부의 일부까지 연장되어 배치되며,
상기 제2 전극층은 상기 제2 밴드부로부터 상기 제2 접속부의 일부까지 연장되어 배치되는
적층형 전자 부품.
According to claim 2,
The first electrode layer is disposed extending from the first band portion to a portion of the first connection portion,
The second electrode layer is disposed extending from the second band portion to a portion of the second connection portion
Stacked electronic components.
상기 제1 및 제2 전극층의 상기 제1 방향 최저점에서 상기 제1 방향 최고점 까지의 상기 제1 방향 평균 크기는 10㎛ 이상 40㎛ 이하인
적층형 전자 부품.
According to claim 3,
The first direction average size from the lowest point in the first direction to the highest point in the first direction of the first and second electrode layers is 10 μm or more and 40 μm or less
Stacked electronic components.
상기 제1 면으로부터 상기 제1 및 제2 내부 전극 중 상기 제1 면에 가장 가깝게 배치된 내부 전극까지의 제1 방향 평균 크기를 H1,
상기 제1 면의 연장선으로부터 상기 제1 및 제2 접속부 상에 배치된 제1 및 제2 전극층의 끝단까지의 제1 방향 평균 크기를 H2라 할 때,
H1≥H2를 만족하는
적층형 전자 부품.
According to claim 3,
An average magnitude in a first direction from the first surface to an internal electrode disposed closest to the first surface among the first and second internal electrodes is H1;
When the average size in the first direction from the extension line of the first surface to the ends of the first and second electrode layers disposed on the first and second connectors is H2,
Satisfying H1≥H2
Stacked electronic components.
상기 제1 면으로부터 상기 제1 및 제2 내부 전극 중 상기 제1 면에 가장 가깝게 배치된 내부 전극까지의 제1 방향 평균 크기를 H1,
상기 제1 면의 연장선으로부터 상기 제1 및 제2 접속부 상에 배치된 제1 및 제2 전극층의 끝단까지의 제1 방향 평균 크기를 H2라 할 때,
H1<H2를 만족하는
적층형 전자 부품.
According to claim 3,
An average magnitude in a first direction from the first surface to an internal electrode disposed closest to the first surface among the first and second internal electrodes is H1;
When the average size in the first direction from the extension line of the first surface to the ends of the first and second electrode layers disposed on the first and second connectors is H2,
Satisfying H1<H2
Stacked electronic components.
상기 바디의 제1 방향 크기를 T라 할 때,
H2<T/2를 만족하는
적층형 전자 부품.
According to claim 6,
When the size of the body in the first direction is T,
Satisfying H2<T/2
Stacked electronic components.
상기 제1 및 제2 기초 전극층은 글래스를 더 포함하며,
상기 제1 및 제2 전극층은 글래스 및 Pd를 더 포함하는
적층형 전자 부품.
According to claim 2,
The first and second base electrode layers further include glass,
The first and second electrode layers further include glass and Pd.
Stacked electronic components.
상기 바디의 상기 제2 방향 크기를 L, 상기 제3 면의 연장선으로부터 상기 제1 밴드부의 끝단 까지의 상기 제2 방향 평균 크기를 B1,
상기 제4 면의 연장선으로부터 상기 제2 밴드부의 끝단 까지의 상기 제2 방향 평균 크기를 B2라 할 때,
0.2≤B1/L≤0.4 및 0.2≤B2/L≤0.4를 만족하는
적층형 전자 부품.
According to claim 2,
The size of the body in the second direction L, the average size in the second direction from the extension line of the third surface to the end of the first band portion B1,
When the average size in the second direction from the extension line of the fourth surface to the end of the second band portion is B2,
Satisfying 0.2≤B1/L≤0.4 and 0.2≤B2/L≤0.4
Stacked electronic components.
상기 제1 면상에 배치되되, 상기 제1 전극층과 상기 제2 전극층 사이에 배치되는 추가 절연층을 더 포함하는
적층형 전자 부품.
According to claim 9,
Disposed on the first surface, further comprising an additional insulating layer disposed between the first electrode layer and the second electrode layer
Stacked electronic components.
상기 제1 접속부 상에 배치되는 제1 절연층 및 상기 제2 접속부 상에 배치되는 제2 절연층을 더 포함하는
적층형 전자 부품.
According to claim 2,
Further comprising a first insulating layer disposed on the first connection portion and a second insulating layer disposed on the second connection portion
Stacked electronic components.
상기 절연층은 에폭시 수지를 포함하는
적층형 전자 부품.
According to claim 11,
The insulating layer includes an epoxy resin
Stacked electronic components.
상기 제3 면 상에 배치된 상기 제1 기초 전극층을 제1 연결 전극, 상기 제4 면 상에 배치된 상기 제2 기초 전극층을 제2 연결 전극, 상기 제1 면 상에 배치되어 상기 제1 연결 전극과 연결되는 상기 제1 전극층을 제1 밴드 전극, 상기 제1 면 상에 배치되어 상기 제2 연결 전극과 연결되는 상기 제2 전극층을 제2 밴드 전극이라 할 때,
상기 제1 및 제2 연결 전극은 Cu를 포함하고,
상기 제1 및 제2 밴드 전극은 Ag를 포함하는
적층형 전자 부품.
According to claim 1,
The first base electrode layer disposed on the third surface is a first connection electrode, the second base electrode layer disposed on the fourth surface is a second connection electrode, and disposed on the first surface is the first connection electrode. When the first electrode layer connected to the electrode is referred to as a first band electrode, and the second electrode layer disposed on the first surface and connected to the second connection electrode is referred to as a second band electrode,
The first and second connection electrodes include Cu,
The first and second band electrodes include Ag
Stacked electronic components.
상기 제1 연결 전극은 상기 제3 면상에 배치되어 제1 내부 전극과 연결되는 제1 접속부 및 상기 제1 접속부로부터 상기 제1 면 및 제3 면을 연결하는 코너에 연장되어 배치되는 제1 코너부를 포함하고,
상기 제2 연결 전극은 상기 제4 면 상에 배치되어 제1 내부 전극과 연결되는 제2 접속부 및 상기 제2 접속부로부터 상기 제1 면 및 제4 면을 연결하는 코너에 연장되어 배치되는 제2 코너부를 포함하며,
상기 제1 밴드 전극은 상기 제1 코너부의 적어도 일부를 덮도록 연장되어 배치되고,
상기 제2 밴드 전극은 상기 제2 코너부의 적어도 일부를 덮도록 연장되어 배치되는
적층형 전자 부품.
According to claim 13,
The first connection electrode includes a first connection portion disposed on the third surface and connected to the first internal electrode, and a first corner portion extending from the first connection portion to a corner connecting the first and third surfaces. include,
The second connection electrode is disposed on the fourth surface and is connected to a first internal electrode, and a second corner extending from the second connection part to a corner connecting the first and fourth surfaces. including wealth,
The first band electrode extends and is disposed to cover at least a portion of the first corner portion,
The second band electrode is disposed extending to cover at least a portion of the second corner portion
Stacked electronic components.
상기 제1 연결 전극은 상기 제3 면상에 배치되어 제1 내부 전극과 연결되는 제1 접속부 및 상기 제1 접속부로부터 상기 제1 면 및 제3 면을 연결하는 코너에 연장되어 배치되는 제1 코너부를 포함하고,
상기 제2 연결 전극은 상기 제4 면 상에 배치되어 제1 내부 전극과 연결되는 제2 접속부 및 상기 제2 접속부로부터 상기 제1 면 및 제4 면을 연결하는 코너에 연장되어 배치되는 제2 코너부를 포함하며,
상기 제1 밴드 전극은 상기 제1 접속부의 적어도 일부를 덮도록 연장되어 배치되며,
상기 제2 밴드 전극은 상기 제2 접속부의 적어도 일부를 덮도록 연장되어 배치되는
적층형 전자 부품.
According to claim 13,
The first connection electrode includes a first connection portion disposed on the third surface and connected to the first internal electrode, and a first corner portion extending from the first connection portion to a corner connecting the first and third surfaces. include,
The second connection electrode may include a second connection portion disposed on the fourth surface and connected to the first internal electrode, and a second corner extending from the second connection portion to a corner connecting the first and fourth surfaces. including wealth,
The first band electrode is disposed to extend to cover at least a portion of the first connection portion,
The second band electrode is disposed extending to cover at least a portion of the second connection portion
Stacked electronic components.
상기 제1 및 제2 밴드 전극의 상기 제1 방향 최저점에서 상기 제1 방향 최고점 까지의 상기 제1 방향 평균 크기는 10㎛ 이상 40㎛ 이하인
적층형 전자 부품.
According to claim 14,
The average size of the first and second band electrodes in the first direction from the lowest point in the first direction to the highest point in the first direction is 10 μm or more and 40 μm or less
Stacked electronic components.
상기 제1 면으로부터 상기 제1 및 제2 내부 전극 중 상기 제1 면에 가장 가깝게 배치된 내부 전극까지의 제1 방향 평균 크기를 H1,
상기 제1 면의 연장선으로부터 상기 제1 및 제2 접속부 상에 배치된 제1 및 제2 밴드 전극의 끝단까지의 제1 방향 평균 크기를 H2라 할 때,
H1≥H2를 만족하는
적층형 전자 부품.
According to claim 15,
An average magnitude in a first direction from the first surface to an internal electrode disposed closest to the first surface among the first and second internal electrodes is H1;
When the average size in the first direction from the extension line of the first surface to the ends of the first and second band electrodes disposed on the first and second connectors is H2,
Satisfying H1≥H2
Stacked electronic components.
상기 제1 면으로부터 상기 제1 및 제2 내부 전극 중 상기 제1 면에 가장 가깝게 배치된 내부 전극까지의 제1 방향 평균 크기를 H1,
상기 제1 면의 연장선으로부터 상기 제1 및 제2 접속부 상에 배치된 제1 및 제2 밴드 전극의 끝단까지의 제1 방향 평균 크기를 H2라 할 때,
H1<H2를 만족하는
적층형 전자 부품.
According to claim 15,
An average magnitude in a first direction from the first surface to an internal electrode disposed closest to the first surface among the first and second internal electrodes is H1;
When the average size in the first direction from the extension line of the first surface to the ends of the first and second band electrodes disposed on the first and second connectors is H2,
Satisfying H1<H2
Stacked electronic components.
상기 바디의 제1 방향 크기를 T라 할 때,
H2<T/2를 만족하는
적층형 전자 부품.
According to claim 18,
When the size of the body in the first direction is T,
Satisfying H2<T/2
Stacked electronic components.
상기 제1 및 제2 연결 전극은 글래스를 포함하며,
상기 제1 및 제2 밴드 전극은 글래스 및 Pd를 포함하는
적층형 전자 부품.
According to claim 13,
The first and second connection electrodes include glass,
The first and second band electrodes include glass and Pd.
Stacked electronic components.
상기 바디의 상기 제2 방향 크기를 L, 상기 제3 면의 연장선으로부터 상기 제1 밴드 전극의 끝단 까지의 상기 제2 방향 평균 크기를 B1,
상기 제4 면의 연장선으로부터 상기 제2 밴드 전극의 끝단 까지의 상기 제2 방향 평균 크기를 B2라 할 때,
0.2≤B1/L≤0.4 및 0.2≤B2/L≤0.4를 만족하는
적층형 전자 부품.
According to claim 13,
The size of the body in the second direction is L, the average size in the second direction from the extension line of the third surface to the end of the first band electrode is B1,
When the average size in the second direction from the extension line of the fourth surface to the end of the second band electrode is B2,
Satisfying 0.2≤B1/L≤0.4 and 0.2≤B2/L≤0.4
Stacked electronic components.
상기 제1 면상에 배치되되, 상기 제1 밴드 전극과 상기 제2 밴드 전극 사이에 배치되는 추가 절연층을 더 포함하는
적층형 전자 부품.
According to claim 21,
Disposed on the first surface, further comprising an additional insulating layer disposed between the first band electrode and the second band electrode
Stacked electronic components.
상기 제1 연결 전극 상에 배치되는 제1 절연층 및 상기 제2 연결 전극 상에 배치되는 제2 절연층을 더 포함하는
적층형 전자 부품.
According to claim 13,
Further comprising a first insulating layer disposed on the first connection electrode and a second insulating layer disposed on the second connection electrode
Stacked electronic components.
상기 절연층은 에폭시 수지를 포함하는
적층형 전자 부품.
According to claim 23,
The insulating layer includes an epoxy resin
Stacked electronic components.
상기 제1 기초 전극층은 상기 제1 접속부로부터 상기 제1 면의 일부까지 연장되어 배치되는 제1 밴드부 및 상기 제1 접속부로부터 상기 제2 면의 일부까지 연장되어 배치되는 제3 밴드부를 더 포함하며,
상기 제2 기초 전극층은 상기 제2 접속부로부터 상기 제1 면의 일부까지 연장되어 배치되는 제2 밴드부 및 상기 제2 접속부로부터 상기 제2 면의 일부까지 연장되어 배치되는 제4 밴드부를 더 포함하고,
상기 제1 전극층은 상기 제1 접속부 상에 배치되며,
상기 제2 전극층은 상기 제2 접속부 상에 배치되고,
상기 제1 전극층 상에는 제1 메탈 프레임이 배치되며,
상기 제2 전극층 상에는 제2 메탈 프레임이 배치되고,
상기 제1 전극층과 상기 제1 메탈 프레임 사이 및 상기 제2 전극층과 상기 제2 메탈 프레임 사이에는 도전성 연결부가 각각 배치되는
적층형 전자 부품.
According to claim 1,
The first base electrode layer further includes a first band portion extending from the first connection portion to a portion of the first surface and a third band portion extending from the first connection portion to a portion of the second surface,
The second base electrode layer further includes a second band portion extending from the second connection portion to a portion of the first surface and a fourth band portion extending from the second connection portion to a portion of the second surface,
The first electrode layer is disposed on the first connection portion,
The second electrode layer is disposed on the second connection portion,
A first metal frame is disposed on the first electrode layer,
A second metal frame is disposed on the second electrode layer,
A conductive connection portion is disposed between the first electrode layer and the first metal frame and between the second electrode layer and the second metal frame, respectively.
Stacked electronic components.
상기 제1 전극층은 상기 제1 접속부로부터 상기 제1 및 제3 밴드부 상의 일부까지 연장되어 배치되고, 상기 제2 전극층은 상기 제2 접속부로부터 상기 제2 및 제4 밴드부 상의 일부까지 연장되어 배치되는
적층형 전자 부품.
According to claim 25,
The first electrode layer extends from the first connection portion to portions on the first and third band portions, and the second electrode layer extends from the second connection portion to portions on the second and fourth band portions.
Stacked electronic components.
상기 제1 전극층은 상기 제1 및 제3 밴드부의 끝단을 덮지 않도록 배치되며,
상기 제2 전극층은 상기 제2 및 제4 밴드부의 끝단을 덮지 않도록 배치되는
적층형 전자 부품.
According to claim 25,
The first electrode layer is disposed so as not to cover the ends of the first and third band parts,
The second electrode layer is disposed so as not to cover the ends of the second and fourth band parts.
Stacked electronic components.
상기 제1 전극층과 상기 도전성 연결부가 만나는 끝단으로부터 상기 제 1 및 제3 밴드부의 끝단 까지의 제 2방향 평균 크기 및 상기 제2 전극층과 상기 도전성 연결부가 만나는 끝단으로부터 상기 제2 및 제4 밴드부의 끝단까지의 제2 방향 평균 크기는 0.1 ㎛ 이상 0.58 ㎛ 이하인
적층형 전자 부품.
The method of claim 26,
An average size in a second direction from an end where the first electrode layer and the conductive connection part meet to an end of the first and third band parts, and an average size in a second direction from an end where the second electrode layer and the conductive connection part meet to ends of the second and fourth band parts The average size in the second direction up to is 0.1 μm or more and 0.58 μm or less
Stacked electronic components.
상기 제1 및 제2 전극층은 상기 제1 면의 연장선과 제2 면의 연장선 사이에 배치되는
적층형 전자 부품.
According to claim 25,
The first and second electrode layers are disposed between the extension line of the first surface and the extension line of the second surface.
Stacked electronic components.
상기 도전성 연결부는 Ag 및 에폭시 수지를 포함하는
적층형 전자 부품.
According to claim 25,
The conductive connection part includes Ag and an epoxy resin.
Stacked electronic components.
상기 제1 및 제2 메탈 프레임은 Ni, Fe, Cu, Ag, Cr 및 이들의 합금 중 하나 이상을 포함하는
적층형 전자 부품.
According to claim 25,
The first and second metal frames include at least one of Ni, Fe, Cu, Ag, Cr, and alloys thereof.
Stacked electronic components.
상기 제1 및 제2 기초 전극층은 글래스를 더 포함하며,
상기 제1 및 제2 전극층은 글래스 및 Pd를 더 포함하는
적층형 전자 부품.
According to claim 25,
The first and second base electrode layers further include glass,
The first and second electrode layers further include glass and Pd.
Stacked electronic components.
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