KR20230048946A - 반도체 소자의 패턴 형성 방법 - Google Patents

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Abstract

본 발명의 기술적 사상에 따른 반도체 소자의 패턴 형성 방법은, 셀 영역 및 셀 영역을 둘러싸는 외곽 영역이 정의된 반도체 기판을 준비하는 단계, 반도체 기판 상에 포토레지스트를 도포하는 단계, EUV 마스크에서 반사되는 EUV 광을 포토레지스트에 중첩하여 조사하는 단계, 포토레지스트를 현상하여 셀 영역 및 외곽 영역에 포토레지스트 패턴을 형성하는 단계, 및 포토레지스트 패턴을 식각 마스크로 이용하여 반도체 기판을 식각하는 단계를 포함하고, EUV 마스크는 셀 영역에 대응하는 제1 존(zone)에 제1 방향 및 제1 방향과 수직인 제2 방향을 따라 배치된 복수의 메인 패턴, 그리고 외곽 영역에 대응하는 제2 존에 복수의 메인 패턴을 둘러싸며 제1 방향으로 연장되고 라인 앤드 스페이스 패턴을 가지는 제1 레인(lane) 및 제2 방향으로 연장되고 돌출 패턴을 가지는 제2 레인을 포함한다.

Description

반도체 소자의 패턴 형성 방법{METHOD FOR FORMING FINE PATTERNS OF SEMICONDUCTOR DEVICE}
본 발명의 기술분야는 반도체 소자의 패턴 형성 방법에 관한 것으로, 더욱 상세하게는, EUV 마스크를 이용하여 반도체 기판 상에 반도체 소자의 패턴을 형성하는 방법에 관한 것이다.
반도체 소자를 반도체 기판 상에 구현하기 위해, 노광 및 현상 공정을 포함하는 포토리소그래피 기술이 이용된다. 최근 반도체 소자의 다운 스케일링 경향에 따라 반도체 기판 상에 미세한 포토레지스트 패턴을 형성함에 있어, 극자외선(extreme ultraviolet, EUV) 광이 노광 장치의 광원으로 사용되고 있다. 일반적으로, 이러한 EUV 노광 장치에 사용되는 EUV 마스크는 중첩 노광을 수행하며, 이의 결과로 반도체 기판 상에 미세한 포토레지스트 패턴이 형성된다. 이를 형성하기 위해, EUV 마스크에 정확한 마스크 패턴을 디자인하기 위한 여러 가지 방법이 제안되고 있다.
본 발명의 기술적 사상이 해결하고자 하는 과제는, 정확하게 디자인이 가능하고 결함 발생이 적은 EUV 마스크를 이용하여, 반도체 기판 상에 미세한 포토레지스트 패턴을 형성하는 반도체 소자의 패턴 형성 방법을 제공하는 것이다.
본 발명의 기술적 사상이 해결하고자 하는 과제는, 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 기술적 사상에 따른 반도체 소자의 패턴 형성 방법은, 셀 영역 및 상기 셀 영역을 둘러싸는 외곽 영역이 정의된 반도체 기판을 준비하는 단계; 상기 반도체 기판 상에 포토레지스트를 도포하는 단계; EUV 마스크에서 반사되는 EUV 광을 상기 포토레지스트에 중첩하여 조사하는 단계; 상기 포토레지스트를 현상하여, 상기 셀 영역 및 상기 외곽 영역에 포토레지스트 패턴을 형성하는 단계; 및 상기 포토레지스트 패턴을 식각 마스크로 이용하여, 상기 반도체 기판을 식각하는 단계;를 포함하고, 상기 EUV 마스크는, 상기 셀 영역에 대응하는 제1 존(zone)에, 제1 방향 및 상기 제1 방향과 수직인 제2 방향을 따라 배치된 복수의 메인 패턴; 및 상기 외곽 영역에 대응하는 제2 존에, 상기 복수의 메인 패턴을 둘러싸며, 상기 제1 방향으로 연장되고 라인 앤드 스페이스 패턴을 가지는 제1 레인(lane) 및 상기 제2 방향으로 연장되고 돌출 패턴을 가지는 제2 레인;을 포함한다.
본 발명의 기술적 사상에 따른 반도체 소자의 패턴 형성 방법은, 반도체 기판의 중심점으로부터 EUV 마스크를 서로 다른 방향으로 쉬프트하며, 상기 EUV 마스크에서 반사되는 EUV 광을 상기 반도체 기판 상의 포토레지스트에 중첩하여 조사하는 단계; 및 상기 포토레지스트를 현상하여, 벌집 구조로 배치되는 복수의 써클 패턴 및 상기 복수의 써클 패턴을 둘러싸는 폐쇄된 사각의 댐 패턴을 구비하는 포토레지스트 패턴을 형성하는 단계;를 포함하고, 상기 댐 패턴에 대응하는 상기 EUV 마스크의 마스크 패턴은, 제1 방향으로 연장되고 라인 앤드 스페이스 패턴을 가지는 제1 레인; 및 상기 제1 방향과 수직인 제2 방향으로 연장되고 돌출 패턴을 가지는 제2 레인;을 포함한다.
본 발명의 기술적 사상에 따른 반도체 소자의 패턴 형성 방법은, EUV 마스크에서 반사되는 EUV 광을 포토레지스트에 중첩하여 조사하는 반도체 소자의 패턴 형성 방법에 있어서, 상기 EUV 마스크는, 벌집 모양으로 배치된 복수의 메인 패턴과, 상기 복수의 메인 패턴을 둘러싸며 제1 방향으로 연장되고 복수의 라인을 가지는 제1 레인 및 상기 제1 방향과 수직인 제2 방향으로 연장되고 돌출 패턴을 가지는 제2 레인을 포함한다.
본 발명의 기술적 사상에 따른 반도체 소자의 패턴 형성 방법은, 정확하게 디자인이 가능하고 결함 발생이 적은 EUV 마스크를 이용하여, 반도체 기판 상에 미세한 포토레지스트 패턴을 형성하는 효과가 있다.
도 1a 및 도 1b는 본 발명의 기술적 사상의 실시예에 따른 EUV 노광 장치를 개략적으로 나타내는 구성도이다.
도 2는 본 발명의 기술적 사상의 실시예에 따른 EUV 마스크를 개략적으로 나타내는 평면도이다.
도 3은 도 2의 AA 부분을 확대하여 나타내는 단면 및 평면 확대도이다.
도 4는 본 발명의 기술적 사상의 실시예에 따른 EUV 마스크를 이용하여 반도체 기판 상에 스텝 앤드 리피트(step and repeat) 방식으로 마스크 패턴을 노광시키는 방법을 나타내는 개념도이다.
도 5는 중첩 노광하였을 때 포토레지스트에 조사된 광량을 개념적으로 나타내는 개념도이다.
도 6은 본 발명의 기술적 사상의 실시예에 따른 마스크 패턴의 일부 및 이에 대응하는 포토레지스트 패턴의 일부를 나타내는 평면도이다.
도 7은 도 6의 BB 부분을 확대하여 메인 패턴의 벌집 구조 배치를 설명하기 위한 도면이다.
도 8은 본 발명의 기술적 사상의 실시예에 따른 반도체 소자의 패턴 형성 방법을 설명하기 위해 포토레지스트 패턴을 나타내는 평면도이다.
도 9는 본 발명의 기술적 사상의 실시예에 따른 EUV 마스크의 OPC 방법의 과정을 개략적으로 나타내는 흐름도이다.
도 10은 본 발명의 기술적 사상의 실시예에 따른 반도체 소자의 패턴 형성 방법으로 제작된 반도체 소자의 개략적인 레이아웃이다.
도 11a 및 도 11b는 도 10의 I-I' 선 및 Ⅱ-Ⅱ' 선을 따라 절단한 단면도들이다.
이하, 첨부한 도면들을 참조하여 본 발명의 기술적 사상의 실시예에 대해 상세히 설명하기로 한다.
도 1a 및 도 1b는 본 발명의 기술적 사상의 실시예에 따른 EUV 노광 장치를 개략적으로 나타내는 구성도이다.
도 1a 및 도 1b를 함께 참조하면, EUV 노광 장치(1000)는 EUV 광원(1100), 조명 광학계(1200), 레티클 지지대(1300), 투사 광학계(1400), 및 기판 스테이지(1500)를 포함할 수 있다.
EUV 광원(1100)은 고에너지 밀도를 가지는 EUV 광(EL)을 생성하여 출력할 수 있다. 예를 들어, 상기 EUV 광원(1100)에서 방사된 EUV 광(EL)은 약 4㎚ 내지 124㎚의 파장을 가질 수 있다. 일부 실시예들에서, 상기 EUV 광(EL)은 약 4㎚ 내지 20㎚의 파장을 가질 수 있으며, 상기 EUV 광(EL)은 13.5㎚의 파장을 가질 수 있다.
상기 EUV 광원(1100)은, 플라즈마 기반의 광원 또는 싱크로트론 방사(synchrotron radiation) 광원일 수 있다. 여기서, 상기 플라즈마 기반의 광원은 플라즈마를 생성하고, 상기 플라즈마에 의해 방출된 광을 이용하는 방식의 광원을 의미하며, 레이저 생성 플라즈마(Laser Produced Plasma) 광원 또는 방전 생성 플라즈마(Discharge Produced Plasma) 광원 등이 있다.
상기 EUV 광원(1100)은 레이저 광원(1110), 전달 광학계(1120), 진공 챔버(1130), 컬렉터 미러(1140), 드롭릿 생성기(droplet generator)(1150), 및 드롭릿 수집부(droplet catcher)(1160)를 포함할 수 있다.
레이저 광원(1110)은 레이저(OL)를 출력하도록 구성될 수 있다. 예를 들어, 상기 레이저 광원(1110)은 이산화탄소 레이저를 출력할 수 있다. 상기 레이저 광원(1110)에서 출력된 레이저(OL)는, 전달 광학계(1120)에 포함된 복수의 반사 거울(1121, 1123)을 통해서 진공 챔버(1130)의 윈도우(1131)로 입사되어, 상기 진공 챔버(1130)의 내부로 도입될 수 있다.
컬렉터 미러(1140)의 중심부에는 레이저(OL)가 통과할 수 있는 어퍼처(aperture)(1141)가 형성되어 있으며, 상기 레이저(OL)는 컬렉터 미러(1140)의 어퍼처(1141)를 통해 상기 진공 챔버(1130)의 내부로 도입될 수 있다.
드롭릿 생성기(1150)는 레이저(OL)와 상호 작용하여 EUV 광(EL)을 생성하는 드롭릿을 생성하고, 진공 챔버(1130)의 내부로 드롭릿을 제공할 수 있다. 상기 드롭릿은 주석(Sn), 리튬(Li), 크세논(Xe) 중 적어도 하나를 포함할 수 있다. 예를 들어, 상기 드롭릿은 주석(Sn), 주석 화합물(예를 들어, SnBr4, SnBr2, SnH), 주석 합금(예를 들어, Sn-Ga, Sn-In, Sn-In-Ga) 중 적어도 하나를 포함할 수 있다.
드롭릿 수집부(1160)는 드롭릿 생성기(1150)의 하방에 위치하며, 레이저(OL)와 반응하지 않은 드롭릿을 수집하도록 구성될 수 있다. 상기 드롭릿 생성기(1150)로부터 제공된 드롭릿은 진공 챔버(1130) 내로 도입된 레이저(OL)와 반응하여 EUV 광(EL)을 생성시킬 수 있다. 상기 컬렉터 미러(1140)는 EUV 광(EL)을 수집 및 반사함으로써, EUV 광(EL)을 진공 챔버(1130)의 외부에 배치된 조명 광학계(1200)로 방출할 수 있다.
조명 광학계(1200)는 복수의 반사 거울을 포함하고, EUV 광원(1100)으로부터 방출된 EUV 광(EL)을 EUV 마스크(100)로 전달할 수 있다. 예를 들어, 상기 EUV 광원(1100)으로부터 방출된 EUV 광(EL)은 상기 조명 광학계(1200) 내의 반사 거울에 반사되어, 레티클 지지대(1300) 상에 배치된 EUV 마스크(100)로 입사될 수 있다.
EUV 마스크(100)는 반사 영역 및 비반사(또는 중간 반사) 영역을 구비한 반사형 마스크일 수 있다. 상기 EUV 마스크(100)는, 실리콘(Si)과 같은 낮은 열팽창률을 가지는 물질로 형성된 마스크 기판 상에 형성된 반사 다층막 및 상기 반사 다층막 상에 형성된 흡수 패턴을 포함할 수 있다. 여기서, 상기 반사 다층막은 반사 영역에 대응할 수 있고, 상기 흡수 패턴은 비반사(또는 중간 반사) 영역에 대응할 수 있다.
상기 EUV 마스크(100)는 조명 광학계(1200)를 통해 입사된 EUV 광(EL)을 반사하여 투사 광학계(1400)로 입사시킨다. 구체적으로, 상기 EUV 마스크(100)는 마스크 기판 상의 반사 다층막과 흡수 패턴이 형성하는 마스크 패턴에 기초하여, 조명 광학계(1200)로부터 입사된 광을 투사용 광으로 구조화하고, 투사 광학계(1400)로 입사시킨다. 상기 투사용 광은 EUV 마스크(100)에 기인하여 적어도 2차의 회절 차수를 통해 구조화될 수 있다. 이러한 투사용 광은 EUV 마스크(100)의 마스크 패턴에 대한 정보를 보유하면서 투사 광학계(1400)로 입사되고, 상기 투사 광학계(1400)를 통과하여 EUV 마스크(100)의 마스크 패턴에 대응하는 이미지를 반도체 기판(200) 상에 형성할 수 있다. 본 발명의 실시예에 따른 EUV 마스크(100) 및 반도체 기판(200)에 대한 상세한 내용은 후술하도록 한다.
투사 광학계(1400)는 복수의 반사 거울(1410, 1430)을 포함할 수 있다. 도면에는 상기 투사 광학계(1400) 내에 2개의 반사 거울(1410, 1430)이 도시되어 있지만, 이는 설명의 편의를 위한 것으로, 상기 투사 광학계(1400)는 이보다 많은 반사 거울을 포함할 수 있다. 예를 들어, 상기 투사 광학계(1400)는 일반적으로 4개 내지 8개의 반사 거울을 포함할 수 있다. 다만, 상기 투사 광학계(1400)에 포함된 반사 거울의 개수가 상기 수치에 한정되는 것은 아니다.
기판 스테이지(1500) 상에 반도체 기판(200)이 배치될 수 있다. 상기 기판 스테이지(1500)는 X-Y 평면 상에서 X 방향과 Y 방향으로 이동할 수 있고, X-Y 평면에 수직인 Z 방향으로 이동할 수도 있다. 상기 기판 스테이지(1500)의 이동에 의해, 상기 반도체 기판(200) 역시 이와 동일하게 X 방향, Y 방향, 및 Z 방향으로 이동할 수 있다.
도 2는 본 발명의 기술적 사상의 실시예에 따른 EUV 마스크를 개략적으로 나타내는 평면도이고, 도 3은 도 2의 AA 부분을 확대하여 나타내는 단면 및 평면 확대도이다.
도 2 및 도 3을 함께 참조하면, EUV 마스크(100)는 마스크 기판(101) 상에 제1 존(zone)(110)과 상기 제1 존(110)을 둘러싸는 제2 존(120)을 포함할 수 있다.
마스크 기판(101)은 실리콘(Si)과 같이 낮은 열팽창률을 가지는 물질로 형성될 수 있다. 또는, 상기 마스크 기판(101)은 석영(quartz), 유리, 플라스틱 등으로 이루어질 수도 있다. EUV 마스크(100)는 상기 마스크 기판(101) 상에 형성된 반사 다층막(102, 103, 104) 및 상기 반사 다층막(102, 103, 104) 상에 형성된 흡수 패턴(105)을 포함할 수 있다.
반사 다층막(102, 103, 104)은 EUV 광(EL)을 반사하는 물질로 형성될 수 있다. 상기 반사 다층막(102, 103, 104)은 예를 들어, 실리콘막(102)과 몰리브덴막(103)이 교번적으로 적층된 구조를 가질 수 있다. 예를 들어, 상기 실리콘막(102)과 상기 몰리브덴막(103)은 수십 층으로 적층될 수 있으며, 그 두께는 다양할 수 있다. 또한, 상기 반사 다층막(102, 103, 104)의 최상층에는 상기 실리콘막(102) 및 상기 몰리브덴막(103)과는 다른 루테늄막(104)이 배치될 수 있다.
흡수 패턴(105)은 EUV 광(EL)을 흡수하는 물질로 형성될 수 있다. 상기 흡수 패턴(105)은 예를 들어, TaN, TaNO, TaBO, TaBN, Lr 등으로 형성될 수 있다. 일부 실시예들에서, 상기 흡수 패턴(105)은 다층 구조로 형성되며, 탄탈륨붕소질화막(106) 및 로렌슘막(107)을 포함할 수 있다. 다만, 상기 흡수 패턴(105)의 구조가 이에 한정되는 것은 아니다.
EUV 광(EL)은 상기 EUV 마스크(100)를 향하여 입사각(IA)을 가지고 입사하여, 상기 EUV 마스크(100)에 수직하는 수직축(VA)에 반사각을 가지고 반사된다. 일부 실시예들에서, EUV 광(EL)의 상기 입사각(IA)은 약 5° 내지 7°의 범위를 가질 수 있으나, 이에 한정되는 것은 아니다.
상기 EUV 마스크(100)는 제1 존(110) 및 상기 제1 존(110)을 둘러싸는 제2 존(120)으로 구성될 수 있다. 상기 제1 존(110) 및 상기 제2 존(120)에는 서로 다른 형태의 마스크 패턴(MP)이 형성될 수 있다.
제1 존(110)은 레티클 중심점(100C)을 포함하며, 셀(cell) 영역을 패터닝하기 위한 메인 패턴(111)이 형성될 수 있다. 상기 마스크 기판(101) 상에 형성된 상기 메인 패턴(111)은 상기 흡수 패턴(105)의 일부분이거나, 상기 흡수 패턴(105)의 상보 패턴으로 구성될 수도 있다.
상기 제1 존(zone)에, X 방향 및 Y 방향을 따라 복수의 메인 패턴(111)이 벌집(honeycomb) 구조로 배치될 수 있다. 벌집 구조에 대한 상세한 내용은 후술하도록 한다.
제2 존(120)은 외곽 영역을 패터닝하기 위하여, 상기 제1 존(110)의 양쪽에서 각각 Y 방향으로 연장되는 제1 레인(120A) 및 제3 레인(120C)을 포함할 수 있다. 또한, 상기 제2 존(120)은 상기 제1 존(110)의 다른 양쪽에서 상기 제1 레인(120A) 및 제3 레인(120C)과 수직인 X 방향으로 연장되는 제2 레인(120B) 및 제4 레인(120D)을 포함할 수 있다.
일부 실시예들에서, 상기 제1 레인(120A) 및 상기 제2 레인(120B)은 제1 존(110)에 대하여 상기 제3 레인(120C) 및 상기 제4 레인(120D)과 각각 거울상 대칭일 수 있다. 다른 실시예들에서, 상기 제1 레인(120A) 및 상기 제2 레인(120B)은 상기 제3 레인(120C) 및 상기 제4 레인(120D)과 각각 동일할 수 있다.
상기 제1 레인(120A) 및 상기 제3 레인(120C)은 라인 앤드 스페이스 패턴(121, 122)을 가질 있다. 여기서, 상기 라인 패턴(121)은 적어도 2개로 구성될 수 있으며, 상기 라인 패턴(121)의 사이에 상기 스페이스 패턴(122)이 위치할 수 있다. 일부 실시예들에서, 상기 라인 패턴(121)은 직선일 수 있다.
상기 제2 레인(120B) 및 상기 제4 레인(120D)은 제1 및 제2 돌출 패턴(123, 124)을 가지는 라인 패턴일 수 있다. 여기서, 상기 제1 돌출 패턴(123)은 상기 복수의 메인 패턴(111)과 가까워지는 방향(-Y 방향)으로 배치되며, 상기 제2 돌출 패턴(124)은 상기 복수의 메인 패턴(111)과 멀어지는 방향(+Y 방향)으로 배치되어, 오목부 및 볼록부를 형성할 수 있다.
도 4는 본 발명의 기술적 사상의 실시예에 따른 EUV 마스크를 이용하여 반도체 기판 상에 스텝 앤드 리피트(step and repeat) 방식으로 마스크 패턴을 노광시키는 방법을 나타내는 개념도이다.
도 4를 참조하면, 적어도 2회의 스텝(step)을 반복(repeat)하여 반도체 기판(200) 상에 EUV 마스크(100)의 마스크 패턴(MP)이 노광되는 것을 나타낸다.
일부 실시예들에서, EUV 마스크(100)에서 반사된 EUV 광이 반도체 기판(200) 상에 형성된 포토레지스트(220)에 중첩하여 4회 조사될 수 있다.
구체적으로, 샷 1(S1)은 (+X, +Y) 방향으로 쉬프트되어 반도체 기판(200) 상에 형성된 포토레지스트(220)에 전체 도즈량의 약 25%를 조사할 수 있다. 그에 후속되는 샷 2(S2)는 (-X, +Y) 방향으로 쉬프트되어 상기 포토레지스트(220)에 전체 도즈량의 약 25%를 조사할 수 있다.
계속하여, 샷 3(S3)는 (+X, -Y) 방향으로 쉬프트되어 상기 포토레지스트(220)에 전체 도즈량의 약 25%를 조사할 수 있다. 그에 후속되는 샷 4(S4)는 (-X, -Y) 방향으로 쉬프트되어 상기 포토레지스트(220)에 전체 도즈량의 약 25%를 조사할 수 있다.
이와 같이, 4회의 스텝을 반복하여 노광을 수행하는 경우, EUV 마스크(100)의 일부에 결함(DF)이 존재하더라도, 반도체 기판(200)에는 상기 결함(DF)이 전사되지 않을 수 있다. 왜냐하면, 4회의 스텝이 수행되는 동안 EUV 마스크(100)가 서로 다른 방향으로 쉬프트하므로, 상기 결함(DF)에 대응하는 반도체 기판(200)의 서로 다른 부분에 EUV 광이 1회씩만 조사될 수 있기 때문이다. 이에 따라, 상기 결함(DF)에 해당하는 포토레지스트(220) 부분에서 스레숄드(threshold) 광량(Th, 도 5 참조)을 초과할 수 없으므로, 상기 결함(DF)이 포토레지스트(220)에 최종 패턴으로 전사되지 않을 수 있다.
EUV 노광 장치(1000, 도 1a 참조)에 사용되는 상기 포토레지스트(220)는 약 80℃ 내지 150℃의 온도에서 증착되며, 약 200㎚ 내지 600㎚의 두께로 형성될 수 있으나, 증착 온도와 형성 두께가 상기 수치에 한정되는 것은 아니다.
일반적으로, 네거티브톤 현상(negative tone development)에 사용되는 포토레지스트(220)는 화학 증폭형의 포토레지스트 물질이 사용될 수 있고, 노광된 부분(즉, 스레숄드 광량 이상의 광이 조사된 부분)이 잔존하고, 노광되지 않은 부분(즉, 스레숄드 광량 이상의 광이 조사되지 않은 부분)은 용매에 의하여 제거될 수 있다.
본 발명의 실시예에서, EUV 마스크(100)는 이러한 네거티브톤 현상에 사용되는 상기 포토레지스트(220)를 원하는 마스크 패턴(MP)으로 패터닝하기 위해, 상기 포토레지스트(220)를 노광하는데 사용되는 레티클(reticle)을 지칭한다. 다만, 이에 한정되는 것은 아니고, 상기 포토레지스트(220)는 포지티브톤 현상(positive tone development)에 사용되는 포토레지스트 물질이 사용될 수도 있다.
도 5는 중첩 노광하였을 때 포토레지스트에 조사된 광량을 개념적으로 나타내는 개념도이다.
도 5를 참조하면, 제2 존(120)을 벗어나 그에 이웃한 영역에도 스레숄드 광량(Th)을 초과하는 광이 조사됨으로써, 의도했던 제2 존(120)의 폭보다 더 큰 폭의 포토레지스트 패턴(220R)이 얻어진다.
본 발명과 다른, 종래의 경우에는 제2 존(120)의 디자인이 제1 존(110)에도 영향을 미치기 때문에, 제1 존(110)을 디자인 단계부터 재시작해야 할 수 있다. 구체적으로, 제2 존(120)을 형성하는 데 필요한 EUV 광이 과도하게 확장됨으로써, 이러한 영향까지 고려하여야 한다.
즉, 반도체 기판(200) 상에 셀 영역을 생성하기 위한 제1 존(110)을 시행착오 또는 컴퓨터 시뮬레이션 등의 방법으로 디자인 및 검증하는 단계를 반복적으로 수행할 필요가 있다. 이에 따라, 제품 생산을 위한 EUV 마스크를 제조하는데 오랜 기간과 추가 비용이 요구될 수 있다.
이와 달리, 본 발명의 실시예에 따른 EUV 마스크의 OPC(Optical Proximity Correction) 방법(S10, 도 9 참조)을 이용하면, 제1 존(110) 및 제2 존(120)을 각각 분리하여 디자인할 수 있으므로, 제1 존(110)을 용이하게 디자인하여 즉시 적용하는 것이 가능하며, 제2 존(120)의 디자인만을 수정하여 원하는 폭을 가지는 포토레지스트 패턴(220R)을 얻을 수 있다.
도 6은 본 발명의 기술적 사상의 실시예에 따른 마스크 패턴의 일부 및 이에 대응하는 포토레지스트 패턴의 일부를 나타내는 평면도이고, 도 7은 도 6의 BB 부분을 확대하여 메인 패턴의 벌집 구조 배치를 설명하기 위한 도면이다.
도 6 및 도 7을 함께 참조하면, EUV 마스크(100)의 마스크 패턴(MP)에 대응하는 이미지를 반도체 기판(200) 상의 포토레지스트 패턴(220R)으로 전사한 모습을 나타낸다.
EUV 마스크(100)에는 마스크 패턴(MP)이 배치될 수 있다. 구체적으로, 상기 EUV 마스크(100)에는 X 방향 및 Y 방향을 따라 복수의 메인 패턴(111)이 벌집 구조로 배치될 수 있다. 또한, 상기 EUV 마스크(100)에서 제1 레인(120A)은 라인 앤드 스페이스 패턴(121, 122)을 가질 수 있으며, 제2 레인(120B)은 제1 및 제2 돌출 패턴(123, 124)을 가지는 라인 패턴일 수 있다.
이에 대응하는 반도체 기판(200)에는, 상기 EUV 마스크(100)에 배치되는 마스크 패턴(MP)과 유사한 형태의 포토레지스트 패턴(220R)이 형성될 수 있다. 다만, EUV 노광 공정의 특성상, 마스크 패턴(MP)과 포토레지스트 패턴(220R)이 실질적으로 동일하게 형성되지 않을 수 있다.
개략적으로, 상기 EUV 마스크(100)의 제1 존(110)에 대응하는 상기 반도체 기판(200)의 셀 영역(CR)에, 복수의 메인 패턴(111)과 유사한 복수의 써클 패턴(221)이 규칙적으로 형성될 수 있다. 또한, 상기 EUV 마스크(100)의 제2 존(120)에 대응하는 상기 반도체 기판(200)의 외곽 영역(OR)에, 제1 및 2 레인(120A, 120B)과 유사한 댐 패턴의 가장자리(222A, 222B)가 형성될 수 있다.
앞서 설명한 바와 같이, 4회의 중첩 노광 과정에서 댐 패턴의 Y 방향으로 연장되는 가장자리(222A)의 폭이 의도했던 폭보다 과도하게 넓어지는 현상을 개선하기 위하여, 제1 레인(120A)을 라인 앤드 스페이스 패턴(121, 122)으로 형성할 수 있다. 이와 같이, EUV 마스크(100)의 마스크 패턴(MP)을 디자인하고 본 발명의 실시예에 따른 EUV 마스크의 OPC 방법(S10, 도 9 참조)을 이용하여 검증한 결과, 댐 패턴의 가장자리(222A, 222B)를 의도했던 폭으로 형성할 수 있다.
본 발명의 기술적 사상에 의한 EUV 마스크(100)의 복수의 메인 패턴(111) 및 이에 대응하는 반도체 기판(200)의 복수의 써클 패턴(221)은 각각 벌집 구조로 배치될 수 있다. 여기서는 설명의 편의를 위하여, 복수의 메인 패턴(111)의 벌집 구조에 대하여만 설명하기로 한다.
벌집 구조는 육각형의 꼭짓점들(H1, H2, H3, H4, H5, H6)과 중심점(Hc)으로 복수의 메인 패턴(111)이 배치되는 구조를 가질 수 있다. 복수의 메인 패턴(111)은 도시된 바와 같이, X 방향 및 Y 방향으로 벌집 구조가 겹쳐서 연속되는 구조로 배치될 수 있다.
구체적으로, 중심 육각형(Hec, 실선으로 도시됨)의 6개의 꼭짓점들(H1, H2, H3, H4, H5, H6) 각각은 이웃하여 배치된 6개의 육각형의 각각의 중심점이 되고, 중심 육각형(Hec)의 중심점(Hc)은 6개의 육각형에 의해 서로 공유되는 구조로 복수의 메인 패턴(111)이 배치될 수 있다.
예를 들어, 제2 꼭짓점(H2)이 제2 육각형(He2, 일점쇄선으로 도시됨)의 중심점이 되고, 제5 꼭짓점(H5)은 제5 육각형(He5, 점선으로 도시됨)의 중심점이 되며, 중심 육각형(Hec)의 중심점(Hc)은 제2 육각형(He2) 및 제5 육각형(He5)의 6개의 꼭짓점들 중 하나로서 서로 공유될 수 있다.
복수의 메인 패턴(111)의 벌집 구조에서 육각형은 정육각형일 수 있다. 또한, 중심점(Hc)을 공유하는 6개의 삼각형은 모두 정삼각형일 수 있다. 이에 따라, 하나의 육각형 내에서 이웃하는 꼭짓점들 사이 또는 꼭짓점과 중심점 사이는 모두 동일한 간격으로 배치될 수 있다.
이와 같이, 복수의 메인 패턴(111)이 벌집 구조로 배치됨으로써, 복수의 메인 패턴(111)이 서로 일정한 간격으로 유지되어, 복수의 메인 패턴(111)이 반도체 기판(200) 상에 복수의 써클 패턴(221)으로 구현될 때, 복수의 써클 패턴(221)이 복수의 메인 패턴(111)과 실질적으로 동일한 구조로 형성될 수 있다.
도 8은 본 발명의 기술적 사상의 실시예에 따른 반도체 소자의 패턴 형성 방법을 설명하기 위해 포토레지스트 패턴을 나타내는 평면도이다.
도 8을 참조하면, 반도체 기판(200) 상에 X 방향 및 Y 방향을 따라 배치된 복수의 써클 패턴(221) 및 4개의 가장자리(222A, 222B, 222C, 222D)를 가지는 폐쇄된 사각의 댐 패턴(222)을 가지는 포토레지스트 패턴(220R)을 나타낸다. 설명의 편의를 위하여, 포토레지스트 패턴(220R)을 이상적으로 도시하였다.
반도체 기판(200)에는 셀 영역(SR) 및 상기 셀 영역(SR)을 둘러싸는 외곽 영역(OR)이 정의될 수 있다. 상기 셀 영역(SR)에는 복수의 트랜지스터 및 복수의 커패시터 등이 형성될 수 있다.
셀 영역(SR)에서, 복수의 써클 패턴(221)은 벌집 구조로 배치될 수 있다. 외곽 영역(OR)에서, 폐쇄된 사각의 댐 패턴(222)이 복수의 써클 패턴(221)을 둘러쌀 수 있다. 여기서, X 방향으로 마주보며 Y 방향으로 연장되는 댐 패턴(222)의 2개의 가장자리(222A, 222C)와 이웃하는 복수의 써클 패턴(221)은 직선의 라인 형태(221A)로 배치될 수 있다. 이와 달리, Y 방향으로 마주보며 X 방향으로 연장되는 댐 패턴(222)의 마주보는 2개의 가장자리(222B, 222D)와 이웃하는 복수의 써클 패턴(221)은 지그재그의 라인 형태(221B)로 배치될 수 있다.
상기 복수의 써클 패턴(221) 및 상기 댐 패턴(222)을 형성하기 위하여 본 발명의 실시예에 따른 EUV 마스크(100, 도 6 참조)를 이용한 포토리소그래피 공정을 수행할 수 있다. 상기 EUV 마스크(100, 도 6 참조)에 형성된 마스크 패턴(MP, 도 6 참조)은 상기 복수의 써클 패턴(221) 및 상기 댐 패턴(222)에 대응할 수 있음은 앞서 살펴본 바와 같다.
도 9는 본 발명의 기술적 사상의 실시예에 따른 EUV 마스크의 OPC 방법의 과정을 개략적으로 나타내는 흐름도이다.
도 9를 참조하면, EUV 마스크의 OPC 방법(S10)은 제1 내지 제6 단계(S110 내지 S160)의 공정 순서를 포함할 수 있다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 수행될 수도 있다.
본 발명의 기술적 사상에 따른 EUV 마스크의 OPC 방법(S10)은, EUV 마스크에 최초의 마스크 패턴을 디자인하는 제1 단계(S110), EUV 마스크를 서로 다른 방향으로 쉬프트하여 4회의 중첩 노광을 실시하는 제2 단계(S120), 각각의 노광에서 에어리얼 이미지(aerial image)를 획득하는 제3 단계(S130), 획득한 에어리얼 이미지들을 병합하는 제4 단계(S140), 병합된 이미지를 포토레지스트 패턴에 적용하는 제5 단계(S150), 및 최종 포토레지스트 패턴의 이미지를 획득하는 제6 단계(S160)를 포함할 수 있다.
본 발명의 기술적 사상에 따른 EUV 마스크의 OPC 방법(S10)은, 상기 제1 내지 제6 단계(S110 내지 S160)의 과정을 제1 존(110, 도 2 참조) 및 제2 존(120, 도 2 참조)에서 각각 수행할 수 있다. 다시 말해, 상기 EUV 마스크의 OPC 방법(S10)은 복수의 메인 패턴(111, 도 2 참조)을 형성하는 제1 OPC 방법(S10과 실질적 동일) 및 제1 내지 제4 레인(120A, 120B, 120C, 120D)을 형성하는 제2 OPC 방법(S10과 실질적 동일)으로 각각 분리하여 수행할 수 있다.
상기 제1 내지 제6 단계(S110 내지 S160) 각각에 대한 기술적 특징은 전술한 EUV 마스크(100, 도 4 참조) 및 반도체 기판(200, 도 4 참조)을 통하여 설명하였으므로, 여기서는 상세한 설명을 생략하도록 한다.
도 10은 본 발명의 기술적 사상의 실시예에 따른 반도체 소자의 패턴 형성 방법으로 제작된 반도체 소자의 개략적인 레이아웃이다.
도 10을 참조하면, 반도체 소자(300)는 사선(diagonal line or oblique line)의 바(bar) 형태의 복수의 활성 영역(ACT)을 포함할 수 있다.
활성 영역(ACT) 상에, 활성 영역(ACT)을 가로질러 X 방향으로 상호 평행하게 연장하는 복수의 워드 라인(WL)이 배치될 수 있다. 워드 라인(WL)은 등간격으로 배치될 수 있다. 워드 라인(WL) 상에는 워드 라인(WL)과 직교하는 Y 방향으로 상호 평행하게 연장하는 복수의 비트 라인(BL)이 배치될 수 있다. 비트 라인(BL) 역시 등간격으로 배치될 수 있다.
한편, 본 발명에 따른 반도체 소자(300)는 활성 영역(ACT) 상에 형성된 다양한 컨택 배열들, 예를 들어, 다이렉트 컨택(DC), 매몰 컨택(BC), 및 랜딩 패드(LP) 등을 포함할 수 있다. 여기서, 다이렉트 컨택(DC)은 활성 영역(ACT)을 비트 라인(BL)에 연결시키는 컨택을 의미하고, 매몰 컨택(BC)은 활성 영역(ACT)을 커패시터의 하부 전극(미도시)에 연결시키는 컨택을 의미할 수 있다.
한편, 일반적인 배치 구조상 매몰 컨택(BC)과 활성 영역(ACT)의 접촉 면적이 매우 작을 수 있다. 그에 따라, 활성 영역(ACT)과 접촉 면적 확대와 함께 커패시터의 하부 전극과의 접촉 면적 확대를 위해 도전성의 랜딩 패드(LP)가 도입될 수 있다. 랜딩 패드(LP)는 활성 영역(ACT)과 매몰 컨택(BC) 사이에 배치될 수도 있고, 매몰 컨택(BC)과 커패시터의 하부 전극 사이에 배치될 수도 있다.
본 실시예의 반도체 소자(300)에서, 다이렉트 컨택(DC)은 활성 영역(ACT)의 중앙 부분으로 배치될 수 있고, 매몰 컨택(BC)은 활성 영역(ACT)의 양 끝단 부분으로 배치될 수 있다. 매몰 컨택(BC)이 활성 영역(ACT)의 양 끝단 부분으로 배치됨에 따라, 랜딩 패드(LP)는 활성 영역(ACT)의 양 끝단에 인접하여 매몰 컨택(BC)과 일부 오버랩되도록 배치될 수 있다.
한편, 워드 라인(WL)은 반도체 소자(300)의 반도체 기판 내에 매몰된 구조로 형성되고, 다이렉트 컨택(DC)과 매몰 컨택(BC) 사이의 활성 영역(ACT)을 가로질러 배치될 수 있다. 도시된 바와 같이, 2개의 워드 라인(WL)이 하나의 활성 영역(ACT)을 가로지르도록 배치되며, 활성 영역(ACT)이 사선 형태로 배치됨으로써, 워드 라인(WL)과 90°미만의 소정 각도를 가질 수 있다.
다이렉트 컨택(DC) 및 매몰 컨택(BC)은 대칭적으로 배치되며, 그에 따라 X축 및 Y축을 따라 일직선 상에 배치될 수 있다. 한편, 랜딩 패드(LP)는 다이렉트 컨택(DC) 및 매몰 컨택(BC)과 달리 비트 라인(BL)이 연장하는 X 방향으로 지그재그 형태로 배치될 수 있다. 또한, 워드 라인(WL)이 연장하는 Y 방향으로는 각 비트 라인(BL)의 동일한 측면 부분과 오버랩되도록 배치될 수 있다. 예를 들어, 첫 번째 라인의 랜딩 패드(LP) 각각은 대응하는 비트 라인(BL)의 왼쪽 측면과 오버랩되며, 두 번째 라인의 랜딩 패드(LP) 각각은 대응하는 비트 라인(BL)의 오른쪽 측면과 오버랩될 수 있다.
본 실시예의 반도체 소자(300)는 랜딩 패드(LP) 형성을 위한 오픈 영역의 노광 공정 시에, 정확하게 디자인이 가능하고 결함 발생이 적은 EUV 마스크를 이용하여 반도체 기판 상에 정확한 형태의 미세한 포토레지스트 패턴을 형성함으로써, 생산성 및 효율성을 높이는 효과가 있다.
도 11a 및 도 11b는 도 10의 I-I' 선 및 Ⅱ-Ⅱ' 선을 따라 절단한 단면도들이다.
도 11a 및 도 11b를 함께 참조하면, 포토레지스트 패턴(220R)을 식각 마스크로 이용하여, 매몰 컨택(380)에 연결되는 랜딩 패드(LP)를 형성한 반도체 소자(300)의 형태를 나타낸다.
먼저, 반도체 소자(300)의 형성 과정을 간략히 설명하면 다음과 같다. 반도체 기판(310)에 소자 분리용 트렌치(312)를 형성하고, 상기 소자 분리용 트렌치(312) 내에 소자 분리막(314)을 형성한다. 상기 소자 분리막(314)에 의해 반도체 기판(310) 내에 활성 영역(316)이 정의될 수 있다. 저면에 단차가 형성된 워드 라인 트렌치(318)를 형성하고, 이의 내부에 게이트 유전막(322), 워드 라인(324), 및 매몰 절연막(326)을 차례로 형성한다. 층간 절연막 패턴(330) 및 다이렉트 컨택(335) 상에 비트 라인 구조체(340)를 형성한다. 비트 라인 구조체(340)의 양 측벽 상에 다중막 스페이서(350)를 형성한다. 비트 라인 구조체(340) 및 다중막 스페이서(350)의 상면을 덮은 제1 절연막(370)을 형성한다. 비트 라인 구조체(340) 및 다중막 스페이서(350)의 상면을 노출하도록 복수의 매몰 컨택(380)을 형성한다. 비트 라인 구조체(340) 및 다중막 스페이서(350)의 상면을 덮는 금속막(390)을 형성한다.
이후, 금속막(390) 위에 포토레지스트 패턴(220R)을 형성한 후, 상기 포토레지스트 패턴(220R)을 식각 마스크로 이용하여, 금속막(390)과 하부의 비트 라인 구조체(340) 및 다중막 스페이서(350)의 일부를 식각하여, 매몰 컨택(380)에 각각 연결되는 복수의 랜딩 패드(LP)를 형성한다.
상기 포토레지스트 패턴(220R)은, 랜딩 패드(LP)와 유사하게 각각 분리되어 있는 써클 형태를 가질 수 있다. 그에 따라, 상기 포토레지스트 패턴(220R)을 식각 마스크로 이용한 랜딩 패드(LP) 형성 공정 중에, 도시된 바와 같이, 랜딩 패드용 그루브(G_LP)가 형성된다. 이러한 랜딩 패드용 그루브(G_LP)를 통해 각각의 랜딩 패드(LP)가 서로 분리될 수 있으며, 전기적으로 절연될 수 있다. 또한, 랜딩 패드용 그루브(G_LP)를 통해 비트 라인 구조체(340)의 측면과 및 다중막 스페이서(350)의 상면이 노출될 수 있다.
구체적으로, 랜딩 패드용 그루브(G_LP) 형성 공정 중 비트 라인 구조체(340)의 절연 캡핑 라인(348)의 상부 부분 및 절연 캡핑 라인(348)의 측벽에 형성된 다중막 스페이서(350)의 상부 부분이 제거되고, 그에 따라, 절연 캡핑 라인(348)의 측면과 다중막 스페이서(350)의 상면이 랜딩 패드용 그루브(G_LP) 통해 노출될 수 있다.
이와 같이, 랜딩 패드(LP) 형성 후, 상기 포토레지스트 패턴(220R)을 애싱 및 스트립 공정으로 제거할 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 기술적 사상의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: EUV 마스크 110: 제1 존
111: 메인 패턴 120: 제2 존
121: 라인 패턴 122: 스페이스 패턴
200: 반도체 기판 220: 포토레지스트
220R: 포토레지스트 패턴 300: 반도체 소자

Claims (10)

  1. 셀 영역 및 상기 셀 영역을 둘러싸는 외곽 영역이 정의된 반도체 기판을 준비하는 단계;
    상기 반도체 기판 상에 포토레지스트를 도포하는 단계;
    EUV 마스크에서 반사되는 EUV 광을 상기 포토레지스트에 중첩하여 조사하는 단계;
    상기 포토레지스트를 현상하여, 상기 셀 영역 및 상기 외곽 영역에 포토레지스트 패턴을 형성하는 단계; 및
    상기 포토레지스트 패턴을 식각 마스크로 이용하여, 상기 반도체 기판을 식각하는 단계;를 포함하고,
    상기 EUV 마스크는,
    상기 셀 영역에 대응하는 제1 존(zone)에, 제1 방향 및 상기 제1 방향과 수직인 제2 방향을 따라 배치된 복수의 메인 패턴; 및
    상기 외곽 영역에 대응하는 제2 존에, 상기 복수의 메인 패턴을 둘러싸며, 상기 제1 방향으로 연장되고 라인 앤드 스페이스 패턴을 가지는 제1 레인(lane) 및 상기 제2 방향으로 연장되고 돌출 패턴을 가지는 제2 레인;을 포함하는,
    반도체 소자의 패턴 형성 방법.
  2. 제1항에 있어서,
    상기 복수의 메인 패턴은 벌집(honeycomb) 구조로 배치되고,
    육각형의 꼭짓점들에 위치하는 메인 패턴들과 육각형의 중심점에 위치하는 메인 패턴이 육각형 구조를 구성하고,
    상기 육각형 구조의 꼭짓점들에 위치하는 메인 패턴들이 각각 다른 6개의 육각형 구조의 중심점에 위치하는 메인 패턴이 되며,
    상기 육각형 구조의 중심점에 위치하는 메인 패턴이 상기 다른 6개의 육각형 구조의 꼭짓점들에 위치하는 메인 패턴들 중 하나로서 서로 공유되는 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.
  3. 제1항에 있어서,
    상기 EUV 마스크의 상기 복수의 메인 패턴에 대응하는 상기 반도체 기판의 상기 셀 영역에, 복수의 써클 형태의 포토레지스트 패턴이 규칙적으로 형성되는 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.
  4. 제1항에 있어서,
    상기 EUV 마스크의 상기 제1 및 2 레인에 대응하는 상기 반도체 기판의 상기 외곽 영역에, 폐쇄된 사각의 댐 형태의 포토레지스트 패턴이 형성되는 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.
  5. 제4항에 있어서,
    상기 제1 레인과 이웃하는 복수의 메인 패턴은 상기 제1 방향을 따라 직선 라인 상에 배치되는 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.
  6. 제4항에 있어서,
    상기 제2 레인과 이웃하는 복수의 메인 패턴은 상기 제2 방향을 따라 지그재그 라인 상에 배치되는 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.
  7. 제1항에 있어서,
    상기 EUV 마스크에서 반사된 EUV 광이 상기 반도체 기판 상에 형성된 상기 포토레지스트에 중첩하여 N회(여기서, N은 2 이상의 정수) 조사되었을 때,
    상기 제1 및 2 레인에 대응되는 상기 포토레지스트에 스레숄드(threshold) 광량을 초과하는 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.
  8. 제7항에 있어서,
    상기 반도체 기판의 중심점에서부터 상기 EUV 마스크를 서로 다른 방향으로 쉬프트하여, 상기 스레숄드 광량에 해당하는 도즈량의 1/N의 도즈량으로, N회를 상기 포토레지스트에 중첩하여 조사하는 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.
  9. 제1항에 있어서,
    상기 제1 레인의 상기 라인 앤드 스페이스 패턴은 적어도 2개의 라인 패턴으로 구성되는 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.
  10. 제1항에 있어서,
    상기 제2 레인의 상기 돌출 패턴은 상기 복수의 메인 패턴과 가까워지는 방향 및 멀어지는 방향으로 각각 형성되는 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.
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