KR20230046009A - 반도체 장치 제조 방법. - Google Patents

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KR20230046009A
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region
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solder paste
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KR1020210128952A
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이혜경
정승부
강태규
민경득
오남용
황재선
강동길
하은
정학산
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삼성전자주식회사
성균관대학교산학협력단
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Abstract

본 발명의 기술적 사상은 지지부 상에 마스크를 배치하는 단계; 상기 마스크 상에 실장 영역 및 비실장 영역을 가지는 기판을 배치하는 단계; 상기 기판의 상기 실장 영역 상에 솔더 페이스트를 도포하는 단계; 상기 솔더 페이스트가 도포된 상기 실장 영역 상에 적어도 하나 이상의 전자 장치를 배치하는 단계; 및
상기 기판과 이격되어 상기 기판의 상부에 배치된 광원으로부터 상기 기판에 광을 조사하여 광 솔더링 공정을 수행하는 단계; 를 포함하고, 상기 마스크는 상기 비실장 영역 하부에 위치한 제1 영역 및 상기 실장 영역 하부에 위치한 제2 영역을 포함하는 반도체 장치 제조 방법을 제공한다.

Description

반도체 장치 제조 방법. {Method for Manufacturing Semiconductor devices}
본 발명의 기술적 사상은 반도체 장치 제조 방법에 관한 것이다. 더 구체적으로는, 반도체 장치의 열 손상을 방지하고, 반도체 장치 제조 설비의 수명을 늘릴 수 있는 반도체 장치 제조 방법에 관한 것이다.
전자 산업의 비약적인 발전에 따라, 고성능의 반도체가 요구되고 있다. 이러한 요구에 따라, 다양한 소자들이 반도체 장치에 실장되고 있다. 소자들을 실장하기 위해 와이어 본딩, 솔더링 등의 다양한 방법이 이용된다. 솔더링의 경우, 열풍, 레이저 등의 열원을 이용해 열을 인가함으로써 소자들이 반도체 장치에 실장된다.
본 발명의 기술적 사상이 해결하고자 하는 과제는 반도체 장치의 손상을 방지하고, 반도체 장치의 신뢰성을 확보할 수 있는 반도체 장치 제조 방법을 제공하는데 있다.
상술한 과제를 해결하기 위하여 본 발명의 기술적 사상은 지지부 상에 마스크를 배치하는 단계; 상기 마스크 상에 실장 영역 및 비실장 영역을 가지는 기판을 배치하는 단계; 상기 기판의 상기 실장 영역 상에 솔더 페이스트를 도포하는 단계; 상기 솔더 페이스트가 도포된 상기 실장 영역 상에 적어도 하나 이상의 전자 장치를 배치하는 단계; 및 상기 기판과 이격되어 상기 기판의 상부에 배치된 광원으로부터 상기 기판에 광을 조사하여 광 솔더링 공정을 수행하는 단계; 를 포함하고, 상기 마스크는 상기 비실장 영역 하부에 위치한 제1 영역 및 상기 실장 영역 하부에 위치한 제2 영역을 포함하는 반도체 장치 제조 방법을 제공한다.
상술한 과제를 해결하기 위하여 본 발명의 기술적 사상은 지지부 상에 마스크를 배치하는 단계; 상기 마스크 상에 실장 영역 및 비실장 영역을 가지는 기판을 배치하는 단계; 상기 기판의 상기 실장 영역 상에 솔더 페이스트를 도포하는 단계; 상기 솔더 페이스트가 도포된 상기 실장 영역 상에 적어도 하나의 전자 장치를 배치하는 단계; 상기 기판의 일부분 상에 커버층을 도포하는 단계; 및 상기 기판과 이격되어 상기 기판의 상부에 배치된 광원으로부터 상기 기판에 광을 조사하여 광 솔더링 공정을 수행하는 단계; 를 포함하고, 상기 마스크는 상기 비실장 영역 하부에 위치한 제1 영역 및 상기 실장 영역 하부에 위치한 제2 영역을 포함하는 반도체 장치 제조 방법을 제공한다.
상술한 과제를 해결하기 위하여 본 발명의 기술적 사상은 지지부 상에 마스크를 배치하는 단계; 실장 영역 및 비실장 영역을 가지는 기판을 예열하는 단계; 상기 마스크 상에 상기 기판을 이송하는 단계; 상기 기판의 상기 실장 영역 상에 솔더 페이스트를 도포하는 단계; 상기 솔더 페이스트가 도포된 상기 실장 영역 상에 적어도 하나의 전자 장치를 배치하는 단계; 및 상기 기판과 이격되어 상기 기판의 상부에 배치된 광원으로부터 상기 기판에 광을 조사하여 광 솔더링 공정을 수행하는 단계; 를 포함하고, 상기 마스크는 상기 비실장 영역 하부에 위치한 제1 영역 및 상기 실장 영역 하부에 위치한 제2 영역을 포함하는 반도체 장치 제조 방법을 제공한다.
본 발명의 예시적인 실시예들에 의하면, 반도체 장치 제조 방법은 광 솔더링을 이용해 대면적 공정을 수행할 수 있으며 소자를 빠르게 실장할 수 있다. 또한 반도체 장치 제조 방법은 마스크를 기판 하부에 배치하고 솔더링을 수행함으로써, 반도체 장치의 열 손상을 방지하고 반도체 장치 제조 설비의 수명을 늘릴 수 있다.
도 1은 본 발명의 예시적 실시예에 따른 반도체 장치 제조 방법을 개략적으로 나타내는 흐름도이다.
도 2a 내지 도 2e는 본 발명의 예시적인 실시예에 따른 반도체 장치 제조 방법의 각 단계를 개략적으로 나타내는 단면도이다.
도 3은 마스크 물질의 열전도도 차이에 따른 솔더링 공정의 결과를 보여주는 상면도이다.
도 4a 내지 도 4b는 도 2e의 E 영역에 대응되는 영역의 확대도이다.
도 5a는 본 발명의 일 실시예에 다른 반도체 장치 제조 방법을 개략적으로 나타내는 흐름도이다. 도 5b는 본 발명의 일 실시예에 따른 반도체 장치 제조 방법의 S230 단계를 개략적으로 나타내는 개념도이다.
도 6a는 본 발명의 일 실시예에 따른 반도체 장치 제조 방법을 개략적으로 나타내는 흐름도이다. 도 6b는 본 발명의 일 실시예에 따른 반도체 장치 제조 방법의 S320 단계를 개략적으로 나타내는 개념도이다. 도 6c는 본 발명의 일 실시예에 따른 반도체 장치 제조 방법의 S331 단계를 개략적으로 나타내는 개념도이다.
이하, 첨부한 도면을 참조하여 본 발명의 기술적 사상의 실시예들에 대해 상세히 설명한다. 도면 상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
도 1은 본 발명의 예시적 실시예에 따른 반도체 장치 제조 방법(S100)을 개략적으로 나타내는 흐름도이다. 도 2a 내지 2e는 본 발명의 예시적인 실시예에 따른 반도체 장치 제조 방법의 각 단계를 개략적으로 나타내는 단면도이다.
도 1 및 도 2a를 참조하면, 마스크(1200)는 지지부(1100) 상에 배치될 수 있다(S110). 이 때, 지지부(1100)와 마스크(1200)는 수평 방향으로 평행할 수 있다. 지지부(1100)의 제1 수평 방향(X 방향) 길이 및 제2 수평 방향 길이(Y 방향)는 각각 마스크(1200)의 제1 수평 방향(X 방향) 길이 및 제2 수평 방향(Y 방향) 길이보다 같거나 더 길 수 있다. 여기서 제1 수평 방향은 X축 방향을 의미하고, 제2 수평 방향은 Y축 방향을 의미하며, 제1 수평 방향과 제2 수평 방향은 서로 직교한다.
마스크(1200)의 하면은 지지부(1100)의 상면과 접촉할 수 있다. 마스크(1200)는 X-Y 평면을 따라 평행하게 연장될 수 있다. 마스크(1200)는 제1 영역(S1) 및 제2 영역(S2)을 포함할 수 있다. 제1 영역(S1)은 기판(110)(도 2b 참조) 상의 비실장 영역(R1) 하부에 위치하고, 제2 영역(S2)은 기판(110)(도 2b 참조) 상의 실장 영역(R2) 하부에 위치할 수 있다. 이 때, 제1 영역(S1)의 상면은 비실장 영역(R1)의 하면과 접할 수 있으며, 제1 영역(S1)의 하면은 지지부(1100)와 접할 수 있다. 또한, 제2 영역(S2)의 상면은 실장 영역(R2)의 하면과 접할 수 있고 제2 영역(S2)의 하면은 실장 영역(R2)의 하면과 접할 수 있다. 제1 영역(S1)의 제1 수평 방향(X 방향) 길이 및 제2 수평 방향(Y 방향) 길이는 각각 비실장 영역(R1)의 제1 수평 방향(X 방향) 길이 및 제2 수평 방향(Y 방향) 길이와 같을 수 있으며, 제2 영역(S2)의 제1 수평 방향(X 방향) 길이 및 제2 수평 방향(Y 방향) 길이는 실장 영역(R2)의 제1 수평 방향(X 방향) 길이 및 제2 수평 방향(Y 방향) 길이와 같을 수 있다. 제1 영역(S1)과 비실장 영역(R1)은 수직 방향(Z 방향)으로 서로 중첩될 수 있으며, 제2 영역(S2)과 실장 영역(R2)은 수직 방향(Z 방향)으로 서로 중첩될 수 있다.
예시적인 실시예에서, 마스크(1200)의 제1 영역(S1)은 제1 물질(1210)으로, 제2 영역(S2)은 제2 물질(1230)으로 구성될 수 있으며, 제1 물질(1210)의 열전도도는 제2 물질(1230)의 열전도도보다 더 클 수 있다. 예를 들어, 제1 물질(1210)은 약 1W/mk 내지 약 43W/mk, 약 5W/mk 내지 약 30W/mk, 또는 약 10W/mk 내지 약 20W/mk의 열전도도를 갖는 물질, 예를 들어 유리 또는 철일 수 있고, 제2 물질(1230)은 약 0.01W/mk 내지 약 1W/mk의 열전도도를 갖는 물질일 수 있다. 이와 같이, 제1 영역(S1)을 구성하는 제1 물질(1210)의 열전도도가 제2 영역(S2)을 구성하는 제2 물질(1230)의 열전도도보다 더 크기 때문에, 열은 제1 영역(S1)을 통해 빠르게 방출되는 반면, 제2 영역(S2)을 통해서는 상대적으로 느리게 방출된다.
예시적인 실시예에서, 마스크(1200)의 수직 방향(Z 방향) 길이는 약 1mm일 수 있으나 이에 한정되는 것은 아니다.
도 1 및 도 2b를 참조하면, 마스크(1200) 상에 기판(110)이 배치되고(S121), 기판(110)의 실장 영역(R2)의 복수의 제1 패드(111) 상에 솔더 페이스트(120P)가 도포되며(S123), 솔더 페이스트(120P)가 도포된 실장 영역(R2) 상에 복수의 전자 장치(130)가 배치될 수 있다(S125).
여기서 실장 영역(R2)이란 적어도 하나 이상의 전자 장치(130)가 배치되는 기판(110) 상의 영역을 의미하고, 비실장 영역(R1)이란 적어도 하나 이상의 전자 장치(130)가 배치되지 않는 기판 상의 영역을 의미한다.
기판(110)은 마스크(1200)상에 배치될 수 있다(S121). 기판(110)은 실리콘(Si) 또는 저마늄(Ge)과 같은 IV 족 반도체, 실리콘-저마늄(SiGe) 또는 실리콘카바이드(SiC)와 같은 IV-IV 족 화합물 반도체, 또는 갈륨비소(GaAs), 인듐비소(InAs), 또는 인듐인(InP)과 같은 III-V 족 화합물 반도체를 포함할 수 있다. 기판(110) 은 활성면과 상기 활성면에 반대되는 비활성면을 가질 수 있다. 기판(110)의 상기 활성면에는 다양한 종류의 복수의 개별 소자(individual devices)를 포함하는 반도체 소자가 형성될 수 있다. 예를 들어, 복수의 개별 소자들은 다양한 미세 전자 소자(micro electronic device), 예를 들어, CMOS 트랜지스터(complementary metal-oxide semiconductor transistor), MOSFET(metal-oxide-semiconductor filed effect transistor), 시스템 LSI(large scale integration), CIS(CMOS imaging sensor) 등과 같은 이미지 센서, MEMS(micro-electro-mechanical system), 능동 소자, 및 수동 소자 등을 포함할 수 있다.
기판(110)은 복수의 제1 패드(111)를 포함할 수 있다. 복수의 제1 패드(111)는 도전성 물질, 예를 들어 구리(Cu), 알루미늄(Al), 은(Ag), 티타늄(Ti), 니켈(Ni) 중 적어도 어느 하나를 포함할 수 있다. 복수의 제1 패드들(111)은 서로 같은 물질을 포함할 수 있다. 제1 패드(111)는 기판(110)으로부터 돌출될 수 있으나 이에 한정되는 것은 아니다. 예를 들어, 제1 패드(111)의 상면은 기판(110)의 상면과 공면(Coplanar)을 이룰 수 있다. 제1 패드(111)의 상면은 솔더 페이스트(120P)의 하면과 접할 수 있다. 제1 패드(111)의 양 측벽은 기판(110)에 의해 둘러싸일 수 있다. 제1 패드(111)는 OSP(Organic Solderablility Preservative) 방식에 의해 표면 처리될 수 있으나 이에 한정되는 것은 아니다. 예를 들어, 제1 패드(111)는 HASL(Hot Air Solder Leveling) 또는 무전해금도금 등의 방식에 의해 표면 처리될 수도 있다.
솔더 페이스트(120P)는 실장 영역(R2) 상의 복수의 제1 패드들(111) 상에 도포될 수 있다(S123). 솔더 페이스트(120P) 도전성 물질, 예를 들어 구리(Cu), 주석(Sn), 은(Ag), 이들의 합금, 또는 비스무스(Bi)를 포함하는 이들의 합금 중 적어도 어느 하나를 포함할 수 있다. 예를 들어, 솔더 페이스트(120P)는 약 96.5중량%의 구리, 3.0중량%의 주석, 0.5중량%의 은을 포함하는 합금일 수 있으나 이에 한정되는 것은 아니다. 솔더 페이스트(120P)의 부피는 약 2.681X10-11m3 내지 약 2.681X10-12m3일 수 있으나 이에 한정되는 것은 아니다. 솔더 페이스트(120P)는 예를 들어, 스크린-프린팅 기법(Screen-Printing), 스텐실-프린팅 기법(Stencil Printing), 또는 다이렉트-프린팅 기법(Direct-Printing)을 통해 도포될 수 있다. 예를 들어, 스크린-프린팅 기법으로 솔더 페이스트(120P)를 도포하는 경우, 복수의 개구부를 포함하는 메탈 마스크가 기판(110) 상에 배치되어 기판(110)과 겹쳐진다. 이 때 메탈 마스크는 메탈 마스크의 복수의 개구부가 기판(110)의 실장 영역(R2)과 수직 방향으로 정렬될 수 있도록 배치된다. 메탈 마스크가 배치되면, 메탈 마스크 상에 솔더 페이스트(120P)가 뿌려진다. 그 이후, 스크린-프린터의 스퀴지(Squeegee)는 뿌려진 솔더 페이스트(120P)를 메탈 마스크의 개구부로 밀어넣는다. 이러한 과정을 통해 솔더 페이스트(120P)가 실장 영역(R2) 상에 도포될 수 있다. 메탈 마스크 개구부의 두께(수직 방향 길이)는 약 80um 내지 약 100um일 수 있고, 폭(수평 방향 길이)은 약 270um일 수 있으나 이에 한정되는 것은 아니다. 솔더 페이스트(120P)의 도포 방식은 상황에 맞게 달라질 수 있다. 예를 들어, 전자 장치들(130a, 130b)의 피치가 작기 때문에, 솔더 페이스트(120P)가 스크린-프린팅 기법에 의해 도포될 수 없는 경우에는, 솔더 페이스트(120P)는 스텐실-프린팅 기법에 의해 도포될 수 있다.
솔더 페이스트(120P)가 도포된 실장 영역(R2) 상에는 적어도 하나 이상의 전자 장치(130a, 130b)가 배치될 수 있다(S125). 이 때, 적어도 하나 이상의 전자 장치(130a, 130b)는 복수의 제2 패드(131)의 하면이 솔더 페이스트(120P)의 상면과 접하도록 정렬되어 배치될 수 있다. 전자 장치들(130a, 130b)은 예를 들어, 픽 앤 플레이스(Pick and Place) 방식에 의해 배치될 수 있으나 임의의 다른 방식에 의해 배치될 수도 있다. 도 2b에서는 기판(110) 상에 2개의 전자 장치들(130a, 130b)가 배치되는 것으로 도시되었으나 이에 한정되는 것은 아니고, 예를 들어 1개의 전자 장치가 배치될 수도 있고, 3개 이상의 전자 장치들이 배치될 수도 있다.
예시적인 실시예에서, 적어도 하나 이상의 전자 장치(130)는 반도체 칩, 반도체 패키지, 및 적층형 세라믹 콘덴서(Multi-Layer Ceramic Condenser, MLCC)를 포함하는 수동 소자 중에서 선택될 수 있다. 예를 들어, 도 2b에서는 전자 장치들(130a, 130b)이 반도체 칩으로 도시되어 있으나 이에 한정되지 않고, 제1 전자 장치(130a)는 반도체 칩이고, 제2 전자 장치(130b)는 반도체 패키지일 수 있다. 전자 장치(130)가 반도체 칩인 경우, 반도체 칩은 메모리 칩 또는 로직 칩일 수 있다. 상기 메모리 칩은 예를 들어, DRAM(Dynamic Random Access Memory) 또는 SRAM(Static Random Access Memory)과 같은 휘발성 메모리 칩이거나, PRAM(Phase-change Random Access Memory), MRAM(Magnetoresistive Random Access Memory), FeRAM(Ferroelectric Random Access Memory), 또는 RRAM(Resistive Random Access Memory)과 같은 비휘발성 메모리 칩일 수 있다. 또한, 상기 로직 칩은 예를 들어, 마이크로 프로세서, 아날로그 소자, 또는 디지털 시그널 프로세서(digital signal processor)일 수 있다. 전자 장치(130)가 반도체 패키지인 경우, 반도체 패키지는 예를 들어 SIP(System In Package), WLP(Wafer Level Package)등일 수 있다. 전자 장치(130)는 복수의 제2 패드(111)를 포함할 수 있다. 제2 패드(111)는 도전성 물질, 예를 들어 구리(Cu), 알루미늄(Al), 은(Ag), 티타늄(Ti), 니켈(Ni) 중 적어도 어느 하나를 포함할 수 있다. 제2 패드(131)가 복수인 경우, 복수의 제2 패드들(131)은 서로 같은 물질을 포함할 수 있다. 제2 패드(131)의 하면은 전자 장치(130)의 하면과 공면을 이룰 수 있다. 패드(131)의 양 측벽은 전자 장치(130)에 의해 둘러싸일 수 있다.
도 1 및 도 2c를 참조하면, 기판(110)에 광(L)을 조사함으로써, 솔더링 공정이 수행될 수 있다(S130). 예시적인 실시예에서, 상기 솔더링 공정은 광 솔더링 공정일 수 있다. 광 솔더링은 기존의 리플로우 또는 레이저 솔더링과는 달리 대면적을 갖는 반도체 장치에도 적용될 수 있다. 또한 광 솔더링은 짧은 시간 동안 고 에너지를 갖는 광(L)을 이용하기 때문에, 리플로우 또는 레이저 솔더링보다 빠르게 솔더링 공정을 수행할 수 있다. 따라서 이를 통해, 열에 더 오래 노출되어 반도체 장치의 특성이 저하되는 문제점을 해결할 수 있다.
광원(1300)은 기판(110)과 이격되어 기판(110)의 상부에 배치될 수 있다. 즉 광(L)은 광원(1300)으로부터 기판(110)을 향하는 방향으로 조사될 수 있다. 이 경우, 광(L)이 별도의 필터 또는 마스크를 거치지 않고 직접적으로 기판(110)에 조사되므로, 필터 또는 마스크에 의한 광(L) 에너지의 손실이 발생하지 않는다. 따라서 더 작은 에너지를 가진 광(L)을 이용해 솔더링 공정을 수행할 수 있으므로, 광원의 수명이 늘어난다.
예시적인 실시예에서, 광원(1300)은 제논 램프(Xenon lamp)일 수 있다. 예를 들어, 광원(1300)은 제논 플래시 램프(Xenon flash lamp)일 수 있다. 제논 플래시 램프의 파장은 약 185nm 내지 약 2000nm, 또는 약 400nm 내지 약 1200nm일 수 있다.
예시적인 실시예에서, 광(L)은 IPL(Intense Pulsed Light)일 수 있다. IPL은 넓은 파장의 스펙트럼을 가지는 짧고 강한 펄스광을 말한다. IPL은 대면적으로 다파장의 광을 조사할 수 있으며, 고강도로 짧은 펄스를 노광하여 선택적으로 가열이 가능하다는 장점이 있다. 예시적인 실시예에서, IPL의 주파수는 약 2Hz 이상일 수 있다. 예를 들어, IPL의 주파수는 약 2Hz 내지 약 4Hz일 수 있다. 예시적인 실시예에서, IPL의 펄스 폭은 약 2ms 이상일 수 있다. 예를 들어, IPL의 펄스 폭은 약 2ms 내지 약 4ms 일 수 있다. 예시적인 실시예에서, IPL의 조사 횟수는 약 6회 이상일 수 있다. 예를 들어, IPL의 조사 횟수는 약 6회 내지 약 8회일 수 있다. 다만 이에 한정되는 것은 아니고, 마스크(1200)의 구성 물질, 솔더 페이스트(120P)의 종류 등에 따라 다양할 수 있다.
예시적인 실시예에서, 광(L)은 기판(110) 전체에 조사될 수 있다. 예를 들어, 광(L)은 X-Y 평면과 평행한 기판(110) 상면 전체에 균일하게 조사될 수 있다.
도 2d를 참조하면, 기판(1300) 및 전자 장치(130)에 광(L)이 조사되면서, 광(L) 에너지는 열 에너지로 전환된다. 도 2d의 화살표들은 각각 비실장 영역(R1)으로부터 마스크(1200)의 제1 영역(S1)으로의 열(H1)전도와 실장 영역(R2)으로부터 마스크(1200)의 제2 영역(S2)으로의 열(H2)전도를 나타낸다. 상기 화살표들의 크기는 열(H1, H2)의 전도 정도를 상대적으로 표시한 것이다. 제1 영역(S1)을 구성하는 제1 물질(1210)의 열전도도는 제2 영역(S2)을 구성하는 제2 물질(1230)의 열전도도보다 더 크기 때문에, 비실장 영역(R1)의 열(H1)은 제1 영역(S1)을 통해 빠르게 방출되지만, 실장 영역(R2)의 열(H2)은 제2 영역(S2)을 통해 이보다 느리게 방출된다. 따라서 마스크(1200)의 각 영역들(S1, S2)의 열전도도 차이를 이용해 기판(110)의 비실장 영역(R1)이 열(H1)에 의해 손상을 입은 것을 방지될 수 있으며, 실장 영역(R2)에서는 열(H2)을 이용해 솔더 페이스트(120P)의 온도를 용융점까지 높여 광 솔더링 공정이 수행될 수 있다.
예시적인 실시예에서, 솔더 페이스트(120P)의 용융점은 약 180℃ 내지 약 220℃, 예를 들어 약 217℃일 수 있다.
도 2e를 참조하면, 열(H2)을 이용하여 실장 영역(R2) 상의 솔더 페이스트(120P)를 녹인 후 이를 경화시킴으로써, 광 솔더링 공정을 완료할 수 있다. 도 2d의 솔더 페이스트(120P)는 광 솔더링 공정을 통해 솔더(120)가 될 수 있다. 솔더(120)는 예를 들어, 솔더 범프일 수 있으나 이에 한정되는 것은 아니다. 광 솔더링 공정을 완료함에 따라 기판(110), 솔더(120), 및 적어도 하나 이상의 전자 장치(130)를 포함하는 반도체 장치(100)가 제조된다.
도 3은 마스크(1200) 물질의 열전도도 차이에 따른 솔더링 공정의 결과를 보여주는 상면도이다. 도 3의 좌측은 실장 영역(R2)과 수직 방향으로 서로 중첩되는 제2 영역(S2)을 구성하는 물질이 공기인 경우의 솔더링 공정의 결과를 나타내고, 도 3의 우측은 비교 예로, 실장 영역(R2)과 수직 방향으로 서로 중첩되는 제2 영역(S2)을 구성하는 물질이 유리인 경우의 솔더링 공정의 결과를 나타낸다.
도 3을 참조하면, 약 0.026W/mk의 열전도도를 갖는 공기를 마스크(1200)로 사용한 좌측의 경우에는, 마스크(1200)의 열전도도가 낮기 때문에 열이 쉽게 방출되지 않는다. 따라서 열을 이용해 솔더링 공정이 수행될 수 있다. 이 경우, 실장 영역(R2) 상에 수평 방향으로 도포되었던 솔더 페이스트(120P)는 서로 응집하면서 솔더(120)가 되고, 솔더(120)는 수평을 유지하지 못한다. 따라서 수평을 유지하지 못하는 솔더(120)에 의해 빛이 난반사 되어 실장 영역(R2)이 보이지 않는다. 반면 약 1W/mk 내지 약 1.1W/mk의 열전도도를 갖는 유리를 마스크(1200)로 사용한 우측의 경우에는, 마스크(1200)의 열전도도가 높기 때문에 열이 쉽게 방출된다. 따라서 열이 충분하지 않아 솔더링 공정이 수행될 수 없다. 이 경우, 실장 영역(R2) 상에 수평 방향으로 도포되었던 솔더 페이스트(120P)는 솔더(120)가 되지 않고, 여전히 수평을 유지할 수 있다. 따라서 솔더 페이스트(120P)에 의해 빛이 반사되어 실장 영역(R2)이 보일 수 있다.
도 4a 내지 도 4b는 도 2e의 E 영역에 대응되는 영역의 확대도이다.
도 4a를 참조하면, 마스크(1200a)는 기판(110)의 실장 영역(R2) 하부에 위치하는 개구부(O)를 포함할 수 있다. 즉 비실장 영역(R1)의 하부에는 마스크(1200a)를 구성하는 물질이 위치하고, 실장 영역(R2)의 하부에는 개구부(O)가 위치할 수 있다. 마스크(1200a)를 구성하는 물질의 제1 수평 방향(X 방향) 길이 및 제2 수평 방향(Y 방향) 길이는 각각 비실장 영역(R1)의 제1 수평 방향(X 방향) 길이 및 제2 수평 방향(Y 방향) 길이와 같을 수 있고 개구부(O)의 제1 수평 방향(X 방향) 길이 및 제2 수평 방향(Y 방향) 길이는 실장 영역(R2)의 제1 수평 방향(X 방향) 길이 및 제2 수평 방향(Y 방향) 길이와 같을 수 있다. 개구부(O)의 양 측벽은 마스크(1200a)를 구성하는 물질에 의해 둘러싸일 수 있다. 이 경우, 개구부(O)에서는 공기가 마스크(1200)의 역할을 하게 된다.
예시적인 실시예에서, 마스크(1200a)를 구성하는 물질의 열전도도는 개구부(O), 즉 공기의 열전도도보다 더 클 수 있다. 예를 들어 마스크(1200a)를 구성하는 물질의 열전도도는 약 1W/mk 내지 약 43W/mk, 약 5W/mk 내지 약 30W/mk, 또는 약 10W/mk 내지 약 20W/mk일 수 있다.
도 4b를 참조하면, 마스크(1200b)는 제1 영역(S1) 및 제2 영역(S2)을 포함하며, 제2 영역(S2)은 제1 서브 영역(S2a) 및 제2 서브 영역(S2b)을 포함할 수 있다. 이 때, 제1 영역(S1)은 비실장 영역(R1) 하부에 위치하고, 제1 서브 영역(S2a)은 제1 실장 영역(R2a) 하부에 위치하며, 제2 서브 영역(S2b)은 제2 실장 영역(R2b) 하부에 위치할 수 있다.
제1 영역(S1)은 제1 물질(1210)로 구성되고 제1 서브 영역(S2a)은 제2 물질(1230)로 구성되며, 제2 서브 영역(S2b)은 제3 물질(1250)로 구성될 수 있다. 제1 물질(1210), 제2 물질(1230), 및 제3 물질(1250)은 각각 서로 다른 열전도도를 가질 수 있다.
예시적인 실시예에서, 제1 물질(1210)의 열전도도는 약 1W/mk 내지 약 43W/mk, 약 5W/mk 내지 약 30W/mk, 또는 약 10W/mk 내지 약 20W/mk일 수 있고, 제2 물질(1230) 및 제3 물질(1250)의 열전도도는 약 0.01W/mk 내지 약 1W/mk 범위에서 서로 상이할 수 있다. 예를 들어, 제2 물질(1230)로 구성되는 제1 서브 영역(S2a) 상의 제1 실장 영역(R2a)에 실장되는 제1 전자 장치(130a)가 제3 물질(1250)로 구성되는 제2 서브 영역(S2b) 상의 제2 실장 영역(R2b)에 실장되는 제2 전자 장치(130b)보다 더 대면적인 경우, 제2 물질(1230)의 열전도도는 제3 물질(1250)의 열전도도보다 더 작을 수 있다. 또 다른 예에서, 제1 실장 영역(R2a) 상에 도포되는 솔더 페이스트(120P)의 부피가 제2 실장 영역(R2b) 상에 도포되는 솔더 페이스트(120P)의 부피보다 더 클 경우, 제2 물질(1230)의 열전도도는 제3 물질(1250)의 열전도도보다 더 작을 수 있다.
제1 서브 영역(S2a)의 제1 수평 방향(X 방향) 길이 및 제2 수평 방향(Y 방향) 길이는 각각 제2 서브 영역(S2b)의 제1 수평 방향(X 방향) 길이 및 제2 수평 방향(Y 방향) 길이와 다를 수 있다. 예를 들어, 제1 실장 영역(R2a)에 실장되는 제1 전자 장치(130a)가 제2 실장 영역(R2b) 상에 실장되는 제2 전자 장치(130b)보다 더 대면적인 경우, 제1 실장 영역(R2a)의 제1 수평 방향(X 방향) 길이는 제2 실장 영역(R2b)의 길이보다 더 길다. 이에 따라 제1 실장 영역(R2a) 하부에 위치하는 제1 서브 영역(S2a)의 제1 수평 방향(X 방향) 길이는 제2 실장 영역(R2b) 하부에 위치하는 제2 서브 영역(S2b)의 제1 수평 방향(X 방향) 길이보다 더 길 수 있다.
도 5a는 본 발명의 일 실시예에 다른 반도체 장치 제조 방법을 개략적으로 나타내는 흐름도이다. 도 5b는 본 발명의 일 실시예에 따른 반도체 장치 제조 방법의 S230 단계를 개략적으로 나타내는 개념도이다. 반도체 장치 제조 방법(S200)에 있어서, S210 단계는 도 1 및 도 2a 내지 도 2e를 참조하여 설명한 S110 단계와, S220 단계는 도 1 및 도 2a 내지 도 2e를 참조하여 설명한 S120 단계와, S240 단계는 도 1 및 도 2a 내지 도 2e를 참조하여 설명한 S130 단계와 각각 동일하기 때문에, 이하에서는 S230 단계를 중심으로 설명한다.
도 5a 내지 도 5b를 참조하면, 기판(110)의 비실장 영역(R1) 상에는 커버층(200)이 배치될 수 있다(S230).
예시적인 실시예에서, 커버층(200)은 광(L)(도 2c 참조)를 반사시키는 물질을 포함할 수 있다. 예시적인 실시예에서, 커버층(200)은 빛을 반사시키는 색, 예를 들어 흰색일 수 있다. 도 5b에는 커버층(200)이 단일 층으로 이루어지는 것으로 도시되었지만, 이에 한정되는 것은 아니다. 예를 들어, 커버층(200)은 복수 층으로 이루어질 수 있으며, 각각의 층은 서로 다른 물질로 구성될 수 있다. 커버층(200)의 제1 수평 방향(X 방향) 길이는 비실장 영역(R1)의 제1 수평 방향(X 방향) 길이와 같을 수 있다. 커버층(200)을 통해 광(L)을 반사하여, 기판(110)의 비실장 영역(R1)이 광(L)에 의한 열로 손상 입는 것을 방지할 수 있다.
도 6a는 본 발명의 일 실시예에 따른 반도체 장치 제조 방법을 개략적으로 나타내는 흐름도이다. 도 6b는 본 발명의 일 실시예에 따른 반도체 장치 제조 방법의 S320 단계를 개략적으로 나타내는 개념도이다. 도 6c는 본 발명의 일 실시예에 따른 반도체 장치 제조 방법의 S331 단계를 개략적으로 나타내는 개념도이다. 반도체 장치 제조 방법(S300)에 있어서, S310 단계는 도 1 및 도 2a 내지 도 2e를 참조하여 설명한 S110 단계와, S333 단계는 도 1 및 도 2a 내지 도 2e를 참조하여 설명한 S123 단계와, S335 단계는 도 1 및 도 2a 내지 도 2e를 참조하여 설명한 S135 단계와, S340 단계는 도 1 및 도 2a 내지 도 2e를 참조하여 설명한 S130 단계와 동일하기 때문에, 이하에서는 S320 단계와 S331 단계를 중심으로 설명한다.
도 6a 및 도 6b를 참조하면, S230 단계는 기판(110)이 프리-히터 지지부(1500)에 배치되는 단계 및 기판(110)이 프리-히터(1600)에 의해 예열되는 단계를 포함할 수 있다. 기판(110)은 수평 방향으로 평행하도록 프리-히터 지지부(1500) 상에 배치될 수 있다.
프리-히터(1600)는 프리-히터 지지부(1500)와 수직 방향(Z 방향)으로 정렬되도록 프리-히터 지지부(1500)와 이격되어 프리-히터 지지부(1500)의 상부에 위치할 수 있다. 프리-히터(1600)는 기판(110)에 열(H3)을 균일하게 조사할 수 있다. 프리-히터(1600)는 예를 들어, 근적외선(Near-infrared, NIR)을 이용한 히터일 수 있으나 이에 한정되는 것은 아니고 임의의 다른 히터가 추가로 사용될 수 있다. 프리-히터(1600)가 근적외선 히터인 경우, 근적외선의 파장은 약 0.7um 내지 약 2um, 또는 약 0.8um 내지 약 1.4nm일 수 있다. 프리-히터(1600)는 기판(110)을 약 30℃ 내지 약 70℃, 예를 들어 약 50℃로 예열할 수 있다. 기판(110)을 미리 예열함으로써, 기판(110)의 온도를 높일 수 있고, 이에 따라 기판(110)을 미리 예열하지 않은 경우보다 더 작은 에너지의 광(L)을 조사해도 광 솔더링 공정을 수행할 수 있다. 이를 통해 광원(1300)의 수명을 늘릴 수 있다. 프리-히터(1600)의 동작은 제어부(1700)에 의해 제어될 수 있다. 프리-히터(1600)는 제어부(1700)와 전기적 신호를 송수신하도록 구성될 수 있다.
도 6a 내지 도 6c를 참조하면, 이송부(1400)는 예열된 기판(110)을 지지부(1100) 상에 배치된 마스크(1200) 상에 이송할 수 있다. 이송부(1400)는 예를 들어, 프리-히터 지지부(1500) 상에 위치하는 컨베이어 벨트일 수 있으나 이에 한정되는 것은 아니고 예를 들어 슬라이딩 캐리어일 수도 있다. 이송부(1400)의 동작은 제어부(1700)에 의해 제어될 수 있다. 이송부(1400)는 제어부(1700)와 전기적 신호를 송수신하도록 구성될 수 있다.
제어부(1700)는 이송부(1400), 및 프리-히터(1600)의 동작을 제어할 수 있다. 예를 들어, 제어부(400)는 이송부(1400), 및 프리-히터(1600)와 전기적 신호를 송수신하도록 구성될 수 있고, 이를 통해 이송부(1400)의 동작을 제어하도록 구성될 수 있다.
제어부(1700)는 하드웨어, 펌웨어, 소프트웨어, 또는 이들의 임의의 조합으로 구현될 수 있다. 예를 들어, 제어부(1700)는 워크 스테이션 컴퓨터, 데스크탑 컴퓨터, 랩 탑 컴퓨터, 태블릿 컴퓨터 등의 컴퓨팅 장치일 수 있다. 예를 들어, 제어부(1700)는 ROM(Read Only Memory), RAM(Random Access Memory) 등의 메모리 장치와, 소정의 연산 및 알고리즘을 수행하도록 구성된 프로세서, 예를 들어 마이크로 프로세서, CPU(Central Processing Unit), GPU(Graphics Processing Unit) 등을 포함할 수 있다. 또한, 제어부(1700)는 전기적 신호를 수신 및 송신하기 위한 수신기 및 전송기를 포함할 수 있다.
이송부(1400)에 의해 기판(110)이 마스크(1200) 상에 배치된 후, 추가적인 정렬 과정을 거칠 수 있다. 이를 통해 기판(110)은 비실장 영역(R1)과 제1 영역(S1)이 수직 방향(Z 방향)으로 정렬되고 실장 영역(R2)과 제2 영역(S2)이 수직 방향(Z 방향)으로 정렬되도록 배치될 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100: 반도체 장치 110: 기판
120P: 솔더 페이스트 130: 전자 장치
1000: 반도체 장치 처리 장치 1100: 지지부
1200: 마스크 1300: 광원
1400: 이송부 1500: 프리-히터 지지부
1600: 프리-히터 1700: 제어부
S100: 반도체 장치 제조 방법

Claims (10)

  1. 지지부 상에 마스크를 배치하는 단계;
    상기 마스크 상에 실장 영역 및 비실장 영역을 가지는 기판을 배치하는 단계;
    상기 기판의 상기 실장 영역 상에 솔더 페이스트를 도포하는 단계;
    상기 솔더 페이스트가 도포된 상기 실장 영역 상에 적어도 하나 이상의 전자 장치를 배치하는 단계; 및
    상기 기판과 이격되어 상기 기판의 상부에 배치된 광원으로부터 상기 기판에 광을 조사하여 광 솔더링 공정을 수행하는 단계;
    를 포함하고,
    상기 마스크는 상기 비실장 영역 하부에 위치한 제1 영역 및 상기 실장 영역 하부에 위치한 제2 영역을 포함하는 반도체 장치 제조 방법.
  2. 제1 항에 있어서,
    상기 마스크는 상기 제1 영역을 구성하는 제1 물질 및 상기 제2 영역을 구성하는 제2 물질을 포함하며, 상기 제1 물질의 열전도도는 상기 제2 물질의 열전도도보다 더 큰 것을 특징으로 하는 반도체 장치 제조 방법.
  3. 제2 항에 있어서,
    상기 제1 물질의 열전도도는 약 1W/mk 이상이고, 상기 제2 물질의 열전도도는 약 1W/mk 이하인 것을 특징으로 하는 반도체 장치 제조 방법.
  4. 제1 항에 있어서,
    상기 제2 영역은 제1 서브 영역 및 제2 서브 영역을 포함하며,
    상기 제1 영역은 제1 물질로 구성되고, 상기 제1 서브 영역 및 상기 제2 서브 영역은 각각 제2 물질 및 제3 물질로 구성되며,
    상기 제1 물질, 상기 제2 물질, 및 상기 제3 물질은 각각 서로 다른 열전도도를 갖는 것을 특징으로 하는 반도체 장치 제조 방법.
  5. 제 4항에 있어서,
    상기 제1 물질의 열전도도는 약 1W/mk 이상이고, 상기 제2 물질 및 상기제3 물질의 열전도도는 약 1W/mk 이하인 것을 특징으로 하는 반도체 장치 제조 방법.
  6. 제1 항에 있어서,
    상기 마스크는 상기 제2 영역에 위치하는 개구부를 가지는 것을 특징으로 하는 반도체 장치 제조 방법.
  7. 제1 항에 있어서,
    상기 적어도 하나 이상의 전자 장치는 반도체 칩, 반도체 패키지, 및 적층형 세라믹 콘덴서(Multi-Layer Ceramic Condenser, MLCC)를 포함하는 수동 소자 중에서 선택되는 것을 특징으로 하는 반도체 장치 제조 방법.
  8. 지지부 상에 마스크를 배치하는 단계;
    상기 마스크 상에 실장 영역 및 비실장 영역을 가지는 기판을 배치하는 단계;
    상기 기판의 상기 실장 영역 상에 솔더 페이스트를 도포하는 단계;
    상기 솔더 페이스트가 도포된 상기 실장 영역 상에 적어도 하나의 전자 장치를 배치하는 단계;
    상기 기판의 일부분 상에 커버층을 도포하는 단계; 및
    상기 기판과 이격되어 상기 기판의 상부에 배치된 광원으로부터 상기 기판에 광을 조사하여 광 솔더링 공정을 수행하는 단계;
    를 포함하고,
    상기 마스크는 상기 비실장 영역 하부에 위치한 제1 영역 및 상기 실장 영역 하부에 위치한 제2 영역을 포함하는 반도체 장치 제조 방법.
  9. 제8 항에 있어서,
    상기 커버층은 광 반사 물질을 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  10. 지지부 상에 마스크를 배치하는 단계;
    실장 영역 및 비실장 영역을 가지는 기판을 예열하는 단계;
    상기 마스크 상에 상기 기판을 이송하는 단계;
    상기 기판의 상기 실장 영역 상에 솔더 페이스트를 도포하는 단계;
    상기 솔더 페이스트가 도포된 상기 실장 영역 상에 적어도 하나의 전자 장치를 배치하는 단계; 및
    상기 기판과 이격되어 상기 기판의 상부에 배치된 광원으로부터 상기 기판에 광을 조사하여 광 솔더링 공정을 수행하는 단계;
    를 포함하고,
    상기 마스크는 상기 비실장 영역 하부에 위치한 제1 영역 및 상기 실장 영역 하부에 위치한 제2 영역을 포함하는 반도체 장치 제조 방법.
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