KR20230039710A - 파워 모듈 - Google Patents

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KR20230039710A
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power semiconductor
power module
circuit board
circuit
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다카히로 하라다
와타루 고사카
신야 야마모토
아츠노리 니시카와
마사하루 이토
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스미또모 베이크라이트 가부시키가이샤
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Abstract

파워 모듈(10)은, 파워 반도체 칩(1)과, 파워 반도체 칩(1)을 일방의 면에 마련한 Cu 회로(3)를 갖는다. 파워 모듈(10)은, 파워 반도체 칩(1)과 Cu 회로(3)를 신터링 페이스트에 의하여 접합한 신터링층(2)과, Cu 회로(3)의 타방의 면에 Cu 베이스 플레이트(5)를 접합하기 위하여 마련되는 방열 시트(4)를 갖고, 파워 반도체 칩(1)과, 신터링층(2)과, Cu 회로(3)와, 방열 시트(4)가 적층된 제1 적층 구조에 있어서, 적층 방향의 열저항의 합계 XA가 0.30(K/W) 이하이다.

Description

파워 모듈
본 발명은, 파워 모듈에 관한 것으로, 예를 들면 파워 반도체 소자와, 파워 반도체 소자를 일방의 면에 마련한 금속 회로 기판(전열 금속층)을 갖는 파워 모듈에 관한 것이다.
파워 반도체 소자를 전열용의 금속 회로 기판에 마련한 파워 모듈의 시장이 확대되고 있다. 그와 같은 파워 모듈에서는, 높은 방열성을 실현하기 위하여 각종 기술이 제안되어 있다. 예를 들면, 고열전도성의 필러와 결정성 폴리머를 포함하고, 일체 성형된 핀 부착 히트 싱크 및 기재와, 상기 기재 상에 형성되며, 절연성의 열전도성 필러와 결정성 폴리머를 포함하는 절연층과, 상기 절연층 상에 형성된 금속층을 갖고, 상기 핀 부착 히트 싱크 및 기재 중의 고열전도성 필러의 함유율이 15~65vol%이며, 상기 절연층 중의 열전도성 필러의 함유율이 15~65vol%인 핀 부착 히트 싱크 일체 회로 기판용 적층판이 알려져 있다(예를 들면, 특허문헌 1 참조).
일본 공개특허공보 2012-28421호
그러나, 종래의 파워 모듈 구조에서는, "칩(파워 반도체 소자)/땜납/DBC(Direct Bonded Copper) 기판/땜납/방열 핀"과 같은 적층 구조로 되어 있었다. 칩(파워 반도체 소자)과 DBC 기판의 접합 및, DBC 기판과 방열 핀의 접합에는, 땜납을 사용하고 있었다. 파워 모듈이 동작했을 때에, 칩(파워 반도체 소자)이 발열하지만, 상술한 구조에서는 그 방열이 충분하지 않아, 대책의 기술이 요구되고 있었다.
본 발명은 이와 같은 상황을 감안하여 이루어진 것이며, 파워 반도체 소자를 구비하는 파워 모듈에 있어서, 방열 성능을 향상시키는 것을 목적으로 한다.
본 발명에 의하면, 파워 반도체 소자와,
상기 파워 반도체 소자를 일방의 면 측에 마련한 제1 방열 구조를 갖고,
상기 제1 방열 구조는,
제1 금속 회로 기판과,
상기 파워 반도체 소자를 상기 제1 금속 회로 기판의 일방의 면에 신터링 페이스트에 의하여 접합하기 위하여 마련한 제1 접합층과,
상기 제1 금속 회로 기판의 타방의 면에 제1 방열 부재를 접합하기 위하여 마련한 제1 방열 시트를 가지며,
상기 파워 반도체 소자와, 상기 제1 접합층과, 상기 제1 금속 회로 기판과, 상기 제1 방열 시트가 적층된 적층 구조 A에 있어서, 적층 방향의 열저항의 합계가 0.30(K/W) 이하인,
파워 모듈이 제공된다.
본 발명에 의하면, 파워 반도체 소자를 구비하는 파워 모듈에 있어서, 방열 성능을 향상시키는 기술을 제공할 수 있다.
도 1은 제1 실시형태의 파워 모듈을 모식적으로 나타낸 단면도이다.
도 2는 실시예 및 비교예의 파워 모듈의 구조예를 나타낸 단면도이다.
도 3은 실시예 및 비교예의 파워 모듈의 모델을 나타낸 도이다.
도 4는 실시예 및 비교예의 파워 모듈의 모델을 나타낸 도이다.
도 5는 실시예 및 비교예의 열분포의 시뮬레이션에 있어서의 열조건을 나타낸 도이다.
도 6은 실시예 및 비교예의 열분포의 시뮬레이션 결과를 파워 모듈의 모델 상에 나타낸 도이다.
도 7은 제2 실시형태의 파워 모듈을 모식적으로 나타낸 단면도이다.
도 8은 제2 실시형태의 파워 모듈을 모식적으로 나타낸 단면도이며, 파워 반도체 칩이 마련된 영역을 확대하여 나타낸 도이다.
이하, 본 발명의 실시형태에 대하여, 도면을 참조하면서, 상세하게 설명한다. 도면은 어디까지나 설명용의 것이다. 도면 중의 각 부재의 형상이나 치수비 등은, 반드시 현실의 물품과 대응하는 것은 아니다.
<<제1 실시형태>>
<발명의 개요>
<파워 모듈(10)>
본 실시형태에 관한 파워 모듈(10)에 대하여 설명한다. 도 1은, 본 발명의 실시형태에 관한 파워 모듈(10)을 모식적으로 나타낸 단면도이다. 이하에서는, 설명을 간단하게 하기 위하여, 파워 모듈(10)의 각 구성 요소의 위치 관계(상하 관계 등)가 각 도면에 나타내는 관계인 것으로 하여 설명을 행하는 경우가 있다. 단, 이 설명에 있어서의 위치 관계는, 파워 모듈(10)의 사용 시나 제조 시의 위치 관계와는 무관하다.
파워 모듈(10)은, 파워 반도체 칩(파워 반도체 소자라고도 한다)(1)과, 신터링층(2)("제1 접합층"이라고도 한다)과, Cu 회로(3)("제1 금속 회로 기판"이라고도 한다)와, 방열 시트(4)와, Cu 베이스 플레이트(5)("제1 방열 부재"라고도 한다)와, 리드 프레임(6)과, 봉지재(7)를 갖는다.
<파워 반도체 칩(1)>
파워 반도체 칩(1)은, 예를 들면, 절연 게이트 바이폴라 트랜지스터(IGBT; Insulated Gate Bipolar Transistor) 및 다이오드 등이다. 파워 반도체 칩(1)의 상면에는 도시하지 않은 전극 패턴이 형성되고, 파워 반도체 칩(1)의 하면에는 도시하지 않은 도전 패턴이 형성되어 있다.
파워 반도체 칩(1)의 하면은, 접합층인 신터링층(2)을 개재하여 Cu 회로(3)의 일방의 면에 접합되어 있다. 파워 반도체 칩(1)의 상면의 전극 패턴은, 리드 프레임(6)에 대하여 전기적으로 접속되어 있다.
<신터링층(2)>
신터링층(2)은, 금속 입자가 함유된 신터링 페이스트를 소결시킨 접합층이다. 신터링 페이스트로서는, 은 입자를 함유하는 Ag 신터링 페이스트, 알루미늄 입자를 함유하는 Al 신터링 페이스트, 구리 입자를 함유하는 Cu 신터링 페이스트 중 어느 하나를 이용할 수 있다.
파워 반도체 칩(1)과 Cu 회로(3)의 사이에 상기와 같은 신터링 페이스트를 마련하여 적층하고, 소결 공정에 의하여, 파워 반도체 칩(1)과 Cu 회로(3)가 신터링층(2)에 의하여 접합된다. Cu 회로(3)와 리드 프레임(6)이 신터링층(2)에 의하여 접합되어 있다.
신터링층(2)에서는, 금속 입자에 의한 신터링 네트워크(금속 결합 버스)가 형성되어 있고, 고열전도성이나 낮은 전기 저항이 실현된다. 또한, 신터링층(2)에 의한 접합성의 향상의 관점에서, Cu 회로(3)나 리드 프레임(6)에, 신터링 페이스트에 함유되는 금속에 의한 도금의 표면 처리가 실시되어도 된다. 구체적으로는, 본 실시형태에서는, Cu 회로(3)나 리드 프레임(6)의 표면에 Ag 도금이 실시되어도 된다.
<Cu 회로(3)>
Cu 회로(3)는, 도전성을 갖는 금속 재료로 구성된 금속 회로 기판이다. Cu 회로(3)의 일방의 면(도시에서 상측의 면)에 형성된 회로 패턴에, 접합층인 신터링층(2)을 개재하여, 파워 반도체 칩(1)이 마련되어 있다.
Cu 회로(3)는, 후동(厚銅)(압연 구리)을 패터닝한 회로 기판이며, 예를 들면 두께가 0.3mm 이상 5mm 이하이다. Cu 회로(3)를 구성하는 금속 재료에는, 예를 들면, 후동(압연 구리)을 적합하게 이용할 수 있다. 이로써, Cu 회로(3)는, 비교적 저항값이 작아진다. 또한, Cu 회로(3)는, 그의 적어도 일부가 솔더 레지스트층으로 덮여 있어도 된다.
Cu 회로(3)는, 예를 들면, Cu 베이스 플레이트(5)의 기부(基部)(5A)의 상면에 방열 시트(4)를 개재하여 적층된 금속층(후동 등)을 절삭 및 에칭에 의하여 소정의 패턴으로 가공함으로써 형성되거나, 또는 미리 소정의 패턴으로 가공된 상태에서 방열 시트(4)에 의하여 Cu 회로(3)에 첩부된다.
Cu 회로(3)의 두께의 하한값은, 예를 들면, 0.3mm 이상이다. 이와 같은 수치 이상이면, 고전류를 필요로 하는 용도여도, 회로 패턴의 발열을 억제할 수 있다. 또, 회로 패턴(20)의 두께의 상한값은, 예를 들면, 5.0mm 이하이고, 바람직하게는 4.0mm 이하이며, 더 바람직하게는 3.0mm 이하이다. 이와 같은 수치 이하이면, 회로 가공성을 향상시킬 수 있고, 또, 기판 전체로서의 박형화를 도모할 수 있다.
<방열 시트(4)>
방열 시트(4)는, Cu 회로(3)와 Cu 베이스 플레이트(5)의 사이에 배치된다. 파워 반도체 칩(1)의 열을 Cu 회로(3)에서 받고, 또한, 방열 시트(4)를 통하여 방열 수단인 Cu 베이스 플레이트(5)로 전열된다. 이로써, 파워 모듈(10)의 절연성을 유지하면서, 발열체인 파워 반도체 칩(1)으로부터 발생하는 열을, 파워 모듈(10)의 외부로 효과적으로 방산시킬 수 있다. 이 때문에, 반도체 장치의 절연 신뢰성을 향상시키는 것이 가능해진다.
방열 시트(4)의 평면 형상은, 특별히 한정되지 않고, Cu 회로(3)나 Cu 베이스 플레이트(5)의 형상에 맞추어 적절히 선택하는 것이 가능하지만, 예를 들면 직사각형으로 할 수 있다. 방열 시트(4)의 막두께는, 예를 들면 50μm 이상 250μm 이하이다. 이로써, 기계적 강도나 내열성의 향상을 도모하면서, Cu 회로(3)의 열을 보다 효과적으로 Cu 베이스 플레이트(5)로 전달할 수 있다. 또한, 방열 시트(4)의 방열성과 절연성의 밸런스가 우수하다. 방열 시트(4)의 열전도율로서, 특별히 한정은 하지 않지만, 바람직하게는 10W/mK(175℃) 이상, 보다 바람직하게는 15W/mK(175℃) 이상의 것이 이용된다.
[방열 시트(4)의 재질]
방열 시트(4)는, 예를 들면 수지 시트이며, 시트용 수지 조성물을 이용하여 형성되어 있다. 이하, 시트용 수지 조성물에 대하여 설명한다.
본 실시형태에 있어서, 시트용 수지 조성물은, 열경화성 수지 (A), 충전제 (B), 및 경화제 (C) 등을 포함하는 것이 바람직하다. 열경화성 수지를 포함하는 경우, 방열 절연 시트는, 열경화성 수지 (A)를 B 스테이지화한 것이다.
[열경화성 수지 (A)]
열경화성 수지 (A)로서는, 예를 들면, 에폭시 수지, 사이아네이트 수지, 폴리이미드 수지, 벤즈옥사진 수지, 불포화 폴리에스터 수지, 페놀 수지, 멜라민 수지, 실리콘 수지, 비스말레이미드 수지, 페녹시 수지, 및 아크릴 수지 등을 들 수 있다. 열경화성 수지 (A)로서, 이들 중 1종류를 단독으로 이용해도 되고, 2종류 이상을 병용해도 된다.
그중에서도, 높은 절연성을 갖는 관점에서, 열경화성 수지 (A)로서는, 에폭시 수지, 페놀 수지, 및 페녹시 수지인 것이 바람직하다.
에폭시 수지로서는, 예를 들면, 비스페놀 A형 에폭시 수지, 비스페놀 F형 에폭시 수지, 비스페놀 E형 에폭시 수지, 비스페놀 S형 에폭시 수지, 비스페놀 M형 에폭시 수지(4,4'-(1,3-페닐렌다이아이소프리다이엔)비스페놀형 에폭시 수지), 비스페놀 P형 에폭시 수지(4,4'-(1,4-페닐렌다이아이소프리다이엔)비스페놀형 에폭시 수지), 비스페놀 Z형 에폭시 수지(4,4'-사이클로헥사다이엔비스페놀형 에폭시 수지) 등의 비스페놀형 에폭시 수지; 페놀 노볼락형 에폭시 수지, 크레졸 노볼락형 에폭시 수지, 트리스페놀기 메테인형 노볼락형 에폭시 수지, 테트라페놀기에테인형 노볼락형 에폭시 수지, 축합환 방향족 탄화 수소 구조를 갖는 노볼락형 에폭시 수지 등의 노볼락형 에폭시 수지; 바이페닐형 에폭시 수지; 자일릴렌형 에폭시 수지, 바이페닐아랄킬형 에폭시 수지 등의 아릴알킬렌형 에폭시 수지; 나프틸렌에터형 에폭시 수지, 나프톨형 에폭시 수지, 나프탈렌다이올형 에폭시 수지, 2관능 내지 4관능 에폭시형 나프탈렌 수지, 바이나프틸형 에폭시 수지, 나프탈렌아랄킬형 에폭시 수지 등의 나프탈렌형 에폭시 수지; 안트라센형 에폭시 수지; 페녹시형 에폭시 수지; 다이사이클로펜타다이엔형 에폭시 수지; 노보넨형 에폭시 수지; 아다만테인형 에폭시 수지; 플루오렌형 에폭시 수지 등을 들 수 있다. 이들 중 1종류를 단독으로 이용해도 되고, 2종류 이상을 병용해도 된다.
에폭시 수지 중에서도, 내열성 및 절연 신뢰성을 보다 한층 향상시킬 수 있는 관점에서, 비스페놀형 에폭시 수지, 노볼락형 에폭시 수지, 바이페닐형 에폭시 수지, 아릴알킬렌형 에폭시 수지, 나프탈렌형 에폭시 수지, 안트라센형 에폭시 수지, 다이사이클로펜타다이엔형 에폭시 수지로 이루어지는 군으로부터 선택되는 1종 또는 2종 이상인 것이 바람직하다.
페놀 수지로서는, 예를 들면, 페놀 노볼락 수지, 크레졸 노볼락 수지, 비스페놀 A 노볼락 수지 등의 노볼락형 페놀 수지, 및 레졸형 페놀 수지 등을 들 수 있다. 이들 중 1종류를 단독으로 이용해도 되고, 2종류 이상을 병용해도 된다.
페놀 수지 중에서도, 페놀 노볼락 수지인 것이 바람직하다.
열경화성 수지 (A)의 함유량은, 시트용 수지 조성물 전량에 대하여, 1질량% 이상이 바람직하고, 5질량% 이상이 보다 바람직하다. 한편, 당해 함유량은, 시트용 수지 조성물 전량에 대하여, 30질량% 이하가 바람직하고, 20질량% 이하가 보다 바람직하다.
열경화성 수지 (A)의 함유량이 상기 하한값 이상이면, 시트용 수지 조성물의 핸들링성이 향상되고, 방열 절연 시트를 형성하는 것이 용이해짐과 함께, 방열 절연 시트의 강도가 향상된다.
열경화성 수지 (A)의 함유량이 상기 상한값 이하이면, 방열 절연 시트의 선팽창률이나 탄성률이 보다 한층 향상되거나, 열전도성이 보다 한층 향상되거나 한다.
[충전제 (B)]
본 실시형태에 있어서의 충전제 (B)는, 방열 절연 시트 열전도성을 향상시킴과 함께 강도를 얻는 관점에서 이용된다.
충전제 (B)로서는, 열전도성 필러인 것이 바람직하다. 보다 구체적으로는, 충전제 (B)로서는, 열전도성과 전기 절연성의 밸런스를 도모하는 관점에서, 예를 들면, 실리카, 알루미나, 질화 붕소, 질화 알루미늄, 및 탄화 규소 등을 들 수 있다. 이들은 1종을 단독으로 이용해도 되고, 2종 이상을 병용해도 된다. 그중에서도, 충전제 (B)는, 알루미나, 질화 붕소인 것이 바람직하다.
충전제 (B)의 함유량은, 시트용 수지 조성물 전량에 대하여, 90질량% 이하가 바람직하고, 80질량% 이하가 보다 바람직하다. 한편, 열전도성의 관점에서, 당해 함유량은, 시트용 수지 조성물 전량에 대하여, 40질량% 이상이 바람직하고, 50질량% 이상이 보다 바람직하다.
[경화제 (C)]
시트용 수지 조성물은, 열경화성 수지 (A)로서 에폭시 수지, 또는 페놀 수지를 이용하는 경우, 경화제 (C)를 더 포함하는 것이 바람직하다.
경화제 (C)로서는, 경화 촉매 (C-1) 및 페놀계 경화제 (C-2)로부터 선택되는 1종 이상을 이용할 수 있다.
경화 촉매 (C-1)로서는, 예를 들면, 나프텐산 아연, 나프텐산 코발트, 옥틸산 주석, 옥틸산 코발트, 비스아세틸아세토네이트 코발트(II), 트리스아세틸아세토네이트 코발트(III) 등의 유기 금속염; 트라이에틸아민, 트라이뷰틸아민, 1,4-다이아자바이사이클로[2.2.2]옥테인 등의 3급 아민류; 2-페닐-4-메틸이미다졸, 2-에틸-4-메틸이미다졸, 2,4-다이에틸이미다졸, 2-페닐-4-메틸-5-하이드록시이미다졸, 2-페닐-4,5-다이하이드록시메틸이미다졸 등의 이미다졸류; 트라이페닐포스핀, 트라이-p-톨릴포스핀, 테트라페닐포스포늄·테트라페닐보레이트, 트라이페닐포스핀·트라이페닐보레인, 1,2-비스-(다이페닐포스피노)에테인 등의 유기 인 화합물; 페놀, 비스페놀 A, 노닐페놀 등의 페놀 화합물; 아세트산, 벤조산, 살리실산, p-톨루엔설폰산 등의 유기산; 등, 또는 이 혼합물을 들 수 있다. 경화 촉매 (C-1)로서, 이들 중의 유도체도 포함시켜 1종류를 단독으로 이용할 수도 있고, 이들의 유도체도 포함시켜 2종류 이상을 병용하거나 할 수도 있다.
경화 촉매 (C-1)의 함유량은, 특별히 한정되지 않지만, 시트용 수지 조성물 전량에 대하여, 0.001질량% 이상 1질량% 이하가 바람직하다.
또, 페놀계 경화제 (C-2)로서는, 페놀 노볼락 수지, 크레졸 노볼락 수지, 트리스페놀메테인형 노볼락 수지, 나프톨 노볼락 수지, 아미노트라이아진 노볼락 수지 등의 노볼락형 페놀 수지; 터펜 변성 페놀 수지, 다이사이클로펜타다이엔 변성 페놀 수지 등의 변성 페놀 수지; 페닐렌 골격 및/또는 바이페닐렌 골격을 갖는 페놀아랄킬 수지, 페닐렌 골격 및/또는 바이페닐렌 골격을 갖는 나프톨아랄킬 수지 등의 아랄킬형 수지; 비스페놀 A, 비스페놀 F 등의 비스페놀 화합물; 레졸형 페놀 수지 등을 들 수 있고, 이들은 1종류를 단독으로 이용해도 되고 2종류 이상을 병용해도 된다.
이들 중에서도, 유리 전이 온도의 향상 및 선팽창 계수의 저감의 관점에서, 페놀계 경화제 (C-2)가 노볼락형 페놀 수지 또는 레졸형 페놀 수지가 바람직하다.
페놀계 경화제 (C-2)의 함유량은, 특별히 한정되지 않지만, 시트용 수지 조성물 전량에 대하여, 1질량% 이상이 바람직하고, 5질량% 이상이 보다 바람직하다. 한편, 당해 함유량은, 시트용 수지 조성물 전량에 대하여, 30질량% 이하가 바람직하고, 15질량% 이하가 보다 바람직하다.
[커플링제 (D)]
시트용 수지 조성물은, 커플링제 (D)를 포함해도 된다. 커플링제 (D)는, 열경화성 수지 (A)와 충전제 (B)의 계면의 젖음성을 향상시킬 수 있다.
커플링제 (D)로서는, 특별히 한정되지 않지만, 예를 들면, 에폭시실레인 커플링제, 양이온성 실레인 커플링제, 아미노실레인 커플링제, 타이타네이트계 커플링제 및 실리콘 오일형 커플링제 중에서 선택되는 1종 또는 2종 이상의 커플링제를 사용하는 것이 바람직하다.
커플링제 (D)의 함유량은, 특별히 한정되지 않지만, 충전제 (B) 100질량%에 대하여, 0.05질량% 이상이 바람직하고, 0.1질량% 이상이 보다 바람직하다. 한편, 당해 함유량은, 충전제 (B) 100질량%에 대하여, 3질량% 이하가 바람직하고, 2질량% 이하가 보다 바람직하다.
[페녹시 수지 (E)]
또한, 시트용 수지 조성물은, 페녹시 수지 (E)를 포함해도 된다. 페녹시 수지 (E)를 포함함으로써 방열 절연 시트의 내굴곡성을 향상시킬 수 있다.
또, 페녹시 수지 (E)를 포함함으로써, 방열 절연 시트의 탄성률을 저하시키는 것이 가능해지고, 방열 절연 시트의 응력 완화력을 향상시킬 수 있다.
또, 페녹시 수지 (E)를 포함하면, 점도 상승에 의하여, 유동성이 저감되어, 보이드 등이 발생하는 것을 억제할 수 있다. 또, 방열 절연 시트를 금속 부재와 밀착시켜 이용하는 경우 등에, 금속과 시트용 수지 조성물의 경화체의 밀착성을 향상시킬 수 있다. 이들의 상승 효과에 의하여, 반도체 장치의 절연 신뢰성을 보다 한층 높일 수 있다.
페녹시 수지 (E)로서는, 예를 들면, 비스페놀 골격을 갖는 페녹시 수지, 나프탈렌 골격을 갖는 페녹시 수지, 안트라센 골격을 갖는 페녹시 수지, 및 바이페닐 골격을 갖는 페녹시 수지 등을 들 수 있다. 또, 이들의 골격을 복수 종 갖는 구조의 페녹시 수지를 이용할 수도 있다.
페녹시 수지 (E)의 함유량은, 예를 들면, 시트용 수지 조성물 전량에 대하여, 3질량% 이상 10질량% 이하인 것이 바람직하다.
[그 외의 성분]
시트용 수지 조성물에는, 본 발명의 효과를 저해하지 않는 범위에서, 이외에 산화 방지제, 레벨링제 등을 포함할 수 있다.
<Cu 베이스 플레이트(5)>
Cu 베이스 플레이트(5)는, 방열 부재의 일종이며, 구리의 판상의 기부(5A)와, 기부(5A)의 하면으로부터 일체로 연장되는 복수의 핀부(5B)를 갖는다.
방열 부재로서, Cu 베이스 플레이트(5) 이외에, 예를 들면 알루미늄의 베이스 플레이트가 채용되어도 된다. 또, 파워 반도체 칩(1)의 발열을 Cu 회로(3)를 통하여 취득하여 밖으로 빼내는 기능을 가지면, 일반적인 방열 부재에 한정되지 않고, 다른 구성의 일부(예를 들면 하우징) 등이어도 된다. 그 경우이더라도, 방열 시트(4)가 이용된다.
<리드 프레임(6)>
리드 프레임(6)은, 파워 반도체 칩(1)을 지지 고정하고, 또 외부 배선과의 전기적 접속을 하는 것이며, 구리나 철 등의 금속 소재의 박판의 프레스 가공이나 에칭 가공 등에 의하여 만들어진 부품이다.
<봉지재(7)>
봉지재(7)는, 예를 들면 몰드 수지이며, 파워 반도체 칩(1)과, 신터링층(2)과, Cu 회로(3)와, 방열 시트(4)와, Cu 베이스 플레이트(5)와, 리드 프레임(6)을 내부에 일체 봉지하고 있다. 봉지재(7)로서, 몰드 수지 이외에, 실리콘 젤 등이 이용되어도 된다. 이하에서는, 몰드 수지로 일체 봉지하는 구성에 대하여 설명한다.
이 봉지에 있어서, 리드 프레임(6)의 일부가 봉지되고, 봉지되지 않는 다른 부분은, 외부 기기에 접속된다. 또, Cu 베이스 플레이트(5)에 대해서는, Cu 베이스 플레이트(5)의 기부(5A)의 상면 및 측면이, 봉지재(7)에 의하여 덮여 봉지되어 있다. Cu 베이스 플레이트(5)의 하면 및 핀부(5B)는 봉지재(7)에 덮여 있지 않다. 즉, 봉지재(7)는, Cu 베이스 플레이트(5)의 기부(5A)의 두께 방향의 측면의 일부 또는 전부를 덮도록, 파워 반도체 칩(1)을 덮어 봉지하고 있다. 여기에서는, Cu 베이스 플레이트(5)의 기부(5A)의 측면의 모두가 봉지재(7)에 의하여 덮여 있는 구성을 예시하고 있다.
[봉지재(7)(몰드 수지)의 성분]
봉지재(7)의 몰드 수지는, 열경화성 수지 (A) 및 무기 충전재 (B)를 포함하는 열경화성 조성물 (C)의 경화체이다. 열경화성 조성물 (C)에는, 경화 촉진제 (D)가 포함된다.
[경화 촉진제 (D)]
본 실시형태의 경화 촉진제 (D)는, 활성이 강한 것이다. 이로써, 저온 경화를 실현하는 한편, 특별한 고안을 하지 않고 그대로 이용하면 보존 중에 반응이 진행하는 등 하여, 보존성이 저하된다.
경화 촉진제 (D)로서는, 예를 들면, 유기 포스핀, 테트라 치환 포스포늄 화합물, 포스포베타인 화합물, 포스핀 화합물과 퀴논 화합물의 부가물, 또는, 포스포늄 화합물과 실레인 화합물의 부가물 등의 인 원자 함유 화합물; 1,8-다이아자바이사이클로(5,4,0)운데센-7, 이미다졸 등의 아미딘계 화합물; 벤질다이메틸아민 등의 3급 아민, 아미디늄염, 또는 암모늄염 등의 질소 원자 함유 화합물 등을 들 수 있다.
그중에서도, 경화 촉진제 (D)가, 이미다졸계 경화 촉진제 또는 인계 경화 촉진제인 것이 바람직하다. 이미다졸계 경화 촉진제로서, 예를 들면, 아미딘계 화합물의 이미다졸 화합물을 포함하는 것이 보다 바람직하다. 이미다졸 화합물로서는, 2-메틸이미다졸, 2-페닐이미다졸, 이미다졸-2-카보알데하이드, 5-아자벤즈이미다졸, 4-아자벤즈이미다졸 등을 들 수 있지만 이들에 한정되지 않는다. 그중에서도, 2-메틸이미다졸이 바람직하게 이용된다.
봉지 수지 조성물 중에 있어서의 경화 촉진제 (D)의 함유량은, 특별히 한정되지 않지만, 예를 들면 봉지 수지 조성물 전체에 대하여, 0.1질량% 이상 5질량% 이하인 것이 바람직하고, 0.2질량% 이상 4질량% 이하인 것이 보다 바람직하다.
경화 촉진제 (D)의 함유량을 상기 하한값 이상으로 함으로써, 봉지 수지 조성물을 적절히 경화하기 쉬워진다. 한편, 경화 촉진제 (D)의 함유량을 상기 상한값 이하로 함으로써, 용융 상태를 길게 하고, 보다 저점도 상태를 길게 할 수 있는 결과, 저온 봉지를 실현하기 쉬워진다.
[열경화성 수지 (A)]
열경화성 수지 (A)로서는, 예를 들면, 페놀 수지, 에폭시 수지, 불포화 폴리에스터 수지, 멜라민 수지, 및 폴리유레테인 등을 들 수 있다. 이들은, 1종을 단독으로 사용해도 되고, 2종 이상을 병용해도 된다. 그중에서도, 페놀 수지 및 에폭시 수지 중 적어도 일방을 포함하는 것이 바람직하고, 에폭시 수지를 포함하는 것이 보다 바람직하다.
에폭시 수지로서는, 1분자 내에 에폭시기를 2개 이상 갖는 모노머, 올리고머, 폴리머 전반을 이용할 수 있고, 그 분자량이나 분자 구조는 특별히 한정되지 않는다.
에폭시 수지로서는, 구체적으로는, 바이페닐형 에폭시 수지, 비스페놀 A형 에폭시 수지, 비스페놀 F형 에폭시 수지, 테트라메틸비스페놀 F형 에폭시 수지 등의 비스페놀형 에폭시 수지, 스틸벤형 에폭시 수지, 하이드로퀴논형 에폭시 수지 등의 결정성 에폭시 수지; 크레졸 노볼락형 에폭시 수지, 페놀 노볼락형 에폭시 수지, 나프톨 노볼락형 에폭시 수지 등의 노볼락형 에폭시 수지; 페닐렌 골격 함유 페놀아랄킬형 에폭시 수지, 바이페닐렌 골격 함유 페놀아랄킬형 에폭시 수지, 페닐렌 골격 함유 나프톨아랄킬형 에폭시 수지, 알콕시나프탈렌 골격 함유 페놀아랄킬 에폭시 수지 등의 아랄킬형 에폭시 수지; 트라이페놀메테인형 에폭시 수지, 알킬 변성 트라이페놀메테인형 에폭시 수지 등의 3관능형 에폭시 수지; 다이사이클로펜타다이엔 변성 페놀형 에폭시 수지, 터펜 변성 페놀형 에폭시 수지 등의 변성 페놀형 에폭시 수지; 트라이아진 핵 함유 에폭시 수지 등의 복소환 함유 에폭시 수지를 들 수 있다. 이들은 1종류를 단독으로 이용해도 되고, 2종류 이상을 조합하여 이용해도 된다. 이들 중에서도, 알루미늄 전해 콘덴서의 신뢰성, 및 성형성의 밸런스를 향상시키는 관점에서는, 아랄킬형 에폭시 수지 및 나프틸에터형 에폭시 수지 중 적어도 일방을 이용하는 것이 보다 바람직하다.
열경화성 수지 (A)의 150℃에 있어서의 ICI 점도는, 무기 충전재 (B)의 함유량에 의하여 적절히 설정되는 것이 적합하지만, 예를 들면, 상한값은, 바람직하게는 60푸아즈 이하이고, 보다 바람직하게는 50푸아즈 이하이며, 더 바람직하게는 40푸아즈 이하이다. 이로써, 봉지용 수지 조성물의 유동성을 향상시키고, 또, 저온 봉지를 실현하기 쉽게 한다.
한편, 열경화성 수지 (A)의 150℃에 있어서의 ICI 점도의 하한값은, 특별히 한정되지 않지만, 예를 들면, 0.01푸아즈 이상으로 해도 된다.
또한, 1푸아즈는, 0.1Pa·s이다.
열경화성 수지 (A)의 함유량은, 특별히 한정되지 않지만, 예를 들면 봉지 수지 조성물 전체에 대하여, 1질량% 이상 50질량% 이하인 것이 바람직하고, 2질량% 이상 30질량% 이하인 것이 보다 바람직하며, 5질량% 이상 20질량% 이하인 것이 더 바람직하다.
열경화성 수지 (A)의 함유량을 상기 하한값 이상으로 함으로써, 봉지 수지 조성물의 유동성이나 성형성을 보다 효과적으로 향상시킬 수 있다. 또, 열경화성 수지 (A)의 함유량을 상기 상한값 이하로 함으로써, 알루미늄 전해 콘덴서의 신뢰성을 보다 효과적으로 향상시킬 수 있다.
[무기 충전재 (B)]
무기 충전재 (B)로서는, 예를 들면, 실리카, 알루미나, 카올린, 탤크, 클레이, 마이카, 록울, 월라스토나이트, 유리 파우더, 유리 플레이크, 유리 비즈, 유리 파이버, 탄화 규소, 질화 규소, 질화 알루미늄, 카본 블랙, 그래파이트, 이산화 타이타늄, 탄산 칼슘, 황산 칼슘, 탄산 바륨, 탄산 마그네슘, 황산 마그네슘, 황산 바륨, 셀룰로스, 아라미드, 또는 목재 등을 들 수 있다. 이들은, 1종 단독으로 이용해도 되고, 2종 이상을 혼합하여 이용해도 된다.
상기의 실리카로서는, 결정성 실리카(파쇄상의 결정성 실리카), 용융 실리카(파쇄상의 어모퍼스 실리카, 구상의 어모퍼스 실리카), 및 액상 봉지 실리카(액상 봉지용의 구상의 어모퍼스 실리카)를 들 수 있다. 그중에서도, 저온, 저압 봉지를 실현하기 쉽게 하는 관점에서, 용융 구상 실리카인 것이 바람직하다.
무기 충전제 (B)의 평균 입경은, 특별히 한정되지 않지만, 전형적으로는 1~100μm, 바람직하게는 1~50μm, 보다 바람직하게는 1~20μm이다. 평균 입경이 적당함으로써, 후술하는 조립(造粒) 공정에 있어서, 용융 혼합물을 포함하는 셸이 보다 균일하게 코팅되는 등의 효과가 얻어진다고 생각된다. 또, 최종적으로 얻어진 코어 셸 입자를 반도체 봉지재로서 사용할 때에, 금형 캐비티 내에서의 반도체 소자 주변에 대한 충전성을 높일 수 있다.
또한, 무기 충전재 (B)의 체적 기준 입도 분포는, 시판 중인 레이저식 입도 분포계(예를 들면, 주식회사 시마즈 세이사쿠쇼제, SALD-7000)로 측정할 수 있다.
무기 충전재 (B)의 함유량은, 특별히 한정되지 않지만, 예를 들면 봉지 수지 조성물 전체에 대하여, 50질량% 이상 95질량% 이하인 것이 바람직하고, 60질량% 이상 95질량% 이하인 것이 보다 바람직하며, 65질량% 이상 85질량% 이하인 것이 더 바람직하다.
무기 충전재 (B)의 함유량을 상기 하한값 이상으로 함으로써, 봉지 수지 조성물에 의하여 봉지된 알루미늄 전해 콘덴서의 신뢰성을 효과적으로 향상시킬 수 있다. 또, 무기 충전재 (B)의 함유량을 상기 상한값 이하로 함으로써, 봉지 수지 조성물의 유동성을 양호한 것으로 하고, 성형성을 보다 효과적으로 향상시키는 것이 가능해진다.
본 실시형태의 봉지 수지 조성물은, 상기 이외에, 이하의 성분을 포함해도 된다.
[경화제 (C)]
봉지 수지 조성물은, 경화제 (C)를 포함할 수 있다. 경화제 (C)로서는, 열경화성 수지 (A)와 반응하여 경화시키는 것이면 특별히 한정되지 않지만, 예를 들면, 에틸렌다이아민, 트라이메틸렌다이아민, 테트라메틸렌다이아민, 및, 헥사메틸렌다이아민 등의 탄소수 2~20의 직쇄 지방족 다이아민, 및, 메타페닐렌다이아민, 파라페닐렌다이아민, 파라자일렌다이아민, 4,4'-다이아미노다이페닐메테인, 4,4'-다이아미노다이페닐프로페인, 4,4'-다이아미노다이페닐에터, 4,4'-다이아미노다이페닐설폰, 4,4'-다이아미노다이사이클로헥세인, 비스(4-아미노페닐)페닐메테인, 1,5-다이아미노나프탈렌, 메타자일렌다이아민, 파라자일렌다이아민, 1,1-비스(4-아미노페닐)사이클로헥세인, 다이사이아노다이아마이드 등의 아민류; 아닐린 변성 레졸 수지, 다이메틸에터레졸 수지 등의 레졸형 페놀 수지; 페놀 노볼락 수지, 크레졸 노볼락 수지, tert-뷰틸페놀 노볼락 수지, 노닐페놀 노볼락 수지 등의 노볼락형 페놀 수지; 페닐렌 골격 함유 페놀아랄킬 수지, 바이페닐렌 골격 함유 페놀아랄킬 수지 등의 페놀아랄킬 수지; 나프탈렌 골격이나 안트라센 골격과 같은 축합 다환 구조를 갖는 페놀 수지; 폴리파라옥시스타이렌 등의 폴리옥시스타이렌; 헥사하이드로 무수 프탈산(HHPA), 메틸테트라하이드로 무수 프탈산(MTHPA) 등의 지환족산 무수물, 무수 트라이멜리트산(TMA), 무수 파이로멜리트산(PMDA), 벤조페논테트라카복실산(BTDA) 등의 방향족 산무수물 등을 포함하는 산무수물 등; 폴리설파이드, 싸이오에스터, 싸이오에터 등의 폴리머캅탄 화합물; 아이소사이아네이트 프리폴리머, 블록화 아이소사이아네이트 등의 아이소사이아네이트 화합물; 카복실산 함유 폴리에스터 수지 등의 유기산류를 들 수 있다. 이들은 1종류를 단독으로 이용해도 되고, 2종류 이상을 조합하여 이용해도 된다. 이들 중에서도, 봉지 수지 조성물의 저온·저압 봉지를 실현시키는 관점에서는, 노볼락형 페놀 수지 또는 페놀아랄킬 수지 중 적어도 일방을 이용하는 것이 보다 바람직하다.
봉지 수지 조성물 중에 있어서의 경화제 (C)의 함유량은, 특별히 한정되지 않지만, 예를 들면 봉지 수지 조성물 전체에 대하여, 1질량% 이상 12질량% 이하인 것이 바람직하고, 3질량% 이상 10질량% 이하인 것이 보다 바람직하다.
경화제 (C)의 함유량을 상기 하한값 이상으로 함으로써, 봉지 수지 조성물을 적절히 경화하기 쉬워진다. 한편, 경화제 (C)의 함유량을 상기 상한값 이하로 함으로써, 적절한 유동성을 유지하고, 저온·저압 봉지를 실현하기 쉬워진다.
[커플링제 (E)]
봉지 수지 조성물은, 예를 들면 커플링제 (E)를 포함할 수 있다. 커플링제 (E)로서는, 예를 들면 에폭시실레인, 머캅토실레인, 아미노실레인, 알킬실레인, 유레이도실레인, 바이닐실레인 등의 각종 실레인계 화합물, 타이타늄계 화합물, 알루미늄킬레이트류, 알루미늄/지르코늄계 화합물 등의 공지의 커플링제를 이용할 수 있다.
보다 구체적으로는, 바이닐트라이클로로실레인, 바이닐트라이메톡시실레인, 바이닐트라이에톡시실레인, 바이닐트리스(β-메톡시에톡시)실레인, γ-메타크릴옥시프로필트라이메톡시실레인, β-(3,4-에폭시사이클로헥실)에틸트라이메톡시실레인, γ-글리시독시프로필트라이메톡시실레인, γ-글리시독시프로필트라이에톡시실레인, γ-글리시독시프로필메틸다이메톡시실레인, γ-메타크릴옥시프로필메틸다이에톡시실레인, γ-메타크릴옥시프로필트라이에톡시실레인, 바이닐트라이아세톡시실레인, γ-머캅토프로필트라이메톡시실레인, γ-아미노프로필트라이에톡시실레인, γ-아닐리노프로필트라이메톡시실레인, γ-아닐리노프로필메틸다이메톡시실레인, γ-[비스(β-하이드록시에틸)]아미노프로필트라이에톡시실레인, N-β-(아미노에틸)-γ-아미노프로필트라이메톡시실레인, N-β-(아미노에틸)-γ-아미노프로필트라이에톡시실레인, N-β-(아미노에틸)-γ-아미노프로필메틸다이메톡시실레인, N-페닐-γ-아미노프로필트라이메톡시실레인, γ-(β-아미노에틸)아미노프로필다이메톡시메틸실레인, N-(트라이메톡시실릴프로필)에틸렌다이아민, N-(다이메톡시메틸실릴아이소프로필)에틸렌다이아민, 메틸트라이메톡시실레인, 다이메틸다이메톡시실레인, 메틸트라이에톡시실레인, N-β-(N-바이닐벤질아미노에틸)-γ-아미노프로필트라이메톡시실레인, γ-클로로프로필트라이메톡시실레인, 헥사메틸다이실레인, 바이닐트라이메톡시실레인, γ-머캅토프로필메틸다이메톡시실레인, 3-아이소사이아네이트프로필트라이에톡시실레인, 3-아크릴옥시프로필트라이메톡시실레인, 3-트라이에톡시실릴-N-(1,3-다이메틸뷰틸리덴)프로필아민의 가수분해물 등의 실레인계 커플링제; 아이소프로필트라이아이소스테아로일타이타네이트, 아이소프로필트리스(다이옥틸파이로포스페이트)타이타네이트, 아이소프로필트라이(N-아미노에틸-아미노에틸)타이타네이트, 테트라옥틸비스(다이트라이데실포스파이트)타이타네이트, 테트라(2,2-다이알릴옥시메틸-1-뷰틸)비스(다이트라이데실)포스파이트타이타네이트, 비스(다이옥틸파이로포스페이트)옥시아세테이트타이타네이트, 비스(다이옥틸파이로포스페이트)에틸렌타이타네이트, 아이소프로필트라이옥타노일타이타네이트, 아이소프로필다이메타크릴아이소스테아로일타이타네이트, 아이소프로필트라이도데실벤젠설폰일타이타네이트, 아이소프로필아이소스테아로일다이아크릴타이타네이트, 아이소프로필트라이(다이옥틸포스페이트)타이타네이트, 아이소프로필트라이큐밀페닐타이타네이트, 테트라아이소프로필비스(다이옥틸포스파이트)타이타네이트 등의 타이타네이트계 커플링제를 들 수 있다. 이들은, 1종을 단독으로 이용해도 되고, 2종 이상을 조합하여 이용해도 된다.
봉지 수지 조성물 중에 있어서의 커플링제 (E)의 함유량은, 특별히 한정되지 않지만, 예를 들면 봉지 수지 조성물 전체에 대하여, 0.05질량% 이상 3질량% 이하인 것이 바람직하고, 0.1질량% 이상 2질량% 이하인 것이 더 바람직하다. 커플링제 (E)의 함유량을 상기 하한값 이상으로 함으로써, 봉지 수지 조성물 중에 있어서의 무기 충전재 (B) 분산성을 양호한 것으로 할 수 있다. 또, 커플링제 (E)의 함유량을 상기 상한값 이하로 함으로써, 봉지 수지 조성물의 유동성을 양호한 것으로 하여, 성형성의 향상을 도모할 수 있다.
또한, 본 실시형태의 봉지 수지 조성물은, 상기 성분 이외에, 예를 들면, 카본 블랙 등의 착색제; 천연 왁스, 합성 왁스, 고급 지방산 혹은 그의 금속염류, 파라핀, 산화 폴리에틸렌 등의 이형제; 하이드로탈사이트 등의 이온 포착제; 실리콘 오일, 실리콘 고무 등의 저응력제; 수산화 알루미늄 등의 난연제; 산화 방지제 등의 각종 첨가제를 포함할 수 있다.
<제1 및 제2 적층 구조에 있어서의 열저항>
파워 모듈(10)의 적층 구조에 있어서의 열저항에 대하여 설명한다.
<제1 적층 구조>
파워 모듈(10)에 있어서, 파워 반도체 칩(1)과, 신터링층(2)("제1 접합층"이라고도 한다)과, Cu 회로(3)("제1 금속 회로 기판"이라고도 한다)와, 방열 시트(4)("제1 방열 시트"라고도 한다)가 적층된 구조를 제1 적층 구조("적층 구조 A"라고도 한다)로 한다. 이때, 제1 적층 구조에 있어서, 적층 방향(높이 방향)의 열저항의 합계 XA가 0.30(K/W) 이하이다. 열저항의 합계 XA의 하한은, 특별히 제한은 없지만 현실적인 값으로서, 0.05 이상이며, 바람직하게는 0.06(K/W) 이상, 보다 바람직하게는 0.07(K/W) 이상이다. 열저항의 합계 XA의 상한은, 바람직하게는 0.25(K/W) 이하, 보다 바람직하게는 0.20(K/W) 이하이다.
제1 적층 구조의 두께의 합계를 tA(mm)로 한 경우에, 열저항의 합계 XA와 두께의 합계 tA의 비 XA/tA가, 0.25(W/(K·mm)) 이하이다. 비 XA/tA의 하한은, 특별히 제한은 없지만 현실적인 값으로서, 0.02(W/(K·mm)) 이상이며, 바람직하게는 0.03(W/(K·mm)) 이상이고, 보다 바람직하게는 0.04(W/(K·mm))이다.
<제2 적층 구조>
파워 반도체 칩(1)과, 신터링층(2)과, Cu 회로(3)와, 방열 시트(4)와, Cu 베이스 플레이트(5)가 적층된 구조를 제2 적층 구조("적층 구조 B"라고도 한다)로 한다. 즉, 제2 적층 구조는, 제1 적층 구조의 방열 시트(4)의 하측에 Cu 베이스 플레이트(5)를 더 적층한 구조이다.
제2 적층 구조에 있어서, 적층 방향(높이 방향)의 열저항의 합계 XB가 0.45(K/W) 이하이다. 열저항의 합계 XB의 하한은, 특별히 제한은 없지만 현실적인 값으로서, 0.10(K/W) 이상이며, 바람직하게는 0.12(K/W) 이상, 보다 바람직하게는 0.15(K/W) 이상이다. 열저항의 합계 XB의 상한은, 바람직하게는 0.35(K/W) 이하, 보다 바람직하게는 0.25(K/W) 이하이다.
제2 적층 구조의 두께의 합계를 tB(mm)로 한 경우에, 열저항의 합계 XB와 두께의 합계 tB의 비 XB/tB가 0.08(W/(K·mm)) 이하이다. 비 XB/tB의 하한은 특별히 제한은 없지만 현실적인 값으로서, 0.01(W/(K·mm)) 이상이며, 바람직하게는 0.02(W/(K·mm)) 이상이고, 보다 바람직하게는 0.03(W/(K·mm))이다.
<파워 모듈(10)의 특징·효과>
본 실시형태의 특징·효과를 정리하면 다음과 같다.
(1) 본 실시형태의 파워 모듈(10)은, 파워 반도체 칩(1)과, 파워 반도체 칩(1)을 일방의 면에 마련한 Cu 회로(3)를 갖는 파워 모듈(10)로서,
파워 반도체 칩(1)과 Cu 회로(3)(금속 회로 기판)를 신터링 페이스트에 의하여 접합한 신터링층(2)(신터링층)과,
Cu 회로(3)의 타방의 면에 Cu 베이스 플레이트(5)(방열 부재)를 접합하기 위하여 마련되는 방열 시트(4)를 갖고,
파워 반도체 칩(1)과, 신터링층(2)과, Cu 회로(3)와, 방열 시트(4)가 적층된 제1 적층 구조에 있어서, 적층 방향의 열저항의 합계 XA가 0.30(K/W) 이하이다.
이와 같은 구성으로 함으로써, 파워 모듈(10)의 방열 성능을 양호하게 실현할 수 있다.
구체적으로는, 파워 반도체 칩(1)과 Cu 회로(3)의 접합에, 종래 이용된 땜납 대신에 신터링층(2)(신터링 페이스트)을 이용했다. 신터링층(2)(신터링 페이스트)은 높은 열전도율을 갖는 점에서 파워 반도체 칩(1)의 발열을 효과적으로 외부로 빼낼 수 있다.
또, Cu 회로(3)와 Cu 베이스 플레이트(5) 등의 방열 기능을 갖는 부재의 접속에, 종래 이용된 땜납 대신에 방열 시트(4)를 이용했다. 이로써 파워 반도체 칩(1)의 발열을 효과적으로 외부로 빼낼 수 있다.
이들의 결과, 파워 반도체 칩(1)에 있어서의 최대 온도를 저하시킬 수 있고, 전기 특성의 향상이 실현될 수 있다. 또, 방열성이 향상됨으로써, 계속 사용에 있어서의 열스트레스가 저감되고, 신터링층(2)이나 방열 시트(4) 등과 같은 접합 부분의 신뢰성이 향상된다.
(2) Cu 회로(3)의 타방의 면에 방열 시트(4)에 의하여 접합된 Cu 베이스 플레이트(5)(방열 부재)를 더 갖는다.
(3) 파워 반도체 칩(1)과, 신터링층(2)과, Cu 회로(3)와, 방열 시트(4)와, Cu 베이스 플레이트(5)가 적층된 제2 적층 구조에 있어서, 적층 방향의 열저항의 합계 XB가 0.45(K/W) 이하이다.
(4) 신터링 페이스트에 함유되는 금속 입자는, 은 입자, 알루미늄 입자 또는 구리 입자 중 어느 하나이다. 즉, Ag 신터링 페이스트, Al 신터링 페이스트, Cu 신터링 페이스트 중 어느 하나의 신터링 페이스트를 이용함으로써, 신터링층(2)의 열저항을, 땜납의 경우와 비교하여 큰 폭으로 낮게 할 수 있다. 즉, 방열성을 향상시킬 수 있다.
(5) 파워 반도체 칩(1)을 덮는 봉지재(7)를 더 구비한다.
이와 같은 봉지재(7)에 의하여, 파워 반도체 칩(1)을 갖는 파워 모듈에 있어서, 소형화나 박형화에 대응하는 것이 용이해진다.
(6) 봉지재(7)는 몰드 수지로 이루어진다.
봉지재(7)는 몰드 수지로 함으로써, 파워 반도체 칩(1)을 갖는 파워 모듈에 있어서, 소형화나 박형화에 대응하는 것이 한층 용이해진다.
(7) 봉지재(7)는, Cu 베이스 플레이트(5)(보다 구체적으로는 기부(5A))의 두께 방향의 측면의 일부 또는 전부를 덮도록 파워 반도체 칩(1)을 덮어 봉지하고 있다.
Cu 베이스 플레이트(5)의 일부 또는 전부를 봉지재(7)가 덮는 구성으로 함으로써, 파워 모듈(10)로서의 강도와 방열성의 밸런스를 맞추는 것이 용이해진다.
(8) Cu 회로(3)는 후동(압연 구리)을 패터닝한 회로 기판이며, 두께가 0.3mm 이상 5mm 이하이다. 이와 같은 두께의 Cu 회로(3)로 함으로써, Cu 회로(3)의 열저항과 강도의 밸런스를 양호하게 하고, 방열성을 향상시킬 수 있다.
(9) 제1 적층 구조의 적층 방향의 열저항의 합계를 XA(W/K), 제1 적층 구조의 두께의 합계를 tA(mm)로 한 경우에, 비 XA/tA가 0.25(W/(K·mm)) 이하이다.
이와 같은 구성에 의하여, 파워 모듈(10)에 있어서 높은 방열성과 소형화·박형화에 대응하는 것이 용이해진다.
(10) 제2 적층 구조의 적층 방향의 열저항의 합계를 XB(W/K), 제2 적층 구조의 두께의 합계를 tB(mm)로 한 경우에, 비 XB/tB가 0.08(W/(K·mm)) 이하이다.
이와 같은 구성에 의하여, Cu 베이스 플레이트(5)를 포함시킨 파워 모듈(10)에 있어서 높은 방열성과 소형화·박형화에 대응하는 것이 한층 용이해진다.
<<제2 실시형태>>
<발명의 개요>
<파워 모듈(100)>
본 실시형태에 관한 파워 모듈(100)에 대하여 설명한다. 도 7은, 본 발명의 실시형태에 관한 파워 모듈(100)을 모식적으로 나타낸 단면도이다. 도 8은, 파워 모듈(100)의 파워 반도체 칩(1)이 마련되어 있는 영역의 단면 구조를 확대하여 나타낸 도이다. 설명을 간단하게 하기 위하여, 파워 모듈(100)의 각 구성 요소의 위치 관계(상하 관계 등)가 각 도면에 나타내는 관계인 것으로 하여 설명을 행하는 경우가 있다. 단, 이 설명에 있어서의 위치 관계는, 파워 모듈(100)의 사용 시나 제조 시의 위치 관계와는 무관하다.
파워 모듈(100)은, 파워 반도체 칩(1)과, 파워 반도체 칩(1)을 지지 고정하고 외부 배선과의 전기적 접속하는 리드 프레임(6)과, 파워 반도체 칩(1)의 일방의 면 측(도시에서는 하면(1a) 측)에 마련된 제1 방열 구조(60)와, 타방의 면 측(여기에서는 상면(1b))에 마련된 제2 방열 구조(70)와, 파워 반도체 칩(1)과 제2 방열 구조(70)의 사이에 마련된 스페이서(30)와, 제1 방열 구조(60)와 제2 방열 구조(70)의 사이의 공간에 마련된 봉지재층(50)을 갖는다. 또한, 파워 모듈(100)은, 파워 반도체 칩(1)이나 리드 프레임(6)과 제1 방열 구조(60)를 접속하는 제1 접합층(12), 스페이서(30)와 제2 방열 구조(70)를 접속하는 제2 접합층(22)과, 파워 반도체 칩(1)과 스페이서(30)를 접속하는 제3 접합층(32)을 갖는다.
이하, 구체적으로 설명한다.
<파워 반도체 칩(1)>
파워 반도체 칩(1)은, 예를 들면, 절연 게이트 바이폴라 트랜지스터(IGBT; Insulated Gate Bipolar Transistor) 및 다이오드 등이다. 파워 반도체 칩(1)의 상면에는 도시하지 않은 전극 패턴이 형성되고, 파워 반도체 칩(1)의 하면(1a)에는 도시하지 않은 도전 패턴이 형성되어 있다.
파워 반도체 칩(1)의 하면(1a)은, 접합층인 제1 접합층(12)을 개재하여 제1 방열 구조(60)에 접합되어 있다. 파워 반도체 칩(1)의 상면(1b)의 전극 패턴은, 리드 프레임(6)에 대하여 전기적으로 접속되어 있다.
<리드 프레임(6)>
리드 프레임(6)은, 파워 반도체 칩(1)을 지지 고정하고, 또 외부 배선과의 전기적 접속을 하는 것이며, 구리나 철 등의 금속 소재의 박판의 프레스 가공이나 에칭 가공 등에 의하여 만들어진 부품이다.
<제1 방열 구조(60)>
제1 방열 구조(60)는, 도시한 바와 같이, 파워 반도체 칩(1) 측으로부터 제1 Cu 회로(13)("제1 금속 회로 기판"이라고도 한다)와, 제1 방열 시트(14)와, 제1 히트 싱크(15)("제1 방열 부재"라고도 한다)를 갖는다.
<제1 Cu 회로(13)>
제1 Cu 회로(13)는, 도전성을 갖는 금속 재료로 구성된 금속 회로 기판이다. 제1 Cu 회로(13)의 일방의 면(도시에서 상측의 면)에 형성된 회로 패턴에, 제1 접합층(12)을 개재하여, 파워 반도체 칩(1)이 마련되어 있다.
제1 Cu 회로(13)는, 후동(압연 구리)을 패터닝한 회로 기판이다. 제1 Cu 회로(13)를 구성하는 금속 재료에는, 예를 들면, 후동(압연 구리)을 적합하게 이용할 수 있다. 이로써, 제1 Cu 회로(13)는, 비교적 저항값이 작아진다. 또한, 제1 Cu 회로(13)는, 그의 적어도 일부가 솔더 레지스트층으로 덮여 있어도 된다.
제1 Cu 회로(13)는, 예를 들면, 제1 히트 싱크(15)(Cu 베이스 플레이트)의 기부(15a)의 상면에 제1 방열 시트(14)를 개재하여 적층된 금속층(후동 등)을 절삭 및 에칭에 의하여 소정의 패턴으로 가공함으로써 형성되거나, 또는 미리 소정의 패턴으로 가공된 상태에서 제1 방열 시트(14)에 의하여 제1 Cu 회로(13)에 첩부된다.
제1 Cu 회로(13)의 두께의 하한값은, 예를 들면, 0.3mm 이상이다. 이와 같은 수치 이상이면, 고전류를 필요로 하는 용도여도, 제1 Cu 회로(13)의 발열을 억제할 수 있다. 또, 제1 Cu 회로(13)의 두께의 상한값은, 예를 들면, 5.0mm 이하이며, 바람직하게는 4.0mm 이하이고, 더 바람직하게는 3.0mm 이하이다. 이와 같은 수치 이하이면, 회로 가공성을 향상시킬 수 있고, 또, 제품 전체로서의 박형화를 도모할 수 있다.
<제1 방열 시트(14)>
제1 방열 시트(14)는, 제1 Cu 회로(13)와 제1 히트 싱크(15)(Cu 베이스 플레이트)의 사이에 배치된다. 파워 반도체 칩(1)의 열을 제1 Cu 회로(13)로 받고, 또한, 제1 방열 시트(14)를 통하여 방열 수단인 제1 히트 싱크(15)(Cu 베이스 플레이트)로 전열된다. 이로써, 파워 모듈(100)의 절연성을 유지하면서, 발열체인 파워 반도체 칩(1)으로부터 발생하는 열(특히 하면(1a) 측으로부터 발생하는 열)을, 파워 모듈(100)의 외부로 효과적으로 방산시킬 수 있다. 이 때문에, 반도체 장치의 절연 신뢰성을 향상시키는 것이 가능해진다.
제1 방열 시트(14)의 평면 형상은, 특별히 한정되지 않고, 제1 Cu 회로(13)나 제1 히트 싱크(15)의 형상에 맞추어 적절히 선택하는 것이 가능하지만, 예를 들면 직사각형으로 할 수 있다. 제1 방열 시트(14)의 막두께는, 예를 들면 50μm 이상 250μm 이하이다. 이로써, 기계적 강도나 내열성의 향상을 도모하면서, 제1 Cu 회로(13)의 열을 보다 효과적으로 제1 히트 싱크(15)로 전달할 수 있다. 또한, 제1 방열 시트(14)의 방열성과 절연성의 밸런스가 우수하다. 제1 방열 시트(14)의 열전도율로서, 특별히 한정은 하지 않지만, 바람직하게는 10W/mK(175℃) 이상, 보다 바람직하게는 15W/mK(175℃) 이상인 것이 이용된다.
[제1 방열 시트(14)의 재질]
제1 방열 시트(14)는, 예를 들면 수지 시트이며, 시트용 수지 조성물을 이용하여 형성되어 있다. 본 실시형태에 있어서, 시트용 수지 조성물은, 제1 실시형태에서 설명한 시트용 수지 조성물을 이용할 수 있고, 이하, 설명을 생략한다.
<제1 히트 싱크(15)>
제1 히트 싱크(15)는, Cu 베이스 플레이트라고도 불리는 방열 부재의 일종이며, 구리의 판상의 기부(15a)와, 기부(15a)의 하면으로부터 일체로 연장되는 복수의 핀부(15B)를 갖는다.
제1 히트 싱크(15)는, Cu 베이스 플레이트 이외에, 예를 들면 알루미늄의 베이스 플레이트가 채용되어도 된다. 또, 파워 반도체 칩(1)의 발열을 제1 Cu 회로(13)를 통하여 취득하여 밖으로 빼내는 기능을 가지면, 일반적인 방열 부재에 한정되지 않고, 다른 구성의 일부(예를 들면 하우징) 등이어도 된다. 그 경우이더라도, 제1 방열 시트(14)를 이용할 수 있다.
<제1 접합층(12)>
제1 접합층(12)은, 금속 입자가 함유된 신터링 페이스트를 소결시킨 접합층이다. 신터링 페이스트로서는, 은 입자를 함유하는 Ag 신터링 페이스트, 알루미늄 입자를 함유하는 Al 신터링 페이스트, 구리 입자를 함유하는 Cu 신터링 페이스트 중 어느 하나를 이용할 수 있다.
파워 반도체 칩(1)과 제1 Cu 회로(13)의 사이에 상기와 같은 신터링 페이스트를 마련하여 적층하고, 소결 공정에 의하여, 파워 반도체 칩(1)과 제1 Cu 회로(13)가 제1 접합층(12)에 의하여 접합된다. 제1 Cu 회로(13)와 리드 프레임(6)이 제1 접합층(12)에 의하여 접합되어 있다.
제1 접합층(12)에서는, 금속 입자에 의한 신터링 네트워크(금속 결합 버스)가 형성되어 있고, 고열전도성이나 낮은 전기 저항이 실현된다. 또한, 제1 접합층(12)에 의한 접합성의 향상의 관점에서, 제1 Cu 회로(13)나 리드 프레임(6)에, 신터링 페이스트에 함유되는 금속에 의한 도금의 표면 처리가 실시되어도 된다. 구체적으로는, 본 실시형태에서는, 제1 Cu 회로(13)나 리드 프레임(6)의 표면에 Ag 도금이 실시되어도 된다.
<제2 방열 구조(70)>
제2 방열 구조(70)는, 도시한 바와 같이, 파워 반도체 칩(1) 측(즉 스페이서(30) 측)으로부터 제2 Cu 회로(23)("제2 금속 회로 기판"이라고도 한다)와, 제2 방열 시트(24)와, 제2 히트 싱크(25)("제2 방열 부재"라고도 한다)를 갖는다.
<제2 Cu 회로(23)>
제2 Cu 회로(23)는, 제1 Cu 회로(13)와 동일하게, 도전성을 갖는 금속 재료로 구성된 금속 회로 기판이다. 제2 Cu 회로(23)의 일방의 면(도시에서 하측의 면)에 형성된 회로 패턴에, 제2 접합층(22)을 개재하여, 스페이서(30)와 접합된다. 또, 스페이서(30)가 마련되어 있지 않은 영역에서는, 봉지재층(50)에 접합된다.
제2 Cu 회로(23)는, 후동(압연 구리)을 패터닝한 회로 기판이어도 되고, 패터닝하지 않고 후동을 그대로 이용한 구성이어도 된다. 제2 Cu 회로(23)를 구성하는 금속 재료에는, 예를 들면, 후동(압연 구리)을 적합하게 이용할 수 있다. 이로써, 제2 Cu 회로(23)는, 비교적 저항값이 작아진다. 또한, 제2 Cu 회로(23)는, 그의 적어도 일부가 솔더 레지스트층으로 덮여 있어도 된다.
제2 Cu 회로(23)는, 예를 들면, 제2 히트 싱크(25)(Cu 베이스 플레이트)의 기부(25a)의 하면에 제2 방열 시트(24)를 개재하여 적층된 금속층(후동 등)을 절삭 및 에칭에 의하여 소정의 패턴으로 가공함으로써 형성되거나, 또는 미리 소정의 패턴으로 가공된 상태에서 제2 방열 시트(24)에 의하여 제2 Cu 회로(23)에 첩부된다.
제2 Cu 회로(23)의 두께의 하한값은, 예를 들면, 0.3mm 이상이다. 이와 같은 수치 이상이면, 고전류를 필요로 하는 용도여도, 제2 Cu 회로(23)의 발열을 억제할 수 있다. 또, 제2 Cu 회로(23)의 두께의 상한값은, 예를 들면, 5.0mm 이하이며, 바람직하게는 4.0mm 이하이고, 더 바람직하게는 3.0mm 이하이다. 이와 같은 수치 이하이면, 회로 가공성을 향상시킬 수 있고, 또, 제품 전체로서의 박형화를 도모할 수 있다.
<제2 방열 시트(24)>
제2 방열 시트(24)는, 제2 Cu 회로(23)와 제2 히트 싱크(25)(Cu 베이스 플레이트)의 사이에 배치된다. 파워 반도체 칩(1)의 열을 스페이서(30)를 통하여 제2 Cu 회로(23)로 받고, 또한, 제2 방열 시트(24)를 통하여 방열 수단인 제2 히트 싱크(25)로 전열한다. 이로써, 파워 모듈(100)의 절연성을 유지하면서, 발열체인 파워 반도체 칩(1)으로부터 발생하는 열(특히 상면(1b) 측으로부터 발생하는 열)을, 파워 모듈(100)의 외부로 효과적으로 방산시킬 수 있다. 이 때문에, 반도체 장치의 절연 신뢰성을 향상시키는 것이 가능해진다.
제2 방열 시트(24)의 형상이나 물성은, 상술한 제1 방열 시트(14)와 동일하다. 즉, 제2 방열 시트(24)의 평면 형상은, 특별히 한정되지 않고, 제2 Cu 회로(23)나 제2 히트 싱크(25)의 형상에 맞추어 적절히 선택하는 것이 가능하지만, 예를 들면 직사각형으로 할 수 있다. 제2 방열 시트(24)의 막두께는, 예를 들면 50μm 이상 250μm 이하이다. 이로써, 기계적 강도나 내열성의 향상을 도모하면서, 제2 Cu 회로(23)의 열을 보다 효과적으로 제2 히트 싱크(25)로 전달할 수 있다. 또한, 제2 방열 시트(24)의 방열성과 절연성의 밸런스가 우수하다. 제2 방열 시트(24)의 열전도율로서, 특별히 한정은 하지 않지만, 바람직하게는 10W/mK(175℃) 이상, 보다 바람직하게는 15W/mK(175℃) 이상인 것이 이용된다.
또한, 제2 방열 시트(24)의 재질은, 제1 방열 시트(14)의 재질로 설명한 것을 이용할 수 있다. 제1 방열 시트(14)와 제2 방열 시트(24)의 재질이나 막두께는 완전히 동일해도 되고, 상기의 범위 내에서 상이해도 된다.
<제2 히트 싱크(25)>
제2 히트 싱크(25)는, 제1 히트 싱크(15)와 동일하게, Cu 베이스 플레이트라고도 불리는 방열 부재의 일종이며, 구리의 판상의 기부(25a)와, 기부(25a)의 상면으로부터 일체로 연장되는 복수의 핀부(25b)를 갖는다.
제2 히트 싱크(25)는, Cu 베이스 플레이트 이외에, 예를 들면 알루미늄의 베이스 플레이트가 채용되어도 된다. 또, 파워 반도체 칩(1)의 발열을 스페이서(30), 제2 Cu 회로(23)를 통하여 취득하여 밖으로 빼내는 기능을 가지면, 일반적인 방열 부재에 한정되지 않고, 다른 구성의 일부(예를 들면 하우징) 등이어도 된다. 그 경우이더라도, 제2 방열 시트(24)를 이용할 수 있다.
<제2 접합층(22)>
제2 접합층(22)은, 제1 접합층(12)과 동일하게, 금속 입자가 함유된 신터링 페이스트를 소결시킨 접합층이다. 신터링 페이스트로서는, 은 입자를 함유하는 Ag 신터링 페이스트, 알루미늄 입자를 함유하는 Al 신터링 페이스트, 구리 입자를 함유하는 Cu 신터링 페이스트 중 어느 하나를 이용할 수 있다.
스페이서(30)와 제2 Cu 회로(23)의 사이에 상기와 같은 신터링 페이스트를 마련하여 적층하고, 소결 공정에 의하여, 스페이서(30)와 제2 Cu 회로(23)가 제2 접합층(22)에 의하여 접합된다.
<스페이서(30)>
스페이서(30)는, 파워 반도체 칩(1)과 파워 반도체 칩(1)의 상측에 배치된 제2 방열 구조(70)의 사이의 거리를 소정 길이로 조정하는 것이다. 스페이서(30)는 예를 들면 금속제이며, 구체적으로는, 구리(구리 합금을 포함한다)나 알루미늄(알루미늄 합금을 포함한다) 등이다. 스페이서(30)의 상측은, 제2 접합층(22)을 개재하여 제2 방열 구조(70)의 제2 Cu 회로(23)에 접합된다. 또, 스페이서(30)의 하측은, 후술하는 제3 접합층(32)을 개재하여 파워 반도체 칩(1)에 접합된다.
스페이서(30)에 의하여, 파워 반도체 칩(1)의 상측 방향의 방열 특성을 조정할 수 있다. 또, 파워 반도체 칩(1)이나 리드 프레임(6) 등을 봉지하는 봉지재층(50)을 형성할 때에, 봉지재의 유동을 적절히 조정할 수 있다.
<제3 접합층(32)>
제3 접합층(32)은, 제1 접합층(12)이나 제2 접합층(22)과 동일하게, 금속 입자가 함유된 신터링 페이스트를 소결시킨 접합층이다. 신터링 페이스트로서는, 은 입자를 함유하는 Ag 신터링 페이스트, 알루미늄 입자를 함유하는 Al 신터링 페이스트, 구리 입자를 함유하는 Cu 신터링 페이스트 중 어느 하나를 이용할 수 있다.
스페이서(30)와 파워 반도체 칩(1)의 사이에 상기와 같은 신터링 페이스트를 마련하여 적층하고, 소결 공정에 의하여, 스페이서(30)와 파워 반도체 칩(1)이 제3 접합층(32)에 의하여 접합된다.
<봉지재층(50)>
봉지재층(50)은, 예를 들면 몰드 수지이며, 파워 반도체 칩(1)이나 스페이서(30) 등과 같은, 제1 방열 구조(60)와 제2 방열 구조(70)의 사이의 구성 요소를 내부에 일체 봉지하고 있다. 봉지재층(50)에 이용되는 봉지재로서, 몰드 수지 이외에, 실리콘 젤 등이 이용되어도 된다. 이하에서는, 몰드 수지로 일체 봉지하는 구성에 대하여 설명한다.
이 봉지에 있어서, 리드 프레임(6)의 일부가 봉지되고, 봉지되지 않는 다른 부분은, 외부 기기에 접속된다. 또, 제1 히트 싱크(15)에 대해서는, 제1 히트 싱크(15)의 기부(15a)의 상면 및 측면이, 봉지재층(50)에 의하여 덮여 봉지되어 있다. 제1 히트 싱크(15)의 하면 및 핀부(15B)는 봉지재층(50)에 덮여 있지 않다. 즉, 봉지재층(50)은, 제1 히트 싱크(15)의 기부(15a)의 두께 방향의 측면의 일부 또는 전부를 덮도록, 파워 반도체 칩(1)을 덮어 봉지하고 있다. 여기에서는, 제1 히트 싱크(15)의 기부(15a)의 측면의 모두가 봉지재층(50)에 의하여 덮여 있는 구성을 예시하고 있다. 제1 히트 싱크(15)의 일부 또는 전부를 봉지재층(50)이 덮는 구성으로 함으로써, 파워 모듈(100)으로서의 강도와 방열성의 밸런스를 맞추는 것이 용이해진다.
[봉지재층(50)(몰드 수지)의 성분]
봉지재층(50)의 몰드 수지로서는, 제1 실시형태의 봉지재(7)와 동일한 몰드 수지를 이용할 수 있고, 이하 설명을 생략한다.
<파워 모듈(100)의 적층 구조의 열저항>
파워 모듈(100)의 적층 구조에 있어서의 열저항에 대하여 설명한다. 이하에서는, 스페이서(30)의 두께 방향 중심(30C)으로부터 제1 방열 구조(60)까지의 적층 방향의 제1 열저항(R1)과, 제2 방열 구조(70)까지의 적층 방향의 제2 열저항(R2)의 관계를 설명한다.
스페이서(30)의 두께 방향 중심(30C)으로부터 상기 제1 방열 구조(60)까지의 적층 방향의 제1 열저항(R1)과, 스페이서(30)의 두께 방향 중심(30C)으로부터 제2 방열 구조(70)까지의 적층 방향의 제2 열저항(R2)의 비 R1/R2가, 0.7 이상 1.3 이하이며, 바람직하게는 0.8 이상 1.2 이하이고, 보다 바람직하게는 0.9 이상 1.1 이하이다.
또, 제1 열저항(R1) 및 제2 열저항(R2)은 0.05K/W 이상 0.5K/W 이하이며, 바람직하게는 0.06K/W 이상 0.45K/W 이하, 보다 바람직하게는 0.07K/W 이상 0.40K/W 이하이다.
여기에서, 제1 열저항(R1)은, 스페이서(30)의 두께 방향 하측 절반의 열저항(R11), 제3 접합층(32)의 열저항(R12), 파워 반도체 칩(1)의 열저항(R13), 제1 접합층(12)의 열저항(R14) 및 제1 방열 구조(60)의 열저항(R15)의 합계(R11+R12+R13+R14+R15)이다. 제1 방열 구조(60)의 열저항(R15)은, 제1 Cu 회로(13)의 열저항(R16), 제1 방열 시트(14)의 열저항(R17) 및 제1 히트 싱크(15)의 열저항(R18)의 합계(R16+R17+R18)이다.
제2 열저항(R2)은, 스페이서(30)의 두께 방향 상측 절반의 열저항(R21), 제2 접합층(22)의 열저항(R22), 및 제2 방열 구조(70)의 열저항(R23)의 합계(R21+R22+R23)이다. 제2 방열 구조(70)의 열저항(R23)은, 제2 Cu 회로(23)의 열저항(R24), 제2 방열 시트(24)의 열저항(R25) 및 제2 히트 싱크(25)의 열저항(R26)의 합계(R24+R25+R26)이다.
비(R1/R2)가 상기 범위에 있음으로써, 파워 모듈(100)의 두께 방향의 열저항의 조정이 용이해진다. 또, 제1 열저항(R1) 및 상기 제2 열저항(R2)을 상기 범위로 함으로써, 파워 반도체 칩(1)에서 발생한 열을 신속하게 외부로 빼낼 수 있다.
<파워 모듈(100)의 특징·효과>
본 실시형태의 특징·효과를 정리하면 다음과 같다.
(1) 본 실시형태의 파워 모듈(100)은,
파워 반도체 칩(1)과,
상기 파워 반도체 칩(1)의 일방의 면 측(도시에서는 하면(1a)의 측)에 마련한 제1 방열 구조(60)와,
상기 파워 반도체 칩(1)의 타방의 면 측(도시에서는 상면(1b)의 측)에 마련한 제2 방열 구조(70)와,
상기 파워 반도체 칩(1)과 상기 제1 방열 구조(60)를 신터링 페이스트에 의하여 접합하는 제1 접합층(12)과,
상기 파워 반도체 칩(1)과 상기 제2 방열 구조(70)의 사이에 마련한 스페이서(30)와,
상기 제2 방열 구조(70)와 상기 스페이서(30)를 신터링 페이스트에 의하여 접합하는 제2 접합층(22)과,
상기 파워 반도체 칩(1)과 상기 스페이서(30)를 신터링 페이스트에 의하여 접합하는 제3 접합층(32)과,
상기 제1 방열 구조(60)와 상기 제2 방열 구조(70)의 사이의 영역에 있어서, 상기 파워 반도체 칩(1), 상기 스페이서(30) 및 상기 제1~제3 접합층(12, 22, 32)이 마련되어 있지 않은 영역을 몰드 봉지재에 의하여 봉지한 봉지재층(50)을 갖는다.
이와 같은 구성으로 함으로써, 파워 모듈(100)의 방열 성능을 양호하게 할 수 있다. 구체적으로는, 파워 반도체 칩(1)과 제1 접합층(12)이나 스페이서(30)의 접합에, 스페이서(30)와 제2 방열 구조(70)(즉 제2 Cu 회로(23))의 접합에, 땜납 대신에 신터링 페이스트를 이용한 제1~ 제3 접합층(12, 22, 32)을 이용했다. 신터링층(신터링 페이스트)은 높은 열전도율을 갖는 점에서 파워 반도체 칩(1)의 발열을 효과적으로 외부로 빼낼 수 있다.
또, 파워 반도체 칩(1)의 상면(1b)과 제2 방열 구조(70)의 사이에, 스페이서(30)를 마련함으로써, 파워 반도체 칩(1)의 상측 방향의 방열 특성을 조정할 수 있다. 또, 파워 반도체 칩(1)이나 리드 프레임(6) 등을 봉지하는 봉지재층(50)을 형성할 때에, 봉지재의 유동을 적절히 조정할 수 있다.
또, 봉지재층(50)을 몰드 수지로 함으로써, 파워 반도체 칩(1)을 갖는 파워 모듈에 있어서, 소형화나 박형화에 대응하는 것이 한층 용이해진다.
(2) 상기 제1 방열 구조(60)는,
상기 제1 접합층(12)과 일방의 면에 접합하는 제1 금속 회로 기판(제1 Cu 회로(13))과,
상기 제1 금속 회로 기판(제1 Cu 회로(13))의 타방의 면에 마련되고, 제1 히트 싱크(15)를 접합하기 위하여 마련된 제1 방열 시트(14)를 갖는다.
이와 같은 구성에 의하여 파워 반도체 칩(1)의 발열을 효과적으로 외부(특히 도시 하측 방향으로부터)로 빼낼 수 있다. 그 결과, 파워 반도체 칩(1)에 있어서의 최대 온도를 저하시킬 수 있어, 전기 특성의 향상이 실현될 수 있다. 또, 방열성이 향상됨으로써, 계속 사용에 있어서의 열스트레스가 저감되고, 제1 접합층(12)이나 제1 방열 시트(14) 등과 같은 접합 부분의 신뢰성이 향상된다.
(3) 상기 제1 방열 구조(60)는, 상기 제1 히트 싱크(15)를 갖는다.
(4) 상기 제2 방열 구조(70)는,
상기 제2 접합층(22)과 일방의 면에 접합하는 제2 금속 회로 기판(제2 Cu 회로(23))과,
상기 제2 금속 회로 기판(제2 Cu 회로(23))의 타방의 면에 마련되고, 제2 히트 싱크(25)를 접합하기 위하여 마련된 제2 방열 시트(24)를 갖는다.
이와 같은 구성에 의하여 파워 반도체 칩(1)의 발열을 효과적으로 외부(특히 도시 상측 방향으로부터)로 빼낼 수 있다. 그 결과, 파워 반도체 칩(1)에 있어서의 최대 온도를 저하시킬 수 있어, 전기 특성의 향상이 실현될 수 있다. 또, 방열성이 향상됨으로써, 계속 사용에 있어서의 열스트레스가 저감되고, 제2 접합층(22)이나 제2 방열 시트(24) 등과 같은 접합 부분의 신뢰성이 향상된다.
(5) 상기 제2 방열 구조(70)는, 상기 제2 히트 싱크(25)를 갖는다.
(6) 상기 스페이서(30)의 두께 방향 중심(30C)으로부터 상기 제1 방열 구조(60)까지의 적층 방향의 제1 열저항(R1)과, 상기 스페이서(30)의 두께 방향 중심(30C)으로부터 상기 제2 방열 구조(70)까지의 적층 방향의 제2 열저항(R2)의 비 R1/R2가, 0.7 이상 1.3 이하이다. 비(R1/R2)가 상기 범위에 있음으로써, 파워 모듈(100)의 두께 방향의 열저항의 조정이 용이해진다.
(7) 상기 제1 열저항(R1) 및 상기 제2 열저항(R2)은 0.05(K/W) 이상 0.5(K/W) 이하이다.
제1 열저항(R1) 및 상기 제2 열저항(R2)을 상기 범위로 함으로써, 파워 반도체 칩(1)에서 발생한 열을 신속하게 외부로 빼낼 수 있다.
이상, 본 발명의 실시형태에 대하여 설명했지만, 이들은 본 발명의 예시이며, 상기 이외의 다양한 구성을 채용할 수 있다. 또, 본 발명은 상술한 실시형태로 한정되는 것은 아니고, 본 발명의 목적을 달성할 수 있는 범위에서의 변형, 개량 등은 본 발명에 포함된다.
<제1 및 제2 실시형태의 특징을 정리>
제1 및 제2 실시형태의 특징을 정리하면 이하와 같다.
(1) 본 발명의 파워 모듈은,
파워 반도체 소자와,
상기 파워 반도체 소자를 일방의 면 측에 마련한 제1 방열 구조를 갖고,
상기 제1 방열 구조는,
제1 금속 회로 기판과,
상기 파워 반도체 소자를 상기 제1 금속 회로 기판의 일방의 면에 신터링 페이스트에 의하여 접합하기 위하여 마련한 제1 접합층과,
상기 제1 금속 회로 기판의 타방의 면에 제1 방열 부재를 접합하기 위하여 마련한 제1 방열 시트를 가지며,
상기 파워 반도체 소자와, 상기 제1 접합층과, 상기 제1 금속 회로 기판과, 상기 제1 방열 시트가 적층된 적층 구조 A에 있어서, 적층 방향의 열저항의 합계가 0.30(K/W) 이하이다.
(2) 상기 제1 방열 구조는,
상기 제1 금속 회로 기판의 타방의 면에 상기 제1 방열 시트에 의하여 접합된 제1 방열 부재를 더 갖는다.
(3) 상기 파워 반도체 소자와, 상기 제1 접합층과, 상기 제1 금속 회로 기판과, 상기 제1 방열 시트와, 상기 제1 방열 부재가 적층된 적층 구조 B에 있어서, 적층 방향(높이 방향)의 열저항의 합계가 0.45(K/W) 이하이다.
(4) 상기 적층 구조 A의 상기 적층 방향의 열저항의 합계를 XA(W/K), 상기 적층 구조 A의 두께의 합계를 tA(mm)로 한 경우에, 비 XA/tA가 0.25(W/(K·mm)) 이하이다.
(5) 상기 적층 구조 B의 상기 적층 방향의 열저항의 합계를 XB(W/K), 상기 적층 구조 B의 두께의 합계를 tB(mm)로 한 경우에, 비 XB/tB가 0.08(W/(K·mm)) 이하이다.
(6) 상기 파워 반도체 소자의 타방의 면 측에 마련한 제2 방열 구조와, 상기 파워 반도체 소자와 상기 제2 방열 구조의 사이에 마련한 스페이서를 더 갖고,
상기 제2 방열 구조는, 제2 금속 회로 기판과, 상기 제2 금속 회로 기판의 일방의 면에 상기 스페이서를 신터링 페이스트에 의하여 접합하기 위하여 마련한 제2 접합층을 가지며,
상기 파워 반도체 소자와 상기 스페이서를 신터링 페이스트에 의하여 접합하는 제3 접합층과,
상기 제1 방열 구조와 상기 제2 방열 구조의 사이의 영역에 있어서, 상기 파워 반도체 소자, 상기 스페이서 및 상기 제1~제3 접합층이 마련되어 있지 않은 영역을 몰드 봉지재에 의하여 봉지한 봉지재층을 갖는다.
(7) 상기 제2 방열 구조는,
상기 제2 금속 회로 기판의 타방의 면에 제2 방열 부재를 접합하기 위하여 마련된 제2 방열 시트를 더 갖는다.
(8) 상기 제2 방열 구조는,
상기 제2 금속 회로 기판의 타방의 면에 상기 제2 방열 시트에 의하여 접합된 제2 방열 부재를 더 갖는다.
(9) 상기 스페이서의 두께 방향 중심부터 상기 제1 방열 구조까지의 적층 방향의 제1 열저항(R1)과, 상기 스페이서의 두께 방향 중심부터 상기 제2 방열 구조까지의 적층 방향의 제2 열저항(R2)의 비 R1/R2가 0.7 이상 1.3 이하이다.
(10) 상기 제1 열저항(R1) 및 상기 제2 열저항(R2)은 0.05(K/W) 이상 0.5(K/W) 이하이다.
(11) 상기 신터링 페이스트에 함유되는 금속 입자는, 은 입자, 알루미늄 입자 또는 구리 입자 중 어느 하나이다.
(12) 상기 파워 반도체 소자를 덮는 봉지재를 더 구비한다.
(13) 상기 봉지재는 몰드 수지로 이루어진다.
(14) 상기 봉지재는, 상기 제1 방열 부재 및/또는 제2 방열 부재의 두께 방향의 측면의 일부 또는 전부를 덮도록 상기 파워 반도체 소자를 덮어 봉지하고 있다.
(15) 상기 제1 금속 회로 기판 및/또는 제2 금속 회로 기판은 후동(압연 구리)을 패터닝한 회로 기판이며, 두께가 0.3mm 이상 5mm 이하이다.
실시예
본 발명의 실시형태를, 실시예에 근거하여 상세하게 설명한다. 또한, 본 발명은 실시예에 한정되는 것은 아니다. 이하에서는, 제1 및 제2 실시예가 제1 실시형태에 대응하고, 제3 실시예가 제2 실시형태에 대응하고 있다.
<제1 실시예>
표 1에, 상술한 제1 및 제2 적층 구조의 예(실시예 1, 실시예 2)의 열전도율을 비교예의 열전도율과 함께 예시한다. 실시예 1과 실시예 2에서는, Cu 회로(3)에 상당하는 구성의 두께 t가 상이하고, 다른 조건은 동일하다. 표 중의 구성 요소에 있어서, 제1 적층 구조에 상당하는 요소는 "칩, 신터링, 회로, 방열 시트"에 의한 적층 구조이다. 제2 적층 구조에 상당하는 요소는, "칩, 신터링, 회로, 방열 시트, 베이스 기판"에 의한 적층 구조이다. 또한, 방열 시트로서, 상술한 실시형태에서 설명한 방열 시트(14)의 수지 시트 중 열전도율이 18W인 것을 적용했다.
실시예 1, 2에 있어서의 제1 적층 구조의 적층 방향의 열저항의 합계 Rth_sum(실시형태의 XA(W/K)에 대응)은, 각각 0.119(W/K), 0.168(W/K)이며, 즉 0.30(W/K) 이하이다. 한편, 비교예에서는, 베이스 기판을 제외한 구성(제1 적층 구조에 대응)은 0.353(W/K)이며, 즉 0.30(W/K)을 초과하고 있다.
실시예 1, 2에 있어서의 제2 적층 구조의 적층 방향의 열저항의 합계 Rth_sum(실시형태의 XB(W/K)에 대응)은, 각각 0.184(W/K), 0.233(W/K)이며, 즉 0.25(W/K) 이하이다. 한편, 비교예의 베이스 기판을 포함하는 구성에서는 0.473(W/K)이며, 즉 0.45(W/K)를 초과하고 있다.
실시예 1, 2에 있어서의 제1 적층 구조의 적층 방향의 열저항의 합계 Rth_sum(실시형태의 XA(W/(K·mm))에 대응)과 두께 t_sum의 비 Rth_sum/t_sum(실시형태의 비 XA/t에 상당)은, 각각 0.156(W/(K·mm)), 0.074(W/(K·mm))이며, 즉 0.25(W/K) 이하이다. 한편, 비교예에서는, 베이스 기판을 제외한 구성(제1 적층 구조에 대응)은 0.257(W/(K·mm))이며, 즉 0.25(W/(K·mm))를 초과하고 있다.
실시예 1, 2에 있어서의 제2 적층 구조의 적층 방향의 열저항의 합계 Rth_sum(실시형태의 XB(W/(K·mm))에 대응)과 두께 t_sum의 비 Rth_sum/t_sum(실시형태의 비 XB/tB에 상당)은, 각각 0.067(W/(K·mm)), 0.055(W/(K·mm))이며, 즉 0.08(W/K) 이하이다. 한편, 비교예에서는 0.083(W/(K·mm))이며, 즉 0.08(W/(K·mm))을 초과하고 있다.
Figure pct00001
<제2 실시예>
제2 실시예에서는, 실시형태에서 나타낸 파워 모듈(10)에 대하여, 파워 반도체 칩(1)의 방열성의 관점에서, 종래의 구조(비교예)와 시뮬레이션 모델에 대하여 검토했다.
<시뮬레이션 모델>
실시예와 비교예의 시뮬레이션 모델은 다음과 같고, 도 2에 실시예와 비교예의 파워 모듈의 구조예를 단면도로 나타내고 있다.
(A) 실시예: 도면 하측으로부터, Cu 베이스 플레이트, 방열 시트, Cu 회로, 신터링층, 파워 반도체 칩을 이 순서로 적층한 파워 모듈이며, 상술한 실시형태의 파워 모듈(10)의 구성에 대응한다.
(B) 비교예: 도면 하측으로부터, Cu 베이스 플레이트, 접합 땜납, Cu판, 세라믹 기판, Cu 회로, 땜납, 파워 반도체 칩, 봉지재를 이 순서로 적층한 파워 모듈(10)이다.
<시뮬레이션의 조건>
시뮬레이션의 조건 개요는 다음과 같다.
도 3~5 및 표 2에, 시뮬레이션의 실시예 및 비교예의 각 구성 요소의 물성값·치수(두께)를 나타낸다. 도 3의 (a)는 파워 모듈의 상측에서 본 사시도, 도 3의 (b)가 평면도이다. 도 4의 (a)는 파워 모듈의 하측에서 본 사시도, 도 4의 (b)가 저면도이다. 도 5는 시뮬레이션(전열 해석)에 있어서의 열조건을 나타낸 도이다.
시뮬레이션 소프트: ANSYS Mechanical 2019R3
파워 반도체 칩: IGBT와 FWD(Free Wheeling Diode)를 탑재했다
베이스 기판: Cu 베이스판에 볼록 폴을 마련하고, Cu 베이스판 이면 및 볼록 폴면을 냉각수(65℃)로 냉각했다
Figure pct00002
<시뮬레이션 결과>
도 6에, 시뮬레이션 결과로서 열분포를 파워 모듈의 모델 상에 나타낸다.
비교예에서는 도 6의 (a)에 나타내는 바와 같이, 파워 반도체 칩(여기에서는 IGBT)의 표면의 최대 온도가 184℃이다. 한편, 실시예에서는 도 6의 (b)에 나타내는 바와 같이, 파워 반도체 칩(여기에서는 IGBT)의 표면의 최대 온도가 152℃이며, 비교예에 대하여 32℃ 낮은 온도가 되었다.
<제3 실시예>
본 실시예에서는, 제1 열저항(R1), 제2 열저항(R2) 및 비 R1/R2에 관한 시뮬레이션을 행했다. 표 3에 시뮬레이션 결과를 나타낸다.
제1 열저항(R1)에 대응하는 실시형태의 구성은, 스페이서(30)(하측 절반), 파워 반도체 칩(1)(Si-IGBT), 제1 접합층(12)(신터링 페이스트층), 제1 Cu 회로(13), 제1 방열 시트(14) 및 제1 히트 싱크(15)(Cu)를 적층한 구성이다. 본 실시예에서는, 제3 접합층(32)을 생략한 구성으로 시뮬레이션을 행하고 있다.
제2 열저항(R2)에 대응하는 실시형태의 구성은, 스페이서(30)(상측 절반), 제2 접합층(22)(신터링 페이스트층), 제2 Cu 회로(23), 제2 방열 시트(24) 및 제2 히트 싱크(25)(Cu)를 적층한 구성이다.
각 구성 부재의 열전도율 및 두께 등은 표에 나타낸 바와 같다.
이 시뮬레이션 결과는 이하와 같다.
제1 열저항(R1)=0.31[K/W]
제2 열저항(R2)=0.30[K/W]
비 R1/R2=1.023
즉, 제1 열저항(R1) 및 제2 열저항(R2)이 0.05(K/W) 이상 0.5(K/W) 이하의 범위였다. 비 R1/R2가 0.7 이상 1.3 이하였다.
Figure pct00003
이 출원은, 2020년 7월 21일에 출원된 일본출원 특원 2020-124566호 및 2021년 1월 26일에 출원된 일본출원 특원 2021-010158호를 기초로 하는 우선권을 주장하고, 그 개시의 모두를 여기에 원용한다.
1 파워 반도체 칩(파워 반도체 소자)
2 신터링층(제1 접합층)
3 Cu 회로(제1 금속 회로 기판)
4 방열 시트(제1 방열 시트)
5 Cu 베이스 플레이트(제1 방열 부재)
6 리드 프레임
7 봉지재
10, 100 파워 모듈
12 제1 접합층
13 제1 Cu 회로(제1 금속 회로 기판)
14 제1 방열 시트
15 제1 히트 싱크(제1 방열 부재)
22 제2 접합층
23 제2 Cu 회로(제2 금속 회로 기판)
24 제2 방열 시트
25 제2 히트 싱크(제2 방열 부재)
30 스페이서
30C 스페이서 중심
32 제3 접합층
50 봉지재층
60 제1 방열 구조
70 제2 방열 구조
100 파워 모듈

Claims (15)

  1. 파워 반도체 소자와,
    상기 파워 반도체 소자를 일방의 면 측에 마련한 제1 방열 구조를 갖고,
    상기 제1 방열 구조는,
    제1 금속 회로 기판과,
    상기 파워 반도체 소자를 상기 제1 금속 회로 기판의 일방의 면에 신터링 페이스트에 의하여 접합하기 위하여 마련한 제1 접합층과,
    상기 제1 금속 회로 기판의 타방의 면에 제1 방열 부재를 접합하기 위하여 마련한 제1 방열 시트를 가지며,
    상기 파워 반도체 소자와, 상기 제1 접합층과, 상기 제1 금속 회로 기판과, 상기 제1 방열 시트가 적층된 적층 구조 A에 있어서, 적층 방향의 열저항의 합계가 0.30(K/W) 이하인, 파워 모듈.
  2. 청구항 1에 있어서,
    상기 제1 방열 구조는,
    상기 제1 금속 회로 기판의 타방의 면에 상기 제1 방열 시트에 의하여 접합된 제1 방열 부재를 더 갖는, 파워 모듈.
  3. 청구항 2에 있어서,
    상기 파워 반도체 소자와, 상기 제1 접합층과, 상기 제1 금속 회로 기판과, 상기 제1 방열 시트와, 상기 제1 방열 부재가 적층된 적층 구조 B에 있어서, 적층 방향(높이 방향)의 열저항의 합계가 0.45(K/W) 이하인, 파워 모듈.
  4. 청구항 1 내지 청구항 3 중 어느 한 항에 있어서,
    상기 적층 구조 A의 상기 적층 방향의 열저항의 합계를 XA(W/K), 상기 적층 구조 A의 두께의 합계를 tA(mm)로 한 경우에, 비 XA/tA가 0.25(W/(K·mm)) 이하인, 파워 모듈.
  5. 청구항 3에 있어서,
    상기 적층 구조 B의 상기 적층 방향의 열저항의 합계를 XB(W/K), 상기 적층 구조 B의 두께의 합계를 tB(mm)로 한 경우에, 비 XB/tB가 0.08(W/(K·mm)) 이하인, 파워 모듈.
  6. 청구항 1 내지 청구항 6 중 어느 한 항에 있어서,
    상기 파워 반도체 소자의 타방의 면 측에 마련한 제2 방열 구조와, 상기 파워 반도체 소자와 상기 제2 방열 구조의 사이에 마련한 스페이서를 더 갖고,
    상기 제2 방열 구조는, 제2 금속 회로 기판과, 상기 제2 금속 회로 기판의 일방의 면에 상기 스페이서를 신터링 페이스트에 의하여 접합하기 위하여 마련한 제2 접합층을 가지며,
    상기 파워 반도체 소자와 상기 스페이서를 신터링 페이스트에 의하여 접합하는 제3 접합층과,
    상기 제1 방열 구조와 상기 제2 방열 구조의 사이의 영역에 있어서, 상기 파워 반도체 소자, 상기 스페이서 및 상기 제1~제3 접합층이 마련되어 있지 않은 영역을 몰드 봉지재에 의하여 봉지한 봉지재층을 갖는, 파워 모듈.
  7. 청구항 6에 있어서,
    상기 제2 방열 구조는,
    상기 제2 금속 회로 기판의 타방의 면에 제2 방열 부재를 접합하기 위하여 마련된 제2 방열 시트를 더 갖는, 파워 모듈.
  8. 청구항 7에 있어서,
    상기 제2 방열 구조는,
    상기 제2 금속 회로 기판의 타방의 면에 상기 제2 방열 시트에 의하여 접합된 제2 방열 부재를 더 갖는, 파워 모듈.
  9. 청구항 6 내지 청구항 8 중 어느 한 항에 있어서,
    상기 스페이서의 두께 방향 중심부터 상기 제1 방열 구조까지의 적층 방향의 제1 열저항(R1)과, 상기 스페이서의 두께 방향 중심부터 상기 제2 방열 구조까지의 적층 방향의 제2 열저항(R2)의 비 R1/R2가 0.7 이상 1.3 이하인, 파워 모듈.
  10. 청구항 9에 있어서,
    상기 제1 열저항(R1) 및 상기 제2 열저항(R2)은 0.05(K/W) 이상 0.5(K/W) 이하인, 파워 모듈.
  11. 청구항 1 내지 청구항 10 중 어느 한 항에 있어서,
    상기 신터링 페이스트에 함유되는 금속 입자는, 은 입자, 알루미늄 입자 또는 구리 입자 중 어느 하나인, 파워 모듈.
  12. 청구항 1 내지 청구항 11 중 어느 한 항에 있어서,
    상기 파워 반도체 소자를 덮는 봉지재를 더 구비하는, 파워 모듈.
  13. 청구항 12에 있어서,
    상기 봉지재는 몰드 수지로 이루어지는, 파워 모듈.
  14. 청구항 12 또는 청구항 13에 있어서,
    상기 봉지재는, 상기 제1 방열 부재 및/또는 제2 방열 부재의 두께 방향의 측면의 일부 또는 전부를 덮도록 상기 파워 반도체 소자를 덮어 봉지하고 있는 파워 모듈.
  15. 청구항 1 내지 청구항 14 중 어느 한 항에 있어서,
    상기 제1 금속 회로 기판 및/또는 제2 금속 회로 기판은 후동(厚銅)(압연 구리)을 패터닝한 회로 기판이며, 두께가 0.3mm 이상 5mm 이하인, 파워 모듈.
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