KR20230034849A - Thin film transistor, thin film transistor array, fabrication method therof, and display apparatus comprising the thin film transistor - Google Patents

Thin film transistor, thin film transistor array, fabrication method therof, and display apparatus comprising the thin film transistor Download PDF

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KR20230034849A
KR20230034849A KR1020220000007A KR20220000007A KR20230034849A KR 20230034849 A KR20230034849 A KR 20230034849A KR 1020220000007 A KR1020220000007 A KR 1020220000007A KR 20220000007 A KR20220000007 A KR 20220000007A KR 20230034849 A KR20230034849 A KR 20230034849A
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oxide semiconductor
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문경주
고승효
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Abstract

A thin film transistor according to the present invention includes: an active layer including an oxide semiconductor; a gate electrode spaced below or above the active layer and at least partially overlapping the active layer; and a gate insulating film between the active layer and the gate electrode, wherein the active layer includes copper (Cu). According to the present invention, it is possible to adjust the electrical characteristics of the thin film transistor.

Description

박막 트랜지스터, 박막 트랜지스터 어레이, 그 제조방법 및 박막 트랜지스터를 포함하는 표시장치{THIN FILM TRANSISTOR, THIN FILM TRANSISTOR ARRAY, FABRICATION METHOD THEROF, AND DISPLAY APPARATUS COMPRISING THE THIN FILM TRANSISTOR}Thin film transistor, thin film transistor array, manufacturing method thereof, and display device including thin film transistor

본 발명은 박막 트랜지스터, 박막 트랜지스터 어레이, 그 제조방법 및 박막 트랜지스터를 포함하는 표시장치에 관한 것이다. The present invention relates to a thin film transistor, a thin film transistor array, a manufacturing method thereof, and a display device including the thin film transistor.

박막 트랜지스터는, 액티브층을 구성하는 물질을 기준으로 하여, 비정질 실리콘이 액티브층으로 사용되는 비정질 실리콘 박막 트랜지스터, 다결정 실리콘이 액티브층으로 사용되는 다결정 실리콘 박막 트랜지스터, 및 산화물 반도체가 액티브층으로 사용되는 산화물 반도체 박막 트랜지스터로 구분될 수 있다.Based on the material constituting the active layer, the thin film transistor is an amorphous silicon thin film transistor in which amorphous silicon is used as an active layer, a polycrystalline silicon thin film transistor in which polycrystalline silicon is used as an active layer, and an oxide semiconductor used as an active layer. It can be classified as an oxide semiconductor thin film transistor.

산소의 함량에 따라 큰 저항 변화를 갖는 산화물 반도체 박막 트랜지스터(Oxide semiconductor TFT)는 원하는 물성을 용이하게 얻을 수 있다는 장점을 가지고 있다. 또한, 산화물 반도체 박막 트랜지스터의 제조 과정에서 비교적 낮은 온도에서 액티브층을 구성하는 산화물이 성막될 수 있기 때문에 제조비용이 저렴하다. 산화물의 특성상, 산화물 반도체는 투명하기 때문에, 투명 표시장치를 구현하는 데도 유리하다.An oxide semiconductor thin film transistor having a large resistance change depending on the content of oxygen has an advantage in that desired physical properties can be easily obtained. In addition, since the oxide constituting the active layer can be formed at a relatively low temperature during the manufacturing process of the oxide semiconductor thin film transistor, the manufacturing cost is low. Oxide semiconductors are transparent due to the characteristics of oxides, and thus are advantageous for realizing a transparent display device.

표시장치의 구동 소자로 사용되는 박막 트랜지스터는, 계조(gray scale) 표현을 위해 큰 s-팩터(s-factor)를 가지는 것이 유리하다. 따라서, 표시장치의 구동 소자로 사용되는 박막 트랜지스터가 큰 s-팩터(s-factor)를 가지도록 하는 연구가 필요하다. 박막 트랜지스터의 스위칭 소자는 구동 소자로 사용되는 박막 트랜지스터와 비교하여 상대적으로 낮은 s-팩터(s-factor)와 높은 Ion 값을 갖는 것이 유리하다. 따라서, 간편한 공정으로 박막 트랜지스터의 요구되는 전기적 특성을 조절할 수 있는 연구가 필요하다.It is advantageous for a thin film transistor used as a driving element of a display device to have a large s-factor for gray scale expression. Therefore, there is a need for research into making a thin film transistor used as a driving element of a display device have a large s-factor. A switching element of a thin film transistor advantageously has a relatively low s-factor and a high I on value compared to a thin film transistor used as a driving element. Therefore, there is a need for research that can control the required electrical characteristics of thin film transistors through a simple process.

이에 본 발명의 발명자들은 위에서 언급한 문제점들을 인식하고, 박막 트랜지스터의 s-팩터(s-factor), 이동도, 임계전압, 및 on current(Ion)을 조절할 수 있는 여러 실험을 하였다. 여러 실험을 통하여, 간단한 공정을 통해 박막 트랜지스터의 s-팩터(s-factor), 이동도, 임계전압, 및 on current(Ion)가 쉽게 조절될 수 있는 박막 트랜지스터, 박막 트랜지스터를 포함하는 표시장치, 박막 트랜지스터 어레이, 및 박막 트랜지스터 어레이의 제조방법을 발명하였다. Accordingly, the inventors of the present invention recognized the above-mentioned problems and conducted various experiments to adjust the s-factor, mobility, threshold voltage, and on current (Ion) of the thin film transistor. Through various experiments, thin film transistors whose s-factor, mobility, threshold voltage, and on current (Ion) can be easily controlled through a simple process, display devices including thin film transistors, A thin film transistor array and a method for manufacturing the thin film transistor array were invented.

본 발명의 일 실시예는, 구리(Cu)를 액티브층에 선택적으로 적용하여, 박막 트랜지스터의 전기적 특성을 조절할 수 있는 박막 트랜지스터를 제공하고자 한다.One embodiment of the present invention is to provide a thin film transistor capable of adjusting electrical characteristics of the thin film transistor by selectively applying copper (Cu) to an active layer.

본 발명의 일 실시예에는, 액티브층에 결함 상태(defect state)를 형성하여, 박막 트랜지스터의 s-팩터(s-factor)를 향상시키는 방법을 제공하고자 한다. 또한, 본 발명의 일 실시예는, 액티브층의 표면이 결함 상태(defect state)를 포함함에 따라, 큰 s-팩터(s-factor)를 갖는 박막 트랜지스터를 제공하고자 한다.In one embodiment of the present invention, it is intended to provide a method of improving the s-factor of a thin film transistor by forming a defect state in an active layer. In addition, one embodiment of the present invention is to provide a thin film transistor having a large s-factor (s-factor) as the surface of the active layer includes a defect state (defect state).

본 발명의 일 실시예에는, 단층 또는 다층 구조로 제공되는 액티브층에 구리(Cu)를 액티브층에 선택적으로 적용하여, 계면에 결함 상태(defect state)를 형성하여, 전기적 특성이 조절된 박막 트랜지스터 어레이 및 박막 트랜지스터 어레이의 제조방법을 제공하고자 한다. In one embodiment of the present invention, a thin film transistor having electrical characteristics controlled by forming a defect state at an interface by selectively applying copper (Cu) to an active layer provided in a single layer or multilayer structure. It is intended to provide an array and a method of manufacturing the thin film transistor array.

본 발명의 일 실시예에는, 제1 산화물반도체층의 표면에 구리(Cu) 이온을 배치하고, 열처리하여, 액티브층의 표면 또는 액티브층과 무기절연층 사이의 계에 결함 상태(defect state)를 형성하는 방법을 제공한다. 또한, 본 발명의 일 실시예는, 표면에 구리(Cu) 이온을 배치하고 열처리하여 만들어진 제1 산화물반도체층을 포함하는, 박막 트랜지스터를 제공하고자 한다.In one embodiment of the present invention, copper (Cu) ions are disposed on the surface of the first oxide semiconductor layer and heat treated to create a defect state on the surface of the active layer or in the system between the active layer and the inorganic insulating layer. Provides a way to form In addition, an embodiment of the present invention is to provide a thin film transistor including a first oxide semiconductor layer formed by disposing copper (Cu) ions on a surface and heat-treating the thin film transistor.

본 발명의 일 실시예는, 표면에 배치된 구리(Cu) 이온을 포함하는 제1 산화물반도체층을 갖는, 박막 트랜지스터를 제공하고자 한다.One embodiment of the present invention is to provide a thin film transistor having a first oxide semiconductor layer containing copper (Cu) ions disposed on a surface thereof.

본 발명의 또 다른 일 실시예는 큰 s-팩터를 갖는 구동 박막 트랜지스터를 포함하여, 우수한 계조(gray scale) 표현 능력을 갖는 표시장치를 제공하고자 한다.Another embodiment of the present invention is to provide a display device having excellent gray scale expression capability by including a driving thin film transistor having a large s-factor.

본 발명의 실시예에 따른 박막 트랜지스터는 산화물 반도체를 포함하는 액티브층, 액티브층의 하부 또는 상부로 이격되고, 액티브층과 적어도 일부분 중첩하는 게이트 전극, 및 액티브층 및 게이트 전극 사이의 게이트 절연막을 포함하고, 액티브층은 구리(Cu)를 포함한다. A thin film transistor according to an embodiment of the present invention includes an active layer including an oxide semiconductor, a gate electrode spaced below or above the active layer and at least partially overlapping the active layer, and a gate insulating film between the active layer and the gate electrode. and the active layer includes copper (Cu).

본 발명의 실시예에 따른 표시 장치는 상기의 박막 트랜지스터를 포함한다. A display device according to an exemplary embodiment of the present invention includes the thin film transistor.

본 발명의 실시예에 따른 박막 트랜지스터 어레이는, 기판, 기판 상의 제1 박막 트랜지스터, 및 기판 상의 제2 박막 트랜지스터를 포함하고, 제1 박막 트랜지스터는, 기판 상의 산화물 반도체를 포함하는 액티브층, 액티브층의 상부로 이격되고, 액티브층과 적어도 일부분 중첩하는 게이트 전극, 및 액티브층 및 게이트 전극 사이의 게이트 절연막을 포함하고, 액티브층은 순차적으로 적층된 제1 산화물반도체층, 제2 산화물반도체층을 포함하고, 제2 산화물반도체층은 구리(Cu)를 포함하며, 제2 박막 트랜지스터는, 기판 상의 산화물 반도체를 포함하는 액티브층, 액티브층의 상부로 이격되고, 액티브층과 적어도 일부분 중첩하는 게이트 전극, 및 액티브층 및 게이트 전극 사이의 게이트 절연막을 포함하고, 액티브층은 순차적으로 적층된 제1 산화물반도체층, 제2 산화물반도체층, 및 제3 산화물반도체층을 포함하고, 제3 산화물반도체층은 구리(Cu)를 포함한다. A thin film transistor array according to an embodiment of the present invention includes a substrate, a first thin film transistor on the substrate, and a second thin film transistor on the substrate, wherein the first thin film transistor includes an active layer including an oxide semiconductor on the substrate, and an active layer and a gate electrode spaced apart from the top of the active layer and at least partially overlapping the active layer, and a gate insulating film between the active layer and the gate electrode, wherein the active layer includes a first oxide semiconductor layer and a second oxide semiconductor layer sequentially stacked. The second oxide semiconductor layer includes copper (Cu), and the second thin film transistor includes an active layer including an oxide semiconductor on the substrate, a gate electrode spaced apart from the top of the active layer and at least partially overlapping the active layer; and a gate insulating film between the active layer and the gate electrode, wherein the active layer includes a first oxide semiconductor layer, a second oxide semiconductor layer, and a third oxide semiconductor layer sequentially stacked, and the third oxide semiconductor layer is made of copper. (Cu).

본 발명의 실시예에 따른 박막 트랜지스터 어레이는, 기판, 기판 상의 제1 박막 트랜지스터, 및 기판 상의 제2 박막 트랜지스터를 포함하고, 제1 박막 트랜지스터는, 기판 상의 산화물 반도체를 포함하는 액티브층, 액티브층의 상부로 이격되고, 액티브층과 적어도 일부분 중첩하는 게이트 전극, 및 액티브층 및 게이트 전극 사이의 게이트 절연막을 포함하고, 액티브층은 제1 산화물반도체층을 포함하고, 제1 산화물반도체층은 구리(Cu)를 포함하며, 제2 박막 트랜지스터는, 기판 상의 산화물 반도체를 포함하는 액티브층, 액티브층의 상부로 이격되고, 액티브층과 적어도 일부분 중첩하는 게이트 전극, 및 액티브층 및 게이트 전극 사이의 게이트 절연막을 포함하고, 액티브층은 순차적으로 적층된 제1 산화물반도체층, 및 제2 산화물반도체층을 포함하고, 제2 산화물반도체층은 구리(Cu)를 포한한다. A thin film transistor array according to an embodiment of the present invention includes a substrate, a first thin film transistor on the substrate, and a second thin film transistor on the substrate, wherein the first thin film transistor includes an active layer including an oxide semiconductor on the substrate, and an active layer and a gate electrode spaced apart from the upper portion of the active layer and at least partially overlapping the active layer, and a gate insulating film between the active layer and the gate electrode, the active layer including a first oxide semiconductor layer, and the first oxide semiconductor layer comprising copper ( Cu), and the second thin film transistor includes an active layer including an oxide semiconductor on a substrate, a gate electrode spaced apart from the top of the active layer and at least partially overlapping the active layer, and a gate insulating film between the active layer and the gate electrode. The active layer includes a first oxide semiconductor layer and a second oxide semiconductor layer sequentially stacked, and the second oxide semiconductor layer includes copper (Cu).

본 발명의 실시예에 따른 박막 트랜지스터 어레이의 제조방법은, 기판 상에 형성된 제1 박막 트랜지스터 및 제2 박막 트랜지스터를 포함하는 박막 트랜지스터 어레이 제조방법에 있어서, 기판 상에 산화물 반도체를 포함하는 액티브 물질층을 형성하는 단계, 액티브 물질층 상에 구리 물질층을 형성하는 단계, 기판 상의 제2 박막 트랜지스터 대응 영역에 포토 레지스트 패턴을 형성하는 단계, 제1 식각 공정으로 제1 박막 트랜지스터의 구리 물질층을 제거하는 단계, 포토 레지스트 패턴을 제거하고, 제2 식각 공정으로 제2 박막 트랜지스터의 구리 물질층을 제거하는 단계, 및 열처리하는 단계를 포함하고, 제1 박막 트랜지스터의 액티브층의 두께는 제2 박막 트랜지스터의 액티브층의 두께보다 얇다. A method for manufacturing a thin film transistor array according to an embodiment of the present invention includes a first thin film transistor and a second thin film transistor formed on a substrate, wherein the active material layer includes an oxide semiconductor on the substrate. Forming a copper material layer on the active material layer, forming a photoresist pattern in a region corresponding to the second thin film transistor on the substrate, removing the copper material layer of the first thin film transistor by a first etching process removing the photoresist pattern, removing the copper material layer of the second thin film transistor through a second etching process, and performing heat treatment, wherein the thickness of the active layer of the first thin film transistor is is thinner than the thickness of the active layer of

위에서 언급된 과제의 해결 수단 이외의 본 발명의 다양한 예에 따른 구체적인 사항들은 아래의 기재 내용 및 도면들에 포함되어 있다.Specific details according to various examples of the present invention other than the means for solving the problems mentioned above are included in the description and drawings below.

본 발명의 일 실시예에 따른 박막 트랜지스터는, s-팩터(s-factor)가 개선되거나, 필요에 따라 조절될 수 있다. In the thin film transistor according to an embodiment of the present invention, the s-factor may be improved or adjusted as needed.

본 발명의 일 실시예에 따른 박막 트랜지스터는, 액티브층에 결함 상태(defect state)를 갖는다. 액티브층에 결함 상태(defect state)를 갖는 본 발명의 일 실시예에 따른 박막 트랜지스터는 s-팩터(s-factor)가 개선되거나, 필요에 따라 조절될 수 있다. A thin film transistor according to an embodiment of the present invention has a defect state in an active layer. In the thin film transistor according to an embodiment of the present invention having a defect state in the active layer, the s-factor can be improved or adjusted as needed.

본 발명의 일 실시예에 따르면, 액티브층의 표면에 구리(Cu) 이온을 배치하고, 열처리하여, 표면에 결함 상태(defect state)를 갖는 제2 산화물반도체층을 포함하는 제1 박막 트랜지스터, 제3 산화물반도체층을 포함하는 제2 박막 트랜지스터를 제조할 수 있고, 제1 박막 트랜지스터는 s-팩터(s-factor)가 향상될 수 있고, 제2 박막 트랜지스터는 제1 박막 트랜지스터에 비교하여 낮은 s-팩터(s-factor) 및 높은 on current(Ion)를 가질 수 있다. According to an embodiment of the present invention, a first thin film transistor including a second oxide semiconductor layer having a defect state on the surface by disposing copper (Cu) ions on the surface of the active layer and performing heat treatment; A second thin film transistor including three oxide semiconductor layers can be manufactured, the first thin film transistor can have an improved s-factor, and the second thin film transistor has a low s compared to the first thin film transistor. It can have a -factor (s-factor) and a high on current (Ion).

본 발명의 일 실시예에 따른 제1 박막 트랜지스터는 표시장치의 구동 소자로 사용되며, 이러한 박막 트랜지스터를 포함하는 표시장치는 용이하게 계조(gray scale)를 표현할 수 있으며, 우수한 표시 품질을 가질 수 있고, 제2 박막 트랜지스터는 표시장치의 스위칭 소자 또는 게이트인패널 소자로 사용되며, 높은 이동도와 낮은 s-팩터(s-factor) 및 높은 on current(Ion) 특성을 가질 수 있다. The first thin film transistor according to an embodiment of the present invention is used as a driving element of a display device, and a display device including such a thin film transistor can easily express gray scale and have excellent display quality. , The second thin film transistor is used as a switching element or a gate-in-panel element of a display device, and may have high mobility, low s-factor, and high on current (Ion) characteristics.

본 발명의 효과는 이상에서 언급한 효과에 제한되지 않으며, 언급되지 않은 다른 효과는 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.The effects of the present invention are not limited to the effects mentioned above, and other effects not mentioned will be clearly understood by those skilled in the art from the description below.

도 1은 본 발명의 실시예에 따른 박막 트랜지스터 어레이의 단면도이다.
도 2 내지 도 6은 본 발명의 다른 실시예에 따른 박막 트랜지스터 어레이의 단면도이다.
도 7a 내지 도 7 f는 본 발명의 실시예에 따른 박막 트랜지스터 어레이의 제조방법 도면이다.
도 8a는 액티브층 상에 구리 물질층을 증착한 후 깊이에 따른 이온의 농도를 도시한 것이고, 도 8b는 액티브층 상에 구리 물질층을 증착 및 제거 후 이온의 농도를 도시한 것이다.
도 9a 내지 도 9c는 본 발명의 일 실시예에 따른 박막 트랜지스터의 임계전압 그래프이다.
도 10은 본 발명의 박막 트랜지스터의 제2 및 제3 산화물반도체층의 두께에 임계 전압, 이동도 및 s-팩터를 도시한 것이다.
도 11은 본 발명의 다른 실시예에 따른 표시장치의 개략도이다.
도 12는 도 11의 어느 한 화소에 대한 회로도이다.
도 13은 도 12의 화소에 대한 평면도이다.
도 14는 도 13의 III-III'를 따라 자른 단면도이다.
도 15 및 도 16은 본 발명의 다른 실시예에 따른 표시장치의 어느 한 화소에 대한 회로도이다.1 is a cross-sectional view of a thin film transistor array according to an embodiment of the present invention.
2 to 6 are cross-sectional views of a thin film transistor array according to another embodiment of the present invention.
7a to 7f are diagrams of a method for manufacturing a thin film transistor array according to an embodiment of the present invention.
FIG. 8A shows the concentration of ions according to depth after depositing a copper material layer on the active layer, and FIG. 8B shows the concentration of ions after depositing and removing the copper material layer on the active layer.
9A to 9C are threshold voltage graphs of thin film transistors according to an embodiment of the present invention.
FIG. 10 shows the threshold voltage, mobility and s-factor for the thicknesses of the second and third oxide semiconductor layers of the thin film transistor of the present invention.
11 is a schematic diagram of a display device according to another embodiment of the present invention.
FIG. 12 is a circuit diagram of one pixel of FIG. 11 .
FIG. 13 is a plan view of the pixel of FIG. 12 .
14 is a cross-sectional view taken along line III-III' of FIG. 13;
15 and 16 are circuit diagrams of one pixel of a display device according to another embodiment of the present invention.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 알려주기 위해 제공되는 것이다. 본 발명은 청구항의 범주에 의해 정의될 뿐이다.Advantages and features of the present invention, and methods of achieving them, will become clear with reference to the detailed description of the following embodiments taken in conjunction with the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below and will be implemented in various forms different from each other, only these embodiments make the disclosure of the present invention complete, and common knowledge in the art to which the present invention pertains. It is provided to inform those who have the scope of the invention. The invention is only defined by the scope of the claims.

본 발명의 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로, 본 발명이 도면에 도시된 사항에 한정되는 것은 아니다. 발명 전체에 걸쳐 동일 구성 요소는 동일 참조 부호로 지칭될 수 있다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명은 생략된다. Since the shape, size, ratio, angle, number, etc. disclosed in the drawings for explaining the embodiments of the present invention are exemplary, the present invention is not limited to those shown in the drawings. Like elements may be referred to by like reference numerals throughout the invention. In addition, in describing the present invention, if it is determined that a detailed description of related known technologies may unnecessarily obscure the subject matter of the present invention, the detailed description will be omitted.

본 발명에서 언급된 "포함한다", "갖는다", "이루어진다" 등이 사용되는 경우 "~만"이라는 표현이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소가 단수로 표현된 경우, 특별히 명시적인 기재 사항이 없는 한 복수를 포함한다. When "includes", "has", "consists of", etc. mentioned in the present invention is used, other parts may be added unless the expression "only" is used. When a component is expressed in the singular, the plural is included unless specifically stated otherwise.

구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.In interpreting the components, even if there is no separate explicit description, it is interpreted as including the error range.

예를 들어, "~상에", "~상부에", "~하부에", "~옆에" 등으로 두 부분의 위치 관계가 설명되는 경우, "바로" 또는 "직접"이라는 표현이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수 있다.For example, when the positional relationship of two parts is described as "on", "upper", "below", "beside", etc., the expression "immediately" or "directly" is used. Unless otherwise specified, one or more other parts may be located between the two parts.

공간적으로 상대적인 용어인 "아래(below, beneath)", "하부 (lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작 시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓일 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 마찬가지로, 예시적인 용어인 "위" 또는 "상"은 위와 아래의 방향을 모두 포함할 수 있다.The spatially relative terms "below, beneath", "lower", "above", "upper", etc., refer to one element or component as shown in the drawing. It can be used to easily describe the correlation between and other elements or components. Spatially relative terms should be understood as encompassing different orientations of elements in use or operation in addition to the orientations shown in the figures. For example, when flipping elements shown in the figures, elements described as “below” or “beneath” other elements may be placed “above” the other elements. Thus, the exemplary term “below” may include directions of both below and above. Likewise, the exemplary terms "above" or "above" can include both directions of up and down.

시간 관계에 대한 설명일 경우, 예를 들어, "~ 후에", "~ 에 이어서", "~ 다음에", "~ 전에" 등으로 시간적 선후 관계가 설명되는 경우, "바로" 또는 "직접"이라는 표현이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.In the case of a description of a temporal relationship, for example, "immediately" or "directly" when a temporal precedence relationship is described, such as "after", "following", "after", "before", etc. Unless the expression is used, non-continuous cases may also be included.

제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.Although first, second, etc. are used to describe various components, these components are not limited by these terms. These terms are only used to distinguish one component from another. Therefore, the first component mentioned below may also be the second component within the technical spirit of the present invention.

"적어도 하나"의 용어는 하나 이상의 관련 항목으로부터 제시 가능한 모든 조합을 포함하는 것으로 이해되어야 한다. 예를 들어, "제1 항목, 제2 항목 및 제3 항목 중에서 적어도 하나"의 의미는 제1 항목, 제2 항목 또는 제3 항목 각각 뿐만 아니라 제1 항목, 제2 항목 및 제3 항목 중에서 2개 이상으로부터 제시될 수 있는 모든 항목의 조합을 의미할 수 있다. The term “at least one” should be understood to include all possible combinations from one or more related items. For example, "at least one of the first item, the second item, and the third item" means two of the first item, the second item, and the third item as well as each of the first item, the second item, and the third item. It may mean a combination of all items that can be presented from one or more.

본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시될 수도 있다.Each feature of the various embodiments of the present invention can be partially or entirely combined or combined with each other, technically various interlocking and driving are possible, and each embodiment can be implemented independently of each other or can be implemented together in a related relationship. may be

본 발명의 실시예들을 설명하는 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다.In adding reference numerals to components of each drawing describing the embodiments of the present invention, the same components may have the same numerals as much as possible even though they are displayed on different drawings.

본 발명의 실시예들에 있어서, 소스 전극과 드레인 전극은 설명의 편의를 위하여 구별한 것일 뿐, 소스 전극과 드레인 전극은 서로 바뀔 수 있다. 소스 전극이 드레인 전극이 되고, 드레인 전극이 소스 전극이 될 수 있다. 또한, 어느 한 실시예의 소스 전극은 다른 실시예에서 드레인 전극이 될 수 있고, 어느 한 실시예의 드레인 전극은 다른 실시예에서 소스 전극이 될 수 있다.In the embodiments of the present invention, the source electrode and the drain electrode are only distinguished for convenience of description, and the source electrode and the drain electrode may be interchanged. The source electrode may serve as the drain electrode, and the drain electrode may serve as the source electrode. Also, a source electrode of one embodiment may be a drain electrode in another embodiment, and a drain electrode of one embodiment may be a source electrode in another embodiment.

본 발명의 어떤 실시예에서는, 설명의 편의를 위해 소스 연결부와 소스 전극을 구별하고 드레인 연결부와 드레인 전극을 구별하기도 하지만, 본 발명의 실시예들이 이에 한정되는 것은 아니다. 소스 연결부가 소스 전극이 될 수 있고, 드레인 연결부가 드레인 전극이 될 수 있다. 또한, 소스 연결부가 드레인 전극이 될 수도 있고, 드레인 영역이 소스 전극이 될 수도 있다.In some embodiments of the present invention, a source connection part and a source electrode are distinguished and a drain connection part and a drain electrode are distinguished for convenience of explanation, but the embodiments of the present invention are not limited thereto. The source connection part may be a source electrode, and the drain connection part may be a drain electrode. Also, the source connection part may be the drain electrode, and the drain region may be the source electrode.

도 1은 본 발명의 실시예에 따른 박막 트랜지스터 어레이의 단면도이다. 1 is a cross-sectional view of a thin film transistor array according to an embodiment of the present invention.

본 발명의 실시예에 따른 박막 트랜지스터 어레이(100)는 기판(110), 기판(110) 상의 제1 박막 트랜지스터(TR1) 및 기판(110) 상의 제2 박막 트랜지스터(TR2)를 포함한다.The thin film transistor array 100 according to an embodiment of the present invention includes a substrate 110 , a first thin film transistor TR1 on the substrate 110 and a second thin film transistor TR2 on the substrate 110 .

본 발명의 실시예에 따른 박막 트랜지스터 어레이(100)의 제1 박막 트랜지스터(TR1)는 단일 산화물반도체층(131)으로 구성되고, 제2 박막 트랜지스터(TR2)의 액티브층(230)은 이중 산화물반도체층(231, 232)으로 구성될 수 있다. The first thin film transistor TR1 of the thin film transistor array 100 according to the embodiment of the present invention is composed of a single oxide semiconductor layer 131, and the active layer 230 of the second thin film transistor TR2 is a double oxide semiconductor layer. It may be composed of layers 231 and 232.

본 발명의 실시예에 따른 박막 트랜지스터 어레이(100)의 제1 박막 트랜지스터(TR1)의 액티브층(130)의 두께는 제2 박막 트랜지스터(TR2)의 액티브층(230)의 두께보다 얇을 수 있다. A thickness of the active layer 130 of the first thin film transistor TR1 of the thin film transistor array 100 according to an embodiment of the present invention may be smaller than that of the active layer 230 of the second thin film transistor TR2 .

제1 박막 트랜지스터(TR1)는 채널부(130n), 제1 연결부(130a) 및 제2 연결부(130b)를 갖는 액티브층(130)은 순차적으로 적층된 제1 산화물반도체층(131)을 포함하고, 액티브층(130) 상의 게이트 절연막(140), 게이트 절연막(140) 상의 게이트 전극(150), 제1 연결부(130a)와 연결된 제1 전극(171) 및 제2 연결부(130b)와 연결된 제2 전극(172)을 포함한다. The first thin film transistor TR1 includes a first oxide semiconductor layer 131 in which an active layer 130 having a channel portion 130n, a first connection portion 130a, and a second connection portion 130b are sequentially stacked. , the gate insulating film 140 on the active layer 130, the gate electrode 150 on the gate insulating film 140, the first electrode 171 connected to the first connection part 130a, and the second connection part 130b. electrode 172.

이하, 도 1을 참조하여, 본 발명의 일 실시예에 따른 박막 트랜지스터 어레이(100)를 보다 상세히 설명한다.Hereinafter, with reference to FIG. 1, the thin film transistor array 100 according to an embodiment of the present invention will be described in more detail.

기판(110)은 유리 기판, 구부리거나 휠 수 있는 박형 유리 기판, 플라스틱 기판, 또는 실리콘 웨이퍼 기판일 수 있다. 플라스틱으로 플렉서블 특성을 갖는 투명 플라스틱, 예를 들어, 폴리이미드가 이용될 수 있다. 폴리이미드가 기판으로 사용되는 경우, 기판(110) 상에서 고온 증착 공정이 이루어짐을 고려할 때, 고온에서 견딜 수 있는 내열성 폴리이미드가 사용될 수 있다.The substrate 110 may be a glass substrate, a thin glass substrate that can be bent or bent, a plastic substrate, or a silicon wafer substrate. As the plastic, a transparent plastic having a flexible property, such as polyimide, may be used. When polyimide is used as a substrate, considering that a high-temperature deposition process is performed on the substrate 110, heat-resistant polyimide that can withstand high temperatures may be used.

기판(110) 상에 광차단층(111)이 배치될 수 있다. 광차단층(111)은 제 1 박막 트랜지스터(TR1) 및 제2 박막 트랜지스터(TR2)의 각각의 액티브층을 포함하는 소정의 영역과 중첩하도록 배치될 수 있다. A light blocking layer 111 may be disposed on the substrate 110 . The light blocking layer 111 may be disposed to overlap a predetermined region including each active layer of the first thin film transistor TR1 and the second thin film transistor TR2 .

광차단층(111)은 광차단 특성 또는 광반사 특성을 갖는 재료로 만들어질 수 있다. 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 및 은(Ag) 등의 금속 또는 그들의 합금으로 이루어진 단일막 또는 다층막일 수 있으나, 이에 한정되지않고 당업계에 공지된 다양한 재료로 구현될 수 있다. 그리고, 광차단층(111)은 하부 광차단층 및 상부 광차단층을 포함할 수 있다. 광차단층(111)은 외부로부터 입사되는 광을 차단하여, 액티브층(130)를 보호할 수 있다. 광차단층(111)은 기판(110) 전면(whole surface)에 배치되는 것이 아니고, 박막 트랜지스터(100)와 중첩하는 적어도 일부분에만 배치되도록 구성될 수 있다.The light blocking layer 111 may be made of a material having light blocking properties or light reflecting properties. Metals such as molybdenum (Mo), aluminum (Al), chromium (Cr), gold (Au), titanium (Ti), nickel (Ni), neodymium (Nd), copper (Cu) and silver (Ag) or their alloys It may be a single film or a multi-layer film made of, but is not limited thereto and may be implemented with various materials known in the art. Also, the light blocking layer 111 may include a lower light blocking layer and an upper light blocking layer. The light blocking layer 111 may protect the active layer 130 by blocking light incident from the outside. The light blocking layer 111 may not be disposed on the entire surface of the substrate 110 but may be disposed only on at least a portion overlapping the thin film transistor 100 .

버퍼층(120)은 제 1 박막 트랜지스터(TR1) 및 제2 박막 트랜지스터(TR2)의 광차단층(111) 및 기판(110) 상에 공통으로 배치될 수 있다. The buffer layer 120 may be commonly disposed on the substrate 110 and the light blocking layers 111 of the first and second thin film transistors TR1 and TR2 .

버퍼층(120)은 실리콘 산화막(SiOx), 실리콘 질화막(SiN), 및 실리콘 산질화막(SiON) 중 하나 이상의 무기막이 적층된 다중막으로 형성될 수 있다. 따라서, 후술하는 액티브층(130)을 포함하는 박막 트랜지스터(100)의 다른 구성 요소들이 버퍼층(120) 상에 배치될 수 있다.The buffer layer 120 may be formed of a multilayer in which one or more inorganic layers of a silicon oxide layer (SiOx), a silicon nitride layer (SiN), and a silicon oxynitride layer (SiON) are stacked. Accordingly, other components of the thin film transistor 100 including the active layer 130 described below may be disposed on the buffer layer 120 .

액티브층(130)은 버퍼층(120) 상에 배치될 수 있다. The active layer 130 may be disposed on the buffer layer 120 .

제 1 박막 트랜지스터(TR1)의 액티브층(130)은 및 제12 박막 트랜지스터(TR12)의 게이트 전극(150)), 제1 전극(171) 및 제2 전극(172)과 중첩하도록 배치될 수 있다. 액티브층(130)은 채널부(130n), 제1 연결부(130a) 및 제2 연결부(130b)를 포함한다. 제1 연결부(130a)는 채널부(130n)의 일측과 접촉하고, 제2 연결부(130b)는 채널부(130n)의 타측과 접촉한다. The active layer 130 of the first thin film transistor TR1 may be disposed to overlap the gate electrode 150, the first electrode 171, and the second electrode 172 of the twelfth thin film transistor TR12. . The active layer 130 includes a channel portion 130n, a first connection portion 130a, and a second connection portion 130b. The first connection part 130a contacts one side of the channel part 130n, and the second connection part 130b contacts the other side of the channel part 130n.

제 1 박막 트랜지스터(TR1)의 제1 연결부(130a) 및 제2 연결부(130b)는 액티브층(130)에 대한 선택적 도체화에 의하여 형성될 수 있다. 제1 연결부(130a) 및 제2 연결부(130b)를 도체화부라고도 한다. 상부 게이트 전극을 포함하는 박막 트랜지스터에서 제1 연결부(130a) 및 제2 연결부(130b)는 액티브층(130)의 상부로 이격된 게이트 전극(150) 또는 포토레지스트를 마스크 패턴으로 이용하여 이온 주입 공정을 수행하여 도펀트를 주입하여 형성될 수 있다. 액티브층(130)의 제1 연결부(130a) 및 제2 연결부(130b)에 도펀트의 이온 주입 공정이 수행되는 경우, 제1 연결부(130a) 및 제2 연결부(130b)는 게이트 전극(150)에 의해 마스킹되는 채널부(130n)을 제외하고, 선택적 도체화에 의해 도체화부가 형성될 수 있다. 본 발명의 일 실시예에 따르면, 제1 연결부(130a) 및 제2 연결부(130b)를 도체화하는 도펀트는 붕소(B), 인(P), 불소(F) 및 수소(H) 중 적어도 하나를 포함할 수 있다. The first connection part 130a and the second connection part 130b of the first thin film transistor TR1 may be formed by selectively conducting the active layer 130 . The first connecting portion 130a and the second connecting portion 130b are also referred to as conductive portions. In a thin film transistor including an upper gate electrode, the first connection part 130a and the second connection part 130b are subjected to an ion implantation process using the gate electrode 150 spaced above the active layer 130 or a photoresist as a mask pattern. It can be formed by injecting dopants by performing. When the dopant ion implantation process is performed on the first connection part 130a and the second connection part 130b of the active layer 130, the first connection part 130a and the second connection part 130b are formed on the gate electrode 150. Except for the channel portion 130n masked by the conductive portion, the conductive portion may be formed by selective conductorization. According to an embodiment of the present invention, the dopant for conducting the first connection portion 130a and the second connection portion 130b is at least one of boron (B), phosphorus (P), fluorine (F), and hydrogen (H). can include

본 발명의 실시예에 따르면, 제 1 박막 트랜지스터(TR1)의 액티브층(130)의 제1 연결부(130a)는 소스 영역이 되고, 제2 연결부(130b)는 드레인 영역이 될 수 있다. 그러나, 본 발명의 실시예가 이에 한정되는 것은 아니며, 제1 연결부(130a)가 드레인 영역이 되고, 제2 연결부(130b)가 소스 영역이 될 수도 있다.According to an embodiment of the present invention, the first connection portion 130a of the active layer 130 of the first thin film transistor TR1 may serve as a source region, and the second connection portion 130b may serve as a drain region. However, the embodiment of the present invention is not limited thereto, and the first connection portion 130a may serve as a drain region and the second connection portion 130b may serve as a source region.

본 발명의 일 실시에에 따르면, 제 1 박막 트랜지스터(TR1)의 액티브층(130) 및 제 2 박막 트랜지스터(TR2)의 액티브층(230)은 산화물 반도체 물질을 포함할 수 있다.According to one embodiment of the present invention, the active layer 130 of the first thin film transistor TR1 and the active layer 230 of the second thin film transistor TR2 may include an oxide semiconductor material.

제 1 박막 트랜지스터(TR1)의 액티브층(130)은 제1 산화물 반도체층(131) 을 포함할 수 있다.The active layer 130 of the first thin film transistor TR1 may include the first oxide semiconductor layer 131 .

본 발명의 일 실시예에 따르면, 제1 산화물 반도체층(131)는 우수한 이동도 특성을 가질 수 있다. 제1 산화물 반도체층(131)은 제1 산화물 반도체층(131)보다 큰 이동도를 가질 수 있다. 제1 산화물 반도체층(131)은 메인 채널층 역할을 할 수 있다.According to an embodiment of the present invention, the first oxide semiconductor layer 131 may have excellent mobility characteristics. The first oxide semiconductor layer 131 may have higher mobility than the first oxide semiconductor layer 131 . The first oxide semiconductor layer 131 may serve as a main channel layer.

제1 산화물 반도체층(131)은, 예를 들어, IGZO(InGaZnO)계 산화물 반도체 물질, IZO(InZnO)계 산화물 반도체 물질, IGZTO(InGaZnSnO)계 산화물 반도체 물질, ITZO(InSnZnO)계 산화물 반도체 물질, FIZO (FeInZnO)계 산화물 반도체 물질, ZnO계 산화물 반도체 물질, SIZO (SiInZnO)계 산화물 반도체 물질 및 ZnON(Zn-Oxynitride)계 산화물 반도체 물질 중 적어도 하나를 포함할 수 있다. The first oxide semiconductor layer 131 may include, for example, an IGZO (InGaZnO)-based oxide semiconductor material, an IZO (InZnO)-based oxide semiconductor material, an IGZTO (InGaZnSnO)-based oxide semiconductor material, an ITZO (InSnZnO)-based oxide semiconductor material, It may include at least one of a FIZO (FeInZnO)-based oxide semiconductor material, a ZnO-based oxide semiconductor material, a SIZO (SiInZnO)-based oxide semiconductor material, and a ZnON (Zn-Oxynitride)-based oxide semiconductor material.

본 발명의 일 실시예에 따르면, 제 2 박막 트랜지스터(TR2)의 제1 산화물 반도체층(231)은 우수한 이동도 특성을 가질 수 있다. 제1 산화물 반도체층(231)은 제1 산화물 반도체층(231)보다 큰 이동도를 가질 수 있다. 제1 산화물 반도체층(231)은 메인 채널층 역할을 할 수 있다.According to an embodiment of the present invention, the first oxide semiconductor layer 231 of the second thin film transistor TR2 may have excellent mobility characteristics. The first oxide semiconductor layer 231 may have higher mobility than the first oxide semiconductor layer 231 . The first oxide semiconductor layer 231 may serve as a main channel layer.

제 2 박막 트랜지스터(TR2)의 제1 산화물 반도체층(231)은, 예를 들어, IGZO(InGaZnO)계 산화물 반도체 물질, IZO(InZnO)계 산화물 반도체 물질, IGZTO(InGaZnSnO)계 산화물 반도체 물질, ITZO(InSnZnO)계 산화물 반도체 물질, FIZO (FeInZnO)계 산화물 반도체 물질, ZnO계 산화물 반도체 물질, SIZO (SiInZnO)계 산화물 반도체 물질 및 ZnON(Zn-Oxynitride)계 산화물 반도체 물질 중 적어도 하나를 포함할 수 있다. The first oxide semiconductor layer 231 of the second thin film transistor TR2 is, for example, IGZO (InGaZnO)-based oxide semiconductor material, IZO (InZnO)-based oxide semiconductor material, IGZTO (InGaZnSnO)-based oxide semiconductor material, ITZO It may include at least one of an (InSnZnO)-based oxide semiconductor material, a FIZO (FeInZnO)-based oxide semiconductor material, a ZnO-based oxide semiconductor material, a SIZO (SiInZnO)-based oxide semiconductor material, and a ZnON (Zn-Oxynitride)-based oxide semiconductor material. .

본 발명의 일 실시예에 따르면, 제2 산화물 반도체층(232)은 제1 산화물 반도체층(231)을 지지하는 역할을 할 수 있다. 따라서, 제2 산화물 반도체층(232)을 지지층이라고 할 수 있다. According to an embodiment of the present invention, the second oxide semiconductor layer 232 may serve to support the first oxide semiconductor layer 231 . Therefore, the second oxide semiconductor layer 232 may be referred to as a support layer.

제2 산화물 반도체층(232)은 우수한 안정성을 갖는 산화물 반도체 물질로 만들어질 수 있다. 예를 들어, 제1 산화물 반도체층(231)은 IGZO(InGaZnO)계 산화물 반도체 물질[Ga 농도 > In 농도], GZO(GaZnO)계 산화물 반도체 물질,IGO(InGaO)계 산화물 반도체 물질 및 GZTO(GaZnSnO)계 산화물 반도체 물질 중 적어도 하나를 포함할 수 있다.The second oxide semiconductor layer 232 may be made of an oxide semiconductor material having excellent stability. For example, the first oxide semiconductor layer 231 may include an IGZO (InGaZnO)-based oxide semiconductor material [Ga concentration > In concentration], a GZO (GaZnO)-based oxide semiconductor material, an IGO (InGaO)-based oxide semiconductor material, and a GZTO (GaZnSnO )-based oxide semiconductor materials.

제 1 박막 트랜지스터(TR1)의 게이트 전극(150)은 게이트 절연막(140) 상에 배치될 수 있다. 게이트 전극(150)은 액티브층(130)의 채널부(130n)와 중첩한다.The gate electrode 150 of the first thin film transistor TR1 may be disposed on the gate insulating layer 140 . The gate electrode 150 overlaps the channel portion 130n of the active layer 130 .

제 2 박막 트랜지스터(TR2)의 게이트 전극(250)은 게이트 절연막(140) 상에 배치될 수 있다. 게이트 전극(250)은 액티브층(230)의 채널부(230n)와 중첩한다.The gate electrode 250 of the second thin film transistor TR2 may be disposed on the gate insulating layer 140 . The gate electrode 250 overlaps the channel portion 230n of the active layer 230 .

본 발명의 실시에에 따르면, 게이트 전극(150, 250)은 알루미늄(Al)이나 알루미늄 합금과 같은 알루미늄 계열의 금속, 은(Ag)이나 은 합금과 같은 은 계열의 금속, 구리(Cu)나 구리 합금과 같은 구리 계열의 금속, 몰리브덴(Mo)이나 몰리브덴 합금과 같은 몰리브덴 계열의 금속, 크롬(Cr), 탄탈륨(Ta), 네오듐(Nd) 및 티타늄(Ti) 중 적어도 하나를 포함할 수 있다. 게이트 전극(150)은 각각 물리적 성질이 다른 적어도 두 개의 도전막을 포함하는 다층막 구조를 가질 수도 있다. According to an embodiment of the present invention, the gate electrodes 150 and 250 may be formed of an aluminum-based metal such as aluminum (Al) or an aluminum alloy, a silver-based metal such as silver (Ag) or a silver alloy, copper (Cu) or copper It may include at least one of a copper-based metal such as an alloy, a molybdenum-based metal such as molybdenum (Mo) or a molybdenum alloy, chromium (Cr), tantalum (Ta), neodymium (Nd), and titanium (Ti). . The gate electrode 150 may have a multilayer structure including at least two conductive layers each having different physical properties.

층간 절연막(160)은 게이트 전극(150, 250) 및 게이트 절연막(140) 상에 공통으로 배치될 수 있다. The interlayer insulating layer 160 may be commonly disposed on the gate electrodes 150 and 250 and the gate insulating layer 140 .

층간 절연막(160)은 실리콘 산화막(SiOx) 또는 실리콘 질화막(SiNx)을 포함할 수 있고, 박막 트랜지스터를 보호하는 기능을 수행할 수 있다. 층간 절연막(160)은 액티브층(130)과 제1 전극(171) 및 제2 전극(172)를 접촉시키기 위하여 컨택홀에 대응되는 영역이 제거될 수 있다. The interlayer insulating film 160 may include a silicon oxide film (SiOx) or a silicon nitride film (SiNx), and may perform a function of protecting the thin film transistor. In order to bring the active layer 130 into contact with the first electrode 171 and the second electrode 172, the interlayer insulating layer 160 may have a region corresponding to the contact hole removed.

제 1 박막 트랜지스터(TR1)의 제1 전극(171) 및 제2 전극(172)은 층간 절연막(160) 상에 배치될 수 있다. The first electrode 171 and the second electrode 172 of the first thin film transistor TR1 may be disposed on the interlayer insulating layer 160 .

제 1 박막 트랜지스터(TR1)의 제1 전극(171) 및 제2 전극(172)은 제1 연결부(130a) 및 제2 연결부(130b)와 중첩하도록 배치될 수 있다. 제1 전극(171)은 소스 전극 역할을 할 수 있고, 제2 전극(172)은 드레인 전극 역할을 할 수 있다. 그러나, 본 발명의 실시예가 이에 한정되는 것은 아니며, 제1 전극(171)이 드레인 전극 역할을 하고, 제2 전극(172)이 소스 전극 역할을 할 수도 있다. 또한, 제1 연결부(130a) 및 제2 연결부(130b)가 각각 소스 전극 역할 및 드레인 전극 역할을 하고, 제1 전극(171)과 제2 전극(172)은 소자들 사이의 연결 전극 역할을 할 수도 있다. The first electrode 171 and the second electrode 172 of the first thin film transistor TR1 may be disposed to overlap the first connection part 130a and the second connection part 130b. The first electrode 171 may serve as a source electrode, and the second electrode 172 may serve as a drain electrode. However, the embodiment of the present invention is not limited thereto, and the first electrode 171 may serve as a drain electrode and the second electrode 172 may serve as a source electrode. In addition, the first connection portion 130a and the second connection portion 130b serve as a source electrode and a drain electrode, respectively, and the first electrode 171 and the second electrode 172 serve as a connection electrode between elements. may be

제 1 박막 트랜지스터(TR1)의 제1 전극(171) 및 제2 전극(172)은 각각 제1, 제2 컨택홀(CH1, CH2)을 통해 액티브층(130)과 연결될 수 있다. 구체적으로, 제1 전극(171)은 제1 컨택홀(CH1)을 통해 제1 연결부(130a)와 접촉할 수 있다. 제2 전극(172)은 제1 전극(171)과 이격되어 제2 컨택홀(CH2)을 통해 제2 연결부(130b)와 접촉할 수 있다. The first electrode 171 and the second electrode 172 of the first thin film transistor TR1 may be connected to the active layer 130 through the first and second contact holes CH1 and CH2, respectively. Specifically, the first electrode 171 may contact the first connection portion 130a through the first contact hole CH1. The second electrode 172 may be spaced apart from the first electrode 171 and contact the second connection portion 130b through the second contact hole CH2 .

제 2 박막 트랜지스터(TR2)의 제1 전극(271) 및 제2 전극(272)은 제1 연결부(230a) 및 제2 연결부(230b)와 중첩하도록 배치될 수 있다. 제1 전극(271)은 소스 전극 역할을 할 수 있고, 제2 전극(272)은 드레인 전극 역할을 할 수 있다. 그러나, 본 발명의 실시예가 이에 한정되는 것은 아니며, 제1 전극(271)이 드레인 전극 역할을 하고, 제2 전극(272)이 소스 전극 역할을 할 수도 있다. 또한, 제1 연결부(230a) 및 제2 연결부(230b)가 각각 소스 전극 역할 및 드레인 전극 역할을 하고, 제1 전극(271)과 제2 전극(272)은 소자들 사이의 연결 전극 역할을 할 수도 있다. The first electrode 271 and the second electrode 272 of the second thin film transistor TR2 may be disposed to overlap the first connection part 230a and the second connection part 230b. The first electrode 271 may serve as a source electrode, and the second electrode 272 may serve as a drain electrode. However, the embodiment of the present invention is not limited thereto, and the first electrode 271 may serve as a drain electrode and the second electrode 272 may serve as a source electrode. In addition, the first connection portion 230a and the second connection portion 230b serve as a source electrode and a drain electrode, respectively, and the first electrode 271 and the second electrode 272 serve as a connection electrode between elements. may be

제 2 박막 트랜지스터(TR2)의 제1 전극(271) 및 제2 전극(272)은 각각 제1, 제2 컨택홀(CH1, CH2)을 통해 액티브층(230)과 연결될 수 있다. 구체적으로, 제1 전극(271)은 제1 컨택홀(CH1)을 통해 제1 연결부(230a)와 접촉할 수 있다. 제2 전극(272)은 제1 전극(271)과 이격되어 제2 컨택홀(CH2)을 통해 제2 연결부(230b)와 접촉할 수 있다. The first electrode 271 and the second electrode 272 of the second thin film transistor TR2 may be connected to the active layer 230 through the first and second contact holes CH1 and CH2, respectively. Specifically, the first electrode 271 may contact the first connection portion 230a through the first contact hole CH1. The second electrode 272 may be spaced apart from the first electrode 271 and contact the second connection portion 230b through the second contact hole CH2 .

본 발명의 박막 트랜지스터 어레이(100)의 제1 박막 트랜지스터(TR1)의 액티브층(130)의 두께는 제2 박막 트랜지스터(TR2)의 액티브층(230)의 두께보다 얇을 수 있다. The thickness of the active layer 130 of the first thin film transistor TR1 of the thin film transistor array 100 of the present invention may be smaller than the thickness of the active layer 230 of the second thin film transistor TR2.

또한, 본 발명의 박막 트랜지스터 어레이(100)의 제1 박막 트랜지스터(TR1)의 액티브층(130)은 구리를 포함할 수 있고, 구체적으로 제1 산화물반도체층(131)은 구리를 포함할 수 있다. In addition, the active layer 130 of the first thin film transistor TR1 of the thin film transistor array 100 of the present invention may include copper, and specifically, the first oxide semiconductor layer 131 may include copper. .

본 발명의 실시예에 따르면, 본 발명의 박막 트랜지스터 어레이(100)의 제2 박막 트랜지스터(TR1)의 제2 산화물반도체층(232)은 구리를 포함할 수 있다. According to an embodiment of the present invention, the second oxide semiconductor layer 232 of the second thin film transistor TR1 of the thin film transistor array 100 of the present invention may include copper.

본 발명의 실시예에 따르면, 구리(Cu)는 이온 상태로 존재할 수 있다. 예를 들어, 액티브층(130)에서 구리(Cu)는 Cu2O 또는 CuO 상태로 존재할 수 있다. 구리(Cu)가 Cu2O 상태로 존재할 때, 구리(Cu)는 1가 이온(Cu+) 상태라고 할 수 있다. 구리(Cu)가 CuO 상태로 존재할 때, 구리(Cu)는 2가 이온(Cu2+) 상태라고 할 수 있다.According to an embodiment of the present invention, copper (Cu) may exist in an ionic state. For example, copper (Cu) in the active layer 130 may exist in a Cu 2 O or CuO state. When copper (Cu) exists in a Cu 2 O state, copper (Cu) may be said to be in a monovalent ion (Cu+) state. When copper (Cu) exists in a CuO state, copper (Cu) can be said to be in a divalent ion (Cu2+) state.

본 발명의 일 실시예에 따르면, "구리(Cu)"는 구리 원자 및 구리 이온(Cu+ 및 Cu2+) 모두 포함하는 의미이다.According to one embodiment of the present invention, "copper (Cu)" means to include both copper atoms and copper ions (Cu+ and Cu2+).

본 발명의 일 실시예에 따르면, 제1 박막 트랜지스터(TR1)의 제1 산화물반도체층(131) 및 제2 박막 트랜지스터(TR2)의 제2 산화물반도체층(232)에 포함된 구리(Cu)는 주로 2가 이온(Cu2+) 상태로 존재할 수 있다. 구체적으로, 제2 산화물반도체층(132)의 구리(Cu)는 Cu+ 및 Cu2+를 포함한다. 본 발명의 일 실시예에 따르면, 제1 산화물반도체층(132)에서 Cu2+의 농도가 Cu+의 농도보다 높을 수 있다.According to an embodiment of the present invention, copper (Cu) included in the first oxide semiconductor layer 131 of the first thin film transistor TR1 and the second oxide semiconductor layer 232 of the second thin film transistor TR2 It may exist mainly in a divalent ion (Cu2 + ) state. Specifically, copper (Cu) of the second oxide semiconductor layer 132 includes Cu + and Cu 2 + . According to an embodiment of the present invention, the concentration of Cu 2 + in the first oxide semiconductor layer 132 may be higher than the concentration of Cu + .

산소와 결합된 구리(Cu)는 제1 박막 트랜지스터(TR1)의 제1 산화물반도체층(131) 및 제2 박막 트랜지스터(TR2)의 제2 산화물반도체층(232)에 인위적인 결함(defect)을 형성한 것과 같은 효과를 나타낼 수 있다. 이러한 결함을 유발할 수 있는 구리(Cu)는, 억셉터 유사 트랩(acceptor like trap) 또는 인터페이스 트랩(interface trap, Dit)을 형성하여, 본 발명의 박막 트랜지스터 어레이(100)의 제1 박막 트랜지스터(TR1)의 s-팩터(s-factor)를 상승시킬 수 있고, 임계 전압(threshold voltage)을 정방향(+)으로 이동시킬 수 있다. Dit 는 일반적으로 인터페이스 트랩의 밀도를 나타내는 용어로 사용되지만, 본 발명에서는 구리(Cu)에 의한 결함으로 인터페이스 트랩효과가 구현디는 위치를 나타내는 용어로 정의하였다. 예를 들면, 박막 트랜지스터 어레이(100)의 제1 박막 트랜지스터(TR1)는 구동 박막 트랜지스터일 수 있으나, 본 발명의 실시예가 이에 제한되는 것은 아니다.Copper (Cu) combined with oxygen forms artificial defects in the first oxide semiconductor layer 131 of the first thin film transistor TR1 and the second oxide semiconductor layer 232 of the second thin film transistor TR2. can produce the same effect as Copper (Cu), which may cause such defects, forms an acceptor like trap or interface trap (interface trap, D it ), so that the first thin film transistor of the thin film transistor array 100 of the present invention ( The s-factor of TR1) can be increased, and the threshold voltage can be moved in the positive (+) direction. Dit is generally used as a term representing the density of interface traps, but in the present invention, it is defined as a term representing the location where the interface trap effect is implemented as a defect caused by copper (Cu). For example, the first thin film transistor TR1 of the thin film transistor array 100 may be a driving thin film transistor, but the embodiment of the present invention is not limited thereto.

본 발명의 박막 트랜지스터 어레이(100)의 제2 박막 트랜지스터(TR2)의 액티브층(230)의 두께는 제1 박막 트랜지스터(TR1)의 액티브층(130)의 두께보다 클 수 있다. The thickness of the active layer 230 of the second thin film transistor TR2 of the thin film transistor array 100 of the present invention may be greater than the thickness of the active layer 130 of the first thin film transistor TR1.

또한, 본 발명의 박막 트랜지스터 어레이(100)의 제2 박막 트랜지스터(TR2)의 액티브층(230)은 구리를 포함할 수 있고, 구체적으로 제2 산화물반도체층(232)은 구리를 포함할 수 있다. In addition, the active layer 230 of the second thin film transistor TR2 of the thin film transistor array 100 of the present invention may include copper, and specifically, the second oxide semiconductor layer 232 may include copper. .

본 발명의 실시예에 따르면, 본 발명의 박막 트랜지스터 어레이(400)의 제2 박막 트랜지스터(TR1)의 제2 산화물반도체층(232)은 구리를 포함할 수 있다. According to an embodiment of the present invention, the second oxide semiconductor layer 232 of the second thin film transistor TR1 of the thin film transistor array 400 of the present invention may include copper.

본 발명의 실시예에 따르면, 구리(Cu)는 이온 상태로 존재할 수 있다. 예를 들어, 액티브층(130)에서 구리(Cu)는 Cu2O 또는 CuO 상태로 존재할 수 있다. 구리(Cu)가 Cu2O 상태로 존재할 때, 구리(Cu)는 1가 이온(Cu+) 상태라고 할 수 있다. 구리(Cu)가 CuO 상태로 존재할 때, 구리(Cu)는 2가 이온(Cu2+) 상태라고 할 수 있다.According to an embodiment of the present invention, copper (Cu) may exist in an ionic state. For example, copper (Cu) in the active layer 130 may exist in a Cu 2 O or CuO state. When copper (Cu) exists in a Cu 2 O state, copper (Cu) may be said to be in a monovalent ion (Cu+) state. When copper (Cu) exists in a CuO state, copper (Cu) can be said to be in a divalent ion (Cu2+) state.

본 발명의 일 실시예에 따르면, "구리(Cu)"는 구리 원자 및 구리 이온(Cu+ 및 Cu2+) 모두 포함하는 의미이다.According to one embodiment of the present invention, "copper (Cu)" means to include both copper atoms and copper ions (Cu+ and Cu2+).

본 발명의 일 실시예에 따르면, 제2 박막 트랜지스터(TR2)의 제2 산화물반도체층(232)에 포함된 구리(Cu)는 주로 2가 이온(Cu2+) 상태로 존재할 수 있다. 구체적으로, 제2 산화물반도체층(232)의 구리(Cu)는 Cu+ 및 Cu2+를 포함한다. 본 발명의 일 실시예에 따르면, 제2 산화물반도체층(232)에서 Cu2+의 농도가 Cu+의 농도보다 높을 수 있다.According to an embodiment of the present invention, copper (Cu) included in the second oxide semiconductor layer 232 of the second thin film transistor TR2 may mainly exist in a divalent ion (Cu2 + ) state. Specifically, copper (Cu) of the second oxide semiconductor layer 232 includes Cu + and Cu 2 + . According to an embodiment of the present invention, the concentration of Cu 2 + in the second oxide semiconductor layer 232 may be higher than the concentration of Cu + .

후술되는 제조방법을 참고하면, 제3 산화물반도체층(133) 상에 구리 물질층을 형성한 후 구리 물질층을 제거하여 구리 이온(Cu+ 또는 Cu2+)이 제3 산화물반도체층(133)에 잔존하도록 한 후, 열처리를 수행함으로써, 구리 이온이 주로 2가 이온(Cu2+) 상태로 존재하도록 할 수 있다. 본 발명의 실시예에 따르면, 구리(Cu)는 2가 이온(Cu2+) 상태로 산소와 결합하여 CuO 형태의 구리 산화물로 존재할 수 있다. Referring to the manufacturing method described later, a copper material layer is formed on the third oxide semiconductor layer 133 and then the copper material layer is removed so that copper ions (Cu + or Cu 2+ ) are formed on the third oxide semiconductor layer 133. After remaining in, by performing heat treatment, copper ions can be mainly present in a divalent ion (Cu 2+ ) state. According to an embodiment of the present invention, copper (Cu) may be combined with oxygen in a divalent ion (Cu 2+ ) state to exist as copper oxide in the form of CuO.

산소와 결합된 구리(Cu)는 제2 박막 트랜지스터(TR2)의 제2 산화물반도체층(233)에 인위적인 결함(defect)을 형성한 것과 같은 효과를 나타낼 수 있다. 이러한 결함을 유발할 수 있는 구리(Cu)는, 억셉터 유사 트랩(acceptor like trap) 또는 인터페이스 트랩(interface trap, Dit)을 형성한다. 제2 산화물반도체층(232)은 액티브층(130) 중 메인 채널로서 기능하지 않기 때문에, 박막 트랜지스터 어레이(100)의 제2 박막 트랜지스터(TR2)는 낮은 s-팩터(s-factor)를 유지할 수 있고, 구동 전류 및 이동도를 상승시킬 수 있다. 본 발명의 제2 산화물반도체층(232)에 위치하는 구리(Cu)와 박막 트랜지스터의 전기적 거동이 상이할 수 있다. 예를 들면, 박막 트랜지스터 어레이(100)의 제2 박막 트랜지스터(TR2)는 스위칭 박막 트랜지스터 또는 게이트인패널(GIP) 회로일 수 있으나, 본 발명의 실시예가 이에 제한되는 것은 아니다.Copper (Cu) combined with oxygen may have the same effect as forming an artificial defect in the second oxide semiconductor layer 233 of the second thin film transistor TR2. Copper (Cu), which can cause such a defect, forms an acceptor like trap or an interface trap (Dit). Since the second oxide semiconductor layer 232 does not function as a main channel in the active layer 130, the second thin film transistor TR2 of the thin film transistor array 100 can maintain a low s-factor. and can increase driving current and mobility. Electrical behavior of copper (Cu) positioned in the second oxide semiconductor layer 232 of the present invention and the thin film transistor may be different. For example, the second thin film transistor TR2 of the thin film transistor array 100 may be a switching thin film transistor or a gate-in-panel (GIP) circuit, but embodiments of the present invention are not limited thereto.

또한, 본 발명의 일 실시예에 따르면, 제1 박막 트랜지스터(TR1)의 제1 산화물반도체층(131) 내의 구리 농도는 제2 박막 트랜지스터(TR2)의 제1 산화물반도체층(231) 내의 구리 농도보다 높을 수 있다. Also, according to an embodiment of the present invention, the copper concentration in the first oxide semiconductor layer 131 of the first thin film transistor TR1 is the copper concentration in the first oxide semiconductor layer 231 of the second thin film transistor TR2. can be higher

제2 박막 트랜지스터(TR2)의 제2 산화물반도체층(232)은 제4 두께(t4)를 가질 수 있다. 예를 들면, 제4 두께(t4)는 3nm 초과일 수 있다. The second oxide semiconductor layer 232 of the second thin film transistor TR2 may have a fourth thickness t4. For example, the fourth thickness t4 may be greater than 3 nm.

제2 박막 트랜지스터(TR2)의 제2 산화물반도체층(232)의 제4 두께(t4)가 3nm 미만인 경우, 구리(Cu)가 제2 산화물반도체층(232))을 넘어서 제1 산화물반도체층(231)까지 확산될 수 있고, 이에 따라 s-팩터(s-factor) 상승 및 임계 전압(threshold voltage)의 정방향(+) 이동될 수 있어, 제2 박막 트랜지스터(TR2)으로 사용하고자 하는 전기적 특성이 확보되지 않을 수 있다. When the fourth thickness t4 of the second oxide semiconductor layer 232 of the second thin film transistor TR2 is less than 3 nm, copper (Cu) exceeds the second oxide semiconductor layer 232 and the first oxide semiconductor layer ( 231), thereby increasing the s-factor and moving the threshold voltage in the positive direction (+), so that the electrical characteristics to be used as the second thin film transistor TR2 are may not be secured.

도 2는 본 발명의 다른 실시예에 따른 박막 트랜지스터 어레이의 단면도이다. 2 is a cross-sectional view of a thin film transistor array according to another embodiment of the present invention.

도 2의 본 발명의 다른 실시예에 따른 박막 트랜지스터 어레이(200)의 구조에서, 제1 박막 트랜지스터(TR1)의 액티브층(130) 및 제2 박막 트랜지스터(TR2)의 액티브층(230)을 제외하고는, 실질적으로 도 1의 박막 트랜지스터 어레이(100)와 동일한 구조를 포함하므로, 이에 대해 동일한 도면 부호를 부여하고, 이에 대한 중복 설명은 생략한다. In the structure of the thin film transistor array 200 according to another embodiment of the present invention of FIG. 2 , the active layer 130 of the first thin film transistor TR1 and the active layer 230 of the second thin film transistor TR2 are excluded. And, since it includes substantially the same structure as the thin film transistor array 100 of FIG. 1, the same reference numerals are assigned to them, and redundant description thereof will be omitted.

도 2를 참조하면, 본 발명의 다른 실시예에 따른 박막 트랜지스터 어레이(200)의 제1 박막 트랜지스터(TR1)의 액티브층(130)은 이중 산화물반도체층(131, 132)로 구성되고, 제2 박막 트랜지스터(TR2)의 액티브층(230)은 이중 산화물반도체층(231, 232)으로 구성된다. Referring to FIG. 2 , the active layer 130 of the first thin film transistor TR1 of the thin film transistor array 200 according to another embodiment of the present invention is composed of double oxide semiconductor layers 131 and 132, and the second The active layer 230 of the thin film transistor TR2 is composed of double oxide semiconductor layers 231 and 232 .

본 발명의 실시예에 따른 박막 트랜지스터 어레이(200)의 제1 박막 트랜지스터(TR1)의 액티브층(130)의 두께는 제2 박막 트랜지스터(TR2)의 액티브층(230)의 두께보다 얇을 수 있다. A thickness of the active layer 130 of the first thin film transistor TR1 of the thin film transistor array 200 according to an embodiment of the present invention may be smaller than that of the active layer 230 of the second thin film transistor TR2 .

제 1 박막 트랜지스터(TR1)의 액티브층(130)은 제1 산화물 반도체층(131) 및 제1 산화물 반도체층(131) 상의 제2 산화물 반도체층(132)을 포함할 수 있다.The active layer 130 of the first thin film transistor TR1 may include a first oxide semiconductor layer 131 and a second oxide semiconductor layer 132 on the first oxide semiconductor layer 131 .

본 발명의 일 실시예에 따르면, 제1 산화물 반도체층(131)은 우수한 이동도 특성을 가질 수 있다. 제1 산화물 반도체층(131)은 제1 산화물 반도체층(131)보다 큰 이동도를 가질 수 있다. 제1 산화물 반도체층(131)은 메인 채널층 역할을 할 수 있다.According to an embodiment of the present invention, the first oxide semiconductor layer 131 may have excellent mobility characteristics. The first oxide semiconductor layer 131 may have higher mobility than the first oxide semiconductor layer 131 . The first oxide semiconductor layer 131 may serve as a main channel layer.

제1 산화물 반도체층(131)은, 예를 들어, IGZO(InGaZnO)계 산화물 반도체 물질, IZO(InZnO)계 산화물 반도체 물질, IGZTO(InGaZnSnO)계 산화물 반도체 물질, ITZO(InSnZnO)계 산화물 반도체 물질, FIZO (FeInZnO)계 산화물 반도체 물질, ZnO계 산화물 반도체 물질, SIZO (SiInZnO)계 산화물 반도체 물질 및 ZnON(Zn-Oxynitride)계 산화물 반도체 물질 중 적어도 하나를 포함할 수 있다. The first oxide semiconductor layer 131 may include, for example, an IGZO (InGaZnO)-based oxide semiconductor material, an IZO (InZnO)-based oxide semiconductor material, an IGZTO (InGaZnSnO)-based oxide semiconductor material, an ITZO (InSnZnO)-based oxide semiconductor material, It may include at least one of a FIZO (FeInZnO)-based oxide semiconductor material, a ZnO-based oxide semiconductor material, a SIZO (SiInZnO)-based oxide semiconductor material, and a ZnON (Zn-Oxynitride)-based oxide semiconductor material.

본 발명의 일 실시예에 따르면, 제2 산화물 반도체층(132)은 제1 산화물 반도체층(131)을 지지하는 역할을 할 수 있다. 따라서, 제2 산화물 반도체층(132)을 지지층이라고 할 수 있다. According to an embodiment of the present invention, the second oxide semiconductor layer 132 may serve to support the first oxide semiconductor layer 131 . Therefore, the second oxide semiconductor layer 132 may be referred to as a support layer.

제2 산화물 반도체층(132)은 우수한 안정성을 갖는 산화물 반도체 물질로 만들어질 수 있다. 예를 들어, 제1 산화물 반도체층(131)은 IGZO(InGaZnO)계 산화물 반도체 물질[Ga 농도 > In 농도], GZO(GaZnO)계 산화물 반도체 물질,IGO(InGaO)계 산화물 반도체 물질 및 GZTO(GaZnSnO)계 산화물 반도체 물질 중 적어도 하나를 포함할 수 있다.The second oxide semiconductor layer 132 may be made of an oxide semiconductor material having excellent stability. For example, the first oxide semiconductor layer 131 may include an IGZO (InGaZnO)-based oxide semiconductor material [Ga concentration > In concentration], a GZO (GaZnO)-based oxide semiconductor material, an IGO (InGaO)-based oxide semiconductor material, and a GZTO (GaZnSnO )-based oxide semiconductor materials.

본 발명의 일 실시예에 따르면, 제 2 박막 트랜지스터(TR2)의 제1 산화물 반도체층(231)은 우수한 이동도 특성을 가질 수 있다. 제1 산화물 반도체층(231)은 제1 산화물 반도체층(231)보다 큰 이동도를 가질 수 있다. 제1 산화물 반도체층(231)은 메인 채널층 역할을 할 수 있다.According to an embodiment of the present invention, the first oxide semiconductor layer 231 of the second thin film transistor TR2 may have excellent mobility characteristics. The first oxide semiconductor layer 231 may have higher mobility than the first oxide semiconductor layer 231 . The first oxide semiconductor layer 231 may serve as a main channel layer.

제 2 박막 트랜지스터(TR2)의 제1 산화물 반도체층(231)은, 예를 들어, IGZO(InGaZnO)계 산화물 반도체 물질, IZO(InZnO)계 산화물 반도체 물질, IGZTO(InGaZnSnO)계 산화물 반도체 물질, ITZO(InSnZnO)계 산화물 반도체 물질, FIZO (FeInZnO)계 산화물 반도체 물질, ZnO계 산화물 반도체 물질, SIZO (SiInZnO)계 산화물 반도체 물질 및 ZnON(Zn-Oxynitride)계 산화물 반도체 물질 중 적어도 하나를 포함할 수 있다. The first oxide semiconductor layer 231 of the second thin film transistor TR2 is, for example, IGZO (InGaZnO)-based oxide semiconductor material, IZO (InZnO)-based oxide semiconductor material, IGZTO (InGaZnSnO)-based oxide semiconductor material, ITZO It may include at least one of an (InSnZnO)-based oxide semiconductor material, a FIZO (FeInZnO)-based oxide semiconductor material, a ZnO-based oxide semiconductor material, a SIZO (SiInZnO)-based oxide semiconductor material, and a ZnON (Zn-Oxynitride)-based oxide semiconductor material. .

본 발명의 일 실시예에 따르면, 제2 산화물 반도체층(232)은 제1 산화물 반도체층(231)을 지지하는 역할을 할 수 있다. 따라서, 제2 산화물 반도체층(232)을 지지층이라고 할 수 있다. According to an embodiment of the present invention, the second oxide semiconductor layer 232 may serve to support the first oxide semiconductor layer 231 . Therefore, the second oxide semiconductor layer 232 may be referred to as a support layer.

제2 산화물 반도체층(232)은 우수한 안정성을 갖는 산화물 반도체 물질로 만들어질 수 있다. 예를 들어, 제1 산화물 반도체층(231)은 IGZO(InGaZnO)계 산화물 반도체 물질[Ga 농도 > In 농도], GZO(GaZnO)계 산화물 반도체 물질,IGO(InGaO)계 산화물 반도체 물질 및 GZTO(GaZnSnO)계 산화물 반도체 물질 중 적어도 하나를 포함할 수 있다.The second oxide semiconductor layer 232 may be made of an oxide semiconductor material having excellent stability. For example, the first oxide semiconductor layer 231 may include an IGZO (InGaZnO)-based oxide semiconductor material [Ga concentration > In concentration], a GZO (GaZnO)-based oxide semiconductor material, an IGO (InGaO)-based oxide semiconductor material, and a GZTO (GaZnSnO )-based oxide semiconductor materials.

또한, 본 발명의 박막 트랜지스터 어레이(200)의 제1 박막 트랜지스터(TR1)의 액티브층(130)은 구리를 포함할 수 있고, 구체적으로 제1 산화물반도체층(131), 및 제2 산화물반도체층(132)은 구리를 포함할 수 있다. In addition, the active layer 130 of the first thin film transistor TR1 of the thin film transistor array 200 of the present invention may include copper, and specifically, the first oxide semiconductor layer 131 and the second oxide semiconductor layer 132 may include copper.

본 발명의 실시예에 따르면, 본 발명의 박막 트랜지스터 어레이(200)의 제1 박막 트랜지스터(TR1)의 제2 산화물반도체층(132)은 구리를 포함할 수 있다. According to an embodiment of the present invention, the second oxide semiconductor layer 132 of the first thin film transistor TR1 of the thin film transistor array 200 of the present invention may include copper.

본 발명의 실시예에 따르면, 구리(Cu)는 이온 상태로 존재할 수 있다. 예를 들어, 액티브층(130)에서 구리(Cu)는 Cu2O 또는 CuO 상태로 존재할 수 있다. 구리(Cu)가 Cu2O 상태로 존재할 때, 구리(Cu)는 1가 이온(Cu+) 상태라고 할 수 있다. 구리(Cu)가 CuO 상태로 존재할 때, 구리(Cu)는 2가 이온(Cu2+) 상태라고 할 수 있다.According to an embodiment of the present invention, copper (Cu) may exist in an ionic state. For example, copper (Cu) in the active layer 130 may exist in a Cu 2 O or CuO state. When copper (Cu) exists in a Cu 2 O state, copper (Cu) may be said to be in a monovalent ion (Cu+) state. When copper (Cu) exists in a CuO state, copper (Cu) can be said to be in a divalent ion (Cu2+) state.

본 발명의 일 실시예에 따르면, "구리(Cu)"는 구리 원자 및 구리 이온(Cu+ 및 Cu2+) 모두 포함하는 의미이다.According to one embodiment of the present invention, "copper (Cu)" means to include both copper atoms and copper ions (Cu+ and Cu2+).

본 발명의 일 실시예에 따르면, 제2 산화물반도체층(132)에 포함된 구리(Cu)는 주로 2가 이온(Cu2+) 상태로 존재할 수 있다. 구체적으로, 제2 산화물반도체층(132)의 구리(Cu)는 Cu+ 및 Cu2+를 포함한다. 본 발명의 일 실시예에 따르면, 제1 산화물반도체층(132)에서 Cu2+의 농도가 Cu+의 농도보다 높을 수 있다.According to an embodiment of the present invention, copper (Cu) included in the second oxide semiconductor layer 132 may exist mainly in a divalent ion (Cu2 + ) state. Specifically, copper (Cu) of the second oxide semiconductor layer 132 includes Cu + and Cu 2 + . According to an embodiment of the present invention, the concentration of Cu 2 + in the first oxide semiconductor layer 132 may be higher than the concentration of Cu + .

산소와 결합된 구리(Cu)는 제1 산화물반도체층(131)에 인위적인 결함(defect)을 형성한 것과 같은 효과를 나타낼 수 있다. 이러한 결함을 유발할 수 있는 구리(Cu)는, 억셉터 유사 트랩(acceptor like trap) 또는 인터페이스 트랩(interface trap, Dit)을 형성하여, 본 발명의 박막 트랜지스터 어레이(100)의 제1 박막 트랜지스터(TR1)의 s-팩터(s-factor)를 상승시킬 수 있고, 임계 전압(threshold voltage)을 정방향(+)으로 이동시킬 수 있다. 예를 들면, 박막 트랜지스터 어레이(100)의 제1 박막 트랜지스터(TR1)는 구동 박막 트랜지스터일 수 있으나, 본 발명의 실시예가 이에 제한되는 것은 아니다.Copper (Cu) combined with oxygen may have the same effect as forming an artificial defect in the first oxide semiconductor layer 131 . Copper (Cu), which may cause such defects, forms an acceptor like trap or interface trap (interface trap, D it ), so that the first thin film transistor of the thin film transistor array 100 of the present invention ( The s-factor of TR1) can be increased, and the threshold voltage can be moved in the positive (+) direction. For example, the first thin film transistor TR1 of the thin film transistor array 100 may be a driving thin film transistor, but the embodiment of the present invention is not limited thereto.

제1 박막 트랜지스터(TR1)의 제2 산화물반도체층(132)은 제5 두께(t5)를 가질 수 있다. 예를 들면, 제5 두께(t5)는 3nm 초과일 수 있다. The second oxide semiconductor layer 132 of the first thin film transistor TR1 may have a fifth thickness t5. For example, the fifth thickness t5 may be greater than 3 nm.

제1 박막 트랜지스터(TR1)의 제2 산화물 반도체층(132)의 제5 두께(t5)가 3nm 미만인 경우, 구리(Cu)가 2 산화물 반도체층(132)을 넘어서 제1 산화물 반도체층 (131)까지 확산될 수 있다. 이에 따라, 전술한 바와 같이, 구리(Cu)의 확산에 의한 억셉터 유사 트랩(acceptor like trap) 또는 인터페이스 트랩(interface trap, Dit)을 제2 액티브층(132) 및 제 1 액티브층(131)에 형성될 수 있다. 예를 들면, 제1 박막 트랜지스터(TR1)의 제2 액티브층(132)의 구리 농도는 제1 액티브층(131)의 구리 농도 보다 높을 수 있다. When the fifth thickness t5 of the second oxide semiconductor layer 132 of the first thin film transistor TR1 is less than 3 nm, copper (Cu) extends over the oxide semiconductor layer 132 to form the first oxide semiconductor layer 131 can spread up to Accordingly, as described above, the second active layer 132 and the first active layer 131 form an acceptor like trap or an interface trap (D it ) due to diffusion of copper (Cu). ) can be formed. For example, the copper concentration of the second active layer 132 of the first thin film transistor TR1 may be higher than that of the first active layer 131 .

본 발명의 박막 트랜지스터 어레이(200)의 제2 박막 트랜지스터(TR2)의 액티브층(230)의 두께는 제1 박막 트랜지스터(TR1)의 액티브층(130)의 두께보다 클 수 있다. The thickness of the active layer 230 of the second thin film transistor TR2 of the thin film transistor array 200 of the present invention may be greater than the thickness of the active layer 130 of the first thin film transistor TR1.

또한, 본 발명의 박막 트랜지스터 어레이(200)의 제2 박막 트랜지스터(TR2)의 액티브층(230)은 구리를 포함할 수 있고, 구체적으로 제3 산화물반도체층(232)은 구리를 포함할 수 있다. In addition, the active layer 230 of the second thin film transistor TR2 of the thin film transistor array 200 of the present invention may include copper, and specifically, the third oxide semiconductor layer 232 may include copper. .

본 발명의 실시예에 따르면, 구리(Cu)는 이온 상태로 존재할 수 있다. 예를 들어, 액티브층(130)에서 구리(Cu)는 Cu2O 또는 CuO 상태로 존재할 수 있다. 구리(Cu)가 Cu2O 상태로 존재할 때, 구리(Cu)는 1가 이온(Cu+) 상태라고 할 수 있다. 구리(Cu)가 CuO 상태로 존재할 때, 구리(Cu)는 2가 이온(Cu2+) 상태라고 할 수 있다.According to an embodiment of the present invention, copper (Cu) may exist in an ionic state. For example, copper (Cu) in the active layer 130 may exist in a Cu 2 O or CuO state. When copper (Cu) exists in a Cu 2 O state, copper (Cu) may be said to be in a monovalent ion (Cu+) state. When copper (Cu) exists in a CuO state, copper (Cu) can be said to be in a divalent ion (Cu2+) state.

본 발명의 일 실시예에 따르면, "구리(Cu)"는 구리 원자 및 구리 이온(Cu+ 및 Cu2+) 모두 포함하는 의미이다.According to one embodiment of the present invention, "copper (Cu)" means to include both copper atoms and copper ions (Cu+ and Cu2+).

본 발명의 일 실시예에 따르면, 제2 박막 트랜지스터(TR2)의 제2 산화물반도체층(232)에 포함된 구리(Cu)는 주로 2가 이온(Cu2+) 상태로 존재할 수 있다. 구체적으로, 제3 산화물반도체층(133)의 구리(Cu)는 Cu+ 및 Cu2+를 포함한다. 본 발명의 일 실시예에 따르면, 제3 산화물반도체층(133)에서 Cu2+의 농도가 Cu+의 농도보다 높을 수 있다.According to an embodiment of the present invention, copper (Cu) included in the second oxide semiconductor layer 232 of the second thin film transistor TR2 may mainly exist in a divalent ion (Cu2 + ) state. Specifically, copper (Cu) of the third oxide semiconductor layer 133 includes Cu + and Cu 2 + . According to an embodiment of the present invention, the concentration of Cu 2 + in the third oxide semiconductor layer 133 may be higher than the concentration of Cu + .

산소와 결합된 구리(Cu)는 제2 박막 트랜지스터(TR2)의 제2 산화물반도체층(132)에 인위적인 결함(defect)을 형성한 것과 같은 효과를 나타낼 수 있다. 이러한 결함을 유발할 수 있는 구리(Cu)는, 억셉터 유사 트랩(acceptor like trap) 또는 인터페이스 트랩(interface trap, Dit)을 형성하여, 본 발명의 박막 트랜지스터 어레이(200)의 제2 박막 트랜지스터(TR1)의 낮은 s-팩터(s-factor)를 유지할 수 있고, 구동 전류 및 이동도를 상승시킬 수 있다. 또한, 2 산화물반도체층(232)은 액티브층(130) 중 메인 채널로서 기능하지 않기 때문에, 제2 산화물반도체층(132)에 위치하는 구리(Cu)와 박막 트랜지스터의 전기적 거동이 상이한 것을 알 수 있다. 예를 들면, 박막 트랜지스터 어레이(200)의 제2 박막 트랜지스터(TR2)는 스위칭 박막 트랜지스터 또는 게이트인패널(GIP) 회로일 수 있으나, 본 발명의 실시예가 이에 제한되는 것은 아니다.Copper (Cu) combined with oxygen may have the same effect as forming an artificial defect in the second oxide semiconductor layer 132 of the second thin film transistor TR2. Copper (Cu), which can cause such a defect, forms an acceptor like trap or interface trap (D it ), so that the second thin film transistor of the thin film transistor array 200 of the present invention ( A low s-factor of TR1) can be maintained, and driving current and mobility can be increased. In addition, since the second oxide semiconductor layer 232 does not function as a main channel in the active layer 130, it can be seen that the copper (Cu) located in the second oxide semiconductor layer 132 and the thin film transistor have different electrical behavior. there is. For example, the second thin film transistor TR2 of the thin film transistor array 200 may be a switching thin film transistor or a gate-in-panel (GIP) circuit, but embodiments of the present invention are not limited thereto.

제2 박막 트랜지스터(TR2)의 제2 산화물반도체층(232)은 제6 두께(t6)를 가질 수 있다. 예를 들면, 제6 두께(t4)는 3nm 초과일 수 있다. The second oxide semiconductor layer 232 of the second thin film transistor TR2 may have a sixth thickness t6. For example, the sixth thickness t4 may be greater than 3 nm.

제2 박막 트랜지스터(TR2)의 제2 산화물반도체층(232)의 제6 두께(t6)가 3nm 미만인 경우, 구리(Cu)가 2 산화물반도체층(232)을 넘어서 제1 산화물반도체층(231)까지 확산될 수 있고, 이에 따라 s-팩터(s-factor) 상승 및 임계 전압(threshold voltage)의 정방향(+) 이동될 수 있어, 제2 박막 트랜지스터(TR2)으로 사용하고자 하는 전기적 특성이 확보되지 않을 수 있다. When the sixth thickness t6 of the second oxide semiconductor layer 232 of the second thin film transistor TR2 is less than 3 nm, copper (Cu) extends over the doubly oxide semiconductor layer 232 to form the first oxide semiconductor layer 231. , and accordingly, the s-factor increases and the threshold voltage moves in the positive direction (+), so that the electrical characteristics intended to be used as the second thin film transistor TR2 are not secured. may not be

도 3은 본 발명의 다른 실시예에 따른 박막 트랜지스터 어레이의 단면도이다. 3 is a cross-sectional view of a thin film transistor array according to another embodiment of the present invention.

도 3의 본 발명의 다른 실시예에 따른 박막 트랜지스터 어레이(300)의 구조에서, 제1 박막 트랜지스터(TR1)의 액티브층(130) 및 제2 박막 트랜지스터(TR2)의 액티브층(230)을 제외하고는, 실질적으로 동일한 구조를 포함하므로, 이에 대해 동일한 도면 부호를 부여하고, 이에 대한 중복 설명은 생략한다. In the structure of the thin film transistor array 300 according to another embodiment of the present invention of FIG. 3, the active layer 130 of the first thin film transistor TR1 and the active layer 230 of the second thin film transistor TR2 are excluded. And, since it includes substantially the same structure, the same reference numerals are assigned to them, and redundant description thereof will be omitted.

도 3을 참조하면, 본 발명의 다른 실시예에 따른 박막 트랜지스터 어레이(300)의 제1 박막 트랜지스터(TR1) 이중 산화물반도체층(131, 132)으로 구성될 수 있고, 제2 박막 트랜지스터(TR2)의 액티브층(230)은 산화물반도체층 (231, 232)으로 구성될 수 있다. Referring to FIG. 3 , the first thin film transistor TR1 of the thin film transistor array 300 according to another embodiment of the present invention may be composed of double oxide semiconductor layers 131 and 132, and the second thin film transistor TR2 The active layer 230 of may be composed of oxide semiconductor layers 231 and 232 .

본 발명의 실시예에 따른 박막 트랜지스터 어레이(300)의 제1 박막 트랜지스터(TR1)의 액티브층(130)의 두께는 제2 박막 트랜지스터(TR2)의 액티브층(230)의 두께보다 얇을 수 있다. A thickness of the active layer 130 of the first thin film transistor TR1 of the thin film transistor array 300 according to an embodiment of the present invention may be smaller than that of the active layer 230 of the second thin film transistor TR2.

제 1 박막 트랜지스터(TR1)의 액티브층(130)은 제1 산화물 반도체층(131), 제1 산화물 반도체층(131) 하부의 제3 산화물 반도체층(133)을 포함할 수 있다.The active layer 130 of the first thin film transistor TR1 may include a first oxide semiconductor layer 131 and a third oxide semiconductor layer 133 under the first oxide semiconductor layer 131 .

본 발명의 일 실시예에 따르면, 제1 산화물 반도체층(131)는 우수한 이동도 특성을 가질 수 있다. 제1 산화물 반도체층(131)은 제1 산화물 반도체층(131)보다 큰 이동도를 가질 수 있다. 제1 산화물 반도체층(131)은 메인 채널층 역할을 할 수 있다.According to an embodiment of the present invention, the first oxide semiconductor layer 131 may have excellent mobility characteristics. The first oxide semiconductor layer 131 may have higher mobility than the first oxide semiconductor layer 131 . The first oxide semiconductor layer 131 may serve as a main channel layer.

제1 산화물 반도체층(131)은, 예를 들어, IGZO(InGaZnO)계 산화물 반도체 물질, IZO(InZnO)계 산화물 반도체 물질, IGZTO(InGaZnSnO)계 산화물 반도체 물질, ITZO(InSnZnO)계 산화물 반도체 물질, FIZO (FeInZnO)계 산화물 반도체 물질, ZnO계 산화물 반도체 물질, SIZO (SiInZnO)계 산화물 반도체 물질 및 ZnON(Zn-Oxynitride)계 산화물 반도체 물질 중 적어도 하나를 포함할 수 있다. The first oxide semiconductor layer 131 may include, for example, an IGZO (InGaZnO)-based oxide semiconductor material, an IZO (InZnO)-based oxide semiconductor material, an IGZTO (InGaZnSnO)-based oxide semiconductor material, an ITZO (InSnZnO)-based oxide semiconductor material, It may include at least one of a FIZO (FeInZnO)-based oxide semiconductor material, a ZnO-based oxide semiconductor material, a SIZO (SiInZnO)-based oxide semiconductor material, and a ZnON (Zn-Oxynitride)-based oxide semiconductor material.

본 발명의 일 실시예에 따르면, 제3 산화물 반도체층(133)은 제1 산화물 반도체층(131)을 지지하는 역할을 할 수 있다. 따라서, 제3 산화물 반도체층(133)을 지지층이라고 할 수 있다. According to one embodiment of the present invention, the third oxide semiconductor layer 133 may serve to support the first oxide semiconductor layer 131 . Therefore, the third oxide semiconductor layer 133 can be referred to as a support layer.

제3 산화물 반도체층(133)은 우수한 안정성을 갖는 산화물 반도체 물질로 만들어질 수 있다. 예를 들어, 제1 산화물 반도체층(131)은 IGZO(InGaZnO)계 산화물 반도체 물질[Ga 농도 > In 농도], GZO(GaZnO)계 산화물 반도체 물질,IGO(InGaO)계 산화물 반도체 물질 및 GZTO(GaZnSnO)계 산화물 반도체 물질 중 적어도 하나를 포함할 수 있다.The third oxide semiconductor layer 133 may be made of an oxide semiconductor material having excellent stability. For example, the first oxide semiconductor layer 131 may include an IGZO (InGaZnO)-based oxide semiconductor material [Ga concentration > In concentration], a GZO (GaZnO)-based oxide semiconductor material, an IGO (InGaO)-based oxide semiconductor material, and a GZTO (GaZnSnO )-based oxide semiconductor materials.

제 2 박막 트랜지스터(TR2)의 액티브층(130)은 제1 산화물 반도체층(231), 제1 산화물 반도체층(231) 상의 제2 산화물 반도체층(232), 및 제1 산화물 반도체층(231) 하부의 제3 산화물 반도체층(233)을 포함할 수 있다.The active layer 130 of the second thin film transistor TR2 includes the first oxide semiconductor layer 231 , the second oxide semiconductor layer 232 on the first oxide semiconductor layer 231 , and the first oxide semiconductor layer 231 . A lower third oxide semiconductor layer 233 may be included.

본 발명의 일 실시예에 따르면, 제 2 박막 트랜지스터(TR2)의 제1 산화물 반도체층(231)은 우수한 이동도 특성을 가질 수 있다. 제1 산화물 반도체층(231)은 제1 산화물 반도체층(231), 및 제3 산화물 반도체층(233)보다 큰 이동도를 가질 수 있다. 제1 산화물 반도체층(231)은 메인 채널층 역할을 할 수 있다.According to an embodiment of the present invention, the first oxide semiconductor layer 231 of the second thin film transistor TR2 may have excellent mobility characteristics. The first oxide semiconductor layer 231 may have higher mobility than the first oxide semiconductor layer 231 and the third oxide semiconductor layer 233 . The first oxide semiconductor layer 231 may serve as a main channel layer.

제 2 박막 트랜지스터(TR2)의 제1 산화물 반도체층(231)은, 예를 들어, IGZO(InGaZnO)계 산화물 반도체 물질, IZO(InZnO)계 산화물 반도체 물질, IGZTO(InGaZnSnO)계 산화물 반도체 물질, ITZO(InSnZnO)계 산화물 반도체 물질, FIZO (FeInZnO)계 산화물 반도체 물질, ZnO계 산화물 반도체 물질, SIZO (SiInZnO)계 산화물 반도체 물질 및 ZnON(Zn-Oxynitride)계 산화물 반도체 물질 중 적어도 하나를 포함할 수 있다. The first oxide semiconductor layer 231 of the second thin film transistor TR2 is, for example, IGZO (InGaZnO)-based oxide semiconductor material, IZO (InZnO)-based oxide semiconductor material, IGZTO (InGaZnSnO)-based oxide semiconductor material, ITZO It may include at least one of an (InSnZnO)-based oxide semiconductor material, a FIZO (FeInZnO)-based oxide semiconductor material, a ZnO-based oxide semiconductor material, a SIZO (SiInZnO)-based oxide semiconductor material, and a ZnON (Zn-Oxynitride)-based oxide semiconductor material. .

본 발명의 일 실시예에 따르면, 제 2 산화물 반도체층(232), 및 제3 산화물 반도체층(233)은 제1 산화물 반도체층(231)을 지지하는 역할을 할 수 있다. 따라서, 제 2 산화물 반도체층(232), 및 제3 산화물 반도체층(233)을 지지층이라고 할 수 있다. According to an embodiment of the present invention, the second oxide semiconductor layer 232 and the third oxide semiconductor layer 233 may serve to support the first oxide semiconductor layer 231 . Therefore, the second oxide semiconductor layer 232 and the third oxide semiconductor layer 233 may be referred to as support layers.

제 2 산화물 반도체층(232), 및 제3 산화물 반도체층(233)은 우수한 안정성을 갖는 산화물 반도체 물질로 만들어질 수 있다. 예를 들어, 제1 산화물 반도체층(231)은 IGZO(InGaZnO)계 산화물 반도체 물질[Ga 농도 > In 농도], GZO(GaZnO)계 산화물 반도체 물질,IGO(InGaO)계 산화물 반도체 물질 및 GZTO(GaZnSnO)계 산화물 반도체 물질 중 적어도 하나를 포함할 수 있다.The second oxide semiconductor layer 232 and the third oxide semiconductor layer 233 may be made of an oxide semiconductor material having excellent stability. For example, the first oxide semiconductor layer 231 may include an IGZO (InGaZnO)-based oxide semiconductor material [Ga concentration > In concentration], a GZO (GaZnO)-based oxide semiconductor material, an IGO (InGaO)-based oxide semiconductor material, and a GZTO (GaZnSnO )-based oxide semiconductor materials.

본 발명의 실시예에 따르면, 본 발명의 박막 트랜지스터 어레이(300)의 제1 박막 트랜지스터(TR1)의 제2 산화물반도체층(132)은 구리를 포함할 수 있다. According to an embodiment of the present invention, the second oxide semiconductor layer 132 of the first thin film transistor TR1 of the thin film transistor array 300 of the present invention may include copper.

본 발명의 실시예에 따르면, 구리(Cu)는 이온 상태로 존재할 수 있다. 예를 들어, 제1 박막 트랜지스터(TR1)의 제1 산화물반도체층(131)에서 구리(Cu)는 Cu2O 또는 CuO 상태로 존재할 수 있다. 구리(Cu)가 Cu2O 상태로 존재할 때, 구리(Cu)는 1가 이온(Cu+) 상태라고 할 수 있다. 구리(Cu)가 CuO 상태로 존재할 때, 구리(Cu)는 2가 이온(Cu2+) 상태라고 할 수 있다.According to an embodiment of the present invention, copper (Cu) may exist in an ionic state. For example, copper (Cu) in the first oxide semiconductor layer 131 of the first thin film transistor TR1 may exist in a Cu 2 O or CuO state. When copper (Cu) exists in a Cu 2 O state, copper (Cu) may be said to be in a monovalent ion (Cu+) state. When copper (Cu) exists in a CuO state, copper (Cu) can be said to be in a divalent ion (Cu2+) state.

본 발명의 일 실시예에 따르면, "구리(Cu)"는 구리 원자 및 구리 이온(Cu+ 및 Cu2+) 모두 포함하는 의미이다.According to one embodiment of the present invention, "copper (Cu)" means to include both copper atoms and copper ions (Cu+ and Cu2+).

본 발명의 일 실시예에 따르면, 제1 박막 트랜지스터(TR1)의 제2 산화물반도체층(132)에 포함된 구리(Cu)는 주로 2가 이온(Cu2+) 상태로 존재할 수 있다. 구체적으로, 제1 박막 트랜지스터(TR1)의 제2 산화물반도체층(132)의 구리(Cu)는 Cu+ 및 Cu2+를 포함한다. 본 발명의 일 실시예에 따르면, 제1 산화물반도체층(132)에서 Cu2+의 농도가 Cu+의 농도보다 높을 수 있다.According to an embodiment of the present invention, copper (Cu) included in the second oxide semiconductor layer 132 of the first thin film transistor TR1 may mainly exist in a divalent ion (Cu2 + ) state. Specifically, copper (Cu) of the second oxide semiconductor layer 132 of the first thin film transistor TR1 includes Cu + and Cu2 + . According to an embodiment of the present invention, the concentration of Cu 2 + in the first oxide semiconductor layer 132 may be higher than the concentration of Cu + .

산소와 결합된 구리(Cu)는 제1 박막 트랜지스터(TR1)의 제2 산화물반도체층(132)에 인위적인 결함(defect)을 형성한 것과 같은 효과를 나타낼 수 있다. 이러한 결함을 유발할 수 있는 구리(Cu)는, 억셉터 유사 트랩(acceptor like trap) 또는 인터페이스 트랩(interface trap, Dit)을 형성하여, 본 발명의 박막 트랜지스터 어레이(100)의 제1 박막 트랜지스터(TR1)의 s-팩터(s-factor)를 상승시킬 수 있고, 임계 전압(threshold voltage)을 정방향(+)으로 이동시킬 수 있다. 예를 들면, 박막 트랜지스터 어레이(100)의 제1 박막 트랜지스터(TR1)는 구동 박막 트랜지스터일 수 있으나, 본 발명의 실시예가 이에 제한되는 것은 아니다.Copper (Cu) combined with oxygen may have the same effect as forming an artificial defect in the second oxide semiconductor layer 132 of the first thin film transistor TR1. Copper (Cu), which may cause such defects, forms an acceptor like trap or interface trap (interface trap, D it ), so that the first thin film transistor of the thin film transistor array 100 of the present invention ( The s-factor of TR1) can be increased, and the threshold voltage can be moved in the positive (+) direction. For example, the first thin film transistor TR1 of the thin film transistor array 100 may be a driving thin film transistor, but the embodiment of the present invention is not limited thereto.

제1 박막 트랜지스터(TR1)의 제2 산화물반도체층(132)은 제3 두께(t3)를 가질 수 있다. 예를 들면, 제3 두께(t3)는 3nm 미만일 수 있다. The second oxide semiconductor layer 132 of the first thin film transistor TR1 may have a third thickness t3. For example, the third thickness t3 may be less than 3 nm.

제1 박막 트랜지스터(TR1)의 제2 산화물반도체층(132)의 제3 두께(t3)가 3nm 미만인 경우, 구리(Cu)가 제2 산화물반도체층(132)을 넘어서 제1 산화물반도체층(131)까지 확산될 수 있고, 이에 따라, 전술한 바와 같이, 구리(Cu)의 확산에 의한 억셉터 유사 트랩(acceptor like trap) 또는 인터페이스 트랩(interface trap, Dit)이 이동도가 높은 메인 액티브층인 제1 산화물반도체층(131)에 형성될 수 있다. 이에 따라 전술한 s-팩터(s-factor) 상승 및 임계 전압(threshold voltage)의 정방향(+) 이동이 구현될 수 있다. When the third thickness t3 of the second oxide semiconductor layer 132 of the first thin film transistor TR1 is less than 3 nm, copper (Cu) exceeds the second oxide semiconductor layer 132 and the first oxide semiconductor layer 131 ), and thus, as described above, an acceptor like trap or an interface trap (D it ) due to diffusion of copper (Cu) is the main active layer having high mobility. may be formed on the phosphorus first oxide semiconductor layer 131 . Accordingly, the above-described s-factor increase and forward (+) movement of the threshold voltage may be implemented.

본 발명의 박막 트랜지스터 어레이(300)의 제2 박막 트랜지스터(TR2)의 액티브층(230)의 두께는 제1 박막 트랜지스터(TR1)의 액티브층(130)의 두께보다 클 수 있다. The thickness of the active layer 230 of the second thin film transistor TR2 of the thin film transistor array 300 of the present invention may be greater than the thickness of the active layer 130 of the first thin film transistor TR1.

또한, 본 발명의 박막 트랜지스터 어레이(300)의 제2 박막 트랜지스터(TR2)의 액티브층(230)은 구리를 포함할 수 있고, 구체적으로 제3 산화물반도체층(233)은 구리를 포함할 수 있다. In addition, the active layer 230 of the second thin film transistor TR2 of the thin film transistor array 300 of the present invention may include copper, and specifically, the third oxide semiconductor layer 233 may include copper. .

본 발명의 실시예에 따르면, 구리(Cu)는 이온 상태로 존재할 수 있다. 예를 들어, 액티브층(130)에서 구리(Cu)는 Cu2O 또는 CuO 상태로 존재할 수 있다. 구리(Cu)가 Cu2O 상태로 존재할 때, 구리(Cu)는 1가 이온(Cu+) 상태라고 할 수 있다. 구리(Cu)가 CuO 상태로 존재할 때, 구리(Cu)는 2가 이온(Cu2+) 상태라고 할 수 있다.According to an embodiment of the present invention, copper (Cu) may exist in an ionic state. For example, copper (Cu) in the active layer 130 may exist in a Cu 2 O or CuO state. When copper (Cu) exists in a Cu 2 O state, copper (Cu) may be said to be in a monovalent ion (Cu+) state. When copper (Cu) exists in a CuO state, copper (Cu) can be said to be in a divalent ion (Cu2+) state.

본 발명의 일 실시예에 따르면, "구리(Cu)"는 구리 원자 및 구리 이온(Cu+ 및 Cu2+) 모두 포함하는 의미이다.According to one embodiment of the present invention, "copper (Cu)" means to include both copper atoms and copper ions (Cu+ and Cu2+).

본 발명의 일 실시예에 따르면, 제2 박막 트랜지스터(TR2)의 제3 산화물반도체층(233)에 포함된 구리(Cu)는 주로 2가 이온(Cu2+) 상태로 존재할 수 있다. 구체적으로, 제2 박막 트랜지스터(TR2)의 제3 산화물반도체층(233)의 구리(Cu)는 Cu+ 및 Cu2+를 포함한다. 본 발명의 일 실시예에 따르면, 제2 박막 트랜지스터(TR2)의 제3 산화물반도체층(233)에서 Cu2+의 농도가 Cu+의 농도보다 높을 수 있다.According to an embodiment of the present invention, copper (Cu) included in the third oxide semiconductor layer 233 of the second thin film transistor TR2 may mainly exist in a divalent ion (Cu2 + ) state. Specifically, copper (Cu) of the third oxide semiconductor layer 233 of the second thin film transistor TR2 includes Cu + and Cu2 + . According to an embodiment of the present invention, the concentration of Cu2 + in the third oxide semiconductor layer 233 of the second thin film transistor TR2 may be higher than the concentration of Cu + .

산소와 결합된 구리(Cu)는 제2 박막 트랜지스터(TR2)의 제3 산화물반도체층(233)에 인위적인 결함(defect)을 형성한 것과 같은 효과를 나타낼 수 있다. 이러한 결함을 유발할 수 있는 구리(Cu)는, 억셉터 유사 트랩(acceptor like trap) 또는 인터페이스 트랩(interface trap, Dit)을 형성하여, 본 발명의 박막 트랜지스터 어레이(300)의 제2 박막 트랜지스터(TR2)의 낮은 s-팩터(s-factor)를 유지할 수 있고, 구동 전류 및 이동도를 상승시킬 수 있다. 또한, 제2 박막 트랜지스터(TR2)의 제3 산화물반도체층(233)은 액티브층(130) 중 메인 액티브층으로서 기능하지 않기 때문에, 전술한 제1 박막 트랜지스터(TR1)의 제1 산화물반도체층(131)에 위치하는 구리(Cu)에 의한 억셉터 유사 트랩(acceptor like trap) 또는 인터페이스 트랩(interface trap, Dit)의 효과와 상이할 수 있다. 예를 들면, 박막 트랜지스터 어레이(300)의 제2 박막 트랜지스터(TR2)는 스위칭 박막 트랜지스터 또는 게이트인패널(GIP) 회로일 수 있으나, 본 발명의 실시예가 이에 제한되는 것은 아니다.Copper (Cu) combined with oxygen may have the same effect as forming an artificial defect in the third oxide semiconductor layer 233 of the second thin film transistor TR2. Copper (Cu), which may cause such a defect, forms an acceptor like trap or interface trap (D it ), so that the second thin film transistor of the thin film transistor array 300 of the present invention ( A low s-factor of TR2) can be maintained, and driving current and mobility can be increased. In addition, since the third oxide semiconductor layer 233 of the second thin film transistor TR2 does not function as the main active layer of the active layer 130, the first oxide semiconductor layer of the first thin film transistor TR1 ( 131) may be different from the effect of an acceptor like trap or an interface trap (D it ) by copper (Cu). For example, the second thin film transistor TR2 of the thin film transistor array 300 may be a switching thin film transistor or a gate-in-panel (GIP) circuit, but embodiments of the present invention are not limited thereto.

제2 박막 트랜지스터(TR2)의 제3 산화물반도체층(233)은 제4 두께(t4)를 가질 수 있다. 예를 들면, 제4 두께(t4)는 3nm 초과일 수 있다. The third oxide semiconductor layer 233 of the second thin film transistor TR2 may have a fourth thickness t4. For example, the fourth thickness t4 may be greater than 3 nm.

제2 박막 트랜지스터(TR2)의 제3 산화물반도체층(233)의 제4 두께(t4)가 3nm 미만인 경우, 구리(Cu)가 제3 산화물반도체층(233)을 넘어서 메인 액티브층으로 기능하는 제1 산화물반도체층(231)까지 확산될 수 있고, 이에 따라 s-팩터(s-factor) 상승 및 임계 전압(threshold voltage)의 정방향(+) 이동될 수 있어, 제2 박막 트랜지스터(TR2)으로 사용하고자 하는 전기적 특성이 확보되지 않을 수 있다. When the fourth thickness t4 of the third oxide semiconductor layer 233 of the second thin film transistor TR2 is less than 3 nm, Cu exceeds the third oxide semiconductor layer 233 and functions as the main active layer. 1 can diffuse up to the oxide semiconductor layer 231, thereby increasing the s-factor and shifting the threshold voltage in the positive direction (+), so that it is used as the second thin film transistor TR2 Desired electrical characteristics may not be secured.

도 4는 본 발명의 다른 실시예에 따른 박막 트랜지스터 어레이의 단면도이다. 4 is a cross-sectional view of a thin film transistor array according to another embodiment of the present invention.

도 4의 본 발명의 다른 실시예에 따른 박막 트랜지스터 어레이(400)의 구조에서, 제1 박막 트랜지스터(TR1)의 액티브층(130) 및 제2 박막 트랜지스터(TR2)의 액티브층(230)을 제외하고는, 실질적으로 동일한 구조를 포함하므로, 이에 대해 동일한 도면 부호를 부여하고, 이에 대한 중복 설명은 생략한다. In the structure of the thin film transistor array 400 according to another embodiment of the present invention of FIG. 4 , the active layer 130 of the first thin film transistor TR1 and the active layer 230 of the second thin film transistor TR2 are excluded. And, since it includes substantially the same structure, the same reference numerals are assigned to them, and redundant description thereof will be omitted.

도 4를 참조하면, 제1 박막 트랜지스터(TR1)는 채널부(130n), 제1 연결부(130a) 및 제2 연결부(130b)를 갖는 액티브층(130)은 순차적으로 적층된 제1 내지 제3 산화물반도체층(131, 132, 133)을 포함하고, 액티브층(130) 상의 게이트 절연막(140), 게이트 절연막(140) 상의 게이트 전극(150), 제1 연결부(130a)와 연결된 제1 전극(171) 및 제2 연결부(130b)와 연결된 제2 전극(172)을 포함한다. Referring to FIG. 4 , in the first thin film transistor TR1 , first to third active layers 130 having a channel portion 130n, a first connection portion 130a, and a second connection portion 130b are sequentially stacked. It includes the oxide semiconductor layers 131, 132, and 133, and the gate insulating film 140 on the active layer 130, the gate electrode 150 on the gate insulating film 140, and the first electrode connected to the first connection portion 130a ( 171) and the second electrode 172 connected to the second connection portion 130b.

제2 박막 트랜지스터(TR2)는 채널부(230n), 제1 연결부(230a) 및 제2 연결부(230b)를 갖는 액티브층(230)은 순차적으로 적층된 제1 내지 제3 산화물반도체층(231, 232, 233)을 포함하고, 액티브층(230) 상의 게이트 절연막(240), 게이트 절연막(140) 상의 게이트 전극(250), 제1 연결부(230a)와 연결된 제1 전극(271) 및 제2 연결부(230b)와 연결된 제2 전극(272)을 포함한다. In the second thin film transistor TR2, the active layer 230 having the channel portion 230n, the first connection portion 230a, and the second connection portion 230b is sequentially stacked on the first to third oxide semiconductor layers 231; 232 and 233), the gate insulating film 240 on the active layer 230, the gate electrode 250 on the gate insulating film 140, the first electrode 271 connected to the first connection part 230a, and the second connection part. It includes a second electrode 272 connected to (230b).

본 발명의 일 예에 따르면, 제1 박막 트랜지스터(TR1)의 제1 산화물반도체층(131)는 메인 액티브층일 수 있고, 예를 들면 제2 산화물반도체층(132) 및 제3 산화물반도체층(133) 보다 이동도가 큰 물질을 포함할 수 있다.According to an example of the present invention, the first oxide semiconductor layer 131 of the first thin film transistor TR1 may be a main active layer, and for example, the second oxide semiconductor layer 132 and the third oxide semiconductor layer 133 ) may include materials with greater mobility.

본 발명의 일 실시예에 따르면, 제1 산화물 반도체층(131)은 우수한 이동도 특성을 가질 수 있다. 제1 산화물 반도체층(131)은 제1 산화물 반도체층(131)보다 큰 이동도를 가질 수 있다. 제1 산화물 반도체층(131)은 메인 채널층 역할을 할 수 있다.According to an embodiment of the present invention, the first oxide semiconductor layer 131 may have excellent mobility characteristics. The first oxide semiconductor layer 131 may have higher mobility than the first oxide semiconductor layer 131 . The first oxide semiconductor layer 131 may serve as a main channel layer.

제1 산화물 반도체층(131)은, 예를 들어, IGZO(InGaZnO)계 산화물 반도체 물질, IZO(InZnO)계 산화물 반도체 물질, IGZTO(InGaZnSnO)계 산화물 반도체 물질, ITZO(InSnZnO)계 산화물 반도체 물질, FIZO (FeInZnO)계 산화물 반도체 물질, ZnO계 산화물 반도체 물질, SIZO (SiInZnO)계 산화물 반도체 물질 및 ZnON(Zn-Oxynitride)계 산화물 반도체 물질 중 적어도 하나를 포함할 수 있다. The first oxide semiconductor layer 131 may include, for example, an IGZO (InGaZnO)-based oxide semiconductor material, an IZO (InZnO)-based oxide semiconductor material, an IGZTO (InGaZnSnO)-based oxide semiconductor material, an ITZO (InSnZnO)-based oxide semiconductor material, It may include at least one of a FIZO (FeInZnO)-based oxide semiconductor material, a ZnO-based oxide semiconductor material, a SIZO (SiInZnO)-based oxide semiconductor material, and a ZnON (Zn-Oxynitride)-based oxide semiconductor material.

본 발명의 일 실시예에 따르면, 제 2 산화물 반도체층(132), 및 제3 산화물 반도체층(133)은 제1 산화물 반도체층(131)을 지지하는 역할을 할 수 있다. 따라서, 제 2 산화물 반도체층(132), 및 제3 산화물 반도체층(133)을 지지층이라고 할 수 있다. According to an embodiment of the present invention, the second oxide semiconductor layer 132 and the third oxide semiconductor layer 133 may serve to support the first oxide semiconductor layer 131 . Therefore, the second oxide semiconductor layer 132 and the third oxide semiconductor layer 133 may be referred to as support layers.

제 2 산화물 반도체층(132), 및 제3 산화물 반도체층(133)은 우수한 안정성을 갖는 산화물 반도체 물질로 만들어질 수 있다. 예를 들어, 제1 산화물 반도체층(131)은 IGZO(InGaZnO)계 산화물 반도체 물질[Ga 농도 > In 농도], GZO(GaZnO)계 산화물 반도체 물질,IGO(InGaO)계 산화물 반도체 물질 및 GZTO(GaZnSnO)계 산화물 반도체 물질 중 적어도 하나를 포함할 수 있다.The second oxide semiconductor layer 132 and the third oxide semiconductor layer 133 may be made of an oxide semiconductor material having excellent stability. For example, the first oxide semiconductor layer 131 may include an IGZO (InGaZnO)-based oxide semiconductor material [Ga concentration > In concentration], a GZO (GaZnO)-based oxide semiconductor material, an IGO (InGaO)-based oxide semiconductor material, and a GZTO (GaZnSnO )-based oxide semiconductor materials.

제 2 박막 트랜지스터(TR2)의 액티브층(230)은 제1 산화물 반도체층(231), 제1 산화물 반도체층(231) 상의 제2 산화물 반도체층(232), 및 제1 산화물 반도체층(231) 하부의 제3 산화물 반도체층(233)을 포함할 수 있다.The active layer 230 of the second thin film transistor TR2 includes the first oxide semiconductor layer 231 , the second oxide semiconductor layer 232 on the first oxide semiconductor layer 231 , and the first oxide semiconductor layer 231 . A lower third oxide semiconductor layer 233 may be included.

본 발명의 일 예에 따르면, 제2 박막 트랜지스터(TR1)의 제1 산화물반도체층(231)은 메인 액티브층일 수 있고, 예를 들면 제2 산화물반도체층(232) 및 제3 산화물반도체층(233) 보다 이동도가 큰 물질을 포함할 수 있다.According to an example of the present invention, the first oxide semiconductor layer 231 of the second thin film transistor TR1 may be a main active layer, and for example, the second oxide semiconductor layer 232 and the third oxide semiconductor layer 233 ) may include materials with greater mobility.

본 발명의 실시예에 따르면, 본 발명의 박막 트랜지스터 어레이(400)의 제1 박막 트랜지스터(TR1)의 제1 산화물반도체층(131), 및 제2 산화물 반도체층(132)은 구리를 포함할 수 있다. According to an embodiment of the present invention, the first oxide semiconductor layer 131 and the second oxide semiconductor layer 132 of the first thin film transistor TR1 of the thin film transistor array 400 of the present invention may include copper. there is.

본 발명의 실시예에 따르면, 구리(Cu)는 이온 상태로 존재할 수 있다. 예를 들어, 제1 박막 트랜지스터(TR1)의 제1 산화물반도체층(131), 및 제2 산화물 반도체층(132)에서 구리(Cu)는 Cu2O 또는 CuO 상태로 존재할 수 있다. 구리(Cu)가 Cu2O 상태로 존재할 때, 구리(Cu)는 1가 이온(Cu+) 상태라고 할 수 있다. 구리(Cu)가 CuO 상태로 존재할 때, 구리(Cu)는 2가 이온(Cu2+) 상태라고 할 수 있다.According to an embodiment of the present invention, copper (Cu) may exist in an ionic state. For example, copper (Cu) may exist in a Cu 2 O or CuO state in the first oxide semiconductor layer 131 and the second oxide semiconductor layer 132 of the first thin film transistor TR1 . When copper (Cu) exists in a Cu 2 O state, copper (Cu) may be said to be in a monovalent ion (Cu+) state. When copper (Cu) exists in a CuO state, copper (Cu) can be said to be in a divalent ion (Cu2+) state.

본 발명의 일 실시예에 따르면, "구리(Cu)"는 구리 원자 및 구리 이온(Cu+ 및 Cu2+) 모두 포함하는 의미이다.According to one embodiment of the present invention, "copper (Cu)" means to include both copper atoms and copper ions (Cu+ and Cu2+).

본 발명의 일 실시예에 따르면, 제1 박막 트랜지스터(TR1)의 제1 산화물반도체층(131), 및 제2 산화물 반도체층(132)에 포함된 구리(Cu)는 주로 2가 이온(Cu2+) 상태로 존재할 수 있다. 구체적으로, 제1 박막 트랜지스터(TR1)의 제1 산화물반도체층(131), 및 제2 산화물 반도체층(132)의 구리(Cu)는 Cu+ 및 Cu2+를 포함한다. 본 발명의 일 실시예에 따르면, 제1 산화물반도체층(131), 및 제2 산화물 반도체층(132)에서 Cu2+의 농도가 Cu+의 농도보다 높을 수 있다.According to an embodiment of the present invention, copper (Cu) included in the first oxide semiconductor layer 131 and the second oxide semiconductor layer 132 of the first thin film transistor TR1 is mainly composed of divalent ions (Cu2 + ) can exist. Specifically, copper (Cu) of the first oxide semiconductor layer 131 and the second oxide semiconductor layer 132 of the first thin film transistor TR1 includes Cu + and Cu2 + . According to an embodiment of the present invention, the concentration of Cu 2 + in the first oxide semiconductor layer 131 and the second oxide semiconductor layer 132 may be higher than the concentration of Cu + .

산소와 결합된 구리(Cu)는 제1 박막 트랜지스터(TR1)의 제1 산화물반도체층(131), 및 제2 산화물 반도체층(132)에 인위적인 결함(defect)을 형성한 것과 같은 효과를 나타낼 수 있다. 이러한 결함을 유발할 수 있는 구리(Cu)는, 억셉터 유사 트랩(acceptor like trap) 또는 인터페이스 트랩(interface trap, Dit)을 형성하여, 본 발명의 박막 트랜지스터 어레이(100)의 제1 박막 트랜지스터(TR1)의 s-팩터(s-factor)를 상승시킬 수 있고, 임계 전압(threshold voltage)을 정방향(+)으로 이동시킬 수 있다. 예를 들면, 박막 트랜지스터 어레이(100)의 제1 박막 트랜지스터(TR1)는 구동 박막 트랜지스터일 수 있으나, 본 발명의 실시예가 이에 제한되는 것은 아니다.Copper (Cu) combined with oxygen may have the same effect as when artificial defects are formed in the first oxide semiconductor layer 131 and the second oxide semiconductor layer 132 of the first thin film transistor TR1. there is. Copper (Cu), which may cause such defects, forms an acceptor like trap or interface trap (interface trap, D it ), so that the first thin film transistor of the thin film transistor array 100 of the present invention ( The s-factor of TR1) can be increased, and the threshold voltage can be moved in the positive (+) direction. For example, the first thin film transistor TR1 of the thin film transistor array 100 may be a driving thin film transistor, but the embodiment of the present invention is not limited thereto.

제1 박막 트랜지스터(TR1)의 제1 산화물반도체층(131)은 제1 두께(t1)를 가질 수 있다. 예를 들면, 제1 두께(t1)는 3nm 초과일 수 있다. The first oxide semiconductor layer 131 of the first thin film transistor TR1 may have a first thickness t1. For example, the first thickness t1 may be greater than 3 nm.

제1 박막 트랜지스터(TR1)의 제1 산화물반도체층(131)의 제1 두께(t1)가 3nm 미만인 경우, 구리(Cu)가 제1 산화물반도체층(131)을 넘어서 제1 산화물반도체층(131) 및 버퍼층(120)의 계면까지 확산될 수 있고, 이에 따라, 전술한 바와 같이, 구리(Cu)의 확산에 의한 억셉터 유사 트랩(acceptor like trap) 또는 인터페이스 트랩(interface trap, Dit)이 이동도가 높은 메인 액티브층인 제1 산화물반도체층(131)에 미형성될 수 있다. 이에 따라 전술한 s-팩터(s-factor) 상승 및 임계 전압(threshold voltage)의 정방향(+) 이동이 미구현될 수 있다. When the first thickness t1 of the first oxide semiconductor layer 131 of the first thin film transistor TR1 is less than 3 nm, copper (Cu) exceeds the first oxide semiconductor layer 131 and the first oxide semiconductor layer 131 ) and the buffer layer 120, and thus, as described above, an acceptor-like trap or an interface trap (D it ) due to diffusion of copper (Cu) It may not be formed on the first oxide semiconductor layer 131, which is the main active layer having high mobility. Accordingly, the aforementioned s-factor increase and forward (+) movement of the threshold voltage may not be implemented.

본 발명의 박막 트랜지스터 어레이(400)의 제2 박막 트랜지스터(TR2)의 액티브층(230)의 두께는 제1 박막 트랜지스터(TR1)의 액티브층(130)의 두께보다 클 수 있다. The thickness of the active layer 230 of the second thin film transistor TR2 of the thin film transistor array 400 of the present invention may be greater than the thickness of the active layer 130 of the first thin film transistor TR1.

또한, 본 발명의 박막 트랜지스터 어레이(400)의 제2 박막 트랜지스터(TR2)의 액티브층(230)은 구리를 포함할 수 있고, 구체적으로 제2 산화물반도체층(232)은 구리를 포함할 수 있다. In addition, the active layer 230 of the second thin film transistor TR2 of the thin film transistor array 400 of the present invention may include copper, and specifically, the second oxide semiconductor layer 232 may include copper. .

본 발명의 실시예에 따르면, 구리(Cu)는 이온 상태로 존재할 수 있다. 예를 들어, 액티브층(130)에서 구리(Cu)는 Cu2O 또는 CuO 상태로 존재할 수 있다. 구리(Cu)가 Cu2O 상태로 존재할 때, 구리(Cu)는 1가 이온(Cu+) 상태라고 할 수 있다. 구리(Cu)가 CuO 상태로 존재할 때, 구리(Cu)는 2가 이온(Cu2+) 상태라고 할 수 있다.According to an embodiment of the present invention, copper (Cu) may exist in an ionic state. For example, copper (Cu) in the active layer 130 may exist in a Cu 2 O or CuO state. When copper (Cu) exists in a Cu 2 O state, copper (Cu) may be said to be in a monovalent ion (Cu+) state. When copper (Cu) exists in a CuO state, copper (Cu) can be said to be in a divalent ion (Cu2+) state.

본 발명의 일 실시예에 따르면, "구리(Cu)"는 구리 원자 및 구리 이온(Cu+ 및 Cu2+) 모두 포함하는 의미이다.According to one embodiment of the present invention, "copper (Cu)" means to include both copper atoms and copper ions (Cu+ and Cu2+).

본 발명의 일 실시예에 따르면, 제2 박막 트랜지스터(TR2)의 제2 산화물반도체층(232)에 포함된 구리(Cu)는 주로 2가 이온(Cu2+) 상태로 존재할 수 있다. 구체적으로, 제2 박막 트랜지스터(TR2)의 제2 산화물반도체층(232)의 구리(Cu)는 Cu+ 및 Cu2+를 포함한다. 본 발명의 일 실시예에 따르면, 제2 박막 트랜지스터(TR2)의 제2 산화물반도체층(132)에서 Cu2+의 농도가 Cu+의 농도보다 높을 수 있다.According to an embodiment of the present invention, copper (Cu) included in the second oxide semiconductor layer 232 of the second thin film transistor TR2 may mainly exist in a divalent ion (Cu2 + ) state. Specifically, copper (Cu) of the second oxide semiconductor layer 232 of the second thin film transistor TR2 includes Cu + and Cu2 + . According to an embodiment of the present invention, the concentration of Cu2 + in the second oxide semiconductor layer 132 of the second thin film transistor TR2 may be higher than the concentration of Cu + .

산소와 결합된 구리(Cu)는 제2 박막 트랜지스터(TR2)의 제2 산화물반도체층(232)에 인위적인 결함(defect)을 형성한 것과 같은 효과를 나타낼 수 있다. 이러한 결함을 유발할 수 있는 구리(Cu)는, 억셉터 유사 트랩(acceptor like trap) 또는 인터페이스 트랩(interface trap, Dit)을 형성하여, 본 발명의 박막 트랜지스터 어레이(400)의 제2 박막 트랜지스터(TR2)의 낮은 s-팩터(s-factor)를 유지할 수 있고, 구동 전류 및 이동도를 상승시킬 수 있다. 다만, 제2 박막 트랜지스터(TR2)의 제2 산화물반도체층(232)은 액티브층(130) 중 메인 액티브층으로서 기능하지 않기 때문에, 전술한 제1 박막 트랜지스터(TR11)의 제1 산화물반도체층(131)에 위치하는 구리(Cu)에 의한 억셉터 유사 트랩(acceptor like trap) 또는 인터페이스 트랩(interface trap, Dit)의 효과와 상이할 수 있다. 예를 들면, 박막 트랜지스터 어레이(400)의 제2 박막 트랜지스터(TR1)는 스위칭 박막 트랜지스터 또는 게이트인패널(GIP) 회로일 수 있으나, 본 발명의 실시예가 이에 제한되는 것은 아니다.Copper (Cu) combined with oxygen may have the same effect as forming an artificial defect in the second oxide semiconductor layer 232 of the second thin film transistor TR2. Copper (Cu), which can cause such a defect, forms an acceptor like trap or interface trap (D it ), so that the second thin film transistor of the thin film transistor array 400 of the present invention ( A low s-factor of TR2) can be maintained, and driving current and mobility can be increased. However, since the second oxide semiconductor layer 232 of the second thin film transistor TR2 does not function as the main active layer of the active layer 130, the first oxide semiconductor layer of the first thin film transistor TR11 ( 131) may be different from the effect of an acceptor like trap or an interface trap (D it ) by copper (Cu). For example, the second thin film transistor TR1 of the thin film transistor array 400 may be a switching thin film transistor or a gate-in-panel (GIP) circuit, but embodiments of the present invention are not limited thereto.

제2 박막 트랜지스터(TR2)의 제2 산화물반도체층(132)은 제2 두께(t2)를 가질 수 있다. 예를 들면, 제2 두께(t2)는 3nm 초과일 수 있다. The second oxide semiconductor layer 132 of the second thin film transistor TR2 may have a second thickness t2. For example, the second thickness t2 may be greater than 3 nm.

제2 박막 트랜지스터(TR2)의 제2 산화물반도체층(132)의 제2 두께(t2)가 3nm 미만인 경우, 구리(Cu)가 제2 산화물반도체층(132)을 넘어서 메인 액티브층으로 기능하는 제1 산화물반도체층(131)까지 확산될 수 있고, 이에 따라 s-팩터(s-factor) 상승 및 임계 전압(threshold voltage)의 정방향(+) 이동될 수 있어, 제2 박막 트랜지스터(TR2)으로 사용하고자 하는 전기적 특성이 확보되지 않을 수 있다. When the second thickness t2 of the second oxide semiconductor layer 132 of the second thin film transistor TR2 is less than 3 nm, copper (Cu) passes over the second oxide semiconductor layer 132 and functions as the main active layer. 1 can diffuse up to the oxide semiconductor layer 131, thereby increasing the s-factor and shifting the threshold voltage in the positive direction (+), so that it is used as the second thin film transistor TR2 Desired electrical characteristics may not be secured.

도 5는 본 발명의 다른 실시예에 따른 박막 트랜지스터 어레이의 단면도이다. 5 is a cross-sectional view of a thin film transistor array according to another embodiment of the present invention.

도 5의 본 발명의 다른 실시예에 따른 박막 트랜지스터 어레이(500)의 구조에서, 제1 박막 트랜지스터(TR1)의 액티브층(130) 의 제2 연결부(130b)가 제2 전극(172)를 통해서 광차단층(111)과 연결되는 구조, 및 제2 박막 트랜지스터(TR2)의 액티브층(230) 및 제2 박막 트랜지스터(TR2)의 액티브층(230) 각각의 제2 연결부(230b)가 제2 전극(272)를 통해서 광차단층(211)과 연결되는 구조를 제외하고는, 를 제외하고는, 도 4의 박막 트랜지스터 어레이(400)와 동일한 구조를 포함하므로, 이에 대한 중복 설명은 생략한다. In the structure of the thin film transistor array 500 according to another embodiment of the present invention shown in FIG. 5 , the second connection portion 130b of the active layer 130 of the first thin film transistor TR1 passes through the second electrode 172. The structure connected to the light blocking layer 111 and the active layer 230 of the second thin film transistor TR2 and the second connection portion 230b of each active layer 230 of the second thin film transistor TR2 are the second electrode Except for the structure connected to the light blocking layer 211 through 272, except for , since it includes the same structure as the thin film transistor array 400 of FIG. 4, redundant description thereof will be omitted.

도 5를 참조하면, 제1 박막 트랜지스터(TR1)의 액티브층(130)은 제2 연결부(130b)에 연결되고, 제2 박막 트랜지스터(TR2)의 액티브층(230) 각각의 제2 연결부(230b)에 연결됨으로써 임계전압 시프트 현상 및 전류 공급 안정성이 개선될 수 있다. 또한, 도 5의 제1 박막 트랜지스터(TR1)의 액티브층(130)의 제2 연결부(130b)가 제2 전극(172)를 통해서 광차단층(111)과 연결되는 구조, 및 제2 박막 트랜지스터(TR2)의 액티브층(230) 제2 연결부(230b)가 제2 전극(272)를 통해서 광차단층(111)과 연결되는 구조는 본 발명의 다른 박막 트랜지스터 어레이들(200, 300, 400)에도 동일하게 적용될 수 있다. Referring to FIG. 5 , the active layer 130 of the first thin film transistor TR1 is connected to the second connection portion 130b, and each second connection portion 230b of the active layer 230 of the second thin film transistor TR2 ), the threshold voltage shift phenomenon and current supply stability can be improved. In addition, a structure in which the second connection portion 130b of the active layer 130 of the first thin film transistor TR1 of FIG. 5 is connected to the light blocking layer 111 through the second electrode 172, and the second thin film transistor ( The structure in which the second connection portion 230b of the active layer 230 of TR2 is connected to the light blocking layer 111 through the second electrode 272 is the same as the other thin film transistor arrays 200, 300, and 400 of the present invention. can be applied

도 6은 본 발명의 다른 실시예에 따른 박막 트랜지스터 어레이의 단면도이다. 6 is a cross-sectional view of a thin film transistor array according to another embodiment of the present invention.

도 6을 참조하면, 본 발명의 다른 실시예에 따른 박막 트랜지스터 어레이(600)는 기판(110), 기판(110) 상의 제1 박막 트랜지스터(TR1) 및 기판(110) 상의 제2 박막 트랜지스터(TR2)를 포함하고, 제1 박막 트랜지스터(TR1) 및 제2 박막 트랜지스터(TR2)는 게이트 전극(150)이 액티브층(130)의 아래에 배치된 바텀 게이트 구조이다. 제1 박막 트랜지스터(TR1)는 에치 스톱퍼(145)를 포함하고, 및 제2 박막 트랜지스터(TR2) 에치 스톱퍼(245)를 포함할 수 있다. 에치 스톱퍼(145, 245)는 바텀 게이트 구조의 박막 트랜지스터 구조에서 액티브층(130)의 적어도 일부와 중첩할 수 있으며, 제1 박막 트랜지스터(TR1)의 소스 전극 및 드레인 전극 또는 제1 전극(171) 및 제2 전극(172)을 패터닝할 때 액티브층(130)이 데미지를 받는 것을 방지할 수 있다. Referring to FIG. 6 , a thin film transistor array 600 according to another embodiment of the present invention includes a substrate 110, a first thin film transistor TR1 on the substrate 110, and a second thin film transistor TR2 on the substrate 110. ), and the first thin film transistor TR1 and the second thin film transistor TR2 have a bottom gate structure in which the gate electrode 150 is disposed under the active layer 130 . The first thin film transistor TR1 may include an etch stopper 145 , and the second thin film transistor TR2 may include an etch stopper 245 . The etch stoppers 145 and 245 may overlap at least a portion of the active layer 130 in the bottom-gate structure of the thin film transistor, and may form the source and drain electrodes of the first thin film transistor TR1 or the first electrode 171. And when the second electrode 172 is patterned, the active layer 130 can be prevented from being damaged.

제1 박막 트랜지스터(TR1)는 채널부(130n), 제1 연결부(130a) 및 제2 연결부(130b)를 갖는 액티브층(130)은 순차적으로 적층된 제1 내지 제3 산화물반도체층(131, 132, 133)을 포함하고, 액티브층(130) 하부의 게이트 전극(150), 게이트 전극(150) 및 액티브층(130) 사이의 게이트 절연막(140), 제1 연결부(130a)와 연결된 제1 전극(171) 및 제2 연결부(130b)와 연결된 제2 전극(172)을 포함한다. In the first thin film transistor TR1, the active layer 130 having the channel portion 130n, the first connection portion 130a, and the second connection portion 130b is sequentially stacked on the first to third oxide semiconductor layers 131, 132 and 133), and connected to the gate electrode 150 under the active layer 130, the gate insulating layer 140 between the gate electrode 150 and the active layer 130, and the first connection portion 130a. It includes the second electrode 172 connected to the electrode 171 and the second connection part 130b.

제2 박막 트랜지스터(TR2)는 채널부(230n), 제1 연결부(230a) 및 제2 연결부(230b)를 갖는 액티브층(230)은 순차적으로 적층된 제1 내지 제3 산화물반도체층(231, 232, 233)을 포함하고, 액티브층(230) 하부의 게이트 전극(250), 게이트 전극(250) 및 액티브층(230) 사이의 게이트 절연막(140), 제1 연결부(230a)와 연결된 제1 전극(271) 및 제2 연결부(230b)와 연결된 제2 전극(272)을 포함한다.In the second thin film transistor TR2, the active layer 230 having the channel portion 230n, the first connection portion 230a, and the second connection portion 230b is sequentially stacked on the first to third oxide semiconductor layers 231; 232 and 233), and connected to the gate electrode 250 under the active layer 230, the gate insulating layer 140 between the gate electrode 250 and the active layer 230, and the first connection portion 230a. A second electrode 272 connected to the electrode 271 and the second connection portion 230b is included.

본 발명의 다른 실시예에 따른 박막 트랜지스터 어레이(600)의 제1 박막 트랜지스터(TR1)의 액티브층(130) 및 제2 박막 트랜지스터(TR2)의 액티브층(230)의 상세 구성은 도 4에서 설명한 박막 트랜지스터 어레이(100)의 박막 트랜지스터(TR1)의 액티브층(130) 및 제2 박막 트랜지스터(TR2)의 액티브층(130)의 상세 구성과 동일할 수 있다. 따라서, 이에 대해 동일한 도면 부호를 부여하고, 이에 대한 중복 설명은 생략한다.Detailed configurations of the active layer 130 of the first thin film transistor TR1 and the active layer 230 of the second thin film transistor TR2 of the thin film transistor array 600 according to another embodiment of the present invention have been described with reference to FIG. 4 . Detailed configurations of the active layer 130 of the thin film transistor TR1 and the active layer 130 of the second thin film transistor TR2 of the thin film transistor array 100 may be the same. Therefore, the same reference numerals are assigned to them, and redundant description thereof is omitted.

또한, 도 6에서 제1 박막 트랜지스터(TR1)의 액티브층(130) 및 제2 박막 트랜지스터(TR2)의 액티브층(230)의 박막 트랜지스터 어레이들(200, 300, 400)의 액티브층 각각과 동일한 구조를 가질 수 있다. In addition, in FIG. 6 , the active layer 130 of the first thin film transistor TR1 and the active layer 230 of the second thin film transistor TR2 are the same as the active layers of the thin film transistor arrays 200, 300, and 400, respectively. can have a structure.

도 7a 내지 도 7 f는 본 발명의 실시예에 따른 박막 트랜지스터 어레이의 제조방법 도면이다. 7a to 7f are diagrams of a method for manufacturing a thin film transistor array according to an embodiment of the present invention.

도 7a를 참조하면, 제1 박막 트랜지스터(TR1) 및 제1 박막 트랜지스터(TR2)는 대응되는 위치의 기판 상에 각각 광차단층(111)을 형성한다. 다음으로, 기판(110) 및 광차단층(111) 상에 공통으로 버퍼층(120)을 형성한다. 다음으로, 제3 산화물 반도체 물질층(133m), 제1 산화물 반도체 물질층(131m), 및 제2 산화물 반도체 물질층(132m)을 순차적으로 형성한다. 제1 액티브 물질층(131m)은 메인 액티브층으로 사용되기 위한 이동도가 큰 산화물 반도체 물질을 포함할 수 있다. 제2 산화물 반도체 물질층(132m), 및 제3 산화물 반도체 물질층(133m)은 우수한 막 안정성 및 기계적 안정성을 갖는 산화물 반도체 물질을 포함할 수 있다. 다음으로, 제3 산화물 반도체 물질층(133m) 상에 구리 물질층(135m)을 형성한다. Referring to FIG. 7A , the first thin film transistor TR1 and the first thin film transistor TR2 each form a light blocking layer 111 on a corresponding position of the substrate. Next, a buffer layer 120 is formed on the substrate 110 and the light blocking layer 111 in common. Next, a third oxide semiconductor material layer 133m, a first oxide semiconductor material layer 131m, and a second oxide semiconductor material layer 132m are sequentially formed. The first active material layer 131m may include an oxide semiconductor material having high mobility to be used as a main active layer. The second oxide semiconductor material layer 132m and the third oxide semiconductor material layer 133m may include an oxide semiconductor material having excellent film stability and mechanical stability. Next, a copper material layer 135m is formed on the third oxide semiconductor material layer 133m.

구리 물질층(135m)은 구리(Cu)를 포함한다. 예를 들면, 구리 물질층(135m)은 스퍼터링 공정에 의해 준비될 수 있으나, 구리 물질층(135m)을 준비하는 방법이 이에 제한되는 것은 아니다. The copper material layer 135m includes copper (Cu). For example, the copper material layer 135m may be prepared by a sputtering process, but a method of preparing the copper material layer 135m is not limited thereto.

예를 들면, 구리 물질층(135m)은 2 내지 5nm의 두께를 가질 수 있다.For example, the copper material layer 135m may have a thickness of 2 to 5 nm.

도 7b를 참고하면, 제2 박막 트랜지스터(TR2)에 대응되는 영역에만 포토레지스트 패턴을 형성하고, 제1 식각 공정을 수행한다. 제1 식각 공정을 통해 제1 박막 트랜지스터(TR1)의 제3 산화물반도체층(133) 상의 구리 물질층(135m)이 제거되고, 제2 액티브 물질층(132m) 상에 또는 제2 액티브 물질층(132m)내에는 잔존 구리 물질(137m)이 남아있을 수 있다. 여기서, 잔존 구리 물질(137m)은 구리 이온일 수 있다. 예를 들면, 제1 식각 공정은 습식 식각 공정일 수 있다. Referring to FIG. 7B , a photoresist pattern is formed only in a region corresponding to the second thin film transistor TR2 and a first etching process is performed. The copper material layer 135m on the third oxide semiconductor layer 133 of the first thin film transistor TR1 is removed through the first etching process, and the second active material layer 132m or the second active material layer ( 132m), residual copper material 137m may remain. Here, the remaining copper material 137m may be copper ions. For example, the first etching process may be a wet etching process.

본 발명의 박막 트랜지스터의 제조방법에 따르면, 구리 물질층(135m)은 식각 공정에 의해 제거될 수 있다. 이때, 구리 물질층(135m)을 식각 공정할 때 구리 물질층(135m)에 인접한 액티브 물질층은 적어도 일부분 함께 식각될 수 있다. 도 7b에서 제1 박막 트랜지스터(TR1)의 제2 액티브 물질층(132m)이 식각 공정에 노출된 후에 적어도 일부분 두께가 얇아질 수 있다. According to the manufacturing method of the thin film transistor of the present invention, the copper material layer 135m may be removed by an etching process. In this case, when the copper material layer 135m is etched, at least a portion of the active material layer adjacent to the copper material layer 135m may be etched together. In FIG. 7B , at least a portion of the second active material layer 132m of the first thin film transistor TR1 may be reduced in thickness after being exposed to the etching process.

제1 식각 공정에 사용되는 식각액(etchant)는 일반적으로 금속에 높은 식각 선택비(etch selectivity)를 갖는 물질로 준비될 수 있고, 이에 따라 제1 박막 트랜지스터(TR1) 및 제2 박막 트랜지스터(TR2)의 제1 내지 제3 산화물 반도체 물질층(131m, 132m, 133m)이 제1 식각 공정에 사용되는 식각액(etchant)에 노출될 때는 식각이 거의 이루어지지 않거나, 낮은 식각 속도로 제1 내지 제3 산화물 반도체 물질층(131m, 132m, 133m)이 식각될 수 있다.An etchant used in the first etching process may be generally prepared from a material having a high etch selectivity to metal, and thus the first thin film transistor TR1 and the second thin film transistor TR2 When the first to third oxide semiconductor material layers 131m, 132m, and 133m are exposed to an etchant used in the first etching process, etching is hardly performed or the first to third oxide semiconductor material layers 131m, 132m, and 133m are not etched at a low etching rate. Semiconductor material layers 131m, 132m, and 133m may be etched.

도 7c를 참고하면, 제2 박막 트랜지스터(TR2)를 커버하는 포토레지스트 패턴(PR)은 제거된다. Referring to FIG. 7C , the photoresist pattern PR covering the second thin film transistor TR2 is removed.

도 7d를 참고하면, 제1 박막 트랜지스터(TR1) 및 제2 박막 트랜지스터(TR2)에 제2 식각 공정이 수행될 수 있다. 제2 식각 공정을 통해 제1 박막 트랜지스터(TR1)의 제2 산화물 반도체 물질층(132m)이 제거될 수 있고, 제2 박막 트랜지스터(TR2)의 제2 산화물 반도체 물질층(132m)의 적어도 일부분이 제거될 수 있다. 제2 식각 공정 후 제1 박막 트랜지스터(TR1)의 제1 산화물 반도체 물질층(131m)의 표면 또는 제1 박막 트랜지스터(TR2)의 제2 산화물 반도체 물질층(132m) 내에는 잔존 구리 물질(137m)이 남아있을 수 있고, 제2 박막 트랜지스터(TR2)의 제2 산화물 반도체 물질층(132m) 의 표면 또는 제2 박막 트랜지스터(TR2)의 제2 산화물 반도체 물질층(132m)내에는 잔존 구리 물질(137m)이 남아있을 수 있다. Referring to FIG. 7D , a second etching process may be performed on the first thin film transistor TR1 and the second thin film transistor TR2. The second oxide semiconductor material layer 132m of the first thin film transistor TR1 may be removed through the second etching process, and at least a portion of the second oxide semiconductor material layer 132m of the second thin film transistor TR2 may be removed. can be removed After the second etching process, the remaining copper material 137m is formed on the surface of the first oxide semiconductor material layer 131m of the first thin film transistor TR1 or in the second oxide semiconductor material layer 132m of the first thin film transistor TR2. may remain, and the remaining copper material 137m may remain on the surface of the second oxide semiconductor material layer 132m of the second thin film transistor TR2 or in the second oxide semiconductor material layer 132m of the second thin film transistor TR2. ) may remain.

제2 식각 공정에 사용되는 식각액(etchant)는 일반적으로 금속에 높은 식각 선택비(etch selectivity)를 갖는 물질로 준비될 수 있고, 이에 따라 제1 박막 트랜지스터(TR1) 및 제2 박막 트랜지스터(TR2)의 제1 내지 제3 산화물 반도체 물질층(131m, 132m, 133m)이 제1 식각 공정에 사용되는 식각액(etchant)에 노출될 때는 식각이 거의 이루어지지 않거나, 낮은 식각 속도로 제1 내지 제3 산화물 반도체 물질층(131m, 132m, 133m)이 식각될 수 있다.An etchant used in the second etching process may be generally prepared from a material having a high etch selectivity to metal, and thus the first thin film transistor TR1 and the second thin film transistor TR2 When the first to third oxide semiconductor material layers 131m, 132m, and 133m are exposed to an etchant used in the first etching process, etching is hardly performed or the first to third oxide semiconductor material layers 131m, 132m, and 133m are not etched at a low etching rate. Semiconductor material layers 131m, 132m, and 133m may be etched.

도 7e를 참조하면, 제1 박막 트랜지스터(TR1)의 제1 산화물 반도체 물질층(131m) 및 잔존 구리 물질(137m)과 제2 박막 트랜지스터(TR2)의 제2 산화물 반도체 물질층(132m) 및 잔존 구리 물질(137m)은 열처리된다. 잔존 구리 물질(137m)은 제1 박막 트랜지스터(TR1)의 제1 산화물 반도체 물질층(131m) 내부로 확산될 수 있고, 제2 박막 트랜지스터(TR2)의 제2 산화물 반도체 물질층(132m) 내부로 확산될 수 있다. 전술한 바와 같이, 잔존 구리 물질(137m)은 구리 이온일 수 있고, 1가 이온(Cu+) 또는 2가 이온(Cu2+) 상태를 포함할 수 있다. 구리는 열처리가 수행되는 경우, 구리 이온이 주로 2가 이온(Cu2+) 상태로 존재하도록 할 수 있다. 본 발명의 실시예에 따르면, 구리(Cu)는 2가 이온(Cu2+) 상태로 산소와 결합하여 CuO 형태의 구리 산화물로 존재할 수 있다. Referring to FIG. 7E , the first oxide semiconductor material layer 131m and remaining copper material 137m of the first thin film transistor TR1 and the second oxide semiconductor material layer 132m and remaining copper material layer 132m and remaining copper material of the second thin film transistor TR2 Copper material 137m is heat treated. The remaining copper material 137m may diffuse into the first oxide semiconductor material layer 131m of the first thin film transistor TR1 and into the second oxide semiconductor material layer 132m of the second thin film transistor TR2. may spread. As described above, the remaining copper material 137m may be a copper ion and may include a monovalent ion (Cu + ) or a divalent ion (Cu 2+ ) state. When copper is subjected to heat treatment, copper ions may be mainly present in a divalent ion (Cu 2+ ) state. According to an embodiment of the present invention, copper (Cu) may be combined with oxygen in a divalent ion (Cu 2+ ) state to exist as copper oxide in the form of CuO.

산소와 결합된 구리(Cu)는 제1 산화물반도체층(131)에 인위적인 결함(defect)을 형성한 것과 같은 효과를 나타낼 수 있다. 이러한 결함을 유발할 수 있는 구리(Cu)는, 억셉터 유사 트랩(acceptor like trap)을 형성하여, 박막 트랜지스터의 s-팩터(s-factor)를 증가시킬 수 있다. Copper (Cu) combined with oxygen may have the same effect as forming an artificial defect in the first oxide semiconductor layer 131 . Copper (Cu), which can cause such a defect, can form an acceptor like trap and increase the s-factor of the thin film transistor.

도 7f를 참고하면, 액티브층(130)을 패터닝하고, 액티브층(130) 상에 게이트 절연막(140)을 형성한다. 다음으로 제1 박막 트랜지스터(TR1)의 게이트 전극(150)을 게이트 절연막(140) 상에 배치한다. 게이트 전극(150)은 액티브층(130)의 채널부(130n)와 중첩하도록 배치한다. 층간 절연막(160)은 게이트 전극(150) 및 게이트 절연막(140) 상에 배치한다. 제1 전극(171) 및 제2 전극(172)은 층간 절연막(160) 상에 배치하고, 제1 전극(171) 및 제2 전극(172)은 층간 절연막(160) 상에 배치하며, 제1 전극(171) 및 제2 전극(172)은 각각 제1, 제2 컨택홀(CH1, CH2)을 통해 액티브층(130)과 연결한다. 제2 박막 트랜지스터(TR2)도 제1 박막 트랜지스터(TR1)와 동일한 공정으로 형성될 수 있다. 그 결과, 본 발명의 실시예에 따른 박막 트랜지스터(200)가 만들어질 수 있다.Referring to FIG. 7F , the active layer 130 is patterned, and a gate insulating layer 140 is formed on the active layer 130 . Next, the gate electrode 150 of the first thin film transistor TR1 is disposed on the gate insulating layer 140 . The gate electrode 150 is disposed to overlap the channel portion 130n of the active layer 130 . The interlayer insulating film 160 is disposed on the gate electrode 150 and the gate insulating film 140 . The first electrode 171 and the second electrode 172 are disposed on the interlayer insulating film 160, the first electrode 171 and the second electrode 172 are disposed on the interlayer insulating film 160, and the first electrode 171 and the second electrode 172 are disposed on the interlayer insulating film 160. The electrode 171 and the second electrode 172 are connected to the active layer 130 through first and second contact holes CH1 and CH2, respectively. The second thin film transistor TR2 may also be formed through the same process as the first thin film transistor TR1. As a result, the thin film transistor 200 according to an embodiment of the present invention can be made.

도 8a는 액티브층 상에 구리 물질층을 증착한 후 깊이에 따른 이온의 농도를 도시한 것이고, 도 8b는 액티브층 상에 구리 물질층을 증착 및 제거 후 이온의 농도를 도시한 것이다. 도 8a 및 도 8b에서, 각 이온의 농도는 SIMS 또는 ToF-SIMS(Time of Flight Secondary Ion Mass Spectrometry)를 이용하여 측정될 수 있다. 도 8a 및 도 8b에서, 각 이온의 농도를 측정하기 위해서 기판 상에 산화 실리콘 버퍼층(120), IGZO 산화물 액티브층(130)을 형성하고, 액티브층(130) 상에 구리 물질층을 약 3nm의 두께로 형성하였고, 식각 공정을 통해서 구리 물질층을 제거하였다. 도 8a 및 도 8b에서, 가로축은 게이트 절연막(140) 표면으로부터 깊이이고, 세로축은 농도이고, 각 그래프의 값은 임의값(arbitrary unit) 또는 상대값을 나타내는 것이다. FIG. 8A shows the concentration of ions according to depth after depositing a copper material layer on the active layer, and FIG. 8B shows the concentration of ions after depositing and removing the copper material layer on the active layer. 8a and 8b, the concentration of each ion may be measured using SIMS or Time of Flight Secondary Ion Mass Spectrometry (ToF-SIMS). 8a and 8b, in order to measure the concentration of each ion, a silicon oxide buffer layer 120 and an IGZO oxide active layer 130 are formed on the substrate, and a copper material layer is formed on the active layer 130 with a thickness of about 3 nm. thickness, and the copper material layer was removed through an etching process. In FIGS. 8A and 8B , the horizontal axis is the depth from the surface of the gate insulating layer 140 , the vertical axis is the concentration, and the values in each graph represent an arbitrary unit or a relative value.

도 8a 및 도 8b를 참조하면, 실리콘 및 인듐의 깊이에 따른 농도는 구리 물질층(135m)의 증착 후, 그리고 구리 물질층(135m)을 형성한 후 식각 공정을 통해 제거된 후 큰 차이는 없는 것을 알 수 있다. 그러나, 구리의 깊이에 따른 농도는 식각 공정을 수행하기 전에는 게이트 절연막(140) 및 액티브층(130)의 경계에 걸쳐서 비교적 넓은 폭과 높은 농도를 나타내고 있으나, 식각 공정을 수행한 후에는 식각 공정을 수행하기 전과 비교하여 대략 절반의 폭을 나타내고, 농도는 약 2 오더 감소한 것을 알 수 있다. 도 8a 및 도 8b를 도 7d와 결부하면, 식각 공정 수행 후에도 구리 물질층(135m)은 잔존 구리 물질(137m)으로서 액티브층의 표면 또는 액티브층 내에 잔존하는 것을 알 수 있다. Referring to FIGS. 8A and 8B, the concentrations of silicon and indium according to depth are not significantly different after deposition of the copper material layer 135m and after removal through an etching process after forming the copper material layer 135m. can know that However, the concentration according to the depth of copper shows a relatively wide width and high concentration across the boundary of the gate insulating film 140 and the active layer 130 before the etching process is performed, but after the etching process is performed, the etching process is performed. It can be seen that the width is approximately half compared to that before the operation, and the concentration is reduced by about 2 orders of magnitude. When FIGS. 8A and 8B are combined with FIG. 7D , it can be seen that the copper material layer 135m remains as a residual copper material 137m on the surface of the active layer or in the active layer even after the etching process is performed.

도 9a 내지 도 9c는 본 발명의 일 실시예에 따른 박막 트랜지스터의 임계전압 그래프이다. 도 9a 내지 도 9c박막 트랜지스터들에 대한 임계전압 그래프는, 게이트 전압(Vgs)에 대한 드레인-소스 전류(Ids)의 그래프로 표시된다.9A to 9C are threshold voltage graphs of thin film transistors according to an embodiment of the present invention. The threshold voltage graphs for the thin film transistors of FIGS. 9A to 9C are represented by a graph of drain-source current (Ids) versus gate voltage (Vgs).

도 9a에 측정된 박막 트랜지스터는 도 1에 도시된 박막 트랜지스터 어레이(100)의 제2 박막 트랜지스터(TR2)와 동일한 구조를 가질 수 있고, 제2 박막 트랜지스터(TR2)의 액티브층의 채널부의 넓이는 10um, 길이는 6um로 설정하였다. 따라서, 도 9a에 측정된 박막 트랜지스터는 삼중 산화물반도체층으로 구성될 수 있고, 제2 산화물반도체층(232)이 구리(Cu)를 포함하는 박막 트랜지스터 구조일 수 있다. 예를 들면, 도 9a에 측정된 박막 트랜지스터는 스위칭 박막 트랜지스터일 수 있으나, 본 발명의 실시예가 이에 제한되는 것은 아니다. 도 9a에 측정된 박막 트랜지스터는 0.5 V의 임계 전압(threshold voltage)를 가지며, 31.6 cm2/Vs의 이동도(mobility)를 가지며, 9.92 μA의 Ion(on current)을 가지며, 0.13 V/decade의 s-팩터(sfactor)를 갖는 것으로 측정되었다. 도 9a에 측정된 박막 트랜지스터는 스위칭 박막 트랜지스터일 수 있고, 스위칭 박막 트랜지스터로 구동하기 위해서는 높은 Ion 값 및 낮은 s-팩터(sfactor)의 전기적 특성이 요구된다.The thin film transistor measured in FIG. 9A may have the same structure as the second thin film transistor TR2 of the thin film transistor array 100 shown in FIG. 1 , and the width of the channel portion of the active layer of the second thin film transistor TR2 is 10um, the length was set to 6um. Therefore, the thin film transistor measured in FIG. 9A may be composed of a triple oxide semiconductor layer, and the second oxide semiconductor layer 232 may have a thin film transistor structure including copper (Cu). For example, the thin film transistor measured in FIG. 9A may be a switching thin film transistor, but the embodiment of the present invention is not limited thereto. The thin film transistor measured in FIG. 9A has a threshold voltage of 0.5 V, a mobility of 31.6 cm 2 /Vs, an I on current of 9.92 μA, and a 0.13 V/decade It was measured to have an s-factor of The thin film transistor measured in FIG. 9A may be a switching thin film transistor, and electrical characteristics of a high Ion value and a low s-factor are required to drive the switching thin film transistor.

도 9b에 측정된 박막 트랜지스터는 도 2에 도시된 박막 트랜지스터 어레이(200)의 제1 박막 트랜지스터(TR2)와 동일한 구조를 가질 수 있고, 제2 박막 트랜지스터(TR1)의 액티브층의 채널부의 넓이는 10um, 길이는 6um로 설정하였다. 따라서, 도 9b에 측정된 박막 트랜지스터의 액티층은 두 개의 산화물반도체층을 포함하는 이중 산화물반도체층으로 구성될 수 있고, 제1 산화물반도체층(131)이 구리(Cu)를 포함하는 박막 트랜지스터 구조일 수 있다. 예를 들면, 도 9b에 측정된 박막 트랜지스터는 구동 박막 트랜지스터일 수 있으나, 본 발명의 실시예가 이에 제한되는 것은 아니다. 도 9b에 측정된 박막 트랜지스터는 1.04 V의 임계 전압(threshold voltage)를 가지며, 26.57 cm2/Vs의 이동도(mobility)를 가지며, 4.25 μA의 Ion(on current)을 가지며, 0.32 V/decade의 s-팩터(sfactor)를 갖는 것으로 측정되었다. 도 9b에 측정된 박막 트랜지스터는 구동 박막 트랜지스터일 수 있고, 구동 박막 트랜지스터로 구동하기 위해서는 정방향으로 시프트된 임계전압 및 높은 s-팩터(sfactor)의 전기적 특성이 요구된다. The thin film transistor measured in FIG. 9B may have the same structure as the first thin film transistor TR2 of the thin film transistor array 200 shown in FIG. 2 , and the width of the channel portion of the active layer of the second thin film transistor TR1 is 10um, the length was set to 6um. Therefore, the active layer of the thin film transistor measured in FIG. 9B may be composed of a double oxide semiconductor layer including two oxide semiconductor layers, and the thin film transistor structure in which the first oxide semiconductor layer 131 includes copper (Cu). can be For example, the thin film transistor measured in FIG. 9B may be a driving thin film transistor, but the embodiment of the present invention is not limited thereto. The thin film transistor measured in FIG. 9B has a threshold voltage of 1.04 V, a mobility of 26.57 cm 2 /Vs, an I on current of 4.25 μA, and a 0.32 V/decade It was measured to have an s-factor of The thin film transistor measured in FIG. 9B may be a driving thin film transistor, and electrical characteristics of a positively shifted threshold voltage and a high s-factor are required to drive the driving thin film transistor.

도 9c에 측정된 박막 트랜지스터는 도 2에 도시된 박막 트랜지스터 어레이(200)의 제1 박막 트랜지스터(TR2)와 동일한 구조를 가질 수 있고, 제1 박막 트랜지스터(TR1)의 액티브층의 채널부의 넓이는 120um, 길이는 6um로 설정하였다. 따라서, 도 9c에 측정된 박막 트랜지스터는 삼중 산화물반도체층으로 구성될 수 있고, 제2 산화물반도체층(232)이 구리(Cu)를 포함하는 박막 트랜지스터 구조일 수 있다. 예를 들면, 도 9c에 측정된 박막 트랜지스터는 스위칭 박막 트랜지스터일 수 있으나, 본 발명의 실시예가 이에 제한되는 것은 아니다. 도 9c에 측정된 박막 트랜지스터는 0.77 V의 임계 전압(threshold voltage)를 가지며, 40.48 cm2/Vs의 이동도(mobility)를 가지며, 80.98 μA의 Ion(on current)을 가지며, 0.15 V/decade의 s-팩터(sfactor)를 갖는 것으로 측정되었다. 도 9c에 측정된 박막 트랜지스터는 게이트인패널(GIP)에 적용되는 박막 트랜지스터일 수 있고, 게이트인패널(GIP)에 적용되는 박막 트랜지스터로 구동하기 위해서는 높은 Ion 값 및 낮은 s-팩터(sfactor)의 전기적 특성이 요구된다.The thin film transistor measured in FIG. 9C may have the same structure as the first thin film transistor TR2 of the thin film transistor array 200 shown in FIG. 2 , and the width of the channel portion of the active layer of the first thin film transistor TR1 is 120um, the length was set to 6um. Accordingly, the thin film transistor measured in FIG. 9C may be composed of a triple oxide semiconductor layer, and the second oxide semiconductor layer 232 may have a thin film transistor structure including copper (Cu). For example, the thin film transistor measured in FIG. 9C may be a switching thin film transistor, but the embodiment of the present invention is not limited thereto. The thin film transistor measured in FIG. 9C has a threshold voltage of 0.77 V, a mobility of 40.48 cm 2 /Vs, an I on current of 80.98 μA, and a 0.15 V/decade It was measured to have an s-factor of The thin film transistor measured in FIG. 9C may be a thin film transistor applied to the gate-in-panel (GIP), and in order to drive the thin-film transistor applied to the gate-in-panel (GIP), a high Ion value and a low s-factor electrical properties are required.

도 9a 내지 도 9c의 결과를 결부하면, 제2 박막 트랜지스터(TR2)의 제2 산화물반도체층(2323)이 구리를 포함하는 박막 트랜지스터 구조의 경우 상대적으로 낮은 s-팩터(sfactor)와 높은 구동 전류(Ion) 특성을 가질 수 있어, 이러한 전기적 특성이 요구되는 스위칭 박막 트랜지스터 또는 게이트인패널(GIP)에 적용되는 박막 트랜지스터로 사용될 수 있고, 제1 박막 트랜지스터(TR1)의 제1 산화물반도체층(131)이 구리를 포함하는 박막 트랜지스터 구조의 경우 상대적으로 높은 s-팩터(sfactor)와 도 9a, 도 9c의 박막 트랜지스터 대비 정방향으로 시프트된 임계전압의 특성을 가질 수 있어, 이러한 전기적 특성이 요구되는 구동 박막 트랜지스터에 적용되는 박막 트랜지스터로 사용될 수 있다. In connection with the results of FIGS. 9A to 9C , in the case of a thin film transistor structure in which the second oxide semiconductor layer 2323 of the second thin film transistor TR2 includes copper, a relatively low s-factor and a high driving current (Ion) characteristics, it can be used as a switching thin film transistor or a thin film transistor applied to a gate-in-panel (GIP) requiring such electrical characteristics, and the first oxide semiconductor layer 131 of the first thin film transistor TR1 ) can have a relatively high s-factor in the case of a thin film transistor structure including copper and a positively shifted threshold voltage characteristic compared to the thin film transistors of FIGS. It can be used as a thin film transistor applied to a thin film transistor.

도 10은 본 발명의 박막 트랜지스터의 제2 및 제3 산화물반도체층의 두께에 임계 전압, 이동도 및 s-팩터를 도시한 것이다Figure 10 shows the threshold voltage, mobility and s-factor of the thickness of the second and third oxide semiconductor layers of the thin film transistor of the present invention.

도 10을 참조하면, 임계 전압은 추가 액티브층 또는 제2 산화물반도체층(132)의 두께 증가에 따라 감소하는 것을 알 수 있고, 이동도는 임계 전압의 감소 및 추가 액티브층 또는 제2 산화물반도체층(132)의 두께 증가에 따라 증가하는 것을 알 수 있다. s-팩터(sfactor)는 추가 액티브층 또는 제 제2 산화물반도체층(132)의 두께 증가에 따라 대체로 감소하는 경향을 보이는 것을 알 수 있다. Referring to FIG. 10 , it can be seen that the threshold voltage decreases as the thickness of the additional active layer or the second oxide semiconductor layer 132 increases, and the mobility decreases as the threshold voltage decreases and the additional active layer or the second oxide semiconductor layer 132 increases. It can be seen that it increases as the thickness of (132) increases. It can be seen that the s-factor generally tends to decrease as the thickness of the additional active layer or the second oxide semiconductor layer 132 increases.

도 11은 본 발명의 다른 실시예에 따른 표시장치의 개략도이다.11 is a schematic diagram of a display device according to another embodiment of the present invention.

본 발명의 다른 실시예에 따른 표시장치(500)는, 도 11에 도시된 바와 같이, 표시패널(310), 게이트 드라이버(320), 데이터 드라이버(330) 및 제어부(340)를 포함한다.As shown in FIG. 11 , a display device 500 according to another embodiment of the present invention includes a display panel 310, a gate driver 320, a data driver 330, and a controller 340.

표시패널(310)에 게이트 라인(GL)들 및 데이터 라인(DL)들이 배치되고, 게이트 라인(GL)들과 데이터 라인(DL)들의 교차 영역에 화소(P)가 배치된다. 화소(P)의 구동에 의해 영상이 표시된다 Gate lines GL and data lines DL are disposed on the display panel 310 , and pixels P are disposed at intersections of the gate lines GL and data lines DL. An image is displayed by driving the pixel P.

제어부(340)는 게이트 드라이버(320)와 데이터 드라이버(330)를 제어한다.The controller 340 controls the gate driver 320 and the data driver 330 .

제어부(340)는 외부 시스템(미도시)으로부터 공급되는 신호를 이용하여, 게이트 드라이버(320)를 제어하기 위한 게이트 제어신호(GCS) 및 데이터 드라이버(330)를 제어하기 위한 데이터 제어신호(DCS)를 출력한다. 또한, 제어부(340)는 외부 시스템으로부터 입력되는 입력영상데이터를 샘플링한 후 이를 재정렬하여, 재정렬된 디지털 영상데이터(RGB)를 데이터 드라이버(330)에 공급한다. The controller 340 generates a gate control signal (GCS) for controlling the gate driver 320 and a data control signal (DCS) for controlling the data driver 330 by using a signal supplied from an external system (not shown). outputs In addition, the controller 340 samples input image data input from an external system, rearranges them, and supplies the rearranged digital image data RGB to the data driver 330 .

게이트 제어신호(GCS)는 게이트 스타트 펄스(GSP), 게이트 쉬프트 클럭(GSC), 게이트 출력 인에이블 신호(GOE), 스타트 신호(Vst) 및 게이트 클럭(GCLK) 등을 포함한다. 또한, 게이트 제어신호(GCS)에는 쉬프트 레지스터를 제어하기 위한 제어신호들이 포함될 수 있다.The gate control signal GCS includes a gate start pulse GSP, a gate shift clock GSC, a gate output enable signal GOE, a start signal Vst, and a gate clock GCLK. Also, the gate control signal GCS may include control signals for controlling the shift register.

데이터 제어신호(DCS)는 소스 스타트 펄스(SSP), 소스 쉬프트 클럭신호(SSC), 소스 출력 이네이블 신호(SOE), 극성제어신호(POL) 등을 포함한다. The data control signal DCS includes a source start pulse SSP, a source shift clock signal SSC, a source output enable signal SOE, and a polarity control signal POL.

데이터 드라이버(330)는 표시패널(310)의 데이터 라인(DL)들로 데이터 전압을 공급한다. 구체적으로, 데이터 드라이버(330)는 제어부(340)로부터 입력된 영상데이터(RGB)를 아날로그 데이터 전압으로 변환하여, 데이터 전압을 데이터 라인(DL)들에 공급한다. The data driver 330 supplies data voltages to the data lines DL of the display panel 310 . Specifically, the data driver 330 converts the image data RGB input from the controller 340 into an analog data voltage and supplies the data voltage to the data lines DL.

게이트 드라이버(320)는 쉬프트 레지스터(350)를 포함할 수 있다. The gate driver 320 may include a shift register 350 .

쉬프트 레지스터(350)는, 제어부(340)로부터 전송된 스타트 신호 및 게이트 클럭 등을 이용하여, 1 프레임 동안 게이트 라인(GL)들에 게이트 펄스를 순차적으로 공급한다. 여기서, 1 프레임이란, 표시패널(310)을 통해 하나의 이미지가 출력되는 기간을 말한다. 게이트 펄스는, 화소(P)에 배치된 스위칭 소자(박막 트랜지스터)를 턴온시킬 수 있는 턴온 전압을 가지고 있다. The shift register 350 sequentially supplies gate pulses to the gate lines GL for one frame using the start signal and the gate clock transmitted from the controller 340 . Here, one frame refers to a period during which one image is output through the display panel 310 . The gate pulse has a turn-on voltage capable of turning on a switching element (thin film transistor) disposed in the pixel P.

또한, 쉬프트 레지스터(350)는, 1 프레임 중, 게이트 펄스가 공급되지 않는 나머지 기간 동안에는, 게이트 라인(GL)에, 스위칭 소자를 턴오프시킬 수 있는 게이트 오프 신호를 공급한다. 이하, 게이트 펄스와 게이트 오프 신호를 총칭하여 스캔신호(SS 또는 Scan)라 한다. In addition, the shift register 350 supplies a gate-off signal capable of turning off the switching element to the gate line GL during the remaining period in which the gate pulse is not supplied during one frame. Hereinafter, the gate pulse and the gate off signal are generically referred to as a scan signal (SS or Scan).

본 발명의 실시예에 따르면, 게이트 드라이버(320)는 베이스 기판(110) 상에 실장될 수 있다. 이와 같이, 게이트 드라이버(320)가 베이스 기판(110) 상에 직접 실장되어 있는 구조를 게이트 인 패널(Gate In Panel: GIP) 구조라고 한다. According to an embodiment of the present invention, the gate driver 320 may be mounted on the base substrate 110 . As such, a structure in which the gate driver 320 is directly mounted on the base substrate 110 is referred to as a Gate In Panel (GIP) structure.

도 12는 도 11의 어느 한 화소(P)에 대한 회로도이고, 도 13은 도 12의 화소(P)에 대한 평면도이고, 도 14는 도 13의 III-III'를 따라 자른 단면도이다.FIG. 12 is a circuit diagram of one pixel P of FIG. 11 , FIG. 13 is a plan view of the pixel P of FIG. 12 , and FIG. 14 is a cross-sectional view taken along line III-III′ of FIG. 13 .

도 12의 회로도는 표시 소자(710)로 유기발광 다이오드(OLED)를 포함하는 표시장치(500)의 화소(P)에 대한 등가 회로도이다. 화소(P)는, 표시 소자(710) 및 표시 소자(710)를 구동하는 화소 구동부(PDC)를 포함한다.The circuit diagram of FIG. 12 is an equivalent circuit diagram of the pixel P of the display device 500 including an organic light emitting diode (OLED) as the display element 710 . The pixel P includes a display element 710 and a pixel driver PDC that drives the display element 710 .

본 발명의 다른 실시예에 따르면, 표시장치(500)는 화소 구동부(PDC) 및 표시 소자(710)를 포함한다. 화소 구동부(PDC)는 제1 박막 트랜지스터(TR1) 및 제2 박막 트랜지스터(TR2)를 포함한다. 제1 박막 트랜지스터(TR1)로, 앞서 설명된 박막 트랜지스터들(100, 200)을 포함할 수 있다.According to another embodiment of the present invention, the display device 500 includes a pixel driver PDC and a display element 710 . The pixel driver PDC includes a first thin film transistor TR1 and a second thin film transistor TR2. As the first thin film transistor TR1 , the thin film transistors 100 and 200 described above may be included.

본 발명의 다른 실시예에 따르면, 제1 박막 트랜지스터(TR1)는 구동 트랜지스터이고, 제2 박막 트랜지스터(TR2)는 스위칭 트랜지스터이다.According to another embodiment of the present invention, the first thin film transistor TR1 is a driving transistor, and the second thin film transistor TR2 is a switching transistor.

제2 박막 트랜지스터(TR2)는 게이트 라인(GL) 및 데이터 라인(DL)에 연결되어 있으며, 게이트 라인(GL)을 통해 공급되는 스캔신호(SS)에 의해 턴온 또는 턴오프된다. The second thin film transistor TR2 is connected to the gate line GL and the data line DL, and is turned on or off by the scan signal SS supplied through the gate line GL.

데이터 라인(DL)은 화소 구동부(PDC)로 데이터 전압(Vdata)을 제공하며, 제2 박막 트랜지스터(TR2)는 데이터 전압(Vdata)의 인가를 제어한다. The data line DL provides the data voltage Vdata to the pixel driver PDC, and the second thin film transistor TR2 controls application of the data voltage Vdata.

구동 전원 라인(PL)은 표시 소자(710)로 구동 전압(Vdd)을 제공하며, 제1 박막 트랜지스터(TR1)는 구동 전압(Vdd)을 제어한다. 구동 전압(Vdd)은 표시 소자(710)인 유기발광 다이오드(OLED)를 구동하기 위한 화소 구동 전압이다.The driving power line PL provides the driving voltage Vdd to the display element 710, and the first thin film transistor TR1 controls the driving voltage Vdd. The driving voltage Vdd is a pixel driving voltage for driving the organic light emitting diode (OLED) as the display element 710 .

게이트 드라이버(320)로부터 게이트 라인(GL)을 통하여 인가된 스캔신호(SS)에 의해 제2 박막 트랜지스터(TR2)가 턴온될 때, 데이터 라인(DL)을 통해 공급된 데이터 전압(Vdata)이 표시 소자(710)와 연결된 제1 박막 트랜지스터(TR1)의 게이트 전극(G2)으로 공급된다. 데이터 전압(Vdata)은 제1 박막 트랜지스터(TR1)의 게이트 전극(G2)과 소스 전극(S2) 사이에 형성된 스토리지 커패시터(C1)에 충전된다.When the second thin film transistor TR2 is turned on by the scan signal SS applied from the gate driver 320 through the gate line GL, the data voltage Vdata supplied through the data line DL is displayed. It is supplied to the gate electrode G2 of the first thin film transistor TR1 connected to the element 710 . The data voltage Vdata is charged in the storage capacitor C1 formed between the gate electrode G2 and the source electrode S2 of the first thin film transistor TR1.

데이터 전압(Vdata)에 따라 제1 박막 트랜지스터(TR1)를 통해 표시 소자(710)인 유기발광 다이오드(OLED)로 공급되는 전류의 양이 제어되며, 이에 따라, 표시 소자(710)로부터 출력되는 광의 계조가 제어될 수 있다.The amount of current supplied to the organic light emitting diode (OLED), which is the display element 710, through the first thin film transistor TR1 is controlled according to the data voltage Vdata. Accordingly, the amount of light output from the display element 710 is controlled. Gradation can be controlled.

도 13 및 도 14를 참조하면, 제1 박막 트랜지스터(TR1) 및 제2 박막 트랜지스터(TR2)는 기판(110) 상에 배치된다. Referring to FIGS. 13 and 14 , the first thin film transistor TR1 and the second thin film transistor TR2 are disposed on the substrate 110 .

기판(110)은 유리 기판, 구부리거나 휠 수 있는 박형 유리 기판, 플라스틱 기판, 또는 실리콘 웨이퍼 기판일 수 있다. 플라스틱으로 플렉서블 특성을 갖는 투명 플라스틱, 예를 들어, 폴리이미드가 이용될 수 있다. 폴리이미드가 기판(110)으로 사용되는 경우, 기판(110) 상에서 고온 증착 공정이 이루어짐을 고려할 때, 고온에서 견딜 수 있는 내열성 폴리이미드가 사용될 수 있다. The substrate 110 may be a glass substrate, a thin glass substrate that can be bent or bent, a plastic substrate, or a silicon wafer substrate. As the plastic, a transparent plastic having a flexible property, such as polyimide, may be used. When polyimide is used as the substrate 110, considering that a high-temperature deposition process is performed on the substrate 110, heat-resistant polyimide that can withstand high temperatures may be used.

기판(110) 상에 광차단층(111, 211)이 배치된다. Light blocking layers 111 and 211 are disposed on the substrate 110 .

광차단층(111, 211)은 외부로부터 입사되는 광을 차단하여 액티브층(130) 및 제1, 제2 박막 트랜지스터(TR1, TR2)를 보호할 수 있다. 광차단층(111, 211)은 광차단 특성 또는 광반사 특성을 갖는 재료로 만들어질 수 있다. 광차단층(111, 211)은 하부 광차단층 및 상부 광차단층 을 포함할 수 있다. 광차단층(111, 211)은 기판(110) 전면(whole surface)에 배치되는 것이 아니고, 박막 트랜지스터(TR1, TR2) 또는 액티브층(130)과 중첩하는 적어도 일부분에만 배치되도록 구성될 수 있다.The light blocking layers 111 and 211 may block light incident from the outside to protect the active layer 130 and the first and second thin film transistors TR1 and TR2 . The light blocking layers 111 and 211 may be made of a material having light blocking properties or light reflecting properties. The light blocking layers 111 and 211 may include a lower light blocking layer and an upper light blocking layer. The light blocking layers 111 and 211 may not be disposed on the entire surface of the substrate 110, but may be disposed only on at least a portion overlapping the thin film transistors TR1 and TR2 or the active layer 130.

버퍼층(120)은 광차단층(111) 및 기판(110) 상에 배치될 수 있다. The buffer layer 120 may be disposed on the light blocking layer 111 and the substrate 110 .

버퍼층(120)은 실리콘 산화막(SiOx), 실리콘 질화막(SiN), 및 실리콘 산질화막(SiON) 중 하나 이상의 무기막이 적층된 다중막으로 형성될 수 있다., 후술하는 게이트 전극(150)을 포함하는 박막 트랜지스터(200)의 다른 구성 요소들이 버퍼층(120) 상에 배치될 수 있다.The buffer layer 120 may be formed of a multilayer in which one or more inorganic layers of a silicon oxide layer (SiOx), a silicon nitride layer (SiN), and a silicon oxynitride layer (SiON) are stacked. Other components of the thin film transistor 200 may be disposed on the buffer layer 120 .

제1 박막 트랜지스터(TR1)의 액티브층(A1) 및 제2 박막 트랜지스터(TR2)의 액티브층(A2)은 버퍼층(120) 상에 배치된다.The active layer A1 of the first thin film transistor TR1 and the active layer A2 of the second thin film transistor TR2 are disposed on the buffer layer 120 .

제1 박막 트랜지스터(TR1)의 액티브층(A1)은 순차적으로 적층된 제1 산화물반도체층(A11), 제2 산화물반도체층(A12) 및 제3 산화물반도체층(A13)을 포함하고, 및 제2 박막 트랜지스터(TR2)의 액티브층(A2)은 순차적으로 적층된 제1 산화물반도체층(A21), 제2 산화물반도체층(A22) 및 제3 산화물반도체층(A23)을 포함한다. The active layer A1 of the first thin film transistor TR1 includes a first oxide semiconductor layer A11, a second oxide semiconductor layer A12, and a third oxide semiconductor layer A13 sequentially stacked, and The active layer A2 of the two thin film transistors TR2 includes a first oxide semiconductor layer A21, a second oxide semiconductor layer A22, and a third oxide semiconductor layer A23 sequentially stacked.

본 발명의 실시예에 따르면, 제1 박막 트랜지스터(TR1)의 제2 산화물반도체층(A12, 132) 및 제2 박막 트랜지스터(TR2)의 제3 산화물반도체층(A23, 133)은 구리(Cu)를 포함할 수 있다. According to an embodiment of the present invention, the second oxide semiconductor layers A12 and 132 of the first thin film transistor TR1 and the third oxide semiconductor layers A23 and 133 of the second thin film transistor TR2 are made of copper (Cu). can include

본 발명의 일 실시예에 따르면, 구리(Cu)는 이온 상태로 존재할 수 있다. 예를 들어, 액티브층(130)에서 구리(Cu)는 Cu2O 또는 CuO 상태로 존재할 수 있다. 구리(Cu)가 Cu2O 상태로 존재할 때, 구리(Cu)는 1가 이온(Cu+) 상태라고 할 수 있다. 구리(Cu)가 CuO 상태로 존재할 때, 구리(Cu)는 2가 이온(Cu2+) 상태라고 할 수 있다.According to one embodiment of the present invention, copper (Cu) may exist in an ionic state. For example, copper (Cu) in the active layer 130 may exist in a Cu2O or CuO state. When copper (Cu) exists in a Cu 2 O state, copper (Cu) may be said to be in a monovalent ion (Cu + ) state. When copper (Cu) exists in a CuO state, copper (Cu) can be said to be in a divalent ion (Cu 2+ ) state.

본 발명의 일 실시예에 따르면, "구리(Cu)"는 구리 원자 및 구리 이온(Cu+ 및 Cu2+) 모두 포함하는 의미이다.According to one embodiment of the present invention, "copper (Cu)" is meant to include both copper atoms and copper ions (Cu + and Cu 2+ ).

산소와 결합된 구리(Cu)는 제1 박막 트랜지스터(TR1)의 제2 산화물반도체층(132)에 인위적인 결함(defect)을 형성한 것과 같은 효과를 나타낼 수 있다. 이러한 결함을 유발할 수 있는 구리(Cu)는, 억셉터 유사 트랩(acceptor like trap) 또는 인터페이스 트랩(interface trap, Dit)을 형성하여, 본 발명의 박막 트랜지스터 어레이(100)의 제1 박막 트랜지스터(TR1)의 s-팩터(s-factor)를 상승시킬 수 있고, 임계 전압(threshold voltage)을 정방향(+)으로 이동시킬 수 있다. Dit 는 일반적으로 인터페이스 트랩의 밀도를 나타내는 용어로 사용되지만, 본 발명에서는 구리(Cu)에 의한 결함의 위치를 나타내는 용어로 정의하였다. 예를 들면, 박막 트랜지스터 어레이의 제1 박막 트랜지스터(TR1)는 구동 박막 트랜지스터일 수 있으나, 본 발명의 실시예가 이에 제한되는 것은 아니다.Copper (Cu) combined with oxygen may have the same effect as forming an artificial defect in the second oxide semiconductor layer 132 of the first thin film transistor TR1. Copper (Cu), which may cause such defects, forms an acceptor like trap or interface trap (interface trap, D it ), so that the first thin film transistor of the thin film transistor array 100 of the present invention ( The s-factor of TR1) can be increased, and the threshold voltage can be moved in the positive (+) direction. D it is generally used as a term representing the density of interface traps, but in the present invention, it is defined as a term representing the location of defects due to copper (Cu). For example, the first thin film transistor TR1 of the thin film transistor array may be a driving thin film transistor, but embodiments of the present invention are not limited thereto.

제1 박막 트랜지스터(TR1)의 제3 산화물반도체층(133)은 제1 두께(t1)을 가질 수 있다. 예를 들면, 제1 두께(t1)는 3nm 이하일 수 있다. The third oxide semiconductor layer 133 of the first thin film transistor TR1 may have a first thickness t1. For example, the first thickness t1 may be 3 nm or less.

제1 박막 트랜지스터(TR1)의 제3 산화물반도체층(133)의 제1 두께(t1)가 3nm를 초과하는 경우, 구리(Cu)가 제3 산화물반도체층(133)을 넘어서 제2 산화물반도체층(132)까지 확산하는 것이 어려울 수 있다. 이에 따라, 전술한 바와 같이, 구리(Cu)의 확산에 의한 억셉터 유사 트랩(acceptor like trap) 또는 인터페이스 트랩(interface trap, Dit)을 제2 산화물반도체층(132)에 형성할 수 없게되고, 이에 따라 전술한 s-팩터(s-factor) 상승 및 임계 전압(threshold voltage)의 정방향(+) 이동은 구현되지 않을 수 있다. When the first thickness t1 of the third oxide semiconductor layer 133 of the first thin film transistor TR1 exceeds 3 nm, copper (Cu) extends beyond the third oxide semiconductor layer 133 to form the second oxide semiconductor layer. Diffusion to (132) can be difficult. Accordingly, as described above, an acceptor like trap or an interface trap (D it ) due to diffusion of copper (Cu) cannot be formed in the second oxide semiconductor layer 132. , Accordingly, the aforementioned s-factor increase and forward (+) movement of the threshold voltage may not be implemented.

산소와 결합된 구리(Cu)는 제2 박막 트랜지스터(TR2)의 제3 산화물반도체층(133)에 인위적인 결함(defect)을 형성한 것과 같은 효과를 나타낼 수 있다. 이러한 결함을 유발할 수 있는 구리(Cu)는, 억셉터 유사 트랩(acceptor like trap) 또는 인터페이스 트랩(interface trap, Dit)을 형성하여, 본 발명의 박막 트랜지스터 어레이의 제2 박막 트랜지스터(TR2)의 낮은 s-팩터(s-factor)를 유지할 수 있고, 구동 전류 및 이동도를 상승시킬 수 있다. 또한, 제3 산화물반도체층(133)은 액티브층(130) 중 메인 채널로서 기능하지 않기 때문에, 제2 산화물반도체층(132)에 위치하는 구리(Cu)와 박막 트랜지스터의 전기적 거동이 상이할 수 있다. 예를 들면, 박막 트랜지스터 어레이의 제2 박막 트랜지스터(TR2)는 스위칭 박막 트랜지스터 또는 게이트인패널(GIP) 회로일 수 있으나, 본 발명의 실시예가 이에 제한되는 것은 아니다.Copper (Cu) combined with oxygen may have the same effect as forming an artificial defect in the third oxide semiconductor layer 133 of the second thin film transistor TR2. Copper (Cu), which can cause such a defect, forms an acceptor like trap or interface trap (D it ), thereby forming the second thin film transistor TR2 of the thin film transistor array of the present invention. A low s-factor can be maintained, and driving current and mobility can be increased. In addition, since the third oxide semiconductor layer 133 does not function as a main channel in the active layer 130, the electrical behavior of copper (Cu) located in the second oxide semiconductor layer 132 and the thin film transistor may be different. there is. For example, the second thin film transistor TR2 of the thin film transistor array may be a switching thin film transistor or a gate-in-panel (GIP) circuit, but embodiments of the present invention are not limited thereto.

또한, 본 발명의 일 실시예에 따르면, 제1 박막 트랜지스터(TR1)의 제2 산화물반도체층(132) 내의 구리 농도는 제2 박막 트랜지스터(TR2)의 제3 산화물반도체층(133) 내의 구리 농도보다 높을 수 있다. Also, according to an embodiment of the present invention, the copper concentration in the second oxide semiconductor layer 132 of the first thin film transistor TR1 is the copper concentration in the third oxide semiconductor layer 133 of the second thin film transistor TR2. can be higher

본 발명의 박막 트랜지스터 어레이(100)의 제1 박막 트랜지스터(TR2)의 액티브층(130)의 두께는 제2 박막 트랜지스터(TR1)의 액티브층(130)의 두께보다 클 수 있다. The thickness of the active layer 130 of the first thin film transistor TR2 of the thin film transistor array 100 of the present invention may be greater than the thickness of the active layer 130 of the second thin film transistor TR1.

게이트 절연막(140)은 제1 박막 트랜지스터(TR1)의 액티브층(A1), 제2 박막 트랜지스터(TR2)의 액티브층(A2) 및 버퍼층(120) 상에 배치되고, 제1 박막 트랜지스터(TR1)의 액티브층(A1) 및 게이트 전극(G1) 사이, 제2 박막 트랜지스터(TR2)의 액티브층(A2) 및 게이트 전극(G2) 사이에 배치되고, 제1 박막 트랜지스터(TR1)의 액티브층(A1) 및 제2 박막 트랜지스터(TR2)의 액티브층(A2)을 보호한다. 게이트 절연막(140)은 실리콘 질화막 (SiNx) 또는 실리콘 산화막(SiOx)을 포함할 수 있으나, 이에 제한되는 것은 아니다. 게이트 절연막(140)은 단일막 구조를 가질 수도 있고, 다층막 구조를 가질 수도 있다. The gate insulating layer 140 is disposed on the active layer A1 of the first thin film transistor TR1, the active layer A2 of the second thin film transistor TR2, and the buffer layer 120, and the first thin film transistor TR1 It is disposed between the active layer A1 and the gate electrode G1 of the second thin film transistor TR2 and between the active layer A2 and the gate electrode G2 of the second thin film transistor TR2, and the active layer A1 of the first thin film transistor TR1. ) and the active layer A2 of the second thin film transistor TR2. The gate insulating layer 140 may include a silicon nitride layer (SiNx) or a silicon oxide layer (SiOx), but is not limited thereto. The gate insulating film 140 may have a single film structure or a multi-layer structure.

게이트 절연막(140)에 스토리지 커패시터(C1)의 제1 커패시터 전극(C11)이 배치된다. 제1 커패시터 전극(C11)은 제1 박막 트랜지스터(TR2)의 게이트 전극(G1)과 연결될 수 있다. 제1 커패시터 전극(C11)은 제1 박막 트랜지스터(TR1)의 게이트 전극(G1)과 일체로 이루어질 수도 있다. A first capacitor electrode C11 of the storage capacitor C1 is disposed on the gate insulating layer 140 . The first capacitor electrode C11 may be connected to the gate electrode G1 of the first thin film transistor TR2. The first capacitor electrode C11 may be integrally formed with the gate electrode G1 of the first thin film transistor TR1.

게이트 절연막(140)은 실리콘 질화막 (SiNx) 또는 실리콘 산화막(SiOx)을 포함할 수 있으나, 이에 제한되는 것은 아니다. 게이트 절연막(140)은 단일막 구조를 가질 수도 있고, 다층막 구조를 가질 수도 있다. The gate insulating layer 140 may include a silicon nitride layer (SiNx) or a silicon oxide layer (SiOx), but is not limited thereto. The gate insulating film 140 may have a single film structure or a multi-layer structure.

제1 박막 트랜지스터(TR1)의 게이트 전극(G1) 및 제2 박막 트랜지스터(TR2)의 게이트 전극(G2)은 게이트 절연막(140) 상에 배치된다. 제1 박막 트랜지스터(TR1)의 게이트 전극(G1) 및 제2 박막 트랜지스터(TR2)의 게이트 전극(G2)은 액티브층(130)의 채널부와 중첩한다. The gate electrode G1 of the first thin film transistor TR1 and the gate electrode G2 of the second thin film transistor TR2 are disposed on the gate insulating layer 140 . The gate electrode G1 of the first thin film transistor TR1 and the gate electrode G2 of the second thin film transistor TR2 overlap the channel portion of the active layer 130 .

제1 박막 트랜지스터(TR1)의 게이트 전극(G1) 및 제2 박막 트랜지스터(TR2)의 게이트 전극(G2)은 알루미늄(Al)이나 알루미늄 합금과 같은 알루미늄 계열의 금속, 은(Ag)이나 은 합금과 같은 은 계열의 금속, 구리(Cu)나 구리 합금과 같은 구리 계열의 금속, 몰리브덴(Mo)이나 몰리브덴 합금과 같은 몰리브덴 계열의 금속, 크롬(Cr), 탄탈륨(Ta), 네오듐(Nd) 및 티타늄(Ti) 중 적어도 하나를 포함할 수 있다. 제1 박막 트랜지스터(TR1)의 게이트 전극(G1) 및 제2 박막 트랜지스터(TR2)의 게이트 전극(G2)은 각각 물리적 성질이 다른 적어도 두 개의 도전막을 포함하는 다층막 구조를 가질 수도 있다. The gate electrode G1 of the first thin film transistor TR1 and the gate electrode G2 of the second thin film transistor TR2 are made of an aluminum-based metal such as aluminum (Al) or an aluminum alloy, silver (Ag) or a silver alloy. Silver-based metals such as copper (Cu) or copper alloys, molybdenum-based metals such as molybdenum (Mo) or molybdenum alloys, chromium (Cr), tantalum (Ta), neodymium (Nd) and It may include at least one of titanium (Ti). The gate electrode G1 of the first thin film transistor TR1 and the gate electrode G2 of the second thin film transistor TR2 may each have a multilayer structure including at least two conductive layers having different physical properties.

층간 절연막(160)은 게이트 전극(150) 및 게이트 절연막(140) 상에 배치될 수 있다. The interlayer insulating layer 160 may be disposed on the gate electrode 150 and the gate insulating layer 140 .

층간 절연막(160)은 실리콘 산화막(SiOx) 또는 실리콘 질화막(SiNx)을 포함할 수 있고, 박막 트랜지스터를 보호하는 기능을 수행할 수 있다. 층간 절연막(160)은 제1 박막 트랜지스터(TR1)의 액티브층(A1) 및 제2 박막 트랜지스터(TR2)의 액티브층(A2)과 각각의 소스 전극 및 드레인 전극을 접촉시키기 위하여 컨택홀에 대응되는 영역이 제거될 수 있다. 층간 절연막(160) 상에 제1 박막 트랜지스터(TR1)의 소스 전극(S1)과 드레인(D1)이 배치되고, 제2 박막 트랜지스터(TR2)의 소스 전극(S2)과 드레인(D2)이 배치된다. 층간 절연막(160) 상에 데이터 라인(DL), 구동 전원 라인(PL) 및 스토리지 커패시터(C1)의 제2 커패시터 전극(C12)이 배치될 수 있다. The interlayer insulating film 160 may include a silicon oxide film (SiOx) or a silicon nitride film (SiNx), and may perform a function of protecting the thin film transistor. The interlayer insulating film 160 corresponds to a contact hole to contact the active layer A1 of the first thin film transistor TR1 and the active layer A2 of the second thin film transistor TR2 and the respective source and drain electrodes. Areas can be removed. The source electrode S1 and drain D1 of the first thin film transistor TR1 are disposed on the interlayer insulating film 160, and the source electrode S2 and drain D2 of the second thin film transistor TR2 are disposed. . The data line DL, the driving power line PL, and the second capacitor electrode C12 of the storage capacitor C1 may be disposed on the interlayer insulating layer 160 .

구동 전원 라인(PL)의 일부가 연장되어 제1 박막 트랜지스터(TR1)의 드레인 전극(D1)이 될 수 있다. 제1 박막 트랜지스터(TR1)의 드레인 전극(D1)은 제1 컨택홀(H1)를 통하여 액티브층(A1)과 연결된다. A portion of the driving power line PL may be extended to become a drain electrode D1 of the first thin film transistor TR1. The drain electrode D1 of the first thin film transistor TR1 is connected to the active layer A1 through the first contact hole H1.

제1 박막 트랜지스터(TR1)의 게이트 전극(G1) 및 게이트 전극(G1) 는 컨택홀(H3)을 통하여 연결될 수 있다. The gate electrode G1 and the gate electrode G1 of the first thin film transistor TR1 may be connected through the contact hole H3.

제1 박막 트랜지스터(TR1)의 소스 전극(S1)은 컨택홀(H2)를 통하여 액티브층(A1)과 연결되고, 다른 제3 컨택홀(H3)을 통하여 광차단층(111)과 연결될 수 있다.`The source electrode S1 of the first thin film transistor TR1 may be connected to the active layer A1 through the contact hole H2 and connected to the light blocking layer 111 through the third contact hole H3. `

제1 박막 트랜지스터(TR1)의 소스 전극(S1)과 제2 커패시터 전극(C12)은 서로 연결된다. 제1 박막 트랜지스터(TR1)의 소스 전극(S1)과 제2 커패시터 전극(C12)은 일체로 형성될 수 있다. The source electrode S1 of the first thin film transistor TR1 and the second capacitor electrode C12 are connected to each other. The source electrode S1 of the first thin film transistor TR1 and the second capacitor electrode C12 may be integrally formed.

데이터 라인(DL)의 일부가 연장되어 제2 박막 트랜지스터(TR2)의 소스 전극(S2)이 될 수 있다. 제2 박막 트랜지스터(TR2)의 소스 전극(S2)은 제5 컨택홀(H5)을 통하여 액티브층(A2)과 연결될 수 있다.A portion of the data line DL may be extended to become a source electrode S2 of the second thin film transistor TR2. The source electrode S2 of the second thin film transistor TR2 may be connected to the active layer A2 through the fifth contact hole H5.

제2 박막 트랜지스터(TR2)의 드레인 전극(D2)은 제6 컨택홀(H6)를 통하여 액티브층(A2)과 연결되고, 다른 제4 컨택홀(H4)을 통하여 제1 커패시터 전극(C11)과 연결되고, 다른 제7 컨택홀(H7)을 통하여 광차단층(211)과 연결될 수 있다.The drain electrode D2 of the second thin film transistor TR2 is connected to the active layer A2 through the sixth contact hole H6 and connected to the first capacitor electrode C11 through the fourth contact hole H4. and may be connected to the light blocking layer 211 through another seventh contact hole H7.

제1 박막 트랜지스터(TR1)의 소스 전극(S1)과 제1 드레인 전극(D1), 제2 박막 트랜지스터(TR2)의 소스 전극(S2)과 제2 드레인 전극(D2), 데이터 라인(DL), 구동 전원 라인(PL) 및 제2 커패시터 전극(C12) 상에 평탄화층(180)이 배치된다. The source electrode S1 and the first drain electrode D1 of the first thin film transistor TR1, the source electrode S2 and the second drain electrode D2 of the second thin film transistor TR2, the data line DL, A planarization layer 180 is disposed on the driving power line PL and the second capacitor electrode C12.

평탄화층(180)은 절연층으로 이루어지며, 제1 박막 트랜지스터(TR1) 및 제2 박막 트랜지스터(TR2)의 상부를 평탄화하고, 제1 박막 트랜지스터(TR1) 및 제2 박막 트랜지스터(TR2)를 보호한다. The planarization layer 180 is made of an insulating layer, planarizes upper portions of the first thin film transistor TR1 and the second thin film transistor TR2, and protects the first thin film transistor TR1 and the second thin film transistor TR2. do.

평탄화층(180) 상에 표시 소자(710)의 제1 화소 전극(711)이 배치된다. 제1 화소 전극(711)은 평탄화층(180)에 형성된 제8 컨택홀(H8)을 통하여, 제2 커패시터 전극(C12)과 접촉한다. 그 결과, 제1 화소 전극(711)이 제1 박막 트랜지스터(TR1)의 소스 전극(S1)과 연결될 수 있다. 평탄화층(180)에 형성된 제1 화소 전극(711)과 연결되는 제8 컨택홀(H8)은 뱅크층(750)과 중첩하도록, 표시 소자(710)의 비개구부에 형성될 수 있다. A first pixel electrode 711 of the display element 710 is disposed on the planarization layer 180 . The first pixel electrode 711 contacts the second capacitor electrode C12 through the eighth contact hole H8 formed in the planarization layer 180 . As a result, the first pixel electrode 711 may be connected to the source electrode S1 of the first thin film transistor TR1. The eighth contact hole H8 connected to the first pixel electrode 711 formed in the planarization layer 180 may be formed in the non-opening of the display element 710 to overlap the bank layer 750 .

제1 화소 전극(711)의 가장자리에 뱅크층(750)이 배치된다. 뱅크층(750)은 표시 소자(710)의 발광 영역을 정의한다.A bank layer 750 is disposed on the edge of the first pixel electrode 711 . The bank layer 750 defines a light emitting area of the display element 710 .

제1 화소 전극(711) 상에 유기 발광층(712)이 배치되고, 유기 발광층(712) 상에 제2 화소 전극(713)이 배치된다. 그에 따라, 표시 소자(710)가 구성된다. 도 13 및 도 14에 도시된 표시 소자(710)는 유기발광 다이오드(OLED)이다. 따라서, 본 발명의 다른 실시예에 따른 표시장치(500)는 유기발광 표시장치이다.An organic emission layer 712 is disposed on the first pixel electrode 711 , and a second pixel electrode 713 is disposed on the organic emission layer 712 . Accordingly, the display element 710 is configured. The display element 710 shown in FIGS. 13 and 14 is an organic light emitting diode (OLED). Accordingly, the display device 500 according to another embodiment of the present invention is an organic light emitting display device.

도 15은 본 발명의 다른 실시예에 따른 표시장치의 어느 한 화소에 대한 회로도이다.15 is a circuit diagram of one pixel of a display device according to another exemplary embodiment of the present invention.

도 15에 도시된 표시장치(600)의 화소(P)는, 표시 소자(710)인 유기발광 다이오드(OLED) 및 표시 소자(710)를 구동하는 화소 구동부(PDC)를 포함한다. 표시 소자(710)는 화소 구동부 (PDC)와 연결된다.A pixel P of the display device 600 shown in FIG. 15 includes an organic light emitting diode (OLED) as a display element 710 and a pixel driver PDC that drives the display element 710 . The display element 710 is connected to the pixel driver (PDC).

화소(P)에는, 화소 구동부(PDC)에 신호를 공급하는 신호 라인들(DL, GL, PL, RL, SCL)이 배치되어 있다. In the pixel P, signal lines DL, GL, PL, RL, and SCL for supplying signals to the pixel driver PDC are disposed.

데이터 라인(DL)으로 데이터 전압(Vdata)이 공급되고, 게이트 라인(GL)으로 스캔신호(SS)가 공급되고, 구동 전원 라인(PL)으로 화소를 구동하는 구동 전압(Vdd)이 공급되고, 레퍼런스 라인(RL)으로는 레퍼런스 전압(Vref)이 공급되고, 센싱 제어 라인(SCL)으로 센싱 제어 신호(SCS)가 공급된다. The data voltage Vdata is supplied to the data line DL, the scan signal SS is supplied to the gate line GL, and the driving voltage Vdd for driving the pixel is supplied to the driving power line PL. The reference voltage Vref is supplied to the reference line RL, and the sensing control signal SCS is supplied to the sensing control line SCL.

화소 구동부(PDC)는, 예를 들어, 게이트 라인(GL) 및 데이터 라인(DL)과 연결된 제2 박막 트랜지스터(TR2)(스위칭 트랜지스터), 제2 박막 트랜지스터(TR2)를 통해 전송된 데이터 전압(Vdata)에 따라 표시 소자(710)로 출력되는 전류의 크기를 제어하는 제1 박막 트랜지스터(TR1)(구동 트랜지스터), 제1 박막 트랜지스터(TR1)의 특성을 감지하기 위한 제3 박막 트랜지스터(TR3)(레퍼런스 트랜지스터)를 포함한다. The pixel driver PDC may include, for example, the second thin film transistor TR2 (switching transistor) connected to the gate line GL and the data line DL, and the data voltage transmitted through the second thin film transistor TR2 ( A first thin film transistor TR1 (driving transistor) for controlling the amount of current output to the display element 710 according to Vdata, and a third thin film transistor TR3 for sensing characteristics of the first thin film transistor TR1. (reference transistor).

제1 박막 트랜지스터(TR1)의 게이트 전극과 표시 소자(710) 사이에 스토리지 커패시터(C1)가 위치한다. The storage capacitor C1 is positioned between the gate electrode of the first thin film transistor TR1 and the display element 710 .

제2 박막 트랜지스터(TR2)는 게이트 라인(GL)으로 공급되는 스캔신호(SS)에 의해 턴온되어, 데이터 라인(DL)으로 공급되는 데이터 전압(Vdata)을 제1 박막 트랜지스터(TR1)의 게이트 전극으로 전송한다. The second thin film transistor TR2 is turned on by the scan signal SS supplied to the gate line GL and applies the data voltage Vdata supplied to the data line DL to the gate electrode of the first thin film transistor TR1. send to

제3 박막 트랜지스터(TR3)는 제1 박막 트랜지스터(TR1)와 표시 소자(710) 사이의 제1노드(n1) 및 레퍼런스 라인(RL)에 연결되어, 센싱 제어 신호(SCS)에 의해 턴온 또는 턴오프되며, 센싱 기간에 구동 트랜지스터인 제1 박막 트랜지스터(TR1)의 특성을 감지한다. The third thin film transistor TR3 is connected to the first node n1 between the first thin film transistor TR1 and the display element 710 and the reference line RL, and is turned on or turned on by the sensing control signal SCS. It is turned off, and the characteristics of the first thin film transistor TR1 serving as a driving transistor are sensed during the sensing period.

제1 박막 트랜지스터(TR1)의 게이트 전극과 연결된 제2 노드(n2)는 제2 박막 트랜지스터(TR2)와 연결된다. 제2 노드(n2)와 제1 노드(n1) 사이에 스토리지 커패시터(C1)가 형성된다. The second node n2 connected to the gate electrode of the first thin film transistor TR1 is connected to the second thin film transistor TR2. A storage capacitor C1 is formed between the second node n2 and the first node n1.

제2 박막 트랜지스터(TR2)가 턴온될 때 데이터 라인(DL)을 통해 공급된 데이터 전압(Vdata)이 제1 박막 트랜지스터(TR1)의 게이트 전극으로 공급된다. 데이터 전압(Vdata)은 제1 박막 트랜지스터(TR1)의 게이트 전극과 소스 전극 사이에 형성된 제1 캐패시터(C1)에 충전된다. When the second thin film transistor TR2 is turned on, the data voltage Vdata supplied through the data line DL is supplied to the gate electrode of the first thin film transistor TR1. The data voltage Vdata is charged in the first capacitor C1 formed between the gate electrode and the source electrode of the first thin film transistor TR1.

제1 박막 트랜지스터(TR1)가 턴온되면, 화소를 구동하는 구동 전압(Vdd)에 의해, 전류가 제1 박막 트랜지스터(TR1)를 통하여 표시 소자(710)로 공급되어, 표시 소자(710)에서 광이 출력된다. When the first thin film transistor TR1 is turned on, current is supplied to the display element 710 through the first thin film transistor TR1 by the driving voltage Vdd for driving the pixel, and the light is emitted from the display element 710. is output

도 16은 본 발명의 다른 실시예에 따른 표시장치의 어느 한 화소에 대한 회로도이다. 16 is a circuit diagram of one pixel of a display device according to another exemplary embodiment of the present invention.

도 16에 도시된 표시장치(700)의 화소(P)는, 표시 소자(710)인 유기발광 다이오드(OLED) 및 표시 소자(710)를 구동하는 화소 구동부(PDC)를 포함한다. 표시 소자(710)는 화소 구동부 (PDC)와 연결된다.A pixel P of the display device 700 shown in FIG. 16 includes an organic light emitting diode (OLED) as the display element 710 and a pixel driver PDC that drives the display element 710 . The display element 710 is connected to the pixel driver (PDC).

화소 구동부 (PDC)는 박막 트랜지스터(TR1, TR2, TR3, TR4)를 포함한다. The pixel driver PDC includes thin film transistors TR1 , TR2 , TR3 , and TR4 .

화소(P)에는, 화소 구동부(PDC)에 구동 신호를 공급하는 신호 라인들(DL, EL, GL, PL, SCL, RL)이 배치되어 있다. In the pixel P, signal lines DL, EL, GL, PL, SCL, and RL for supplying driving signals to the pixel driver PDC are disposed.

도 16의 화소(P)는 도 15의 화소(P)와 비교하여, 발광 제어 라인(EL)을 더 포함한다. 발광 제어 라인(EL)으로 발광 제어 신호(EM)가 공급된다. Compared to the pixel P of FIG. 15 , the pixel P of FIG. 16 further includes an emission control line EL. The emission control signal EM is supplied to the emission control line EL.

또한, 도 16의 화소 구동부(PDC)는 도 15의 화소 구동부(PDC)와 비교하여, 제1 박막 트랜지스터(TR1)의 발광 시점을 제어하기 위한 발광 제어 트랜지스터인 제4 박막 트랜지스터(TR4)를 더 포함한다. Compared to the pixel driving unit PDC of FIG. 15 , the pixel driving unit PDC of FIG. 16 further includes a fourth thin film transistor TR4 which is an emission control transistor for controlling the emission timing of the first thin film transistor TR1. include

제1 박막 트랜지스터(TR1)의 게이트 전극과 표시 소자(710) 사이에 스토리지 커패시터(C1)가 위치한다. The storage capacitor C1 is positioned between the gate electrode of the first thin film transistor TR1 and the display element 710 .

제2 박막 트랜지스터(TR2)는 게이트 라인(GL)으로 공급되는 스캔신호(SS)에 의해 턴온되어, 데이터 라인(DL)으로 공급되는 데이터 전압(Vdata)을 제1 박막 트랜지스터(TR1)의 게이트 전극으로 전송한다. The second thin film transistor TR2 is turned on by the scan signal SS supplied to the gate line GL and applies the data voltage Vdata supplied to the data line DL to the gate electrode of the first thin film transistor TR1. send to

제3 박막 트랜지스터(TR3)는 레퍼런스 라인(RL)에 연결되어, 센싱 제어 신호(SCS)에 의해 턴온 또는 턴오프되며, 센싱 기간에 구동 트랜지스터인 제1 박막 트랜지스터(TR1)의 특성을 감지한다. The third thin film transistor TR3 is connected to the reference line RL, turned on or off by the sensing control signal SCS, and detects the characteristics of the first thin film transistor TR1 as a driving transistor during a sensing period.

제4 박막 트랜지스터(TR4)는 에미젼 제어 신호(EM)에 따라, 구동 전압(Vdd)을 제1 박막 트랜지스터(TR1)로 전달하거나, 구동 전압(Vdd)을 차단한다. 제4 박막 트랜지스터(TR4)가 턴온될 때, 제1 박막 트랜지스터(TR1)로 전류가 공급되어, 표시 소자(710)로부터 광이 출력된다. The fourth thin film transistor TR4 transfers the driving voltage Vdd to the first thin film transistor TR1 or blocks the driving voltage Vdd according to the emission control signal EM. When the fourth thin film transistor TR4 is turned on, current is supplied to the first thin film transistor TR1 and light is output from the display element 710 .

본 발명의 다른 실시예에 따른 화소 구동부(PDC)는, 이상에서 설명된 구조 이외의 다른 다양한 구조로 형성될 수 있다. 화소 구동부(PDC)는, 예를 들어, 5개 이상의 박막 트랜지스터를 포함할 수도 있다.The pixel driver PDC according to another embodiment of the present invention may be formed in various structures other than the structure described above. The pixel driver PDC may include, for example, five or more thin film transistors.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며, 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다. 그러므로, 본 발명의 범위는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미, 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.The present invention described above is not limited by the above-described embodiments and the accompanying drawings, and it is in the technical field to which the present invention belongs that various substitutions, modifications, and changes are possible within the scope without departing from the technical details of the present invention. It will be clear to those skilled in the art. Therefore, the scope of the present invention is indicated by the claims to be described later, and all changes or modifications derived from the meaning, scope and equivalent concepts of the claims should be construed as being included in the scope of the present invention.

100: 박막 트랜지스터 111, 211: 광차단층
110: 기판 120: 버퍼층
130: 액티브층 140: 게이트 절연막
150: 게이트 전극 160: 층간 절연막100: thin film transistor 111, 211: light blocking layer
110: substrate 120: buffer layer
130: active layer 140: gate insulating film
150: gate electrode 160: interlayer insulating film

Claims (16)

기판 상의 제1 박막 트랜지스터 및 제2 박막 트랜지스터를 포함하고,
상기 제1 박막 트랜지스터는,
상기 기판 상의 제1 액티브층; 및
상기 제1 액티브층과 이격되어 상기 제1 액티브층과 적어도 일부 중첩하는 제1 게이트 전극;을 포함하고,
상기 제2 박막 트랜지스터는,
상기 기판 상의 제2 액티브층; 및
상기 제2 액티브층과 이격되어 상기 제2 액티브층과 적어도 일부 중첩하는 제2 게이트 전극;을 포함하고,
상기 제1 액티브층은 제1 메인 액티브층을 포함하고,
상기 제1 메인 액티브층은 제1 캐리어 억셉터를 포함하며,
상기 제2 액티브층은,
제2 메인 액티브층; 및
상기 제2 메인 액티브층 상의 제2 인터페이스층;을 포함하고,
상기 제2 인터페이스 층은 제2 캐리어 억셉터를 포함하는, 박막 트랜지스터 어레이.Including a first thin film transistor and a second thin film transistor on the substrate,
The first thin film transistor,
a first active layer on the substrate; and
A first gate electrode spaced apart from the first active layer and at least partially overlapping the first active layer,
The second thin film transistor,
a second active layer on the substrate; and
A second gate electrode spaced apart from the second active layer and at least partially overlapping the second active layer,
The first active layer includes a first main active layer,
The first main active layer includes a first carrier acceptor,
The second active layer,
a second main active layer; and
A second interface layer on the second main active layer; includes,
The thin film transistor array of claim 1 , wherein the second interface layer includes a second carrier acceptor. 제1항에 있어서,
상기 제1 캐리어 억셉터 및 상기 제2 캐리어 억셉터는 각각, 구리(Cu) 및 몰리브덴(Mo) 중 적어도 하나를 포함하는, 박막 트랜지스터 어레이.According to claim 1,
The first carrier acceptor and the second carrier acceptor each include at least one of copper (Cu) and molybdenum (Mo), the thin film transistor array. 제1항에 있어서,
상기 제2 메인 액티브층은 상기 제1 메인 액티브층보다 큰 이동도를 갖는, 박막 트랜지스터 어레이.According to claim 1,
The second main active layer has a greater mobility than the first main active layer. 제1항에 있어서,
상기 제2 메인 액티브층은 상기 제2 인터페이스층보다 큰 이동도를 갖는, 박막 트랜지스터 어레이.According to claim 1,
The second main active layer has a higher mobility than the second interface layer, the thin film transistor array. 제1항에 있어서,
상기 제1 액티브층은 상기 제1 메인 액티브층 상의 제1 인터페이스층을 더 포함하는, 박막 트랜지스터 어레이.According to claim 1,
The thin film transistor array of claim 1 , wherein the first active layer further includes a first interface layer on the first main active layer. 제4항에 있어서,
상기 제1 메인 액티브층은 상기 제1 인터페이스층보다 큰 이동도를 갖는, 박막 트랜지스터 어레이.According to claim 4,
The thin film transistor array of claim 1 , wherein the first main active layer has a higher mobility than the first interface layer. 제1항에 있어서,
상기 제1 액티브층은 상기 제1 메인 액티브층과 상기 기판 사이의 제1 지지층을 더 포함하는, 박막 트랜지스터 어레이.According to claim 1,
The thin film transistor array of claim 1 , wherein the first active layer further includes a first support layer between the first main active layer and the substrate. 제7항에 있어서,
상기 제1 메인 액티브층과 상기 제1 지지층보다 큰 이동도를 갖는, 박막 트랜지스터 어레이.According to claim 7,
A thin film transistor array having greater mobility than the first main active layer and the first support layer. 제1항에 있어서,
상기 제2 액티브층은 상기 제2 메인 액티브층과 상기 기판 사이의 제2 지지층을 더 포함하는, 박막 트랜지스터 어레이.According to claim 1,
The second active layer further includes a second support layer between the second main active layer and the substrate. 제9항에 있어서,
상기 제2 메인 액티브층은 상기 제2 지지층보다 큰 이동도를 갖는, 박막 트랜지스터 어레이.According to claim 9,
The thin film transistor array of claim 1 , wherein the second main active layer has a higher mobility than the second supporting layer. 제1항에 있어서,
상기 제1 액티브층은 상기 제1 게이트 전극과 상기 기판 사이에 배치되고,
상기 제2 액티브층은 상기 제2 게이트 전극과 상기 기판 사이에 배치된, 박막 트랜지스터 어레이.According to claim 1,
The first active layer is disposed between the first gate electrode and the substrate;
The second active layer is disposed between the second gate electrode and the substrate, the thin film transistor array. 제1항에 있어서,
상기 제1 게이트 전극은 상기 제1 액티브층과 상기 기판 사이에 배치되고,
상기 제2 게이트 전극은 상기 제2 액티브층과 상기 기판 사이에 배치된, 박막 트랜지스터 어레이.According to claim 1,
The first gate electrode is disposed between the first active layer and the substrate;
The second gate electrode is disposed between the second active layer and the substrate, the thin film transistor array. 제1 영역 및 제2 영역을 포함하는 기판을 준비하는 단계;
기판 상에 메인 액티브 물질층을 형성하는 단계;
상기 메인 액티브 물질층 상에 인터페이스 물질층을 형성하는 단계;
상기 인터페이스 물질층 상에 캐리어 억셉터 물질층을 형성하는 단계;
상기 제1 영역의 상기 인터페이스 물질층 적어도 일부 및 상기 제1 영역의 상기 캐리어 억셉터 물질층을 제거하는 단계;
상기 제2 영역의 상기 캐리어 억셉터 물질층을 제거하는 단계; 및
상기 메인 액티브 물질층 및 상기 캐리어 억셉터 물질층을 패터닝하여, 상기 제1 영역 상의 제1 액티브층 및 상기 제2 영역 상의 제2 액티브층을 형성하는 단계를 포함하며,
상기 제1 액티브층은 제1 메인 액티브층을 포함하고, 상기 제1 메인 액티브층은 제1 캐리어 억셉터를 포함하며,
상기 제2 액티브층은, 제2 메인 액티브층 및 상기 제2 메인 액티브층 상의 제2 인터페이스층을 포함하고,
상기 제2 인터페이스 층은 제2 캐리어 억셉터를 포함하는, 박막 트랜지스터 어레이의 제조방법.preparing a substrate including a first region and a second region;
forming a main active material layer on the substrate;
forming an interface material layer on the main active material layer;
forming a carrier acceptor material layer on the interface material layer;
removing at least a portion of the interface material layer in the first area and the carrier acceptor material layer in the first area;
removing the carrier acceptor material layer in the second region; and
patterning the main active material layer and the carrier acceptor material layer to form a first active layer on the first area and a second active layer on the second area;
The first active layer includes a first main active layer, and the first main active layer includes a first carrier acceptor;
The second active layer includes a second main active layer and a second interface layer on the second main active layer;
The second interface layer comprises a second carrier acceptor, a method of manufacturing a thin film transistor array. 제13항에 있어서,
상기 캐리어 억셉터 물질층은 구리(Cu) 및 몰리브덴(Mo) 중 적어도 하나를 포함하는, 박막 트랜지스터 어레이의 제조방법.According to claim 13,
The carrier acceptor material layer includes at least one of copper (Cu) and molybdenum (Mo), a method of manufacturing a thin film transistor array. 제1항 내지 제12항 중 어느 한 항의 박막 트랜지스터 어레이를 포함하는, 표시장치.A display device comprising the thin film transistor array of any one of claims 1 to 12. 제15항에 있어서,
상기 제1 박막 트랜지스터는 스위칭 트랜지스터이고, 상기 제2 박막 트랜지스터는 구동 트랜지스터인, 표시장치.According to claim 15,
The first thin film transistor is a switching transistor, and the second thin film transistor is a driving transistor.
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