KR20230034834A - Thin film transistor, fabrication method therof, and display apparatus comprising the same - Google Patents

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Abstract

One embodiment of the present invention provides a thin film transistor, a manufacturing method thereof, and a display device including the thin film transistor. The thin film transistor includes an active layer and a gate electrode spaced apart from the active layer and at least partially overlapping the active layer, wherein the active layer includes a first active layer and a second active layer overlapping each other. The first active layer includes copper (Cu), and the second active layer has higher mobility than the first active layer.

Description

박막 트랜지스터, 그 제조방법 및 이를 포함하는 표시장치{THIN FILM TRANSISTOR, FABRICATION METHOD THEROF, AND DISPLAY APPARATUS COMPRISING THE SAME}Thin film transistor, method for manufacturing the same, and display device including the same

본 발명은 구리를 포함하는 액티브층을 갖는 박막 트랜지스터, 이러한 박막 트랜지스터의 제조방법 및 이러한 박막 트랜지스터를 포함하는 표시장치에 관한 것이다.The present invention relates to a thin film transistor having an active layer containing copper, a manufacturing method of such a thin film transistor, and a display device including such a thin film transistor.

박막 트랜지스터(thin film transistor)는 유리 기판이나 플라스틱 기판(210) 상에 제조될 수 있기 때문에, 액정표시장치(Liquid Crystal Display Device) 또는 유기 발광장치(Organic Light Emitting Device) 등과 같은 표시장치의 스위칭 소자 또는 구동 소자로 널리 이용되고 있다.Since the thin film transistor can be manufactured on a glass substrate or a plastic substrate 210, a switching element of a display device such as a liquid crystal display device or an organic light emitting device. Or it is widely used as a driving element.

박막 트랜지스터는, 액티브층을 구성하는 물질을 기준으로 하여, 비정질 실리콘이 액티브층으로 사용되는 비정질 실리콘 박막 트랜지스터, 다결정 실리콘이 액티브층으로 사용되는 다결정 실리콘 박막 트랜지스터, 및 산화물 반도체가 액티브층으로 사용되는 산화물 반도체 박막 트랜지스터로 구분될 수 있다.Based on the material constituting the active layer, the thin film transistor is an amorphous silicon thin film transistor in which amorphous silicon is used as an active layer, a polycrystalline silicon thin film transistor in which polycrystalline silicon is used as an active layer, and an oxide semiconductor used as an active layer. It can be classified as an oxide semiconductor thin film transistor.

산소의 함량에 따라 큰 저항 변화를 갖는 산화물 반도체 박막 트랜지스터(Oxide semiconductor TFT)는 원하는 물성을 용이하게 얻을 수 있다는 장점을 가지고 있다. 또한, 산화물 반도체 박막 트랜지스터의 제조 과정에서 비교적 낮은 온도에서 액티브층을 구성하는 산화물이 성막될 수 있기 때문에 제조비용이 저렴하다. 산화물의 특성상, 산화물 반도체는 투명하기 때문에, 투명 표시장치를 구현하는 데도 유리하다.An oxide semiconductor thin film transistor having a large resistance change depending on the content of oxygen has an advantage in that desired physical properties can be easily obtained. In addition, since the oxide constituting the active layer can be formed at a relatively low temperature during the manufacturing process of the oxide semiconductor thin film transistor, the manufacturing cost is low. Oxide semiconductors are transparent due to the characteristics of oxides, and thus are advantageous for realizing a transparent display device.

표시장치의 구동 소자로 사용되는 박막 트랜지스터는, 계조(gray scale) 표현을 위해 큰 s-팩터(s-factor)를 가지는 것이 유리하다. 따라서, 표시장치의 구동 소자로 사용되는 박막 트랜지스터가 큰 s-팩터(s-factor)를 가지도록 하는 연구가 필요하다. It is advantageous for a thin film transistor used as a driving element of a display device to have a large s-factor for gray scale expression. Therefore, there is a need for research into making a thin film transistor used as a driving element of a display device have a large s-factor.

본 발명의 일 실시예는, 큰 s-팩터(s-factor)를 갖는 박막 트랜지스터를 제공하고자 한다.One embodiment of the present invention is to provide a thin film transistor having a large s-factor (s-factor).

본 발명의 일 실시예에는, 액티브층에 결함 상태(defect state)를 형성하여, 박막 트랜지스터의 s-팩터(s-factor)를 향상시키는 방법을 제공하고자 한다. In one embodiment of the present invention, it is intended to provide a method of improving the s-factor of a thin film transistor by forming a defect state in an active layer.

본 발명의 일 실시예는, 결함 상태(defect state)를 갖는 액티브층을 포함하여, 큰 s-팩터(s-factor)를 갖는 박막 트랜지스터를 제공하고자 한다.One embodiment of the present invention is to provide a thin film transistor having a large s-factor, including an active layer having a defect state.

본 발명의 일 실시예는, 구리(Cu)를 포함하는 층을 갖는 액티브층을 포함하는 박막 트랜지스터를 제공하고자 한다. One embodiment of the present invention is to provide a thin film transistor including an active layer having a layer containing copper (Cu).

본 발명의 일 실시예 구리(Cu)를 포함하는 층을 갖는 액티브층을 포함하는 박막 트랜지스터의 제조방법을 제공하고자 한다.One embodiment of the present invention is to provide a method of manufacturing a thin film transistor including an active layer having a layer containing copper (Cu).

본 발명의 또 다른 일 실시예는 큰 s-팩터를 갖는 구동 박막 트랜지스터를 포함하여, 우수한 계조(gray scale) 표현 능력을 갖는 표시장치를 제공하고자 한다.Another embodiment of the present invention is to provide a display device having excellent gray scale expression capability by including a driving thin film transistor having a large s-factor.

전술한 기술적 과제를 달성하기 위한 본 발명의 일 실시예는, 액티브층 및 상기 액티브층과 이격되어 상기 액티브층과 적어도 일부 중첩하는 게이트 전극을 포함하고, 상기 액티브층은 서로 중첩하는 제1 액티브층 및 제2 액티브층를 포함하며, 상기 제1 액티브층은 구리(Cu)를 포함하고, 상기 제2 액티브층은 상기 제1 액티브층보다 큰 이동도를 갖는, 박막 트랜지스터를 제공한다.An embodiment of the present invention for achieving the above technical problem includes an active layer and a gate electrode spaced apart from the active layer and at least partially overlapping the active layer, wherein the active layer overlaps each other. and a second active layer, wherein the first active layer includes copper (Cu), and the second active layer has higher mobility than the first active layer.

상기 제1 액티브층에서 상기 구리의 농도가 균일할 수 있다. A concentration of the copper in the first active layer may be uniform.

상기 구리(Cu)는 Cu+ 및 Cu2+ 중 적어도 하나를 포함할 수 있다. The copper (Cu) may include at least one of Cu + and Cu 2+ .

상기 Cu2+ 의 농도가 상기 Cu+ 의 농도보다 클 수 있다.The concentration of Cu 2+ may be greater than the concentration of Cu + .

상기 제1 액티브층의 전체 금속 원소 중 구리의 비율은, 5 원자%(at %) 이하일 수 있다. A ratio of copper among all metal elements of the first active layer may be 5 atomic % (at %) or less.

상기 제1 액티브층 및 상기 제2 액티브층은 각각 산화물 반도체 물질을 포함할 수 있다.Each of the first active layer and the second active layer may include an oxide semiconductor material.

상기 제1 액티브층 및 상기 제2 액티브층은 각각 인듐(In)을 포함하고, 원자 수 기준으로 상기 제2 액티브층의 상기 인듐(In)의 농도는 상기 제1 액티브층의 상기 인듐(In)의 농도보다 크거나 같을 수 있다. The first active layer and the second active layer each include indium (In), and the concentration of the indium (In) in the second active layer based on atomic number is the indium (In) in the first active layer. may be greater than or equal to the concentration of

상기 제1 액티브층은 인듐(In) 및 갈륨(Ga)을 포함하고, 원자 수 기준으로, 제1 액티브층에서 상기 갈륨(Ga)의 농도는 상기 인듐(In)의 농도보다 크거나 같을 수 있다. The first active layer may include indium (In) and gallium (Ga), and the concentration of the gallium (Ga) in the first active layer may be greater than or equal to the concentration of the indium (In) based on the number of atoms. .

상기 제1 액티브층은 아연(Zn) 및 갈륨(Ga)을 포함하고, 원자 수 기준으로, 상기 제1 액티브층에 포함된 아연(Zn)의 농도를 "[Zn]1"이라 하고, 상기 갈륨(Ga)의 농도를 "[Ga]1"이라 할 때, "0.8≤[Zn]1/[Ga]1≤2"를 만족할 수 있다. The first active layer includes zinc (Zn) and gallium (Ga), and the concentration of zinc (Zn) included in the first active layer is referred to as "[Zn]1" based on the atomic number, and the gallium When the concentration of (Ga) is "[Ga]1", "0.8≤[Zn]1/[Ga]1≤2" may be satisfied.

상기 구리(Cu)는 산소(O)와 결합하여 CuO 및 Cu2O 중 적어도 하나를 형성할 수 있다.The copper (Cu) may combine with oxygen (O) to form at least one of CuO and Cu 2 O.

상기 액티브층은, 상기 제2 액티브층과 접촉하는 제3 액티브층을 더 포함하며, 상기 제2 액티브층은 상기 제1 액티브층과 상기 제3 액티브층 사이에 배치될 수 있다. The active layer may further include a third active layer contacting the second active layer, and the second active layer may be disposed between the first active layer and the third active layer.

상기 제3 액티브층은 구리(Cu)를 포함할 수 있다. The third active layer may include copper (Cu).

상기 제3 액티브층은 구리(Cu)를 포함하지 않을 수 있다. The third active layer may not include copper (Cu).

상기 제3 액티브층은 상기 제1 액티브층과 동일한 금속 조성을 가질 수 있다.The third active layer may have the same metal composition as that of the first active layer.

본 발명의 다른 일 실시예는, 상기의 박막 트랜지스터를 포함하는 표시장치를 제공한다.Another embodiment of the present invention provides a display device including the thin film transistor.

본 발명의 또 다른 일 실시예는, 기판 상에 액티브 물질층을 형성하는 단계, 상기 액티브 물질층을 패터닝하여 액티브층을 형성하는 단계를 포함하며, 상기 액티브층을 형성하는 단계는 제1 액티브 물질층을 형성하는 단계 및 제2 액티브 물질층을 형성하는 단계를 포함하고, 상기 제1 액티브 물질층을 형성하는 단계는 스퍼터링 단계를 포함하고, 상기 제1 액티브 물질층은 구리(Cu)를 포함하는, 박막 트랜지스터의 제조방법을 제공한다.Another embodiment of the present invention includes forming an active material layer on a substrate and patterning the active material layer to form an active layer, wherein forming the active layer comprises a first active material forming a layer and forming a second active material layer, wherein the forming of the first active material layer includes a sputtering step, wherein the first active material layer includes copper (Cu). , It provides a method for manufacturing a thin film transistor.

상기 스퍼터링은 원료 물질을 증착하는 단계를 포함하고, 상기 제1 액티브 물질층 형성을 위한 스퍼터링 원료 물질은 금속 산화물을 포함하고, 상기 금속 산화물은 구리 산화물을 포함할 수 있다. The sputtering may include depositing a raw material, the sputtering raw material for forming the first active material layer may include a metal oxide, and the metal oxide may include copper oxide.

상기 구리 산화물은 CuO(cupric oxide) 및 Cu2O(cuprous oxide)를 포함할 수 있다. The copper oxide may include cupric oxide (CuO) and Cu 2 cuprous oxide (O).

상기 CuO의 함량이 상기 Cu2O의 함량보다 많을 수 있다. The content of CuO may be greater than the content of Cu 2 O.

본 발명의 일 실시예에 따른 박막 트랜지스터는, 결함 상태(defect state)를 갖는 액티브층을 포함한다. 결함 상태(defect state)를 갖는 액티브층을 포함하는 박막 트랜지스터는 큰 s-팩터(s-factor)를 가질 수 있다. A thin film transistor according to an embodiment of the present invention includes an active layer having a defect state. A thin film transistor including an active layer having a defect state may have a large s-factor.

본 발명의 일 실시예에 따른 박막 트랜지스터는, 큰 s-팩터(s-factor)를 가질 수 있다.A thin film transistor according to an embodiment of the present invention may have a large s-factor.

본 발명의 일 실시예에 따르면, 구리(Cu)에 의한 결함 상태(defect state)를 유발할 수 있는 액티브층을 포함하는 박막 트랜지스터를 제조할 수 있다. According to one embodiment of the present invention, a thin film transistor including an active layer capable of causing a defect state due to copper (Cu) can be manufactured.

본 발명의 일 실시예에 따른 박막 트랜지스터는 표시장치의 구동 소자로 사용될 수 있으며, 이러한 박막 트랜지스터를 포함하는 표시장치는 우수한 계조(gray scale) 표현 능력 및 우수한 표시 품질을 가질 수 있다.A thin film transistor according to an embodiment of the present invention may be used as a driving element of a display device, and a display device including the thin film transistor may have excellent gray scale expression capability and excellent display quality.

위에서 언급된 효과 외에도, 본 발명의 다른 특징 및 이점들이 이하에서 기술되거나, 그러한 기술 및 설명으로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.In addition to the effects mentioned above, other features and advantages of the present invention will be described below, or will be clearly understood by those skilled in the art from such description and description.

도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터의 단면도이다.
도 2는 제1 액티브층의 구성을 설명하기 위한 개략적인 단면도이다.
도 3은 본 발명의 다른 일 실시예에 따른 박막 트랜지스터의 단면도이다.
도 4는 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터의 단면도이다.
도 5는 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터의 단면도이다.
도 6은 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터의 단면도이다.
도 7은 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터의 단면도이다.
도 8은 박막 트랜지스터들의 문턱전압 그래프이다.
도 9는 제1 액티브층에 포함된 구리의 조성에 따른 박막 트랜지스터의 s-팩터 및 PBTS를 보여주는 그래프이다.
도 10a 내지 10f는 본 발명의 일 실시예에 따른 박막 트랜지스터의 제조 공정도이다.
도 11은 본 발명의 또 다른 일 실시예에 따른 표시장치의 개략도이다.
도 12는 도 11의 어느 한 화소에 대한 회로도이다.
도 13은 도 12의 화소에 대한 평면도이다.
도 14는 도 13의 I-I'를 따라 자른 단면도이다.
도 15는 본 발명의 또 다른 일 실시예에 따른 표시장치의 화소에 대한 회로도이다.
도 16은 본 발명의 또 다른 일 실시예에 따른 표시장치의 화소에 대한 회로도이다.
도 17은 본 발명의 또 다른 일 실시예에 따른 표시장치의 화소에 대한 회로도이다.1 is a cross-sectional view of a thin film transistor according to an embodiment of the present invention.
2 is a schematic cross-sectional view for explaining the configuration of the first active layer.
3 is a cross-sectional view of a thin film transistor according to another embodiment of the present invention.
4 is a cross-sectional view of a thin film transistor according to another embodiment of the present invention.
5 is a cross-sectional view of a thin film transistor according to another embodiment of the present invention.
6 is a cross-sectional view of a thin film transistor according to another embodiment of the present invention.
7 is a cross-sectional view of a thin film transistor according to another embodiment of the present invention.
8 is a threshold voltage graph of thin film transistors.
9 is a graph showing the s-factor and PBTS of a thin film transistor according to the composition of copper included in the first active layer.
10A to 10F are manufacturing process diagrams of a thin film transistor according to an embodiment of the present invention.
11 is a schematic diagram of a display device according to another exemplary embodiment of the present invention.
FIG. 12 is a circuit diagram of one pixel of FIG. 11 .
FIG. 13 is a plan view of the pixel of FIG. 12 .
14 is a cross-sectional view taken along line II′ of FIG. 13 .
15 is a circuit diagram of a pixel of a display device according to another exemplary embodiment of the present invention.
16 is a circuit diagram of a pixel of a display device according to another exemplary embodiment of the present invention.
17 is a circuit diagram of a pixel of a display device according to another exemplary embodiment of the present invention.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 알려주기 위해 제공되는 것이다. 본 발명은 청구항의 범주에 의해 정의될 뿐이다.Advantages and features of the present invention, and methods of achieving them, will become clear with reference to the detailed description of the following embodiments taken in conjunction with the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below and will be implemented in various forms different from each other, only these embodiments make the disclosure of the present invention complete, and common knowledge in the art to which the present invention pertains. It is provided to inform those who have the scope of the invention. The invention is only defined by the scope of the claims.

본 발명의 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로, 본 발명이 도면에 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 구성 요소는 동일 참조 부호로 지칭될 수 있다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명은 생략된다. Since the shape, size, ratio, angle, number, etc. disclosed in the drawings for explaining the embodiments of the present invention are exemplary, the present invention is not limited to those shown in the drawings. Like elements may be referred to by like reference numerals throughout the specification. In addition, in describing the present invention, if it is determined that a detailed description of related known technologies may unnecessarily obscure the subject matter of the present invention, the detailed description will be omitted.

본 명세서에서 언급된 "포함한다", "갖는다", "이루어진다" 등이 사용되는 경우 "~만"이라는 표현이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소가 단수로 표현된 경우, 특별히 명시적인 기재 사항이 없는 한 복수를 포함한다. When "includes", "has", "consists of", etc. mentioned in this specification is used, other parts may be added unless the expression "only" is used. When a component is expressed in the singular, the plural is included unless specifically stated otherwise.

구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.In interpreting the components, even if there is no separate explicit description, it is interpreted as including the error range.

예를 들어, "~상에", "~상부에", "~하부에", "~옆에" 등으로 두 부분의 위치 관계가 설명되는 경우, "바로" 또는 "직접"이라는 표현이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수 있다.For example, when the positional relationship of two parts is described as "on", "upper", "below", "beside", etc., the expression "immediately" or "directly" is used. Unless otherwise specified, one or more other parts may be located between the two parts.

공간적으로 상대적인 용어인 "아래(below, beneath)", "하부 (lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작 시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓일 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 마찬가지로, 예시적인 용어인 "위" 또는 "상"은 위와 아래의 방향을 모두 포함할 수 있다.The spatially relative terms "below, beneath", "lower", "above", "upper", etc., refer to one element or component as shown in the drawing. It can be used to easily describe the correlation between and other elements or components. Spatially relative terms should be understood as encompassing different orientations of elements in use or operation in addition to the orientations shown in the figures. For example, when flipping elements shown in the figures, elements described as “below” or “beneath” other elements may be placed “above” the other elements. Thus, the exemplary term “below” may include directions of both below and above. Likewise, the exemplary terms "above" or "above" can include both directions of up and down.

시간 관계에 대한 설명일 경우, 예를 들어, "~ 후에", "~ 에 이어서", "~ 다음에", "~ 전에" 등으로 시간적 선후 관계가 설명되는 경우, "바로" 또는 "직접"이라는 표현이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.In the case of a description of a temporal relationship, for example, "immediately" or "directly" when a temporal precedence relationship is described, such as "after", "following", "after", "before", etc. Unless the expression is used, non-continuous cases may also be included.

제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.Although first, second, etc. are used to describe various components, these components are not limited by these terms. These terms are only used to distinguish one component from another. Therefore, the first component mentioned below may also be the second component within the technical spirit of the present invention.

"적어도 하나"의 용어는 하나 이상의 관련 항목으로부터 제시 가능한 모든 조합을 포함하는 것으로 이해되어야 한다. 예를 들어, "제1 항목, 제2 항목 및 제3 항목 중에서 적어도 하나"의 의미는 제1 항목, 제2 항목 또는 제3 항목 각각 뿐 아니라 제1 항목, 제2 항목 및 제3 항목 중에서 2개 이상으로부터 제시될 수 있는 모든 항목의 조합을 의미할 수 있다. The term “at least one” should be understood to include all possible combinations from one or more related items. For example, "at least one of the first item, the second item, and the third item" means two of the first item, the second item, and the third item as well as each of the first item, the second item, and the third item. It may mean a combination of all items that can be presented from one or more.

본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시될 수도 있다.Each feature of the various embodiments of the present invention can be partially or entirely combined or combined with each other, technically various interlocking and driving are possible, and each embodiment can be implemented independently of each other or can be implemented together in a related relationship. may be

본 발명의 실시예들을 설명하는 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다.In adding reference numerals to components of each drawing describing the embodiments of the present invention, the same components may have the same numerals as much as possible even though they are displayed on different drawings.

본 발명의 실시예들에 있어서, 소스 전극과 드레인 전극은 설명의 편의를 위하여 구별한 것일 뿐, 소스 전극과 드레인 전극은 서로 바뀔 수 있다. 소스 전극이 드레인 전극이 되고, 드레인 전극이 소스 전극이 될 수 있다. 또한, 어느 한 실시예의 소스 전극은 다른 실시에에서 드레인 전극이 될 수 있고, 어느 한 실시예의 드레인 전극은 다른 실시예에서 소스 전극이 될 수 있다.In the embodiments of the present invention, the source electrode and the drain electrode are only distinguished for convenience of description, and the source electrode and the drain electrode may be interchanged. The source electrode may serve as the drain electrode, and the drain electrode may serve as the source electrode. Also, a source electrode of one embodiment may be a drain electrode in another embodiment, and a drain electrode of one embodiment may be a source electrode in another embodiment.

본 발명의 어떤 실시예에서는, 설명의 편의를 위해 소스 영역과 소스 전극을 구별하고 드레인 영역과 드레인 전극을 구별하기도 하지만, 본 발명의 실시예들이 이에 한정되는 것은 아니다. 소스 영역이 소스 전극이 될 수 있고, 드레인 영역이 드레인 전극이 될 수 있다. 또한, 소스 영역이 드레인 전극이 될 수도 있고, 드레인 영역이 소스 전극이 될 수도 있다.In some embodiments of the present invention, a source region and a source electrode are distinguished and a drain region and a drain electrode are distinguished for convenience of explanation, but the embodiments of the present invention are not limited thereto. The source region may serve as a source electrode, and the drain region may serve as a drain electrode. Also, the source region may serve as the drain electrode, and the drain region may serve as the source electrode.

도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터(100)의 단면도이다.1 is a cross-sectional view of a thin film transistor 100 according to an embodiment of the present invention.

도 1를 참조하면, 본 발명의 일 실시예에 따른 박막 트랜지스터(100)는, 액티브층(130) 및 액티브층(130)과 이격되어 액티브층(130)과 적어도 일부 중첩하는 게이트 전극(160)을 포함한다. 또한, 박막 트랜지스터(100)는 소스 전극(151) 및 드레인 전극(152)을 포함할 수 있다. 액티브층(130) 및 게이트 전극(160)은 기판(110) 상에 배치될 수 있다.Referring to FIG. 1 , a thin film transistor 100 according to an embodiment of the present invention includes an active layer 130 and a gate electrode 160 spaced apart from the active layer 130 and at least partially overlapping the active layer 130 . includes In addition, the thin film transistor 100 may include a source electrode 151 and a drain electrode 152 . The active layer 130 and the gate electrode 160 may be disposed on the substrate 110 .

기판(110)은 유리 및 고분자 수지 중 적어도 하나를 포함할 수 있다. 예를 들어, 기판(110)으로 유리 기판 또는 고분자 수지 기판이 사용될 수 있다. 고분자 수지 기판으로 플라스틱 기판이 있다. 플라스틱 기판은, 플렉서블 특성을 갖는 투명 고분자 수지인 폴리이미드(PI), 폴리카보네이트(PC), 폴리에틸렌(PE), 폴리에스테르, 폴리에틸렌테레프탈레이트(PET) 및 폴리스트렌(PS) 중 적어도 하나를 포함할 수 있다.The substrate 110 may include at least one of glass and polymer resin. For example, a glass substrate or a polymer resin substrate may be used as the substrate 110 . There is a plastic substrate as a polymer resin substrate. The plastic substrate includes at least one of polyimide (PI), polycarbonate (PC), polyethylene (PE), polyester, polyethylene terephthalate (PET), and polystyrene (PS), which are transparent polymer resins having flexible properties. can do.

도 1을 참조하면, 기판(110) 상에 광차단층(120)이 배치될 수 있다. 광차단층(120)은 광을 차단하는 특성을 가질 수 있다. 광차단층(120)은 기판(110)으로부터 입사되는 광을 차단하여, 액티브층(130)을 보호할 수 있다. Referring to FIG. 1 , a light blocking layer 120 may be disposed on a substrate 110 . The light blocking layer 120 may have a property of blocking light. The light blocking layer 120 may block light incident from the substrate 110 to protect the active layer 130 .

광차단층(120)은 금속을 포함할 수 있다. 광차단층(120)은 단일층으로 이루어질 수도 있고, 다층 구조를 가질 수도 있다.The light blocking layer 120 may include metal. The light blocking layer 120 may be formed of a single layer or may have a multi-layer structure.

광차단층(120) 상에 버퍼층(125)이 배치될 수 있다. 버퍼층(125)은 광차단층(120)의 상면을 커버한다. 버퍼층(125)은 절연성을 가지며 액티브층(130)을 보호한다. 버퍼층(125)을 보호층 또는 절연층이라고도 한다.A buffer layer 125 may be disposed on the light blocking layer 120 . The buffer layer 125 covers the upper surface of the light blocking layer 120 . The buffer layer 125 has insulating properties and protects the active layer 130 . The buffer layer 125 is also referred to as a protective layer or an insulating layer.

버퍼층(125)은 절연성을 갖는 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 하프늄 산화물(HfOx), 알루미늄 산화물(AlOx), 지르코늄 산화물(ZrOx), 하프늄 실리케이트 (Hf-SiOx) 및 지르코늄 실리케이트 (Zr-SiOx) 중 적어도 하나를 포함할 수 있다.The buffer layer 125 may include insulating silicon oxide (SiOx), silicon nitride (SiNx), hafnium oxide (HfOx), aluminum oxide (AlOx), zirconium oxide (ZrOx), hafnium silicate (Hf-SiOx), and zirconium silicate (Zr). -SiOx) may include at least one.

도 1을 참조하면, 액티브층(130)은 버퍼층(125) 상에 배치될 수 있다. 액티브층(130)은 광차단층(120)과 중첩한다.Referring to FIG. 1 , the active layer 130 may be disposed on the buffer layer 125 . The active layer 130 overlaps the light blocking layer 120 .

본 발명의 일 실시예에 따르면, 액티브층(130)은 산화물 반도체 물질을 포함할 수 있다. 본 발명의 일 실시예에 따르면, 액티브층(130)은, 예를 들어, 산화물 반도체 물질로 이루어진 산화물 반도체층일 수 있다. According to an embodiment of the present invention, the active layer 130 may include an oxide semiconductor material. According to an embodiment of the present invention, the active layer 130 may be, for example, an oxide semiconductor layer made of an oxide semiconductor material.

본 발명의 일 실시예에 따르면, 액티브층(130)은 서로 중첩하는 제1 액티브층(131) 및 제2 액티브층(132)을 포함할 수 있다. 제1 액티브층(131)과 제2 액티브층(132)이 적층되어 적층 구조를 형성할 수 있다. 제1 액티브층(131)과 제2 액티브층(132)은 서로 접촉할 수 있다. According to one embodiment of the present invention, the active layer 130 may include a first active layer 131 and a second active layer 132 overlapping each other. The first active layer 131 and the second active layer 132 may be stacked to form a stacked structure. The first active layer 131 and the second active layer 132 may contact each other.

보다 구체적으로, 도 1에 도시된 바와 같이, 제1 액티브층(131)의 상면과 제2 액티브층(132)의 하면이 서로 접촉할 수 있다. 본 발명의 일 실시예에 따르면, 제1 액티브층(131)의 상면은 제1 액티브층(131)의 표면 중 기판(110)의 반대쪽 표면을 지칭한다. 제2 액티브층(132)의 하면은 제2 액티브층(132)의 표면 중 기판(110)을 항하는 표면을 지칭한다.More specifically, as shown in FIG. 1 , the upper surface of the first active layer 131 and the lower surface of the second active layer 132 may contact each other. According to an embodiment of the present invention, the upper surface of the first active layer 131 refers to a surface opposite to the substrate 110 among the surfaces of the first active layer 131 . The lower surface of the second active layer 132 refers to a surface of the second active layer 132 facing the substrate 110 .

본 발명의 일 실시예에 따르면, 제1 액티브층(131)과 제2 액티브층(132)은 각각 산화물 반도체 물질을 포함할 수 있다.According to an embodiment of the present invention, each of the first active layer 131 and the second active layer 132 may include an oxide semiconductor material.

제2 액티브층(132)은 제1 액티브층(131) 보다 큰 이동도를 가질 수 있다. 예를 들어, 제2 액티브층(132)은 제1 액티브층(131) 보다 1.5배 이상의 이동도를 가질 수 있다. 보다 구체적으로, 제2 액티브층(132)은 제1 액티브층(131) 보다 1.5배 내지 5배의 이동도를 가질 수 있다. 제2 액티브층(132)은 제1 액티브층(131) 보다 2배 이상의 이동도를 가질 수도 있다.The second active layer 132 may have greater mobility than the first active layer 131 . For example, the second active layer 132 may have a mobility greater than 1.5 times that of the first active layer 131 . More specifically, the second active layer 132 may have a mobility 1.5 to 5 times higher than that of the first active layer 131 . The second active layer 132 may have twice or more mobility than the first active layer 131 .

본 발명의 일 실시예에 따르면, 제1 액티브층(131)은 상대적으로 저이동도 특성을 갖는 산화물 반도체 물질을 포함할 수 있다. 예를 들어, 제1 액티브층(131)은 IGZO(InGaZnO)계 산화물 반도체 물질[Ga 농도≥ In 농도], GZO(GaZnO)계 산화물 반도체 물질, IGO(InGaO)계 산화물 반도체 물질 및 GZTO(GaZnSnO)계 산화물 반도체 물질 중 적어도 하나를 포함할 수 있다.According to an embodiment of the present invention, the first active layer 131 may include an oxide semiconductor material having relatively low mobility. For example, the first active layer 131 may include an IGZO (InGaZnO)-based oxide semiconductor material [Ga concentration ≥ In concentration], a GZO (GaZnO)-based oxide semiconductor material, an IGO (InGaO)-based oxide semiconductor material, and GZTO (GaZnSnO). It may include at least one of the oxide semiconductor materials.

인듐(In)은 산화물 반도체의 이동도를 증가시키고, 갈륨(Ga)은 이동도를 저하시키는 특성을 갖는다. 따라서, 제1 액티브층(131)이 인듐(In)과 갈륨(Ga)을 포함하는 경우, 원자 수 기준으로, 갈륨(Ga)의 농도(at%)가 인듐(In)의 농도(at%)보다 크거나 같도록 설정할 수 있다[Ga 농도≥ In 농도].Indium (In) increases the mobility of the oxide semiconductor, and gallium (Ga) has a characteristic of lowering the mobility. Therefore, when the first active layer 131 includes indium (In) and gallium (Ga), the concentration (at%) of gallium (Ga) is the concentration (at%) of indium (In) based on the number of atoms. It can be set to be greater than or equal to [Ga concentration ≥ In concentration].

본 발명의 일 실시예에 따르면, 제1 액티브층(131)은 아연(Zn) 및 갈륨(Ga)을 포함할 수 있다. 아연(Zn)은 산화물 반도체층의 식각률(etch ratio)을 향상시키는 것으로 알려져 있다. 반면, 갈륨(Ga)은 산화물 반도체층의 구조적 안정성을 향상시키는 것으로 알려져 있다. According to an embodiment of the present invention, the first active layer 131 may include zinc (Zn) and gallium (Ga). Zinc (Zn) is known to improve the etch ratio of the oxide semiconductor layer. On the other hand, gallium (Ga) is known to improve the structural stability of the oxide semiconductor layer.

제1 액티브층(131)의 식각 효율 향상을 위해, 아연(Zn)의 함량이 조절될 수 있다. 제1 액티브층(131)이 아연(Zn) 및 갈륨(Ga)을 포함하는 경우, 원자 수 기준으로, 아연(Zn)의 농도(at%)는 갈륨(Ga)의 농도(at%)의 0.8 내지 2배일 수 있다. 예를 들어, 제1 액티브층(131)에 포함된 아연(Zn)의 농도를 "[Zn]1"이라 하고, 갈륨(Ga)의 농도를 "[Ga]1"이라 할 때, "0.8 ≤ [Zn]1/[Ga]1 ≤ 2"을 만족할 수 있다. In order to improve the etching efficiency of the first active layer 131, the content of zinc (Zn) may be adjusted. When the first active layer 131 includes zinc (Zn) and gallium (Ga), the concentration (at%) of zinc (Zn) is 0.8 of the concentration (at%) of gallium (Ga) based on the number of atoms. may be up to two times. For example, when the concentration of zinc (Zn) included in the first active layer 131 is “[Zn]1” and the concentration of gallium (Ga) is “[Ga]1”, “0.8 ≤ [Zn]1/[Ga]1 ≤ 2" can be satisfied.

아연(Zn)의 농도가 갈륨(Ga) 농도의 0.8배 미만인 경우([Zn]1/[Ga]1 < 0.8), 제1 액티브층(131)의 식각 효율이 저하될 수 있다. 반면, 아연(Zn)의 농도가 갈륨(Ga) 농도의 2배를 초과하는 경우([Zn]1/[Ga]1 > 2), 화학 양론(stoichiometry)의 불균형으로 인하여 상분리(phase segregation)가 발생될 수 있다.When the concentration of zinc (Zn) is less than 0.8 times the concentration of gallium (Ga) ([Zn]1/[Ga]1 < 0.8), the etching efficiency of the first active layer 131 may decrease. On the other hand, when the concentration of zinc (Zn) exceeds twice the concentration of gallium (Ga) ([Zn]1/[Ga]1 > 2), phase segregation occurs due to imbalance in stoichiometry. may occur.

본 발명의 일 실시예에 따르면, 제2 액티브층(132)은 상대적으로 고이동도 특성을 갖는 산화물 반도체 물질을 포함할 수 있다. 본 발명의 일 실시예에 있어서, 고이동도와 저이동도는 제1 액티브층(131)과 제2 액티브층(132)을 비교하기 위한 상대적인 개념이라고 할 수 있다.According to an embodiment of the present invention, the second active layer 132 may include an oxide semiconductor material having relatively high mobility. In one embodiment of the present invention, high mobility and low mobility may be referred to as relative concepts for comparing the first active layer 131 and the second active layer 132 .

고이동도 특성을 갖는 제2 액티브층(132)은 박막 트랜지스터(100)의 메인 채널(main channel) 역할을 할 수 있다.The second active layer 132 having high mobility may serve as a main channel of the thin film transistor 100 .

본 발명의 일 실시예에 따르면, 제2 액티브층(132)은 IGZO(InGaZnO) 계 산화물 반도체 물질[In 농도 > Ga 농도], IZO(InZnO)계 산화물 반도체 물질, IGZTO (InGaZnSnO)계 산화물 반도체 물질, ITZO(InSnZnO)계 산화물 반도체 물질, FIZO (FeInZnO)계 산화물 반도체 물질, ZnO계 산화물 반도체 물질, SIZO(SiInZnO)계 산화물 반도체 물질 및 ZnON(Zn-Oxynitride)계 산화물 반도체 물질 중 적어도 하나를 포함할 수 있다. According to an embodiment of the present invention, the second active layer 132 is an IGZO (InGaZnO)-based oxide semiconductor material [In concentration > Ga concentration], an IZO (InZnO)-based oxide semiconductor material, or an IGZTO (InGaZnSnO)-based oxide semiconductor material. , It may include at least one of an ITZO (InSnZnO)-based oxide semiconductor material, a FIZO (FeInZnO)-based oxide semiconductor material, a ZnO-based oxide semiconductor material, a SIZO (SiInZnO)-based oxide semiconductor material, and a ZnON (Zn-Oxynitride)-based oxide semiconductor material. can

갈륨(Ga)은 산화물 반도체의 이동도를 저하시킬 수 있다. 따라서, 제2 액티브층(132)을 구성하는 인듐(In)계 산화물 반도체가 갈륨(Ga)을 포함하는 경우, 원자 수 기준으로, 인듐(In)의 농도가 갈륨(Ga)의 농도보다 크도록 설정할 수 있다[In 농도 > Ga 농도].Gallium (Ga) may decrease the mobility of an oxide semiconductor. Therefore, when the indium (In)-based oxide semiconductor constituting the second active layer 132 includes gallium (Ga), the concentration of indium (In) is greater than the concentration of gallium (Ga) based on the number of atoms. Can be set [In concentration > Ga concentration].

본 발명의 일 실시예에 따르면, 제1 액티브층(131) 및 제2 액티브층(132)은 각각 인듐(In)을 포함할 수 있다. 이 경우, 원자 수 기준으로, 제2 액티브층(132)의 인듐(In)의 농도(at%)는 제1 액티브층(131)의 인듐(In)의 농도(at%)보다 크거나 같도록 할 수 있다. 보다 구체적으로, 원자 수 기준으로, 제2 액티브층(132)의 인듐(In)의 농도(at%)는 제1 액티브층(131)의 인듐(In)의 농도(at%)보다 클 수 있다.According to an embodiment of the present invention, each of the first active layer 131 and the second active layer 132 may include indium (In). In this case, based on the number of atoms, the concentration (at%) of indium (In) in the second active layer 132 is greater than or equal to the concentration (at%) of indium (In) in the first active layer 131 can do. More specifically, based on the number of atoms, the concentration (at%) of indium (In) in the second active layer 132 may be greater than the concentration (at%) of indium (In) in the first active layer 131 . .

본 발명의 일 실시예에 따르면, 제1 액티브층(131)은 구리(Cu)를 포함한다.According to one embodiment of the present invention, the first active layer 131 includes copper (Cu).

본 발명의 일 실시예에 따르면, 비교적 소량의 구리(Cu)가 제1 액티브층(131)에 골고루 분산된 상태로 존재할 수 있다. 보다 구체적으로, 제1 액티브층(131)은, 저이동도 산화물 반도체 물질층에 구리(Cu)가 균일하게 분산되어 있는 구조를 가질 수 있다.According to an embodiment of the present invention, a relatively small amount of copper (Cu) may exist in a state of being evenly dispersed in the first active layer 131 . More specifically, the first active layer 131 may have a structure in which copper (Cu) is uniformly dispersed in the low-mobility oxide semiconductor material layer.

제1 액티브층(131)에서 구리(Cu)는 이온 상태로 존재할 수 있다. 본 발명의 일 실시예에 따르면, "구리(Cu)"는 구리 원자 및 구리 이온(Cu+ 및 Cu2+)을 모두 포함하는 의미이다.Copper (Cu) may exist in an ionic state in the first active layer 131 . According to one embodiment of the present invention, "copper (Cu)" is meant to include both copper atoms and copper ions (Cu + and Cu 2+ ).

본 발명의 일 실시예에 따르면, 구리(Cu)는 Cu+ 및 Cu2+ 중 적어도 하나를 포함할 수 있다. 이온 상태인 Cu+ 또는 Cu2+ 는 본 발명의 일 실시예에 따른 구리(Cu)에 해당된다. 본 발명의 일 실시예에 따르면, 구리(Cu)는 Cu+ 및 Cu2+ 모두를 포함할 수도 있다.According to an embodiment of the present invention, copper (Cu) may include at least one of Cu + and Cu 2+ . Cu + or Cu 2+ in an ionic state corresponds to copper (Cu) according to an embodiment of the present invention. According to an embodiment of the present invention, copper (Cu) may include both Cu + and Cu 2+ .

제1 액티브층(131)에서 구리(Cu)는 산소(O) 또는 다른 원소와 결합할 수도 있고, 다른 금속과 합금 형태로 존재할 수도 있다. 제1 액티브층(131)에서 구리(Cu)는 산소(O)와 결합하여 CuO 및 Cu2O 중 적어도 하나를 형성할 수 있다.In the first active layer 131 , copper (Cu) may be combined with oxygen (O) or other elements, or may exist in the form of an alloy with other metals. In the first active layer 131 , copper (Cu) may combine with oxygen (O) to form at least one of CuO and Cu 2 O.

예를 들어, 구리(Cu)가 산소(O)와 결합하는 경우, 구리(Cu)는 Cu2O 또는 CuO 상태로 존재할 수 있다. 구리(Cu)가 Cu2O 상태로 존재할 때, 구리(Cu)는 1가 이온(Cu+) 상태라고 할 수 있다. 구리(Cu)가 CuO 상태로 존재할 때, 구리(Cu)는 2가 이온(Cu2+) 상태라고 할 수 있다.For example, when copper (Cu) is combined with oxygen (O), copper (Cu) may exist in a Cu 2 O or CuO state. When copper (Cu) exists in a Cu 2 O state, copper (Cu) may be said to be in a monovalent ion (Cu + ) state. When copper (Cu) exists in a CuO state, copper (Cu) can be said to be in a divalent ion (Cu 2+ ) state.

제1 액티브층(131)에서 Cu2+ 의 농도가 Cu+ 의 농도보다 클 수 있다. 제1 액티브층(131)에서 구리(Cu)는 주로 2가 이온(Cu2+) 상태로 존재할 수 있다.The concentration of Cu 2+ in the first active layer 131 may be greater than the concentration of Cu + . In the first active layer 131 , copper (Cu) may mainly exist in a divalent ion (Cu 2+ ) state.

본 발명의 일 실시예에 따르면, 제1 액티브층(131)에서 구리(Cu)의 농도가 균일할 수 있다. 보다 구체적으로, 제1 액티브층(131)의 전체 영역에서 구리(Cu)의 농도가 실질적으로 동일할 수 있다. 여기서, 실질적으로 동일하다는 것은, 측정 오차가 발생하는 것을 고려할 때, 측정 값에 차이가 없는 것으로 볼 수 있는 상태를 의미한다.According to an embodiment of the present invention, the concentration of copper (Cu) in the first active layer 131 may be uniform. More specifically, the concentration of copper (Cu) may be substantially the same in the entire region of the first active layer 131 . Here, substantially the same means a state in which it can be seen that there is no difference in measured values when considering the occurrence of measurement errors.

본 발명의 일 실시예에 따르면, 제1 액티브층(131)의 형성 단계에서, 다른 재료들과 구리(Cu)를 함께 혼합하여 사용함으로써, 제1 액티브층(131)에서 구리(Cu)의 농도가 균일해지도록 할 수 있다. 예를 들어, 금속 또는 금속 산화물을 원료 물질로 사용하는 스퍼터링(sputtering)에 의하여 제1 액티브층(131)이 형성되는 경우, 스퍼터링(sputtering)을 위한 원료 물질에 구리(Cu)를 균일하게 혼합하여 스퍼터링(sputtering)을 진행함으로써, 구리(Cu)가 전체적으로 균일한 농도로 분산되어 있는 제1 액티브층(131)이 형성될 수 있다. According to an embodiment of the present invention, in the forming step of the first active layer 131, by mixing and using copper (Cu) with other materials, the concentration of copper (Cu) in the first active layer 131 can be made uniform. For example, when the first active layer 131 is formed by sputtering using a metal or metal oxide as a raw material, copper (Cu) is uniformly mixed with the raw material for sputtering. By performing sputtering, the first active layer 131 in which copper (Cu) is dispersed at a uniform concentration throughout may be formed.

도 2는 제1 액티브층(131)의 구성을 설명하기 위한 개략적인 단면도이다.2 is a schematic cross-sectional view for explaining the configuration of the first active layer 131 .

본 발명의 일 실시예에 따르면, 제1 액티브층(131)의 각 부분의 깊이는 제1 액티브층(131)의 상부 표면으로부터 기판(110)을 향하는 방향의 거리로 정의될 수 있다.According to an embodiment of the present invention, the depth of each portion of the first active layer 131 may be defined as a distance from the top surface of the first active layer 131 toward the substrate 110 .

도 2에서 제1 액티브층(131)의 상부 표면의 깊이는 0이며, "dep0"로 표시된다. 본 발명의 일 실시예에 따르면, 제1 액티브층(131)의 상부 표면의 서로 다른 지점에서 구리(Cu)의 농도가 서로 동일할 수 있다.In FIG. 2 , the depth of the upper surface of the first active layer 131 is 0 and is indicated as “dep0”. According to an embodiment of the present invention, concentrations of copper (Cu) may be the same at different points on the upper surface of the first active layer 131 .

도 2에서 L1, L2 및 L3의 깊이는 dep1이다. 본 발명의 일 실시예에 따르면, L1, L2 및 L3 지점에서 구리(Cu)의 농도는 서로 동일하며, 표면의 구리(Cu)의 농도와 동일할 수 있다. 도 2에서 L4, L5 및 L6의 깊이는 dep2이다. 본 발명의 일 실시예에 따르면, L4, L5 및 L6에서 구리(Cu)의 농도는 서로 동일하며, 표면의 구리(Cu)의 농도와 동일할 수 있다.In Fig. 2, the depths of L1, L2 and L3 are dep1. According to one embodiment of the present invention, the concentrations of copper (Cu) at points L1, L2, and L3 are equal to each other, and may be equal to the concentration of copper (Cu) on the surface. In Fig. 2, the depth of L4, L5 and L6 is dep2. According to an embodiment of the present invention, concentrations of copper (Cu) in L4, L5, and L6 are equal to each other, and may be equal to the concentration of copper (Cu) on the surface.

제1 액티브층(131)의 깊이에 따른 이온의 농도는, 예를 들어, ToF-SIMS(Time of Flight Secondary Ion Mass Spectrometry)를 이용하는 깊이 프로파일(ToF-SIMS depth profile)에 의해 측정될 수 있다.The ion concentration according to the depth of the first active layer 131 may be measured by, for example, a ToF-SIMS depth profile using Time of Flight Secondary Ion Mass Spectrometry (ToF-SIMS).

본 발명의 일 실시예에 따르면, 제1 액티브층(131) 전체 영역에 걸쳐 구리(Cu)의 농도가 일정하기 때문에, 위치별 구리(Cu) 농도 편차가 발생하지 않아, 구리(Cu)의 농도 편차에 기인하는 박막 트랜지스터(100)의 성능 편차가 방지될 수 있다. 예를 들어, 구리(Cu) 이온에 의하여 제1 액티브층(131)과 제2 액티브층(132)의 경계 부분에서 발생되는 인위적인 결함(defect)이 채널부 (130n) 전체 영역에 걸쳐 균일할 수 있다. 그 결과, 채널부(130n)에서 위치별 전류 편차가 방지될 수 있고, 박막 트랜지스터(100)의 구동 안정성이 향상될 수 있다. According to an embodiment of the present invention, since the concentration of copper (Cu) is constant over the entire region of the first active layer 131, there is no variation in the concentration of copper (Cu) for each position, and thus the concentration of copper (Cu) Variation in performance of the thin film transistor 100 due to variation can be prevented. For example, artificial defects generated at the boundary between the first active layer 131 and the second active layer 132 by copper (Cu) ions may be uniform over the entire area of the channel portion 130n. there is. As a result, current deviation by position in the channel portion 130n may be prevented, and driving stability of the thin film transistor 100 may be improved.

또한, 대면적 기판(110) 상에 복수개의 박막 트랜지스터(100)가 배치되는 경우에도, 각 위치별 박막 트랜지스터(100)의 성능 편차가 방지되어, 박막 트랜지스터(100) 성능의 균일성이 보장될 수 있다.In addition, even when a plurality of thin film transistors 100 are disposed on the large-area substrate 110, performance deviation of the thin film transistors 100 for each position is prevented, and uniformity of performance of the thin film transistors 100 can be ensured. can

본 발명의 일 실시예에 따르면, 구리(Cu) 이온은 결함 상태(defect state)를 유발하여, 박막 트랜지스터(100)의 s-팩터(s-factor)를 증가시킬 수 있다. According to an embodiment of the present invention, copper (Cu) ions may cause a defect state to increase the s-factor of the thin film transistor 100 .

예를 들어, 제1 액티브층(131)에서 구리(Cu)의 적어도 일부는 산소와 결합할 수 있다. 산소와 결합된 구리(Cu)는 제1 액티브층(131)에 인위적인 결함(defect)을 형성한 것과 같은 효과를 나타낼 수 있고, 제1 액티브층(131)과 접촉하고 있는 제2 액티브층(132)에도 인위적인 결함(defect)이 형성되도록 할 수 있다.For example, at least a portion of copper (Cu) in the first active layer 131 may combine with oxygen. Copper (Cu) combined with oxygen can exhibit the same effect as forming an artificial defect in the first active layer 131, and the second active layer 132 in contact with the first active layer 131 ) can also cause artificial defects to be formed.

인위적인 결함(defect)을 유발할 수 있는 구리(Cu)는, 억셉터 유사 트랩(acceptor like trap)을 형성하여, 박막 트랜지스터(100)의 s-팩터(s-factor)를 증가시킬 수 있다.Copper (Cu), which may cause artificial defects, may increase the s-factor of the thin film transistor 100 by forming an acceptor like trap.

보다 구체적으로, 제1 액티브층(131)에 포함된 구리 이온(Cu2+)으로 인하여, 제1 액티브층(131)과 접촉하는 제2 액티브층(132)의 표면에서도 억셉터 유사 트랩(acceptor like trap)이 형성될 수 있다. 그 결과, 문턱 전압(Vth) 구간에서, 메인 채널인 제2 액티브층(132)의 캐리어(electron)의 이동도가 저하될 수 있으며, 이로 인해, 박막 트랜지스터(100)의 s-팩터(s-factor)가 증가될 수 있다.More specifically, due to copper ions (Cu 2+ ) included in the first active layer 131, the surface of the second active layer 132 in contact with the first active layer 131 also has an acceptor-like trap (acceptor trap). like trap) can be formed. As a result, in the threshold voltage (Vth) period, the mobility of carriers (electrons) of the second active layer 132, which is the main channel, may be lowered. As a result, the s-factor (s- factor) can be increased.

본 발명의 일 실시예에 따르면, 제1 액티브층(131)에 구리가 비교적 소량으로 포함되기 때문에, 구리(Cu)에 의한 박막 트랜지스터(100) 전류 특성 저하는 크지 않을 수 있다. 그 결과, 박막 트랜지스터(100)의 전기적 특성 저하 없이, 박막 트랜지스터(100)의 s-팩터(s-factor)가 증가될 수 있다.According to one embodiment of the present invention, since a relatively small amount of copper is included in the first active layer 131, current characteristics of the thin film transistor 100 may not be greatly deteriorated by copper (Cu). As a result, the s-factor of the thin film transistor 100 may be increased without deterioration of electrical characteristics of the thin film transistor 100 .

또한, 구리(Cu)의 적어도 일부는 산소와 결합하여 CuO와 같은 안정적인 결합을 형성할 수 있기 때문에, 액티브층(130)의 안정성이 향상될 수 있다. 본 발명의 일 실시예에 따르면, 구리(Cu)는 1가 이온(Cu+) 상태(예: Cu2O) 및 결합과 같은 2가 이온(Cu2+) 상태(예; CuO)가 혼합된 상태로 존재할 수 있다. 그 결과, 구리(Cu)가 2가 이온(Cu2+) 상태로만 존재하는 경우와 비교하여, 상 변이 확률이 감소되어 열역학적 안정성이 향상될 수 있다. 그 결과, 박막 트랜지스터(100)의 PBTS 특성 변화가 감소될 수 있다.In addition, since at least a portion of copper (Cu) can combine with oxygen to form a stable bond such as CuO, the stability of the active layer 130 can be improved. According to an embodiment of the present invention, copper (Cu) is a mixture of a monovalent ion (Cu + ) state (eg, Cu 2 O) and a divalent ion (Cu 2+ ) state (eg, CuO) such as a bond. state can exist. As a result, compared to the case where copper (Cu) exists only in a divalent ion (Cu 2+ ) state, the probability of phase transition is reduced and thermodynamic stability can be improved. As a result, variations in PBTS characteristics of the thin film transistor 100 may be reduced.

따라서, 본 발명의 일 실시예에 따른 박막 트랜지스터(100)는 큰 s-팩터(s-factor)를 가질 뿐 아니라, 우수한 안정성을 가질 수 있다.Accordingly, the thin film transistor 100 according to an embodiment of the present invention may have a large s-factor and excellent stability.

결함 상태(defect state) 형성에 의한 s-팩터(s-factor) 향상 및 전류 특성 저하 방지를 고려하여, 제1 액티브층(131)에 포함된 구리(Cu)의 함량이 조절될 수 있다.The content of copper (Cu) included in the first active layer 131 may be adjusted in consideration of improving the s-factor due to the formation of a defect state and preventing a decrease in current characteristics.

본 발명의 일 실시예에 따르면, 제1 액티브층(131)의 전체 금속 원소 중 구리의 비율은 5 원자%(at %) 이하로 조절될 수 있다. According to one embodiment of the present invention, the ratio of copper among the total metal elements of the first active layer 131 may be adjusted to 5 atomic % (at %) or less.

본 발명의 일 실시예에 따르면, 원자%(at %)는 제1 액티브층(131)을 구성하는 전체 금속 원자 수 대비 구리(Cu)의 원자 수 비율로 계산될 수 있다. 제1 액티브층(131)을 구성하는 전체 금속 원자 수는 산소(O)의 원자 수를 포함하지 않는다. 제1 액티브층(131)을 구성하는 각 금속의 원자%(at %)는 ToF-SIMS(Time of Flight Secondary Ion Mass Spectrometry)에 의해 계산될 수 있다. According to an embodiment of the present invention, atomic % (at %) may be calculated as a ratio of the number of atoms of copper (Cu) to the total number of metal atoms constituting the first active layer 131 . The total number of metal atoms constituting the first active layer 131 does not include the number of oxygen (O) atoms. Atomic % (at %) of each metal constituting the first active layer 131 may be calculated by Time of Flight Secondary Ion Mass Spectrometry (ToF-SIMS).

제1 액티브층(131)의 전체 금속 원소 중 구리의 비율이 5 원자%(at %)를 초과하는 경우, 과도한 결함(defect) 형성 및 과도한 캐리어 트랩으로 인하여 결함 박막 트랜지스터(100)의 전류 특성 및 전기적 특성이 저하될 수 있다. When the ratio of copper among the total metal elements of the first active layer 131 exceeds 5 atomic % (at %), current characteristics of the defective thin film transistor 100 due to excessive defect formation and excessive carrier trapping, and Electrical properties may deteriorate.

한편, 제1 액티브층(131)의 구리(Cu) 농도가 0.1 원자%(at %) 미만인 경우, 구리(Cu)에 의한 결함(defect) 형성 및 s-팩터 증가 효과가 거의 나타나지 않을 수 있고, 박막 트랜지스터(100)의 안정성 향상 효과가 미미할 수 있다. On the other hand, when the concentration of copper (Cu) in the first active layer 131 is less than 0.1 atomic % (at %), the formation of defects and the effect of increasing the s-factor due to copper (Cu) may hardly appear, The stability improvement effect of the thin film transistor 100 may be insignificant.

따라서, 본 발명의 일 실시예에 따르면, 제1 액티브층(131)의 전체 금속 원소 중 구리의 비율은 0.1 내지 5.0 원자%(at %)의 범위로 조정될 수 있다.Accordingly, according to one embodiment of the present invention, the ratio of copper among the total metal elements of the first active layer 131 may be adjusted in the range of 0.1 to 5.0 atomic % (at %).

본 발명의 일 실시예에 따르면, 박막 트랜지스터(100)의 s-팩터 증가 효과가 현저해지도록 하기 위해, 제1 액티브층(131)의 전체 금속 원소 중 구리의 비율은 1.0 원자%(at %) 이상이 될 수도 있다. 또한, 캐리어 트랩을 감소시켜 박막 트랜지스터(100)의 전류 특성을 향상시키기 위하여, 제1 액티브층(131)의 전체 금속 원소 중 구리의 비율은 4.0 원자%(at %) 이하로 조정될 수 있고, 3.0 원자%(at %) 이하로 조정될 수도 있다. According to one embodiment of the present invention, in order to increase the s-factor of the thin film transistor 100 significantly, the ratio of copper among all metal elements in the first active layer 131 is 1.0 atomic % (at %) could be more than that. In addition, in order to improve current characteristics of the thin film transistor 100 by reducing carrier traps, the ratio of copper among all metal elements of the first active layer 131 may be adjusted to 4.0 atomic % (at %) or less, and 3.0 atomic % (at %) or less. It may be adjusted to atomic % (at %) or less.

예를 들어, 제1 액티브층(131)의 전체 금속 원소 중 구리의 비율은 1.0 내지 4.0 원자%(at %)가 될 수도 있고, 1.0 내지 3.0 원자%(at %)가 될 수도 있고, 1.5 내지 2.5 원자%(at %)가 될 수도 있다.For example, the ratio of copper among all metal elements of the first active layer 131 may be 1.0 to 4.0 atomic % (at %), 1.0 to 3.0 atomic % (at %), or 1.5 to 4.0 atomic % (at %). It may be 2.5 atomic percent (at %).

본 발명의 일 실시예에 따르면, 액티브층(130)은 채널부(130n), 제1 연결부(130a) 및 제2 연결부(130b)를 포함할 수 있다. 액티브층(130)의 선택적 도체화에 의하여 제1 연결부(130a) 및 제2 연결부(130b)가 형성될 수 있다. 제1 연결부(130a) 및 제2 연결부(130b)는 일반적으로 채널부(130n)의 양쪽에 배치된다.According to an embodiment of the present invention, the active layer 130 may include a channel portion 130n, a first connection portion 130a, and a second connection portion 130b. The first connection portion 130a and the second connection portion 130b may be formed by selectively conducting the active layer 130 . The first connection part 130a and the second connection part 130b are generally disposed on both sides of the channel part 130n.

채널부(130n)는 반도체 특성을 갖는다. 채널부(130n)는 광차단층(120)과 중첩한다. 광차단층(120)은 기판(110)으로부터 입사되는 광이 액티브층(130)의 채널부(130n)에 도달하는 것을 방지하여, 채널부(130n)를 보호할 수 있다. 또한, 채널부(130n)는 게이트 전극(160)과 중첩한다.The channel portion 130n has semiconductor characteristics. The channel portion 130n overlaps the light blocking layer 120 . The light blocking layer 120 may prevent light incident from the substrate 110 from reaching the channel portion 130n of the active layer 130, thereby protecting the channel portion 130n. Also, the channel portion 130n overlaps the gate electrode 160 .

액티브층(130) 상에 게이트 절연막(140)이 배치된다. 게이트 절연막(140)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 하프늄 산화물(HfOx), 알루미늄 산화물(AlOx), 지르코늄 산화물(ZrOx), 하프늄 실리케이트 (Hf-SiOx), 지르코늄 실리케이트 (Zr-SiOx) 중 적어도 하나를 포함할 도 있다. 게이트 절연막(140)은 단일막 구조를 가질 수도 있고, 다층막 구조를 가질 수도 있다.A gate insulating layer 140 is disposed on the active layer 130 . The gate insulating layer 140 may include silicon oxide (SiOx), silicon nitride (SiNx), hafnium oxide (HfOx), aluminum oxide (AlOx), zirconium oxide (ZrOx), hafnium silicate (Hf-SiOx), zirconium silicate (Zr-SiOx) ) may also include at least one of them. The gate insulating film 140 may have a single film structure or a multi-layer structure.

게이트 절연막(140) 상에 게이트 전극(160)이 배치된다. 게이트 전극(160)은 액티브층(130)과 이격되어, 액티브층(130)과 적어도 일부 중첩한다. 게이트 전극(160)은 액티브층(130)의 채널부(130n)와 중첩한다.A gate electrode 160 is disposed on the gate insulating layer 140 . The gate electrode 160 is spaced apart from the active layer 130 and at least partially overlaps the active layer 130 . The gate electrode 160 overlaps the channel portion 130n of the active layer 130 .

게이트 전극(160)은 알루미늄(Al)이나 알루미늄 합금과 같은 알루미늄 계열의 금속, 은(Ag)이나 은 합금과 같은 은 계열의 금속, 구리(Cu)나 구리 합금과 같은 구리 계열의 금속, 몰리브덴(Mo)이나 몰리브덴 합금과 같은 몰리브덴 계열의 금속, 크롬(Cr), 탄탈륨(Ta), 네오듐(Nd) 및 티타늄(Ti) 중 적어도 하나를 포함할 수 있다. 게이트 전극(160)은 물리적 성질이 다른 적어도 두 개의 도전막을 포함하는 다층막 구조를 가질 수도 있다.The gate electrode 160 is made of an aluminum-based metal such as aluminum (Al) or an aluminum alloy, a silver-based metal such as silver (Ag) or a silver alloy, a copper-based metal such as copper (Cu) or a copper alloy, or molybdenum ( Mo) or a molybdenum-based metal such as a molybdenum alloy, at least one of chromium (Cr), tantalum (Ta), neodymium (Nd), and titanium (Ti). The gate electrode 160 may have a multilayer structure including at least two conductive layers having different physical properties.

본 발명의 일 실시예에 따르면, 게이트 전극(160)을 마스크로 하는 선택적 도체화에 의하여, 액티브층(130)이 선택적으로 도체화될 수 있다. According to an exemplary embodiment of the present invention, the active layer 130 may be selectively conductive by selectively conducting the gate electrode 160 as a mask.

액티브층(130) 중 게이트 전극(160)과 중첩하는 영역은 도체화되지 않아 채널부(130n)가 된다. 액티브층(130) 중 게이트 전극(160)과 중첩하지 않는 영역은 도체화되어 제1 연결부(130a) 및 제2 연결부(130b)가 된다. A region of the active layer 130 overlapping the gate electrode 160 is not conductive and becomes the channel portion 130n. A region of the active layer 130 that does not overlap with the gate electrode 160 is conductive to become the first connection portion 130a and the second connection portion 130b.

본 발명의 일 실시예에 따르면, 예를 들어, 플라즈마 처리 또는 드라이 에치에 의하여 액티브층(130)이 선택적으로 도체화될 수 있다. 또한, 도펀트를 이용하는 도핑에 의하여 액티브층(130)이 선택적으로 도체화될 수도 있고, 광조사에 의하여 액티브층(130)이 선택적으로 도체화될 수도 있다.According to an embodiment of the present invention, the active layer 130 may be selectively made conductive by, for example, plasma treatment or dry etching. In addition, the active layer 130 may be selectively made conductive by doping using a dopant, or the active layer 130 may be selectively made conductive by light irradiation.

게이트 전극(160) 상에 층간 절연막(170)이 배치될 수 있다. 층간 절연막(170)은 절연 물질로 이루어진 절연층이다. 구체적으로, 층간 절연막(170)은 유기물로 이루어질 수도 있고, 무기물로 이루어질 수도 있으며, 유기물층과 무기물층의 적층체로 이루어질 수도 있다.An interlayer insulating layer 170 may be disposed on the gate electrode 160 . The interlayer insulating film 170 is an insulating layer made of an insulating material. Specifically, the interlayer insulating film 170 may be made of an organic material, an inorganic material, or a laminate of an organic material layer and an inorganic material layer.

층간 절연막(170) 상에 소스 전극(151) 및 드레인 전극(152)이 배치될 수 있다. 소스 전극(151)과 드레인 전극(152)은 서로 이격되어 각각 액티브층(130)과 연결된다. 소스 전극(151)과 드레인 전극(152)은 층간 절연막(170)에 형성된 콘택홀을 통하여 각각 액티브층(130)의 제1 연결부(130a) 및 제2 연결부(130b)와 연결될 수 있다. A source electrode 151 and a drain electrode 152 may be disposed on the interlayer insulating layer 170 . The source electrode 151 and the drain electrode 152 are spaced apart from each other and connected to the active layer 130 , respectively. The source electrode 151 and the drain electrode 152 may be connected to the first connection portion 130a and the second connection portion 130b of the active layer 130 through contact holes formed in the interlayer insulating layer 170 , respectively.

소스 전극(151) 및 드레인 전극(152)은 각각 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오듐(Nd), 구리(Cu), 및 이들의 합금 중 적어도 하나를 포함할 수 있다. 소스 전극(151) 및 드레인 전극(152)은 각각 금속 또는 금속의 합금으로 된 단일층으로 이루어질 수도 있고, 2층 이상의 다층으로 이루어질 수도 있다. The source electrode 151 and the drain electrode 152 are made of molybdenum (Mo), aluminum (Al), chromium (Cr), gold (Au), titanium (Ti), nickel (Ni), neodymium (Nd), copper, respectively. (Cu), and at least one of alloys thereof. Each of the source electrode 151 and the drain electrode 152 may be formed of a single layer made of a metal or a metal alloy, or may be formed of multiple layers of two or more layers.

본 발명의 일 실시예에 따르면, 제1 연결부(130a) 및 제2 연결부(130b) 중 어느 하나는 소스 영역이 되고, 다른 하나는 드레인 영역이 될 수 있다. 소스 영역은 소스 전극(151)과 연결되는 소스 연결부 역할을 할 수 있다. 드레인 영역은 드레인 전극(152)과 연결되는 드레인 연결부 역할을 할 수 있다. According to an embodiment of the present invention, one of the first connection portion 130a and the second connection portion 130b may serve as a source region and the other may serve as a drain region. The source region may serve as a source connection portion connected to the source electrode 151 . The drain region may serve as a drain connection portion connected to the drain electrode 152 .

도면에 도시된 제1 연결부(130a)와 제2 연결부(130b)는 설명의 편의를 위하여 구별된 것일 뿐, 제1 연결부(130a)와 제2 연결부(130b)는 서로 바뀔 수도 있다. 제1 연결부(130a)가 소스 영역이 되고, 제2 연결부(130b)가 드레인 영역이 될 수 있다. 또한, 제1 연결부(130a)가 드레인 영역이 되고, 제2 연결부(130b)가 소스 영역이 될 수도 있다. The first connection part 130a and the second connection part 130b shown in the drawing are only distinguished for convenience of explanation, and the first connection part 130a and the second connection part 130b may be interchanged. The first connection portion 130a may serve as a source region, and the second connection portion 130b may serve as a drain region. Also, the first connection portion 130a may serve as a drain region and the second connection portion 130b may serve as a source region.

본 발명의 일 실시예에 따르면, 제1 연결부(130a)가 소스 전극 역할을 할 수도 있고, 드레인 전극 역할을 할 수도 있다. 또한, 제2 연결부(130b)가 드레인 전극 역할을 할 수도 있고, 소스 전극 역할을 할 수도 있다.According to an embodiment of the present invention, the first connection portion 130a may serve as a source electrode or a drain electrode. Also, the second connection portion 130b may serve as a drain electrode or a source electrode.

액티브층(130), 게이트 전극(160), 소스 전극(151) 및 드레인 전극(152)에 의하여 박막 트랜지스터(TFT)가 구성될 수 있다. A thin film transistor (TFT) may be formed by the active layer 130 , the gate electrode 160 , the source electrode 151 and the drain electrode 152 .

도 3은 본 발명의 다른 일 실시예에 따른 박막 트랜지스터(200)의 단면도이다. 이하, 중복을 피하기 위하여 이미 설명된 구성에 대한 설명은 생략된다.3 is a cross-sectional view of a thin film transistor 200 according to another embodiment of the present invention. Hereinafter, a description of the already described configuration is omitted to avoid redundancy.

도 3을 참조하면, 게이트 절연막(140)이 패턴화되지 않고, 액티브층(130)의 상면 전체를 커버할 수 있다. 또한, 게이트 절연막(140)은 콘택홀 영역을 제외하고 기판(110)의 상부 전체를 커버할 수도 있다.Referring to FIG. 3 , the gate insulating layer 140 may cover the entire upper surface of the active layer 130 without being patterned. In addition, the gate insulating layer 140 may cover the entire upper portion of the substrate 110 except for the contact hole region.

게이트 절연막(140)이 패턴화되지 않고, 액티브층(130)의 상면 전체를 커버하는 경우, 도펀트를 이용하는 도핑에 의하여 액티브층(130)이 선택적으로 도체화될 수 있다. 그 결과, 게이트 절연막(140)이 패턴화되지 않더라도 액티브층(130)의 제1 연결부(130a) 및 제2 연결부(130b)가 형성될 수 있다.When the gate insulating layer 140 is not patterned and covers the entire top surface of the active layer 130, the active layer 130 may be selectively made conductive by doping using a dopant. As a result, the first connection portion 130a and the second connection portion 130b of the active layer 130 may be formed even when the gate insulating layer 140 is not patterned.

도 4는 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터(300)의 단면도이다.4 is a cross-sectional view of a thin film transistor 300 according to another embodiment of the present invention.

도 4의 박막 트랜지스터(300)는 도 1의 박막 트랜지스터(100)와 비교하여, 제1 액티브층(131)과 제2 액티브층(132)의 배치 위치가 서로 다르다. 도 4의 박막 트랜지스터(300)에서, 도 1의 박막 트랜지스터(100)와 마찬가지로, 제1 액티브층(131)은 구리(Cu)를 포함하고, 제2 액티브층(132)은 메인 채널층 역할을 한다. Compared to the thin film transistor 100 of FIG. 1 , the thin film transistor 300 of FIG. 4 has different arrangement positions of the first active layer 131 and the second active layer 132 . In the thin film transistor 300 of FIG. 4, like the thin film transistor 100 of FIG. 1, the first active layer 131 includes copper (Cu), and the second active layer 132 serves as a main channel layer. do.

도 1의 박막 트랜지스터(100)에서는, 제1 액티브층(131)이 제2 액티브층(132)의 하부에 배치되고, 제1 액티브층(131)의 상면이 제2 액티브층(132)의 하면과 접촉한다. 반면, 도 4의 박막 트랜지스터(300)에서는, 제1 액티브층(131)이 제2 액티브층(132)의 상부에 배치되고, 제1 액티브층(131)의 하면이 제2 액티브층(132)의 상면과 접촉한다.In the thin film transistor 100 of FIG. 1 , the first active layer 131 is disposed under the second active layer 132, and the upper surface of the first active layer 131 is the lower surface of the second active layer 132. come into contact with On the other hand, in the thin film transistor 300 of FIG. 4 , the first active layer 131 is disposed above the second active layer 132, and the lower surface of the first active layer 131 is the second active layer 132. in contact with the upper surface of

도 5는 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터(400)의 단면도이다.5 is a cross-sectional view of a thin film transistor 400 according to another embodiment of the present invention.

도 5의 박막 트랜지스터(400)는 제3 액티브층(1331)을 포함한다.The thin film transistor 400 of FIG. 5 includes a third active layer 1331 .

도 5를 참조하면, 제3 액티브층(1331)은 제2 액티브층(132)과 접촉한다. 제2 액티브층(132)은 메인 채널층 역할을 하며, 제1 액티브층(131)과 제3 액티브층(1331) 사이에 배치된다. Referring to FIG. 5 , the third active layer 1331 contacts the second active layer 132 . The second active layer 132 serves as a main channel layer and is disposed between the first active layer 131 and the third active layer 1331 .

본 발명의 또 다른 일 실시예에 따르면, 제3 액티브층(1331)은 구리(Cu)를 포함할 수 있다. According to another embodiment of the present invention, the third active layer 1331 may include copper (Cu).

제3 액티브층(1331)은 제1 액티브층(131)과 동일한 금속 조성을 가질 수 있다. 그러나, 본 발명의 또 다른 일 실시예가 이에 한정되는 것은 아니며, 제3 액티브층(1331)은 제1 액티브층(131)과 다른 금속 조성을 가질 수도 있다.The third active layer 1331 may have the same metal composition as the first active layer 131 . However, another embodiment of the present invention is not limited thereto, and the third active layer 1331 may have a metal composition different from that of the first active layer 131 .

본 발명의 일 실시예에 따르면, 제3 액티브층(1331)의 전체 금속 원소 중 구리의 비율은 0.1 내지 5.0 원자%(at %)의 범위로 조정될 수 있다. 보다 구체적으로, 제3 액티브층(1331)의 전체 금속 원소 중 구리의 비율은 1.0 내지 4.0 원자%(at %)가 될 수도 있고, 1.0 내지 3.0 원자%(at %)가 될 수도 있고, 1.5 내지 2.5 원자%(at %)가 될 수도 있다.According to an embodiment of the present invention, the ratio of copper among all metal elements of the third active layer 1331 may be adjusted in the range of 0.1 to 5.0 atomic % (at %). More specifically, the ratio of copper among all metal elements in the third active layer 1331 may be 1.0 to 4.0 atomic % (at %), 1.0 to 3.0 atomic % (at %), or 1.5 to 3.0 atomic % (at %). It may be 2.5 atomic percent (at %).

도 6은 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터(500)의 단면도이다.6 is a cross-sectional view of a thin film transistor 500 according to another embodiment of the present invention.

도 6의 박막 트랜지스터(500)는 제3 액티브층(1332)을 포함한다. 도 6을 참조하면, 제3 액티브층(1332)은 제2 액티브층(132)과 접촉한다. 제2 액티브층(132)은 제1 액티브층(131)과 제3 액티브층(1332) 사이에 배치된다. The thin film transistor 500 of FIG. 6 includes a third active layer 1332 . Referring to FIG. 6 , the third active layer 1332 contacts the second active layer 132 . The second active layer 132 is disposed between the first active layer 131 and the third active layer 1332 .

본 발명의 또 다른 일 실시예에 따르면, 제3 액티브층(1332)은 구리(Cu)를 포함하지 않을 수 있다. 제2 액티브층(132)을 중심으로, 제2 액티브층(132)의 한쪽에는 구리(Cu)를 포함하는 제1 액티브층(131)이 배치되고, 제2 액티브층(132) 다른 쪽에는 구리(Cu)를 포함하지 않는 제3 액티브층(1332)이 배치될 수 있다.According to another embodiment of the present invention, the third active layer 1332 may not include copper (Cu). With the second active layer 132 as the center, the first active layer 131 including copper (Cu) is disposed on one side of the second active layer 132, and copper is disposed on the other side of the second active layer 132. A third active layer 1332 that does not contain (Cu) may be disposed.

본 발명의 또 다른 일 실시예에 따르면, 제3 액티브층(1332)은 제2 액티브층(132)보다 낮은 이동도를 가질 수 있다. 그에 따라, 제2 액티브층(132)이 메인 채널층 역할을 할 수 있다. According to another embodiment of the present invention, the third active layer 1332 may have lower mobility than the second active layer 132 . Accordingly, the second active layer 132 may serve as a main channel layer.

메인 채널층 역할을 하는 제2 액티브층(132)은 구리(Cu)를 포함하는 제1 액티브층(131)과 접촉하기 때문에, 제1 액티브층(131)과 접촉하는 제2 액티브층(132)의 표면에서 억셉터 유사 트랩(acceptor like trap)이 형성될 수 있고, 그 결과, 박막 트랜지스터(500)의 s-팩터(s-factor)가 증가될 수 있다.Since the second active layer 132 serving as the main channel layer contacts the first active layer 131 including copper (Cu), the second active layer 132 in contact with the first active layer 131 An acceptor-like trap may be formed on the surface of , and as a result, the s-factor of the thin film transistor 500 may be increased.

도 6을 참조하면, 기판(110)에 가까운 쪽으로부터 제1 액티브층(131), 제2 액티브층(132) 및 제3 액티브층(1332)이 순차적으로 배치될 수 있다.Referring to FIG. 6 , the first active layer 131 , the second active layer 132 , and the third active layer 1332 may be sequentially disposed from a side closer to the substrate 110 .

도 7은 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터(600)의 단면도이다.7 is a cross-sectional view of a thin film transistor 600 according to another embodiment of the present invention.

도 7의 박막 트랜지스터(600)는 제3 액티브층(1332)을 포함한다. The thin film transistor 600 of FIG. 7 includes a third active layer 1332 .

도 6의 박막 트랜지스터(500)와 비교하여, 도 7의 박막 트랜지스터(600)에서는 제1 액티브층(131)과 제3 액티브층(1332)의 위치가 다르다.Compared to the thin film transistor 500 of FIG. 6 , in the thin film transistor 600 of FIG. 7 , positions of the first active layer 131 and the third active layer 1332 are different.

도 7을 참조하면, 기판(110)에 가까운 쪽으로부터 제3 액티브층(1332), 제2 액티브층(132) 및 제1 액티브층(131)이 순차적으로 배치될 수 있다.Referring to FIG. 7 , a third active layer 1332 , a second active layer 132 , and a first active layer 131 may be sequentially disposed from a side closer to the substrate 110 .

도 7을 참조하면, 제3 액티브층(1332)은 제2 액티브층(132)과 접촉한다. 제2 액티브층(132)은 제1 액티브층(131)과 제3 액티브층(1332) 사이에 배치된다. Referring to FIG. 7 , the third active layer 1332 contacts the second active layer 132 . The second active layer 132 is disposed between the first active layer 131 and the third active layer 1332 .

도 7에 따른 박막 트랜지스터(600)에서, 메인 채널층 역할을 하는 제2 액티브층(132)은 구리(Cu)를 포함하는 제1 액티브층(131)과 접촉하기 때문에, 제1 액티브층(131)과 접촉하는 제2 액티브층(132)의 표면에서 억셉터 유사 트랩(acceptor like trap)이 형성될 수 있고, 그 결과, 박막 트랜지스터(500)의 s-팩터(s-factor)가 증가될 수 있다.In the thin film transistor 600 according to FIG. 7 , since the second active layer 132 serving as the main channel layer contacts the first active layer 131 including copper (Cu), the first active layer 131 ) An acceptor like trap may be formed on the surface of the second active layer 132 in contact with, and as a result, the s-factor of the thin film transistor 500 may be increased. there is.

이하, 도 8을 참조하여, 박막 트랜지스터의 문턱전압(Vth) 및 s-팩터(s-factor)를 설명한다.Hereinafter, the threshold voltage (Vth) and s-factor of the thin film transistor will be described with reference to FIG. 8 .

도 8 박막 트랜지스터들의 문턱전압 그래프이다.8 is a threshold voltage graph of thin film transistors.

도 8에서 "실시예 1"은 구리(Cu)를 포함하는 제1 액티브층(131)을 갖는 도 1의 박막 트랜지스터의 문턱전압 그래프이다. 도 8에서 "비교예 1"은 구리(Cu)를 포함하는 제1 액티브층(131)을 포함하지 않고, 단일층으로 이루어진 액티브층(130)을 갖는 박막 트랜지스터의 문턱전압 그래프이다. In FIG. 8, "Example 1" is a threshold voltage graph of the thin film transistor of FIG. 1 having the first active layer 131 including copper (Cu). In FIG. 8 , “Comparative Example 1” is a threshold voltage graph of a thin film transistor having an active layer 130 formed of a single layer without including the first active layer 131 including copper (Cu).

도 8의 문턱전압 그래프는 박막 트랜지스터의 게이트 전압(VGS)에 대한 드레인-소스 전류(IDS)의 값으로 표시된다.The threshold voltage graph of FIG. 8 is represented by the value of the drain-source current (I DS ) versus the gate voltage (V GS ) of the thin film transistor.

s-팩터(sub-threshold swing: s-factor)는, 박막 트랜지스터의 게이트 전압(Gate Voltage; VGS)에 대한 드레인-소스 전류(Drain-Source Current; IDS) 그래프에 있어서, 문턱전압(Vth) 구간에서 그래프의 기울기의 역수값으로 구해진다. s-팩터는, 예를 들어, 박막 트랜지스터의 문턱전압(Vth) 구간에서, 게이트 전압에 대한 드레인-소스 전류의 변화 정도를 나타내는 지표로 사용될 수 있다. The s-factor (sub-threshold swing : s-factor) is the threshold voltage (Vth ) is obtained as the reciprocal value of the slope of the graph in the interval. The s-factor may be used, for example, as an index indicating a degree of variation of drain-source current with respect to gate voltage in a period of threshold voltage (Vth) of a thin film transistor.

s-팩터가 커지면, 문턱전압(Vth) 구간에서 게이트 전압에 대한 드레인-소스 전류(IDS) 변화율이 완만해진다.When the s-factor is increased, the change rate of the drain-source current (I DS ) with respect to the gate voltage in the threshold voltage (Vth) section becomes gentle.

도 8은 게이트 전압(VGS)에 대한 드레인-소스 전류(IDS)를 표시하고 있다. s-팩터가 커지면, 문턱전압(Vth) 구간에서 게이트 전압에 대한 드레인-소스 전류(IDS) 변화율이 완만해지기 때문에, 게이트 전압(VGS)을 조절하는 것에 의하여 드레인-소스 전류(IDS)의 크기를 조절하는 것이 용이해진다.8 plots the drain-to-source current (I DS ) versus the gate voltage (V GS ). As the s-factor increases, since the change rate of the drain-source current (I DS ) with respect to the gate voltage in the threshold voltage (Vth) section becomes gentle, by adjusting the gate voltage (V GS ), the drain-source current (I DS ) ) becomes easy to adjust the size.

전류에 의해 구동되는 표시장치, 예를 들어, 유기발광 표시장치에서, 화소의 계조는 구동 소자인 구동 박막 트랜지스터의 드레인-소스 전류(IDS)의 크기를 조절하는 것에 의하여 제어될 수 있다. 구동 박막 트랜지스터의 드레인-소스 전류(IDS)의 크기는 게이트 전압에 의하여 결정된다. 따라서, 전류에 의해 구동되는 유기발광 표시장치에서, 구동 박막 트랜지스터(driving TFT)의 s-팩터(s-factor)가 클수록, 게이트 전압을 조정하여 화소의 계조(gray scale)를 조정하는 것이 용이하다. In a display device driven by current, for example, an organic light emitting display device, a gray level of a pixel may be controlled by adjusting the size of a drain-source current (I DS ) of a driving thin film transistor as a driving element. The size of the drain-source current (I DS ) of the driving thin film transistor is determined by the gate voltage. Therefore, in an organic light emitting display device driven by current, the larger the s-factor of the driving TFT is, the easier it is to adjust the gray scale of the pixel by adjusting the gate voltage. .

도 8를 참조하면, 실시예 1에 따른 박막 트랜지스터의 문턱전압 그래프와 비교하여, 비교예 1에 따른 박막 트랜지스터의 문턱전압 그래프에서 문턱전압(0V) 근처의 기울기가 더 크다는 것을 확인할 수 있다. Referring to FIG. 8 , compared to the threshold voltage graph of the thin film transistor according to Example 1, it can be seen that the threshold voltage graph of the thin film transistor according to Comparative Example 1 has a larger slope near the threshold voltage (0V).

문턱전압(0V) 근처에서, 실시예 1에 따른 박막 트랜지스터의 드레인-소스 전류(IDS) 변화율이 비교예 1에 따른 박막 트랜지스터의 드레인-소스 전류(IDS) 변화율보다 작다. 따라서, 실시예 1에 따른 박막 트랜지스터가 표시장치에 적용되는 경우, 게이트 전압을 제어하는 것에 의하여 드레인-소스 전류(IDS)의 크기를 용이하게 조절될 수 있고, 그 결과, 화소의 계조(gray scale)가 용이하게 조정될 수 있다. Around the threshold voltage (0V), the drain-source current (I DS ) change rate of the thin film transistor according to Example 1 is smaller than the drain-source current (I DS ) change rate of the thin film transistor according to Comparative Example 1. Therefore, when the thin film transistor according to Example 1 is applied to a display device, the magnitude of the drain-source current (I DS ) can be easily adjusted by controlling the gate voltage, and as a result, the gray level of the pixel (gray scale) can be easily adjusted.

도 9는 제1 액티브층(131)에 포함된 구리(Cu)의 조성에 따른 박막 트랜지스터(100)의 s-팩터 및 PBTS PBTS(Positive-bias temperature stress)를 보여주는 그래프이다.9 is a graph showing the s-factor of the thin film transistor 100 and PBTS Positive-bias temperature stress (PBTS) according to the composition of copper (Cu) included in the first active layer 131 .

도 9에서 s-팩터는 "S.S"로 표시되며, PBTS는 박막 트랜지스터(100)의 문턱전압 변화량(ΔVth)의 값(V)으로 표시되어 있다.In FIG. 9 , the s-factor is indicated by "S.S", and the PBTS is indicated by the value (V) of the threshold voltage variation (ΔVth) of the thin film transistor 100.

PBTS는 정극성(+)의 바이어스 전압 및 일정 온도가 인가되는 조건에서의 스트레스를 의미한다. PBTS가 커지는 경우 산화물 반도체층(130) 또는 박막 트랜지스터(100)의 스트레스가 증가하며, 문턱전압의 변화량(ΔVth)이 커질 수 있다. PBTS means stress under conditions where a positive (+) bias voltage and a constant temperature are applied. When the PBTS increases, the stress of the oxide semiconductor layer 130 or the thin film transistor 100 increases, and the amount of change ΔVth of the threshold voltage may increase.

도 9에서 x축은 구리의 산화 정도를 나타낸다. 도 9에서, 왼쪽에서 오른쪽으로 갈수록 산화 정도가 증가하는 것을 나타낸다. In FIG. 9, the x-axis represents the oxidation degree of copper. In FIG. 9 , the degree of oxidation increases from left to right.

도 9의 "Cu"는 구리가 산화되지 않은 상태로 제1 액티브층(131)에 존재하는 상태를 나타내는 것이다. "Cu2O(1)"은 구리의 일부만이 산화되어 Cu+ 이온으로 존재하는 상태를 나타낸 것이고, "Cu2O(2)"은 구리의 대부분이 산화되어 Cu+ 이온으로 존재하는 상태를 나타낸 것이다. "Cu2O+CuO"는 구리가 추가로 산화되어 1가 이온 상태(Cu+) 및 2가 이온(Cu2+) 상태가 함께 존재하는 것을 나타낸다.“Cu” in FIG. 9 indicates a state in which copper is present in the first active layer 131 in an unoxidized state. "Cu 2 O(1)" indicates a state in which only a part of copper is oxidized and exists as Cu + ions, and "Cu 2 O(2)" indicates a state in which most of copper is oxidized and exists as Cu + ions. will be. "Cu 2 O+CuO" indicates that copper is further oxidized and a monovalent ion state (Cu + ) and a divalent ion (Cu 2+ ) state exist together.

도 9를 참조하면, 구리의 산화 정도가 증가할수록, s-팩터(S.S)가 증가하는 것을 확인할 수 있다. 또한, 구리의 1가 이온(Cu+) 상태로 존재하는 경우와 비교하여, 구리의 산화가 추가로 진행되어 1가 이온(Cu+)과 2가 이온(Cu2+)이 함께 존재할 때 PBTS가 감소하는 것을 확인할 수 있다. Referring to FIG. 9 , it can be seen that the s-factor (SS) increases as the oxidation degree of copper increases. In addition, compared to the case where copper exists in the monovalent ion (Cu + ) state, oxidation of copper proceeds further to form a PBTS when monovalent ions (Cu + ) and divalent ions (Cu 2+ ) exist together. decrease can be seen.

이하, 도 10a 내지 10f를 참조하며, 본 발명의 일 실시예에 따른 박막 트랜지스터(100)의 제조방법을 설명한다.Hereinafter, a method of manufacturing the thin film transistor 100 according to an embodiment of the present invention will be described with reference to FIGS. 10A to 10F.

도 10a 내지 10f는 본 발명의 일 실시예에 따른 박막 트랜지스터의 제조 공정도이다. 10A to 10F are manufacturing process diagrams of a thin film transistor according to an embodiment of the present invention.

도 10a을 참조하면, 기판(110) 상에 광차단층(120)이 형성되고, 광차단층(120) 상에 버퍼층(125)이 형성될 수 있다. Referring to FIG. 10A , a light blocking layer 120 may be formed on a substrate 110 and a buffer layer 125 may be formed on the light blocking layer 120 .

도 10b 및 도 10c를 참조하면, 버퍼층(125) 상에 액티브 물질층(130m)이 형성된다.Referring to FIGS. 10B and 10C , an active material layer 130m is formed on the buffer layer 125 .

구체적으로, 도 10b를 참조하면, 버퍼층(125) 상에 제1 액티브 물질층(131m)이 형성될 수 있다. 제1 액티브 물질층(131m)은 구리(Cu)를 포함한다.Specifically, referring to FIG. 10B , a first active material layer 131m may be formed on the buffer layer 125 . The first active material layer 131m includes copper (Cu).

제1 액티브 물질층(131m)을 형성하는 단계는 스퍼터링(sputtering) 단계를 포함할 수 있다. 본 발명의 일 실시예에 따르면, 스퍼터링은 원료 물질을 증착하는 단계를 포함할 수 있다.Forming the first active material layer 131m may include a sputtering step. According to one embodiment of the present invention, sputtering may include depositing a source material.

제1 액티브 물질층(131m) 형성을 위한 스퍼터링 원료 물질은 금속 산화물을 포함할 수 있다. 스퍼터링에 의해 제1 액티브 물질층(131m)을 형성하기 위해 사용되는 금속 산화물은 구리 산화물을 포함할 수 있다. 구리 산화물을 포함하는 원료 물질을 이용하는 스퍼터링에 의해, 구리(Cu)를 포함하는 제1 액티브 물질층(131m)이 형성될 수 있다.A sputtering source material for forming the first active material layer 131m may include a metal oxide. A metal oxide used to form the first active material layer 131m by sputtering may include copper oxide. The first active material layer 131m including copper (Cu) may be formed by sputtering using a raw material including copper oxide.

본 발명의 일 실시예에 따르면, 제1 액티브 물질층(131m) 형성을 위한 구리 산화물은 CuO(cupric oxide) 및 Cu2O(cuprous oxide)를 포함할 수 있다. 본 발명의 일 실시예에 따르면, CuO의 함량이 Cu2O의 함량보다 많을 수 있다. 그 결과, 제1 액티브 물질층(131m)은 구리 이온 중 2가의 구리 이온(Cu2+)을 주로 포함할 수 있다.According to an embodiment of the present invention, copper oxide for forming the first active material layer 131m may include cupric oxide (CuO) and copper oxide (Cu 2 O). According to one embodiment of the present invention, the content of CuO may be greater than the content of Cu 2 O. As a result, the first active material layer 131m may mainly include divalent copper ions (Cu 2+ ) among copper ions.

본 발명의 일 실시예에 따르면, 제1 액티브층(131) 형성을 위한 제1 액티브 물질층(131m)의 형성 단계에서, 다른 원료들과 구리(Cu)가 함께 혼합되어 사용됨으로써, 제1 액티브층(131)에서 구리(Cu)의 농도가 전체적으로 균일할 수 있다. According to an embodiment of the present invention, in the step of forming the first active material layer 131m for forming the first active layer 131, other raw materials and copper (Cu) are mixed and used, so that the first active material layer 131 is mixed and used. The concentration of copper (Cu) in the layer 131 may be uniform throughout.

이와 같이, 금속 산화물을 원료 물질로 사용하는 스퍼터링(sputtering)에 의하여 제1 액티브 물질층(131m)을 형성하는 단계에서, 스퍼터링(sputtering)용 원료 물질에 구리(Cu)를 균일하게 혼합하여 사용함으로써, 구리(Cu)가 전체적으로 균일한 농도로 분산되어 있는 제1 액티브 물질층(131m) 및 제1 액티브층(131)이 형성될 수 있다. In this way, in the step of forming the first active material layer 131m by sputtering using metal oxide as a raw material, copper (Cu) is uniformly mixed and used as a raw material for sputtering. , the first active material layer 131m and the first active layer 131 in which copper (Cu) is dispersed at a uniform concentration throughout may be formed.

도 10c를 참조하면, 제1 액티브 물질층(131m) 상에 제2 액티브 물질층(132m)이 형성된다. 제2 액티브 물질층(132m)은 제1 액티브 물질층(131m) 형성용 물질보다 높은 이동도를 갖는 물질로 만들어질 수 있다.Referring to FIG. 10C , a second active material layer 132m is formed on the first active material layer 131m. The second active material layer 132m may be made of a material having higher mobility than a material for forming the first active material layer 131m.

도 10c를 참조하면, 제1 액티브 물질층(131m) 상에 제2 액티브 물질층(132m)이 형성됨으로써 액티브 물질층(130m)이 형성될 수 있다.Referring to FIG. 10C , the active material layer 130m may be formed by forming the second active material layer 132m on the first active material layer 131m.

도 10c에, 제1 액티브 물질층(131m)이 제2 액티브 물질층(132m)의 하부에 배치되는 구성이 예시되어 있다. 그러나, 본 발명의 일 실시예가 이에 한정되는 것은 아니며, 제1 액티브 물질층(131m)이 제2 액티브 물질층(132m)의 상부에 배치될 수도 있다.10C illustrates a configuration in which the first active material layer 131m is disposed below the second active material layer 132m. However, an embodiment of the present invention is not limited thereto, and the first active material layer 131m may be disposed on the second active material layer 132m.

또한, 본 발명의 일 실시에에 따르면, 액티브 물질층(130m)은 제3 액티브 물질층을 더 포함할 수도 있다.Also, according to one embodiment of the present invention, the active material layer 130m may further include a third active material layer.

도 10d를 참조하면, 액티브 물질층(130m)이 패터닝되어, 액티브층(130)이 형성된다. Referring to FIG. 10D , the active material layer 130m is patterned to form the active layer 130 .

도 10e를 참조하면, 액티브층(130) 상에 게이트 절연막(140)이 형성되고, 게이트 절연막(140) 상에 게이트 전극(160)이 형성될 수 있다. 게이트 절연막(140)은 패터닝될 수 있다.Referring to FIG. 10E , a gate insulating layer 140 may be formed on the active layer 130 and a gate electrode 160 may be formed on the gate insulating layer 140 . The gate insulating layer 140 may be patterned.

또한, 게이트 전극(160)을 마스크로 하는 선택적 도체화에 의하여, 액티브층(130)이 선택적으로 도체화될 수 있다. 그 결과, 액티브층(130) 중 게이트 전극(160)과 중첩하는 영역은 도체화되지 않아 채널부(130n)가 되고, 게이트 전극(160)과 중첩하지 않는 영역은 도체화되어 제1 연결부(130a) 및 제2 연결부(130b)가 될 수 있다. 그러나, 본 발명의 일 실시예가 이에 한정되는 것은 아니며, 도 3에 도시된 바와 같이, 게이트 절연막(140)이 패턴화되지 않고, 액티브층(130)의 상면 전체를 커버할 수도 있다. 또한, 게이트 절연막(140)은 콘택홀 영역을 제외하고 기판(110)의 상부 전체를 커버할 수도 있다. In addition, the active layer 130 may be selectively conducted by selective conduction using the gate electrode 160 as a mask. As a result, a region of the active layer 130 overlapping the gate electrode 160 is not conductive and becomes a channel portion 130n, and a region that does not overlap the gate electrode 160 is conductive and the first connection portion 130a ) and the second connection portion 130b. However, one embodiment of the present invention is not limited thereto, and as shown in FIG. 3 , the gate insulating film 140 may cover the entire top surface of the active layer 130 without being patterned. In addition, the gate insulating layer 140 may cover the entire upper portion of the substrate 110 except for the contact hole region.

게이트 절연막(140)이 패턴화되지 않고, 액티브층(130)의 상면 전체를 커버하는 경우, 도펀트를 이용하는 도핑에 의하여 액티브층(130)이 선택적으로 도체화될 수 있다. 그 결과, 게이트 절연막(140)이 패턴화되지 않더라도 액티브층(130)의 제1 연결부(130a) 및 제2 연결부(130b)가 형성될 수 있다.When the gate insulating layer 140 is not patterned and covers the entire top surface of the active layer 130, the active layer 130 may be selectively made conductive by doping using a dopant. As a result, the first connection portion 130a and the second connection portion 130b of the active layer 130 may be formed even when the gate insulating layer 140 is not patterned.

도 10f를 참조하면, 게이트 전극(160) 상에 층간 절연막(170)이 형성되고, 층간 절연막(170) 상에 소스 전극(151) 및 드레인 전극(152)이 형성될 수 있다. 그 결과, 본 발명의 일 실시예에 따른 박막 트랜지스터(100)가 만들어질 수 있다.Referring to FIG. 10F , an interlayer insulating layer 170 may be formed on the gate electrode 160 , and a source electrode 151 and a drain electrode 152 may be formed on the interlayer insulating layer 170 . As a result, the thin film transistor 100 according to an embodiment of the present invention can be made.

도 11는 본 발명의 또 다른 일 실시예에 따른 표시장치(700)의 개략도이다.11 is a schematic diagram of a display device 700 according to another embodiment of the present invention.

본 발명의 또 다른 일 실시예에 따른 표시장치(700)는, 도 11에 도시된 바와 같이, 표시패널(310), 게이트 드라이버(320), 데이터 드라이버(330) 및 제어부(340)를 포함한다.As shown in FIG. 11 , a display device 700 according to another embodiment of the present invention includes a display panel 310, a gate driver 320, a data driver 330, and a control unit 340. .

표시패널(310)에 게이트 라인(GL)들 및 데이터 라인(DL)들이 배치되고, 게이트 라인(GL)들과 데이터 라인(DL)들의 교차 영역에 화소(P)가 배치된다. 화소(P)의 구동에 의해 영상이 표시된다 Gate lines GL and data lines DL are disposed on the display panel 310 , and pixels P are disposed at intersections of the gate lines GL and data lines DL. An image is displayed by driving the pixel P.

제어부(340)는 게이트 드라이버(320)와 데이터 드라이버(330)를 제어한다.The controller 340 controls the gate driver 320 and the data driver 330 .

제어부(340)는 외부 시스템(미도시)으로부터 공급되는 신호를 이용하여, 게이트 드라이버(320)를 제어하기 위한 게이트 제어신호(GCS) 및 데이터 드라이버(330)를 제어하기 위한 데이터 제어신호(DCS)를 출력한다. 또한, 제어부(340)는 외부 시스템으로부터 입력되는 입력영상데이터를 샘플링한 후 이를 재정렬하여, 재정렬된 디지털 영상데이터(RGB)를 데이터 드라이버(330)에 공급한다. The controller 340 generates a gate control signal (GCS) for controlling the gate driver 320 and a data control signal (DCS) for controlling the data driver 330 by using a signal supplied from an external system (not shown). outputs In addition, the controller 340 samples input image data input from an external system, rearranges them, and supplies the rearranged digital image data RGB to the data driver 330 .

게이트 제어신호(GCS)는 게이트 스타트 펄스(GSP), 게이트 쉬프트 클럭(GSC), 게이트 출력 인에이블 신호(GOE), 스타트 신호(Vst) 및 게이트 클럭(GCLK) 등을 포함한다. 또한, 게이트 제어신호(GCS)에는 쉬프트 레지스터를 제어하기 위한 제어신호들이 포함될 수 있다.The gate control signal GCS includes a gate start pulse GSP, a gate shift clock GSC, a gate output enable signal GOE, a start signal Vst, and a gate clock GCLK. Also, the gate control signal GCS may include control signals for controlling the shift register.

데이터 제어신호(DCS)는 소스 스타트 펄스(SSP), 소스 쉬프트 클럭신호(SSC), 소스 출력 이네이블 신호(SOE), 극성제어신호(POL) 등을 포함한다. The data control signal DCS includes a source start pulse SSP, a source shift clock signal SSC, a source output enable signal SOE, and a polarity control signal POL.

데이터 드라이버(330)는 표시패널(310)의 데이터 라인(DL)들로 데이터 전압을 공급한다. 구체적으로, 데이터 드라이버(330)는 제어부(340)로부터 입력된 영상데이터(RGB)를 아날로그 데이터 전압으로 변환하여, 데이터 전압을 데이터 라인(DL)들에 공급한다. The data driver 330 supplies data voltages to the data lines DL of the display panel 310 . Specifically, the data driver 330 converts the image data RGB input from the controller 340 into an analog data voltage and supplies the data voltage to the data lines DL.

게이트 드라이버(320)는 쉬프트 레지스터(350)를 포함할 수 있다. The gate driver 320 may include a shift register 350 .

쉬프트 레지스터(350)는, 제어부(340)로부터 전송된 스타트 신호 및 게이트 클럭 등을 이용하여, 1 프레임 동안 게이트 라인(GL)들에 게이트 펄스를 순차적으로 공급한다. 여기서, 1 프레임이란, 표시패널(310)을 통해 하나의 이미지가 출력되는 기간을 말한다. 게이트 펄스는, 화소(P)에 배치된 스위칭 소자(박막 트랜지스터)를 턴온시킬 수 있는 턴온 전압을 가지고 있다. The shift register 350 sequentially supplies gate pulses to the gate lines GL for one frame using the start signal and the gate clock transmitted from the controller 340 . Here, one frame refers to a period during which one image is output through the display panel 310 . The gate pulse has a turn-on voltage capable of turning on a switching element (thin film transistor) disposed in the pixel P.

또한, 쉬프트 레지스터(350)는, 1 프레임 중, 게이트 펄스가 공급되지 않는 나머지 기간 동안에는, 게이트 라인(GL)에, 스위칭 소자를 턴오프시킬 수 있는 게이트 오프 신호를 공급한다. 이하, 게이트 펄스와 게이트 오프 신호를 총칭하여 스캔신호(SS 또는 Scan)라 한다. In addition, the shift register 350 supplies a gate-off signal capable of turning off the switching element to the gate line GL during the remaining period in which the gate pulse is not supplied during one frame. Hereinafter, the gate pulse and the gate off signal are generically referred to as a scan signal (SS or Scan).

본 발명의 일 실시예에 따르면, 게이트 드라이버(320)는 기판(110) 상에 실장될 수 있다. 이와 같이, 게이트 드라이버(320)가 기판(110) 상에 직접 실장되어 있는 구조를 게이트 인 패널(Gate In Panel: GIP) 구조라고 한다.According to one embodiment of the present invention, the gate driver 320 may be mounted on the substrate 110 . As such, a structure in which the gate driver 320 is directly mounted on the substrate 110 is referred to as a Gate In Panel (GIP) structure.

도 12는 도 11의 어느 한 화소(P)에 대한 회로도이고, 도 13은 도 12의 화소(P)에 대한 평면도이고, 도 14는 도 13의 I-I'를 따라 자른 단면도이다.FIG. 12 is a circuit diagram of one pixel P of FIG. 11 , FIG. 13 is a plan view of the pixel P of FIG. 12 , and FIG. 14 is a cross-sectional view taken along line II′ of FIG. 13 .

도 12의 회로도는 표시 소자(710)로 유기발광 다이오드(OLED)를 포함하는 표시장치(700)의 화소(P)에 대한 등가 회로도이다. The circuit diagram of FIG. 12 is an equivalent circuit diagram of the pixel P of the display device 700 including an organic light emitting diode (OLED) as the display element 710 .

화소(P)는, 표시 소자(710) 및 표시 소자(710)를 구동하는 화소 구동부(PDC)를 포함한다.The pixel P includes a display element 710 and a pixel driver PDC that drives the display element 710 .

도 12의 화소 구동부(PDC)는 스위칭 트랜지스터인 제1 박막 트랜지스터(TR1) 및 구동 트랜지스터인 제2 박막 트랜지스터(TR2)를 포함한다. The pixel driver PDC of FIG. 12 includes a first thin film transistor TR1 as a switching transistor and a second thin film transistor TR2 as a driving transistor.

본 발명의 또 다른 일 실시예에 따른 표시장치(700)는 도 1 및 도 3 내지 7에 도시된 박막 트랜지스터들(100, 200, 300, 400, 500, 600) 중 적어도 하나를 포함할 수 있다. 예를 들어, 구동 트랜지스터인 제2 박막 트랜지스터(TR2)로, 도 1 및 도 3 내지 7에 도시된 박막 트랜지스터들(100, 200, 300, 400, 500, 600) 중 적어도 하나가 사용될 수 있다.The display device 700 according to another embodiment of the present invention may include at least one of the thin film transistors 100, 200, 300, 400, 500, and 600 shown in FIGS. 1 and 3 to 7. . For example, at least one of the thin film transistors 100, 200, 300, 400, 500, and 600 shown in FIGS. 1 and 3 to 7 may be used as the second thin film transistor TR2 that is a driving transistor.

제1 박막 트랜지스터(TR1)는 게이트 라인(GL) 및 데이터 라인(DL)에 연결되어 있으며, 게이트 라인(GL)을 통해 공급되는 스캔신호(SS)에 의해 턴온 또는 턴오프된다. The first thin film transistor TR1 is connected to the gate line GL and the data line DL, and is turned on or off by the scan signal SS supplied through the gate line GL.

데이터 라인(DL)은 화소 구동부(PDC)로 데이터 전압(Vdata)을 제공하며, 제1박막 트랜지스터(TR1)는 데이터 전압(Vdata)의 인가를 제어한다. The data line DL provides the data voltage Vdata to the pixel driver PDC, and the first thin film transistor TR1 controls application of the data voltage Vdata.

구동 전원 라인(PL)은 표시 소자(710)로 구동 전압(Vdd)을 제공하며, 제2 박막 트랜지스터(TR2)는 구동 전압(Vdd)을 제어한다. 구동 전압(Vdd)은 표시 소자(710)인 유기발광 다이오드(OLED)를 구동하기 위한 화소 구동 전압이다.The driving power line PL provides a driving voltage Vdd to the display element 710, and the second thin film transistor TR2 controls the driving voltage Vdd. The driving voltage Vdd is a pixel driving voltage for driving the organic light emitting diode (OLED) as the display element 710 .

게이트 드라이버(320)로부터 게이트 라인(GL)을 통하여 인가된 스캔신호(SS)에 의해 제1 박막 트랜지스터(TR1)가 턴온될 때, 데이터 라인(DL)을 통해 공급된 데이터 전압(Vdata)이 표시 소자(710)와 연결된 제2 박막 트랜지스터(TR2)의 게이트 전극(G2)으로 공급된다. 데이터 전압(Vdata)은 제2 박막 트랜지스터(TR2)의 게이트 전극(G2)과 소스 전극(S2) 사이에 형성된 제1 커패시터(C1)에 충전된다. 제1 커패시터(C1)는 스토리지 캐패시터(Cst)이다. When the first thin film transistor TR1 is turned on by the scan signal SS applied from the gate driver 320 through the gate line GL, the data voltage Vdata supplied through the data line DL is displayed. It is supplied to the gate electrode G2 of the second thin film transistor TR2 connected to the element 710 . The data voltage Vdata is charged in the first capacitor C1 formed between the gate electrode G2 and the source electrode S2 of the second thin film transistor TR2. The first capacitor C1 is a storage capacitor Cst.

데이터 전압(Vdata)에 따라 제2 박막 트랜지스터(TR2)를 통해 표시 소자(710)인 유기발광 다이오드(OLED)로 공급되는 전류의 양이 제어되며, 이에 따라, 표시 소자(710)로부터 출력되는 광의 계조가 제어될 수 있다.The amount of current supplied to the organic light emitting diode (OLED), which is the display element 710, through the second thin film transistor TR2 is controlled according to the data voltage Vdata. Accordingly, the amount of light output from the display element 710 is controlled. Gradation can be controlled.

도 13 및 도 14를 참조하면, 제1 박막 트랜지스터(TR1) 및 제2 박막 트랜지스터(TR2)는 기판(110) 상에 배치된다.Referring to FIGS. 13 and 14 , the first thin film transistor TR1 and the second thin film transistor TR2 are disposed on the substrate 110 .

기판(110)은 유리 또는 플라스틱으로 이루어질 수 있다. 기판(110)으로, 플렉스블 특성을 갖는 플라스틱, 예를 들어, 폴리이미드(PI)가 사용될 수 있다.The substrate 110 may be made of glass or plastic. As the substrate 110, a plastic having a flexible property, for example, polyimide (PI) may be used.

기판(110)의 일면에 광차단층(120)이 배치된다. 광차단층(120)은 외부로부터 입사되는 광을 차단하여 액티브층(A1, A2)을 보호한다. A light blocking layer 120 is disposed on one surface of the substrate 110 . The light blocking layer 120 protects the active layers A1 and A2 by blocking light incident from the outside.

광차단층(120) 상에 버퍼층(125)이 배치된다. 버퍼층(125)은 절연성 물질로 이루어지며, 외부로부터 유입되는 수분이나 산소 등으로부터 액티브층(A1, A2)을 보호한다. A buffer layer 125 is disposed on the light blocking layer 120 . The buffer layer 125 is made of an insulating material and protects the active layers A1 and A2 from moisture or oxygen introduced from the outside.

버퍼층(125) 상에 제1 박막 트랜지스터(TR1)의 액티브층(A1) 및 제2 박막 트랜지스터(TR2)의 액티브층(A2)이 배치된다.The active layer A1 of the first thin film transistor TR1 and the active layer A2 of the second thin film transistor TR2 are disposed on the buffer layer 125 .

액티브층(A1, A2)은 산화물 반도체 물질을 포함할 수 있다. 본 발명의 또 다른 일 실시예에 따르면, 액티브층(A1, A2)은 산화물 반도체 물질로 이루어진 산화물 반도체층이다. 제2 박막 트랜지스터(TR2)의 액티브층(A2)은 제1 액티브층(131)과 제2 액티브층(132)이 적층된 적층 구조를 가질 수 있다. 제2 액티브층(132)은 제1 액티브층(131) 보다 큰 이동도를 가질 수 있다. 또한, 제1 액티브층(131)은 구리(Cu)를 포함할 수 있다.The active layers A1 and A2 may include an oxide semiconductor material. According to another embodiment of the present invention, the active layers A1 and A2 are oxide semiconductor layers made of an oxide semiconductor material. The active layer A2 of the second thin film transistor TR2 may have a stacked structure in which the first active layer 131 and the second active layer 132 are stacked. The second active layer 132 may have greater mobility than the first active layer 131 . Also, the first active layer 131 may include copper (Cu).

액티브층(A1, A2) 상에 게이트 절연막(140)이 배치된다. 게이트 절연막(140)은 절연성을 가지며, 액티브층(A1, A2)과 게이트 전극(G1, G2)을 이격시킨다. 도 14에 패터닝되지 않은 게이트 절연막(140)이 도시되어 있다. 그러나, 본 발명의 또 다른 일 실시예가 이에 한정되는 것은 아니며, 게이트 절연막(140)은 도 1에 도시된 바와 같이 패터닝될 수 있다.A gate insulating layer 140 is disposed on the active layers A1 and A2. The gate insulating layer 140 has insulating properties and separates the active layers A1 and A2 from the gate electrodes G1 and G2. An unpatterned gate insulating film 140 is shown in FIG. 14 . However, another embodiment of the present invention is not limited thereto, and the gate insulating layer 140 may be patterned as shown in FIG. 1 .

게이트 절연막(140) 상에 제1 박막 트랜지스터(TR1)의 게이트 전극(G1) 및 제2 박막 트랜지스터(TR2)의 게이트 전극(G2)이 배치된다.The gate electrode G1 of the first thin film transistor TR1 and the gate electrode G2 of the second thin film transistor TR2 are disposed on the gate insulating layer 140 .

제1 박막 트랜지스터(TR1)의 게이트 전극(G1)은 제1 박막 트랜지스터(TR1)의 액티브층(A1)과 적어도 일부와 중첩한다.The gate electrode G1 of the first thin film transistor TR1 overlaps at least a portion of the active layer A1 of the first thin film transistor TR1.

제2 박막 트랜지스터(TR2)의 게이트 전극(G2)은 제2 박막 트랜지스터(TR2)의 액티브층(A2)과 적어도 일부와 중첩한다.The gate electrode G2 of the second thin film transistor TR2 overlaps at least a portion of the active layer A2 of the second thin film transistor TR2.

도 13 및 도 14를 참조하면, 게이트 전극(G1, G2)과 동일층에 제1 커패시터(C1)의 제1 커패시터 전극(C11)이 배치된다. 게이트 전극(G1, G2)과 제1 커패시터 전극(C11)은 동일 재료를 이용하는 동일 공정에 의해 함께 만들어질 수 있다.Referring to FIGS. 13 and 14 , the first capacitor electrode C11 of the first capacitor C1 is disposed on the same layer as the gate electrodes G1 and G2. The gate electrodes G1 and G2 and the first capacitor electrode C11 may be made together by the same process using the same material.

게이트 전극(G1, G2) 및 제1 커패시터 전극(C11) 상에 층간 절연막(170)이 배치된다.An interlayer insulating layer 170 is disposed on the gate electrodes G1 and G2 and the first capacitor electrode C11.

층간 절연막(170) 상에 소스 전극(S1, S2) 및 드레인 전극(D1, D2)이 배치된다. 본 발명의 일 실시예에 따르면, 소스 전극(S1, S2)과 드레인 전극(D1, D2)은 설명의 편의를 위하여 구별한 것일 뿐, 소스 전극(S1, S2)과 드레인 전극(D1, D2)은 서로 바뀔 수 있다. 따라서, 소스 전극(S1, S2)은 드레인 전극(D1, D2)이 될 수 있고, 드레인 전극(D1, 2)은 소스 전극(S1, S2)이 될 수도 있다. Source electrodes S1 and S2 and drain electrodes D1 and D2 are disposed on the interlayer insulating layer 170 . According to an embodiment of the present invention, the source electrodes S1 and S2 and the drain electrodes D1 and D2 are only distinguished for convenience of explanation, and the source electrodes S1 and S2 and the drain electrodes D1 and D2 can be interchanged with each other. Accordingly, the source electrodes S1 and S2 may serve as the drain electrodes D1 and D2, and the drain electrodes D1 and 2 may also serve as the source electrodes S1 and S2.

또한, 층간 절연막(170) 상에 데이터 라인(DL)과 구동 전원 라인(PL)이 배치된다. 제1 박막 트랜지스터(TR1)의 소스 전극(S1)은 데이터 라인(DL)과 일체로 형성될 수 있다. 제2 박막 트랜지스터(TR2)의 드레인 전극(D2)은 구동 전원 라인(PL)과 일체로 형성될 수 있다.In addition, the data line DL and the driving power line PL are disposed on the interlayer insulating layer 170 . The source electrode S1 of the first thin film transistor TR1 may be integrally formed with the data line DL. The drain electrode D2 of the second thin film transistor TR2 may be integrally formed with the driving power line PL.

본 발명의 일 실시예에 따르면, 제1 박막 트랜지스터(TR1)의 소스 전극(S1)과 드레인 전극(D1)은 서로 이격되어 각각 제1 박막 트랜지스터(TR1)의 액티브층(A1)과 연결된다. 제2 박막 트랜지스터(TR2)의 소스 전극(S2)과 드레인 전극(D2)은 서로 이격되어 각각 제2 박막 트랜지스터(TR2)의 액티브층(A2)과 연결된다.According to an embodiment of the present invention, the source electrode S1 and the drain electrode D1 of the first thin film transistor TR1 are spaced apart from each other and connected to the active layer A1 of the first thin film transistor TR1, respectively. The source electrode S2 and the drain electrode D2 of the second thin film transistor TR2 are spaced apart from each other and connected to the active layer A2 of the second thin film transistor TR2, respectively.

구체적으로, 제1 박막 트랜지스터(TR1)의 소스 전극(S1)은 제1 콘택홀(H1)을 통하여 액티브층(A1)의 소스 영역과 접촉한다. Specifically, the source electrode S1 of the first thin film transistor TR1 contacts the source region of the active layer A1 through the first contact hole H1.

제1 박막 트랜지스터(TR1)의 드레인 전극(D1)은 제2 콘택홀(H2)을 통하여 액티브층(A1)의 드레인 영역과 접촉하고, 제3 콘택홀(H3)을 통하여 제1 커패시터(C1)의 제1 커패시터 전극(C11)과 연결된다. 또한, 제1 박막 트랜지스터(TR1)의 드레인 전극(D1)은 제8 콘택홀(H8)을 통하여, 제1 박막 트랜지스터(TR1)와 중첩하는 광차단층(120)과 연결될 수 있다.The drain electrode D1 of the first thin film transistor TR1 contacts the drain region of the active layer A1 through the second contact hole H2 and connects to the first capacitor C1 through the third contact hole H3. is connected to the first capacitor electrode C11 of In addition, the drain electrode D1 of the first thin film transistor TR1 may be connected to the light blocking layer 120 overlapping the first thin film transistor TR1 through the eighth contact hole H8.

제2 박막 트랜지스터(TR2)의 소스 전극(S2)은 층간 절연막(170) 상으로 연장되어, 그 일부가 제1 커패시터(C1)의 제2 커패시터 전극(C12) 역할을 한다. 제1 커패시터 전극(C11)과 제2 커패시터 전극(C12)이 중첩되어 제1 커패시터(C1)가 형성된다.The source electrode S2 of the second thin film transistor TR2 extends onto the interlayer insulating film 170, and a part of it serves as the second capacitor electrode C12 of the first capacitor C1. The first capacitor electrode C11 and the second capacitor electrode C12 overlap to form the first capacitor C1.

제2 박막 트랜지스터(TR2)의 소스 전극(S2)은 제4 콘택홀(H4)을 통하여 액티브층(A2)의 소스 영역과 접촉한다. 제2 박막 트랜지스터(TR2)의 소스 전극(S2)은 제7 콘택홀(H7)을 통하여, 제2 박막 트랜지스터(TR2)와 중첩하는 광차단층(120)과 연결될 수 있다.The source electrode S2 of the second thin film transistor TR2 contacts the source region of the active layer A2 through the fourth contact hole H4. The source electrode S2 of the second thin film transistor TR2 may be connected to the light blocking layer 120 overlapping the second thin film transistor TR2 through the seventh contact hole H7.

제2 박막 트랜지스터(TR2)의 드레인 전극(D2)은 제5 콘택홀(H5)을 통하여 액티브층(A2)의 드레인 영역과 접촉한다.The drain electrode D2 of the second thin film transistor TR2 contacts the drain region of the active layer A2 through the fifth contact hole H5.

제1 박막 트랜지스터(TR1)는 액티브층(A1), 게이트 전극(G1), 소스 전극(S1) 및 드레인 전극(D1)을 포함하며, 화소 구동부(PDC)로 인가되는 데이터 전압(Vdata)을 제어하는 스위칭 트랜지스터 역할을 한다.The first thin film transistor TR1 includes an active layer A1, a gate electrode G1, a source electrode S1 and a drain electrode D1, and controls the data voltage Vdata applied to the pixel driver PDC. It acts as a switching transistor that

제2 박막 트랜지스터(TR2)는 액티브층(A2), 게이트 전극(G2), 소스 전극(S2) 및 드레인 전극(D2)을 포함하며, 표시 소자(710)로 인가되는 구동 전압(Vdd)을 제어하는 구동 트랜지스터 역할을 한다. The second thin film transistor TR2 includes an active layer A2, a gate electrode G2, a source electrode S2 and a drain electrode D2, and controls the driving voltage Vdd applied to the display element 710. serves as a driving transistor for

소스 전극(S1, S2), 드레인 전극(D1, D2), 데이터 라인(DL) 및 구동 전원 라인(PL) 상에 보호층(175)이 배치된다. 보호층(175)은 제1 박막 트랜지스터(TR1) 및 제2 박막 트랜지스터(TR2)의 상부를 평탄화하며, 제1 박막 트랜지스터(TR1) 및 제2 박막 트랜지스터(TR2)를 보호한다.A protective layer 175 is disposed on the source electrodes S1 and S2, the drain electrodes D1 and D2, the data line DL, and the driving power line PL. The protective layer 175 planarizes upper portions of the first thin film transistor TR1 and the second thin film transistor TR2 and protects the first thin film transistor TR1 and the second thin film transistor TR2.

보호층(175) 상에 표시 소자(710)의 제1 전극(711)이 배치된다. 표시 소자(710)의 제1 전극(711)은 보호층(175)에 형성된 제6 콘택홀(H6)을 통하여, 제2 박막 트랜지스터(TR2)의 소스 전극(S2)과 연결될 수 있다.The first electrode 711 of the display element 710 is disposed on the protective layer 175 . The first electrode 711 of the display element 710 may be connected to the source electrode S2 of the second thin film transistor TR2 through the sixth contact hole H6 formed in the protective layer 175 .

제1 전극(711)의 가장자리에 뱅크층(750)이 배치된다. 뱅크층(750)은 표시 소자(710)의 발광 영역을 정의한다.A bank layer 750 is disposed on the edge of the first electrode 711 . The bank layer 750 defines a light emitting area of the display element 710 .

제1 전극(711) 상에 유기 발광층(712)이 배치되고, 유기 발광층(712) 상에 제2 전극(713)이 배치된다. 그에 따라, 표시 소자(710)가 완성된다. 도 14에 도시된 표시 소자(710)는 유기발광 다이오드(OLED)이다. 따라서, 본 발명의 또 다른 일 실시예에 따른 표시장치(700)는 유기발광 표시장치이다.An organic emission layer 712 is disposed on the first electrode 711 , and a second electrode 713 is disposed on the organic emission layer 712 . Thus, the display element 710 is completed. The display element 710 shown in FIG. 14 is an organic light emitting diode (OLED). Accordingly, the display device 700 according to another exemplary embodiment of the present invention is an organic light emitting display device.

도 15는 본 발명의 또 다른 일 실시예에 따른 표시장치(800)의 화소(P)에 대한 회로도이다.15 is a circuit diagram of a pixel P of a display device 800 according to another exemplary embodiment of the present invention.

도 15는 유기발광 표시장치의 화소(P)에 대한 등가 회로도이다.15 is an equivalent circuit diagram of a pixel P of an organic light emitting display device.

도 15에 도시된 표시장치(800)의 화소(P)는, 표시 소자(710)인 유기발광 다이오드(OLED) 및 표시 소자(710)를 구동하는 화소 구동부(PDC)를 포함한다. 표시 소자(710)는 화소 구동부 (PDC)와 연결된다.A pixel P of the display device 800 shown in FIG. 15 includes an organic light emitting diode (OLED) as a display element 710 and a pixel driver PDC that drives the display element 710 . The display element 710 is connected to the pixel driver (PDC).

화소(P)에는, 화소 구동부(PDC)에 신호를 공급하는 신호 라인들(DL, GL, PL, RL, SCL)이 배치되어 있다. In the pixel P, signal lines DL, GL, PL, RL, and SCL for supplying signals to the pixel driver PDC are disposed.

데이터 라인(DL)으로 데이터 전압(Vdata)이 공급되고, 게이트 라인(GL)으로 스캔신호(SS)가 공급되고, 구동 전원 라인(PL)으로 화소를 구동하는 구동 전압(Vdd)이 공급되고, 레퍼런스 라인(RL)으로는 레퍼런스 전압(Vref)이 공급되고, 센싱 제어 라인(SCL)으로 센싱 제어 신호(SCS)가 공급된다. The data voltage Vdata is supplied to the data line DL, the scan signal SS is supplied to the gate line GL, and the driving voltage Vdd for driving the pixel is supplied to the driving power line PL. The reference voltage Vref is supplied to the reference line RL, and the sensing control signal SCS is supplied to the sensing control line SCL.

화소 구동부(PDC)는, 예를 들어, 게이트 라인(GL) 및 데이터 라인(DL)과 연결된 제1 박막 트랜지스터(TR1)(스위칭 트랜지스터), 제1 박막 트랜지스터(TR1)를 통해 전송된 데이터 전압(Vdata)에 따라 표시 소자(710)로 출력되는 전류의 크기를 제어하는 제2 박막 트랜지스터(TR2)(구동 트랜지스터), 제2 박막 트랜지스터(TR2)의 특성을 감지하기 위한 제3 박막 트랜지스터(TR3)(센싱 트랜지스터)를 포함한다. The pixel driver PDC may include, for example, a first thin film transistor TR1 (switching transistor) connected to the gate line GL and the data line DL, and the data voltage transmitted through the first thin film transistor TR1 ( A second thin film transistor TR2 (driving transistor) for controlling the amount of current output to the display element 710 according to Vdata, and a third thin film transistor TR3 for sensing characteristics of the second thin film transistor TR2. (sensing transistor).

제2 박막 트랜지스터(TR2)의 게이트 전극(G2)과 표시 소자(710) 사이에 제1 커패시터(C1)가 위치한다. 제1 커패시터(C1)를 스토리지 커패시터(Cst)라고도 한다. A first capacitor C1 is positioned between the gate electrode G2 of the second thin film transistor TR2 and the display element 710 . The first capacitor C1 is also referred to as a storage capacitor Cst.

제1 박막 트랜지스터(TR1)는 게이트 라인(GL)으로 공급되는 스캔신호(SS)에 의해 턴온되어, 데이터 라인(DL)으로 공급되는 데이터 전압(Vdata)을 제2 박막 트랜지스터(TR2)의 게이트 전극(G2)으로 전송한다. The first thin film transistor TR1 is turned on by the scan signal SS supplied to the gate line GL and applies the data voltage Vdata supplied to the data line DL to the gate electrode of the second thin film transistor TR2. Transfer to (G2).

제3 박막 트랜지스터(TR3)는 제2 박막 트랜지스터(TR2)와 표시 소자(710) 사이의 제1노드(n1) 및 레퍼런스 라인(RL)에 연결되어, 센싱 제어 신호(SCS)에 의해 턴온 또는 턴오프되며, 센싱 기간에 구동 트랜지스터인 제2 박막 트랜지스터(TR2)의 특성을 감지한다. The third thin film transistor TR3 is connected to the first node n1 between the second thin film transistor TR2 and the display element 710 and the reference line RL, and is turned on or turned on by the sensing control signal SCS. It is turned off, and the characteristic of the second thin film transistor TR2 serving as a driving transistor is sensed during the sensing period.

제2 박막 트랜지스터(TR2)의 게이트 전극(G2)과 연결된 제2 노드(n2)는 제1 박막 트랜지스터(TR1)와 연결된다. 제2 노드(n2)와 제1 노드(n1) 사이에 제1 커패시터(C1)가 형성된다. The second node n2 connected to the gate electrode G2 of the second thin film transistor TR2 is connected to the first thin film transistor TR1. A first capacitor C1 is formed between the second node n2 and the first node n1.

제1 박막 트랜지스터(TR1)가 턴온될 때 데이터 라인(DL)을 통해 공급된 데이터 전압(Vdata)이 제2 박막 트랜지스터(TR2)의 게이트 전극(G2)으로 공급된다. 데이터 전압(Vdata)은 제2 박막 트랜지스터(TR2)의 게이트 전극(G2)과 소스 전극(S2) 사이에 형성된 제1 캐패시터(C1)에 충전된다. When the first thin film transistor TR1 is turned on, the data voltage Vdata supplied through the data line DL is supplied to the gate electrode G2 of the second thin film transistor TR2. The data voltage Vdata is charged in the first capacitor C1 formed between the gate electrode G2 and the source electrode S2 of the second thin film transistor TR2.

제2 박막 트랜지스터(TR2)가 턴온되면, 화소를 구동하는 구동 전압(Vdd)에 의해, 전류가 제2 박막 트랜지스터(TR2)를 통하여 표시 소자(710)로 공급되어, 표시 소자(710)에서 광이 출력된다. When the second thin film transistor TR2 is turned on, current is supplied to the display element 710 through the second thin film transistor TR2 by the driving voltage Vdd for driving the pixel, and the light is emitted from the display element 710. is output

본 발명의 또 다른 일 실시예에 따른 표시장치(800)는 도 1 및 도 3 내지 7에 도시된 박막 트랜지스터들(100, 200, 300, 400, 500, 600) 중 적어도 하나를 포함할 수 있다. 예를 들어, 제2 박막 트랜지스터(TR2)로, 도 1 및 도 3 내지 7에 도시된 박막 트랜지스터들(100, 200, 300, 400, 500, 600) 중 어느 하나가 사용될 수 있다.The display device 800 according to another embodiment of the present invention may include at least one of the thin film transistors 100, 200, 300, 400, 500, and 600 shown in FIGS. 1 and 3 to 7. . For example, as the second thin film transistor TR2 , any one of the thin film transistors 100 , 200 , 300 , 400 , 500 , and 600 illustrated in FIGS. 1 and 3 to 7 may be used.

도 16은 본 발명의 또 다른 일 실시예에 따른 표시장치(900)의 화소에 대한 회로도이다. 16 is a circuit diagram of a pixel of a display device 900 according to another embodiment of the present invention.

도 16에 도시된 표시장치(900)의 화소(P)는, 표시 소자(710)인 유기발광 다이오드(OLED) 및 표시 소자(710)를 구동하는 화소 구동부(PDC)를 포함한다. 표시 소자(710)는 화소 구동부 (PDC)와 연결된다.A pixel P of the display device 900 shown in FIG. 16 includes an organic light emitting diode (OLED) as a display element 710 and a pixel driver PDC that drives the display element 710 . The display element 710 is connected to the pixel driver (PDC).

화소 구동부 (PDC)는 박막 트랜지스터(TR1, TR2, TR3, TR4)를 포함한다. The pixel driver PDC includes thin film transistors TR1 , TR2 , TR3 , and TR4 .

화소(P)에는, 화소 구동부(PDC)에 구동 신호를 공급하는 신호 라인들(DL, EL, GL, PL, SCL, RL)이 배치되어 있다. In the pixel P, signal lines DL, EL, GL, PL, SCL, and RL for supplying driving signals to the pixel driver PDC are disposed.

도 16의 화소(P)는 도 15의 화소(P)와 비교하여, 발광 제어 라인(EL)을 더 포함한다. 발광 제어 라인(EL)으로 발광 제어 신호(EM)가 공급된다. Compared to the pixel P of FIG. 15 , the pixel P of FIG. 16 further includes an emission control line EL. The emission control signal EM is supplied to the emission control line EL.

또한, 도 16의 화소 구동부(PDC)는 도 15의 화소 구동부(PDC)와 비교하여, 제2 박막 트랜지스터(TR2)의 발광 시점을 제어하기 위한 발광 제어 트랜지스터인 제4 박막 트랜지스터(TR4)를 더 포함한다. Compared to the pixel driving unit PDC of FIG. 15 , the pixel driving unit PDC of FIG. 16 further includes a fourth thin film transistor TR4 which is an emission control transistor for controlling the emission timing of the second thin film transistor TR2. include

제2 박막 트랜지스터(TR2)의 게이트 전극(G2)과 표시 소자(710) 사이에 제1 커패시터(C1)가 위치한다. A first capacitor C1 is positioned between the gate electrode G2 of the second thin film transistor TR2 and the display element 710 .

제1 박막 트랜지스터(TR1)는 게이트 라인(GL)으로 공급되는 스캔신호(SS)에 의해 턴온되어, 데이터 라인(DL)으로 공급되는 데이터 전압(Vdata)을 제2 박막 트랜지스터(TR2)의 게이트 전극(G2)으로 전송한다. The first thin film transistor TR1 is turned on by the scan signal SS supplied to the gate line GL and applies the data voltage Vdata supplied to the data line DL to the gate electrode of the second thin film transistor TR2. Transfer to (G2).

제3 박막 트랜지스터(TR3)는 레퍼런스 라인(RL)에 연결되어, 센싱 제어 신호(SCS)에 의해 턴온 또는 턴오프되며, 센싱 기간에 구동 트랜지스터인 제2 박막 트랜지스터(TR2)의 특성을 감지한다. The third thin film transistor TR3 is connected to the reference line RL, turned on or off by the sensing control signal SCS, and detects the characteristics of the second thin film transistor TR2 as a driving transistor during a sensing period.

제4 박막 트랜지스터(TR4)는 발광 제어 신호(EM)에 따라, 구동 전압(Vdd)을 제2 박막 트랜지스터(TR2)로 전달하거나, 구동 전압(Vdd)을 차단한다. 제4 박막 트랜지스터(TR4)가 턴온될 때, 제2 박막 트랜지스터(TR2)로 전류가 공급되어, 표시 소자(710)로부터 광이 출력된다. The fourth thin film transistor TR4 transmits the driving voltage Vdd to the second thin film transistor TR2 or blocks the driving voltage Vdd according to the emission control signal EM. When the fourth thin film transistor TR4 is turned on, current is supplied to the second thin film transistor TR2 and light is output from the display element 710 .

본 발명의 또 다른 일 실시예에 따른 표시장치(900)는 도 1 및 도 3 내지 7에 도시된 박막 트랜지스터들(100, 200, 300, 400, 500, 600) 중 적어도 하나를 포함할 수 있다.The display device 900 according to another embodiment of the present invention may include at least one of the thin film transistors 100, 200, 300, 400, 500, and 600 shown in FIGS. 1 and 3 to 7. .

본 발명의 또 다른 일 실시예에 따른 화소 구동부(PDC)는, 이상에서 설명된 구조 이외의 다른 다양한 구조로 형성될 수 있다. 화소 구동부(PDC)는, 예를 들어, 5개 이상의 박막 트랜지스터를 포함할 수도 있다.The pixel driver PDC according to another embodiment of the present invention may be formed in various structures other than the structure described above. The pixel driver PDC may include, for example, five or more thin film transistors.

도 17은 본 발명의 또 다른 일 실시예에 따른 표시장치(1000)의 화소에 대한 회로도이다.17 is a circuit diagram of a pixel of a display device 1000 according to another exemplary embodiment of the present invention.

도 17의 표시장치(1000)는 액정 표시장치이다.The display device 1000 of FIG. 17 is a liquid crystal display device.

도 17에 도시된 표시장치(1000)의 화소(P)는, 화소 구동부(PDC) 및 화소 구동부(PDC)와 연결된 액정 커패시터(Clc)를 포함한다. 액정 커패시터(Clc)는 표시 소자에 해당된다.A pixel P of the display device 1000 shown in FIG. 17 includes a pixel driver PDC and a liquid crystal capacitor Clc connected to the pixel driver PDC. The liquid crystal capacitor Clc corresponds to a display element.

화소 구동부(PDC)는 게이트 라인(GL) 및 데이터 라인(DL)과 접속된 박막 트랜지스터(TR), 박막 트랜지스터(TR)와 공통 전극(372) 사이에 접속된 스토리지 커패시터(Cst)를 포함한다. 액정 커패시터(Clc)는 박막 트랜지스터(TR)의 화소 전극(371)과 공통 전극(372) 사이에서, 스토리지 커패시터(Cst)와 병렬로 접속된다. The pixel driver PDC includes a thin film transistor TR connected to the gate line GL and the data line DL, and a storage capacitor Cst connected between the thin film transistor TR and the common electrode 372 . The liquid crystal capacitor Clc is connected in parallel with the storage capacitor Cst between the pixel electrode 371 and the common electrode 372 of the thin film transistor TR.

액정 커패시터(Clc)는 박막 트랜지스터(TR)를 통해 화소 전극에 공급된 데이터 신호와, 공통 전극(372)에 공급된 공통 전압(Vcom)과의 차전압을 충전하고, 충전된 전압에 따라 액정을 구동하여 광투과량을 제어한다. 스토리지 커패시터(Cst)는 액정 커패시터(Clc)에 충전된 전압을 안정적으로 유지시킨다.The liquid crystal capacitor Clc charges the difference between the data signal supplied to the pixel electrode through the thin film transistor TR and the common voltage Vcom supplied to the common electrode 372, and charges the liquid crystal according to the charged voltage. It is driven to control the amount of light transmission. The storage capacitor Cst stably maintains the voltage charged in the liquid crystal capacitor Clc.

본 발명의 또 다른 일 실시예에 따른 표시장치(1000)는 도 1 및 도 3 내지 7에 도시된 박막 트랜지스터들(100, 200, 300, 400, 500, 600) 중 적어도 하나를 포함할 수 있다. The display device 1000 according to another embodiment of the present invention may include at least one of the thin film transistors 100, 200, 300, 400, 500, and 600 shown in FIGS. 1 and 3 to 7. .

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며, 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다. 그러므로, 본 발명의 범위는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미, 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.The present invention described above is not limited by the above-described embodiments and the accompanying drawings, and it is in the technical field to which the present invention belongs that various substitutions, modifications, and changes are possible within the scope without departing from the technical details of the present invention. It will be clear to those skilled in the art. Therefore, the scope of the present invention is indicated by the claims to be described later, and all changes or modifications derived from the meaning, scope and equivalent concepts of the claims should be construed as being included in the scope of the present invention.

110: 기판 120: 광차단층
125: 버퍼층 130: 액티브층
131: 제1 액티브층 132: 제2 액티브층
1331, 1332: 제3 액티브층 140: 게이트 절연막
160: 게이트 전극 170: 층간 절연층110: substrate 120: light blocking layer
125: buffer layer 130: active layer
131: first active layer 132: second active layer
1331, 1332: third active layer 140: gate insulating layer
160: gate electrode 170: interlayer insulating layer

Claims (18)

액티브층; 및
상기 액티브층과 이격되어, 상기 액티브층과 적어도 일부 중첩하는 게이트 전극;을 포함하고,
상기 액티브층은 서로 중첩하는 제1 액티브층 및 제2 액티브층를 포함하며,
상기 제1 액티브층은 구리(Cu)를 포함하고,
상기 제2 액티브층은 상기 제1 액티브층보다 큰 이동도를 갖는, 박막 트랜지스터.active layer; and
A gate electrode spaced apart from the active layer and at least partially overlapping the active layer,
The active layer includes a first active layer and a second active layer overlapping each other,
The first active layer includes copper (Cu),
The second active layer has a higher mobility than the first active layer, the thin film transistor. 제1항에 있어서,
상기 제1 액티브층에서 상기 구리의 농도가 균일한, 박막 트랜지스터.According to claim 1,
Wherein the concentration of the copper in the first active layer is uniform, the thin film transistor. 제1항에 있어서,
상기 구리(Cu)는 Cu+ 및 Cu2+ 중 적어도 하나를 포함하는, 박막 트랜지스터.According to claim 1,
The copper (Cu) includes at least one of Cu + and Cu 2+ , the thin film transistor. 제3항에 있어서,
상기 Cu2+ 의 농도가 상기 Cu+ 의 농도보다 큰, 박막 트랜지스터.According to claim 3,
The thin film transistor wherein the Cu 2+ concentration is greater than the Cu concentration. 제1항에 있어서,
상기 제1 액티브층의 전체 금속 원소 중 구리의 비율은, 0.1 내지 5 원자%(at %)인, 박막 트랜지스터.According to claim 1,
The ratio of copper among the total metal elements of the first active layer is 0.1 to 5 atomic % (at %), the thin film transistor. 제1항에 있어서,
상기 제1 액티브층 및 상기 제2 액티브층은 각각 산화물 반도체 물질을 포함하는, 박막 트랜지스터.According to claim 1,
The first active layer and the second active layer each include an oxide semiconductor material, the thin film transistor. 제1항에 있어서,
상기 제1 액티브층 및 상기 제2 액티브층은 각각 인듐(In)을 포함하고,
원자 수 기준으로, 상기 제2 액티브층의 상기 인듐(In)의 농도는 상기 제1 액티브층의 상기 인듐(In)의 농도보다 크거나 같은, 박막 트랜지스터.According to claim 1,
The first active layer and the second active layer each include indium (In),
Based on the number of atoms, the concentration of the indium (In) in the second active layer is greater than or equal to the concentration of the indium (In) in the first active layer. 제1항에 있어서,
상기 제1 액티브층은 인듐(In) 및 갈륨(Ga)을 포함하고,
원자 수 기준으로, 제1 액티브층에서 상기 갈륨(Ga)의 농도는 상기 인듐(In)의 농도보다 크거나 같은, 박막 트랜지스터.According to claim 1,
The first active layer includes indium (In) and gallium (Ga),
Based on the number of atoms, the concentration of the gallium (Ga) in the first active layer is equal to or greater than the concentration of the indium (In). 제1항에 있어서,
상기 제1 액티브층은 아연(Zn) 및 갈륨(Ga)을 포함하고,
원자 수 기준으로, 상기 제1 액티브층에 포함된 아연(Zn)의 농도를 "[Zn]1"이라 하고, 상기 갈륨(Ga)의 농도를 "[Ga]1"이라 할 때,
0.8 ≤ [Zn]1/[Ga]1 ≤ 2
를 만족하는, 박막 트랜지스터. According to claim 1,
The first active layer includes zinc (Zn) and gallium (Ga),
When the concentration of zinc (Zn) included in the first active layer is "[Zn]1" and the concentration of gallium (Ga) is "[Ga]1", based on the number of atoms,
0.8 ≤ [Zn]1/[Ga]1 ≤ 2
A thin film transistor that satisfies 제1항에 있어서,
상기 구리(Cu)는 산소(O)와 결합하여 CuO 및 Cu2O 중 적어도 하나를 형성하는, 박막 트랜지스터.According to claim 1,
The copper (Cu) is combined with oxygen (O) to form at least one of CuO and Cu 2 O, the thin film transistor. 제1항에 있어서,
상기 액티브층은, 상기 제2 액티브층과 접촉하는 제3 액티브층을 더 포함하며,
상기 제2 액티브층은 상기 제1 액티브층과 상기 제3 액티브층 사이에 배치된, 박막 트랜지스터.According to claim 1,
The active layer further includes a third active layer contacting the second active layer,
The second active layer is disposed between the first active layer and the third active layer, the thin film transistor. 제11항에 있어서,
상기 제3 액티브층은 구리(Cu)를 포함하는, 박막 트랜지스터.According to claim 11,
The third active layer includes copper (Cu), thin film transistor. 제11항에 있어서,
상기 제3 액티브층은 구리(Cu)를 포함하지 않는, 박막 트랜지스터.According to claim 11,
The third active layer does not contain copper (Cu), thin film transistor. 제1항 내지 제13항 중 어느 한 항에 따른 박막 트랜지스터를 포함하는, 표시장치.A display device comprising the thin film transistor according to any one of claims 1 to 13. 기판 상에 액티브 물질층을 형성하는 단계;
상기 액티브 물질층을 패터닝하여 액티브층을 형성하는 단계;를 포함하며,
상기 액티브층을 형성하는 단계는 제1 액티브 물질층을 형성하는 단계 및 제2 액티브 물질층을 형성하는 단계를 포함하고,
상기 제1 액티브 물질층을 형성하는 단계는 스퍼터링 단계를 포함하고,
상기 제1 액티브 물질층은 구리(Cu)를 포함하는, 박막 트랜지스터의 제조방법.forming an active material layer on the substrate;
Forming an active layer by patterning the active material layer; includes,
The forming of the active layer includes forming a first active material layer and forming a second active material layer,
Forming the first active material layer includes a sputtering step;
The first active material layer includes copper (Cu), a method of manufacturing a thin film transistor. 제15항에 있어서,
상기 스퍼터링은 원료 물질을 증착하는 단계를 포함하고,
상기 제1 액티브 물질층 형성을 위한 스퍼터링 원료 물질은 금속 산화물을 포함하고,
상기 금속 산화물은 구리 산화물을 포함하는, 박막 트랜지스터의 제조방법.According to claim 15,
The sputtering includes depositing a raw material,
The sputtering source material for forming the first active material layer includes a metal oxide,
The method of manufacturing a thin film transistor, wherein the metal oxide comprises copper oxide. 제16항에 있어서,
상기 구리 산화물은 CuO(cupric oxide) 및 Cu2O(cuprous oxide)를 포함하는, 박막 트랜지스터의 제조방법.According to claim 16,
The copper oxide comprises copper oxide (CuO) and Cu 2 cuprous oxide (O). 제17항에 있어서,
상기 CuO의 함량이 상기 Cu2O의 함량보다 많은, 박막 트랜지스터의 제조방법.According to claim 17,
A method of manufacturing a thin film transistor in which the content of CuO is greater than the content of Cu 2 O.
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