KR20220095117A - Thin film transistor, method for manufacturing the thin film transistor and display device comprising the thin film transistor - Google Patents

Thin film transistor, method for manufacturing the thin film transistor and display device comprising the thin film transistor Download PDF

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Abstract

According to one embodiment of the present invention, provided are a thin-film transistor and a method for manufacturing the same. The thin-film transistor comprises: a first gate electrode; an active layer; and a second gate electrode. At least a portion of the first gate electrode does not overlap the second gate electrode, and at least a portion of the second gate electrode does not overlap the first gate electrode. A channel part overlaps at least one of the first gate electrode and the second gate electrode. A portion of the channel part overlaps only one of the first gate electrode and the second gate electrode, and another portion of the channel part overlaps only the other one of the first gate electrode and the second gate electrode. The active layer includes: a first active layer; and a second active layer on the first active layer. Either the first active layer or the second active layer has a higher hydrogen concentration and a lower oxygen concentration than the other one. In addition, one embodiment of the present invention provides a display device comprising the thin-film transistor. According to the present invention, it is possible to provide a thin-film transistor with a minimized threshold voltage change rate.

Description

박막 트랜지스터, 박막 트랜지스터의 제조방법 및 이를 포함하는 표시장치{THIN FILM TRANSISTOR, METHOD FOR MANUFACTURING THE THIN FILM TRANSISTOR AND DISPLAY DEVICE COMPRISING THE THIN FILM TRANSISTOR}A thin film transistor, a method for manufacturing a thin film transistor, and a display device including the same

본 발명은 박막 트랜지스터, 박막 트랜지스터의 제조방법 및 이를 포함하는 표시장치에 관한 것이다.The present invention relates to a thin film transistor, a method for manufacturing the thin film transistor, and a display device including the same.

박막 트랜지스터(thin film transistor)는 유리 기판이나 플라스틱 기판 상에 제조될 수 있기 때문에, 액정표시장치(Liquid Crystal Display Device) 또는 유기 발광장치(Organic Light Emitting Device) 등과 같은 표시장치의 스위칭 소자 또는 구동 소자로 널리 이용되고 있다.Since the thin film transistor may be manufactured on a glass substrate or a plastic substrate, a switching element or driving element of a display device such as a liquid crystal display device or an organic light emitting device. is widely used as

박막 트랜지스터는, 액티브층을 구성하는 물질을 기준으로 하여, 비정질 실리콘이 액티브층으로 사용되는 비정질 실리콘 박막 트랜지스터, 다결정 실리콘이 액티브층으로 사용되는 다결정 실리콘 박막 트랜지스터, 및 산화물 반도체가 액티브층으로 사용되는 산화물 반도체 박막 트랜지스터로 구분될 수 있다.The thin film transistor, based on the material constituting the active layer, is an amorphous silicon thin film transistor in which amorphous silicon is used as an active layer, a polycrystalline silicon thin film transistor in which polycrystalline silicon is used as an active layer, and an oxide semiconductor as an active layer. It may be classified as an oxide semiconductor thin film transistor.

짧은 시간에 비정질 실리콘이 증착되어 액티브층이 형성될 수 있으므로, 비정질 실리콘 박막 트랜지스터(a-Si TFT)는 제조 공정 시간이 짧고 생산 비용이 적게 드는 장점을 가지고 있다. 반면, 이동도(mobility)가 낮아 전류 구동 능력이 좋지 않고, 문턱전압의 변화가 발생하기 때문에, 비정질 실리콘 박막 트랜지스터는 능동 매트릭스 유기 발광소자(AMOLED) 등에는 사용이 제한되는 단점을 가지고 있다.Since the active layer can be formed by depositing amorphous silicon in a short time, the amorphous silicon thin film transistor (a-Si TFT) has advantages in that the manufacturing process time is short and the production cost is low. On the other hand, since the mobility is low, the current driving ability is poor, and the threshold voltage is changed, the amorphous silicon thin film transistor has disadvantages in that its use is limited in active matrix organic light emitting diodes (AMOLEDs).

다결정 실리콘 박막 트랜지스터(poly-Si TFT)는, 비정질 실리콘이 증착된 후 비정질 실리콘이 결정화되어 만들어진다. 다결정 실리콘 박막 트랜지스터는 전자 이동도가 높고 안정성이 뛰어나며, 두께가 얇고 고해상도를 구현할 수 있을 뿐 아니라 전력효율이 높다는 장점을 가지고 있다. 이러한 다결정 실리콘 박막 트랜지스터로, 저온실리콘다결정화(Low Temperature Poly Silicon, LTPS) 박막 트랜지스터, 또는 폴리실리콘 박막 트랜지스터가 있다. 그러나, 다결정 실리콘 박막 트랜지스터의 제조 과정에서 비정질 실리콘이 결정화되는 공정이 필요하기 때문에, 공정 수가 증가하여 제조비용이 상승하며, 높은 공정 온도에서 결정화가 이루어져야 한다. 따라서, 다결정 실리콘 박막 트랜지스터는 대면적 장치에 적용되는 데에 어려움이 있다. 또한, 다결정 특성으로 인해, 다결정 실리콘 박막 트랜지스터의 균일도(Uniformity)를 확보하는 데 어려움이 있다.A polycrystalline silicon thin film transistor (poly-Si TFT) is made by depositing amorphous silicon and then crystallizing the amorphous silicon. Polysilicon thin film transistors have advantages of high electron mobility, excellent stability, thin thickness, high resolution, and high power efficiency. As such a polycrystalline silicon thin film transistor, there is a low temperature poly silicon (LTPS) thin film transistor, or a polysilicon thin film transistor. However, since a process in which amorphous silicon is crystallized is required in the manufacturing process of the polysilicon thin film transistor, the number of processes increases to increase the manufacturing cost, and crystallization must be performed at a high process temperature. Therefore, it is difficult for the polysilicon thin film transistor to be applied to a large area device. In addition, due to polycrystalline characteristics, it is difficult to secure uniformity of the polycrystalline silicon thin film transistor.

높은 이동도(mobility)를 가지며, 산소의 함량에 따라 큰 저항 변화를 갖는 산화물 반도체 박막 트랜지스터(Oxide semiconductor TFT)는 원하는 물성을 용이하게 얻을 수 있다는 장점을 가지고 있다. 또한, 산화물 반도체 박막 트랜지스터의 제조 과정에서 비교적 낮은 온도에서 액티브층을 구성하는 산화물이 성막될 수 있기 때문에 제조비용이 저렴하다. 산화물의 특성상, 산화물 반도체는 투명하기 때문에, 투명 디스플레이를 구현하는 데도 유리하다. 그러나, 산화물 반도체 박막 트랜지스터는 다결정 실리콘 박막 트랜지스터에 비하여 안정성과 전자 이동도가 떨어지는 단점이 있다.An oxide semiconductor TFT having high mobility and a large resistance change according to an oxygen content has an advantage in that desired physical properties can be easily obtained. In addition, since the oxide constituting the active layer can be formed at a relatively low temperature during the manufacturing process of the oxide semiconductor thin film transistor, the manufacturing cost is low. Since the oxide semiconductor is transparent due to the nature of the oxide, it is advantageous for realizing a transparent display. However, the oxide semiconductor thin film transistor has disadvantages in that stability and electron mobility are inferior compared to the polysilicon thin film transistor.

산화물 반도체 박막 트랜지스터(Oxide semiconductor TFT)를 온(ON) 상태로 장시간 구동시키는 경우, 문턱전압이 지속적으로 변하는 경향이 있다. 따라서, 산화물 반도체 박막 트랜지스터의 구동 안정성을 향상시킬 필요가 있다.When an oxide semiconductor TFT is driven in an ON state for a long time, the threshold voltage tends to continuously change. Therefore, it is necessary to improve the driving stability of the oxide semiconductor thin film transistor.

본 발명의 일 실시예는, 탑 게이트 구조의 특성과 바텀 게이트 구조의 특성을 모두 가져, 문턱전압 변화율이 최소화된 박막 트랜지스터를 제공하고자 한다.An embodiment of the present invention provides a thin film transistor having both the characteristics of the top gate structure and the characteristics of the bottom gate structure, and the threshold voltage change rate is minimized.

본 발명의 다른 일 실시예는, 하나의 채널부 내에 탑 게이트의 영향을 받는 부분과 바텀 게이트의 영향을 받는 부분이 각각 존재하여, 구동 안정성이 향상된 박막 트랜지스터를 제공하고자 한다.Another embodiment of the present invention is to provide a thin film transistor with improved driving stability by having a portion affected by a top gate and a portion affected by a bottom gate in one channel portion, respectively.

본 발명의 또 다른 일 실시예는, 하나의 채널부 내에 문턱접압을 포지티브(+) 방향으로 이동시키는 부분과 네거티브(-) 방향으로 이동시키는 부분이 서로 직렬로 연결되어, 구동 안정성이 향상된 박막 트랜지스터를 제공하고자 한다. Another embodiment of the present invention is a thin film transistor with improved driving stability by serially connecting a portion for moving a threshold voltage in a positive (+) direction and a portion for moving a threshold in a negative (-) direction in one channel portion would like to provide

본 발명의 또 다른 일 실시예는, 과잉 산소 영역과 과잉 수소 영역을 포함하는 채널부를 갖는 박막 트랜지스터를 제공하고자 한다.Another embodiment of the present invention is to provide a thin film transistor having a channel portion including an excess oxygen region and an excess hydrogen region.

본 발명의 또 다른 일 실시예는, 과잉 산소 영역에서 전자 트랩에 의한 문턱접압의 포지티브(+) 방향 이동을 유도하고, 과잉 수소 영역에서 정공 트랩에 의한 문턱접압의 네거티브(-) 방향 이동을 함께 유도함으로써, 문턱전압의 변화를 최소화할 수 있는, 박막 트랜지스터를 제공하고자 한다.Another embodiment of the present invention induces the positive (+) direction movement of the threshold junction pressure by the electron trap in the excess oxygen region, and the negative (-) direction movement of the threshold junction pressure by the hole trap in the excess hydrogen region together. An object of the present invention is to provide a thin film transistor capable of minimizing a change in a threshold voltage by inducing it.

본 발명의 또 다른 일 실시예는, 이러한 박막 트랜지스터의 제조방법을 제공하고자 한다.Another embodiment of the present invention is to provide a method of manufacturing such a thin film transistor.

본 발명의 또 다른 일 실시예는, 이러한 박막 트랜지스터를 포함하는 표시장치를 제공하고자 한다.Another embodiment of the present invention is to provide a display device including such a thin film transistor.

상기 목적을 달성하기 위하여, 본 발명의 일 실시예는, 제1 게이트 전극, 상기 제1 게이트 전극과 이격된, 채널부를 포함하는 액티브층, 상기 액티브층과 이격되어, 상기 액티브층을 기준으로 상기 제1 게이트 전극과 반대쪽에 배치된 제2 게이트 전극을 포함하는 박막 트랜지스터를 제공한다. 상기 제1 게이트 전극의 적어도 일부는 상기 제2 게이트 전극과 중첩하지 않고, 상기 제2 게이트 전극의 적어도 일부는 상기 제1 게이트 전극과 중첩하지 않는다. 상기 채널부는 상기 제1 게이트 전극 및 상기 제2 게이트 전극 중 적어도 하나와 중첩하고, 상기 채널부의 일부는 상기 제1 게이트 전극 및 상기 제2 게이트 전극 중 어느 하나와만 중첩하고, 상기 채널부의 다른 일부는 상기 제1 게이트 전극 및 상기 제2 게이트 전극 중 다른 하나와만 중첩한다. 상기 액티브층은 산화물 반도체 물질을 포함하는 제1 액티브층 및 상기 제1 액티브층 상에 배치되며 산화물 반도체 물질을 포함하는 제2 액티브층을 포함하고, 상기 제1 액티브층 및 상기 제2 액티브층 중 어느 하나는 다른 하나보다 높은 수소 농도 및 낮은 산소 농도를 갖는다,In order to achieve the above object, an embodiment of the present invention provides a first gate electrode, an active layer including a channel portion spaced apart from the first gate electrode, and spaced apart from the active layer, based on the active layer Provided is a thin film transistor including a second gate electrode disposed opposite to a first gate electrode. At least a portion of the first gate electrode does not overlap the second gate electrode, and at least a portion of the second gate electrode does not overlap the first gate electrode. The channel portion overlaps at least one of the first gate electrode and the second gate electrode, a portion of the channel portion overlaps only any one of the first gate electrode and the second gate electrode, and another portion of the channel portion overlaps only the other one of the first gate electrode and the second gate electrode. The active layer includes a first active layer including an oxide semiconductor material and a second active layer disposed on the first active layer and including an oxide semiconductor material, one of the first active layer and the second active layer one has a higher hydrogen concentration and a lower oxygen concentration than the other,

상기 채널부는, 상기 제1 게이트 전극과 중첩하고 상기 제2 게이트 전극과 중첩하지 않는 제1 채널영역 및 상기 제2 게이트 전극과 중첩하고 상기 제1 게이트 전극과 중첩하지 않는 제2 채널영역을 포함할 수 있다. The channel portion may include a first channel region overlapping the first gate electrode and not overlapping the second gate electrode, and a second channel region overlapping the second gate electrode and not overlapping the first gate electrode. can

상기 제1 채널영역은 상기 채널부의 일단에 위치하고, 상기 제2 채널영역은 상기 채널부의 타단에 위치한다. The first channel region is located at one end of the channel unit, and the second channel region is located at the other end of the channel unit.

상기 액티브층은, 서로 이격되어 상기 채널부와 각각 연결된 제1 연결부 및 제2 연결부를 포함한다. The active layer includes a first connection part and a second connection part spaced apart from each other and respectively connected to the channel part.

상기 제1 연결부는 상기 제1 채널영역과 접촉하고, 상기 제2 연결부는 상기 제2 채널영역과 접촉한다. The first connection part contacts the first channel region, and the second connection part contacts the second channel region.

상기 제1 연결부는 상기 제2 게이트 전극과 중첩하지 않고, 상기 제2 연결부는 상기 제1 게이트 전극과 중첩하지 않을 수 있다. The first connection part may not overlap the second gate electrode, and the second connection part may not overlap the first gate electrode.

상기 제1 연결부는 상기 제1 게이트 전극과 적어도 일부 중첩할 수 있다.The first connection part may at least partially overlap the first gate electrode.

상기 제1 게이트 전극의 일부와 상기 제2 게이트 전극의 일부는 서로 중첩할 수 있다. A portion of the first gate electrode and a portion of the second gate electrode may overlap each other.

상기 채널부의 일부는 상기 제1 게이트 전극 및 상기 제2 게이트 전극 모두와 중첩할 수 있다. A portion of the channel portion may overlap both the first gate electrode and the second gate electrode.

상기 박막 트랜지스터는, 상기 제1 게이트 전극 및 상기 액티브층 사이에 배치된 수소 공급층을 포함할 수 있다. The thin film transistor may include a hydrogen supply layer disposed between the first gate electrode and the active layer.

상기 박막 트랜지스터는, 상기 액티브층과 상기 제2 게이트 전극 사이에 배치된 산소 공급층을 포함할 수 있다. The thin film transistor may include an oxygen supply layer disposed between the active layer and the second gate electrode.

상기 제1 액티브층 및 제2 액티브층은 동일한 금속 조성을 가질 수 있다.The first active layer and the second active layer may have the same metal composition.

상기 제1 액티브층은 상기 제2 액티브층보다 높은 수소 농도를 가지고, 상기 제2 액티브층은 상기 제1 액티브층보다 높은 산소 농도를 가질 수 있다. The first active layer may have a higher hydrogen concentration than the second active layer, and the second active layer may have a higher oxygen concentration than the first active layer.

상기 박막 트랜지스터는, 상기 액티브층 상의 수소 공급층을 포함할 수 있다. The thin film transistor may include a hydrogen supply layer on the active layer.

상기 제1 액티브층은 상기 제2 액티브층보다 높은 산소 농도를 가지고, 상기 제2 액티브층은 상기 제1 액티브층보다 높은 수소 농도를 가질 수 있다. The first active layer may have a higher oxygen concentration than the second active layer, and the second active layer may have a higher hydrogen concentration than the first active layer.

상기 제1 액티브층은 상기 제1 게이트 전극과 중첩하는 제1 영역을 가지며, 상기 제1 영역은 상기 제1 액티브층의 다른 영역보다 높은 수소 농도를 가질 수 있다.The first active layer may have a first region overlapping the first gate electrode, and the first region may have a higher hydrogen concentration than other regions of the first active layer.

상기 제2 액티브층은 상기 제2 게이트 전극과 중첩하는 제2 영역을 가지며, 상기 제2 영역은 상기 제2 액티브층의 다른 영역보다 높은 산소 농도를 가질 수 있다.The second active layer may have a second region overlapping the second gate electrode, and the second region may have a higher oxygen concentration than other regions of the second active layer.

본 발명의 다른 일 실시예는, 상기의 박막 트랜지스터를 포함하는 표시장치를 제공한다.Another embodiment of the present invention provides a display device including the thin film transistor.

본 발명의 또 다른 일 실시예는, 기판 상에 제1 게이트 전극을 형성하는 단계, 상기 제1 게이트 전극 상에 제1 게이트 절연막을 형성하는 단계, 상기 제1 게이트 절연막 상에 액티브층을 형성하는 단계 및 상기 액티브층 상에 제2 게이트 전극을 형성하는 단계를 포함하며, 상기 제1 게이트 전극의 적어도 일부는 상기 제2 게이트 전극과 중첩하지 않고, 상기 제2 게이트 전극의 적어도 일부는 상기 제1 게이트 전극과 중첩하지 않고, 상기 액티브층은 채널부를 가지며, 상기 채널부는 상기 제1 게이트 전극 및 상기 제2 게이트 전극 중 적어도 하나와 중첩하고, 상기 액티브층은 제1 액티브층 및 상기 제1 액티브층 상의 제2 액티브층을 포함하고, 상기 제1 액티브층 및 상기 제2 액티브층 중 어느 하나는 다른 하나보다 높은 수소 농도 및 낮은 산소 농도를 갖는, 박막 트랜지스터의 제조방법을 제공한다.Another embodiment of the present invention includes forming a first gate electrode on a substrate, forming a first gate insulating film on the first gate electrode, and forming an active layer on the first gate insulating film and forming a second gate electrode on the active layer, wherein at least a portion of the first gate electrode does not overlap the second gate electrode, and at least a portion of the second gate electrode forms the first gate electrode. The active layer does not overlap a gate electrode, the active layer has a channel portion, the channel portion overlaps at least one of the first gate electrode and the second gate electrode, and the active layer includes a first active layer and the first active layer. It provides a method of manufacturing a thin film transistor, including a second active layer on the top, wherein any one of the first active layer and the second active layer has a higher hydrogen concentration and a lower oxygen concentration than the other.

상기 제1 게이트 전극의 일부와 상기 제2 게이트 전극의 일부는 서로 중첩할 수 있다.A portion of the first gate electrode and a portion of the second gate electrode may overlap each other.

상기 박막 트랜지스터의 제조방법은, 상기 제1 게이트 절연막을 형성하는 단계 이전에 수소 공급층을 형성하는 단계를 더 포함할 수 있다.The manufacturing method of the thin film transistor may further include forming a hydrogen supply layer before forming the first gate insulating layer.

상기 박막 트랜지스터의 제조방법은, 상기 액티브층의 표면을 산소 처리하는 단계를 더 포함할 수 있다.The method of manufacturing the thin film transistor may further include treating a surface of the active layer with oxygen.

상기 산소 처리하는 단계는, 상기 액티브층의 표면을 N2O 가스로 처리하는 단계를 포함할 수 있다. The oxygen treatment may include treating the surface of the active layer with N 2 O gas.

상기 제2 게이트 전극을 형성하는 단계는, 제2 게이트 전극용 패턴을 형성하는 단계를 포함할 수 있다. The forming of the second gate electrode may include forming a pattern for the second gate electrode.

상기 박막 트랜지스터의 제조방법은, 상기 제2 게이트 전극용 패턴을 마스크로 사용하여, 상기 액티브층을 도체화하는 단계를 포함할 수 있다. The manufacturing method of the thin film transistor may include making the active layer a conductor by using the pattern for the second gate electrode as a mask.

본 발명의 일 실시예에 따른 박막 트랜지스터는, 하나의 채널부 내에 탑 게이트의 영향을 받는 부분과 바텀 게이트의 영향을 받는 부분을 각각 포함하기 때문에, 문턱접압 변화율이 작아 구동 안정성을 가질 수 있다.Since the thin film transistor according to an embodiment of the present invention includes a portion affected by the top gate and a portion affected by the bottom gate in one channel portion, respectively, the threshold voltage change rate is small, and thus driving stability may be achieved.

본 발명의 일 실시예에 따른 박막 트랜지스터는 과잉 산소 영역과 과잉 수소 영역을 포함하는 채널부를 포함하며, 과잉 산소 영역에서 전자 트랩에 의한 문턱접압의 포지티브(+) 방향 이동이 유도되고, 과잉 수소 영역에서 정공 트랩에 의한 문턱접압의 네거티브(-) 방향 이동이 유도된다. 본 발명의 일 실시예에 따른 박막 트랜지스터에는, 문턱접압을 포지티브(+) 방향으로 이동시키는 과잉 산소 영역과 문턱접압을 네거티브(-) 방향으로 이동시키는 과잉 수소 영역이 서로 직렬로 연결되어, 박막 트랜지스터의 문턱접압 변화율이 감소되고 구동 안정성이 향상된다. 특히 본 발명의 일 실시예에 따른 박막 트랜지스터는, 온(ON) 상태로 장시간 구동되는 경우에도, 문턱전압의 변화없이, 안정적으로 작동할 수 있다. The thin film transistor according to an embodiment of the present invention includes a channel portion including an excess oxygen region and an excess hydrogen region, and a positive (+) direction movement of a threshold junction pressure by an electron trap is induced in the excess oxygen region, and an excess hydrogen region In the negative (-) direction movement of the threshold junction pressure by the hole trap is induced. In the thin film transistor according to an embodiment of the present invention, an excess oxygen region that moves a threshold junction in a positive (+) direction and an excess hydrogen region that moves a threshold junction in a negative (-) direction are connected in series to each other, the thin film transistor The rate of change of threshold voltage is reduced and driving stability is improved. In particular, the thin film transistor according to an embodiment of the present invention can operate stably without a change in threshold voltage even when driven in an ON state for a long time.

본 발명의 일 실시예에 따른 박막 트랜지스터는 다양한 전자 장치에 배치될 수 있으며, 본 발명의 일 실시예에 따른 박막 트랜지스터가 사용되는 경우 전자 장치의 구동 안정성이 향상될 수 있다. 본 발명의 일 실시예에 따른 박막 트랜지스터는 표시장치에 유용하게 적용될 수 있는데, 특히, 장시간 동안 온(ON) 상태로 구동되는 야외용 표시장치에 적용될 수 있으며, 마이크로 LED를 사용하는 표시장치 등에 유용하게 적용될 수 있다.The thin film transistor according to an embodiment of the present invention may be disposed in various electronic devices, and when the thin film transistor according to an embodiment of the present invention is used, driving stability of the electronic device may be improved. The thin film transistor according to an embodiment of the present invention can be usefully applied to a display device. In particular, it can be applied to an outdoor display device driven in an ON state for a long time, and is usefully applied to a display device using a micro LED. can be applied.

도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터의 단면도이다.
도 2는 도 1에 도시된 박막 트랜지스터의 채널부를 확대한 부분 단면도이다.
도 3은 본 발명의 다른 일 실시예에 따른 박막 트랜지스터의 단면도이다.
도 4a 및 4b는 각각 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터의 단면도이다.
도 5a 및 5b는 각각 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터의 단면도이다.
도 6은 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터의 단면도이다.
도 7 및 도 8은 각각 비교예에 따른 박막 트랜지스터의 단면도이다.
도 9는 문턱전압의 변화를 설명하는 그래프이다.
도 10a, 10a 및 10c는 각각 시간에 따른 문턱접압 변화에 대한 그래프이다.
도 11a 내지 11m은 본 발명의 일 실시예에 따른 박막 트랜지스터의 제조방법에 대한 공정도이다.
도 12는 본 발명의 또 다른 일 실시예에 따른 표시장치의 개략도이다.
도 13은 도 12의 어느 한 화소에 대한 회로도이다.
도 14는 본 발명의 또 다른 일 실시예에 따른 표시장치의 어느 한 화소에 대한 회로도이다.
도 15는 본 발명의 또 다른 일 실시예에 따른 표시장치의 어느 한 화소에 대한 회로도이다.
도 16은 본 발명의 또 다른 일 실시예에 따른 표시장치의 어느 한 화소에 대한 회로도이다.1 is a cross-sectional view of a thin film transistor according to an embodiment of the present invention.
FIG. 2 is an enlarged partial cross-sectional view of a channel portion of the thin film transistor shown in FIG. 1 .
3 is a cross-sectional view of a thin film transistor according to another embodiment of the present invention.
4A and 4B are cross-sectional views of a thin film transistor according to still another embodiment of the present invention, respectively.
5A and 5B are cross-sectional views of a thin film transistor according to still another embodiment of the present invention, respectively.
6 is a cross-sectional view of a thin film transistor according to another embodiment of the present invention.
7 and 8 are cross-sectional views of thin film transistors according to Comparative Examples, respectively.
9 is a graph illustrating a change in threshold voltage.
10A, 10A, and 10C are graphs of changes in threshold voltage according to time, respectively.
11A to 11M are process diagrams of a method of manufacturing a thin film transistor according to an embodiment of the present invention.
12 is a schematic diagram of a display device according to still another embodiment of the present invention.
13 is a circuit diagram of one pixel of FIG. 12 .
14 is a circuit diagram of one pixel of a display device according to another exemplary embodiment of the present invention.
15 is a circuit diagram of one pixel of a display device according to still another exemplary embodiment of the present invention.
16 is a circuit diagram of one pixel of a display device according to another exemplary embodiment of the present invention.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 알려주기 위해 제공되는 것이다. 본 발명은 청구항의 범주에 의해 정의될 뿐이다.Advantages and features of the present invention and methods of achieving them will become apparent with reference to the embodiments described below in detail in conjunction with the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below, but will be embodied in various different forms, and only these embodiments allow the disclosure of the present invention to be complete, and common knowledge in the art to which the present invention pertains It is provided to inform those who have the scope of the invention. The invention is only defined by the scope of the claims.

본 발명의 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로, 본 발명이 도면에 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 구성 요소는 동일 참조 부호로 지칭될 수 있다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명은 생략된다. Since the shapes, sizes, proportions, angles, numbers, etc. disclosed in the drawings for explaining the embodiments of the present invention are exemplary, the present invention is not limited to the matters shown in the drawings. Throughout the specification, like elements may be referred to by like reference numerals. In addition, in describing the present invention, if it is determined that a detailed description of a related known technology may unnecessarily obscure the subject matter of the present invention, the detailed description thereof will be omitted.

본 명세서에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이라는 표현이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소가 단수로 표현된 경우, 특별히 명시적인 기재 사항이 없는 한 복수를 포함한다. When 'including', 'having', 'consisting', etc. mentioned in this specification are used, other parts may be added unless the expression 'only' is used. When a component is expressed in the singular, the plural is included unless specifically stated otherwise.

구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.In interpreting the components, it is construed as including an error range even if there is no separate explicit description.

예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이라는 표현이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수 있다.For example, when the positional relationship between two parts is described as 'on', 'on', 'on', 'beside', etc., the expression 'directly' or 'directly' is used Unless otherwise stated, one or more other parts may be positioned between the two parts.

공간적으로 상대적인 용어인 "아래(below, beneath)", "하부 (lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작 시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 마찬가지로, 예시적인 용어인 "위" 또는 "상"은 위와 아래의 방향을 모두 포함할 수 있다.Spatially relative terms "below, beneath", "lower", "above", "upper", etc. are one element or component as shown in the drawings. and can be used to easily describe the correlation with other devices or components. The spatially relative terms should be understood as terms including different orientations of the device during use or operation in addition to the orientation shown in the drawings. For example, when an element shown in the figures is turned over, an element described as "beneath" or "beneath" another element may be placed "above" the other element. Accordingly, the exemplary term “below” may include both directions below and above. Likewise, the exemplary terms “above” or “on” may include both directions above and below.

시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이라는 표현이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.In the case of a description of a temporal relationship, for example, 'immediately' or 'directly' when a temporal relationship is described with 'after', 'following', 'after', 'before', etc. It may include cases that are not continuous unless the expression "

제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.Although the first, second, etc. are used to describe various elements, these elements are not limited by these terms. These terms are only used to distinguish one component from another. Accordingly, the first component mentioned below may be the second component within the spirit of the present invention.

"적어도 하나"의 용어는 하나 이상의 관련 항목으로부터 제시 가능한 모든 조합을 포함하는 것으로 이해되어야 한다. 예를 들어, "제1 항목, 제2 항목 및 제3 항목 중에서 적어도 하나"의 의미는 제1 항목, 제2 항목 또는 제3 항목 각각뿐만 아니라 제1 항목, 제2 항목 및 제3 항목 중에서 2개 이상으로부터 제시될 수 있는 모든 항목의 조합을 의미할 수 있다. The term “at least one” should be understood to include all possible combinations of one or more related items. For example, the meaning of “at least one of the first, second, and third items” means each of the first, second, or third items, as well as two of the first, second, and third items. It may mean a combination of all items that can be presented from more than one.

본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시될 수도 있다.Each feature of the various embodiments of the present invention may be partially or wholly combined or combined with each other, technically various interlocking and driving are possible, and each of the embodiments may be implemented independently of each other or may be implemented together in a related relationship. may be

본 발명의 실시예들을 설명하는 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다.In adding reference numerals to components of each drawing describing embodiments of the present invention, the same components may have the same reference numerals as much as possible even though they are indicated in different drawings.

본 발명의 실시예들에 있어서, 소스 전극과 드레인 전극은 설명의 편의를 위하여 구별한 것일 뿐, 소스 전극과 드레인 전극은 서로 바뀔 수 있다. 소스 전극이 드레인 전극이 되고, 드레인 전극이 소스 전극이 될 수 있다. 또한, 어느 한 실시예의 소스 전극은 다른 실시에에서 드레인 전극이 될 수 있고, 어느 한 실시예의 드레인 전극은 다른 실시예에서 소스 전극이 될 수 있다.In embodiments of the present invention, the source electrode and the drain electrode are merely distinguished for convenience of description, and the source electrode and the drain electrode may be interchanged. The source electrode may be the drain electrode, and the drain electrode may be the source electrode. Also, the source electrode of one embodiment may be a drain electrode in another embodiment, and the drain electrode of one embodiment may be a source electrode in another embodiment.

본 발명의 어떤 실시예에서는, 설명의 편의를 위해 소스 영역과 소스 전극을 구별하고 드레인 영역과 드레인 전극을 구별하기도 하지만, 본 발명의 실시예들이 이에 한정되는 것은 아니다. 소스 영역이 소스 전극이 될 수 있고, 드레인 영역이 드레인 전극이 될 수 있다. 또한, 소스 영역이 드레인 전극이 될 수도 있고, 드레인 영역이 소스 전극이 될 수도 있다.In some embodiments of the present invention, for convenience of description, a source region and a source electrode are distinguished and a drain region and a drain electrode are distinguished, but embodiments of the present invention are not limited thereto. The source region may be a source electrode, and the drain region may be a drain electrode. Also, the source region may be the drain electrode, and the drain region may be the source electrode.

도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터(100)의 단면도이다.1 is a cross-sectional view of a thin film transistor 100 according to an embodiment of the present invention.

본 발명의 일 실시예에 따른 박막 트랜지스터(100)는 제1 게이트 전극(121), 액티브층(140) 및 제2 게이트 전극(122)을 포함한다.The thin film transistor 100 according to an embodiment of the present invention includes a first gate electrode 121 , an active layer 140 , and a second gate electrode 122 .

액티브층(140)은 제1 게이트 전극(121)과 이격되어 배치된다. 액티브층(140)는 제1 게이트 전극(121)과 적어도 일부 중첩한다.The active layer 140 is spaced apart from the first gate electrode 121 . The active layer 140 at least partially overlaps the first gate electrode 121 .

제2 게이트 전극(122)은 액티브층(140)과 이격되어, 액티브층(140)을 기준으로 제1 게이트 전극(121)과 반대쪽에 배치된다. 액티브층(140)을 기준으로, 한쪽에는 제1 게이트 전극(121)이 배치되고, 다른 쪽에는 제2 게이트 전극(122)이 배치된다. The second gate electrode 122 is spaced apart from the active layer 140 and is disposed opposite to the first gate electrode 121 with respect to the active layer 140 . Based on the active layer 140 , the first gate electrode 121 is disposed on one side, and the second gate electrode 122 is disposed on the other side.

액티브층(140)은 채널부(140a)를 포함한다. 채널부(140a)는 제1 게이트 전극(121) 및 제2 게이트 전극(122) 중 적어도 하나와 중첩한다. The active layer 140 includes a channel portion 140a. The channel portion 140a overlaps at least one of the first gate electrode 121 and the second gate electrode 122 .

도 2는 도 1에 도시된 박막 트랜지스터(100)의 채널부(140a)를 확대한 부분 단면도이다.FIG. 2 is an enlarged partial cross-sectional view of the channel portion 140a of the thin film transistor 100 shown in FIG. 1 .

이하, 도 1 및 도 2를 참조하여, 본 발명의 일 실시예에 따른 박막 트랜지스터(100)를 보다 상세히 설명한다.Hereinafter, the thin film transistor 100 according to an embodiment of the present invention will be described in more detail with reference to FIGS. 1 and 2 .

도 1 및 도 2를 참조하면, 기판(110) 상에 제1 게이트 전극(121)이 배치된다. 1 and 2 , a first gate electrode 121 is disposed on a substrate 110 .

기판(110)으로 유리 또는 플라스틱이 이용될 수 있다. 플라스틱으로 플렉서블 특성을 갖는 투명 플라스틱, 예를 들어, 폴리이미드가 이용될 수 있다. 폴리이미드가 기판(110)으로 사용되는 경우, 기판(110) 상에서 고온 증착 공정이 이루어짐을 고려할 때, 고온에서 견딜 수 있는 내열성 폴리이미드가 사용될 수 있다.Glass or plastic may be used as the substrate 110 . As the plastic, a transparent plastic having flexible properties, for example, polyimide may be used. When polyimide is used as the substrate 110 , when a high-temperature deposition process is performed on the substrate 110 , heat-resistant polyimide that can withstand high temperatures may be used.

제1 게이트 전극(121)은 알루미늄(Al)이나 알루미늄 합금과 같은 알루미늄 계열의 금속, 은(Ag)이나 은 합금과 같은 은 계열의 금속, 구리(Cu)나 구리 합금과 같은 구리 계열의 금속, 몰리브덴(Mo)이나 몰리브덴 합금과 같은 몰리브덴 계열의 금속, 크롬(Cr), 탄탈륨(Ta), 네오듐(Nd) 및 티타늄(Ti) 중 적어도 하나를 포함할 수 있다. 제1 게이트 전극(121)은 물리적 성질이 다른 적어도 두 개의 도전막을 포함하는 다층막 구조를 가질 수도 있다.The first gate electrode 121 may include an aluminum-based metal such as aluminum (Al) or an aluminum alloy, a silver-based metal such as silver (Ag) or a silver alloy, a copper-based metal such as copper (Cu) or a copper alloy, It may include at least one of a molybdenum-based metal such as molybdenum (Mo) or a molybdenum alloy, chromium (Cr), tantalum (Ta), neodium (Nd), and titanium (Ti). The first gate electrode 121 may have a multilayer structure including at least two conductive layers having different physical properties.

제1 게이트 전극(121) 상에 제1 게이트 절연막(131)이 배치된다. 제1 게이트 절연막(131)은 절연성을 가지며, 실리콘 산화물, 실리콘 질화물 및 금속계 산화물 중 적어도 하나를 포함할 수 있다. 본 발명의 일 실시예에 따르면, 제1 게이트 절연막(131)은 실리콘 질화물을 포함할 수 있다. 실리콘 질화물은 실리콘 산화물 및 금속계 산화물보다 상대적으로 높은 농도의 수소를 포함한다.A first gate insulating layer 131 is disposed on the first gate electrode 121 . The first gate insulating layer 131 has insulating properties and may include at least one of silicon oxide, silicon nitride, and metal-based oxide. According to an embodiment of the present invention, the first gate insulating layer 131 may include silicon nitride. Silicon nitride contains a relatively higher concentration of hydrogen than silicon oxide and metal-based oxides.

제1 게이트 절연막(131)은 단일막 구조를 가질 수도 있고, 다층막 구조를 가질 수도 있다. The first gate insulating layer 131 may have a single layer structure or a multilayer structure.

제1 게이트 절연막(131) 상에 액티브층(140)이 배치된다.The active layer 140 is disposed on the first gate insulating layer 131 .

본 발명의 일 실시예에 따르면, 액티브층(140)은 산화물 반도체 물질을 포함한다. 액티브층(140)은 산화물 반도체층으로 이루어질 수 있다.According to an embodiment of the present invention, the active layer 140 includes an oxide semiconductor material. The active layer 140 may be formed of an oxide semiconductor layer.

액티브층(140)은, 예를 들어, IZO(InZnO)계, IGO(InGaO)계, ITO(InSnO)계, IGZO(InGaZnO)계, IGZTO(InGaZnSnO)계, ITZO(InSnZnO)계 IGTO(InGaSnO)계, GO(GaO)계, GZTO(GaZnSnO)계 및 GZO(GaZnO)계 산화물 반도체 물질 중 적어도 하나를 포함할 수 있다. 그러나, 본 발명의 일 실시예가 이에 한정되는 것은 아니며, 당업계에 알려진 다른 산화물 반도체 물질에 의하여 액티브층(140)이 만들어질 수도 있다.The active layer 140 is, for example, IZO (InZnO), IGO (InGaO), ITO (InSnO), IGZO (InGaZnO), IGZTO (InGaZnSnO), ITZO (InSnZnO) IGTO (InGaSnO) It may include at least one of a GO (GaO)-based, GZTO (GaZnSnO)-based, and GZO (GaZnO)-based oxide semiconductor material. However, the embodiment of the present invention is not limited thereto, and the active layer 140 may be made of other oxide semiconductor materials known in the art.

액티브층(140)은 채널부(140a) 및 채널부(140a)의 양쪽에 각각 배치된 제1 연결부(140b) 및 제2 연결부(140c)를 포함한다. 제1 연결부(140b)와 제2 연결부(140c)는 서로 이격되어 각각 채널부(140a)와 연결된다.The active layer 140 includes a channel portion 140a and a first connection portion 140b and a second connection portion 140c disposed on both sides of the channel portion 140a, respectively. The first connection part 140b and the second connection part 140c are spaced apart from each other and are respectively connected to the channel part 140a.

액티브층(140) 상에 제2 게이트 절연막(132)이 배치된다. 제2 게이트 절연막(132)은 절연성을 가지며, 실리콘 산화물, 실리콘 질화물 및 금속계 산화물 중 적어도 하나를 포함할 수 있다. 제2 게이트 절연막(132)은 단일막 구조를 가질 수도 있고, 다층막 구조를 가질 수도 있다. A second gate insulating layer 132 is disposed on the active layer 140 . The second gate insulating layer 132 has insulating properties and may include at least one of silicon oxide, silicon nitride, and metal-based oxide. The second gate insulating layer 132 may have a single layer structure or a multilayer structure.

본 발명의 일 실시예에 따르면, 제2 게이트 절연막(132)은 실리콘 산화물을 포함할 수 있다. 실리콘 산화물은 실리콘 질화물보다 상대적으로 높은 농도의 산소를 포함할 수 있다. According to an embodiment of the present invention, the second gate insulating layer 132 may include silicon oxide. Silicon oxide may contain a relatively higher concentration of oxygen than silicon nitride.

제2 게이트 절연막(132)은 패턴화될 수도 있고, 패턴화되지 않을 수도 있다. 패턴화된 제2 게이트 절연막(132)은 적어도 액티브층(140)의 채널부(140a)를 커버할 수 있다. 그러나, 본 발명의 일 실시예에가 이에 한정되는 것은 아니며, 제2 게이트 절연막(132)은 액티브층(140)의 상면 전체를 커버할 수도 있다.The second gate insulating layer 132 may or may not be patterned. The patterned second gate insulating layer 132 may cover at least the channel portion 140a of the active layer 140 . However, the exemplary embodiment is not limited thereto, and the second gate insulating layer 132 may cover the entire top surface of the active layer 140 .

제2 게이트 절연막(132) 상에 제2 게이트 전극(122)이 배치된다. A second gate electrode 122 is disposed on the second gate insulating layer 132 .

제2 게이트 전극(122)은 제1 게이트 전극(121)과 동일한 재료로 이루어질 수도 있고, 다른 재료로 이루어질 수도 있다. 제2 게이트 전극(122)은 액티브층(140)을 기준으로 제1 게이트 전극(121)의 반대쪽에 배치된다.The second gate electrode 122 may be made of the same material as the first gate electrode 121 or may be made of a different material. The second gate electrode 122 is disposed opposite to the first gate electrode 121 with respect to the active layer 140 .

본 발명의 일 실시예에 따르면, 제1 게이트 전극(121)의 적어도 일부는 제2 게이트 전극(122)과 중첩하지 않고, 제2 게이트 전극(122)의 적어도 일부는 제1 게이트 전극(121)과 중첩하지 않는다. 제1 게이트 전극(121)과 제2 게이트 전극(122)의 일부가 중첩할 수도 있다.According to an embodiment of the present invention, at least a portion of the first gate electrode 121 does not overlap the second gate electrode 122 , and at least a portion of the second gate electrode 122 includes the first gate electrode 121 . do not overlap with A portion of the first gate electrode 121 and the second gate electrode 122 may overlap.

도 1을 참조하면, 제2 게이트 전극(122) 상에 층간 절연막(150)이 배치된다. 층간 절연막(150)은 절연물질로 이루어질 수 있다.Referring to FIG. 1 , an interlayer insulating layer 150 is disposed on the second gate electrode 122 . The interlayer insulating layer 150 may be made of an insulating material.

층간 절연막(150) 상에 소스 전극(161) 및 드레인 전극(162)이 배치된다. 소스 전극(161) 및 드레인 전극(162)은 서로 이격되어, 액티브층(140)과 연결된다.A source electrode 161 and a drain electrode 162 are disposed on the interlayer insulating layer 150 . The source electrode 161 and the drain electrode 162 are spaced apart from each other and connected to the active layer 140 .

도 1을 참조하면, 소스 전극(161)은 층간 절연막(150)에 형성된 콘택홀을 통해 제1 연결부(140b)와 연결되고, 드레인 전극(162)은 층간 절연막(150)에 형성된 다른 콘택홀을 통해 제2 연결부(140c)와 연결된다. 소스 전극(161)과 연결된 제1 연결부(140b)를 소스 연결부라 할 수 있고, 드레인 전극(162)과 연결된 제2 연결부(140c)를 드레인 연결부라 할 수 있다.Referring to FIG. 1 , the source electrode 161 is connected to the first connection part 140b through a contact hole formed in the interlayer insulating film 150 , and the drain electrode 162 is connected to another contact hole formed in the interlayer insulating film 150 . It is connected to the second connection part 140c through the The first connection portion 140b connected to the source electrode 161 may be referred to as a source connection portion, and the second connection portion 140c connected to the drain electrode 162 may be referred to as a drain connection portion.

본 발명의 일 실시예에 따르면, 제1 연결부(140b) 및 제2 연결부(140c)는 액티브층(140)의 선택적인 도체화에 의해 형성될 수 있다. 예를 들어, 도펀트를 이용하는 도핑에 의하여 액티브층(140)이 선택적으로 도체화됨으로써, 제1 연결부(140b) 및 제2 연결부(140c)가 형성될 수도 있다.According to an embodiment of the present invention, the first connection part 140b and the second connection part 140c may be formed by selectively conducting the active layer 140 . For example, the active layer 140 may be selectively made conductive by doping using a dopant to form a first connection part 140b and a second connection part 140c.

도핑을 위하여, 붕소(B) 이온, 인(P) 이온 및 불소(F) 이온 중 적어도 하나가 사용될 수 있다. For doping, at least one of boron (B) ions, phosphorus (P) ions, and fluorine (F) ions may be used.

본 발명의 일 실시예에 따르면, 제1 연결부(140b)가 드레인 연결부가 될 수 있고, 제2 연결부(140c)가 소스 연결부가 될 수도 있다. 또한, 제1 연결부(140b) 및 제2 연결부(140c) 중 어느 하나가 소스 전극이 될 수도 있고, 다른 하나가 드레인 전극이 될 수도 있다.According to an embodiment of the present invention, the first connection part 140b may be a drain connection part, and the second connection part 140c may be a source connection part. In addition, any one of the first connection part 140b and the second connection part 140c may be a source electrode, and the other may be a drain electrode.

제1 연결부(140b)와 제2 연결부(140c)는 배선 역할을 할 수도 있다.The first connection part 140b and the second connection part 140c may serve as wiring.

이하, 도 2를 참조하여, 액티브층(140)의 채널부(140a)를 보다 상세히 설명한다.Hereinafter, the channel portion 140a of the active layer 140 will be described in more detail with reference to FIG. 2 .

본 발명의 일 실시예에 따르면, 채널부(140a)는 제1 게이트 전극(121) 및 제2 게이트 전극(122) 중 적어도 하나와 중첩한다. 채널부(140a)의 모든 영역이 제1 게이트 전극(121) 및 제2 게이트 전극(122) 중 적어도 하나와 중첩하는 경우, 채널부(140a)의 일단, 예를 들어 도 2에 도시된 채널부(140a)의 좌측으로부터, 채널부(140a)의 타단, 예를 들어 도 2에 도시된 채널부(140a)의 우측까지, 채널부(140a)의 연속성이 보장될 수 있다.According to an embodiment of the present invention, the channel portion 140a overlaps at least one of the first gate electrode 121 and the second gate electrode 122 . When all regions of the channel part 140a overlap with at least one of the first gate electrode 121 and the second gate electrode 122 , one end of the channel part 140a, for example, the channel part shown in FIG. 2 . Continuity of the channel unit 140a may be ensured from the left side of the channel unit 140a to the other end of the channel unit 140a, for example, to the right side of the channel unit 140a shown in FIG. 2 .

또한, 도 1 및 도 2를 참조하면, 제1 게이트 전극(121)의 적어도 일부는 제2 게이트 전극(122)과 중첩하지 않고, 제2 게이트 전극(122)의 적어도 일부는 제1 게이트 전극(121)과 중첩하지 않는다. In addition, referring to FIGS. 1 and 2 , at least a portion of the first gate electrode 121 does not overlap the second gate electrode 122 , and at least a portion of the second gate electrode 122 includes the first gate electrode ( 121) does not overlap.

이러한, 제1 게이트 전극(121) 및 제2 게이트 전극(122)의 배치로 인하여, 채널부(140a)의 일부는 제1 게이트 전극(121) 및 제2 게이트 전극(122) 중 어느 하나와만 중첩하고, 채널부(140)의 다른 일부는 제1 게이트(121) 전극 및 제2 게이트 전극(122) 중 다른 하나와만 중첩한다.Due to the disposition of the first gate electrode 121 and the second gate electrode 122 , a portion of the channel portion 140a is formed with only one of the first gate electrode 121 and the second gate electrode 122 . The other portion of the channel portion 140 overlaps only the other one of the first gate 121 electrode and the second gate electrode 122 .

보다 구체적으로, 도 2를 참조하면, 본 발명의 일 실시예에 따른 액티브층(140)의 채널부(140a)는, 제1 게이트 전극(121)과 중첩하고 제2 게이트 전극(122)과 중첩하지 않는 제1 채널영역(a1), 및 제2 게이트 전극(122)과 중첩하고 제1 게이트 전극(121)과 중첩하지 않는 제2 채널영역(a2)을 포함한다. More specifically, referring to FIG. 2 , the channel portion 140a of the active layer 140 according to an embodiment of the present invention overlaps the first gate electrode 121 and overlaps the second gate electrode 122 . It includes a first channel region a1 not overlapping, and a second channel region a2 overlapping the second gate electrode 122 and not overlapping the first gate electrode 121 .

그 결과, 채널부(140a)의 제1 채널영역(a1)은 제1 게이트 전극(121)에 의하여 구동되고, 채널부(140a)의 제2 채널영역(a2)은 제2 게이트 전극(122)에 의하여 구동된다. 채널부(140a)의 제1 채널영역(a1)은 제1 게이트 전극(121)에 의하여 영향을 받는 영역이고, 채널부(140a)의 제2 채널영역(a2)은 제2 게이트 전극(122)에 의하여 영향을 받는 영역이다.As a result, the first channel region a1 of the channel unit 140a is driven by the first gate electrode 121 , and the second channel region a2 of the channel unit 140a is driven by the second gate electrode 122 . is driven by The first channel region a1 of the channel portion 140a is a region affected by the first gate electrode 121 , and the second channel region a2 of the channel portion 140a is the second gate electrode 122 . is the area affected by

도 2를 참조하면, 제1 채널영역(a1)은 채널부(140a)의 일단에 위치하고, 제2 채널영역(a2)은 채널부의 타단에 위치한다. 본원발명의 일 실시예에 따르면, 도 2에 도시된 바와 같이, 제1 연결부(140b)는 제1 채널영역(a1)과 접촉하고, 제2 연결부(140c)는 제2 채널영역(a2)과 접촉할 수 있다. Referring to FIG. 2 , the first channel region a1 is located at one end of the channel unit 140a, and the second channel region a2 is located at the other end of the channel unit 140a. According to an embodiment of the present invention, as shown in FIG. 2 , the first connection part 140b is in contact with the first channel region a1 , and the second connection part 140c is connected to the second channel region a2 and can be contacted

도 1 및 도 2를 참조하면, 제1 연결부(140b)는 제2 게이트 전극(122)과 중첩하지 않고, 제2 연결부(140c)는 제1 게이트 전극(121)과 중첩하지 않는다. 본 발명의 일 실시예에 따르면, 제1 연결부(140b)는 제1 게이트 전극(121)과 적어도 일부 중첩할 수 있다. 제1 게이트 전극(121)이 제1 채널영역(a1)을 충분히 커버할 수 있도록 하기 위하여, 제1 게이트 전극(121)은 제1 채널영역(a1)보다 큰 면적을 가질 수 있다. 그 결과, 제1 연결부(140b)의 일부가 제1 게이트 전극(121)과 중첩할 수 있다. 비록, 제1 연결부(140b)의 일부가 제1 게이트 전극(121)과 중첩하지만, 제1 연결부(140b)는 도체화되었기 때문에, 채널의 기능을 하지 않는다. 따라서, 제1 연결부(140b)와 제1 게이트 전극(121)이 중첩하는 영역이 존재하더라도, 박막 트랜지스터(100)의 구동이 중첩 영역에 의하여 영향을 받지 않는다.1 and 2 , the first connection part 140b does not overlap the second gate electrode 122 , and the second connection part 140c does not overlap the first gate electrode 121 . According to an embodiment of the present invention, the first connection part 140b may at least partially overlap the first gate electrode 121 . In order for the first gate electrode 121 to sufficiently cover the first channel region a1 , the first gate electrode 121 may have a larger area than the first channel region a1 . As a result, a portion of the first connection portion 140b may overlap the first gate electrode 121 . Although a portion of the first connection portion 140b overlaps the first gate electrode 121 , since the first connection portion 140b is conductive, it does not function as a channel. Accordingly, even if a region where the first connection part 140b and the first gate electrode 121 overlap each other, the driving of the thin film transistor 100 is not affected by the overlap region.

반면, 본 발명의 일 실시예에 따르면, 제1 연결부(140b)는 제2 게이트 전극(122)과 중첩하지 않을 수 있다. 제2 게이트 전극(122)은 액티브층(140)의 선택적으로 도체화 과정에서 마스크로 사용된 패턴의 일부이다. 따라서, 제2 게이트 전극(122)은 제1 연결부(140b) 및 제2 연결부(140c)와 중첩하지 않을 수 있다.On the other hand, according to an embodiment of the present invention, the first connection portion 140b may not overlap the second gate electrode 122 . The second gate electrode 122 is a part of a pattern used as a mask in the process of selectively conducting the active layer 140 . Accordingly, the second gate electrode 122 may not overlap the first connection part 140b and the second connection part 140c.

본 발명의 일 실시예에 따르면, 제1 게이트 전극(121)의 일부와 제2 게이트 전극(122)의 일부는 서로 중첩할 수 있다. 그에 따라, 채널부(140a)의 일부는 제1 게이트 전극(121) 및 제2 게이트 전극(122) 모두와 중첩할 수 있다. According to an embodiment of the present invention, a portion of the first gate electrode 121 and a portion of the second gate electrode 122 may overlap each other. Accordingly, a portion of the channel portion 140a may overlap both the first gate electrode 121 and the second gate electrode 122 .

본 발명의 일 실시예에 따르면, 채널부(140a)는 제1 게이트 전극(121) 및 제2 게이트 전극(122) 모두와 중첩하는 제3 채널영역(a3)을 포함할 수 있다. 제3 채널영역(a3)은 제1 게이트 전극(121) 및 제2 게이트 전극(122) 모두에 의하여 영향을 받는 영역이다.According to an embodiment of the present invention, the channel portion 140a may include a third channel region a3 overlapping both the first gate electrode 121 and the second gate electrode 122 . The third channel region a3 is a region affected by both the first gate electrode 121 and the second gate electrode 122 .

채널부(140a)의 연속성이 보장되도록 하기 위하여, 채널부(140a)는 제1 게이트 전극(121) 및 제2 게이트 전극(122) 중 적어도 하나와 중첩하는 것이 필요하며, 제1 게이트 전극(121) 및 제2 게이트 전극(122) 제조 과정에서의 공정 오차를 고려하여, 제1 게이트 전극(121)과 제2 게이트 전극(122)이 서로 일부 중첩하도록 설계될 수 있다. 본 발명의 일 실시예에 따르면, 제3 채널영역(a3)의 길이는 가능한 작게 설계할 수 있다. In order to ensure continuity of the channel part 140a, the channel part 140a needs to overlap at least one of the first gate electrode 121 and the second gate electrode 122, and the first gate electrode 121 ) and a process error in the manufacturing process of the second gate electrode 122 , the first gate electrode 121 and the second gate electrode 122 may be designed to partially overlap each other. According to an embodiment of the present invention, the length of the third channel region a3 may be designed to be as small as possible.

채널부(140a)에 제3 채널영역(a3)이 존재하는 경우, 채널부(140a)의 일단으로부터 채널부(140a)의 타단까지, 채널부(140a)의 연속성이 보장될 수 있다.When the third channel region a3 exists in the channel unit 140a, the continuity of the channel unit 140a may be ensured from one end of the channel unit 140a to the other end of the channel unit 140a.

본 발명의 일 실시예에 따르면, 액티브층(140)은 제1 액티브층(141) 및 제1 액티브층(141) 상의 제2 액티브층(142)을 포함한다. 도 1 및 도 2을 참조하면, 제1 액티브층(141)은 제1 게이트 절연막(131) 상에 배치되고, 제2 액티브층(142)은 제1 액티브층(141) 상에 배치된다. 제1 액티브층(141) 및 제2 액티브층(142)은 각각 산화물 반도체 물질층이다. 제1 액티브층(141)과 제2 액티브층(142)을 구성하는 산화물 반도체 물질은 금속 및 산소를 포함할 수 있다. 본 발명의 일 실시예 따르면, 제1 액티브층(141)과 제2 액티브층(142)은 동일한 금속 조성을 가질 수 있다. 본 발명의 일 실시예 따르면, 제1 액티브층(141)과 제2 액티브층(142)은 동일한 금속 조성을 가지며, 산소 및 수소 중 적어도 하나의 함량 차이에 의하여 서로 구별될 수 있다. According to an embodiment of the present invention, the active layer 140 includes a first active layer 141 and a second active layer 142 on the first active layer 141 . 1 and 2 , the first active layer 141 is disposed on the first gate insulating layer 131 , and the second active layer 142 is disposed on the first active layer 141 . The first active layer 141 and the second active layer 142 are each an oxide semiconductor material layer. The oxide semiconductor material constituting the first active layer 141 and the second active layer 142 may include metal and oxygen. According to an embodiment of the present invention, the first active layer 141 and the second active layer 142 may have the same metal composition. According to an embodiment of the present invention, the first active layer 141 and the second active layer 142 may have the same metal composition and may be distinguished from each other by a difference in content of at least one of oxygen and hydrogen.

본 발명의 일 실시예에 따르면, 제1 액티브층(141) 및 제2 액티브층(142) 중 어느 하나는 다른 하나보다 높은 수소 농도 및 낮은 산소 농도를 갖는다. According to an embodiment of the present invention, any one of the first active layer 141 and the second active layer 142 has a higher hydrogen concentration and a lower oxygen concentration than the other.

예를 들어, 제1 액티브층(141)은 제2 액티브층(142)보다 높은 수소 농도를 가지며, 낮은 산소 농도를 가질 수 있다. 또한, 제2 액티브층(142)은 제1 액티브층(141)보다 낮은 수소 농도를 가지며, 높은 산소 농도를 가질 수 있다.For example, the first active layer 141 may have a higher hydrogen concentration and a lower oxygen concentration than the second active layer 142 . Also, the second active layer 142 may have a lower hydrogen concentration and a higher oxygen concentration than the first active layer 141 .

본 발명의 일 실시예에 따르면, 제1 액티브층(141)은 제2 액티브층(142)에 비하여 과량의 수소(H)를 포함한다. 제1 액티브층(141)은, 박막 트랜지스터의 채널로 사용되는 통상적인 산화물 반도체 물질층보다 높은 수소 농도를 갖는, 과수소층이라고 할 수 있다. According to an embodiment of the present invention, the first active layer 141 includes an excess of hydrogen (H) compared to the second active layer 142 . The first active layer 141 may be a perhydrogen layer having a higher hydrogen concentration than a conventional oxide semiconductor material layer used as a channel of a thin film transistor.

제1 액티브층(141)이 과량의 수소를 포함하는 경우, 수소(H)의 이온화 효과로 인하여 홀 트랩(hole trap) 효과가 발생하여, 박막 트랜지스터(100)의 문턱 전압이 네거티브(-) 방향으로 이동할 수 있다. 그에 따라, 네거티브(-) 방향으로 문턱전압(threshold voltage; Vth)이 쉬트프(shift)되는 효과가 발생할 수 있다.When the first active layer 141 includes an excess of hydrogen, a hole trap effect occurs due to the ionization effect of hydrogen (H), so that the threshold voltage of the thin film transistor 100 is negative (-) direction. can move to Accordingly, an effect of shifting a threshold voltage (Vth) in a negative (-) direction may occur.

본 발명의 일 실시예에 따르면, 제2 액티브층(142)은 제1 액티브층(141)에 비하여 과량의 산소(O)를 포함한다. 제2 액티브층(142)은, 박막 트랜지스터의 채널로 사용되는 통상적인 산화물 반도체 물질층보다 높은 산소 농도를 갖는, 과산소층이라고 할 수 있다.According to an embodiment of the present invention, the second active layer 142 includes an excess of oxygen (O) compared to the first active layer 141 . The second active layer 142 may be a peroxygen layer having a higher oxygen concentration than a conventional oxide semiconductor material layer used as a channel of a thin film transistor.

제2 액티브층(142)이 과량의 산소를 포함하는 경우, 전자 트랩(electron trap) 효과가 발생하여, 박막 트랜지스터(100)의 문턱 전압이 포지티브(+) 방향으로 이동할 수 있다. 그에 따라, 포지티브(+) 방향으로 문턱전압(Vth)이 쉬트프(shift)되는 효과가 발생할 수 있다.When the second active layer 142 includes an excess of oxygen, an electron trap effect may occur, and the threshold voltage of the thin film transistor 100 may shift in a positive (+) direction. Accordingly, an effect of shifting the threshold voltage Vth in the positive (+) direction may occur.

본 발명의 일 실시예에 따른 박막 트랜지스터(100)는 과량의 수소를 포함하는 층에 의한 문턱전압(Vth)의 네거티브(-) 쉬트프(shift) 효과 및 과량의 산소를 포함하는 층에 의한 문턱전압(Vth)의 포지티브(+) 쉬트프(shift) 효과를 동시에 가져, 시간에 따른 박막 트랜지스터(100)의 문턱전압(Vth) 변화를 억제할 수 있다.In the thin film transistor 100 according to an embodiment of the present invention, a negative (-) shift effect of the threshold voltage Vth by the layer including an excess of hydrogen and the threshold by the layer including an excess of oxygen It is possible to simultaneously have a positive (+) shift effect of the voltage Vth, thereby suppressing a change in the threshold voltage Vth of the thin film transistor 100 over time.

본 발명의 일 실시예에 있어서, 산화물 반도체 물질층이 "과량의 산소"를 갖는다는 것은, 산화물 반도체를 구성하는 금속과 산소가 화학양론(stoichiometry)적으로 안정적인 화합 결합을 형성할 때의 산소 비율보다 높은 산소 비율을 갖는 상태를 의미한다. In one embodiment of the present invention, that the oxide semiconductor material layer has "excess oxygen" means the oxygen ratio when the metal constituting the oxide semiconductor and oxygen form a stoichiometry stable chemical bond. It means a state with a higher oxygen ratio.

IGZO(InGaZnO)계 산화물 반도체에 있어서, In, Ga 및 Zn이 1:1:1의 비율로 포함되는 경우를 예를 들어 설명하면 다음과 같다. In the IGZO (InGaZnO)-based oxide semiconductor, a case in which In, Ga, and Zn are included in a ratio of 1:1:1 will be described as an example.

인듐(In)은 In2O3 상태로 산소와 결합할 수 있다. 갈륨(Ga)은 Ga2O3 상태로 산소와 결합할 수 있다. 또한, 아연(Zn)은 ZnO 상태로 산소와 결합할 수 있다. 따라서, In, Ga 및 Zn의 화학양론 비율이 1:1:1인 경우, 그에 대응되는 산소의 화학양론 비율을 1.5:1.5:1이 된다. 그 결과, In, Ga 및 Zn이 1:1:1의 비율로 사용되는 경우 산소의 화학양론적 비율은 4가 된다. 이 경우, In, Ga, Zn 및 O의 화학양론적 비율은 1:1:1:4가 되며(In:Ga:Zn:O = 1:1:1:4), 산소의 화학양론적 비율은 4라고 할 수 있다. 따라서, 산화물 반도체 물질층이 "과량의 산소"를 갖는다는 것은, In, Ga 및 Zn의 화학양론 비율이 1:1:1일 때, 산소의 화학양론 비율이 4를 초과하는 경우를 의미한다. 이는 다음 식 1로 표현될 수 있다.Indium (In) may be combined with oxygen in an In 2 O 3 state. Gallium (Ga) may be combined with oxygen in a Ga 2 O 3 state. In addition, zinc (Zn) may combine with oxygen in a ZnO state. Accordingly, when the stoichiometric ratio of In, Ga, and Zn is 1:1:1, the stoichiometric ratio of oxygen corresponding thereto becomes 1.5:1.5:1. As a result, when In, Ga and Zn are used in a ratio of 1:1:1, the stoichiometric ratio of oxygen becomes 4. In this case, the stoichiometric ratio of In, Ga, Zn and O would be 1:1:1:4 (In:Ga:Zn:O = 1:1:1:4), and the stoichiometric ratio of oxygen would be 4 can be said. Therefore, when the oxide semiconductor material layer has "excess oxygen", it means that the stoichiometric ratio of oxygen exceeds 4 when the stoichiometric ratio of In, Ga and Zn is 1:1:1. This can be expressed by Equation 1 below.

[식 1][Equation 1]

InGaZnO4+x (여기서, x>0)InGaZnO 4+x (where x>0)

과량의 수소는 산소 부족 부분으로 설명될 수 있다. 예를 들어, In, Ga 및 Zn의 화학양론 비율이 1:1:1인 산화물 반도체층에 있어서, 산소의 화학양론적 함량이 4 미만인 경우 산소 부족 상태로 설명된다. 산소 부족 상태는 예를 들어, 식 2로 설명될 수 있다.The excess hydrogen can be explained by the lack of oxygen. For example, in an oxide semiconductor layer having a stoichiometric ratio of In, Ga, and Zn of 1:1:1, when the stoichiometric content of oxygen is less than 4, an oxygen deficiency state is described. The oxygen starvation state can be described, for example, by Equation 2.

[식 2][Equation 2]

InGaZnO4-y (여기서, y>0)InGaZnO 4-y (where y>0)

일반적으로, 산화물 반도체층에서 산소 부족으로 생긴 공백은 수소(H)에 의하여 채워질 수 있다. 산화물 반도체 물질층이 "과량의 수소"를 갖는다는 것은, 산화물 반도체가 안정적인 산소 부족분보다 더 많은 수소를 포함하는 상태를 의미한다. 본 발명의 일 실시예에 따르면, 수소의 함량이 산소 부족분의 2배 이상인 경우, 산화물 반도체층이 과량의 수소 상태라고 할 수 있다. 보다 구체적으로, 식 2에서, 수소의 화학양론적 함량이 2y 이상인 경우, 산화물 반도체층이 과량의 수소 상태라고 할 수 있다.In general, voids caused by lack of oxygen in the oxide semiconductor layer may be filled by hydrogen (H). When the oxide semiconductor material layer has "excess hydrogen", it is meant that the oxide semiconductor contains more hydrogen than the stable oxygen deficiency. According to an embodiment of the present invention, when the content of hydrogen is at least twice the oxygen deficiency, the oxide semiconductor layer may be in an excess hydrogen state. More specifically, in Equation 2, when the stoichiometric content of hydrogen is 2y or more, it can be said that the oxide semiconductor layer is in an excess hydrogen state.

도 2를 참조하면, 채널부(140a)의 제1 채널영역(a1)은 제1 게이트 전극(121)에 의하여 구동되는데, 제1 채널영역(a1)에서 제1 액티브층(141)이 제2 액티브층(142)보다 제1 게이트 전극(121)에 가까이 배치된다. 따라서, 채널부(140a)의 제1 채널영역(a1)의 구동은 주로 제1 액티브층(141)에 의하여 영향을 받는다. 그 결과, 제1 액티브층(141)이 제2 액티브층(142)보다 높은 수소 농도 및 낮은 산소 농도를 가지는 경우, 제1 채널영역(a1)은 박막 트랜지스터(100)의 문턱 전압이 네거티브(-) 방향으로 이동하게 하는 역할을 할 수 있다.Referring to FIG. 2 , the first channel region a1 of the channel unit 140a is driven by the first gate electrode 121 . In the first channel region a1 , the first active layer 141 is formed by the second It is disposed closer to the first gate electrode 121 than the active layer 142 . Accordingly, the driving of the first channel region a1 of the channel unit 140a is mainly affected by the first active layer 141 . As a result, when the first active layer 141 has a higher hydrogen concentration and a lower oxygen concentration than the second active layer 142 , the threshold voltage of the thin film transistor 100 is negative (−) in the first channel region a1 . ) to move in the direction.

채널부(140a)의 제2 채널영역(a2)은 제2 게이트 전극(122)에 의하여 구동되는데, 제2 채널영역(a2)에서 제2 액티브층(142)이 제1 액티브층(141)보다 제2 게이트 전극(122)에 가까이 배치된다. 따라서, 채널부(140a)의 제2 채널영역(a2)의 구동은 주로 제2 액티브층(142)에 의하여 영향을 받는다. 그 결과, 제2 액티브층(142)이 제1 액티브층(141)보다 높은 산소 농도 및 낮은 수소 농도를 가지는 경우, 제2 채널영역(a2)은 박막 트랜지스터(100)의 문턱 전압이 포지티브(+) 방향으로 이동하게 하는 역할을 할 수 있다.The second channel region a2 of the channel portion 140a is driven by the second gate electrode 122 . In the second channel region a2 , the second active layer 142 is larger than the first active layer 141 . It is disposed close to the second gate electrode 122 . Accordingly, the driving of the second channel region a2 of the channel unit 140a is mainly affected by the second active layer 142 . As a result, when the second active layer 142 has a higher oxygen concentration and a lower hydrogen concentration than the first active layer 141 , the threshold voltage of the thin film transistor 100 is positive (+) in the second channel region a2 . ) to move in the direction.

이와 같이, 본 발명의 일 실시예에 따른 박막 트랜지스터(100)의 채널부(140a)는, 문턱전압(Vth)을 네거티브(-) 방향으로 쉬트프(shift)시키는 역할을 하는 제1 채널영역(a1)과 문턱전압(Vth)을 포지티브(+) 방향으로 쉬트프(shift)시키는 역할을 하는 제2 채널영역(a2)을 함께 포함한다. 그에 따라, 본 발명의 일 실시예에 따른 박막 트랜지스터(100)에서는, 문턱전압(Vth)이 네거티브(-) 방향으로 쉬트프(shift)하는 효과와 포지티브(+) 방향으로 쉬트프(shift) 효과가 상쇄되어, 문턱전압(Vth)의 변화가 억제될 수 있다. 따라서, 본 발명의 일 실시예에 따른 박막 트랜지스터(100)는, 문턱전압(Vth)의 큰 변화없이, 안정적으로 구동될 수 있다. 특히 장시간 동안 온(ON) 상태로 구동되는 경우에도, 문턱전압의 변화없이, 박막 트랜지스트가 안정적으로 구동될 수 있다.As described above, the channel portion 140a of the thin film transistor 100 according to an embodiment of the present invention has a first channel region ( a1) and a second channel region a2 serving to shift the threshold voltage Vth in a positive (+) direction. Accordingly, in the thin film transistor 100 according to an embodiment of the present invention, an effect of shifting the threshold voltage Vth in a negative (-) direction and a shift effect in a positive (+) direction is offset, so that a change in the threshold voltage Vth may be suppressed. Accordingly, the thin film transistor 100 according to an embodiment of the present invention may be stably driven without a significant change in the threshold voltage Vth. In particular, even when driven in an ON state for a long time, the thin film transistor may be stably driven without a change in the threshold voltage.

그러나, 본 발명의 일 실시예가 이에 한정되는 것은 아니며, 제1 액티브층(141)은 제2 액티브층(142)보다 낮은 수소 농도 및 높은 산소 농도를 가질 수 있고, 제2 액티브층(142)은 제1 액티브층(141)보다 높은 수소 농도 및 낮은 산소 농도를 가질 수 있다(도 4b, 5b 참조). However, an embodiment of the present invention is not limited thereto, and the first active layer 141 may have a lower hydrogen concentration and a higher oxygen concentration than the second active layer 142 , and the second active layer 142 may have It may have a higher hydrogen concentration and a lower oxygen concentration than the first active layer 141 (see FIGS. 4B and 5B ).

도 2를 참조하면, 채널부(140a)의 제1 채널영역(a1)은 제1 게이트 전극(121)에 의하여 구동되는데, 제1 채널영역(a1)에서 제1 액티브층(141)이 제2 액티브층(142)보다 제1 게이트 전극(121)에 가까이 배치된다. 따라서, 채널부(140a)의 제1 채널영역(a1)의 구동은 주로 제1 액티브층(141)에 의하여 영향을 받는다. 그 결과, 제1 액티브층(141)이 제2 액티브층(142)보다 낮은 수소 농도 및 높은 산소 농도를 가지는 경우, 제1 채널영역(a1)은 박막 트랜지스터(301, 401)의 문턱 전압이 포지티브(+) 방향으로 이동하게 하는 역할을 할 수 있다.Referring to FIG. 2 , the first channel region a1 of the channel unit 140a is driven by the first gate electrode 121 . In the first channel region a1 , the first active layer 141 is formed by the second It is disposed closer to the first gate electrode 121 than the active layer 142 . Accordingly, the driving of the first channel region a1 of the channel unit 140a is mainly affected by the first active layer 141 . As a result, when the first active layer 141 has a lower hydrogen concentration and a higher oxygen concentration than the second active layer 142 , the first channel region a1 has a positive threshold voltage of the thin film transistors 301 and 401 . It can play a role in moving in the (+) direction.

채널부(140a)의 제2 채널영역(a2)은 제2 게이트 전극(122)에 의하여 구동되는데, 제2 채널영역(a2)에서 제2 액티브층(142)이 제1 액티브층(141)보다 제2 게이트 전극(122)에 가까이 배치된다. 따라서, 채널부(140a)의 제2 채널영역(a2)의 구동은 주로 제2 액티브층(142)에 의하여 영향을 받는다. 그 결과, 제2 액티브층(142)이 제1 액티브층(141)보다 높은 수소 농도 및 낮은 산소 농도를 가지는 경우, 제2 채널영역(a2)은 박막 트랜지스터(301, 401)의 문턱 전압이 네거티브(-) 방향으로 이동하게 하는 역할을 할 수 있다.The second channel region a2 of the channel portion 140a is driven by the second gate electrode 122 . In the second channel region a2 , the second active layer 142 is larger than the first active layer 141 . It is disposed close to the second gate electrode 122 . Accordingly, the driving of the second channel region a2 of the channel unit 140a is mainly affected by the second active layer 142 . As a result, when the second active layer 142 has a higher hydrogen concentration and a lower oxygen concentration than the first active layer 141 , the threshold voltages of the thin film transistors 301 and 401 are negative in the second channel region a2 . It can play a role in moving in the (-) direction.

이와 같이, 본 발명의 일 실시예에 따른 박막 트랜지스터(301, 401)의 채널부(140a)는, 문턱전압(Vth)을 포지티브(+) 방향으로 쉬트프(shift)시키는 역할을 하는 제1 채널영역(a1)과 문턱전압(Vth)을 네거티브(-) 방향으로 쉬트프(shift)시키는 역할을 하는 제2 채널영역(a2)을 함께 포함할 수 있다(도 4b, 5b 참조). 그에 따라, 본 발명의 일 실시예에 따른 박막 트랜지스터(100, 301)에서는, 문턱전압(Vth)이 포지티브(+) 방향으로 쉬트프(shift)하는 효과와 네거티브(-) 방향으로 쉬트프(shift) 효과가 상쇄되어, 문턱전압(Vth)의 변화가 억제될 수 있다. 따라서, 본 발명의 일 실시예에 따른 박막 트랜지스터(301, 401)는, 문턱전압(Vth)의 큰 변화없이, 안정적으로 구동될 수 있다. As described above, the channel portion 140a of the thin film transistors 301 and 401 according to an embodiment of the present invention is a first channel serving to shift the threshold voltage Vth in the positive (+) direction. A region a1 and a second channel region a2 serving to shift the threshold voltage Vth in a negative (-) direction may be included together (see FIGS. 4B and 5B ). Accordingly, in the thin film transistors 100 and 301 according to an embodiment of the present invention, the effect of shifting the threshold voltage Vth in the positive (+) direction and the shift in the negative (-) direction ) effect is canceled, so that a change in the threshold voltage Vth may be suppressed. Accordingly, the thin film transistors 301 and 401 according to an embodiment of the present invention can be stably driven without a significant change in the threshold voltage Vth.

이와 같이, 본 발명의 일 실시예에 따르면, 제1 액티브층(141)이 제2 액티브층(142)보다 높은 수소 농도 및 낮은 산소 농도를 가질 수도 있고, 제1 액티브층(141)이 제2 액티브층(142)보다 낮은 수소 농도 및 높은 산소 농도를 가질 수도 있다. 제1 액티브층(141)과 제2 액티브층(142)의 수소 및 산소 농도 차이 및 제1 게이트 전극(121)과 제2 게이트 전극(122)의 배치 특성에 의하여, 본 발명의 일 실시예에 따른 박막 트랜지스터(100)는, 문턱전압(Vth)의 변화가 없는, 우수한 안정성을 가질 수 있다.As such, according to an embodiment of the present invention, the first active layer 141 may have a higher hydrogen concentration and a lower oxygen concentration than the second active layer 142 , and the first active layer 141 may have a second It may have a lower hydrogen concentration and a higher oxygen concentration than the active layer 142 . According to the difference in hydrogen and oxygen concentrations between the first active layer 141 and the second active layer 142 and the disposition characteristics of the first gate electrode 121 and the second gate electrode 122, in one embodiment of the present invention, Accordingly, the thin film transistor 100 may have excellent stability without a change in the threshold voltage Vth.

제1 액티브층(141)과 제2 액티브층(142)의 수소 농도 및 산소 농도은 다양한 방법으로 조절될 수 있다. The hydrogen concentration and oxygen concentration of the first active layer 141 and the second active layer 142 may be adjusted in various ways.

예를 들어, 제1 액티브층(141)과 제2 액티브층(142)의 제조 과정에서 사용되는 재료를 적절하게 선택함으로써, 제1 액티브층(141)과 제2 액티브층(142)의 수소 농도 및 산소 농도가 조정될 수 있다.For example, by appropriately selecting a material used in the manufacturing process of the first active layer 141 and the second active layer 142 , the hydrogen concentration of the first active layer 141 and the second active layer 142 . and oxygen concentration can be adjusted.

본 발명의 일 실시예에 따르면, 제1 액티브층(141)과 제2 액티브층(142)은 유기 금속 화학 증착(metal-organic chemical vapor deposition; MOCVD) 방법에 의하여 형성될 수 있다. 이 때, 사용되는 수소 가스(H2) 또는 오존(O3)의 함량을 조절함으로써, 제1 액티브층(141)과 제2 액티브층(142)의 수소 농도 및 산소 농도를 조절할 수 있다.According to an embodiment of the present invention, the first active layer 141 and the second active layer 142 may be formed by a metal-organic chemical vapor deposition (MOCVD) method. At this time, by adjusting the content of the hydrogen gas (H 2 ) or ozone (O 3 ) used, the hydrogen concentration and the oxygen concentration of the first active layer 141 and the second active layer 142 may be adjusted.

또한, 제1 액티브층(141) 또는 제2 액티브층(142) 근처에 수소 공급층을 배치하거나, 제1 액티브층(141) 또는 제2 액티브층(142)을 산소 처리, 예를 들어, N2O 로 처리함으로써, 제1 액티브층(141)과 제2 액티브층(142)의 수소 농도 및 산소 농도를 조절할 수 있다.In addition, a hydrogen supply layer is disposed near the first active layer 141 or the second active layer 142 , or the first active layer 141 or the second active layer 142 is subjected to oxygen treatment, for example, N By treating with 2 O, the hydrogen concentration and oxygen concentration of the first active layer 141 and the second active layer 142 may be adjusted.

도 3은 본 발명의 다른 일 실시예에 따른 박막 트랜지스터(200)의 단면도이다. 이하, 중복을 피하기 위하여 이미 설명되 구성 요소에 대한 설명은 생략된다.3 is a cross-sectional view of a thin film transistor 200 according to another embodiment of the present invention. Hereinafter, descriptions of components that have already been described will be omitted to avoid duplication.

도 3을 참조하면, 제2 게이트 절연막(132)은 액티브층(140)의 상면 전체를 커버할 수 있다. 도 3에서, 액티브층(140)의 표면 중 제2 게이트 전극(122) 쪽의 표면을 상면이라 한다. 본 발명의 다른 일 실시예에 따르면, 제2 게이트 절연막(132)은 패턴화되지 않을 수 있다.Referring to FIG. 3 , the second gate insulating layer 132 may cover the entire top surface of the active layer 140 . In FIG. 3 , a surface of the active layer 140 toward the second gate electrode 122 is referred to as a top surface. According to another embodiment of the present invention, the second gate insulating layer 132 may not be patterned.

도 3을 참조하면, 제2 게이트 절연막(132)에 콘택홀이 형성될 수 있다. Referring to FIG. 3 , a contact hole may be formed in the second gate insulating layer 132 .

본 발명의 다른 일 실시예에 따르면, 소스 전극(161)은 층간 절연막(150) 및 제2 게이트 절연막(132)에 형성된 콘택홀을 통해 액티브층(140)의 제1 연결부(140b)와 연결될 수 있다. 드레인 전극(162)은 층간 절연막(150) 및 제2 게이트 절연막(132)에 형성된 다른 콘택홀을 통해 액티브층(140)의 제2 연결부(140c)와 연결될 수 있다. According to another embodiment of the present invention, the source electrode 161 may be connected to the first connection part 140b of the active layer 140 through a contact hole formed in the interlayer insulating layer 150 and the second gate insulating layer 132 . have. The drain electrode 162 may be connected to the second connection part 140c of the active layer 140 through another contact hole formed in the interlayer insulating layer 150 and the second gate insulating layer 132 .

도 4a는 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터(300)의 단면도이다. 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터(300)는, 제1 게이트 전극(121)과 액티브층(140) 사이에 배치된 수소 공급층(135)을 포함한다.4A is a cross-sectional view of a thin film transistor 300 according to another embodiment of the present invention. The thin film transistor 300 according to another embodiment of the present invention includes a hydrogen supply layer 135 disposed between the first gate electrode 121 and the active layer 140 .

도 4a를 참조하면, 기판(110) 상에 버퍼층(118)이 배치될 수 있다. 버퍼층(118)은 실리콘 산화물 및 실리콘 질화물 중 적어도 하나를 포함할 수 있다. 버퍼층(118)은 액티브층(140)을 보호하며, 평탄화 특성을 가져 기판(110)의 상부를 평탄화할 수 있다. Referring to FIG. 4A , a buffer layer 118 may be disposed on the substrate 110 . The buffer layer 118 may include at least one of silicon oxide and silicon nitride. The buffer layer 118 protects the active layer 140 , and has planarization characteristics to planarize the upper portion of the substrate 110 .

버퍼층(118) 상에 제1 게이트 전극(121)이 배치되고, 제1 게이트 전극(121) 상에 제1 보호층(133)이 배치된다. 제1 보호층(133)은 제1 게이트 전극(121)을 절연시키고 보호하는 역할을 할 수 있다. 제1 보호층(133)은 제1 게이트 절연막(131)과 동일한 물질로 이루어질 수 있다.A first gate electrode 121 is disposed on the buffer layer 118 , and a first passivation layer 133 is disposed on the first gate electrode 121 . The first passivation layer 133 may insulate and protect the first gate electrode 121 . The first passivation layer 133 may be made of the same material as the first gate insulating layer 131 .

제1 보호층(133) 상에 수소 공급층(135)이 배치된다. 수소 공급층(135)은 액티브층(140)에 수소를 공급한다. 그 결과, 제2 액티브층(142)보다 높은 농도의 수소를 포함하는 제1 액티브층(141)이 형성될 수 있다. 제1 액티브층(141)은 산화물 반도체층의 통상적인 수소 농도보다 높은 농도로 수소를 포함한다. 본 발명의 또 다른 일 실시예에 따른 제1 액티브층(141)은 과량의 수소를 포함하는 과수소층이다.A hydrogen supply layer 135 is disposed on the first passivation layer 133 . The hydrogen supply layer 135 supplies hydrogen to the active layer 140 . As a result, the first active layer 141 including hydrogen having a higher concentration than that of the second active layer 142 may be formed. The first active layer 141 includes hydrogen at a concentration higher than a typical hydrogen concentration of the oxide semiconductor layer. The first active layer 141 according to another embodiment of the present invention is an perhydrogen layer including an excess of hydrogen.

수소 공급층(135), 예를 들어, 실리콘 질화물(SiNx)에 의하여 형성될 수 있다. 수소 공급층(135)에 적용되는 실리콘 질화물(SiNx) 층은 고농도의 수소를 포함할 수 있다.The hydrogen supply layer 135 may be formed of, for example, silicon nitride (SiNx). A silicon nitride (SiNx) layer applied to the hydrogen supply layer 135 may include a high concentration of hydrogen.

수소 공급층(135) 상에 제1 게이트 절연막(131)이 배치된다. 제1 게이트 절연막(131)은 절연성을 가지며, 실리콘 산화물, 실리콘 질화물 및 금속계 산화물 중 적어도 하나를 포함할 수 있다. 제1 게이트 절연막(131)은 제1 보호층(133)과 동일한 물질로 형성될 수 있다. 제1 게이트 절연막(131)과 제1 보호층(133)을 함께, 제1 게이트 절연막 또는 하부 게이트 절연막이라고 할 수도 있다.A first gate insulating layer 131 is disposed on the hydrogen supply layer 135 . The first gate insulating layer 131 has insulating properties and may include at least one of silicon oxide, silicon nitride, and metal-based oxide. The first gate insulating layer 131 may be formed of the same material as the first passivation layer 133 . The first gate insulating layer 131 and the first protective layer 133 may also be referred to as a first gate insulating layer or a lower gate insulating layer.

제1 게이트 절연막(131) 상에 액티브층(140)이 배치되고, 액티브층(140) 상에 제2 게이트 절연막(132)이 배치된다.The active layer 140 is disposed on the first gate insulating layer 131 , and the second gate insulating layer 132 is disposed on the active layer 140 .

제2 게이트 절연막(132) 상에 제2 게이트 전극(122)이 배치되고, 제2 게이트 전극(122) 상에 층간 절연막(150)이 배치된다. 층간 절연막(150) 상에 소스 전극(161) 및 드레인 전극(162)이 배치된다.The second gate electrode 122 is disposed on the second gate insulating layer 132 , and the interlayer insulating layer 150 is disposed on the second gate electrode 122 . A source electrode 161 and a drain electrode 162 are disposed on the interlayer insulating layer 150 .

그러나, 본 발명의 또 다른 일 실시예가 도 4a에 도시된 구성으로 한정되는 것은 아니다. 본 발명의 또 다른 일 실시예에 따르면, 수소 공급층(135)이 액티브층(140) 상에 배치될 수도 있다. 수소 공급층(135)은, 예를 들어, 제2 게이트 절연막(132) 내에 배치될 수도 있으며, 층간 절연막(150) 내에 배치될 수도 있다.However, another embodiment of the present invention is not limited to the configuration shown in FIG. 4A . According to another embodiment of the present invention, the hydrogen supply layer 135 may be disposed on the active layer 140 . The hydrogen supply layer 135 may be disposed in the second gate insulating layer 132 or in the interlayer insulating layer 150 , for example.

도 4b는 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터(301)의 단면도이다. 도 4b를 참조하면, 제2 게이트 절연막(132) 상에 수소 공급층(135)이 배치될 수 있다. 도 4b에 도시된 바와 같이, 수소 공급층(135)이 액티브층(140)의 상부에 배치되는 경우, 제2 액티브층(142)이 과량의 수소를 포함할 수 있다.4B is a cross-sectional view of a thin film transistor 301 according to another embodiment of the present invention. Referring to FIG. 4B , a hydrogen supply layer 135 may be disposed on the second gate insulating layer 132 . As shown in FIG. 4B , when the hydrogen supply layer 135 is disposed on the active layer 140 , the second active layer 142 may include an excess of hydrogen.

도 5a는 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터(400)의 단면도이다. 도 5a의 박막 트랜지스터(400)는 도 4a의 박막 트랜지스터(300)와 비교하여, 산소 공급층(136)을 더 포함한다.5A is a cross-sectional view of a thin film transistor 400 according to another embodiment of the present invention. Compared to the thin film transistor 300 of FIG. 4A , the thin film transistor 400 of FIG. 5A further includes an oxygen supply layer 136 .

구체적으로, 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터(400)는, 액티브층(140)과 제2 게이트 전극(122) 사이에 배치된 산소 공급층(136)을 포함한다. 산소 공급층(136)은 액티브층(140)에 산소를 공급한다. 그 결과, 제1 액티브층(141)보다 높은 농도의 산소를 포함하는 제2 액티브층(142)이 형성될 수 있다. 제2 액티브층(142)은 산화물 반도체층의 통상적인 산소 농도보다 높은 농도로 산소를 포함한다. 본 발명의 또 다른 일 실시예에 따른 제2 액티브층(142)은 과량의 산소를 포함하는 과산소층이다.Specifically, the thin film transistor 400 according to another embodiment of the present invention includes an oxygen supply layer 136 disposed between the active layer 140 and the second gate electrode 122 . The oxygen supply layer 136 supplies oxygen to the active layer 140 . As a result, the second active layer 142 containing oxygen having a higher concentration than that of the first active layer 141 may be formed. The second active layer 142 contains oxygen at a concentration higher than the normal oxygen concentration of the oxide semiconductor layer. The second active layer 142 according to another embodiment of the present invention is a peroxygen layer including an excess of oxygen.

도 5b는 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터(401)의 단면도이다. 도 5b의 박막 트랜지스터(401)는 수소 공급층(135) 및 산소 공급층(136)을 포함한다.5B is a cross-sectional view of a thin film transistor 401 according to another embodiment of the present invention. The thin film transistor 401 of FIG. 5B includes a hydrogen supply layer 135 and an oxygen supply layer 136 .

도 5b를 참조하면, 제1 보호층(133) 상에 산소 공급층(136)이 배치될 수 있다. 산소 공급층(136)은 액티브층(140)의 하부에 산소를 공급할 수 있다. 그 결과, 제1 액티브층(141)은 제2 액티브층(142)보다 높은 산소 농도를 가질 수 있다. Referring to FIG. 5B , an oxygen supply layer 136 may be disposed on the first passivation layer 133 . The oxygen supply layer 136 may supply oxygen to the lower portion of the active layer 140 . As a result, the first active layer 141 may have a higher oxygen concentration than the second active layer 142 .

산소 공급층(136) 상에 제1 게이트 절연막(131)이 배치되고, 제1 게이트 절연막(131) 상에 액티브층(140)이 배치된다. 액티브층(140) 상에 제2 게이트 절연막(132)이 배치되고, 제2 게이트 절연막(132) 상에 제2 게이트 전극(122)이 배치된다.The first gate insulating layer 131 is disposed on the oxygen supply layer 136 , and the active layer 140 is disposed on the first gate insulating layer 131 . A second gate insulating layer 132 is disposed on the active layer 140 , and a second gate electrode 122 is disposed on the second gate insulating layer 132 .

도 5b를 참조하면, 제2 게이트 절연막(132) 내에 수소 공급층(135)이 배치될 수 있다. 수소 공급층(135)은 액티브층(140)의 상부에 수소를 공급할 수 있다. 그 결과, 제2 액티브층(142)은 제1 액티브층(141)보다 높은 수소 농도를 가질 수 있다. 제2 게이트 절연막(132)은 수소 공급층(135)을 중심으로, 하부층(132a) 및 상부층(132b)로 구별될 수 있다.Referring to FIG. 5B , a hydrogen supply layer 135 may be disposed in the second gate insulating layer 132 . The hydrogen supply layer 135 may supply hydrogen to the upper portion of the active layer 140 . As a result, the second active layer 142 may have a higher hydrogen concentration than the first active layer 141 . The second gate insulating layer 132 may be divided into a lower layer 132a and an upper layer 132b based on the hydrogen supply layer 135 .

도 5b에 도시된 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터(401)에 있어서, 제1 액티브층(141)은 제2 액티브층(142)보다 높은 산소 농도를 가지고, 제2 액티브층(142)은 제1 액티브층보다 높은 수소 농도를 가질 수 있다. In the thin film transistor 401 according to another embodiment of the present invention shown in FIG. 5B , the first active layer 141 has a higher oxygen concentration than the second active layer 142, and the second active layer ( 142 may have a higher hydrogen concentration than that of the first active layer.

도 6은 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터(500)의 단면도이다.6 is a cross-sectional view of a thin film transistor 500 according to another embodiment of the present invention.

도 6을 참조하면, 제1 게이트 전극(121) 상에 수소 공급층(135)이 배치된다. 수소 공급층(135)은 액티브층(140)의 소정의 영역에 수소를 공급한다. 그 결과, 제1 액티브층(141) 중 수소 공급층(135)의 상부에 위치하는 제1 영역(141a)은 다른 영역보다 높은 수소 농도를 가질 수 있다. Referring to FIG. 6 , a hydrogen supply layer 135 is disposed on the first gate electrode 121 . The hydrogen supply layer 135 supplies hydrogen to a predetermined region of the active layer 140 . As a result, the first region 141a positioned above the hydrogen supply layer 135 of the first active layer 141 may have a higher hydrogen concentration than other regions.

보다 구체적으로, 제1 액티브층(141)은 제1 게이트 전극(121)과 중첩하는 제1 영역(141a1)을 가지며, 제1 영역(141a1)은 제1 액티브층(141)의 다른 영역보다 높은 수소 농도를 갖는다.More specifically, the first active layer 141 has a first region 141a1 overlapping the first gate electrode 121 , and the first region 141a1 is higher than other regions of the first active layer 141 . has a hydrogen concentration.

또한, 도 6을 참조하면, 제2 액티브층(142)은 제2 영역(142a2)을 가질 수 있다. 제2 액티브층(142)의 제2 영역(142a2)은 제2 게이트 전극(122)과 중첩한다. 제2 영역(142a2)은 제2 액티브층(142)의 다른 영역보다 높은 산소 농도를 가질 수 있다. Also, referring to FIG. 6 , the second active layer 142 may have a second region 142a2 . The second region 142a2 of the second active layer 142 overlaps the second gate electrode 122 . The second region 142a2 may have a higher oxygen concentration than other regions of the second active layer 142 .

구체적으로, 본 발명의 또 다른 일 실시예에 따르면, 제2 액티브층(142)을 선택적으로 산소 처리함으로써, 제2 액티브층(142)에 제2 영역(142a2)이 형성되도록 할 수 있다.Specifically, according to another embodiment of the present invention, the second region 142a2 may be formed in the second active layer 142 by selectively oxygenating the second active layer 142 .

도 6을 참조하면, 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터(500)는 제2 게이트 절연막(132)과 제2 게이트 전극(122) 사이에 배치된 산소 공급층(136)을 갖는다. 산소 공급층(136)이 제2 액티브층(142)에 산소를 공급하여, 제2 액티브층(142)에 제2 영역(142a2)이 형성될 수도 있다.Referring to FIG. 6 , the thin film transistor 500 according to another exemplary embodiment has an oxygen supply layer 136 disposed between the second gate insulating layer 132 and the second gate electrode 122 . The oxygen supply layer 136 may supply oxygen to the second active layer 142 to form a second region 142a2 in the second active layer 142 .

도 7 및 도 8은 각각 비교예에 따른 박막 트랜지스터의 단면도이다. 이하, 도 7에 도시된 박막 트랜지스터를 비교예 1이라고 하고, 도 8에 도시된 박막 트랜지스터를 비교예 2라 한다.7 and 8 are cross-sectional views of thin film transistors according to Comparative Examples, respectively. Hereinafter, the thin film transistor illustrated in FIG. 7 will be referred to as Comparative Example 1, and the thin film transistor illustrated in FIG. 8 will be referred to as Comparative Example 2. FIG.

도 7에 도시된, 비교예 1에 따른 박막 트랜지스터는 제1 게이트 전극(121)을 포함하지 않고, 제2 게이트 전극(122)만을 포함한다. 도 7에 도시된 박막 트랜지스터를 탑 게이트(Top Gate) 구조의 박막 트랜지스터라고도 한다. 7 , the thin film transistor according to Comparative Example 1 does not include the first gate electrode 121 , but includes only the second gate electrode 122 . The thin film transistor shown in FIG. 7 is also referred to as a thin film transistor having a top gate structure.

도 7에 도시된 박막 트랜지스터의 채널부(140a)는 하나의 게이트 전극하고만 중첩한다. 따라서, 도 7에 도시된 박막 트랜지스터는, 채널부(140a)의 일부는 제1 게이트 전극(121) 및 제2 게이트 전극(122) 중 어느 하나와만 중첩하고, 채널부(140a)의 다른 일부는 제1 게이트 전극(121) 및 제2 게이트 전극(122) 중 다른 하나와만 중첩하는 구성을 포함하지 않는다.The channel portion 140a of the thin film transistor shown in FIG. 7 overlaps only one gate electrode. Accordingly, in the thin film transistor illustrated in FIG. 7 , a portion of the channel portion 140a overlaps only one of the first gate electrode 121 and the second gate electrode 122 , and another portion of the channel portion 140a does not include a configuration that overlaps only the other one of the first gate electrode 121 and the second gate electrode 122 .

도 8에 도시된 비교예 2에 따른 박막 트랜지스터는 제1 게이트 전극(121)과 제2 게이트 전극(122)을 모두 포함한다. 도 8에 도시된 박막 트랜지스터를 더블 게이트(Double Gate) 구조의 박막 트랜지스터라고도 한다.The thin film transistor according to Comparative Example 2 illustrated in FIG. 8 includes both the first gate electrode 121 and the second gate electrode 122 . The thin film transistor shown in FIG. 8 is also referred to as a thin film transistor having a double gate structure.

도 8에 도시된 박막 트랜지스터에 있어서, 채널부(140a)의 전체 영역이 모두 제1 게이트 전극(121) 및 제2 게이트 전극(122)과 중첩한다. 따라서, 도 8에 도시된 박막 트랜지스터는, 채널부(140a)의 일부는 제1 게이트 전극(121) 및 제2 게이트 전극(122) 중 어느 하나와만 중첩하고, 채널부(140a)의 다른 일부는 제1 게이트 전극(121) 및 제2 게이트 전극(122) 중 다른 하나와만 중첩하는 구성을 포함하지 않는다. In the thin film transistor shown in FIG. 8 , the entire area of the channel portion 140a overlaps the first gate electrode 121 and the second gate electrode 122 . Accordingly, in the thin film transistor illustrated in FIG. 8 , a portion of the channel portion 140a overlaps only one of the first gate electrode 121 and the second gate electrode 122 , and another portion of the channel portion 140a does not include a configuration that overlaps only the other one of the first gate electrode 121 and the second gate electrode 122 .

도 7 및 도 8의 구성을 갖는 박막 트랜지스터는, 본 발명의 일 실시예들에 따른 박막 트랜지스터(100, 200, 300, 301, 400, 401, 500)에 비하여 큰 문턱전압(Vth) 변화를 갖는다. The thin film transistor having the configuration of FIGS. 7 and 8 has a larger threshold voltage (Vth) change than the thin film transistors 100 , 200 , 300 , 301 , 400 , 401 , and 500 according to embodiments of the present invention. .

도 9는 문턱전압(Vth)의 변화를 설명하는 그래프이다.9 is a graph illustrating a change in the threshold voltage Vth.

도 9의 그래프들 중 가운데에 위치한 그래프는 0V에 가까운 문턱전압(Vth)를 갖는다. 반면, 도 9의 그래프들 중 왼쪽에 위치한 그래프에서는 문턱전압이 음(-)의 전압 방향으로 이동하였다. 도 9의 왼쪽에 있는 그래프와 같이, 문턱전압이 음(-)의 전압 방향으로 이동하는 경우, 문턱전압(Vth)이 네거티브(-) 방향으로 쉬트프(shift) 되었다고 한다. A graph located in the middle among the graphs of FIG. 9 has a threshold voltage Vth close to 0V. On the other hand, in the graph located on the left of the graphs of FIG. 9 , the threshold voltage moved in the negative (-) voltage direction. As shown in the graph on the left of FIG. 9 , when the threshold voltage moves in the negative (-) voltage direction, it is said that the threshold voltage Vth is shifted in the negative (-) direction.

도 9의 그래프들 중 오른쪽에 위치한 그래프에서는 문턱전압이 양(+)의 전압 방향으로 이동하였다. 도 9의 오른쪽에 있는 그래프와 같이, 문턱전압이 양(+)의 전압 방향으로 이동하는 경우, 문턱전압(Vth)이 포지티브(+) 방향으로 쉬트프(shift) 되었다고 한다.In the graph located on the right among the graphs of FIG. 9 , the threshold voltage shifted in the positive (+) voltage direction. As shown in the graph on the right of FIG. 9 , when the threshold voltage moves in the positive (+) voltage direction, it is said that the threshold voltage Vth is shifted in the positive (+) direction.

도 10a, 10b 및 10c는 각각 시간에 따른 문턱접압 변화에 대한 그래프이다. 구체적으로, 10a, 10b 및 10c는 PBTS(Positive-bias temperature stress) 테스트 결과를 나타낸다.10A, 10B, and 10C are graphs of changes in threshold voltage according to time, respectively. Specifically, 10a, 10b, and 10c represent positive-bias temperature stress (PBTS) test results.

PBTS는 정극성(+)의 바이어스 전압 및 일정 온도가 인가되는 조건에서의 스트레스를 의미한다. PBTS가 커지는 경우 산화물 반도체층(120) 또는 박막 트랜지스터(100)의 스트레스가 증가하며, 문턱전압의 변화량(ΔVth)이 커질 수 있다.PBTS means stress under a condition in which a positive (+) bias voltage and a constant temperature are applied. When the PBTS increases, the stress of the oxide semiconductor layer 120 or the thin film transistor 100 increases, and the threshold voltage variation ΔVth may increase.

도 10a는, 도 7에 도시된 비교예 1에 따른 박막 트랜지스터에 PBTS가 인가된 상태에서, 시간에 따른 문턱전압(Vth)의 변화량(ΔVth)을 측정한 것이다. 도 10a를 참조하면, 도 7에 도시된 박막 트랜지스터(비교예 1)에 PBTS 스트레스가 인가되는 경우, 시간이 지날수록 문턱전압(Vth) 변화량이 계속적으로 증가하는 것을 알 수 있다. 도 7에 도시된 박막 트랜지스터(비교예 1)에 있어서, PBTS 인가시, 문턱전압(Vth)이 특정 값에 수렴하지 않고, 계속 증가하며, 40,000초 후 0.254V 정도의 문턱전압 변화량(ΔVth)을 갖는 것을 확인할 수 있다.FIG. 10A is a graph illustrating a measurement of a change amount (ΔVth) of a threshold voltage (Vth) with time in a state in which the PBTS is applied to the thin film transistor according to Comparative Example 1 shown in FIG. 7 . Referring to FIG. 10A , when the PBTS stress is applied to the thin film transistor (Comparative Example 1) shown in FIG. 7 , it can be seen that the threshold voltage Vth variation continuously increases as time passes. In the thin film transistor (Comparative Example 1) shown in FIG. 7 , when the PBTS is applied, the threshold voltage Vth does not converge to a specific value, but continues to increase, and after 40,000 seconds, the threshold voltage change amount (ΔVth) of about 0.254 V You can check what you have.

도 10b는 도 8에 도시된 비교예 2에 따른 박막 트랜지스터에 PBTS가 인가된 상태에서, 시간에 따른 문턱전압(Vth)의 변화량(ΔVth)을 측정한 것이다. 도 10b를 참조하면, 도 8에 도시된 박막 트랜지스터(비교예 2)에 PBTS 스트레스가 인가되는 경우, 시간이 지날수록 문턱전압(Vth) 변화량이 계속적으로 증가하는 것을 알 수 있다. 도 8에 도시된 박막 트랜지스터(비교예 2)에 있어서, PBTS 인가시, 문턱전압(Vth)이 특정 값에 수렴하지 않고, 계속 증가하며, 40,000초 후 2.54V 정도의 문턱전압 변화량(ΔVth)을 갖는 것을 확인할 수 있다.FIG. 10B is a graph illustrating a measurement of a change amount (ΔVth) of a threshold voltage (Vth) with time in a state in which the PBTS is applied to the thin film transistor according to Comparative Example 2 shown in FIG. 8 . Referring to FIG. 10B , when the PBTS stress is applied to the thin film transistor (Comparative Example 2) shown in FIG. 8 , it can be seen that the threshold voltage Vth variation continuously increases as time passes. In the thin film transistor (Comparative Example 2) shown in FIG. 8, when the PBTS is applied, the threshold voltage Vth does not converge to a specific value, but continues to increase, and after 40,000 seconds, the threshold voltage change amount (ΔVth) of about 2.54 V You can check what you have.

도 8에 도시된 비교예 2에 따른 박막 트랜지스터는 더블 게이트 구조를 가져 우수한 온-전류(ON-CURRENT) 특성을 가질 수 있지만, 시간이 지날수록 문턱전압(Vth)의 변화량(ΔVth)이 커진다는 문제점이 있다.The thin film transistor according to Comparative Example 2 shown in FIG. 8 has a double gate structure and may have excellent ON-current characteristics, but as time passes, the amount of change ΔVth of the threshold voltage Vth increases. There is a problem.

도 10c는 도 4a에 도시된 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터(300)의 문턱전압 그래프이다. 도 10c를 참조하면, 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터(300)에 PBTS 스트레스가 인가되더라도, 문턱전압(Vth)이 거의 변하지 않는 것을 확인할 수 있다.10C is a threshold voltage graph of the thin film transistor 300 according to another embodiment of the present invention shown in FIG. 4A. Referring to FIG. 10C , it can be seen that even when PBTS stress is applied to the thin film transistor 300 according to another embodiment of the present invention, the threshold voltage Vth hardly changes.

이하, 도 11a 내지 11m을 참조하며, 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터(300)의 제조방법을 설명한다. Hereinafter, a method of manufacturing the thin film transistor 300 according to another embodiment of the present invention will be described with reference to FIGS. 11A to 11M .

도 11a 내지 도 11m는 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터(300)의 제조방법에 대한 공정도이다.11A to 11M are process diagrams of a method of manufacturing the thin film transistor 300 according to another embodiment of the present invention.

도 11a를 참조하면, 기판(110) 상에 버퍼층(118)이 형성되고, 버퍼층(118) 상에 제1 게이트 전극(121)이 형성된다.Referring to FIG. 11A , the buffer layer 118 is formed on the substrate 110 , and the first gate electrode 121 is formed on the buffer layer 118 .

도 11b를 참조하면, 제1 게이트 전극(121) 상에 제1 보호층(133)이 형성되고, 제1 보호층(133) 상에 수소 공급층(135)이 형성되고, 수소 공급층(135) 상에 제1 게이트 절연막(131)이 형성된다Referring to FIG. 11B , a first passivation layer 133 is formed on the first gate electrode 121 , a hydrogen supply layer 135 is formed on the first passivation layer 133 , and a hydrogen supply layer 135 is formed on the first passivation layer 133 . ) on the first gate insulating layer 131 is formed

제1 보호층(133)은 절연성 물질로 만들어질 수 있다. 수소 공급층(135)은 액티브층(140)에 수소를 공급하는 층이다. 수소 공급층(135), 예를 들어, 실리콘 질화물(SiNx)에 의하여 형성될 수 있다. 수소 공급층(135)에 적용되는 실리콘 질화물(SiNx) 층은 고농도의 수소를 포함할 수 있다. 제1 게이트 절연막(131)은 절연성을 갖는다.The first passivation layer 133 may be made of an insulating material. The hydrogen supply layer 135 is a layer that supplies hydrogen to the active layer 140 . The hydrogen supply layer 135 may be formed of, for example, silicon nitride (SiNx). A silicon nitride (SiNx) layer applied to the hydrogen supply layer 135 may include a high concentration of hydrogen. The first gate insulating layer 131 has insulating properties.

도 11c를 참조하면, 제1 게이트 절연막(131) 상에 액티브층(140)이 형성된다. 액티브층(140)은 산화물 반도체 물질을 포함한다. 액티브층(140)은 산화물 반도체층일 수 있다. 액티브층(140)은, 예를 들어, IZO(InZnO)계, IGO(InGaO)계, ITO(InSnO)계, IGZO(InGaZnO)계, IGZTO(InGaZnSnO)계, ITZO(InSnZnO)계 IGTO(InGaSnO)계, GO(GaO)계, GZTO(GaZnSnO)계 및 GZO(GaZnO)계 산화물 반도체 물질 중 적어도 하나를 포함할 수 있다.Referring to FIG. 11C , the active layer 140 is formed on the first gate insulating layer 131 . The active layer 140 includes an oxide semiconductor material. The active layer 140 may be an oxide semiconductor layer. The active layer 140 is, for example, IZO (InZnO), IGO (InGaO), ITO (InSnO), IGZO (InGaZnO), IGZTO (InGaZnSnO), ITZO (InSnZnO) IGTO (InGaSnO) It may include at least one of a GO (GaO)-based, GZTO (GaZnSnO)-based, and GZO (GaZnO)-based oxide semiconductor material.

도 11d를 참조하면, 액티브층(140)의 표면이 산소 처리된다. 도 11d에 도시된 산소 처리하는 단계는, 액티브층(140)의 표면을 N2O 가스로 처리하는 단계를 포함할 수 있다. Referring to FIG. 11D , the surface of the active layer 140 is oxygen-treated. The oxygen treatment shown in FIG. 11D may include treating the surface of the active layer 140 with N 2 O gas.

수소 공급층(135)에 의해 액티브층(140)에 수소가 공급되고, 산소 처리에 의하여 액티브층(140)의 표면에 산소(O)가 공급됨으로써, 제1 액티브층(141) 및 제2 액티브층(142)이 형성될 수 있다. Hydrogen is supplied to the active layer 140 by the hydrogen supply layer 135 , and oxygen (O) is supplied to the surface of the active layer 140 by oxygen treatment, so that the first active layer 141 and the second active layer 141 . A layer 142 may be formed.

그 결과, 도 11e에 도시된 바와 같이, 제1 액티브층(141) 및 제2 액티브층(142)을 포함하는 액티브층(140)이 형성된다. 제1 액티브층(141)은 제2 액티브층(142)보다 높은 수소 농도를 가지며, 낮은 산소 농도를 가질 수 있다. 또한, 제2 액티브층(142)은 제1 액티브층(141)보다 낮은 수소 농도를 가지며, 높은 산소 농도를 가질 수 있다.As a result, as shown in FIG. 11E , the active layer 140 including the first active layer 141 and the second active layer 142 is formed. The first active layer 141 may have a higher hydrogen concentration and a lower oxygen concentration than the second active layer 142 . Also, the second active layer 142 may have a lower hydrogen concentration and a higher oxygen concentration than the first active layer 141 .

그러나, 본 발명의 또 다른 일 실시예가 이에 한정되는 것은 아니며, 제1 액티브층(141)이 제2 액티브층(142)보다 낮은 수소 농도 및 높은 산소 농도를 가질 수 있고, 제2 액티브층(142)이 제1 액티브층(141)보다 높은 수소 농도 및 낮은 산소 농도를 가질 수도 있다. However, another embodiment of the present invention is not limited thereto, and the first active layer 141 may have a lower hydrogen concentration and a higher oxygen concentration than the second active layer 142 , and the second active layer 142 may have a lower hydrogen concentration and a higher oxygen concentration than the second active layer 142 . ) may have a higher hydrogen concentration and a lower oxygen concentration than the first active layer 141 .

예를 들어, 제1 액티브층(141)과 제2 액티브층(142)은 유기 금속 화학 증착(metal-organic chemical vapor deposition; MOCVD) 방법에 의하여 형성될 수 있으며, 이 때, 사용되는 수소 가스(H2) 또는 오존(O3)의 함량을 조절함으로써, 제1 액티브층(141)과 제2 액티브층(142)의 수소 농도 및 산소 농도를 조절할 수 있다. 제1 액티브층(141) 형성시 사용되는 오존(O3)의 양을 증가시키고, 제2 액티브층(142) 형성시 사용되는 수소의 양을 증가시킴으로써, 제1 액티브층(141)이 제2 액티브층(142)보다 낮은 수소 농도 및 높은 산소 농도를 가지도록 할 수 있다. For example, the first active layer 141 and the second active layer 142 may be formed by a metal-organic chemical vapor deposition (MOCVD) method, in which case hydrogen gas ( By adjusting the content of H 2 ) or ozone (O 3 ), the hydrogen concentration and oxygen concentration of the first active layer 141 and the second active layer 142 may be adjusted. By increasing the amount of ozone (O 3 ) used when forming the first active layer 141 and increasing the amount of hydrogen used when forming the second active layer 142 , the first active layer 141 is formed in the second The active layer 142 may have a lower hydrogen concentration and a higher oxygen concentration than that of the active layer 142 .

도 11f를 참조하면, 액티브층(140) 상에 제2 게이트 절연막(132)이 형성되고, 제2 게이트 절연막(132) 상에 제2 게이트 전극용 물질층(122a)이 형성된다. 제2 게이트 전극용 물질층(122a)은 알루미늄(Al)이나 알루미늄 합금과 같은 알루미늄 계열의 금속, 은(Ag)이나 은 합금과 같은 은 계열의 금속, 구리(Cu)나 구리 합금과 같은 구리 계열의 금속, 몰리브덴(Mo)이나 몰리브덴 합금과 같은 몰리브덴 계열의 금속, 크롬(Cr), 탄탈륨(Ta), 네오듐(Nd) 및 티타늄(Ti) 중 적어도 하나를 포함할 수 있다. 제2 게이트 전극용 물질층(122a)은 물리적 성질이 다른 적어도 두 개의 도전막을 포함하는 다층막 구조를 가질 수도 있다.Referring to FIG. 11F , a second gate insulating layer 132 is formed on the active layer 140 , and a second gate electrode material layer 122a is formed on the second gate insulating layer 132 . The material layer 122a for the second gate electrode is an aluminum-based metal such as aluminum (Al) or an aluminum alloy, a silver-based metal such as silver (Ag) or a silver alloy, or a copper-based metal such as copper (Cu) or a copper alloy. of metal, molybdenum (Mo) or a molybdenum-based metal such as a molybdenum alloy, chromium (Cr), tantalum (Ta), neodymium (Nd), and titanium (Ti) may include at least one. The material layer 122a for the second gate electrode may have a multilayer structure including at least two conductive layers having different physical properties.

도 11g를 참조하면, 제2 게이트 전극용 물질층(122a) 상에 제1 포토 레지스트 패턴(190a)이 형성된다. 제1 포토 레지스트 패턴(190a)은, 포토 레지스트의 노광 및 현상에 의하여 만들어질 수 있다.Referring to FIG. 11G , a first photoresist pattern 190a is formed on the second gate electrode material layer 122a. The first photoresist pattern 190a may be formed by exposing and developing a photoresist.

도 11h를 참조하면, 제1 포토 레지스트 패턴(190a)을 마스크로 하여 제2 게이트 전극용 물질층(122a)이 식각된다. 그 결과, 제2 게이트 전극용 패턴(122b)이 형성된다. Referring to FIG. 11H , the second gate electrode material layer 122a is etched using the first photoresist pattern 190a as a mask. As a result, the pattern 122b for the second gate electrode is formed.

도 11i를 참조하면, 제2 게이트 전극용 패턴(122b)을 마스크로 하는 식각에 의하여 제2 게이트 절연막(132)이 패터닝 될 수 있다. 이 때, 제1 포토 레지스트 패턴(190a)의 일부가 제거되어 제2 포토 레지스트 패턴(190b)이 된다.Referring to FIG. 11I , the second gate insulating layer 132 may be patterned by etching using the second gate electrode pattern 122b as a mask. At this time, a portion of the first photoresist pattern 190a is removed to become the second photoresist pattern 190b.

그러나, 본 발명의 또 다른 일 실시예가 이에 한정되는 것은 아니며, 제2 게이트 절연막(132)은 패터닝되지 않을 수도 있다. However, another embodiment of the present invention is not limited thereto, and the second gate insulating layer 132 may not be patterned.

도 11j를 참조하면, 액티브층(140)이 선택적으로 도체화된다. 예를 들어, 액티브층(140)에 선택적으로 도펀트가 도핑될 수 있다. 도 11j는 도핑에 의해 액티브층(140)이 선택적으로 도체화되는 공정을 예시적으로 설명하고 있다.Referring to FIG. 11J , the active layer 140 is selectively conductive. For example, the active layer 140 may be selectively doped with a dopant. 11J exemplarily describes a process in which the active layer 140 is selectively made into a conductor by doping.

도 11j를 참조하면, 제2 게이트 전극용 패턴(122b)을 마스크로 사용하는 도핑에 의하여 액티브층(140)이 선택적으로 도체화될 수 있다. 액티브층(140) 중 제2 게이트 전극용 패턴(122b)에 의해 보호되지 않는 영역이 선택적으로 도체화된다. Referring to FIG. 11J , the active layer 140 may be selectively made conductive by doping using the pattern 122b for the second gate electrode as a mask. A region of the active layer 140 that is not protected by the second gate electrode pattern 122b is selectively conductive.

도펀트는 붕소(B), 인(P) 및 불소(F) 중 적어도 하나를 포함할 수 있다. 도펀트는 이온 상태로 도핑될 수 있다. 본 발명의 일 실시예에 따르면, 이온 주입(ion implantation)을 통한 이온 도핑에 의하여 도체화가 이루어질 수 있다.The dopant may include at least one of boron (B), phosphorus (P), and fluorine (F). The dopant may be doped in an ionic state. According to an embodiment of the present invention, conductorization may be achieved by ion doping through ion implantation.

도 11k를 참조하면, 제2 게이트 전극용 패턴(122b)을 마스크로 사용하는 액티브층(140)에 대한 선택적 도체화의 결과, 제1 연결부(140b) 및 제2 연결부(140c)가 형성된다. 도 11k를 참조하면, 제2 연결부(140c)는 제1 게이트 전극(121)과 적어도 일부 중첩할 수 있다. 제1 게이트 전극(121)이 제1 채널영역(a1)을 충분히 커버할 수 있도록 하기 위하여, 제1 게이트 전극(121)은 제1 채널영역(a1)보다 큰 면적을 가질 수 있다. 그 결과, 제1 연결부(140b)의 일부가 제1 게이트 전극(121)과 중첩할 수 있다. 비록, 제1 연결부(140b)의 일부가 제1 게이트 전극(121)과 중첩하지만, 제1 연결부(140b)는 도체화되었기 때문에, 채널의 기능을 하지 않는다. 따라서, 제1 연결부(140b)와 제1 게이트 전극(121)이 중첩하는 영역이 존재하더라도, 박막 트랜지스터(300)의 구동이 중첩 영역에 의하여 영향을 받지 않는다Referring to FIG. 11K , as a result of selectively conducting the active layer 140 using the second gate electrode pattern 122b as a mask, a first connection part 140b and a second connection part 140c are formed. Referring to FIG. 11K , the second connection part 140c may at least partially overlap the first gate electrode 121 . In order for the first gate electrode 121 to sufficiently cover the first channel region a1 , the first gate electrode 121 may have a larger area than the first channel region a1 . As a result, a portion of the first connection portion 140b may overlap the first gate electrode 121 . Although a portion of the first connection portion 140b overlaps the first gate electrode 121 , since the first connection portion 140b is conductive, it does not function as a channel. Accordingly, even if there is a region where the first connection part 140b and the first gate electrode 121 overlap each other, the driving of the thin film transistor 300 is not affected by the overlap region.

본 발명의 일 실시예에 따르면, 액티브층(140)의 채널부(140a)에는 도체화가 이루어지지 않는다. 제2 게이트 전극용 패턴(122b)은 도체화 과정에서 채널부(140a)를 보호하는 마스크 역할한다.According to an embodiment of the present invention, the channel portion 140a of the active layer 140 is not made conductive. The pattern 122b for the second gate electrode serves as a mask for protecting the channel portion 140a during the conduction process.

도 11l을 참조하면, 제2 포토 레지스트 패턴(190b)을 마스크로 하는 식각에 의하여 제2 게이트 전극용 패턴(122b)이 식각되어, 제2 게이트 전극(122)이 형성된다. 제2 게이트 전극(122) 형성 후 제2 포토 레지스트 패턴(190b)은 제거된다.Referring to FIG. 11L , the second gate electrode pattern 122b is etched by etching using the second photoresist pattern 190b as a mask to form a second gate electrode 122 . After the second gate electrode 122 is formed, the second photoresist pattern 190b is removed.

본 발명의 또 다른 일 실시예에 따르면, 제1 게이트 전극(121)의 적어도 일부는 제2 게이트 전극(122)과 중첩하지 않고, 제2 게이트 전극(122)의 적어도 일부는 제1 게이트 전극(121)과 중첩하지 않도록 형성된다. 제1 게이트 전극(121)과 제2 게이트 전극(122)의 일부가 중첩할 수도 있다.According to another embodiment of the present invention, at least a portion of the first gate electrode 121 does not overlap the second gate electrode 122 , and at least a portion of the second gate electrode 122 includes the first gate electrode ( 121) and is formed so as not to overlap. A portion of the first gate electrode 121 and the second gate electrode 122 may overlap.

채널부(140a)는 제1 게이트 전극(121) 및 제2 게이트 전극(122) 중 적어도 하나와 중첩하도록 형성된다.The channel portion 140a is formed to overlap at least one of the first gate electrode 121 and the second gate electrode 122 .

또한, 제1 게이트 전극(121)의 적어도 일부는 제2 게이트 전극(122)과 중첩하지 않도록 형성되고, 제2 게이트 전극(122)의 적어도 일부는 제1 게이트 전극(121)과 중첩하지 않도록 형성된다. In addition, at least a portion of the first gate electrode 121 is formed not to overlap the second gate electrode 122 , and at least a portion of the second gate electrode 122 is formed not to overlap the first gate electrode 121 . do.

본 발명의 또 다른 일 실시예에 따르면, 채널부(140a)의 일부는 제1 게이트 전극(121) 및 제2 게이트 전극(122) 중 어느 하나와만 중첩하고, 채널부(140)의 다른 일부는 제1 게이트(121) 전극 및 제2 게이트 전극(122) 중 다른 하나와만 중첩하도록 설계된다.According to another embodiment of the present invention, a portion of the channel portion 140a overlaps with only one of the first gate electrode 121 and the second gate electrode 122 , and another portion of the channel portion 140 . is designed to overlap only the other one of the first gate 121 electrode and the second gate electrode 122 .

도 11m을 참조하면, 제2 게이트 전극(122) 상에 층간 절연막(150)이 형성되고, 층간 절연막(150) 상에 소스 전극(161) 및 드레인 전극(162)이 배치된다. 소스 전극(161) 및 드레인 전극(162)은 서로 이격되어, 액티브층(140)과 연결된다.Referring to FIG. 11M , an interlayer insulating layer 150 is formed on the second gate electrode 122 , and a source electrode 161 and a drain electrode 162 are disposed on the interlayer insulating layer 150 . The source electrode 161 and the drain electrode 162 are spaced apart from each other and connected to the active layer 140 .

도 11m을 참조하면, 소스 전극(161) 및 드레인 전극(162) 형성 전, 층간 절연막(150)에 콘택홀을 형성하는 단계를 더 포함할 수 있다. 소스 전극(161)은 층간 절연막(150)에 형성된 콘택홀을 통해 제1 연결부(140b)와 연결되고, 드레인 전극(162)은 층간 절연막(150)에 형성된 다른 콘택홀을 통해 제2 연결부(140c)와 연결된다. Referring to FIG. 11M , the method may further include forming a contact hole in the interlayer insulating layer 150 before forming the source electrode 161 and the drain electrode 162 . The source electrode 161 is connected to the first connection part 140b through a contact hole formed in the interlayer insulating layer 150 , and the drain electrode 162 is connected to the second connection part 140c through another contact hole formed in the interlayer insulating layer 150 . ) is associated with

본 발명의 실시예들에 따른 박막 트랜지스터(100, 200, 300, 301, 400, 401 500)는 표시장치에 유용하게 적용될 수 있다. 특히, 장시간 동안 온(ON) 상태로 구동되는 야외용 표시장치 또는 마이크로 LED를 사용하는 표시장치 등에 본 발명의 실시예들에 따른 박막 트랜지스터(100, 200, 300, 301, 400, 401 500)가 유용하게 적용될 수 있다.The thin film transistors 100 , 200 , 300 , 301 , 400 , and 401 500 according to embodiments of the present invention may be usefully applied to a display device. In particular, the thin film transistors 100 , 200 , 300 , 301 , 400 , and 401 500 according to embodiments of the present invention are useful for outdoor display devices driven in an ON state for a long time or display devices using micro LEDs. can be applied

도 12는 본 발명의 또 다른 일 실시예에 따른 표시장치(600)의 개략도이다.12 is a schematic diagram of a display device 600 according to another embodiment of the present invention.

본 발명의 또 다른 일 실시예에 따른 표시장치(600)는, 도 12에 도시된 바와 같이, 표시패널(310), 게이트 드라이버(320), 데이터 드라이버(330) 및 제어부(340)를 포함한다.A display device 600 according to another embodiment of the present invention includes a display panel 310 , a gate driver 320 , a data driver 330 , and a controller 340 as shown in FIG. 12 . .

표시패널(310)은 게이트 라인(GL)들, 데이터 라인(DL)들 및 게이트 라인(GL)들과 데이터 라인(DL)들의 교차 영역에 배치된 화소(P)를 포함한다. 화소(P)는, 표시 소자(710) 및 표시 소자(710)를 구동하기 화소 구동 회로(PDC)를 포함한다. 화소(P)의 구동에 의해 표시패널(310)에 영상이 표시된다 The display panel 310 includes gate lines GL, data lines DL, and pixels P disposed at intersections of gate lines GL and data lines DL. The pixel P includes a display element 710 and a pixel driving circuit PDC for driving the display element 710 . An image is displayed on the display panel 310 by driving the pixel P

제어부(340)는 게이트 드라이버(320)와 데이터 드라이버(330)를 제어한다. The controller 340 controls the gate driver 320 and the data driver 330 .

제어부(340)는 외부 시스템(미도시)으로부터 공급되는 동기신호와 클럭 신호를 이용하여, 게이트 드라이버(320)를 제어하기 위한 게이트 제어신호(GCS)와 데이터 드라이버(330)를 제어하기 위한 데이터 제어신호(DCS)를 출력한다. 또한, 제어부(340)는 외부 시스템으로부터 입력되는 입력영상데이터를 샘플링한 후 이를 재정렬하여, 재정렬된 디지털 영상데이터(RGB)를 데이터 드라이버(330)에 공급한다. The controller 340 uses a synchronization signal and a clock signal supplied from an external system (not shown) to control the gate control signal GCS for controlling the gate driver 320 and data control for controlling the data driver 330 . Output the signal DCS. In addition, the controller 340 samples the input image data input from the external system, rearranges it, and supplies the rearranged digital image data RGB to the data driver 330 .

게이트 제어신호(GCS)는 게이트 스타트 펄스(GSP), 게이트 쉬프트 클럭(GSC), 게이트 출력 인에이블 신호(GOE), 스타트 신호(Vst) 및 게이트 클럭(GCLK) 등을 포함한다. 또한, 게이트 제어신호(GCS)에는 쉬프트 레지스터(350)를 제어하기 위한 제어신호들이 포함될 수 있다.The gate control signal GCS includes a gate start pulse GSP, a gate shift clock GSC, a gate output enable signal GOE, a start signal Vst, and a gate clock GCLK. In addition, the gate control signal GCS may include control signals for controlling the shift register 350 .

데이터 제어신호(DCS)는 소스 스타트 펄스(SSP), 소스 쉬프트 클럭신호(SSC), 소스 출력 이네이블 신호(SOE), 극성제어신호(POL) 등을 포함한다. The data control signal DCS includes a source start pulse SSP, a source shift clock signal SSC, a source output enable signal SOE, a polarity control signal POL, and the like.

데이터 드라이버(330)는 표시패널(310)의 데이터 라인(DL)들로 데이터 전압을 공급한다. 구체적으로, 데이터 드라이버(330)는 제어부(340)로부터 입력된 영상데이터(RGB)를 아날로그 데이터 전압으로 변환하여, 게이트 라인(GL)에 게이트 펄스가 공급되는 1수평기간마다 1수평라인분의 데이터 전압을 데이터 라인(DL)들에 공급한다. The data driver 330 supplies a data voltage to the data lines DL of the display panel 310 . Specifically, the data driver 330 converts the image data RGB input from the controller 340 into an analog data voltage, and the data driver 330 converts data corresponding to one horizontal line for each horizontal period in which a gate pulse is supplied to the gate line GL. A voltage is supplied to the data lines DL.

게이트 드라이버(320)는 쉬프트 레지스터(350)를 포함할 수 있다. The gate driver 320 may include a shift register 350 .

쉬프트 레지스터(350)는, 제어부(340)로부터 전송된 스타트 신호 및 게이트 클럭 등을 이용하여, 1 프레임 동안 게이트 라인(GL)들에 게이트 펄스를 순차적으로 공급한다. 여기서, 1 프레임이란, 표시패널(310)을 통해 하나의 이미지가 출력되는 기간을 말한다. 게이트 펄스는, 화소(P)에 배치된 스위칭 소자(박막 트랜지스터)를 턴온시킬 수 있는 턴온 전압을 가지고 있다. The shift register 350 sequentially supplies gate pulses to the gate lines GL during one frame using a start signal and a gate clock transmitted from the controller 340 . Here, one frame refers to a period in which one image is output through the display panel 310 . The gate pulse has a turn-on voltage capable of turning on the switching element (thin film transistor) disposed in the pixel P.

또한, 쉬프트 레지스터(350)는, 1 프레임 중, 게이트 펄스가 공급되지 않는 나머지 기간 동안에는, 게이트 라인(GL)에, 스위칭 소자를 턴오프시킬 수 있는 게이트 오프 신호를 공급한다. 이하, 게이트 펄스와 게이트 오프 신호를 총칭하여 스캔신호(SS 또는 Scan)라 한다. Also, the shift register 350 supplies a gate-off signal capable of turning off the switching element to the gate line GL during the remaining period in which the gate pulse is not supplied during one frame. Hereinafter, the gate pulse and the gate-off signal are collectively referred to as a scan signal (SS or Scan).

본 발명의 일 실시예에 따르면, 게이트 드라이버(320)는 표시패널(310)에 실장될 수 있다. 이와 같이, 게이트 드라이버(320)가 표시패널(310)에 직접 실장되어 있는 구조를 게이트 인 패널(Gate In Panel: GIP) 구조라고 한다. 게이트 드라이버(320)는 도 1 및 도 3 내지 도 6에 도시된 박막 트랜지스터들(100, 200, 300, 301, 400, 401, 500) 중 적어도 하나를 포함할 수 있다.According to an embodiment of the present invention, the gate driver 320 may be mounted on the display panel 310 . As described above, a structure in which the gate driver 320 is directly mounted on the display panel 310 is referred to as a gate in panel (GIP) structure. The gate driver 320 may include at least one of the thin film transistors 100 , 200 , 300 , 301 , 400 , 401 and 500 illustrated in FIGS. 1 and 3 to 6 .

도 13은 도 12의 어느 한 화소(P)에 대한 회로도이다.13 is a circuit diagram of one pixel P of FIG. 12 .

도 13의 회로도는 표시 소자(710)로 유기발광 다이오드(OLED)를 포함하는 표시장치(600)의 화소(P)에 대한 등가 회로도이다. 화소(P)는, 표시 소자(710) 및 표시 소자(710)를 구동하는 화소 구동부(PDC)를 포함한다.The circuit diagram of FIG. 13 is an equivalent circuit diagram of the pixel P of the display device 600 including an organic light emitting diode (OLED) as the display element 710 . The pixel P includes a display element 710 and a pixel driver PDC for driving the display element 710 .

도 13의 화소 구동부(PDC)는 스위칭 트랜지스터인 제1 박막 트랜지스터(TR1) 및 구동 트랜지스터인 제2 박막 트랜지스터(TR2)를 포함한다. 제1 박막 트랜지스터(TR1) 또는 제2 박막 트랜지스터(TR2)로, 도 1 및 도 3 내지 도 6에 도시된 박막 트랜지스터들(100, 200, 300, 301, 400, 401, 500)이 각각 사용될 수 있다.The pixel driver PDC of FIG. 13 includes a first thin film transistor TR1 serving as a switching transistor and a second thin film transistor TR2 serving as a driving transistor. As the first thin film transistor TR1 or the second thin film transistor TR2, the thin film transistors 100, 200, 300, 301, 400, 401 and 500 shown in FIGS. 1 and 3 to 6 may be used, respectively. have.

제1 박막 트랜지스터(TR1)는 게이트 라인(GL) 및 데이터 라인(DL)에 연결되어 있으며, 게이트 라인(GL)을 통해 공급되는 스캔신호(SS)에 의해 턴온 또는 턴오프된다. The first thin film transistor TR1 is connected to the gate line GL and the data line DL, and is turned on or off by the scan signal SS supplied through the gate line GL.

데이터 라인(DL)은 화소 구동부(PDC)로 데이터 전압(Vdata)을 제공하며, 제1박막 트랜지스터(TR1)는 데이터 전압(Vdata)의 인가를 제어한다. The data line DL provides the data voltage Vdata to the pixel driver PDC, and the first thin film transistor TR1 controls the application of the data voltage Vdata.

구동 전원 라인(PL)은 표시 소자(710)로 구동 전압(Vdd)을 제공하며, 제2 박막 트랜지스터(TR2)는 구동 전압(Vdd)을 제어한다. 구동 전압(Vdd)은 표시 소자(710)인 유기발광 다이오드(OLED)를 구동하기 위한 화소 구동 전압이다.The driving power line PL provides the driving voltage Vdd to the display element 710 , and the second thin film transistor TR2 controls the driving voltage Vdd. The driving voltage Vdd is a pixel driving voltage for driving the organic light emitting diode OLED as the display element 710 .

게이트 드라이버(220)로부터 게이트 라인(GL)을 통하여 인가된 스캔신호(SS)에 의해 제1 박막 트랜지스터(TR1)가 턴온될 때, 데이터 라인(DL)을 통해 공급된 데이터 전압(Vdata)이 표시 소자(710)와 연결된 제2 박막 트랜지스터(TR2)의 게이트 전극으로 공급된다. 데이터 전압(Vdata)은 제2 박막 트랜지스터(TR2)의 게이트 전극과 소스 전극 사이에 형성된 제1 커패시터(C1)에 충전된다. 제1 커패시터(C1)는 스토리지 캐패시터(Cst)이다. When the first thin film transistor TR1 is turned on by the scan signal SS applied from the gate driver 220 through the gate line GL, the data voltage Vdata supplied through the data line DL is displayed. It is supplied to the gate electrode of the second thin film transistor TR2 connected to the device 710 . The data voltage Vdata is charged in the first capacitor C1 formed between the gate electrode and the source electrode of the second thin film transistor TR2 . The first capacitor C1 is a storage capacitor Cst.

데이터 전압(Vdata)에 따라 제2 박막 트랜지스터(TR2)를 통해 표시 소자(710)인 유기발광 다이오드(OLED)로 공급되는 전류의 양이 제어되며, 이에 따라, 표시 소자(710)로부터 출력되는 광의 계조가 제어될 수 있다.The amount of current supplied to the organic light emitting diode OLED as the display element 710 through the second thin film transistor TR2 is controlled according to the data voltage Vdata. The gradation can be controlled.

도 14는 본 발명의 또 다른 일 실시예에 따른 표시장치(700)의 어느 한 화소(P)에 대한 회로도이다.14 is a circuit diagram of one pixel P of a display device 700 according to another exemplary embodiment of the present invention.

도 14에 도시된 표시장치(700)의 화소(P)는, 표시 소자(710)인 유기발광 다이오드(OLED) 및 표시 소자(710)를 구동하는 화소 구동부(PDC)를 포함한다. 표시 소자(710)는 화소 구동부 (PDC)와 연결된다.The pixel P of the display device 700 illustrated in FIG. 14 includes an organic light emitting diode OLED that is a display element 710 and a pixel driver PDC that drives the display element 710 . The display element 710 is connected to the pixel driver PDC.

화소(P)에는, 화소 구동부(PDC)에 신호를 공급하는 신호 라인들(DL, GL, PL, RL, SCL)이 배치되어 있다. Signal lines DL, GL, PL, RL, and SCL for supplying signals to the pixel driver PDC are disposed in the pixel P.

데이터 라인(DL)으로 데이터 전압(Vdata)이 공급되고, 게이트 라인(GL)으로 스캔신호(SS)가 공급되고, 구동 전원 라인(PL)으로 화소를 구동하는 구동 전압(Vdd)이 공급되고, 레퍼런스 라인(RL)으로는 레퍼런스 전압(Vref)이 공급되고, 센싱 제어 라인(SCL)으로 센싱 제어 신호(SCS)가 공급된다. The data voltage Vdata is supplied to the data line DL, the scan signal SS is supplied to the gate line GL, and the driving voltage Vdd for driving the pixel is supplied to the driving power line PL. The reference voltage Vref is supplied to the reference line RL, and the sensing control signal SCS is supplied to the sensing control line SCL.

도 14을 참조하면, n번째 화소(P)의 게이트 라인을 "GLn"이라 할 때, 이웃한 n-1번째 화소(P)의 게이트 라인은 "GLn-1"이며, n-1번째 화소(P)의 게이트 라인 "GLn-1"은 n번째 화소(P)의 센싱 제어 라인(SCL) 역할을 한다.Referring to FIG. 14 , when the gate line of the n-th pixel P is “GL n ”, the gate line of the neighboring n-th pixel P is “GL n-1 ”, and the n-1th pixel P is “GL n-1 ”. The gate line “GL n-1 ” of the pixel P serves as the sensing control line SCL of the n-th pixel P.

화소 구동부(PDC)는, 예를 들어, 게이트 라인(GL) 및 데이터 라인(DL)과 연결된 제1 박막 트랜지스터(TR1)(스위칭 트랜지스터), 제1 박막 트랜지스터(TR1)를 통해 전송된 데이터 전압(Vdata)에 따라 표시 소자(710)로 출력되는 전류의 크기를 제어하는 제2 박막 트랜지스터(TR2)(구동 트랜지스터), 제2 박막 트랜지스터(TR2)의 특성을 감지하기 위한 제3 박막 트랜지스터(TR3)(레퍼런스 트랜지스터)를 포함한다. The pixel driver PDC may include, for example, a first thin film transistor TR1 (switching transistor) connected to the gate line GL and the data line DL, and a data voltage ( Vdata), the second thin film transistor TR2 (driving transistor) controls the magnitude of the current output to the display element 710 and the third thin film transistor TR3 for sensing the characteristics of the second thin film transistor TR2 (reference transistor).

제2 박막 트랜지스터(TR2)의 게이트 전극과 표시 소자(710) 사이에 제1 커패시터(C1)가 위치한다. 제1 커패시터(C1)를 스토리지 커패시터(Cst)라고도 한다. The first capacitor C1 is positioned between the gate electrode of the second thin film transistor TR2 and the display element 710 . The first capacitor C1 is also referred to as a storage capacitor Cst.

제1 박막 트랜지스터(TR1)는 게이트 라인(GL)으로 공급되는 스캔신호(SS)에 의해 턴온되어, 데이터 라인(DL)으로 공급되는 데이터 전압(Vdata)을 제2 박막 트랜지스터(TR2)의 게이트 전극으로 전송한다. The first thin film transistor TR1 is turned on by the scan signal SS supplied to the gate line GL, and applies the data voltage Vdata supplied to the data line DL to the gate electrode of the second thin film transistor TR2. send to

제3 박막 트랜지스터(TR3)는 제2 박막 트랜지스터(TR2)와 표시 소자(710) 사이의 제1노드(n1) 및 레퍼런스 라인(RL)에 연결되어, 센싱 제어 신호(SCS)에 의해 턴온 또는 턴오프되며, 센싱 기간에 구동 트랜지스터인 제2 박막 트랜지스터(TR2)의 특성을 감지한다. The third thin film transistor TR3 is connected to the first node n1 and the reference line RL between the second thin film transistor TR2 and the display element 710 to be turned on or turned on by the sensing control signal SCS. It is turned off, and the characteristic of the second thin film transistor TR2 serving as the driving transistor is sensed during the sensing period.

제2 박막 트랜지스터(TR2)의 게이트 전극과 연결된 제2 노드(n2)는 제1 박막 트랜지스터(TR1)와 연결된다. 제2 노드(n2)와 제1 노드(n1) 사이에 제1 커패시터(C1)가 형성된다. The second node n2 connected to the gate electrode of the second thin film transistor TR2 is connected to the first thin film transistor TR1 . A first capacitor C1 is formed between the second node n2 and the first node n1 .

제1 박막 트랜지스터(TR1)가 턴온될 때 데이터 라인(DL)을 통해 공급된 데이터 전압(Vdata)이 제2 박막 트랜지스터(TR2)의 게이트 전극으로 공급된다. 데이터 전압(Vdata)은 제2 박막 트랜지스터(TR2)의 게이트 전극과 소스 전극 사이에 형성된 제1 캐패시터(C1)에 충전된다. When the first thin film transistor TR1 is turned on, the data voltage Vdata supplied through the data line DL is supplied to the gate electrode of the second thin film transistor TR2 . The data voltage Vdata is charged in the first capacitor C1 formed between the gate electrode and the source electrode of the second thin film transistor TR2 .

제2 박막 트랜지스터(TR2)가 턴온되면, 화소를 구동하는 구동 전압(Vdd)에 의해, 전류가 제2 박막 트랜지스터(TR2)를 통하여 표시 소자(710)로 공급되어, 표시 소자(710)에서 광이 출력된다. When the second thin film transistor TR2 is turned on, a current is supplied to the display element 710 through the second thin film transistor TR2 by the driving voltage Vdd for driving the pixel, and the display element 710 emits light. This is output.

도 14의 제1 박막 트랜지스터(TR1), 제2 박막 트랜지스터(TR2) 및 제3 박막 트랜지스터(TR2) 중 적어도 하나는 도 1 및 도 3 내지 도 6에 도시된 박막 트랜지스터들(100, 200, 300, 301, 400, 401, 500) 중 어느 하나와 동일한 구조를 가질 수 있다.At least one of the first thin film transistor TR1, the second thin film transistor TR2, and the third thin film transistor TR2 of FIG. 14 is the thin film transistors 100, 200, and 300 shown in FIGS. 1 and 3 to 6 . , 301, 400, 401, 500) may have the same structure as any one of.

도 15는 본 발명의 또 다른 일 실시예에 따른 표시장치(800)의 어느 한 화소(P)에 대한 회로도이다. 15 is a circuit diagram of one pixel P of the display device 800 according to another exemplary embodiment of the present invention.

도 15에 도시된 표시장치(800)의 화소(P)는, 표시 소자(710)인 유기발광 다이오드(OLED) 및 표시 소자(710)를 구동하는 화소 구동부(PDC)를 포함한다. 표시 소자(710)는 화소 구동부 (PDC)와 연결된다.The pixel P of the display device 800 illustrated in FIG. 15 includes an organic light emitting diode OLED as a display element 710 and a pixel driver PDC for driving the display element 710 . The display element 710 is connected to the pixel driver PDC.

화소 구동부 (PDC)는 박막 트랜지스터(TR1, TR2, TR3, TR4)를 포함한다. The pixel driver PDC includes thin film transistors TR1 , TR2 , TR3 , and TR4 .

화소(P)에는, 화소 구동부(PDC)에 구동 신호를 공급하는 신호 라인들(DL, EL, GL, PL, SCL, RL)이 배치되어 있다. Signal lines DL, EL, GL, PL, SCL, and RL supplying driving signals to the pixel driver PDC are disposed in the pixel P.

도 15의 화소(P)는 도 14의 화소(P)와 비교하여, 발광 제어 라인(EL)을 더 포함한다. 발광 제어 라인(EL)으로 발광 제어 신호(EM)가 공급된다. Compared to the pixel P of FIG. 14 , the pixel P of FIG. 15 further includes a light emission control line EL. The light emission control signal EM is supplied to the light emission control line EL.

또한, 도 15의 화소 구동부(PDC)는 도 14의 화소 구동부(PDC)와 비교하여, 제2 박막 트랜지스터(TR2)의 발광 시점을 제어하기 위한 발광 제어 트랜지스터인 제4 박막 트랜지스터(TR4)를 더 포함한다. In addition, compared to the pixel driver PDC of FIG. 14 , the pixel driver PDC of FIG. 15 further includes a fourth thin film transistor TR4 which is an emission control transistor for controlling the emission timing of the second thin film transistor TR2 . include

도 15을 참조하면, n번째 화소(P)의 게이트 라인을 "GLn"이라 할 때, 이웃한 n-1번째 화소(P)의 게이트 라인은 "GLn-1"이며, n-1번째 화소(P)의 게이트 라인 "GLn-1"은 n번째 화소(P)의 센싱 제어 라인(SCL) 역할을 한다.Referring to FIG. 15 , when the gate line of the n-th pixel P is “GL n ”, the gate line of the neighboring n-th pixel P is “GL n-1 ”, and the n-1th pixel P is “GL n-1 ”. The gate line “GL n-1 ” of the pixel P serves as the sensing control line SCL of the n-th pixel P.

제2 박막 트랜지스터(TR2)의 게이트 전극과 표시 소자(710) 사이에 제1 커패시터(C1)가 위치한다. 또한, 제4 박막 트랜지스터(TR4)의 단자들 중 구동 전압(Vdd)이 공급되는 단자와, 표시 소자(710)의 한 전극 사이에 제2 커패시터(C2)가 위치한다. The first capacitor C1 is positioned between the gate electrode of the second thin film transistor TR2 and the display element 710 . Also, a second capacitor C2 is positioned between a terminal to which the driving voltage Vdd is supplied among the terminals of the fourth thin film transistor TR4 and one electrode of the display element 710 .

제1 박막 트랜지스터(TR1)는 게이트 라인(GL)으로 공급되는 스캔신호(SS)에 의해 턴온되어, 데이터 라인(DL)으로 공급되는 데이터 전압(Vdata)을 제2 박막 트랜지스터(TR2)의 게이트 전극으로 전송한다. The first thin film transistor TR1 is turned on by the scan signal SS supplied to the gate line GL, and applies the data voltage Vdata supplied to the data line DL to the gate electrode of the second thin film transistor TR2. send to

제3 박막 트랜지스터(TR3)는 레퍼런스 라인(RL)에 연결되어, 센싱 제어 신호(SCS)에 의해 턴온 또는 턴오프되며, 센싱 기간에 구동 트랜지스터인 제2 박막 트랜지스터(TR2)의 특성을 감지한다. The third thin film transistor TR3 is connected to the reference line RL, is turned on or turned off by the sensing control signal SCS, and senses characteristics of the second thin film transistor TR2 serving as the driving transistor during the sensing period.

제4 박막 트랜지스터(TR4)는 에미젼 제어 신호(EM)에 따라, 구동 전압(Vdd)을 제2 박막 트랜지스터(TR2)로 전달하거나, 구동 전압(Vdd)을 차단한다. 제4 박막 트랜지스터(TR4)가 턴온될 때, 제2 박막 트랜지스터(TR2)로 전류가 공급되어, 표시 소자(710)로부터 광이 출력된다. The fourth thin film transistor TR4 transmits the driving voltage Vdd to the second thin film transistor TR2 or blocks the driving voltage Vdd according to the emission control signal EM. When the fourth thin film transistor TR4 is turned on, a current is supplied to the second thin film transistor TR2 to output light from the display element 710 .

도 15의 제1 박막 트랜지스터(TR1), 제2 박막 트랜지스터(TR2), 제3 박막 트랜지스터(TR3) 및 제4 박막 트랜지스터(TR4) 중 적어도 하나는 도 1 및 도 3 내지 도 6에 도시된 박막 트랜지스터들(100, 200, 300, 301, 400, 401, 500) 중 어느 하나와 동일한 구조를 가질 수 있다.At least one of the first thin film transistor TR1 , the second thin film transistor TR2 , the third thin film transistor TR3 , and the fourth thin film transistor TR4 of FIG. 15 is the thin film shown in FIGS. 1 and 3 to 6 . It may have the same structure as any one of the transistors 100 , 200 , 300 , 301 , 400 , 401 and 500 .

본 발명의 또 다른 일 실시예에 따른 화소 구동부(PDC)는, 이상에서 설명된 구조 이외의 다른 다양한 구조로 형성될 수 있다. 화소 구동부(PDC)는, 예를 들어, 5개 이상의 박막 트랜지스터를 포함할 수도 있다.The pixel driver PDC according to another embodiment of the present invention may be formed in various structures other than those described above. The pixel driver PDC may include, for example, five or more thin film transistors.

도 16은 본 발명의 또 다른 일 실시예에 따른 표시장치(900)의 어느 한 화소(P)에 대한 회로도이다.16 is a circuit diagram of one pixel P of a display device 900 according to another exemplary embodiment of the present invention.

도 16의 표시장치(900)는 액정 표시장치이다.The display device 900 of FIG. 16 is a liquid crystal display device.

도 16에 도시된 표시장치(900)의 화소(P)는, 화소 구동부(PDC) 및 화소 구동부(PDC)와 연결된 액정 커패시터(Clc)를 포함한다. 액정 커패시터(Clc)는 표시 소자에 해당된다.The pixel P of the display device 900 illustrated in FIG. 16 includes a pixel driver PDC and a liquid crystal capacitor Clc connected to the pixel driver PDC. The liquid crystal capacitor Clc corresponds to a display element.

화소 구동부(PDC)는 게이트 라인(GL) 및 데이터 라인(DL)과 접속된 박막 트랜지스터(TR), 박막 트랜지스터(TR)와 공통전극(372) 사이에 접속된 스토리지 커패시터(Cst)를 포함한다. 액정 커패시터(Clc)는 박막 트랜지스터(TR)와 연결된 화소 전극(371)과 공통전극(372) 사이에서, 스토리지 커패시터(Cst)와 병렬로 접속된다. The pixel driver PDC includes a thin film transistor TR connected to the gate line GL and the data line DL, and a storage capacitor Cst connected between the thin film transistor TR and the common electrode 372 . The liquid crystal capacitor Clc is connected in parallel with the storage capacitor Cst between the pixel electrode 371 and the common electrode 372 connected to the thin film transistor TR.

액정 커패시터(Clc)는 박막 트랜지스터(TR)를 통해 화소 전극에 공급된 데이터 신호와, 공통 전극(372)에 공급된 공통 전압(Vcom)과의 차전압을 충전하고, 충전된 전압에 따라 액정을 구동하여 광투과량을 제어한다. 스토리지 커패시터(Cst)는 액정 커패시터(Clc)에 충전된 전압을 안정적으로 유지시킨다.The liquid crystal capacitor Clc charges a difference voltage between the data signal supplied to the pixel electrode through the thin film transistor TR and the common voltage Vcom supplied to the common electrode 372, and generates liquid crystal according to the charged voltage. drive to control the amount of light transmission. The storage capacitor Cst stably maintains the voltage charged in the liquid crystal capacitor Clc.

도 16의 박막 트랜지스터(TR)는 도 1 및 도 3 내지 도 6에 도시된 박막 트랜지스터들(100, 200, 300, 301, 400, 401, 500) 중 어느 하나와 동일한 구조를 가질 수 있다.The thin film transistor TR of FIG. 16 may have the same structure as any one of the thin film transistors 100 , 200 , 300 , 301 , 400 , 401 and 500 illustrated in FIGS. 1 and 3 to 6 .

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며, 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다. 그러므로, 본 발명의 범위는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미, 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.The present invention described above is not limited by the above-described embodiments and the accompanying drawings, and it is in the technical field to which the present invention pertains that various substitutions, modifications and changes can be made without departing from the technical matters of the present invention. It will be clear to those of ordinary skill in the art. Therefore, the scope of the present invention is indicated by the following claims, and all changes or modifications derived from the meaning, scope, and equivalent concept of the claims should be construed as being included in the scope of the present invention.

100, 200, 300, 301, 400, 401, 500: 박막 트랜지스터
110: 기판 118: 버퍼층
121: 제1 게이트 전극 122: 제2 게이트 전극
131: 제1 게이트 절연막 132: 제2 게이트 절연막
140: 액티브층 140a: 채널부
140b: 제1 연결부 140c: 제2 연결부
310: 표시패널 100, 200, 300, 301, 400, 401, 500: thin film transistor
110: substrate 118: buffer layer
121: first gate electrode 122: second gate electrode
131: first gate insulating layer 132: second gate insulating layer
140: active layer 140a: channel unit
140b: first connecting portion 140c: second connecting portion
310: display panel

Claims (25)

제1 게이트 전극;
상기 제1 게이트 전극과 이격된, 채널부를 포함하는 액티브층;
상기 액티브층과 이격되어, 상기 액티브층을 기준으로 상기 제1 게이트 전극과 반대쪽에 배치된 제2 게이트 전극;을 포함하며,
상기 제1 게이트 전극의 적어도 일부는 상기 제2 게이트 전극과 중첩하지 않고, 상기 제2 게이트 전극의 적어도 일부는 상기 제1 게이트 전극과 중첩하지 않고,
상기 채널부는 상기 제1 게이트 전극 및 상기 제2 게이트 전극 중 적어도 하나와 중첩하고,
상기 채널부의 일부는 상기 제1 게이트 전극 및 상기 제2 게이트 전극 중 어느 하나와만 중첩하고, 상기 채널부의 다른 일부는 상기 제1 게이트 전극 및 상기 제2 게이트 전극 중 다른 하나와만 중첩하고,
상기 액티브층은,
산화물 반도체 물질을 포함하는 제1 액티브층; 및
상기 제1 액티브층 상에 배치되며, 산화물 반도체 물질을 포함하는 제2 액티브층;을 포함하고,
상기 제1 액티브층 및 상기 제2 액티브층 중 어느 하나는 다른 하나보다 높은 수소 농도 및 낮은 산소 농도를 갖는,
박막 트랜지스터.a first gate electrode;
an active layer spaced apart from the first gate electrode and including a channel portion;
and a second gate electrode spaced apart from the active layer and disposed opposite to the first gate electrode with respect to the active layer;
At least a portion of the first gate electrode does not overlap the second gate electrode, and at least a portion of the second gate electrode does not overlap the first gate electrode;
the channel portion overlaps at least one of the first gate electrode and the second gate electrode;
A portion of the channel portion overlaps only one of the first gate electrode and the second gate electrode, and the other portion of the channel portion overlaps only the other one of the first gate electrode and the second gate electrode;
The active layer is
a first active layer comprising an oxide semiconductor material; and
a second active layer disposed on the first active layer and including an oxide semiconductor material; and
Any one of the first active layer and the second active layer has a higher hydrogen concentration and a lower oxygen concentration than the other,
thin film transistor. 제1항에 있어서, 상기 채널부는,
상기 제1 게이트 전극과 중첩하고, 상기 제2 게이트 전극과 중첩하지 않는 제1 채널영역; 및
상기 제2 게이트 전극과 중첩하고, 상기 제1 게이트 전극과 중첩하지 않는 제2 채널영역;을 포함하는, 박막 트랜지스터.According to claim 1, wherein the channel unit,
a first channel region overlapping the first gate electrode and not overlapping the second gate electrode; and
and a second channel region overlapping the second gate electrode and not overlapping the first gate electrode. 제2항에 있어서,
상기 제1 채널영역은 상기 채널부의 일단에 위치하고,
상기 제2 채널영역은 상기 채널부의 타단에 위치하는, 박막 트랜지스터.3. The method of claim 2,
The first channel region is located at one end of the channel unit,
The second channel region is located at the other end of the channel portion, the thin film transistor. 제2항에 있어서,
상기 액티브층은, 서로 이격되어 상기 채널부와 각각 연결된 제1 연결부 및 제2 연결부를 포함하는, 박막 트랜지스터.3. The method of claim 2,
The active layer includes a first connection portion and a second connection portion spaced apart from each other and respectively connected to the channel portion, the thin film transistor. 제4항에 있어서,
상기 제1 연결부는 상기 제1 채널영역과 접촉하고,
상기 제2 연결부는 상기 제2 채널영역과 접촉하는, 박막 트랜지스터.5. The method of claim 4,
The first connection portion is in contact with the first channel region,
The second connection portion is in contact with the second channel region, the thin film transistor. 제5항에 있어서,
상기 제1 연결부는 상기 제2 게이트 전극과 중첩하지 않고,
상기 제2 연결부는 상기 제1 게이트 전극과 중첩하지 않는, 박막 트랜지스터.6. The method of claim 5,
The first connection portion does not overlap the second gate electrode,
and the second connection portion does not overlap the first gate electrode. 제5항에 있어서,
상기 제1 연결부는 상기 제1 게이트 전극과 적어도 일부 중첩하는, 박막 트랜지스터6. The method of claim 5,
The first connection portion at least partially overlaps the first gate electrode, the thin film transistor 제1항에 있어서,
상기 제1 게이트 전극의 일부와 상기 제2 게이트 전극의 일부는 서로 중첩하는, 박막 트랜지스터.According to claim 1,
A portion of the first gate electrode and a portion of the second gate electrode overlap each other. 제1항에 있어서,
상기 채널부의 일부는 상기 제1 게이트 전극 및 상기 제2 게이트 전극 모두와 중첩하는, 박막 트랜지스터.According to claim 1,
A portion of the channel portion overlaps both the first gate electrode and the second gate electrode. 제1항에 있어서,
상기 제1 게이트 전극 및 상기 액티브층 사이에 배치된 수소 공급층을 포함하는, 박막 트랜지스터.According to claim 1,
and a hydrogen supply layer disposed between the first gate electrode and the active layer. 제1항에 있어서,
상기 액티브층과 상기 제2 게이트 전극 사이에 배치된 산소 공급층을 포함하는, 박막 트랜지스터. According to claim 1,
and an oxygen supply layer disposed between the active layer and the second gate electrode. 제1항에 있어서,
상기 제1 액티브층 및 제2 액티브층은 동일한 금속 조성을 갖는, 박막 트랜지스터. According to claim 1,
The first active layer and the second active layer have the same metal composition, the thin film transistor. 제1항에 있어서,
상기 제1 액티브층은 상기 제2 액티브층보다 높은 수소 농도를 가지고,
상기 제2 액티브층은 상기 제1 액티브층보다 높은 산소 농도를 갖는, 박막 트랜지스터. According to claim 1,
The first active layer has a higher hydrogen concentration than the second active layer,
The second active layer has a higher oxygen concentration than the first active layer, the thin film transistor. 제1항에 있어서,
상기 액티브층 상의 수소 공급층을 포함하는, 박막 트랜지스터. According to claim 1,
A thin film transistor comprising a hydrogen supply layer on the active layer. 제1항에 있어서,
상기 제1 액티브층은 상기 제2 액티브층보다 높은 산소 농도를 가지고,
상기 제2 액티브층은 상기 제1 액티브층보다 높은 수소 농도를 갖는, 박막 트랜지스터.According to claim 1,
The first active layer has a higher oxygen concentration than the second active layer,
The second active layer has a higher hydrogen concentration than the first active layer, the thin film transistor. 제1항에 있어서,
상기 제1 액티브층은 상기 제1 게이트 전극과 중첩하는 제1 영역을 가지며, 상기 제1 영역은 상기 제1 액티브층의 다른 영역보다 높은 수소 농도를 갖는, 박막 트랜지스터.According to claim 1,
The first active layer has a first region overlapping the first gate electrode, and the first region has a higher hydrogen concentration than other regions of the first active layer. 제1항에 있어서,
상기 제2 액티브층은 상기 제2 게이트 전극과 중첩하는 제2 영역을 가지며, 상기 제2 영역은 상기 제2 액티브층의 다른 영역보다 높은 산소 농도를 갖는, 박막 트랜지스터.According to claim 1,
The second active layer has a second region overlapping the second gate electrode, the second region having a higher oxygen concentration than other regions of the second active layer. 제1항 내지 제17항 중 어느 한 항의 박막 트랜지스터를 포함하는, 표시장치.A display device comprising the thin film transistor of any one of claims 1 to 17. 기판 상에 제1 게이트 전극을 형성하는 단계;
상기 제1 게이트 전극 상에 제1 게이트 절연막을 형성하는 단계;
상기 제1 게이트 절연막 상에 액티브층을 형성하는 단계; 및
상기 액티브층 상에 제2 게이트 전극을 형성하는 단계;를 포함하며,
상기 제1 게이트 전극의 적어도 일부는 상기 제2 게이트 전극과 중첩하지 않고, 상기 제2 게이트 전극의 적어도 일부는 상기 제1 게이트 전극과 중첩하지 않고,
상기 액티브층은 채널부를 가지며, 상기 채널부는 상기 제1 게이트 전극 및 상기 제2 게이트 전극 중 적어도 하나와 중첩하고,
상기 액티브층은 제1 액티브층 및 상기 제1 액티브층 상의 제2 액티브층을 포함하고,
상기 제1 액티브층 및 상기 제2 액티브층 중 어느 하나는 다른 하나보다 높은 수소 농도 및 낮은 산소 농도를 갖는,
박막 트랜지스터의 제조방법.forming a first gate electrode on the substrate;
forming a first gate insulating layer on the first gate electrode;
forming an active layer on the first gate insulating layer; and
Including; forming a second gate electrode on the active layer;
At least a portion of the first gate electrode does not overlap the second gate electrode, and at least a portion of the second gate electrode does not overlap the first gate electrode;
the active layer has a channel portion, and the channel portion overlaps at least one of the first gate electrode and the second gate electrode;
The active layer includes a first active layer and a second active layer on the first active layer,
Any one of the first active layer and the second active layer has a higher hydrogen concentration and a lower oxygen concentration than the other,
A method for manufacturing a thin film transistor. 제19항에 있어서,
상기 제1 게이트 전극의 일부와 상기 제2 게이트 전극의 일부는 서로 중첩하는, 박막 트랜지스터의 제조방법.20. The method of claim 19,
A method of manufacturing a thin film transistor, wherein a portion of the first gate electrode and a portion of the second gate electrode overlap each other. 제19항에 있어서,
상기 제1 게이트 절연막을 형성하는 단계 이전에 수소 공급층을 형성하는 단계를 더 포함하는, 박막 트랜지스터의 제조방법.20. The method of claim 19,
Further comprising the step of forming a hydrogen supply layer before the step of forming the first gate insulating layer, the manufacturing method of the thin film transistor. 제19항에 있어서,
상기 액티브층의 표면을 산소 처리하는 단계를 더 포함하는, 박막 트랜지스터의 제조방법.20. The method of claim 19,
The method of manufacturing a thin film transistor further comprising the step of oxygen-treating the surface of the active layer. 제22항에 있어서,
상기 산소 처리하는 단계는, 상기 액티브층의 표면을 N2O 가스로 처리하는 단계를 포함하는, 박막 트랜지스터의 제조방법.23. The method of claim 22,
The oxygen treatment includes treating the surface of the active layer with N 2 O gas. 제19항에 있어서,
상기 제2 게이트 전극을 형성하는 단계는, 제2 게이트 전극용 패턴을 형성하는 단계를 포함하는, 박막 트랜지스터의 제조방법.20. The method of claim 19,
The forming of the second gate electrode includes forming a pattern for a second gate electrode. 제24항에 있어서,
상기 제2 게이트 전극용 패턴을 마스크로 사용하여, 상기 액티브층을 도체화하는 단계를 포함하는, 박막 트랜지스터의 제조방법.25. The method of claim 24,
and using the second gate electrode pattern as a mask to make the active layer conductive.
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