KR20230033254A - 전자 장치 - Google Patents
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Abstract
일 실시예의 전자 장치는 전자 모듈, 전자 모듈과 중첩하는 제1 표시 영역, 및 전자 모듈과 비중첩하는 제2 표시 영역으로 구분되고, 발광 소자층, 발광 소자층 상에 배치된 무기 흡수층, 및 무기 흡수층 상에 배치된 봉지층을 포함하는 표시 패널 및 표시 패널 상에 배치되고, 염료를 포함하는 반사 조정층을 포함한다. 또한, 일 실시예의 전자 장치에서, 상기 제1 표시 영역은 화소 전극, 화소 전극 상에 배치된 정공 수송층, 정공 수송층 상에 배치된 발광층, 발광층 상에 배치된 전자 수송층, 및 전자 수송층 상에 배치된 공통 전극을 포함하는 소자 영역 및 소자 영역에 이웃하고, 정공 수송층, 전자 수송층, 및 전자 수송층 상에 배치된 패턴층을 포함하고, 발광층 및 공통 전극을 미포함하는 투과 영역을 포함하고, 무기 흡수층은 소자 영역에 중첩하고 투과 영역에 비중첩하여 투과도가 향상된 특징을 나타낼 수 있다.
Description
본 발명은 전자 장치에 관한 것으로, 보다 상세하게는 표시 영역 일부의 투과율이 향상된 전자 장치에 관한 것이다.
영상 정보를 제공하기 위하여 다양한 형태의 표시 장치가 사용되고 있으며, 표시 장치는 외부 신호를 수신하거나, 외부에 출력 신호를 제공하는 전자 모듈을 포함할 수 있다. 예를 들어, 전자 모듈은 카메라 모듈, 센서, 음향 모듈 등을 포함할 수 있으며, 표시 장치에서 영상이 표시되는 영역을 증가시키기 위해 전자 모듈 등을 영상이 표시되는 영역에 배치하는 것을 고려하고 있다.
이에 따라 전자 모듈이 배치된 영역에서의 표시 품질을 유지하며 전자 모듈의 감도를 개선하는 것을 필요로 하고 있다.
본 발명의 목적은 반사 방지 부재 도입의 경우에도 표시 영역 일부의 투과율이 개선된 전자 장치를 제공하는 것이다.
또한, 본 발명의 목적은 전자 모듈에 중첩하는 표시 영역에서의 투과도가 개선된 전자 장치를 제공하는 것이다.
일 실시예는 전자 모듈; 상기 전자 모듈과 중첩하는 제1 표시 영역, 및 상기 전자 모듈과 비중첩하는 제2 표시 영역으로 구분되고, 발광 소자층, 상기 발광 소자층 상에 배치된 무기 흡수층, 및 상기 무기 흡수층 상에 배치된 봉지층을 포함하는 표시 패널; 및 상기 표시 패널 상에 배치되고, 염료를 포함하는 반사 조정층; 을 포함하고, 상기 제1 표시 영역은 화소 전극, 상기 화소 전극 상에 배치된 정공 수송층, 상기 정공 수송층 상에 배치된 발광층, 상기 발광층 상에 배치된 전자 수송층; 및 상기 전자 수송층 상에 배치된 공통 전극; 을 포함하는 소자 영역; 및 상기 소자 영역에 이웃하고, 상기 정공 수송층, 상기 전자 수송층, 및 상기 전자 수송층 상에 배치된 패턴층을 포함하고, 상기 발광층 및 상기 공통 전극을 미포함하는 투과 영역; 을 포함하고, 상기 무기 흡수층은 상기 소자 영역에 중첩하고 상기 투과 영역에 비중첩하는 전자 장치를 제공한다.
상기 패턴층은 플루오르계 화합물을 포함할 수 있다.
상기 패턴층은 상기 공통 전극 및 상기 무기 흡수층과 비중첩할 수 있다.
상기 표시 패널은 상기 무기 흡수층의 상부 또는 하부에 배치된 캡핑층을 더 포함할 수 있다.
상기 무기 흡수층은 상기 공통 전극과 상기 캡핑층 사이에 배치되고, 상기 캡핑층은 상기 소자 영역 및 상기 투과 영역에 중첩할 수 있다.
상기 캡핑층은 상기 공통 전극과 상기 무기 흡수층 사이에 배치되고, 상기 캡핑층은 상기 소자 영역 및 상기 투과 영역에 중첩할 수 있다.
상기 투과 영역은 상기 캡핑층 상에 배치되고, 플루오르계 화합물을 포함하는 상부 패턴층을 더 포함하고, 상기 무기 흡수층은 상기 상부 패턴층과 비중첩할 수 있다.
상기 무기 흡수층은 굴절률이 1 이상이고, 소멸계수가 5 이하인 단일 금속, 또는 합금을 포함할 수 있다.
상기 무기 흡수층은 전이금속, 전이후금속, 란타넘족 금속, 또는 이들 중 선택되는 두 개 이상의 금속들의 합금을 포함할 수 있다.
상기 반사 조정층은 상기 소자 영역에 중첩하고, 상기 투과 영역에 비중첩할 수 있다.
상기 반사 조정층은 최대 흡수 파장이 420nm 내지 510nm 범위에 있는 제1 염료, 및 최대 흡수 파장이 5500nm 내지 600nm 범위에 있는 제2 염료를 포함할 수 있다.
상기 반사 조정층은 포피린(porphyrin)계 염료 또는 테트라아자포피린(tetraazaporphyrin)계 염료를 포함할 수 있다.
상기 표시 패널과 상기 반사 조정층 사이에 배치된 센서층을 더 포함하고, 상기 센서층은 감지 베이스층; 상기 감지 베이스층 상에 배치된 제1 도전층; 상기 제1 도전층 상에 배치된 제2 도전층; 및 상기 제1 도전층과 상기 제2 도전층 사이에 배치된 감지 절연층; 을 포함할 수 있다.
상기 반사 조정층은 상기 제2 도전층을 커버하는 분할층을 더 포함하고, 상기 분할층은 상기 제1 표시 영역에 비중첩할 수 있다.
상기 센서층은 상기 봉지층 상에 직접 배치될 수 있다.
일 실시예는 소자 영역과 투과 영역이 정의된 보조 표시 영역, 및 상기 보조 표시 영역과 인접한 주 표시 영역이 정의된 표시 패널; 및 상기 표시 패널 상에 배치된 반사 조정층; 을 포함하고, 상기 표시 패널은 베이스층; 상기 베이스층 상에 배치된 회로층; 상기 회로층 상에 배치된 발광 소자층; 상기 발광 소자층 상에 배치된 봉지층; 상기 투과 영역에서 상기 회로층과 상기 봉지층 사이에 배치된 패턴층; 및 상기 패턴층과 비중첩하여 상기 발광 소자층과 상기 봉지층 사이에 배치된 무기 흡수층; 을 포함하는 전자 장치를 제공한다.
상기 보조 표시 영역에서, 상기 발광 소자층은 상기 회로층 상에 배치되고 상기 투과 영역과 비중첩하는 화소 전극; 상기 화소 전극의 상면을 노출시키는 개구부가 정의된 화소 정의 패턴; 상기 화소 전극 상에 배치되고, 상기 소자 영역과 상기 투과 영역에서 공통층으로 제공된 정공 수송층; 상기 개구부 내에서 상기 정공 수송층 상에 배치된 발광층; 상기 발광층 상에 배치되고, 상기 소자 영역과 상기 투과 영역에서 공통층으로 제공된 전자 수송층; 및 상기 전자 수송층 상에 배치된 공통 전극; 을 포함하고, 상기 공통 전극은 상기 패턴층과 비중첩할 수 있다.
상기 표시 패널은 상기 발광 소자층과 상기 봉지층 사이에 배치된 캡핑층을 더 포함할 수 있다.
상기 캡핑층은 상기 무기 흡수층의 상면에 배치되고, 상기 소자 영역과 상기 투과 영역에서 공통층으로 제공될 수 있다.
상기 캡핑층은 상기 무기 흡수층의 하면에 배치되고, 상기 소자 영역과 상기 투과 영역에서 공통층으로 제공되며, 상기 표시 패널은 상기 투과 영역에서 상기 캡핑층 상에 배치된 상부 패턴층을 더 포함하고, 상기 무기 흡수층은 상기 상부 패턴층과 비중첩할 수 있다.
상기 캡핑층은 상기 무기 흡수층의 상면 또는 하면에 배치되고, 상기 패턴층과 비중첩할 수 있다.
상기 표시 패널은 상기 패턴층에서 연장되어 상기 화소 정의 패턴 상에 배치된 보조 패턴층을 더 포함하고, 상기 무기 흡수층 및 상기 공통 전극은 상기 보조 패턴층과 비중첩할 수 있다.
상기 발광 소자층은 상기 전자 수송층과 상기 공통 전극 사이에 배치된 전자 주입층을 더 포함하고, 상기 전자 주입층은 상기 패턴층과 비중첩할 수 있다.
상기 반사 조정층은 최대 흡수 파장이 420nm 내지 510nm 범위에 있는 제1 염료, 및 최대 흡수 파장이 5500nm 내지 600nm 범위에 있는 제2 염료를 포함하고, 상기 반사 조정층은 상기 투과 영역에 비중첩할 수 있다.
상기 무기 흡수층은 전이금속, 전이후금속, 란타넘족 금속, 또는 이들 중 선택되는 두 개 이상의 금속들의 합금을 포함할 수 있다.
일 실시예는 표시 영역의 일부에서 무기 흡수층이 미배치 되도록하여 투과도가 개선된 전자 장치를 제공할 수 있다.
또한, 일 실시예의 전자 장치는 투과 영역에서의 투과도가 개선되어 투과 영역 하부에 배치된 전자 모듈에 의해 획득된 신호, 예를 들어, 이미지의 품질이 향상된 특성을 나타낼 수 있다.
도 1은 일 실시예의 전자 장치의 사시도이다.
도 2는 일 실시예의 전자 장치의 일부 구성을 나타낸 분해 사시도이다.
도 3은 일 실시예에 따른 표시 모듈의 단면도이다.
도 4는 일 실시예에 따른 표시 패널의 평면도이다.
도 5는 도 4의 AA' 영역을 확대하여 도시한 평면도이다.
도 6은 일 실시예에 따른 화소의 등가회로도이다.
도 7a는 일 실시예에 따른 표시 모듈의 단면도이다.
도 7b는 일 실시예에 따른 표시 모듈의 단면도이다.
도 8은 일 실시예에 따른 표시 모듈의 단면도이다.
도 9는 일 실시예에 따른 표시 모듈의 단면도이다.
도 10은 일 실시예에 따른 표시 모듈의 단면도이다.
도 11은 일 실시예에 따른 표시 모듈의 단면도이다.
도 12는 일 실시예에 따른 표시 모듈의 단면도이다.
도 13은 일 실시예에 따른 표시 모듈의 단면도이다.
도 14는 일 실시예에 따른 표시 모듈의 단면도이다.
도 2는 일 실시예의 전자 장치의 일부 구성을 나타낸 분해 사시도이다.
도 3은 일 실시예에 따른 표시 모듈의 단면도이다.
도 4는 일 실시예에 따른 표시 패널의 평면도이다.
도 5는 도 4의 AA' 영역을 확대하여 도시한 평면도이다.
도 6은 일 실시예에 따른 화소의 등가회로도이다.
도 7a는 일 실시예에 따른 표시 모듈의 단면도이다.
도 7b는 일 실시예에 따른 표시 모듈의 단면도이다.
도 8은 일 실시예에 따른 표시 모듈의 단면도이다.
도 9는 일 실시예에 따른 표시 모듈의 단면도이다.
도 10은 일 실시예에 따른 표시 모듈의 단면도이다.
도 11은 일 실시예에 따른 표시 모듈의 단면도이다.
도 12는 일 실시예에 따른 표시 모듈의 단면도이다.
도 13은 일 실시예에 따른 표시 모듈의 단면도이다.
도 14는 일 실시예에 따른 표시 모듈의 단면도이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
본 명세서에서, 어떤 구성요소(또는 영역, 층, 부분 등)가 다른 구성요소 “상에 있다”, “연결된다”, 또는 “결합된다”고 언급되는 경우에 그것은 다른 구성요소 상에 직접 배치/연결/결합될 수 있거나 또는 그들 사이에 제3의 구성요소가 배치될 수도 있다는 것을 의미한다.
한편, 본 출원에서 "직접 배치"된다는 것은 층, 막, 영역, 판 등의 부분과 다른 부분 사이에 추가되는 층, 막, 영역, 판 등이 없는 것을 의미하는 것일 수 있다. 예를 들어, "직접 배치"된다는 것은 두 개의 층 또는 두 개의 부재들 사이에 접착 부재 등의 추가 부재를 사용하지 않고 배치하는 것을 의미하는 것일 수 있다.
동일한 도면 부호는 동일한 구성요소를 지칭한다. 또한, 도면들에 있어서, 구성요소들의 두께, 비율, 및 치수는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. “및/또는”은 연관된 구성요소들이 정의할 수 있는 하나 이상의 조합을 모두 포함한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
또한, “아래에”, “하측에”, “위에”, “상측에” 등의 용어는 도면에 도시된 구성요소들의 연관관계를 설명하기 위해 사용된다. 상기 용어들은 상대적인 개념으로, 도면에 표시된 방향을 기준으로 설명된다. 본 명세서에서 "상에 배치되는" 것은 어느 하나의 부재의 상부뿐 아니라 하부에 배치되는 경우도 나타내는 것일 수 있다.
포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 본 명세서에서 사용된 모든 용어(기술 용어 및 과학 용어 포함)는 본 발명이 속하는 기술 분야의 당업자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 또한, 일반적으로 사용되는 사전에서 정의된 용어와 같은 용어는 관련 기술의 맥락에서 갖는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하고, 여기서 명시적으로 정의되지 않는 한 너무 이상적이거나 지나치게 형식적인 의미로 해석되어서는 안된다.
이하, 도면들을 참조하여 본 발명의 일 실시예에 따른 전자 장치에 대하여 설명한다.
도 1은 일 실시예에 따른 전자 장치의 사시도이다. 도 1을 참조하면, 전자 장치(ED)는 전기적 신호에 따라 활성화되는 장치일 수 있다. 예를 들어, 전자 장치(ED)는 휴대폰, 태블릿, 모니터, 텔레비전, 자동차 내비게이션, 게임기, 또는 웨어러블 장치일 수 있으나, 이에 제한되는 것은 아니다. 도 1에서는 전자 장치(ED)가 휴대폰인 것을 예시적으로 도시하였다.
전자 장치(ED)는 표시 영역(AA-ED)을 통해 영상을 표시할 수 있다. 표시 영역(AA-ED)은 제1 방향축(DR1)과 제2 방향축(DR2)에 의해 정의된 평면을 포함할 수 있다. 표시 영역(AA-ED)은 상기 평면의 적어도 2 개의 측으로부터 각각 벤딩된 곡면들을 더 포함할 수 있다. 하지만, 표시 영역(AA-ED)의 형상이 이에 제한되는 것은 아니다. 예를 들어, 표시 영역(AA-ED)은 상기 평면만을 포함할 수도 있고, 표시 영역(AA-ED)은 상기 평면의 적어도 2개 이상, 예를 들어 4 개의 측으로부터 각각 벤딩된 4개의 곡면들을 더 포함할 수도 있다.
전자 장치(ED)의 표시 영역(AA-ED) 내에는 센싱 영역(SA-ED)이 정의될 수 있다. 도 1 에서는 하나의 센싱 영역(SA-ED)을 예시적으로 도시하였으나, 센싱 영역(SA-ED)의 개수가 이에 제한되는 것은 아니다. 센싱 영역(SA-ED)은 표시 영역(AA-ED)의 일부분일 수 있다. 따라서, 전자 장치(ED)는 센싱 영역(SA-ED)을 통해 영상을 표시할 수 있다.
센싱 영역(SA-ED)과 중첩하는 영역에는 전자 모듈이 배치될 수 있다. 전자 모듈은 센싱 영역(SA-ED)을 통해 전달되는 외부 입력을 수신하거나, 센싱 영역(SA-ED)을 통해 출력을 제공할 수 있다. 예를 들어, 전자 모듈은 카메라 모듈, 근접 센서와 같이 거리를 측정하는 센서, 사용자의 신체의 일부(예, 지문, 홍채, 또는 얼굴)을 인식하는 센서, 또는 광을 출력하는 소형 램프일 수 있으며, 특별히 이에 제한되는 것은 아니다.
전자 장치(ED)의 두께 방향은 제1 방향축(DR1) 및 제2 방향축(DR2)과 교차하는 제3 방향축(DR3)과 나란할 수 있다. 따라서, 전자 장치(ED)를 구성하는 부재들의 전면(또는 상면)과 배면(또는 하면)은 제3 방향축(DR3)을 기준으로 정의될 수 있다.
도 2는 일 실시예에 따른 전자 장치의 일부 구성들을 도시한 분해 사시도이다. 도 2를 참조하면, 전자 장치(ED)는 표시 모듈(DM) 및 전자 모듈(CM)을 포함할 수 있다. 표시 모듈(DM)은 영상을 생성하고, 외부에서 인가되는 입력을 감지하는 구성일 수 있다. 전자 모듈(CM)은 표시 모듈(DM) 아래에 배치되며, 예를 들어, 카메라 모듈일 수 있다. 표시 모듈(DM)은 제1 전자 모듈, 전자 모듈(CM)은 제2 전자 모듈로 지칭될 수도 있다.
표시 모듈(DM)에는 표시 영역(AA) 및 주변 영역(NA)이 정의될 수 있다. 표시 영역(AA)은 도 1에 도시된 표시 영역(AA-ED)에 대응될 수 있다. 표시 모듈(DM)의 일부 영역은 다른 일부 영역보다 높은 투과율을 가질 수 있으며, 이는 센싱 영역(SA-DM)으로 정의될 수 있다. 센싱 영역(SA-DM)은 표시 영역(AA)의 일부분일 수 있다. 즉, 센싱 영역(SA-DM)은 영상을 표시하며, 전자 모듈(CM)로 제공되는 외부 입력, 및/또는 전자 모듈(CM)로부터의 출력을 투과시킬 수 있다.
도 3은 일 실시예에 따른 표시 모듈의 단면도이다. 도 3을 참조하면, 표시 모듈(DM)은 표시 패널(DP), 센서층(TP) 및 반사 조정층(RCL)을 포함할 수 있다.
표시 패널(DP)은 영상을 실질적으로 생성하는 구성일 수 있다. 표시 패널(DP)은 발광형 표시 패널일 수 있으며, 예를 들어, 표시 패널(DP)은 유기발광 표시 패널, 무기발광 표시 패널, 퀀텀닷 표시 패널, 마이크로 엘이디 표시 패널, 또는 나노 엘이디 표시 패널일 수 있다. 표시 패널(DP)은 표시층으로 지칭될 수 있다.
표시 패널(DP)은 베이스층(BS), 회로층(DP-CL), 발광 소자층(DP-LD), 및 봉지층(TFE)을 포함할 수 있다.
베이스층(BS)은 회로층(DP-CL)이 배치되는 베이스 면을 제공하는 부재일 수 있다. 베이스층(BS)은 리지드(rigid) 기판이거나, 벤딩(bending), 폴딩(folding), 또는 롤링(rolling) 등이 가능한 플렉서블(flexible) 기판일 수 있다. 베이스층(BS)은 유리 기판, 금속 기판, 또는 고분자 기판 등일 수 있다. 하지만, 실시예가 이에 한정되는 것은 아니며, 베이스층(BS)은 무기층, 유기층 또는 복합재료층일 수 있다. 예를 들어, 일 실시예에서 베이스층(BS)은 투명 폴리이미드(polyimide)로 형성된 유기층을 포함할 수 있다.
베이스층(BS)은 다층 구조를 가질 수 있다. 예를 들어, 베이스층(BS)은 제1 합성 수지층, 다층 또는 단층 구조의 중간층, 중간층 위에 배치된 제2 합성 수지층을 포함할 수 있다. 중간층은 베이스 배리어층이라 지칭될 수 있다. 중간층은 실리콘 옥사이드(SiOx)층 및 상기 실리콘 옥사이드층 위에 배치된 아몰퍼스 실리콘(a-Si)층을 포함할 수 있으나, 실시예가 이에 한정되는 것은 아니다. 예를 들어, 중간층은 실리콘 옥사이드층, 실리콘 나이트라이드층, 실리콘옥시나이트라이드층, 및 아몰퍼스 실리콘층 중 적어도 하나를 포함할 수 있다.
제1 및 제2 합성 수지층들 각각은 폴리이미드(polyimide)계 수지를 포함하는 것일 수 있다. 또한, 제1 및 제2 합성 수지층들 각각은 아크릴(acrylate)계 수지, 메타크릴(methacrylate)계 수지, 폴리아이소프렌(polyisoprene)계 수지, 비닐(vinyl)계 수지, 에폭시(epoxy)계 수지, 우레탄(urethane)계 수지, 셀룰로오스(cellulose)계 수지, 실록산(siloxane)계 수지, 폴리아미드(polyamide)계 수지 및 페릴렌(perylene)계 수지 중 적어도 하나를 포함하는 것일 수 있다. 한편, 본 명세서에서 "~~" 계 수지는 "~~" 의 작용기를 포함하는 것을 의미한다. 폴리이미드계 수지는 투명한 폴리이미드계 수지일 수 있다.
회로층(DP-CL)은 베이스층(BS) 상에 배치될 수 있다. 회로층(DP-CL)은 절연층, 반도체 패턴, 도전 패턴, 및 신호 라인 등을 포함할 수 있다. 코팅, 증착 등의 방식으로 절연층, 반도체층, 및 도전층이 베이스층(BS) 위에 형성되고, 이후, 복수 회의 포토리소그래피 공정을 통해 절연층, 반도체층, 및 도전층이 선택적으로 패터닝될 수 있다. 이 후, 회로층(DP-CL)에 포함된 반도체 패턴, 도전 패턴, 및 신호 라인이 형성될 수 있다.
발광 소자층(DP-LD)은 회로층(DP-CL) 상에 배치될 수 있다. 발광 소자층(DP-LD)은 발광 소자를 포함할 수 있다. 예를 들어, 발광 소자층(DP-LD)은 유기 발광 물질, 무기 발광 물질, 유기-무기 발광 물질, 퀀텀닷, 퀀텀 로드, 마이크로 엘이디, 또는 나노 엘이디를 포함할 수 있다.
봉지층(TFE)은 발광 소자층(DP-LD) 상에 배치될 수 있다. 봉지층(TFE)은 수분, 산소, 및 먼지 입자와 같은 이물질로부터 발광 소자층(DP-LD)을 보호할 수 있다.
센서층(TP)은 표시 패널(DP) 상에 배치될 수 있다. 센서층(TP)은 외부에서 인가되는 외부 입력을 감지할 수 있다. 외부 입력은 사용자의 입력일 수 있다. 사용자의 입력은 사용자 신체의 일부, 광, 열, 펜, 또는 압력 등 다양한 형태의 외부 입력들을 포함할 수 있다.
일 실시예의 표시 모듈(DM)에서 센서층(TP)은 연속된 공정을 통해 표시 패널(DP) 상에 형성된 것일 수 있다. 이 경우, 센서층(TP)은 표시 패널(DP) 상에 직접 배치된다고 표현될 수 있다. 직접 배치된다는 것은 센서층(TP)과 표시 패널(DP) 사이에 제3 의 구성요소가 배치되지 않는 것을 의미할 수 있다. 즉, 센서층(TP)과 표시 패널(DP) 사이에는 별도의 접착 부재가 배치되지 않을 수 있다. 또는, 본 발명의 일 실시예에서, 센서층(TP)은 표시 패널(DP)과 접착 부재를 통해 서로 결합될 수 있다. 접착 부재는 통상의 접착제 또는 점착제를 포함할 수 있다.
반사 조정층(RCL)은 센서층(TP) 상에 배치될 수 있다. 반사 조정층(RCL)은 표시 모듈(DM)의 외부로부터 입사되는 외부광에 의한 반사율을 감소시킬 수 있다. 또한, 반사 조정층(RCL)은 후술하는 무기 흡수층(IF, 도 7a)과 같이 사용되어 반사 방지 부재의 역할을 할 수 있다. 즉, 반사 조정층(RCL)은 후술하는 무기 흡수층(IF, 도 7a)과 같이 사용되어 표시 패널(DP)에 포함된 금속층들에서 반사되는 반사광을 저감시키는 역할을 할 수 있다. 예를 들어, 반사 조정층(RCL)은 후술하는 무기 흡수층(IF, 도 7a)과 같이 사용되어 발광 소자의 공통 전극 등에서 반사되는 반사광을 저감시킬 수 있다.
반사 조정층(RCL)은 연속된 공정을 통해 센서층(TP) 상에 형성될 수 있다. 예를 들어, 반사 조정층(RCL)은 잉크젯 프린팅법을 이용하여 센서층(TP) 상에 제공될 수 있다.
반사 조정층(RCL)은 염료(dye)를 포함하는 것일 수 있다. 반사 조정층(RCL)은 최대 흡수 파장(λmax)이 420nm 내지 510nm 범위에 있는 제1 염료 및 최대 흡수 파장(λmax)이 550nm 내지 600nm 범위에 있는 제2 염료를 모두 포함하는 것일 수 있다. 일 실시예에서, 반사 조정층(RCL)은 포피린(porphyrin)계 염료 또는 테트라아자포피린(tetraazaporphyrin)계 염료 등을 포함할 수 있다.
일 실시예에서 반사 조정층(RCL)은 염료 이외에 안료(pigment)를 더 포함할 수 있다. 반사 조정층(RCL)은 유기 안료 또는 무기 안료 등을 더 포함할 수 있다. 또한, 반사 조정층(RCL)은 블랙 매트릭스를 더 포함할 수 있다. 예를 들어, 반사 조정층(RCL)은 표시 패널(DP)에 포함된 화소들의 배열을 고려하여, 화소들을 구분하는 영역에 대응하여 배치되는 블랙 매트릭스를 더 포함할 수 있다. 일 실시예에서, 반사 조정층(RCL)에 포함된 블랙 매트릭스는 후술하는 분할층(BM, 도 7a)에 해당하는 것일 수 있다. 또한, 분할층(BM, 도 7a) 이외에 추가의 블랙 매트릭스 구성을 더 포함할 수도 있다.
도 4는 일 실시예에 따른 표시 패널의 평면도이다. 도 5는 도 4의 AA' 영역을 확대하여 도시한 평면도이다.
도 4 및 도 5를 참조하면, 표시 패널(DP)은 표시 영역(DP-AA) 및 주변 영역(DP-NA)을 포함할 수 있다. 주변 영역(DP-NA)은 표시 영역(DP-AA)과 인접하며 표시 영역(DP-AA)의 적어도 일부를 에워쌀 수 있다.
표시 영역(DP-AA)은 제1 표시 영역(DP-A1), 제2 표시 영역(DP-A2), 및 제3 표시 영역(DP-A3)을 포함할 수 있다. 제1 표시 영역(DP-A1)은 컴포넌트 영역, 제2 표시 영역(DP-A2)은 주 표시 영역 또는 일반 표시 영역, 제3 표시 영역(DP-A3)은 중간 영역 또는 과도 영역(transition area)으로 지칭될 수 있다. 제1 표시 영역(DP-A1)과 제3 표시 영역(DP-A3)은 보조 표시 영역으로 지칭될 수도 있다. 보조 표시 영역에는 소자 영역(EA, 도 7b) 및 투과 영역(TA, 도 7b)이 정의된 것일 수 있다. 제1 표시 영역(DP-A1)에 소자 영역(EA, 도 7b) 및 투과 영역(TA, 도 7b)이 정의된 것일 수 있다.
표시 패널(DP)은 복수의 화소들(PX)을 포함할 수 있다. 복수의 화소들(PX)은 제1 표시 영역(DP-A1)에서 광을 방출하는 제1 화소(PX1), 제2 표시 영역(DP-A2)에서 광을 방출하는 제2 화소(PX2), 및 제3 표시 영역(DP-A3)에서 광을 방출하는 제3 화소(PX3)를 포함할 수 있다.
제1 화소(PX1), 제2 화소(PX2), 및 제3 화소(PX3) 각각은 복수로 제공될 수 있다. 이 경우, 제1 내지 제3 화소들(PX1, PX2, PX3) 각각은 적색 화소, 녹색 화소, 및 청색 화소를 포함할 수 있으며, 실시예에 따라, 백색 화소를 더 포함할 수도 있다.
제1 화소(PX1)는 제1 발광 소자(LD1) 및 제1 발광 소자(LD1)를 구동하는 제1 화소 회로(PC1)를 포함하고, 제2 화소(PX2)는 제2 발광 소자(LD2) 및 제2 발광 소자(LD2)를 구동하는 제2 화소 회로(PC2)를 포함하고, 제3 화소(PX3)는 제3 발광 소자(LD3) 및 제3 발광 소자(LD3)를 구동하는 제3 화소 회로(PC3)를 포함할 수 있다. 도 4에서 도시된 제1 화소(PX1), 제2 화소(PX2), 및 제3 화소(PX3)의 위치는 제1, 제2, 및 제3 발광 소자(LD1, LD2, LD3)의 위치에 대응하여 도시된 것이다.
제1 표시 영역(DP-A1)은 도 1에 도시된 센싱 영역(SA-ED)과 중첩 또는 대응될 수 있다. 즉, 제1 표시 영역(DP-A1)은 전자 모듈(CM, 도 2)과 평면상에서 중첩하는 영역에 제공될 수 있다. 예를 들어, 외부 입력(예를 들어, 광)은 제1 표시 영역(DP-A1)을 통해 전자 모듈(CM)로 제공될 수 있고, 전자 모듈(CM)로부터의 출력은 제1 표시 영역(DP-A1)을 통해 외부로 방출될 수 있다. 본 실시예에서, 제1 표시 영역(DP-A1)은 원 형상으로 도시되었으나, 다각형, 타원, 적어도 하나의 곡선 변을 가진 도형, 또는 비정형의 형상 등 다양한 형상을 가질 수 있으며, 어느 하나의 실시예로 한정되지 않는다.
제1 표시 영역(DP-A1)은 제2 표시 영역(DP-A2)에 비하여 투과도가 높은 영역일 수 있다. 투과 영역의 면적을 확보하기 위해, 제1 표시 영역(DP-A1)에는 제2 표시 영역(DP-A2)보다 더 적은 수의 화소가 제공될 수 있다. 제1 표시 영역(DP-A1)에서 제1 발광 소자(LD1)가 배치되지 않은 영역은 투과 영역으로 정의될 수 있다. 예를 들어, 제1 표시 영역(DP-A1)에서 제1 발광 소자(LD1)의 제1 화소 전극 및 제1 화소 전극을 에워싸는 화소 정의 패턴이 배치되지 않은 영역은 투과 영역으로 정의될 수 있다.
단위 면적 또는 동일한 면적 내에서 제1 표시 영역(DP-A1)에 배치된 제1 화소(PX1)의 개수는 제2 표시 영역(DP-A2)에 배치된 제2 화소(PX2)의 개수보다 적을 수 있다. 예를 들어, 제1 표시 영역(DP-A1)의 해상도는 제2 표시 영역(DP-A2)의 해상도의 약 1/2, 3/8, 1/3, 1/4, 2/9, 1/8, 1/9, 1/16 등일 수 있다.
제1 화소(PX1)의 제1 화소 회로(PC1)는 제1 표시 영역(DP-A1)에 배치되지 않을 수 있다. 예를 들어, 제1 화소 회로(PC1)는 제3 표시 영역(DP-A3) 또는 주변 영역(DP-NA)에 배치될 수 있다. 이 경우, 제1 표시 영역(DP-A1)의 광 투과율은 제1 화소 회로(PC1)가 제1 표시 영역(DP-A1)에 배치된 경우보다 증가될 수 있다.
제1 발광 소자(LD1)와 제1 화소 회로(PC1)는 연결 배선(TWL)을 통해 서로 전기적으로 연결될 수 있다. 연결 배선(TWL)은 제1 표시 영역(DP-A1)의 투과 영역과 중첩할 수 있다. 연결 배선(TWL)은 투명 도전 배선을 포함할 수 있다. 투명 도전 배선은 투명 도전 물질 또는 광 투과성 물질을 포함할 수 있다. 예를 들어, 연결 배선(TWL)은 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO), 인듐갈륨아연산화물(IGZO), 산화아연(ZnO), 과산화아연(ZnO2) 또는 인듐 산화물(In2O3)등의 투명 전도성 산화물(transparent conductive oxide, TCO)막으로 형성될 수 있다.
제3 표시 영역(DP-A3)은 제1 표시 영역(DP-A1)과 인접한다. 제3 표시 영역(DP-A3)은 제1 표시 영역(DP-A1)의 적어도 일부를 에워쌀 수 있다. 제3 표시 영역(DP-A3)은 제1 표시 영역(DP-A1)보다 낮은 투과율을 갖는 영역일 수 있다. 본 실시예에서, 제3 표시 영역(DP-A3)은 주변 영역(DP-NA)으로부터 이격될 수 있다. 다만, 이에 제한되지 않고, 제3 표시 영역(DP-A3)은 주변 영역(DP-NA)과 접할 수 있다.
제3 표시 영역(DP-A3)에는 제1 화소(PX1)의 제1 화소 회로(PC1), 제3 발광 소자(LD3), 및 제3 화소 회로(PC3)가 배치될 수 있다. 따라서, 제3 표시 영역(DP-A3)의 광 투과율은 제1 표시 영역(DP-A1)의 광 투과율보다 낮을 수 있다. 또한, 제3 표시 영역(DP-A3)에 제1 화소(PX1)의 제1 화소 회로(PC1)가 배치됨에 따라, 단위 면적 또는 동일한 면적 내에서 제3 표시 영역(DP-A3)에 배치된 제3 화소(PX3)의 개수는 제2 표시 영역(DP-A2)에 배치된 제2 화소(PX2)의 개수보다 적을 수 있다. 제3 표시 영역(DP-A3)에 표시되는 이미지의 해상도는 제2 표시 영역(DP-A2)에 표시되는 이미지의 해상도보다 낮을 수 있다.
제2 표시 영역(DP-A2)은 제3 표시 영역(DP-A3)과 인접한다. 제2 표시 영역(DP-A2)은 제1 표시 영역(DP-A1)보다 낮은 투과율을 갖는 영역으로 정의될 수 있다. 제2 표시 영역(DP-A2)에는 제2 발광 소자(LD2) 및 제2 화소 회로(PC2)가 배치될 수 있다.
제2 표시 영역(DP-A2)에 배치된 제2 발광 소자(LD2)와의 간격 확보를 위해 제2 표시 영역(DP-A2)과 가장 인접하게 배치된 제1 표시 영역(DP-A1)에 배치된 제1 발광 소자(LD1n)는 특정 방향의 폭이 더 큰 원 형상을 가질 수 있다. 예를 들어, 제1 표시 영역(DP-A1)이 제2 표시 영역(DP-A2)과 제2 방향축(DR2) 방향으로 인접한 경우, 제1 발광 소자(LD1n)의 제1 방향축(DR1) 방향으로의 폭은 제2 방향축(DR2) 방향으로의 폭보다 클 수 있다.
제1 발광 소자(LD1), 제2 발광 소자(LD2), 및 제3 발광 소자(LD3) 각각은 모두 복수로 제공될 수 있다. 제1 발광 소자들(LD1) 중 서로 가장 인접한 2 개의 제1 발광 소자들 사이의 간격은 제2 발광 소자들(LD2) 중 서로 가장 인접한 2 개의 제2 발광 소자들 사이의 간격보다 클 수 있다. 또한, 제3 발광 소자들(LD3) 중 서로 가장 인접한 2 개의 제3 발광 소자들 사이의 간격은 제2 발광 소자들(LD2) 중 서로 가장 인접한 2 개의 제2 발광 소자들 사이의 간격보다 클 수 있다.
도 5에 도시된 제1, 제2, 및 제3 발광 소자(LD1, LD2, LD3)는 제1 발광 소자(LD1)의 제1 화소 전극(AE1, 도 7b), 제2 발광 소자(LD2)의 제2 화소 전극(AE2, 도 7a), 및 제3 발광 소자(LD3)의 제3 화소 전극(AE3, 도 7b)의 평면 상의 형상에 대응될 수 있다. 제1 화소 전극(AE1, 도 7b)의 면적은 제2 화소 전극(AE2, 도 7a)의 면적보다 클 수 있다.
도 6은 본 발명의 일 실시예에 따른 화소의 등가회로도이다. 도 6을 참조하면, 복수의 화소들(PX) 중 하나의 화소(PX)의 등가 회로도를 도시하였다. 도 6에 도시된 화소(PX)는 제1 화소(PX1, 도 4), 제2 화소(PX2, 도 4), 또는 제3 화소(PX3, 도 4)일 수 있다. 화소(PX)는 발광 소자(LD) 및 화소 회로(PC)를 포함할 수 있다. 발광 소자(LD)는 도 3의 발광 소자층(DP-LD)에 포함되는 구성일 수 있고, 화소 회로(PC)는 도 3의 회로층(DP-CL)에 포함되는 구성일 수 있다.
화소 회로(PC)는 복수의 박막트랜지스터들(T1 내지 T7) 및 스토리지 커패시터(Cst)를 포함할 수 있다. 복수의 박막트랜지스터들(T1 내지 T7) 및 스토리지 커패시터(Cst)는 신호선들(SL1, SL2, SL3, SLn, EL, DL), 제1 초기화전압선(VL1), 제2 초기화전압선(VL2)(또는, 애노드 초기화전압선) 및 구동 전압선(PL)에 전기적으로 연결될 수 있다. 일 실시예로, 상술한 배선들 중 적어도 어느 하나, 예컨대, 구동 전압선(PL)은 이웃하는 화소(PX)들에서 공유될 수 있다.
복수의 박막트랜지스터들(T1 내지 T7)은 구동 박막트랜지스터(T1), 스위칭 박막트랜지스터(T2), 보상 박막트랜지스터(T3), 제1 초기화 박막트랜지스터(T4), 동작제어 박막트랜지스터(T5), 발광제어 박막트랜지스터(T6) 및 제2 초기화 박막트랜지스터(T7)를 포함할 수 있다.
발광 소자(LD)는 제1 전극(예를 들어, 애노드 전극 또는 화소 전극) 및 제2 전극(예를 들어, 캐소드 전극 또는 공통 전극)을 포함할 수 있으며, 발광 소자(LD)의 제1 전극은 발광제어 박막트랜지스터(T6)를 매개로 구동 박막트랜지스터(T1)에 연결되어 구동 전류(ILD)를 제공받고, 발광 소자(LD)의 제2 전극은 저전원 전압(ELVSS)을 제공받을 수 있다. 발광 소자(LD)는 구동 전류(ILD)에 상응하는 휘도의 광을 생성할 수 있다.
복수의 박막트랜지스터들(T1 내지 T7) 중 일부는 NMOS(n-channel MOSFET)로 구비되고, 나머지는 PMOS(p-channel MOSFET)으로 구비될 수 있다. 예를 들어, 복수의 박막트랜지스터들(T1 내지 T7) 중 보상 박막트랜지스터(T3) 및 제1 초기화 박막트랜지스터(T4)는 NMOS(n-channel MOSFET)로 구비되며, 나머지는 PMOS(p-channel MOSFET)으로 구비될 수 있다.
다른 실시예로, 복수의 박막트랜지스터들(T1 내지 T7) 중 보상 박막트랜지스터(T3), 제1 초기화 박막트랜지스터(T4) 및 제2 초기화 박막트랜지스터(T7)는 NMOS로 구비되며, 나머지는 PMOS으로 구비될 수 있다. 또는, 복수의 박막트랜지스터들(T1 내지 T7) 중 하나만 NMOS로 구비되고 나머지는 PMOS로 구비될 수 있다. 또는, 복수의 박막트랜지스터들(T1 내지 T7) 모두 NMOS로 구비되거나, 모두 PMOS로 구비될 수 있다.
신호선은 제1 스캔신호(Sn)를 전달하는 제1 스캔선(SL1), 제2 스캔신호(Sn')를 전달하는 제2 스캔선(SL2), 제1 초기화 박막트랜지스터(T4)에 제3 스캔신호(Si)를 전달하는 제3 스캔선(SL3), 동작제어 박막트랜지스터(T5) 및 발광제어 박막트랜지스터(T6)에 발광제어신호(En)를 전달하는 발광제어선(EL), 제2 초기화 박막트랜지스터(T7)에 이후 스캔신호(Sn+1)를 전달하는 이후 스캔선(SLn, next scan line), 및 제1 스캔선(SL1)과 교차하며 데이터신호(Dm)를 전달하는 데이터선(DL)을 포함할 수 있다. 제1 스캔신호(Sn)은 현재 스캔신호일 수 있고, 이후 스캔신호(Sn+1)는 제1 스캔신호(Sn)의 다음 스캔신호일 수 있다.
구동 전압선(PL)은 구동 박막트랜지스터(T1)에 구동 전압(ELVDD)을 전달하며, 제1 초기화전압선(VL1)은 구동 박막트랜지스터(T1) 및 화소 전극을 초기화하는 초기화전압(Vint)을 전달할 수 있다.
구동 박막트랜지스터(T1)의 구동 게이트 전극은 스토리지 커패시터(Cst)와 연결되어 있고, 구동 박막트랜지스터(T1)의 구동 소스 영역은 동작제어 박막트랜지스터(T5)를 경유하여 구동 전압선(PL)에 연결되어 있으며, 구동 박막트랜지스터(T1)의 구동 드레인 영역은 발광제어 박막트랜지스터(T6)를 경유하여 발광 소자(LD)의 상기 제1 전극과 전기적으로 연결될 수 있다. 구동 박막트랜지스터(T1)는 스위칭 박막트랜지스터(T2)의 스위칭 동작에 따라 데이터신호(Dm)를 전달받아 발광 소자(LD)에 구동 전류(ILD)를 공급할 수 있다.
스위칭 박막트랜지스터(T2)의 스위칭 게이트 전극은 제1 스캔신호(Sn)를 전달하는 제1 스캔선(SL1)에 연결되어 있고, 스위칭 박막트랜지스터(T2)의 스위칭 소스 영역은 데이터선(DL)에 연결되어 있으며, 스위칭 박막트랜지스터(T2)의 스위칭 드레인 영역은 구동 박막트랜지스터(T1)의 구동 소스 영역에 연결되어 있으면서 동작제어 박막트랜지스터(T5)를 경유하여 구동 전압선(PL)에 연결될 수 있다. 스위칭 박막트랜지스터(T2)는 제1 스캔선(SL1)을 통해 전달받은 제1 스캔신호(Sn)에 따라 턴-온되어 데이터선(DL)으로 전달된 데이터신호(Dm)를 구동 박막트랜지스터(T1)의 구동 소스 영역으로 전달하는 스위칭 동작을 수행할 수 있다.
보상 박막트랜지스터(T3)의 보상 게이트 전극은 제2 스캔선(SL2)에 연결되어 있다. 보상 박막트랜지스터(T3)의 보상 드레인 영역은 구동 박막트랜지스터(T1)의 구동 드레인 영역에 연결되어 있으면서 발광제어 박막트랜지스터(T6)를 경유하여 발광 소자(LD)의 화소전극과 연결될 수 있다. 보상 박막트랜지스터(T3)의 보상 소스 영역은 스토리지 커패시터(Cst)의 제1 전극(CE1) 및 구동 박막트랜지스터(T1)의 구동 게이트 전극에 연결될 수 있다. 또한, 보상 소스 영역은 제1 초기화 박막트랜지스터(T4)의 제1 초기화 드레인 영역에 연결될 수 있다.
보상 박막트랜지스터(T3)는 제2 스캔선(SL2)을 통해 전달받은 제2 스캔신호(Sn')에 따라 턴-온되어 구동 박막트랜지스터(T1)의 구동 게이트 전극과 구동 드레인 영역을 전기적으로 연결하여 구동 박막트랜지스터(T1)를 다이오드 연결시킬 수 있다.
제1 초기화 박막트랜지스터(T4)의 제1 초기화 게이트 전극은 제3 스캔선(SL3)에 연결될 수 있다. 제1 초기화 박막트랜지스터(T4)의 제1 초기화 소스 영역은 제2 초기화 박막트랜지스터(T7)의 제2 초기화 소스 영역과 제1 초기화전압선(VL1)에 연결될 수 있다. 제1 초기화 박막트랜지스터(T4)의 제1 초기화 드레인 영역은 스토리지 커패시터(Cst)의 제1 전극(CE1), 보상 박막트랜지스터(T3)의 보상 소스 영역 및 구동 박막트랜지스터(T1)의 구동 게이트 전극에 연결될 수 있다. 제1 초기화 박막트랜지스터(T4)는 제3 스캔선(SL3)을 통해 전달받은 제3 스캔신호(Si)에 따라 턴-온되어 초기화전압(Vint)을 구동 박막트랜지스터(T1)의 구동 게이트 전극에 전달하여 구동 박막트랜지스터(T1)의 구동 게이트 전극의 전압을 초기화시키는 초기화동작을 수행할 수 있다.
동작제어 박막트랜지스터(T5)의 동작제어 게이트 전극은 발광제어선(EL)에 연결되어 있으며, 동작제어 박막트랜지스터(T5)의 동작제어 소스 영역은 구동 전압선(PL)과 연결되어 있고, 동작제어 박막트랜지스터(T5)의 동작제어 드레인 영역은 구동 박막트랜지스터(T1)의 구동 소스 영역 및 스위칭 박막트랜지스터(T2)의 스위칭 드레인 영역과 연결될 수 있다.
발광제어 박막트랜지스터(T6)의 발광제어 게이트 전극은 발광제어선(EL)에 연결되어 있고, 발광제어 박막트랜지스터(T6)의 발광제어 소스 영역은 구동 박막트랜지스터(T1)의 구동 드레인 영역 및 보상 박막트랜지스터(T3)의 보상 드레인 영역에 연결되어 있으며, 발광제어 박막트랜지스터(T6)의 발광제어 드레인 영역은 제2 초기화 박막트랜지스터(T7)의 제2 초기화 드레인 영역 및 발광 소자(LD)의 화소 전극에 전기적으로 연결될 수 있다.
동작제어 박막트랜지스터(T5) 및 발광제어 박막트랜지스터(T6)는 발광제어선(EL)을 통해 전달받은 발광제어신호(En)에 따라 동시에 턴-온되어, 구동 전압(ELVDD)이 발광 소자(LD)에 전달되어 발광 소자(LD)에 구동 전류(ILD)가 흐르도록 한다.
제2 초기화 박막트랜지스터(T7)의 제2 초기화 게이트 전극은 이후 스캔선(SLn)에 연결되어 있고, 제2 초기화 박막트랜지스터(T7)의 제2 초기화 드레인 영역은 발광제어 박막트랜지스터(T6)의 발광제어 드레인 영역 및 발광 소자(LD)의 화소 전극에 연결되어 있으며, 제2 초기화 박막트랜지스터(T7)의 제2 초기화 소스 영역은 제2 초기화전압선(VL2)에 연결되어, 애노드 초기화전압(Aint)을 제공받을 수 있다. 제2 초기화 박막트랜지스터(T7)는 이후 스캔선(SLn)을 통해 전달받은 이후 스캔신호(Sn+1)에 따라 턴-온되어 발광 소자(LD)의 화소전극을 초기화시킨다.
다른 실시예로, 제2 초기화 박막트랜지스터(T7)는 발광제어선(EL)에 연결되어 발광제어신호(En)에 따라 구동될 수 있다. 한편, 소스 영역들 및 드레인 영역들은 트랜지스터의 종류(p-type or n-type)에 따라 그 위치가 서로 바뀔 수 있다.
스토리지 커패시터(Cst)는 제1 전극(CE1)과 제2 전극(CE2)를 포함할 수 있다. 스토리지 커패시터(Cst)의 제1 전극(CE1)은 구동 박막트랜지스터(T1)의 구동 게이트 전극과 연결되며, 스토리지 커패시터(Cst)의 제2 전극(CE2)은 구동 전압선(PL)과 연결된다. 스토리지 커패시터(Cst)는 구동 박막트랜지스터(T1)의 구동 게이트 전극 전압과 구동 전압(ELVDD) 차에 대응하는 전하가 저장될 수 있다.
부스팅 커패시터(Cbs)는 제1 전극(CE1') 및 제2 전극(CE2')을 포함할 수 있다. 부스팅 커패시터(Cbs)의 제1 전극(CE1')은 스토리지 커패시터(Cst)의 제1 전극(CE1)에 연결되고, 부스팅 커패시터(Cbs)의 제2 전극(CE2')은 제1 스캔신호(Sn)를 제공받을 수 있다. 부스팅 커패시터(Cbs)는 제1 스캔신호(Sn)의 제공이 중단되는 시점에서 구동 박막트랜지스터(T1)의 게이트 단자의 전압을 상승시킴으로써, 상기 게이트 단자의 전압강하를 보상할 수 있다.
본 실시예에서는 복수의 박막트랜지스터들(T1 내지 T7) 중 적어도 하나는 산화물을 포함하는 반도체층을 포함하며, 나머지는 실리콘을 포함하는 반도체층을 포함하고 있다.
구체적으로, 디스플레이 장치의 밝기에 직접적으로 영향을 미치는 구동 박막트랜지스터(T1)의 경우 높은 신뢰성을 갖는 다결정 실리콘으로 구성된 반도체층을 포함하도록 구성하며, 이를 통해 고해상도의 디스플레이 장치를 구현할 수 있다.
한편, 산화물 반도체는 높은 캐리어 이동도(high carrier mobility) 및 낮은 누설전류를 가지므로, 구동 시간이 길더라도 전압 강하가 크지 않다. 즉, 저주파 구동 시에도 전압 강하에 따른 화상의 색상 변화가 크지 않으므로, 저주파 구동이 가능하다.
이와 같이 산화물 반도체의 경우 누설전류가 적은 이점을 갖기에, 구동 박막트랜지스터(T1)의 구동 게이트 전극과 연결되는 보상 박막트랜지스터(T3), 제1 초기화 박막트랜지스터(T4) 및 제2 초기화 박막트랜지스터(T7) 중 적어도 하나를 산화물 반도체로 채용하여 구동 게이트 전극으로 흘러갈 수 있는 누설전류를 방지하는 동시에 소비전력을 줄일 수 있다.
도 7a는 본 발명의 일 실시예에 따른 표시 모듈의 단면도이다. 도 7b는 본 발명의 일 실시예에 따른 표시 모듈의 단면도이다. 도 7a는 제2 표시 영역(DP-A2)을 포함하는 부분의 단면도이고, 도 7b는 제1 표시 영역(DP-A1) 및 제3 표시 영역(DP-A3)을 포함하는 부분의 단면도이다.
일 실시예의 전자 장치는 표시 패널(DP) 및 반사 조정층(RCL)을 포함하는 표시 모듈(DM)을 포함하는 것일 수 있다. 일 실시예에 따른 표시 모듈(DM)은 표시 패널(DP)과 반사 조정층(RCL) 사이에 배치된 센서층(TP)을 포함할 수 있다.
표시 패널(DP)은 제1 표시 영역 내지 제3 표시 영역(DP-A1, DP-A2, DP-A3)으로 구분될 수 있다. 제1 표시 영역(DP-A1)은 소자 영역(EA)과 투과 영역(TA)으로 구분될 수 있다.
도 7a 및 도 7b를 참조하면, 표시 패널(DP)은 복수 개의 절연층들 및 반도체 패턴, 도전 패턴, 및 신호 라인 등을 포함할 수 있다. 코팅, 증착 등의 방식으로 의해 절연층, 반도체층 및 도전층이 형성된다. 이후, 포토리소그래피의 방식으로 절연층, 반도체층, 및 도전층이 선택적으로 패터닝될 수 있다. 이러한 방식으로 회로층(DP-CL) 및 발광 소자층(DP-LD)에 포함된 반도체 패턴, 도전 패턴, 신호 라인 등이 형성된다. 이 후, 발광 소자층(DP-LD)을 커버하는 봉지층(TFE)이 형성될 수 있다. 발광 소자층(DP-LD)과 봉지층(TFE) 사이에는 무기 흡수층(IF)이 배치될 수 있다.
무기 흡수층(IF)은 발광 소자층(DP-LD)에 포함된 공통 전극(CE) 또는 다른 금속층에 의해 발생하는 반사광을 저감시키는 기능을 하는 것일 수 있다. 무기 흡수층(IF)은 공통 전극(CE) 등에서 반사되어 봉지층(TFE) 상부로 향하는 반사광과 무기흡수층(IF)에서 반사되어 봉지층(TFE) 상부로 향하는 반사광 사이의 소멸 간섭을 유도하여 표시 패널(DP)이 저반사 특성을 구현하도록 할 수 있다.
무기 흡수층(IF)은 제2 표시 영역(DP-A2) 및 제3 표시 영역(DP-A3)에 배치될 수 있다. 또한, 무기 흡수층(IF)은 제1 표시 영역(DP-A1)에서 소자 영역(EA)에 배치될 수 있다. 일 실시예에서, 무기 흡수층(IF)은 표시 패널(DP)의 소자 영역(EA)에 중첩하고 투과 영역(TA)에 비중첩하는 것일 수 있다.
무기 흡수층(IF)은 하나의 금속, 또는 복수 개의 금속들의 합금을 포함하는 것일 수 있다. 무기 흡수층(IF)은 굴절률(n)이 1 이상인 것일 수 있다. 또한, 무기 흡수층(IF)의 소멸계수(k)는 5 이하인 것일 수 있다. 예를 들어, 무기 흡수층(IF)의 소멸계수(k)는 0.5 이상 5 이하인 것일 수 있다.
무기 흡수층(IF)은 전이금속, 전이후금속, 란타넘족 금속, 또는 이들 중 선택되는 두 개 이상의 금속들의 합금(alloy)을 포함하는 것일 수 있다. 예를 들어, 무기 흡수층(IF)은 Bi(Bismuth), Bi를 포함하는 합금, Yb(Ytterbium), Yb를 포함하는 합금, Mn(Manganese), 또는 Mn을 포함하는 합금을 포함하는 것일 수 있다.
무기 흡수층(IF)은 진공 증착법을 이용하여 공통 전극(CE) 상부에 제공될 수 있다. 일 실시예에서, 무기 흡수층(IF)은 제1 표시 영역(DP-A1)의 일부에서는 제공되지 않도록 패터닝되어 제공될 수 있다. 무기 흡수층(IF)은 패턴층(WAL)을 이용하여 패터닝될 수 있다. 일 실시예에서, 패턴층(WAL)의 표면 특성의 영향으로 패턴층(WAL)과 무기 흡수층(IF)의 접착력이 현저히 낮은 수준이 되며, 이에 따라 패턴층(WAL) 상에는 무기 흡수층(IF)이 미배치되도록 패터닝될 수 있다.
패턴층(WAL)은 플루오르계 화합물을 포함하는 것일 수 있다. 예를 들어, 패턴층(WAL)은 -CF, -CF2, 또는 -CF3의 작용기를 포함하는 화합물을 포함하는 것일 수 있다.
예를 들어, 패턴층(WAL)은 하기 화합물 F를 포함하는 것일 수 있다. 하지만, 실시예가 이에 한정되는 것은 아니며, 패턴층(WAL)은 무기 증착층들과의 접착력을 저하시키는 물질을 포함하도록 형성된 것일 수 있다.
[화합물 F]
도 7a에는 제2 발광 소자(LD2)와 제2 화소 회로(PC2, 도 5)의 실리콘 박막트랜지스터(S-TFT) 및 산화물 박막트랜지스터(O-TFT)가 도시되었다. 도 7b에는 제1 발광 소자(LD1) 및 제1 화소 회로(PC1), 제3 발광 소자(LD3) 및 제3 화소 회로(PC3)가 도시되었다.
도 7a 및 도 7b를 참조하면, 버퍼층(BFL)은 베이스층(BS) 상에 배치될 수 있다. 버퍼층(BFL)은 베이스층(BS)으로부터 금속 원자들이나 불순물들이 제1 반도체 패턴으로 확산되는 현상을 방지할 수 있다. 또한, 버퍼층(BFL)은 제1 반도체 패턴을 형성하기 위한 결정화 공정 동안 열의 제공 속도를 조절하여, 제1 반도체 패턴이 균일하게 형성되도록 할 수 있다.
실리콘 박막트랜지스터(S-TFT) 하부에는 제1 배면 금속층(BMLa)이 배치되고, 산화물 박막트랜지스터(O-TFT) 하부에는 제2 배면 금속층(BMLb)이 배치될 수 있다. 배면 금속층들(BMLa, BMLb, BML)은 제1 내지 제3 화소 회로들(PC1, PC2, PC3)을 보호하기 위해 제1 내지 제3 화소 회로들(PC1, PC2, PC3)과 중첩하여 배치될 수 있다. 배면 금속층들(BMLa, BMLb, BML)은 베이스층(BS)의 분극 현상으로 인한 전기 퍼텐셜(Electric potential)이 제1 내지 제3 화소 회로들(PC1, PC2, PC3)에 영향을 미치는 것을 차단할 수 있다.
제1 배면 금속층(BMLa)은 화소 회로(PC, 도 6)의 적어도 일부 영역에 대응하여 배치될 수 있다. 일 실시예로, 제1 배면 금속층(BMLa)은 실리콘 박막트랜지스터(S-TFT)로 구비되는 구동 박막트랜지스터(T1, 도 6)와 중첩하도록 배치될 수 있다.
제1 배면 금속층(BMLa)은 베이스층(BS)과 버퍼층(BFL) 사이에 배치될 수 있다. 본 발명의 일 실시예에서, 제1 배면 금속층(BMLa)은 유기막과 무기막이 교번하여 적층된 베이스층(BS) 상에 배치되고, 제1 배면 금속층(BMLa)과 버퍼층(BFL) 사이에는 무기 배리어층이 더 배치될 수도 있다. 제1 배면 금속층(BMLa)은 전극 또는 배선과 연결되어, 이로부터 정전압 또는 신호를 인가 받을 수 있다. 다른 실시예로, 제1 배면 금속층(BMLa)은 다른 전극 또는 배선과 고립된(isolated) 형태로 구비될 수도 있다.
제2 배면 금속층(BMLb)은 산화물 박막트랜지스터(O-TFT)의 하부에 대응하여 배치될 수 있다. 제2 배면 금속층(BMLb)은 제2 절연층(20)과 제3 절연층(30) 사이에 배치될 수 있다. 제2 배면 금속층(BMLb)은 스토리지커패시터(Cst)의 제2 전극(CE2)과 동일 층에 배치될 수 있다. 제2 배면 금속층(BML2)은 컨택 전극(BML2-C)과 연결되어 정전압 또는 신호를 인가 받을 수 있다. 컨택 전극(BML2-C)은 산화물 박막트랜지스터(O-TFT)의 제2 게이트(GT2)와 동일 층에 배치될 수 있다.
배면 금속층들(BMLa, BMLb, BML) 각각은 반사형 금속을 포함할 수 있다. 예를 들어, 배면 금속층들(BMLa, BMLb, BML) 각각은 은(Ag), 은을 함유하는 합금, 몰리브덴(Mo), 몰리브덴을 함유하는 합금, 알루미늄(Al), 알루미늄을 함유하는 합금, 알루미늄 질화물(AlN), 텅스텐(W), 텅스텐 질화물(WN), 구리(Cu), 티타늄(Ti), 및 p+ 도핑된 비정질 실리콘 등을 포함할 수 있다. 배면 금속층들(BMLa, BMLb, BML) 은 모두 동일한 물질을 포함할 수도 있고, 서로 다른 물질을 포함할 수도 있다.
제1 반도체 패턴은 버퍼층(BFL) 상에 배치될 수 있다. 제1 반도체 패턴은 실리콘 반도체를 포함할 수 있다. 예를 들어, 실리콘 반도체는 비정질 실리콘, 다결정 실리콘 등을 포함할 수 있다. 예를 들어, 제1 반도체 패턴은 저온 폴리 실리콘을 포함할 수 있다.
도 7a는 버퍼층(BFL) 상에 배치된 제1 반도체 패턴의 일부분을 도시한 것일 뿐이고, 다른 영역에 제1 반도체 패턴이 더 배치될 수 있다. 제1 반도체 패턴은 화소들에 걸쳐 특정한 규칙으로 배열될 수 있다. 제1 반도체 패턴은 도핑 여부에 따라 전기적 성질이 다를 수 있다. 제1 반도체 패턴은 전도율이 높은 제1 영역과 전도율이 낮은 제2 영역을 포함할 수 있다. 제1 영역은 N형 도판트 또는 P형 도판트로 도핑될 수 있다. P타입의 트랜지스터는 P형 도판트로 도핑된 도핑영역을 포함하고, N타입의 트랜지스터는 N형 도판트로 도핑된 도핑영역을 포함할 수 있다. 제2 영역은 비-도핑 영역이거나, 제1 영역 대비 낮은 농도로 도핑된 영역일 수 있다.
제1 영역의 전도성은 제2 영역의 전도성보다 크고, 제1 영역은 실질적으로 전극 또는 신호 라인의 역할을 할 수 있다. 제2 영역은 실질적으로 트랜지스터의 액티브 영역(또는 채널)에 해당할 수 있다. 다시 말해, 반도체 패턴의 일부분은 트랜지스터의 액티브 영역일수 있고, 다른 일부분은 트랜지스터의 소스 또는 드레인일 수 있고, 또 다른 일부분은 연결 전극 또는 연결 신호라인일 수 있다.
실리콘 박막트랜지스터(S-TFT)의 소스 영역(SE1), 액티브 영역(AC1), 및 드레인 영역(DE1)은 제1 반도체 패턴으로부터 형성될 수 있다. 소스 영역(SE1) 및 드레인 영역(DE1)은 단면 상에서 액티브 영역(AC1)로부터 서로 반대 방향으로 연장될 수 있다.
제1 절연층(10)은 버퍼층(BFL) 상에 배치될 수 있다. 제1 절연층(10)은 복수 개의 화소들에 공통으로 중첩하며, 제1 반도체 패턴을 커버할 수 있다. 제1 절연층(10)은 무기층 및/또는 유기층일 수 있으며, 단층 또는 다층 구조를 가질 수 있다. 제1 절연층(10)은 알루미늄옥사이드, 티타늄옥사이드, 실리콘옥사이드, 실리콘나이트라이드, 실리콘옥시나이트라이드, 지르코늄옥사이드, 및 하프늄옥사이드 중 적어도 하나를 포함할 수 있다. 일 실시예에서 제1 절연층(10)은 단층의 실리콘옥사이드층일 수 있다. 제1 절연층(10)뿐만 아니라 후술하는 회로층(DP-CL)의 절연층은 무기층 및/또는 유기층일 있으며, 단층 또는 다층 구조를 가질 수 있다. 무기층은 상술한 물질 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
실리콘 박막트랜지스터(S-TFT)의 게이트(GT1)는 제1 절연층(10) 상에 배치된다. 게이트(GT1)는 금속 패턴의 일부분일 수 있다. 게이트(GT1)는 액티브 영역(AC1)에 중첩한다. 제1 반도체 패턴을 도핑하는 공정에서 게이트(GT1)는 마스크로 기능할 수 있다. 게이트(GT1)는 티타늄(Ti), 은(Ag), 은을 함유하는 합금, 몰리브덴(Mo), 몰리브덴을 함유하는 합금, 알루미늄(Al), 알루미늄을 함유하는 합금, 알루미늄 질화물(AlN), 텅스텐(W), 텅스텐 질화물(WN), 구리(Cu), 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO) 등을 포함할 수 있으나, 이에 특별히 제한되는 것은 아니다.
제2 절연층(20)은 제1 절연층(10) 상에 배치되며, 게이트(GT1)를 커버할 수 있다. 제2 절연층(20)은 무기층 및/또는 유기층일 수 있으며, 단층 또는 다층 구조를 가질 수 있다. 제2 절연층(20)은 실리콘옥사이드, 실리콘나이트라이드, 및 실리콘옥시나이트라이드 중 적어도 하나를 포함할 수 있다. 본 실시예에서, 제2 절연층(20)은 실리콘옥사이드층 및 실리콘나이트라이드층을 포함하는 다층 구조를 가질 수 있다.
제3 절연층(30)은 제2 절연층(20) 상에 배치될 수 있다. 제3 절연층(30)은 단층 또는 다층 구조를 가질 수 있다. 예를 들어, 제3 절연층(30)은 실리콘옥사이드층 및 실리콘나이트라이드층을 포함하는 다층 구조를 가질 수 있다. 제2 절연층(20)과 제3 절연층(30) 사이에는 스토리지 커패시터(Cst)의 제2 전극(CE2)이 배치될 수 있다. 또한, 스토리지 커패시터(Cst)의 제1 전극(CE1)은 제1 절연층(10)과 제2 절연층(20) 사이에 배치될 수 있다.
제2 반도체 패턴은 제3 절연층(30) 상에 배치될 수 있다. 제2 반도체 패턴은 산화물 반도체를 포함할 수 있다. 산화물 반도체는 금속 산화물이 환원되었는지의 여부에 따라 구분되는 복수 개의 영역들을 포함할 수 있다. 금속 산화물이 환원된 영역(이하, 환원 영역)은 그렇지 않은 영역(이하, 비환원 영역) 대비 큰 전도성을 갖는다. 환원 영역은 실질적으로 트랜지스터의 소스/드레인 또는 신호라인의 역할을 갖는다. 비환원 영역이 실질적으로 트랜지스터의 액티브 영역(또는 반도체 영역, 채널)에 해당한다. 다시 말해, 제2 반도체 패턴의 일부분은 트랜지스터의 액티브 영역일 수 있고, 다른 일부분은 트랜지스터의 소스/드레인 영역일 수 있으며, 또 다른 일부분은 신호 전달 영역일 수 있다.
산화물 박막트랜지스터(O-TFT)의 소스 영역(SE2), 액티브 영역(AC2), 및 드레인 영역(DE2)은 제2 반도체 패턴으로부터 형성될 수 있다. 소스 영역(SE2) 및 드레인 영역(DE2)은 단면 상에서 액티브 영역(AC2)로부터 서로 반대 방향으로 연장될 수 있다.
제4 절연층(40)은 제3 절연층(30) 상에 배치될 수 있다. 제4 절연층(40)은 복수 개의 화소들에 공통으로 중첩하며, 제2 반도체 패턴을 커버할 수 있다. 제4 절연층(40)은 알루미늄옥사이드, 티타늄옥사이드, 실리콘옥사이드, 실리콘나이트라이드, 실리콘옥시나이트라이드, 지르코늄옥사이드, 및 하프늄옥사이드 중 적어도 하나를 포함할 수 있다.
산화물 박막트랜지스터(O-TFT)의 게이트(GT2)는 제4 절연층(40) 상에 배치된다. 게이트(GT2)는 금속 패턴의 일부분일 수 있다. 게이트(GT2)는 액티브 영역(AC2)에 중첩한다. 제2 반도체 패턴을 도핑하는 공정에서 게이트(GT2)는 마스크로 기능할 수 있다.
제5 절연층(50)은 제4 절연층(40) 위에 배치되며, 게이트(GT2)를 커버할 수 있다. 제5 절연층(50)은 무기층 및/또는 유기층일 수 있으며, 단층 또는 다층 구조를 가질 수 있다.
제1 연결 전극(CNE1)은 제5 절연층(50) 상에 배치될 수 있다. 제1 연결 전극(CNE1)은 제1 내지 제5 절연층들(10, 20, 30, 40, 50)을 관통하는 컨택홀을 통해 실리콘 박막트랜지스터(S-TFT)의 드레인 영역(DE1)에 접속될 수 있다.
제6 절연층(60)은 제5 절연층(50) 상에 배치될 수 있다. 제2 연결 전극(CNE2)은 제6 절연층(60) 상에 배치될 수 있다. 제2 연결 전극(CNE2)은 제6 절연층(60)을 관통하는 컨택홀을 통해 제1 연결 전극(CNE1)에 접속될 수 있다. 제7 절연층(70)은 제6 절연층(60) 상에 배치되며, 제2 연결 전극(CNE2)을 커버할 수 있다. 제8 절연층(80)은 제7 절연층(70) 상에 배치될 수 있다.
제6 절연층(60), 제7 절연층(70), 및 제8 절연층(80) 각각은 유기층일 수 있다. 예를 들어, 제6 절연층(60), 제7 절연층(70), 및 제8 절연층(80) 각각은 BCB(Benzocyclobutene), 폴리이미드(polyimide), HMDSO(Hexamethyldisiloxane), Polymethylmethacrylate(PMMA)나, Polystyrene(PS)과 같은 고분자 재료, 페놀계 그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계 고분자, p-자일렌계 고분자, 비닐알콜계 고분자 및 이들의 블렌드 등을 포함할 수 있다.
제1 내지 제3 발광 소자들(LD1, LD2, LD3)을 포함하는 발광 소자층(DP-LD)은 회로층(DP-CL) 상에 배치될 수 있다. 제1 발광 소자 내지 제3 발광 소자(LD1, LD2, LD3)는 각각 화소 전극(AE1, AE2, AE3), 정공 수송층(HTL), 발광층(EL1, EL2, EL3), 전자 수송층(ETL), 및 공통 전극(CE)을 포함하는 것일 수 있다. 공통 전극(CE)은 화소들(PX, 도 4)에 연결되어 제1 발광 소자 내지 제3 발광 소자(LD1, LD2, LD3)들 전체에 공통으로 제공될 수 있다. 또한, 일 실시예에서 공통 전극(CE)은 발광 소자들(LD1, LD2, LD3)의 발광 영역에 대응하도록 일부가 패터닝되어 제공될수 있다.
제1 화소 전극(AE1), 제2 화소 전극(AE2), 및 제3 화소 전극(AE3)은 제8 절연층(80) 상에 배치될 수 있다. 제1 화소 전극(AE1), 제2 화소 전극(AE2), 및 제3 화소 전극(AE3) 각각은 투과형 전극, 반투과형 전극 또는 반사형 전극일 수 있다. 제1 화소 전극(AE1), 제2 화소 전극(AE2), 및 제3 화소 전극(AE3) 각각은 Ag, Mg, Cu, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, Li, Ca, LiF, Mo, Ti, W, In, Sn, 및 Zn 중 선택되는 적어도 하나, 이들 중 선택되는 2종 이상의 화합물, 이들 중 선택되는 2종 이상의 혼합물, 또는 이들의 산화물을 포함하는 것일 수 있다.
화소 전극(AE1, AE2, AE3)이 투과형 전극인 경우, 화소 전극(AE1, AE2, AE3)은 투명 금속 산화물, 예를 들어, ITO(indium tin oxide), IZO(indium zinc oxide), ZnO(zinc oxide), ITZO(indium tin zinc oxide) 등을 포함할 수 있다. 화소 전극(AE1, AE2, AE3)이 반투과형 전극 또는 반사형 전극인 경우, 화소 전극(AE1, AE2, AE3)은 Ag, Mg, Cu, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, Li, Ca, LiF/Ca(LiF와 Ca의 적층 구조), LiF/Al(LiF와 Al의 적층 구조), Mo, Ti, W 또는 이들의 화합물이나 혼합물(예를 들어, Ag와 Mg의 혼합물)을 포함할 수 있다. 또는 화소 전극(AE1, AE2, AE3)은 상기의 물질로 형성된 반사막이나 반투과막 및 ITO(indium tin oxide), IZO(indium zinc oxide), ZnO(zinc oxide), ITZO(indium tin zinc oxide) 등으로 형성된 투명 도전막을 포함하는 복수의 층 구조일 수 있다. 예를 들어, 화소 전극(AE1, AE2, AE3)은 ITO/Ag/ITO의 3층 구조를 가질 수 있으나, 이에 한정되는 것은 아니다.
화소 정의막(PDL) 및 화소 정의 패턴(PDP)은 제8 절연층(80) 상에 배치될 수 있다. 화소 정의막(PDL) 및 화소 정의 패턴(PDP)은 동일한 물질을 포함하며, 동일한 공정을 통해 형성될 수 있다. 화소 정의막(PDL) 및 화소 정의 패턴(PDP)은 유기 재료로 형성될 수 있다. 예를 들어, 화소 정의막(PDL) 및 화소 정의 패턴(PDP)은 폴리이미드를 포함하여 형성될 수 있다.
한편, 일 실시예에서 화소 정의막(PDL) 및 화소 정의 패턴(PDP) 각각은 광을 흡수하는 성질을 가질 수 있으며, 예를 들어, 화소 정의막(PDL) 및 화소 정의 패턴(PDP) 각각은 블랙의 색상을 가질 수 있다. 화소 정의막(PDL) 및 화소 정의 패턴(PDP) 각각은 블랙 성분(black coloring agent)을 포함할 수 있다. 블랙 성분은 블랙 염료, 블랙 안료를 포함할 수 있다. 블랙 성분은 카본 블랙, 크롬과 같은 금속 또는 이들의 산화물을 포함할 수 있다.
화소 정의 패턴(PDP)은 제1 표시 영역(DP-A1)에 배치될 수 있다. 화소 정의 패턴(PDP)은 제1 화소 전극(AE1)의 일부분을 커버할 수 있다. 예를 들어, 화소 정의 패턴(PDP)은 제1 화소 전극(AE1)의 가장자리를 커버할 수 있다. 화소 정의 패턴(PDP)은 표시 패널(DP)의 두께 방향, 예를 들어, 제3 방향축(DR3) 방향에서 보았을 때, 고리 형상을 가질 수 있다. 화소 정의 패턴(PDP)에는 개구부(PDP-OP)가 정의되고, 개구부(PDP-OP)에서 제1 화소 전극(AE1)의 상면이 노출될 수 있다.
화소 정의막(PDL)은 제2 표시 영역(DP-A2) 및 제3 표시 영역(DP-A3)에 배치될 수 있다. 화소 정의막(PDL)은 제2 화소 전극(AE2) 및 제3 화소 전극(AE3) 각각의 일부분을 커버할 수 있다. 예를 들어, 화소 정의막(PDL)에는 제3 화소 전극(AE3)의 일부분을 노출시키는 제1 개구(PDL-OP1) 및 제2 화소 전극(AE2)의 일부분을 노출시키는 제2 개구(PDL-OP2)가 정의될 수 있다.
화소 정의 패턴(PDP)은 제1 화소 전극(AE1)의 가장 자리와 공통 전극(CE) 사이의 거리를 증가시킬 수 있고, 화소 정의막(PDL)은 제2 및 제3 화소 전극들(AE2, AE3) 각각의 가장 자리와 공통 전극(CE)의 거리를 증가시킬 수 있다. 따라서, 화소 정의 패턴(PDP) 및 화소 정의막(PDL)에 의해 제1, 제2, 제3 화소 전극들(AE1, AE2, AE3) 각각의 가장 자리에서 아크 등이 발생하는 것을 방지하는 역할을 할 수 있다.
제1 표시 영역(DP-A1)에서 제1 화소 전극(AE1) 및 화소 정의 패턴(PDP)이 배치된 부분과 중첩하는 영역은 소자 영역(EA)으로 정의되고, 나머지 영역은 투과 영역(TA)으로 정의될 수 있다.
제1 화소 전극(AE1)은 제3 표시 영역(DP-A3)에 배치된 제1 화소 회로(PC1)와 전기적으로 연결될 수 있다. 예를 들어, 제1 화소 전극(AE1)은 연결 배선(TWL) 및 연결 브릿지(CPN)를 통해 제1 화소 회로(PC1)와 전기적으로 연결될 수 있다. 이 경우, 연결 배선(TWL)은 투과 영역(TA)과 중첩할 수 있다. 따라서, 연결 배선(TWL)은 광 투과성 물질을 포함할 수 있다.
연결 배선(TWL)은 제5 절연층(50)과 제6 절연층(60) 사이에 배치될 수 있으나, 특별히 이에 제한되는 것은 아니다. 연결 브릿지(CPN)는 제6 절연층(60)과 제7 절연층(70) 사이에 배치될 수 있다. 연결 브릿지(CPN)는 연결 배선(TWL) 및 제1 화소 회로(PC1)에 접속될 수 있다. 연결 배선(TWL)은 복수로 제공될 수 있고, 일부는 제5 절연층(50)과 제6 절연층(60) 사이에 배치되고, 다른 일부는 제6 절연층(60)과 제7 절연층(70) 사이에 배치될 수 있다.
제1 발광층(EL1)은 제1 화소 전극(AE1) 상에 배치되고, 제2 발광층(EL2)은 제2 화소 전극(AE2) 상에 배치되고, 제3 발광층(EL3)은 제3 화소 전극(AE3) 상에 배치될 수 있다. 일 실시예에서, 제1 내지 제3 발광층들(EL1, EL2, EL3) 각각은 청색, 적색, 및 녹색 중 적어도 하나의 색의 광을 발광할 수 있다.
공통 전극(CE)은 제1 내지 제3 발광층들(EL1, EL2, EL3) 상에 배치될 수 있다. 제2 표시 영역(DP-A2)에서 공통 전극(CE)은 일체의 형상을 갖고, 복수 개의 화소들(PX, 도 4 참조)에 공통적으로 배치될 수 있다.
일 실시예에서 공통 전극(CE)은 제1 표시 영역(DP-A1)에서 패터닝되어 제공될 수 있다. 제1 표시 영역(DP-A1)의 투과 영역(TA)에는 공통 전극(CE)이 미포함되는 것일 수 있다. 제1 표시 영역(DP-A1)에서 공통 전극(CE)은 소자 영역(EA)에만 배치되는 것일 수 있다. 소자 영역(EA)에서 공통 전극(CE)은 제1 화소 전극(AE1)과 마주하며, 발광층(EL1)에 중첩하여 배치될 수 있다. 또한, 공통 전극(CE)은 화소 정의 패턴(PDP) 상으로 연장되어 배치될 수 있다. 다만, 소자 영역(EA)에 이웃하는 투과 영역(TA)에서는 공통 전극(CE)이 포함되지 않는 것일 수 있다. 공통 전극(CE)은 패턴층(WAL)을 이용하여 패터닝된 것일 수 있다.
패턴층(WAL)에 의해 공통 전극(CE)과 무기 흡수층(IF)이 동시에 패터닝될 수 있다. 따라서, 도 7b 등에 도시된 일 실시예의 표시 모듈(DM)은 패턴층(WAL)을 이용하여 공통 전극(CE)과 무기 흡수층(IF)을 모두 패터닝하는 공정을 이용하여 제조될 수 있어, 표시 모듈 제조 공정이 단순화될 수 있다.
제1 내지 제3 화소 전극들(AE1, AE2, AE3)과 제1 내지 제3 발광층들(EL1, EL2, EL3) 사이에는 정공 수송층(HTL)이 배치될 수 있다. 또한, 제1 내지 제3 발광층들(EL1, EL2, EL3)과 공통 전극(CE) 사이에는 전자 수송층(ETL)이 배치될 수 있다. 정공 수송층(HTL)과 전자 수송층(ETL)은 오픈 마스크를 이용하여 제공될 수 있으며, 복수 개의 화소들(PX, 도 4 참조)에 공통층으로 형성될 수 있다. 정공 수송층(HTL)과 전자 수송층(ETL)은 제1 내지 제3 표시 영역(DP-A1, DP-A2, DP-A3) 전체에 공통층으로 제공될 수 있다.
정공 수송층(HTL)은 구리프탈로시아닌(copper phthalocyanine) 등의 프탈로시아닌(phthalocyanine) 화합물, DNTPD(N1,N1'-([1,1'-biphenyl]-4,4'-diyl)bis(N1-phenyl-N4,N4-di-m-tolylbenzene-1,4-diamine)), m-MTDATA(4,4',4"-[tris(3-methylphenyl)phenylamino] triphenylamine), TDATA(4,4'4"-Tris(N,N-diphenylamino)triphenylamine), 2-TNATA(4,4',4"-tris[N(2-naphthyl)-N-phenylamino]-triphenylamine), PEDOT/PSS(Poly(3,4-ethylenedioxythiophene)/Poly(4-styrenesulfonate)), PANI/DBSA(Polyaniline/Dodecylbenzenesulfonic acid), PANI/CSA(Polyaniline/Camphor sulfonicacid), PANI/PSS(Polyaniline/Poly(4-styrenesulfonate)), NPB(N,N'-di(naphthalene-l-yl)-N,N'-diphenyl-benzidine), 트리페닐아민을 포함하는 폴리에테르케톤(TPAPEK), 4-Isopropyl-4'-methyldiphenyliodonium [Tetrakis(pentafluorophenyl)borate], HATCN(dipyrazino[2,3-f: 2',3'-h] quinoxaline-2,3,6,7,10,11-hexacarbonitrile) 등을 포함할 수 있다.
정공 수송층(HTL)은 N-페닐카바졸, 폴리비닐카바졸 등의 카바졸계 유도체, 플루오렌(fluorene)계 유도체, TPD(N,N'-bis(3-methylphenyl)-N,N'-diphenyl-[1,1'-biphenyl]-4,4'-diamine), TCTA(4,4',4"-tris(N-carbazolyl)triphenylamine) 등과 같은 트리페닐아민계 유도체, NPB(N,N'-di(naphthalene-l-yl)-N,N'-diphenyl-benzidine), TAPC(4,4′-Cyclohexylidene bis[N,N-bis(4-methylphenyl)benzenamine]), HMTPD(4,4'-Bis[N,N'-(3-tolyl)amino]-3,3'-dimethylbiphenyl), mCP(1,3-Bis(N-carbazolyl)benzene) 등을 포함할 수도 있다.
발광층(EL1, EL2, EL3)은 적색, 녹색, 또는 청색의 빛을 방출하는 형광 또는 인광 물질을 포함할 수 있다. 또한, 발광층(EL1, EL2, EL3)은 금속 유기 착체를 발광 재료로 포함할 수 있다. 한편, 발광층(EL1, EL2, EL3)은 발광 재료로 양자점을 포함할 수도 있다.
전자 수송층(ETL)은 안트라센계 화합물을 포함하는 것일 수 있다. 다만, 이에 한정되는 것은 아니며, 전자 수송층(ETL)은 예를 들어, Alq3(Tris(8-hydroxyquinolinato)aluminum), 1,3,5-tri[(3-pyridyl)-phen-3-yl]benzene, 2,4,6-tris(3'-(pyridin-3-yl)biphenyl-3-yl)-1,3,5-triazine, 2-(4-(N-phenylbenzoimidazol-1-yl)phenyl)-9,10-dinaphthylanthracene, TPBi(1,3,5-Tri(1-phenyl-1H-benzo[d]imidazol-2-yl)benzene), BCP(2,9-Dimethyl-4,7-diphenyl-1,10-phenanthroline), Bphen(4,7-Diphenyl-1,10-phenanthroline), TAZ(3-(4-Biphenylyl)-4-phenyl-5-tert-butylphenyl-1,2,4-triazole), NTAZ(4-(Naphthalen-1-yl)-3,5-diphenyl-4H-1,2,4-triazole), tBu-PBD(2-(4-Biphenylyl)-5-(4-tert-butylphenyl)-1,3,4-oxadiazole), BAlq(Bis(2-methyl-8-quinolinolato-N1,O8)-(1,1'-Biphenyl-4-olato)aluminum), Bebq2(berylliumbis(benzoquinolin-10-olate)), ADN(9,10-di(naphthalene-2-yl)anthracene), BmPyPhB(1,3-Bis[3,5-di(pyridin-3-yl)phenyl]benzene), TSPO1(diphenyl(4-(triphenylsilyl)phenyl)phosphine oxide) 및 이들의 혼합물을 포함하는 것일 수 있다.
공통 전극(CE)은 Ag, Mg, Cu, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, Li, Ca, LiF, Mo, Ti, W, In, Sn, 및 Zn 중 선택되는 적어도 하나, 이들 중 선택되는 2종 이상의 화합물, 이들 중 선택되는 2종 이상의 혼합물, 또는 이들의 산화물을 포함하는 것일 수 있다.
공통 전극(CE)은 투과형 전극, 반투과형 전극 또는 반사형 전극일 수 있다. 공통 전극(CE)이 투과형 전극인 경우, 공통 전극(CE)은 투명 금속 산화물, 예를 들어, ITO(indium tin oxide), IZO(indium zinc oxide), ZnO(zinc oxide), ITZO(indium tin zinc oxide) 등으로 이루어질 수 있다.
공통 전극(CE)이 반투과형 전극 또는 반사형 전극인 경우, 공통 전극(CE)은 Ag, Mg, Cu, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, Li, Ca, LiF/Ca(LiF와 Ca의 적층 구조), LiF/Al(LiF와 Al의 적층 구조), Mo, Ti, Yb, W 또는 이들을 포함하는 화합물이나 혼합물(예를 들어, AgMg, AgYb, 또는 MgYb)을 포함할 수 있다. 또는 공통 전극(CE)은 상기 물질로 형성된 반사막이나 반투과막 및 ITO(indium tin oxide), IZO(indium zinc oxide), ZnO(zinc oxide), ITZO(indium tin zinc oxide) 등으로 형성된 투명 도전막을 포함하는 복수의 층 구조일 수 있다. 예를 들어, 공통 전극(CE)은 상술한 금속재료, 상술한 금속재료들 중 선택된 2종 이상의 금속재료들의 조합, 또는 상술한 금속재료들의 산화물 등을 포함하는 것일 수 있다.
일 실시예에 따른 표시 패널(DP)은 무기 흡수층(IF)의 상부 또는 하부에 배치된 캡핑층(CPL)을 더 포함할 수 있다. 캡핑층(CPL)은 다층 또는 단층을 포함할 수 있다.
일 실시예에서, 캡핑층(CPL)은 유기층 또는 무기층일 수 있다. 예를 들어, 캡핑층(CPL)이 무기물을 포함하는 경우, 무기물은 LiF 등의 알칼리금속 화합물, MgF2 등의 알칼리토금속 화합물, SiON, SiNX, SiOy 등을 포함하는 것일 수 있다.
예를 들어, 캡핑층(CPL)이 유기물을 포함하는 경우, 유기물은 α-NPD, NPB, TPD, m-MTDATA, Alq3, CuPc, TPD15(N4,N4,N4',N4'-tetra (biphenyl-4-yl) biphenyl-4,4'-diamine), TCTA(4,4',4"- Tris (carbazol sol-9-yl) triphenylamine) 등을 포함하거나, 에폭시 수지, 또는 메타크릴레이트와 같은 아크릴레이트를 포함할 수 있다.
도 7a 및 도 7b를 참조하면, 캡핑층(CPL)은 무기 흡수층(IF) 상부에 배치된 것일 수 있다. 일 실시예에서 캡핑층(CPL)은 제1 내지 제3 표시 영역(DP-A1, DP-A2, DP-A3) 전체에서 공통층으로 제공되는 것일 수 있다.
소자 영역(EA)에서 캡핑층(CPL)은 무기 흡수층(IF) 상에 배치되고, 투과 영역(TA)에서 캡핑층(CPL)은 패턴층(WAL) 상에 배치되는 것일 수 있다. 예를 들어, 캡핑층(CPL)은 소자 영역(EA)에서 무기 흡수층(IF) 상에 직접 배치되고, 투과 영역(TA)에서 패턴층(WAL) 상에 직접 배치되는 것일 수 있다. 캡핑층(CPL)은 무기 흡수층(IF) 및 패턴층(WAL)을 커버하며 배치된 것일 수 있다.
봉지층(TFE)은 발광 소자층(DP-LD) 상에 배치될 수 있다. 봉지층(TFE)은 순차적으로 적층된 무기층/유기층/무기층의 구조를 포함할 수 있으나, 봉지층(TFE)을 구성하는 층들이 이에 제한되는 것은 아니다.
봉지층(TFE)의 무기층들은 수분 및 산소로부터 발광 소자층(DP-LD)을 보호하고, 유기층은 먼지 입자와 같은 이물질로부터 발광 소자층(DP-LD)을 보호할 수 있다. 무기층들은 실리콘나이트라이드층, 실리콘옥시나이트라이드층, 실리콘옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층 등을 포함할 수 있다. 유기층은 아크릴 계열 유기층을 포함할 수 있고, 이에 제한되지 않는다.
일 실시예에서, 센서층(TP)은 표시 패널(DP) 상에 배치될 수 있다. 센서층(TP)은 센서, 입력 감지층, 또는 입력 감지 패널로 지칭될 수 있다. 센서층(TP)은 감지 베이스층(BS-TP), 제1 도전층(CL1), 감지 절연층(IL) 및 제2 도전층(CL2)을 포함할 수 있다.
감지 베이스층(BS-TP)은 표시 패널(DP) 상에 직접 배치될 수 있다. 감지 베이스층(BS-TP)은 실리콘나이트라이드, 실리콘옥시나이트라이드, 및 실리콘옥사이드 중 적어도 어느 하나를 포함하는 무기층일 수 있다. 또는 감지 베이스층(BS-TP)은 에폭시 수지, 아크릴 수지, 또는 이미드 계열 수지를 포함하는 유기층일 수도 있다. 감지 베이스층(BS-TP)은 단층 구조를 갖거나, 제3 방향축(DR3) 방향을 따라 적층된 다층 구조를 가질 수 있다.
제1 도전층(CL1) 및 제2 도전층(CL2) 각각은 단층구조를 갖거나, 제3 방향축(DR3) 방향을 따라 적층된 다층 구조를 가질 수 있다. 단층구조의 도전층은 금속층 또는 투명 도전층을 포함할 수 있다. 금속층은 몰리브덴, 은, 티타늄, 구리, 알루미늄, 또는 이들의 합금을 포함할 수 있다. 투명 도전층은 인듐주석산화물(indium tin oxide, ITO), 인듐아연산화물(indium zinc oxide, IZO), 산화아연(zinc oxide, ZnO), 과산화아연(zinc peroxide, ZnO2), 또는 인듐아연주석산화물(indium zinc tin oxide, IZTO) 등과 같은 투명한 전도성산화물을 포함할 수 있다. 그밖에 투명 도전층은 PEDOT과 같은 전도성 고분자, 금속 나노 와이어, 그라핀 등을 포함할 수 있다.
다층구조의 도전층은 금속층들을 포함할 수 있다. 금속층들은 예컨대 티타늄/알루미늄/티타늄의 3층 구조를 가질 수 있다. 다층구조의 도전층은 적어도 하나의 금속층 및 적어도 하나의 투명 도전층을 포함할 수 있다.
감지 절연층(IL)은 제1 도전층(CL1)과 제2 도전층(CL2) 사이에 배치될 수 있다. 감지 절연층(IL)은 무기막을 포함할 수 있다. 무기막은 알루미늄옥사이드, 티타늄옥사이드, 실리콘옥사이드, 실리콘나이트라이드, 실리콘옥시나이트라이드, 지르코늄옥사이드, 및 하프늄옥사이드 중 적어도 하나를 포함할 수 있다.
또는 감지 절연층(IL)은 유기막을 포함할 수 있다. 유기막은 아크릴계 수지, 메타크릴계 수지, 폴리이소프렌, 비닐계 수지, 에폭시계 수지, 우레탄계 수지, 셀룰로오스계 수지, 실록산계 수지, 폴리이미드계 수지, 폴리아미드계 수지 및 페릴렌계 수지 중 적어도 어느 하나를 포함할 수 있다.
일 실시예에서, 반사 조정층(RCL)은 센서층(TP) 상에 배치될 수 있다. 반사 조정층(RCL)은 분할층(BM)을 더 포함할 수 있다.
분할층(BM)을 구성하는 물질은 광을 흡수하는 물질이라면 특별히 한정되지 않는다. 분할층(BM)은 블랙컬러를 갖는 층으로, 일 실시예에서 분할층(BM)은 블랙 성분(black coloring agent)을 포함할 수 있다. 블랙 성분은 블랙 염료, 블랙 안료를 포함할 수 있다. 블랙 성분은 카본 블랙, 크롬과 같은 금속 또는 이들의 산화물을 포함할 수 있다.
분할층(BM)은 센서층(TP)의 제2 도전층(CL2)을 커버할 수 있다. 분할층(BM)은 제2 도전층(CL2)에 의한 외부광 반사를 방지할 수 있다. 분할층(BM)은 제2 표시 영역(DP-A2) 및 제3 표시 영역(DP-A3)과 중첩하며, 제1 표시 영역(DP-A1)과 비중첩할 수 있다. 즉, 제1 표시 영역(DP-A1)과 중첩하는 분할층(BM)의 일부분은 제거될 수 있다. 따라서, 제1 표시 영역(DP-A1)에서의 투과율이 보다 향상될 수 있다.
반사 조정층(RCL)은 제1 표시 영역(DP-A1), 제2 표시 영역(DP-A2), 및 제3 표시 영역(DP-A3)에 배치된 것일 수 있다. 일 실시예에서, 반사 조정층(RCL)은 투과 영역(TA)에 미배치되는 것일 수 있다.
일 실시예의 전자 장치는 발광 소자층 상에 배치된 무기 흡수층과 무기 흡수층 상에 배치된 반사 조정층을 포함하여 반사광에 의한 반사율이 저감된 특성을 나타낼 수 있다. 또한, 일 실시예의 전자 장치는 일부 영역에서 무기 흡수층 및 반사 조정층이 제거되도록 패터닝된 구조를 포함하여 향상된 투과율 특성을 나타낼 수 있다. 일 실시예의 전자 장치는 전자 모듈과 중첩하는 일부 영역에서 무기 흡수층과 반사 조정층이 제거된 표시 모듈의 구조를 포함하여 전자 모듈의 감도가 개선된 효과를 나타낼 수 있다.
이하 도 8 내지 도 11은 일 실시예에 따른 표시 모듈에 대한 단면도이다. 도 8 내지 도 11을 참조하여 설명하는 일 실시예에 대한 설명에 있어서, 도 1 내지 도 7b 등을 참조하여 설명한 내용과 중복되는 내용은 다시 설명하지 않으며 차이점을 위주로 설명한다.
도 8 내지 도 10에서는 제1 표시 영역에 해당하는 표시 모듈의 일부를 도시하였으며, 회로층 및 센서층을 하나의 층으로 도시하였으나, 상술한 도 7a 및 도 7b에서 도시된 내용이 동일하게 적용될 수 있다.
도 8은 일 실시예에 따른 표시 모듈의 단면도이다. 도 8에서는 제1 표시 영역(DP-A1)에 해당하는 표시 모듈(DM)의 일부를 도시하였다. 도 8에 도시된 일 실시예에 따른 표시 모듈(DM)은 도 7b에서 도시된 실시예와 비교하여 발광 소자(LD1)에 정공 주입층(HIL) 및 전자 주입층(EIL)을 더 포함하는 것에서 차이가 있다. 또한, 도 8에 도시된 일 실시예에서 발광 소자(LD1)는 보조 발광층(EL1-S)을 더 포함하는 것일 수 있다.
발광 소자(LD1)는 제1 화소 전극(AE1)과 정공 수송층(HTL) 사이에 배치된 정공 주입층(HIL), 전자 수송층(ETL)과 공통 전극(CE) 사이에 배치된 전자 주입층(EIL), 및 발광층(EL1) 하부에 배치된 보조 발광층(EL1-S)을 더 포함할 수 있다. 한편, 일 실시예에서 보조 발광층(EL1-S)은 생략될 수도 있다. 정공 주입층(HIL)과 정공 수송층(HTL)은 하나의 층으로 정공 수송 영역으로 제공될 수도 있다. 또한, 발광 소자(LD1)는 정공 수송층(HTL) 상에 배치된 전자 저지층 등의 구성을 더 포함할 수도 있다.
보조 발광층(EL1-S)은 발광층(EL1)이 방출하는 광의 파장에 따라 다른 두께로 제공될 수 있으며, 보조 발광층(EL1-S)을 배치하여 발광 소자(LD1)에서의 공진 거리를 조절할 수 있다. 또한, 발광 소자(LD1)는 보조 발광층(EL1-S)을 더 포함하여 발광층(EL1)에서 방출되는 광의 색순도를 높일 수도 있다.
정공 주입층(HIL)은 상술한 정공 수송층(HTL)에서 사용되는 유기 재료를 포함하는 것일 수 있다. 정공 주입층(HIL)은 상술한 정공 수송층(HTL)에서 사용되는 유기 재료들 중 정공 수송층(HTL)과 상이한 유기 재료가 선택되어 포함된 것일 수 있다.
전자 주입층(EIL)은 LiF, NaCl, CsF, RbCl, RbI, CuI, KI와 같은 할로겐화 금속, Yb와 같은 란타넘족 금속, 또한 상기의 할로겐화 금속과 란타넘족 금속의 공증착 재료를 포함할 수 있다. 예를 들어, 전자 주입층(EIL)은 공증착 재료로 KI:Yb, RbI:Yb 등을 포함할 수 있다. 한편, 전자 주입층(EIL)은 Li2O, BaO 와 같은 금속 산화물, 또는 Liq(8-hydroxyl-Lithium quinolate) 등이 사용될 수 있으나 실시예가 이에 한정되는 것은 아니다. 전자 주입층(EIL)은 또한 전자 수송 물질과 절연성의 유기 금속염(organo metal salt)이 혼합된 물질로 이루어질 수 있다. 유기 금속염은 에너지 밴드 갭(energy band gap)이 대략 4eV 이상의 물질이 될 수 있다. 구체적으로 예를 들어, 유기 금속염은 금속 아세테이트(metal acetate), 금속 벤조에이트(metal benzoate), 금속 아세토아세테이트(metal acetoacetate), 금속 아세틸아세토네이트(metal acetylacetonate) 또는 금속 스테아레이트(stearate)를 포함할 수 있다. 전자 주입층(EIL)은 플루오르계 화합물을 포함하는 패턴층(WAL)과의 접착이 용이하지 않은 금속 재료를 포함하는 것일 수 있다.
일 실시예에서, 정공 주입층(HIL), 정공 수송층(HTL), 및 전자 수송층(ETL)은 소자 영역(EA) 및 투과 영역(TA)에서 공통층으로 제공되는 것일 수 있다. 또한, 전자 주입층(EIL)은 소자 영역(EA)에 배치되고 투과 영역(TA)에 미배치되는 것일 수 있다. 전자 주입층(EIL)은 패턴층(WAL)과 비중첩하는 것일 수 있다.
일 실시예에서, 전자 주입층(EIL), 공통 전극(CE), 및 무기 흡수층(IF)은 패턴층(WAL)과 비중첩하는 것일 수 있다. 캡핑층(CPL)은 무기 흡수층(IF) 상부에 배치되고, 캡핑층(CPL)은 무기 흡수층(IF) 및 패턴층(WAL)을 커버하면서 배치된 것일 수 있다. 도 8에 도시된 일 실시예에서, 패턴층(WAL)은 전자 수송층(ETL)에 상에 배치되며, 전자 주입층(EIL)과 동일한 층에 위치하는 것일 수 있다.
도 9는 일 실시예에 따른 표시 모듈을 나타낸 단면도이다. 도 9에 도시된 일 실시예에 따른 표시 모듈(DM-a)은 도 8에 도시된 일 실시예의 표시 모듈(DM)과 비교하여 표시 패널(DP)에 상부 패턴층(WAL2)을 더 포함하고, 캡핑층(CPL)이 무기 흡수층(IF) 하부에 배치된 것에서 차이가 있다.
일 실시예에서, 캡핑층(CPL)은 무기 흡수층(IF) 하부에 배치된 것일 수 있다. 캡핑층(CPL)은 소자 영역(EA) 및 투과 영역(TA) 모두에 공통층으로 제공된 것일 수 있다. 소자 영역(EA)에서 캡핑층(CPL)은 공통 전극(CE)과 무기 흡수층(IF) 사이에 배치된 것일 수 있다.
표시 패널(DP)의 투과 영역(TA)은 전자 수송층(ETL) 상에 배치된 패턴층(WAL1), 패턴층(WAL1) 상에 배치된 캡핑층(CPL), 캡핑층(CPL) 상에 배치된 상부 패턴층(WAL2)을 포함하는 것일 수 있다. 표시 패널(DP)의 투과 영역(TA)은 공통 전극(CE) 및 무기 흡수층(IF)을 미포함하는 것일 수 있다.
도 9에 도시된 일 실시예에서, 상부 패턴층(WAL2)은 플루오르계 화합물을 포함하는 것일 수 있다. 예를 들어, 상부 패턴층(WAL2)은 패턴층(WAL1)과 동일한 물질로 형성된 것일 수 있다.
일 실시예의 표시 모듈(DM-a)에서 투과 영역(TA)은 패턴층(WAL1)을 포함하고, 패턴층(WAL1)에 의해 전자 주입층(EIL) 및 공통 전극(CE)이 패터닝될 수 있다. 전자 주입층(EIL) 및 공통 전극(CE)은 패턴층(WAL1)과 비중첩하도록 형성될 수 있다. 일 실시예의 표시 모듈(DM-a)에서 투과 영역(TA)은 상부 패턴층(WAL2)을 포함하고, 상부 패턴층(WAL2)에 의해 무기 흡수층(IF)이 패터닝될 수 있다. 무기 흡수층(IF)은 상부 패턴층(WAL2)과 비중첩하도록 형성될 수 있다.
도 9에 도시된 일 실시예의 표시 모듈(DM-a)에서 무기 흡수층(IF)이 캡핑층(CPL) 상부에 배치되어 반사율 저감 효과가 보다 개선될 수 있다.
도 10은 일 실시예에 따른 표시 모듈을 나타낸 단면도이다. 도 10에 도시된 일 실시예에 따른 표시 모듈(DM-b)은 도 8에 도시된 일 실시예의 표시 모듈(DM)과 비교하여 표시 패널(DP)의 투과 영역(TA)에 캡핑층(CPL)이 미배치된 것에서 차이가 있다. 또한, 도 10에 도시된 일 실시예의 경우 도 8에 도시된 실시예와 비교하여 캡핑층(CPL)이 무기 흡수층(IF) 하부에 배치된 것에서 차이가 있다.
도 10을 참조하면, 일 실시예의 표시 모듈(DM-b)은 표시 패널(DP)의 투과 영역(TA)에 비중첩하는 무기 흡수층(IF)과 캡핑층(CPL)을 포함하는 것일 수 있다. 무기 흡수층(IF) 및 캡핑층(CPL)은 패턴층(WAL)과 비중첩하는 것일 수 있다.
일 실시예의 표시 모듈(DM-b)에서 공통 전극(CE), 캡핑층(CPL), 및 무기 흡수층(IF)은 패턴층(WAL)을 이용하여 패터닝되어 형성된 것일 수 있다. 일 실시예의 표시 모듈(DM-b)은 투과 영역(TA)에서 캡핑층(CPL)과 무기 흡수층(IF)이 모두 제거된 구조를 가짐으로써 보다 개선된 투과율 특성을 나타낼 수 있다.
한편, 도 10에서 캡핑층(CPL)이 무기 흡수층(IF) 하부에 배치된 것으로 도시되었으나, 실시예가 이에 한정되는 것은 아니며, 캡핑층(CPL)이 무기 흡수층(IF) 상부에 배치되며, 패턴층(WAL)과 비중첩하도록 패터닝되어 제공된 것일 수 있다.
도 11은 일 실시예의 표시 모듈에 대한 단면도이다. 도 11은 제1 표시 영역(DP-A1)과 제3 표시 영역(DP-A3)을 포함하는 표시 모듈의 일부를 나타낸 것이다.
도 11을 참조하면, 일 실시예의 표시 모듈(DM-c)은 도 7b에 도시된 일 실시예의 표시 모듈(DM)과 비교하여 화소 정의 패턴(PDP) 또는 화소 정의막(PDL) 상으로 연장되어 배치된 패턴층(WAL-a)을 포함하는 것에서 차이가 있다.
도 7b에 도시된 일 실시예와 비교하여 도 11에 도시된 일 실시예의 표시 모듈(DM-c)은 투과 영역(TA)에 배치된 메인 패턴층(WAL-M) 및 메인 패턴층(WAL-M)에서 연장되어 화소 정의 패턴(PDP) 또는 화소 정의막(PDL)에 중첩하는 보조 패턴층(WAL-S1, WAL-S2)을 포함하는 패턴층(WAL-a)을 포함하는 것일 수 있다. 메인 패턴층(WAL-M) 및 보조 패턴층(WAL-S1, WAL-S2)은 플루오르계 화합물을 포함하여 형성된 것일 수 있다. 메인 패턴층(WAL-M) 및 보조 패턴층(WAL-S1, WAL-S2)은 동일한 재료로 형성되며, 일체로 형성된 것일 수 있다.
일 실시예에서, 공통 전극(CE) 및 무기 흡수층(IF)은 메인 패턴층(WAL-M) 및 보조 패턴층(WAL-S1, WAL-S2)과 비중첩하는 것일 수 있다. 보조 패턴층(WAL-S1, WAL-S2)을 더 포함하는 패턴층(WAL-a)에 의하여 공통 전극(CE) 및 무기 흡수층(IF)이 화소 정의 패턴(PDP) 또는 화소 정의막(PDL)에 비중첩하도록 패터닝되어 제공될 수 있다.
한편, 도시되는 않았으나, 발광 소자(LD1, LD3)는 전자 주입층(EIL, 도 8)을 더 포함할 수 있으며, 전자 주입층(EIL, 도 8)도 패턴층(WAL-a)과 비중첩하도록 패터닝되어 제공될 수 있다.
아래 표 1은 본 발명의 전자 장치의 실시예와 비교예 전자 장치의 표시 품질 특성을 비교하여 나타낸 것이다. 표 1에서는 백색광에서의 전류 효율, SCI 반사율, 반사색의 색좌표를 비교하여 나타내었다.
표 1에서 비교예는 실시예에서의 반사 조정층과 무기 흡수층에 해당하는 구성을 미포함하며, 센서층 상에 편광판을 포함하는 전자 장치의 구조에 해당한다. 또한, 표 1에서 실시예는 도 9에 도시된 제1 표시 영역의 구조를 갖는 전자 장치의 구조에 해당한다.
| 항목 | 비교예 | 실시예 |
| White 효율 | 100% | 125% |
| SCI 반사율 | 4.8% | 5.3% |
| 반사색 | -2≤a*≤2 -1.5≤b*≤0.5 |
a*=0.9 b*=-0.6 |
표 1의 결과를 참조하면, 비교예의 White 효율을 100%로 할 때 실시예는 비교예 대비 향상된 전류 효율 특성을 나타내었다. 이는 비교예와 비교하여 실시예가 제1 표시 영역에서 향상된 투과율 특성을 가질 수 있어, 개선된 광 효율의 표시 품질을 나타내는 것으로 확인될 수 있다.
또한, SCI 반사율에 대하여는 편광판을 반사 방지 부재로 사용한 비교예와 반사 조정층 및 무기 흡수층을 반사 방지 부재로 사용한 실시예가 유사한 수준으로 나타났다. 반사색에 있어서도, 실시예는 반사색의 색좌표 스펙의 범위에 포함되는 색좌표 값을 나타내었다.
즉, 실시예의 전자 장치는 반사 조정층 및 무기 흡수층을 반사 방지 부재로 사용하여 양호한 저반사 특성을 나타내면서, 일부 표시 영역에서 무기 흡수층 등이 제거된 표시 패널 구조를 포함함으로써 우수한 전류 효율 특성을 동시에 나타내어 개선된 표시 품질을 가질 수 있다.
도 12 내지 도 14는 일 실시예의 전자 장치에 포함된 일 실시예에 따른 전자 모듈을 도시하였다. 도 12 내지 도 14에 대한 설명에 있어서 도 1 내지 도 11을 참조하여 설명한 내용과 중복되는 내용은 다시 설명하지 않으며 차이점을 위주로 설명한다.
도 12를 참조하면 일 실시예의 표시 모듈(DM-R)은 표시 패널(DP), 봉지 기판(BL), 센서층(TP), 및 반사 조정층(RCL-R)을 포함하는 것일 수 있다.
도 12에 도시된 일 실시예의 표시 모듈(DM-R)은 도 3에 도시된 일 실시예의 표시 모듈(DM)과 비교하여 발광 소자층(DP-LD) 상에 배치된 봉지층(TFE)을 대신하여 표시 패널(DP)과 이격되어 표시 패널(DP) 상에 배치된 봉지 기판(BL)을 포함하는 것에서 차이가 있다.
봉지 기판(BL)은 표시 패널(DP)의 발광 소자층(DP-LD)을 밀봉하는 별도의 부재일 수 있다. 예를 들어, 봉지 기판(BL)은 유리 기판일 수 있다.
표시 패널(DP)의 베이스층(BS)과 봉지 기판(BL)은 봉지부(FR)로 결합될 수 있다. 봉지부(FR)는 글래스 프릿(Glass flit)을 포함하는 것일 수 있다. 봉지부(FR)는 적어도 하나의 무기 재료를 더 포함할 수 있다. 봉지부(FR)는 베이스층(BS)과 봉지 기판(BL) 사이에 배치되고 베이스층(BS)과 봉지 기판(BL) 각각의 테두리를 따라 배치된 것일 수 있다. 봉지부(FR)에 의해 표시 패널(DP)과 봉지 기판(BL) 사이의 공간이 밀봉될 수 있다.
봉지부(FR)에 의해 밀봉된 공간(FA)은 진공 상태일 수 있다. 또한, 이와 달리 밀봉된 공간(FA)은 비활성 기체인 N2로 채워지거나, 또는 절연 물질로 채워질 수 있다.
봉지 기판(BL) 상에 센서층(TP)이 배치될 수 있다. 센서층(TP)은 별도의 부재로 봉지 기판(BL) 상에 제공될 수 있다.
또한, 일 실시예의 표시 모듈(DM-R)은 센서층(TP) 상에 배치된 반사 조정층(RCL-R)을 포함할 수 있다. 한편, 도 12에 도시되는 않았으나, 일 실시예의 표시 모듈(DM-R)은 표시 패널(DP)에 무기 흡수층을 포함하고, 무기 흡수층과 반사 조정층을 모두 포함하는 표시 모듈(DM-R)은 외부광 또는 표시 패널 내부의 금속층들에 의한 반사광이 저감된 특성을 나타낼 수 있다.
도 13은 일 실시예의 표시 모듈을 나타낸 단면도이다. 표시 모듈(DM)은 베이스층(BS), 회로층(DP-CL), 발광 소자층(DP-LD)를 포함하는 표시 패널(DP)을 포함할 수 있다. 표시 패널(DP)은 무기 흡수층(IF) 및 캡핑층(CPL)을 포함하는 것일 수 있다.
일 실시예에서 표시 모듈(DM)은 발광 영역(PXA) 및 비발광 영역(NPXA)을 포함할 수 있다. 발광 영역(PXA)은 발광 소자(LD)에서 방출되는 광이 방출되는 영역일 수 있다. 비발광 영역(NPXA)은 발광 영역(PXA)을 감싸고 배치될 수 있다. 이웃하는 발광 영역들(PXA) 사이에 비발광 영역(NPXA)이 배치될 수 있다.
회로층(DP-CL)은 베이스층(BS) 상에 배치될 수 있다. 회로층(DP-CL)은 절연층, 반도체 패턴, 도전 패턴, 및 신호 라인 등을 포함할 수 있다. 코팅, 증착 등의 방식으로 절연층, 반도체층, 및 도전층이 베이스층(BS) 위에 형성되고, 이후, 복수 회의 포토리소그래피 공정을 통해 절연층, 반도체층, 및 도전층이 선택적으로 패터닝(patterning)될 수 있다. 이 후, 회로층(DP-CL)에 포함된 반도체 패턴, 도전 패턴, 및 신호 라인이 형성될 수 있다.
일 실시예에서 회로층(DP-CL)은 트랜지스터, 버퍼층 및 복수 개의 절연층들을 포함할 수 있다. 화소 전극(AE)은 회로층(DP-CL)의 구성과 전기적으로 연결될 수 있다.
회로층(DP-CL) 상에 발광 소자(LD)를 포함하는 발광 소자층(DP-LD)이 배치된다. 발광 소자층(DP-LD)은 화소 정의막(PDL) 및 발광 소자(LD)를 포함하는 것일 수 있다.
발광 소자(LD)는 화소 전극(AE), 발광층(EML), 및 공통 전극(CE)을 포함하는 것일 것 있다. 또한, 발광 소자(LD)는 정공 주입층(HIL), 정공 수송층(HTL), 전자 수송층(ETL), 및 전자 주입층(EIL)을 더 포함할 수 있다.
화소 정의막(PDL)에 개구부(PDL-OP)가 정의될 수 있고, 개구부(PDL-OP)는 화소 전극(AE)의 적어도 일부분을 노출시킨다. 본 실시예에서 발광 영역(PXA)은 개구부(PDL-OP)에 의해 노출된 화소 전극(AE)의 일부 영역에 대응하게 정의되었다. 비발광 영역(NPXA)은 발광 영역(PXA)을 에워쌀 수 있다.
한편, 일 실시예에서 화소 정의막(PDL)은 광을 흡수하는 성질을 가질 수 있으며, 예를 들어, 화소 정의막(PDL)은 블랙의 색상을 가질 수 있다. 화소 정의막(PDL)은 블랙 성분(black coloring agent)을 포함할 수 있다. 블랙 성분은 블랙 염료, 블랙 안료를 포함할 수 있다. 블랙 성분은 카본 블랙, 크롬과 같은 금속 또는 이들의 산화물을 포함할 수 있다.
정공 주입층(HIL) 및 정공 수송층(HTL)은 화소 전극(AE)과 발광층(EML) 사이에 배치될 수 있다. 정공 주입층(HIL) 및 정공 수송층(HTL)은 발광 영역(PXA)과 비발광 영역(NPXA) 전체와 중첩하도록 공통층으로 배치될 수 있다. 하지만, 실시예가 이에 한정되는 것은 아니며, 정공 주입층(HIL) 및 정공 수송층(HTL) 중 일부는 발광 영역(PXA)에 중첩하고 비발광 영역(NPXA) 일부와 비중첩하도록 패터닝되어 제공될 수도 있다. 발광 소자(LD)에서 정공 주입층(HIL) 및 정공 수송층(HTL) 중 어느 하나는 생략되거나, 또는 발광 소자(LD)는 정공 수송층(HTL) 상에 배치되는 전자 저지층 등을 더 포함할 수 있다.
발광층(EML)은 정공 수송층(HTL) 상에 배치된다. 발광층(EML)은 개구부(PDL-OP)에 배치될 수 있다. 즉, 발광층(EML)은 화소 정의막(PDL)으로 구분되는 발광 영역(PXA)에 대응하도록 분리되어 형성될 수 있다. 발광층(EML)이 개구부(PDL-OP) 각각에 분리되어 형성된 경우, 발광층들(EML) 각각은 청색, 적색, 및 녹색 중 적어도 하나의 색의 광을 발광할 수 있다. 발광층(EML)은 적색, 녹색, 또는 청색의 빛을 방출하는 형광 또는 인광 물질을 포함할 수 있다. 또한, 발광층(EML)은 금속 유기 착체를 발광 재료로 포함할 수 있다. 한편, 발광층(EML)은 발광 재료로 양자점을 포함할 수도 있다.
전자 수송층(ETL) 및 전자 주입층(EIL)은 발광층(EML)과 공통 전극(CE) 사이에 배치될 수 있다. 전자 수송층(ETL)은 발광 영역(PXA)과 비발광 영역(NPXA) 전체 중첩하도록 공통층으로 배치될 수 있다. 또한, 전자 주입층(EIL)은 발광 영역(PXA)과 중첩하며 비발광 영역(NPXA)의 적어도 일부와 비중첩하도록 패터닝되어 제공될 수 있다. 발광 소자(LD)에서 전자 수송층(ETL) 및 전자 주입층(EIL) 중 어느 하나는 생략되거나, 또는 발광 소자(LD)는 전자 수송층(ETL) 하부에 배치된 정공 저지층을 더 포함할 수 있다.
도 13을 참조하면, 일 실시예의 표시 모듈(DM-R)에서 무기 흡수층(IF)은 패턴층(WAL)과 비중첩하여 배치될 수 있다. 패턴층(WAL)은 비발광 영역(NPXA)에 배치된 것일 수 있다. 패턴층(WAL)은 화소 정의막(PDL) 상에 배치된 것일 수 있다.
패턴층(WAL)에 의해 공통 전극(CE) 및 무기 흡수층(IF)이 패터닝되어 제공될 수 있다. 공통 전극(CE) 및 무기 흡수층(IF)이 비발광 영역(NPXA)에 배치되지 않는 것일 수 있다.
일 실시예의 표시 모듈(DM-R)에서 화소 정의막(PDL)이 광을 흡수하는 성질을 가지는 것으로, 비발광 영역(NPXA)에 무기 흡수층(IF)이 미배치된 경우에도 화소 정의막(PDL)에서 광이 흡수되어 반사광이 저감될 수 있다. 또한, 비발광 영역(NPXA)에서 공통 전극(CE)과 무기 흡수층(IF)이 제거되어 표시 모듈(DM-R)은 개선된 투과율 특성을 나타낼 수 있다.
도 13에 도시된 일 실시예의 표시 모듈(DM-R)에서 캡핑층(CPL)은 무기 흡수층(IF) 상부에 배치될 수 있다. 캡핑층(CPL)은 발광 영역(PXA) 및 비발광 영역(NPXA) 전체에 공통층으로 제공될 수 있다. 또한, 도 13에 도시된 것과 달리 캡핑층(CPL)은 무기 흡수층(IF) 하부에 배치될 수도 있다.
반사 조정층(RCL-R)은 표시 패널(DP) 상부에 배치될 수 있다. 일 실시예의 표시 모듈(DM-R)은 표시 패널(DP)에 포함된 무기 흡수층(IF)과 반사 조정층(RCL-R)을 포함하여 외부광에 의한 반사, 또는 내부의 금속층들에 의한 반사를 저감시킬 수 있다.
일 실시예의 표시 모듈(DM-R)에서 반사 조정층(RCL-R)은 염료를 포함하는 것일 수 있다. 또한, 반사 조정층(RCL-R)은 염료 이외에 안료를 더 포함하는 것일 수 있다. 한편, 반사 조정층(RCL-R)은 분할층을 미포함하는 것일 수 있다.
도 14는 일 실시예에 따른 표시 모듈(DM-Ra)을 나타낸 단면도이다. 도 14에 도시된 일 실시예의 표시 모듈(DM-Ra)은 도 13에 도시된 일 실시예의 표시 모듈(DM-R)과 비교하여 캡핑층(CPL)이 비발광 영역(NPXA)에 비중첩하도록 패터닝되어 제공된 것에서 차이가 있다.
도 14에서 캡핑층(CPL)이 무기 흡수층(IF) 하부에 배치된 것으로 도시되었으나, 실시예가 이에 한정되는 것은 아니며, 캡핑층(CPL)이 무기 흡수층(IF) 상부에 배치되고, 패턴층(WAL)과 비중첩하도록 패터닝되어 제공된 것일 수 있다.
일 실시예의 표시 모듈(DM-Ra)에서 비발광 영역(NPXA)에서 화소 정의막(PDL)상에 패턴층(WAL)이 배치되고, 공통 전극(CE), 무기 흡수층(IF), 및 캡핑층(CPL)은 패턴층(WAL)과 비중첩하도록 패터닝되어 제공된 것일 수 있다.
일 실시예의 표시 모듈(DM-Ra)은 발광 소자층(DP-LD) 상에 배치된 무기 흡수층(IF)과 반사 조정층(RCL-R)을 포함하여 반사광이 저감된 특성을 나타낼 수 있다. 또한, 비발광 영역(NPXA)에서 공통 전극(CE), 무기 흡수층(IF), 및 캡핑층(CPL)이 제거되어 향상된 투과도 특성을 나타내며 이에 따라 일 실시예의 전자 장치는 개선된 표시 품질을 나타낼 수 있다.
일 실시예의 전자 장치는 일부 표시 영역에서 패턴층에 비중첩하도록 패터닝된 무기 흡수층을 표시 패널에 포함하고, 표시 패널 상에 배치되고 염료를 포함하는 반사 조정층을 포함하여 양호한 저반사 특성을 가지면서 향상된 투과율 특성을 나타낼 수 있다. 일 실시예의 전자 장치는 전자 모듈과 중첩하는 표시 영역의 일부에서 플루오르계 화합물을 포함하는 패턴층을 배치하여 무기 흡수층 등이 제거된 구조를 포함함으로써 우수한 표시 품질을 나타낼 수 있으며 전자 모듈의 감도가 개선된 특성을 나타낼 수 있다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다.
ED : 전자 장치 DM, DM-a, DM-b, DM-c : 발광 모듈
CM : 전자 모듈 EA : 소자 영역
TA : 투과 영역 WAL, WAL-a : 패턴층
IF : 무기 흡수층 RCL : 반사 제어층
CM : 전자 모듈 EA : 소자 영역
TA : 투과 영역 WAL, WAL-a : 패턴층
IF : 무기 흡수층 RCL : 반사 제어층
Claims (25)
- 전자 모듈;
상기 전자 모듈과 중첩하는 제1 표시 영역, 및 상기 전자 모듈과 비중첩하는 제2 표시 영역으로 구분되고, 발광 소자층, 상기 발광 소자층 상에 배치된 무기 흡수층, 및 상기 무기 흡수층 상에 배치된 봉지층을 포함하는 표시 패널; 및
상기 표시 패널 상에 배치되고, 염료를 포함하는 반사 조정층; 을 포함하고,
상기 제1 표시 영역은
화소 전극, 상기 화소 전극 상에 배치된 정공 수송층, 상기 정공 수송층 상에 배치된 발광층, 상기 발광층 상에 배치된 전자 수송층; 및 상기 전자 수송층 상에 배치된 공통 전극; 을 포함하는 소자 영역; 및
상기 소자 영역에 이웃하고, 상기 정공 수송층, 상기 전자 수송층, 및 상기 전자 수송층 상에 배치된 패턴층을 포함하고, 상기 발광층 및 상기 공통 전극을 미포함하는 투과 영역; 을 포함하고,
상기 무기 흡수층은 상기 소자 영역에 중첩하고 상기 투과 영역에 비중첩하는 전자 장치. - 제 1항에 있어서,
상기 패턴층은 플루오르계 화합물을 포함하는 전자 장치. - 제 1항에 있어서,
상기 패턴층은 상기 공통 전극 및 상기 무기 흡수층과 비중첩하는 전자 장치. - 제 1항에 있어서,
상기 표시 패널은 상기 무기 흡수층의 상부 또는 하부에 배치된 캡핑층을 더 포함하는 전자 장치. - 제 4항에 있어서,
상기 무기 흡수층은 상기 공통 전극과 상기 캡핑층 사이에 배치되고,
상기 캡핑층은 상기 소자 영역 및 상기 투과 영역에 중첩하는 전자 장치. - 제 4항에 있어서,
상기 캡핑층은 상기 공통 전극과 상기 무기 흡수층 사이에 배치되고,
상기 캡핑층은 상기 소자 영역 및 상기 투과 영역에 중첩하는 전자 장치. - 제 6항에 있어서,
상기 투과 영역은 상기 캡핑층 상에 배치되고, 플루오르계 화합물을 포함하는 상부 패턴층을 더 포함하고,
상기 무기 흡수층은 상기 상부 패턴층과 비중첩하는 전자 장치. - 제 1항에 있어서,
상기 무기 흡수층은 굴절률이 1 이상이고, 소멸계수가 5 이하인 단일 금속, 또는 합금을 포함하는 전자 장치. - 제 8항에 있어서,
상기 무기 흡수층은 전이금속, 전이후금속, 란타넘족 금속, 또는 이들 중 선택되는 두 개 이상의 금속들의 합금을 포함하는 전자 장치. - 제 1항에 있어서,
상기 반사 조정층은 상기 소자 영역에 중첩하고, 상기 투과 영역에 비중첩하는 전자 장치. - 제 1항에 있어서,
상기 반사 조정층은 최대 흡수 파장이 420nm 내지 510nm 범위에 있는 제1 염료, 및 최대 흡수 파장이 5500nm 내지 600nm 범위에 있는 제2 염료를 포함하는 전자 장치. - 제 1항에 있어서,
상기 반사 조정층은 포피린(porphyrin)계 염료 또는 테트라아자포피린(tetraazaporphyrin)계 염료를 포함하는 전자 장치. - 제 1항에 있어서,
상기 표시 패널과 상기 반사 조정층 사이에 배치된 센서층을 더 포함하고,
상기 센서층은
감지 베이스층;
상기 감지 베이스층 상에 배치된 제1 도전층;
상기 제1 도전층 상에 배치된 제2 도전층; 및
상기 제1 도전층과 상기 제2 도전층 사이에 배치된 감지 절연층; 을 포함하는 전자 장치. - 제 13항에 있어서,
싱기 반사 조정층은 상기 제2 도전층을 커버하는 분할층을 더 포함하고,상기 분할층은 상기 제1 표시 영역에 비중첩하는 전자 장치. - 제 13항에 있어서,
상기 센서층은 상기 봉지층 상에 직접 배치된 전자 장치. - 소자 영역과 투과 영역이 정의된 보조 표시 영역, 및 상기 보조 표시 영역과 인접한 주 표시 영역이 정의된 표시 패널; 및
상기 표시 패널 상에 배치된 반사 조정층; 을 포함하고,
상기 표시 패널은
베이스층;
상기 베이스층 상에 배치된 회로층;
상기 회로층 상에 배치된 발광 소자층;
상기 발광 소자층 상에 배치된 봉지층;
상기 투과 영역에서 상기 회로층과 상기 봉지층 사이에 배치된 패턴층; 및
상기 패턴층과 비중첩하여 상기 발광 소자층과 상기 봉지층 사이에 배치된 무기 흡수층; 을 포함하는 전자 장치. - 제 16항에 있어서,
상기 보조 표시 영역에서,
상기 발광 소자층은
상기 회로층 상에 배치되고 상기 투과 영역과 비중첩하는 화소 전극;
상기 화소 전극의 상면을 노출시키는 개구부가 정의된 화소 정의 패턴;
상기 화소 전극 상에 배치되고, 상기 소자 영역과 상기 투과 영역에서 공통층으로 제공된 정공 수송층;
상기 개구부 내에서 상기 정공 수송층 상에 배치된 발광층;
상기 발광층 상에 배치되고, 상기 소자 영역과 상기 투과 영역에서 공통층으로 제공된 전자 수송층; 및
상기 전자 수송층 상에 배치된 공통 전극; 을 포함하고,
상기 공통 전극은 상기 패턴층과 비중첩하는 전자 장치. - 제 17항에 있어서,
상기 표시 패널은 상기 발광 소자층과 상기 봉지층 사이에 배치된 캡핑층을 더 포함하는 전자 장치. - 제 18항에 있어서,
상기 캡핑층은 상기 무기 흡수층의 상면에 배치되고, 상기 소자 영역과 상기 투과 영역에서 공통층으로 제공된 전자 장치. - 제 18항에 있어서,
상기 캡핑층은 상기 무기 흡수층의 하면에 배치되고, 상기 소자 영역과 상기 투과 영역에서 공통층으로 제공되며,
상기 표시 패널은 상기 투과 영역에서 상기 캡핑층 상에 배치된 상부 패턴층을 더 포함하고,
상기 무기 흡수층은 상기 상부 패턴층과 비중첩하는 전자 장치. - 제 18항에 있어서,
상기 캡핑층은 상기 무기 흡수층의 상면 또는 하면에 배치되고,
상기 패턴층과 비중첩하는 전자 장치. - 제 17항에 있어서,
상기 표시 패널은 상기 패턴층에서 연장되어 상기 화소 정의 패턴 상에 배치된 보조 패턴층을 더 포함하고,
상기 무기 흡수층 및 상기 공통 전극은 상기 보조 패턴층과 비중첩하는 전자 장치. - 제 17항에 있어서,
상기 발광 소자층은 상기 전자 수송층과 상기 공통 전극 사이에 배치된 전자 주입층을 더 포함하고,
상기 전자 주입층은 상기 패턴층과 비중첩하는 전자 장치. - 제 16항에 있어서,
상기 반사 조정층은 최대 흡수 파장이 420nm 내지 510nm 범위에 있는 제1 염료, 및 최대 흡수 파장이 5500nm 내지 600nm 범위에 있는 제2 염료를 포함하고, 상기 반사 조정층은 상기 투과 영역에 비중첩하는 전자 장치. - 제 16항에 있어서,
상기 무기 흡수층은 전이금속, 전이후금속, 란타넘족 금속, 또는 이들 중 선택되는 두 개 이상의 금속들의 합금을 포함하는 전자 장치.
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