KR20230032316A - 프리 차지 회로 - Google Patents

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KR20230032316A
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한국항공우주연구원
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Abstract

본 발명은 프리 차지 회로에 관한 것으로, 본 발명에 따른 프리 차지 회로는 전원 입력단에 연결되는 제1 스위치, 상기 제1 스위치를 통해 상기 전원 입력단에 연결되는 제1 래칭 전류 리미터부, 일단은 상기 제1 래칭 전류 리미터부와 직렬 연결되고, 타단은 출력단에 연결되는 프리 차지(pre-charge) 저항, 상기 제1 스위치를 통해 상기 전원 입력단에 연결되고, 상기 프리 차지 저항과 상기 제1 래칭 전류 리미터부에 병렬 연결되는 제2 래칭 전류 리미터부, 및 제1 모드에서 상기 제1 스위치와 상기 제1 래칭 전류 리미터부를 온(ON)하고 상기 제2 래칭 전류 리미터부를 오프(OFF)하며, 제2 모드에서 상기 제1 스위치, 상기 제1 래칭 전류 리미터부 및 상기 제2 래칭 전류 리미터부를 모두 온하는 제어부를 포함한다.

Description

프리 차지 회로{Pre-charge Circuit}
본 발명은 프리 차지 회로에 관한 것으로, 보다 자세하게는 돌입전류 저감 및 2중 단락 전류 차단을 하는 프리 차지 회로에 관한 것이다.
일반적인 방식에서는 큰 입력 필터 커패시턴스를 가지는 부하의 돌입전류 저감을 위하여 프리 차지 저항(Pre-charge Resistor)을 사용한다.
도 1은 종래 프리 차지 회로를 예시한 도면이다.
도 1을 참조하면, 종래 일반적인 방식의 돌입전류 저감을 위한 프리 차지 회로는 온/오프(ON/OFF)를 위한 스위치로 릴레이(Relay)를 사용하여 부피와 무게, 가격적인 측면에서 단점을 가지고 있다. 그리고 릴레이 온/오프 시 발생하는 채터링(Chattering) 문제로 인해서 릴레이의 파손, 부하의 과도응답 시 비이상 동작을 발생시킬 수 있다. 또한 인공위성에서 사용 시, 부하의 단락에 대한 버스 전원의 보호가 불가능하기 때문에 추가적인 단락전류 제한 회로가 필요하다는 단점을 가진다.
도 2는 종래 프리 차지 회로에 단락 보호용 퓨즈가 설치된 예를 나타낸 것이다.
도 2를 참조하면, 부하의 단락에 대한 버스 보호를 위하여 퓨즈(Fuse)를 장착하는 경우, 퓨즈가 블로 아웃(Blow-out)되면서 부하 단락에 대해 버스 전원을 보호할 수 있지만, 인공위성의 경우 궤도 운영 중 퓨즈를 교체할 수 없기 때문에 해당 채널을 다시 쓰지 못하고 버리게 되는 경제성이 떨어지고 설계적인 취약점이 존재하게 된다.
본 발명이 해결하고자 하는 기술적 과제는 돌입전류 저감 및 2중 단락 전류 차단을 하는 프리 차지 회로를 제공하는 것이다.
상기한 기술적 과제를 해결하기 위한 본 발명에 따른 프리 차지 회로는 전원 입력단에 연결되는 제1 스위치, 상기 제1 스위치를 통해 상기 전원 입력단에 연결되는 제1 래칭 전류 리미터부, 일단은 상기 제1 래칭 전류 리미터부와 직렬 연결되고, 타단은 출력단에 연결되는 프리 차지(pre-charge) 저항, 상기 제1 스위치를 통해 상기 전원 입력단에 연결되고, 상기 프리 차지 저항과 상기 제1 래칭 전류 리미터부에 병렬 연결되는 제2 래칭 전류 리미터부, 및 제1 모드에서 상기 제1 스위치와 상기 제1 래칭 전류 리미터부를 온(ON)하고 상기 제2 래칭 전류 리미터부를 오프(OFF)하며, 제2 모드에서 상기 제1 스위치, 상기 제1 래칭 전류 리미터부 및 상기 제2 래칭 전류 리미터부를 모두 온하는 제어부를 포함한다.
상기 제1 래칭 전류 리미터부는, 상기 제1 스위치와 일단이 연결되는 제1 저항, 상기 제1 저항과 상기 프리 차지 저항 사이에 연결되는 제2 스위치, 상기 제1 저항에 흐르는 전류가 미리 정해진 세기 이상이면 상기 제2 스위치를 오프시키는 제1 전류 제한 회로부, 및 상기 제어부의 제어 신호에 따라 상기 제1 래칭 전류 리미터부를 온오프시키는 제3 스위치를 포함할 수 있다.
상기 제2 래칭 전류 리미터부는, 상기 제1 스위치와 일단이 연결되는 제2 저항, 상기 제2 저항과 상기 출력단 사이에 연결되는 제4 스위치, 상기 제2 저항에 흐르는 전류가 미리 정해진 세기 이상이면 상기 제4 스위치를 오프시키는 제2 전류 제한 회로부, 및 상기 제어부의 제어 신호에 따라 상기 제2 래칭 전류 리미터부를 온오프시키는 제5 스위치를 포함할 수 있다.
상기 제어부는, 상기 제1 래칭 전류 리미터부로부터 상기 제1 저항에 흐르는 전류가 미리 정해진 세기 이상에 대응하는 피드백 신호를 입력받거나, 상기 제2 래칭 전류 리미터부로부터 상기 제2 저항에 흐르는 전류가 미리 정해진 세기 이상에 대응하는 피드백 신호를 입력받으면, 상기 제1 스위치를 오프시킬 수 있다.
상기 제2 모드는 상기 제1 모드 이후 미리 정해진 시간 이후에 수행될 수 있다.
상기 제1 스위치, 상기 제2 스위치 및 상기 제4 스위치는 FET(field effect transistor)이고, 상기 제3 스위치 및 상기 제5 스위치는 BJT(Bipolar Junction Transistor)일 수 있다.
본 발명에 의하면 부하의 비이상적인 단락 상태에 대해서 각 분기(Branch)점에 단락전류 차단을 위한 래칭전류제한기(Latching Current Limiter)를 사용하여 버스 전원의 보호가 가능하다. 또한 상단의 LCL 스위치만 ON 하여 초기 충전을 하는 경우, 부하가 단락되어도 LCL에 의해서 해당 회로가 차단되고, 하단의 LCL 스위치를 ON 하여 부하의 정상 동작(Normal Operation)시에 발생하는 단락/과전류 상황에서도 해당 LCL에 의한 회로의 차단이 가능하기 때문에 버스 전원의 2중 보호가 가능하다는 장점을 가진다. 또한 릴레이를 사용하지 않고 FET를 사용하기 때문에 소자의 크기와 무게 저감이 가능하고, 퓨즈를 사용하지 않기 때문에 다시 회로를 킬 수 있다는(Resettable) 장점을 가진다.
도 1은 종래 프리 차지 회로를 예시한 도면이다.
도 2는 종래 프리 차지 회로에 단락 보호용 퓨즈가 설치된 예를 나타낸 것이다.
도 3은 본 발명의 일 실시예에 따른 프리 차지 회로의 구성을 간단하게 나타낸 도면이다.
도 4는 본 발명의 일 실시예에 따른 프리 차지 회로의 구성을 보다 자세하게 나타낸 회로도이다.
도 5는 본 발명의 일 실시예에 따른 프리 차지 회로의 정상 동작 시 신호 파형을 나타낸 도면이다.
도 6은 본 발명의 일 실시예에 따른 프리 차지 회로의 과전류 상황에서 신호 파형을 나타낸 도면이다.
도 7은 본 발명의 일 실시예에 따른 프리 차지 회로의 또 다른 과전류 상황에서 신호 파형을 나타낸 도면이다.
이하 첨부된 도면을 참조하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있는 바람직한 실시 예를 상세히 설명한다. 그러나 이들 실시 예는 본 발명을 보다 구체적으로 설명하기 위한 것으로, 본 발명의 범위가 이에 의하여 제한되지 않는다는 것은 당업계의 통상의 지식을 가진 자에게 자명할 것이다.
본 발명이 해결하고자 하는 과제의 해결 방안을 명확하게 하기 위한 발명의 구성을 본 발명의 바람직한 실시 예에 근거하여 첨부 도면을 참조하여 상세히 설명하되, 도면의 구성요소들에 참조번호를 부여함에 있어서 동일 구성요소에 대해서는 비록 다른 도면상에 있더라도 동일 참조번호를 부여하였으며 당해 도면에 대한 설명시 필요한 경우 다른 도면의 구성요소를 인용할 수 있음을 미리 밝혀둔다. 아울러 본 발명의 바람직한 실시 예에 대한 동작 원리를 상세하게 설명함에 있어 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명 그리고 그 이외의 제반 사항이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다.
덧붙여, 명세서 전체에서, 어떤 부분이 다른 부분과 '연결'되어 있다고 할때, 이는 '직접적으로 연결'되어 있는 경우뿐만 아니라, 그 중간에 다른 소자를 사이에 두고 '간접적으로 연결'되어 있는 경우도 포함한다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작, 또는 소자 외에 하나 이상의 다른 구성요소, 단계, 동작, 또는 소자의 존재 또는 추가를 배제하지 않는다.
도 3은 본 발명의 일 실시예에 따른 프리 차지 회로의 구성을 간단하게 나타낸 도면이다.
도 3을 참조하면, 본 발명에 따른 프리 차지(pre-charge) 회로(100)는 전원 공급부(10)와 부하(20) 사이에 배치된다. 본 발명에 따른 프리 차지 회로는 제1 스위치(SW1), 제1 래칭 전류 리미터부(LCL1), 프리 차지 저항(R) 및 제2 래칭 전류 리미터부(LCL2)를 포함하고, 전원 공급부(10)에서 입력되는 전원을 부하(20)에 공급할 수 있다.
본 발명에 따른 프리 차지 회로(100)는 돌입전류 저감을 위해서 프리 차지 저항(R)을 분기하여 사용하는 면에서 종래 방식과 동일하지만, 부하의 비이상적인 단락 상태에 대해서 각 분기(Branch)점에 단락 전류 차단을 위한 제1 래칭 전류 리미터부(LCL1) 및 제2 래칭 전류 리미터부(LCL2)를 사용하여 버스 전원의 보호가 가능하다.
본 발명에 따른 프리 차지 회로(100)는 상단의 제1 래칭 전류 리미터부(LCL1)만 온(ON) 하여 초기 충전을 하는 경우, 부하가 단락되어도 제1 래칭 전류 리미터부(LCL1)에 의해서 해당 회로가 차단된다. 그리고 하단의 제2 래칭 전류 리미터부(LCL2)를 온 하여 부하의 정상 동작(Normal Operation)시에 발생하는 단락/과전류 상황에서도 제2 래칭 전류 리미터부(LCL2)에 의한 회로의 차단이 가능하기 때문에 버스 전원의 2중 보호가 가능하다는 장점을 가진다.
도 4는 본 발명의 일 실시예에 따른 프리 차지 회로의 구성을 보다 자세하게 나타낸 회로도이다.
도 4를 참조하면, 제1 스위치(SW1)는 전원 공급부(10)로부터 전원이 입력되는 전원 입력단(11)에 연결되고, 제어부(FPGA)로부터 제어 신호에 따라 온오프될 수 있다.
제1 스위치(SW1)는 FET(field effect transistor)와 같은 스위칭 소자로 구현할 수 있다. 실시예에 따라 BJT(Bipolar Junction Transistor) 등의 다른 트랜지스터로 구현하는 것도 가능하다.
제1 래칭 전류 리미터부(LCL1)는 제1 스위치(SW1)를 통해 전원 입력단(11)에 연결되고, 프리 차지 저항(R)을 통해 출력단(21)에 연결된다.
프리 차지 저항(R)은 일단이 제1 래칭 전류 리미터부(LCL1)와 직렬 연결되고, 타단은 출력단(21)을 통해 부하(20)에 연결된다.
제1 래칭 전류 리미터부(LCL1)는 제1 스위치(SW1)와 일단이 연결되는 제1 저항(R1), 제1 저항(R1)과 프리 차지 저항(R) 사이에 연결되는 제2 스위치(SW2), 제1 저항(R1)에 흐르는 전류가 미리 정해진 세기 이상이면 제2 스위치(SW2)를 오프시키는 제1 전류 제한 회로부(CL1), 및 제어부(FPGA)의 제어 신호에 따라 제1 래칭 전류 리미터부(LCL1)를 온오프시키는 제3 스위치(SW3)를 포함할 수 있다.
도 4에서 도면을 간략하게 표현하기 위해 제1 전류 제한 회로부(CL1)를 블록으로 표현하였다. 제1 전류 제한 회로부(CL1)는, 제1 저항(R1)에 흐르는 전류가 미리 정해진 세기 이상이면, 제2 스위치(SW2)를 오프시키는 신호를 제2 스위치(SW2)로 출력되게 하고, 아울러 그에 대응하는 피드백 신호를 제어부(FPGA)에 출력하도록 아날로그 회로 소자들로 구현될 수 있다. 실시예에 따라서 제1 전류 제한 회로부(CL1)가 위와 같이 동작하도록 PLD(Programmable Logic Device)로 구현하는 것도 가능하다.
제2 스위치(SW2)는 FET와 같은 스위칭 소자로 구현할 수 있다. 실시예에 따라 BJT 등의 다른 트랜지스터로 구현하는 것도 가능하다.
제3 스위치(SW3)는 BJT로 구현된 것으로 예시하였으나 마찬가지로 다른 타입의 스위칭 소자로 구현하는 것도 가능하다.
제2 래칭 전류 리미터부(LCL2)는 제1 스위치(SW1)를 통해 전원 입력단에 연결되고, 프리 차지 저항(R)과 제1 래칭 전류 리미터부(LCL1)에 병렬 연결된다.
제2 래칭 전류 리미터부(LCL2)는 제1 스위치(SW1)와 일단이 연결되는 제2 저항(R2), 제2 저항(R2)과 출력단(21) 사이에 연결되는 제4 스위치(SW4), 제2 저항(R2)에 흐르는 전류가 미리 정해진 세기 이상이면 제4 스위치(SW4)를 오프시키는 제2 전류 제한 회로부(CL2), 및 제어부(FPGA)의 제어 신호에 따라 제2 래칭 전류 리미터부(LCL2)를 온오프시키는 제5 스위치(SW5)를 포함할 수 있다.
도 4에서 도면을 간략하게 표현하기 위해 제2 전류 제한 회로부(CL2)를 블록으로 표현하였다. 제2 전류 제한 회로부(CL2)는, 제2 저항(R2)에 흐르는 전류가 미리 정해진 세기 이상이면, 제4 스위치(SW4)를 오프시키는 신호를 제4 스위치(SW4)로 출력되게 하고, 아울러 그에 대응하는 피드백 신호를 제어부(FPGA)에 출력하도록 아날로그 회로 소자들로 구현될 수 있다. 실시예에 따라서 제2 전류 제한 회로부(CL2)가 위와 같이 동작하도록 PLD로 구현하는 것도 가능하다.
제4 스위치(SW4)는 FET와 같은 스위칭 소자로 구현할 수 있다. 실시예에 따라 BJT 등의 다른 트랜지스터로 구현하는 것도 가능하다.
제5 스위치(SW5)는 BJT로 구현된 것으로 예시하였으나 마찬가지로 다른 타입의 스위칭 소자로 구현하는 것도 가능하다.
제어부(FPGA)는 FPGA(Field Programmable Gate Array)와 같은 전자회로 소자로 구현할 수 있으며, 제1 모드에서 제1 스위치(SW1)와 제1 래칭 전류 리미터부(LCL1)를 온 시킬 수 있다. 제1 모드에서 제어부(FPGA)는 제2 래칭 전류 리미터부(LCL2)를 오프한다. 제1 모드는 초기 충전 동작 시 돌입 전류 저감 동작이 이루어지는 모드이다.
한편 제어부(FPGA)는 제2 모드에서 제1 스위치(SW1), 제1 래칭 전류 리미터부(LCL1) 및 제2 래칭 전류 리미터부(LCL2)를 모두 온 시킬 수 있다. 제2 모드는 제1 스위치(SW1)와 제1 래칭 전류 리미터부(LCL1)만 온 된 상태에서 돌입 전류 저감 동작이 이루어지고 부하의 전원이 안정화된 후의 동작 모드이다.
제1 모드 이후 미리 정해진 시간이 경과하면 제2 모드가 자동으로 수행되게 구현하거나, 또는 사용자가 돌입 전류 저감 동작이 이루어지고 부하 전원이 안정화된 것을 확인한 후 사용자의 제어에 따라 수행되게 구현하는 것도 가능하다.
도 5는 본 발명의 일 실시예에 따른 프리 차지 회로의 정상 동작 시 신호 파형을 나타낸 도면이다.
도 5를 참조하면, 제어부(FPGA)가 200.00ms에 vgPSU_En/Dis 신호를 제6 스위치(SW6)에 인가하여 제1 스위치(SW1)와 제1 래칭 전류 리미터부(LCL1)를 온 시킨 것을 나타낸다.
제1 스위치(SW1)와 제1 래칭 전류 리미터부(LCL1)가 온 되고, 프리 차지 저항(R)에서의 전류(Precharge_I) 및 전력(Precharge_P)의 신호 파형을 보면 돌입 전류 저감 동작이 이루어지는 것을 확인할 수 있다.
그리고 부하 전원이 안정화되고, 제어부(FPGA)가 400.00ms에 vgPSU_On/Off 신호를 제5 스위치(SW5)에 인가하여 제2 래칭 전류 리미터부(LCL2)를 온 시킨 다음, 부하 전류(Load Current) 및 부하 전압(Load Volatage)의 신호 파형을 확인하면 돌입 전류 없이 정상적으로 부하에 전원이 공급되는 것을 확인할 수 있다.
도 6은 본 발명의 일 실시예에 따른 프리 차지 회로의 과전류 상황에서 신호 파형을 나타낸 도면이다.
도 6을 참조하면, 제어부(FPGA)가 200.00ms에 vgPSU_En/Dis 신호를 제6 스위치(SW6)에 인가하여 제1 스위치(SW1)와 제1 래칭 전류 리미터부(LCL1)를 온 시킨 것을 나타낸다.
이때 부하가 단락 상태이면, 제1 저항(R1)에 흐르는 전류가 미리 정해진 세기 이상이 되어, 제1 래칭 전류 리미터부(LCL1)는 제2 스위치(SW2)를 오프시킴으로써 부하(20)와 회로 연결을 차단한다. 따라서 도 6에 예시한 것과 같이 부하 전류(Load Current) 및 부하 전압(Load Volatage)이 '0' 이 된다.
그리고 제1 래칭 전류 리미터부(LCL1)는 제1 저항(R1)에 흐르는 전류가 미리 정해진 세기 이상이 된 것에 대응하는 피드백 신호를 제어부(FPGA)에 전달하여, 제어부(FPGA)에서 vgPSU_En/Dis 신호를 0V로 조정하여 제1 스위치(SW1)와 제1 래칭 전류 리미터부(LCL1)를 오프되게 할 수 있다. 따라서 제2 래칭 전류 리미터부(LCL2)를 오조작하여 온 시키더라도 부하(20)에 전원이 공급되지 않게 차단할 수 있다.
400.00ms에 vgPSU_On/Off 신호를 제5 스위치(SW5)에 인가하여 제2 래칭 전류 리미터부(LCL2)를 온 시키더라도, 프리 차지 저항(R)에서의 전류(Precharge_I) 및 전력(Precharge_P)과 부하 전류(Load Current) 및 부하 전압(Load Volatage)이 모두 '0' 인 것을 확인할 수 있다.
도 7은 본 발명의 일 실시예에 따른 프리 차지 회로의 또 다른 과전류 상황에서 신호 파형을 나타낸 도면이다.
도 7은 도 5에 예시한 것과 같이 초기 충전 동작 시에는 돌입 전류 저감 동작이 정상적으로 이루어지고 나서 제2 래칭 전류 리미터부(LCL2)를 온 시킨 다음 부하가 단락 상태가 되었을 경우에 동작을 나타낸다.
400.00ms에 vgPSU_On/Off 신호를 제5 스위치(SW5)에 인가하여 제2 래칭 전류 리미터부(LCL2)를 온 시킨 다음 부하가 단락 상태이면, 제2 래칭 전류 리미터부(LCL2)는 제5 스위치(SW5)를 오프시킨다. 그리고 제1 저항(R2)에 흐르는 전류가 미리 정해진 세기 이상이 된 것에 대응하는 피드백 신호를 제어부(FPGA)에 전달하여, 제어부(FPGA)에서 vgPSU_En/Dis 신호를 0V로 조정하여 제1 스위치(SW1)와 제1 래칭 전류 리미터부(LCL1)를 오프되게 할 수 있다.
도 7에서는 정상 동작 중 부하가 단락되는 경우, 제1 스위치(SW1), 제1 래칭 전류 리미터부(LCL1) 및 제2 래칭 전류 리미터부(LCL2)가 모두 오프되어 부하(20)와 전원 공급부(10) 연결이 차단되는 것을 확인할 수 있다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.

Claims (6)

  1. 전원 입력단에 연결되는 제1 스위치,
    상기 제1 스위치를 통해 상기 전원 입력단에 연결되는 제1 래칭 전류 리미터부,
    일단은 상기 제1 래칭 전류 리미터부와 직렬 연결되고, 타단은 출력단에 연결되는 프리 차지(pre-charge) 저항,
    상기 제1 스위치를 통해 상기 전원 입력단에 연결되고, 상기 프리 차지 저항과 상기 제1 래칭 전류 리미터부에 병렬 연결되는 제2 래칭 전류 리미터부, 및
    제1 모드에서 상기 제1 스위치와 상기 제1 래칭 전류 리미터부를 온(ON)하고 상기 제2 래칭 전류 리미터부를 오프(OFF)하며, 제2 모드에서 상기 제1 스위치, 상기 제1 래칭 전류 리미터부 및 상기 제2 래칭 전류 리미터부를 모두 온하는 제어부
    를 포함하는 프리 차지 회로.
  2. 제 1 항에서,
    상기 제1 래칭 전류 리미터부는,
    상기 제1 스위치와 일단이 연결되는 제1 저항,
    상기 제1 저항과 상기 프리 차지 저항 사이에 연결되는 제2 스위치,
    상기 제1 저항에 흐르는 전류가 미리 정해진 세기 이상이면 상기 제2 스위치를 오프시키는 제1 전류 제한 회로부, 및
    상기 제어부의 제어 신호에 따라 상기 제1 래칭 전류 리미터부를 온오프시키는 제3 스위치
    를 포함하는 프리 차지 회로.
  3. 제 2 항에서,
    상기 제2 래칭 전류 리미터부는,
    상기 제1 스위치와 일단이 연결되는 제2 저항,
    상기 제2 저항과 상기 출력단 사이에 연결되는 제4 스위치,
    상기 제2 저항에 흐르는 전류가 미리 정해진 세기 이상이면 상기 제4 스위치를 오프시키는 제2 전류 제한 회로부, 및
    상기 제어부의 제어 신호에 따라 상기 제2 래칭 전류 리미터부를 온오프시키는 제5 스위치
    를 포함하는 프리 차지 회로.
  4. 제 3 항에서,
    상기 제어부는,
    상기 제1 래칭 전류 리미터부로부터 상기 제1 저항에 흐르는 전류가 미리 정해진 세기 이상에 대응하는 피드백 신호를 입력받거나, 상기 제2 래칭 전류 리미터부로부터 상기 제2 저항에 흐르는 전류가 미리 정해진 세기 이상에 대응하는 피드백 신호를 입력받으면, 상기 제1 스위치를 오프시키는 프리 차지 회로.
  5. 제 3 항에서,
    상기 제2 모드는 상기 제1 모드 이후 미리 정해진 시간 이후에 수행되는 프리 차지 회로.
  6. 제 3 항에서,
    상기 제1 스위치, 상기 제2 스위치 및 상기 제4 스위치는 FET(field effect transistor)이고, 상기 제3 스위치 및 상기 제5 스위치는 BJT(Bipolar Junction Transistor)인 프리 차지 회로.
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