KR20230025618A - 표시 장치 및 그 제조 방법 - Google Patents

표시 장치 및 그 제조 방법 Download PDF

Info

Publication number
KR20230025618A
KR20230025618A KR1020210107531A KR20210107531A KR20230025618A KR 20230025618 A KR20230025618 A KR 20230025618A KR 1020210107531 A KR1020210107531 A KR 1020210107531A KR 20210107531 A KR20210107531 A KR 20210107531A KR 20230025618 A KR20230025618 A KR 20230025618A
Authority
KR
South Korea
Prior art keywords
layer
oxide
insulating layer
disposed
semiconductor layer
Prior art date
Application number
KR1020210107531A
Other languages
English (en)
Inventor
조현민
김태성
조성원
여윤종
Original Assignee
삼성디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성디스플레이 주식회사 filed Critical 삼성디스플레이 주식회사
Priority to KR1020210107531A priority Critical patent/KR20230025618A/ko
Priority to US17/868,885 priority patent/US20230052920A1/en
Priority to CN202210954573.2A priority patent/CN115707280A/zh
Publication of KR20230025618A publication Critical patent/KR20230025618A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1213—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being TFTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1248—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition or shape of the interlayer dielectric specially adapted to the circuit arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/1288—Multistep manufacturing methods employing particular masking sequences or specially adapted masks, e.g. half-tone mask
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K71/00—Manufacture or treatment specially adapted for the organic devices covered by this subclass
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/1201—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/123—Connection of the pixel electrodes to the thin film transistors [TFT]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/124—Insulating layers formed between TFT elements and OLED elements
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/126—Shielding, e.g. light-blocking means over the TFTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/80—Constructional details
    • H10K59/805—Electrodes
    • H10K59/8051—Anodes

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Electroluminescent Light Sources (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)

Abstract

본 발명은 기판; 상기 기판 상에 배치되는 제1 반도체층; 상기 제1 반도체층 상에 배치되는 제1 절연층; 상기 제1 절연층 상에 배치되는 제2 절연층; 상기 기판과 상기 제2 절연층 사이에 개재되는 제1 산화물층; 상기 제2 절연층 상에 배치되고 상기 제1 절연층, 상기 제2 절연층, 및 상기 제1 산화물층에 정의된 제1 컨택홀을 통해 상기 제1 반도체층과 전기적으로 연결되는 제1 도전층;을 구비하는 표시 장치가 제공된다.

Description

표시 장치 및 그 제조 방법{Display apparatus and method of manufacturing the same}
본 발명은 표시 장치 및 그 제조 방법에 관한 것이다.
표시 장치는 데이터를 시각적으로 표시하는 장치이다. 표시 장치는 휴대폰 등과 같은 소형 제품의 디스플레이로 사용되기도 하고, 텔레비전 등과 같은 대형 제품의 디스플레이로 사용되기도 한다.
표시 장치는 외부로 이미지를 디스플레이 하기 위해 전기적 신호를 받아 발광하는 복수의 화소들을 포함한다. 각 화소는 표시 요소를 포함하며, 예컨대 유기 발광 표시 장치의 경우 유기 발광 다이오드(OLED)를 표시 요소로 포함한다. 일반적으로 유기 발광 표시 장치는 기판 상에 박막 트랜지스터 및 유기 발광 다이오드를 형성하고, 유기 발광 다이오드가 스스로 빛을 발광하여 작동한다.
최근 표시 장치는 그 용도가 다양해지면서 표시 장치의 품질을 향상시키는 설계가 다양하게 시도되고 있다.
본 발명이 해결하고자 하는 과제는 반도체층의 적어도 일부를 노출하는 컨택홀의 형성 시 무기막의 일부가 잔존하는 것을 방지하는 표시 장치 및 그 제조 방법을 제공하는 것이다.
본 발명이 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 본 발명의 기재로부터 당해 분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 관점에 따르면, 기판; 상기 기판 상에 배치되는 제1 반도체층; 상기 제1 반도체층 상에 배치되는 제1 절연층; 상기 제1 절연층 상에 배치되는 제2 절연층; 상기 기판과 상기 제2 절연층 사이에 개재되고 수용성을 갖는 제1 산화물층; 상기 제2 절연층 상에 배치되고 상기 제1 절연층, 상기 제2 절연층, 및 상기 제1 산화물층에 정의된 제1 컨택홀을 통해 상기 제1 반도체층과 전기적으로 연결되는 제1 도전층;을 구비하는 표시 장치가 제공된다.
본 실시예에 있어서, 상기 제1 산화물층은 상기 제1 절연층과 상기 제2 절연층 사이에 개재될 수 있다.
본 실시예에 있어서, 상기 제1 산화물층은 상기 제1 반도체층과 상기 제1 절연층 사이에 개재될 수 있다.
본 실시예에 있어서, 상기 제1 산화물층은 산화몰리브덴(MoOX) 및 산화텅스텐(WOX) 중 적어도 하나를 포함할 수 있다.
본 실시예에 있어서, 상기 제1 산화물층은 30 옹스트롬(Å) 내지 300 옹스트롬(Å)의 두께를 가질 수 있다.
본 실시예에 있어서, 상기 제1 반도체층과 절연된 제1 게이트전극; 및 상기 제1 절연층과 상기 제2 절연층 사이에 배치되는 상부전극;을 더 포함할 수 있다.
본 실시예에 있어서, 상기 제1 산화물층은 상기 상부전극 상에 직접 배치될 수 있다.
본 실시예에 있어서, 상기 제1 반도체층과 상이한 층에 배치되는 제2 반도체층을 더 포함하고, 상기 제1 반도체층은 산화물 반도체 물질을 포함하고, 상기 제2 반도체층은 실리콘 반도체 물질을 포함할 수 있다.
본 실시예에 있어서, 상기 제2 반도체층은 상기 제1 반도체층보다 상기 기판에 가까운 곳에 위치할 수 있다.
본 실시예에 있어서, 상기 제2 절연층 상에 배치된 제2 도전층을 더 포함하고, 상기 제2 도전층은 상기 제2 반도체층과 제2 컨택홀을 통해 전기적으로 연결될 수 있다.
본 실시예에 있어서, 상기 제2 반도체층과 절연된 제2 게이트전극; 및 상기 제2 게이트전극 상에 배치된 제2 산화물층;을 더 포함할 수 있다.
본 실시예에 있어서, 상기 기판 상에 배치되는 하부금속층; 및 상기 하부금속층과 상기 제1 반도체층 사이에 개재되는 버퍼층;을 더 포함할 수 있다.
본 실시예에 있어서, 상기 제1 산화물층은 상기 하부금속층과 상기 제1 반도체층 사이에 개재될 수 있다.
본 실시예에 있어서, 상기 제1 도전층은 상기 하부금속층과 제3 컨택홀을 통해 전기적으로 연결될 수 있다.
본 발명의 다른 관점에 따르면, 기판 상에 반도체층을 형성하는 단계; 상기 반도체층 상에 제1 절연층을 형성하는 단계; 상기 제1 절연층 상에 수용성을 갖는 산화물층을 형성하는 단계; 상기 산화물층 상에 제2 절연층을 형성하는 단계; 상기 제2 절연층 상에 포토레지스트 패턴을 형성하는 단계; 상기 포토레지스트 패턴을 식각 마스크로 상기 제1 절연층, 상기 산화물층 및 상기 제2 절연층을 식각하여 컨택홀을 형성하는 단계; 및 상기 포토레지스트 패턴을 스트립(Strip)하는 단계;를 포함하는 표시 장치의 제조 방법이 제공된다.
본 실시예에 있어서, 상기 포토레지스트 패턴을 스트립(Strip)하는 단계에서, 상기 산화물층의 적어도 일부가 제거될 수 있다.
본 실시예에 있어서, 상기 산화물층은 산화몰리브덴(MoOX) 및 산화텅스텐(WOX) 중 적어도 하나를 포함할 수 있다.
본 실시예에 있어서, 상기 산화물층은 30 옹스트롬(Å) 내지 300 옹스트롬(Å)의 두께를 가질 수 있다.
본 실시예에 있어서, 상기 포토레지스트 패턴을 스트립(Strip)하는 단계 이후에, 상기 제2 절연층 상에 도전층을 형성하는 단계를 더 포함할 수 있다.
본 실시예에 있어서, 상기 도전층은 상기 컨택홀을 통해 상기 반도체층과 전기적으로 연결될 수 있다.
전술한 것 외의 다른 측면, 특징, 이점은 이하의 발명을 실시하기 위한 구체적인 내용, 청구범위 및 도면으로부터 명확해질 것이다.
상기한 바와 같이 이루어진 본 발명의 일 실시예에 따르면, 반도체층의 적어도 일부를 노출시키는 컨택홀을 형성할 때, 무기막이 잔존하는 것을 방지 또는 최소화하는 표시 장치 및 그 제조 방법을 구현할 수 있다. 물론 이러한 효과에 의해 본 발명의 범위가 한정되는 것은 아니다.
도 1은 일 실시예에 따른 표시 장치를 개략적으로 도시한 평면도이다.
도 2는 일 실시예에 따른 표시 장치의 어느 하나의 화소의 등가회로도이다.
도 3은 일 실시예에 따른 표시 장치를 개략적으로 도시한 단면도이다.
도 4는 도 3의 A 부분을 확대한 도면이다.
도 5는 일 실시예에 따른 표시 장치를 개략적으로 도시한 단면도이다.
도 6은 일 실시예에 따른 표시 장치를 개략적으로 도시한 단면도이다.
도 7은 일 실시예에 따른 표시 장치를 개략적으로 도시한 단면도이다.
도 8 내지 도 16은 일 실시예에 따른 표시 장치의 제조 방법을 개략적으로 도시한 단면도들이다.
도 17은 도 14의 B 부분을 확대한 도면이다.
도 18은 도 15의 C 부분을 확대한 도면이다.
도 19는 산화몰리브덴(MoOX)의 산소 분압에 따른 수용성을 나타내는 결과를 도시한 그래프이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하의 실시예에서, 제1, 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용되었다.
이하의 실시예에서, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
이하의 실시예에서, 포함하다 또는 가지다 등의 용어는 명세서상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다.
이하의 실시예에서, 막, 영역, 구성 요소 등의 부분이 다른 부분 위에 또는 상에 있다고 할 때, 다른 부분의 바로 위에 있는 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다.
도면에서는 설명의 편의를 위하여 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예를 들어, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
본 명세서에서 "A 및/또는 B"는 A이거나, B이거나, A와 B인 경우를 나타낸다. 또한, 본 명세서에서 "A 및 B 중 적어도 어느 하나"는 A이거나, B이거나, A와 B인 경우를 나타낸다.
이하의 실시예에서, 배선이 "제1 방향 또는 제2 방향으로 연장된다"는 의미는 직선 형상으로 연장되는 것뿐 아니라, 제1 방향 또는 제2 방향을 따라 지그재그 또는 곡선으로 연장되는 것도 포함한다.
이하의 실시예들에서, "평면상"이라 할 때, 이는 대상 부분을 위에서 보았을 때를 의미하며, "단면상"이라 할 때, 이는 대상 부분을 수직으로 자른 단면을 옆에서 보았을 때를 의미한다. 이하의 실시예들에서, "중첩"이라 할 때, 이는 "평면상" 및 "단면상" 중첩을 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하기로 한다.
도 1은 일 실시예에 따른 표시 장치를 개략적으로 도시한 평면도이다.
도 1을 참조하면, 표시 장치(1)는 이미지를 구현하는 표시 영역(DA)과 표시 영역(DA) 주변에 배치되는 주변 영역(PA)을 포함할 수 있다. 표시 장치(1)는 표시 영역(DA)에서 방출되는 빛을 이용하여 외부로 이미지를 제공할 수 있다.
기판(100)은 유리, 금속 또는 플라스틱 등 다양한 소재로 구성될 수 있다. 일 실시예에 따르면, 기판(100)은 플렉서블 소재를 포함할 수 있다. 여기서, 플렉서블 소재란 잘 휘어지고 구부러지며 접거나 말 수 있는 소재일 수 있다. 예컨대, 플렉서블 소재는 초박형 유리, 금속, 또는 플라스틱으로 구성될 수 있다.
기판(100)의 표시 영역(DA)에는 유기 발광 다이오드(organic light-emitting diode, OLED)와 같은 다양한 표시 요소(display element)를 구비한 화소(PX)들이 배치될 수 있다. 화소(PX)는 복수로 구성되며, 복수의 화소(PX)는 스트라이프 배열, 펜타일 배열, 모자이크 배열 등 다양한 형태로 배치되어 화상을 구현할 수 있다.
일 실시예에서, 표시 영역(DA)을 평면 형상으로 볼 때, 표시 영역(DA)은 도 1과 같이 직사각형 형상으로 구비될 수 있다. 또는, 표시 영역(DA)은 삼각형, 오각형, 육각형 등의 다각형 형상이나 원형 형상, 타원형 형상, 비정형 형상 등으로 구비될 수 있다.
기판(100)의 주변 영역(PA)은 표시 영역(DA) 주변에 배치되는 영역으로, 화상이 표시되지 않는 영역일 수 있다. 주변 영역(PA)에는 표시 영역(DA)에 인가할 전기적 신호를 전달하는 다양한 배선들, 인쇄 회로 기판이나 드라이버 IC칩이 부착되는 패드들이 위치할 수 있다.
도 2는 일 실시예에 따른 표시 장치의 어느 하나의 화소의 등가회로도이다.
도 2를 참조하면, 화소(PX)는 스캔선(SL) 및 데이터선(DL)에 연결된 화소 회로(PC), 및 화소 회로(PC)에 연결된 표시 요소를 포함할 수 있다. 표시 요소는 애노드와 캐소드를 포함하는 유기 발광 다이오드(OLED)일 수 있다. 유기 발광 다이오드(OLED)의 캐소드는 제2 구동 전압(ELVSS)이 인가되는 공통 전극일 수 있다.
화소 회로(PC)는 제1 트랜지스터(T1), 제2 트랜지스터(T2), 및 저장 커패시터(Cst)를 포함할 수 있다.
제1 트랜지스터(T1)는 게이트-소스 전압에 따라 드레인 전류의 크기가 결정되는 구동 트랜지스터이고, 제2 트랜지스터(T2)는 게이트-소스 전압, 실질적으로 게이트 전압에 따라 턴 온/오프되는 스위칭 트랜지스터일 수 있다. 제1 트랜지스터(T1) 및 제2 트랜지스터(T2)는 박막 트랜지스터로 형성될 수 있다.
저장 커패시터(Cst)는 전원선(PL)과 제1 트랜지스터(T1)의 게이트 사이에 연결될 수 있다. 저장 커패시터(Cst)는 전원선(PL)에 연결되는 제2 전극, 및 제1 트랜지스터(T1)의 게이트에 연결되는 제1 전극을 가질 수 있다. 저장 커패시터(Cst)는 제2 트랜지스터(T2)로부터 전달받은 전압과 전원선(PL)에 공급되는 제1 구동 전압(ELVDD)의 차이에 해당하는 전압을 저장할 수 있다.
제1 트랜지스터(T1)는 게이트-소스 전압에 따라 전원선(PL)에서 유기 발광 다이오드(OLED)로 흐르는 전류의 크기를 제어할 수 있다. 유기 발광 다이오드(OLED)는 구동 전류에 의해 소정의 휘도를 갖는 빛을 방출할 수 있다 제1 트랜지스터(T1)는 저장 커패시터(Cst)의 제1 전극에 연결되는 게이트, 전원선(PL)에 연결되는 드레인, 유기 발광 다이오드(OLED)에 연결되는 소스를 가질 수 있다.
제2 트랜지스터(T2)는 스캔 신호(Sn)에 응답하여 데이터 전압(Dm)을 제1 트랜지스터(T1)의 게이트에 전달할 수 있다. 제2 트랜지스터(T2)는 스캔선(SL)에 연결되는 게이트, 데이터선(DL)에 연결되는 드레인, 및 제1 트랜지스터(T1)의 게이트에 연결되는 소스를 가질 수 있다.
도 2에서는 화소 회로(PC)가 2개의 트랜지스터 및 1개의 저장 커패시터를 포함하는 경우를 설명하였으나, 본 발명은 이에 한정되지 않는다. 예컨대, 화소 회로(PC)는 3개 이상의 트랜지스터 및/또는 2개 이상의 저장 커패시터를 포함할 수 있다. 일 실시예에서, 화소 회로(PC)는 3개의 트랜지스터 및 1개의 저장 커패시터를 포함할 수 있다. 또는, 화소 회로(PC)는 7개의 트랜지스터 및 1개의 저장 커패시터를 포함할 수 있다.
도 3은 일 실시예에 따른 표시 장치를 개략적으로 도시한 단면도이다. 도 3은 표시 장치(1)의 단면을 예시적으로 도시한 것으로서 일부 부재가 생략되어 있을 수 있다.
도 3을 참조하면, 표시 장치(1)는 기판(100) 및 기판(100) 상에 배치된 제1 박막트랜지스터(TFT1) 및 발광소자(OLED)를 포함할 수 있다.
기판(100)은 글라스 또는 고분자 수지로 구비될 수 있다. 이때, 고분자 수지는 폴리에테르술폰, 폴리아릴레이트, 폴리에테르 이미드, 폴리에틸렌 나프탈레이트, 폴리에틸렌 테레프탈레이트, 폴리페닐렌 설파이드, 폴리이미드, 폴리카보네이트, 셀룰로오스 트리 아세테이트, 셀룰로오스 아세테이트 프로피오네이트 등 중 적어도 하나를 포함할 수 있다. 기판(100)은 유기물을 포함하는 층 및 무기물을 포함하는 층이 교번하여 적층된 구조를 가질 수 있다. 예를 들어, 기판(100)은 순차적으로 적층된 제1 베이스층, 제1 배리어층, 제2 베이스층, 및 제2 배리어층을 포함할 수 있다.
기판(100) 상에는 버퍼층(110)이 배치될 수 있다. 버퍼층(110)은 기판(100)의 하부로부터 이물, 습기 또는 외기의 침투를 감소 또는 차단시킬 수 있다. 버퍼층(110)은 실리콘옥사이드, 실리콘옥시나이트라이드, 실리콘나이트라이드와 같은 무기물을 포함할 수 있고, 전술한 물질을 포함하는 단층 또는 다층으로 구비될 수 있다.
버퍼층(110) 상에는 제1 박막트랜지스터(TFT1)가 배치될 수 있다. 제1 박막트랜지스터(TFT1)는 제1 반도체층(A1), 제1 게이트전극(G1), 제1 소스전극(S1), 및 제1 드레인전극(D1)을 포함할 수 있다.
일 실시예에서, 버퍼층(110) 상에는 제1 반도체층(A1)이 배치될 수 있다. 제1 반도체층(A1)은 채널영역, 채널영역의 양 옆의 소스영역 및 드레인영역을 포함할 수 있다. 소스영역 및 드레인영역은 불순물로 도핑될 수 있으며, 불순물은 N형 불순물 또는 P형 불순물을 포함할 수 있다.
일 실시예에서, 제1 반도체층(A1)은 산화물 반도체 물질 및 실리콘 반도체 물질 중 적어도 하나를 포함할 수 있다. 제1 반도체층(A1)이 산화물 반도체 물질을 포함하는 경우, 제1 반도체층(A1)은 인듐(In), 갈륨(Ga), 스태늄(Sn), 지르코늄(Zr), 바나듐(V), 하프늄(Hf), 카드뮴(Cd), 게르마늄(Ge), 크롬(Cr), 티타늄(Ti), 알루미늄(Al), 세슘(Cs), 세륨(Ce) 및 아연(Zn)을 포함하는 군에서 선택된 적어도 하나 이상의 물질의 산화물을 포함할 수 있다. 예컨대, 제1 반도체층(A1)은 ZnO에 인듐(In), 갈륨(Ga), 주석(Sn)과 같은 금속이 함유된 IGZO(In-Ga-Zn-O), ITZO(In-Sn-Zn-O), 또는 IGTZO(In-Ga-Sn-Zn-O) 등을 포함할 수 있다. 제1 반도체층(A1)이 실리콘 반도체 물질을 포함하는 경우, 제1 반도체층(A1)은 비정질 실리콘을 포함하거나, 폴리 실리콘을 포함할 수 있다.
일 실시예에서, 제1 반도체층(A1) 상에는 제1 게이트전극(G1)이 배치될 수 있다. 제1 게이트전극(G1)은 제1 게이트절연층(111)을 사이에 두고 제1 반도체층(A1)과 중첩되도록 배치될 수 있다. 즉, 제1 반도체층(A1)과 제1 게이트전극(G1)은 제1 게이트절연층(111)을 통해 절연될 수 있다. 제1 게이트전극(G1)은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 및 구리(Cu) 등을 포함할 수 있으며. 하나 이상의 물질로 단층 또는 다층으로 형성될 수 있다.
일 실시예에서, 제1 게이트절연층(111)은 실리콘산화물(SiO2), 실리콘질화물(SiNX), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 및 아연산화물(ZnOX) 등을 적어도 하나 포함할 수 있다. 이때, 아연산화물(ZnOX)은 산화아연(ZnO), 및/또는 과산화아연(ZnO2)일 수 있다.
일 실시예에서, 제1 게이트절연층(111)은 그 하부에 배치된 제1 반도체층(A1)의 일부와 중첩되도록 패터닝될 수 있다. 예를 들어, 제1 게이트절연층(111)은 제1 반도체층(A1)의 소스영역 및/또는 드레인영역이 노출되도록 패터닝될 수 있다. 즉, 제1 게이트절연층(111)은 제1 반도체층(A1)의 채널영역에 대응되도록 패터닝될 수 있다. 또한, 제1 게이트절연층(111)은 그 상부에 배치된 제1 게이트전극(G1)에 대응되도록 패터닝될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다. 일 실시예에서, 제1 게이트절연층(111)은 표시 영역(DA, 도 1)의 전면(全面)에 배치될 수도 있다.
일 실시예에서, 제1 게이트전극(G1) 상에는 제1 층간절연층(113)이 배치될 수 있다. 일 실시예에서, 제1 게이트전극(G1) 상에는 제1 절연층이 배치될 수 있다. 예컨대, 제1 절연층은 제1 층간절연층(113)을 의미할 수 있다.
제1 층간절연층(113)은 실리콘산화물(SiO2), 실리콘질화물(SiNX), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 및 아연산화물(ZnOX) 등을 적어도 하나 포함할 수 있다. 이때, 아연산화물(ZnOX)은 산화아연(ZnO), 및/또는 과산화아연(ZnO2)일 수 있다.
일 실시예에서, 제1 층간절연층(113) 상에는 제2 층간절연층(115)이 배치될 수 있다. 일 실시예에서, 제1 층간절연층(113) 상에는 제2 절연층이 배치될 수 있다. 예컨대, 제2 절연층은 제2 층간절연층(115)을 의미할 수 있다.
제2 층간절연층(115)은 실리콘산화물(SiO2), 실리콘질화물(SiNX), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 및 아연산화물(ZnOX) 등을 적어도 하나 포함할 수 있다. 이때, 아연산화물(ZnOX)은 산화아연(ZnO), 및/또는 과산화아연(ZnO2)일 수 있다.
일 실시예에서, 기판(100) 상에는 스토리지 커패시터(Cst)가 배치될 수 있다. 스토리지 커패시터(Cst)는 하부전극(CE1) 및 상부전극(CE2)을 포함할 수 있다. 하부전극(CE1)은 제1 게이트절연층(111) 상에 배치될 수 있다. 예컨대, 하부전극(CE1)은 제1 게이트전극(G1)과 동일한 층에 동일한 물질로 구비될 수 있다. 상부전극(CE2)은 제1 층간절연층(113) 상에 배치될 수 있다. 제1 층간절연층(113)이 스토리지 커패시터(Cst)의 유전체층의 역할을 할 수 있다. 일 실시예에서, 산화물층(150)은 상부전극(CE2) 상에 직접 배치될 수 있다.
제2 층간절연층(115) 상에는 제1 소스전극(S1), 제1 드레인전극(D1), 및 데이터선(DL)이 배치될 수 있다. 일 실시예에서, 제2 층간절연층(115) 상에는 제1 도전층이 배치될 수 있다. 예컨대, 제1 도전층은 제1 소스전극(S1) 및 제1 드레인전극(D1) 중 하나일 수 있다.
제1 소스전극(S1), 제1 드레인전극(D1), 및 데이터선(DL)은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 및 구리(Cu) 등을 포함할 수 있으며. 하나 이상의 물질로 단층 또는 다층으로 형성될 수 있다. 예컨대, 제1 소스전극(S1), 제1 드레인전극(D1), 및 데이터선(DL)은 티타늄, 알루미늄, 및 티타늄(Ti/Al/Ti)의 삼중층으로 구비될 수 있다.
일 실시예에서, 기판(100) 상에는 산화물층(150)이 더 배치될 수 있다. 산화물층(150)은 제1 층간절연층(113)과 제2 층간절연층(115) 사이에 개재될 수 있다.
도 4는 도 3의 A 부분을 확대한 도면이다.
도 3 및 도 4를 참조하면, 일 실시예에서, 제1 층간절연층(113), 산화물층(150), 제2 층간절연층(115)에는 컨택홀(CNT)이 정의될 수 있다. 일 실시예에서, 제1 소스전극(S1) 및 제1 드레인전극(D1)은 각각 컨택홀(CNT)을 통해 제1 반도체층(A1)과 전기적으로 연결될 수 있다. 구체적으로, 제1 소스전극(S1)은 컨택홀(CNT)을 통해 제1 반도체층(A1)의 소스영역과 전기적으로 연결될 수 있고, 제1 드레인전극(D1)은 컨택홀(CNT)을 통해 제1 반도체층(A1)의 드레인영역과 전기적으로 연결될 수 있다.
후술할 바와 같이, 제1 층간절연층(113) 및 제2 층간절연층(115)의 적어도 일부를 식각하여 컨택홀(CNT)을 형성하는 경우, 제2 층간절연층(115)의 잔여물들이 컨택홀(CNT) 내에 잔존할 수 있고, 컨택홀(CNT) 내에 잔존하는 잔여물들이 펜스(fence) 불량을 발생시킬 수 있다. 예를 들어, 컨택홀(CNT) 내에 잔존하는 잔여물들로 인해 컨택홀(CNT) 내에 배치되는 도전층(예컨대, 소스전극 및 드레인전극)에 단선이 발생할 수 있고, 컨택 저항이 상승할 수 있다. 이때, 제2 층간절연층(115)은 무기막으로 구비되므로, 제2 층간절연층(115)의 잔여물은 무기막일 수 있다.
일 실시예에서, 제1 층간절연층(113)과 제2 층간절연층(115) 사이에 산화물층(150)이 배치됨으로써, 컨택홀(CNT) 내에 무기막들이 잔존하는 것이 방지 또는 최소화될 수 있어 컨택홀(CNT) 내에 배치되는 도전층(예컨대, 소스전극 및 드레인전극)에 단선이 발생하는 것을 방지 또는 최소화할 수 있고, 컨택 저항이 상승하는 것을 방지 또는 최소화할 수 있다. 이에 대해서는 표시 장치의 제조 방법에서 보다 자세히 설명하기로 한다.
일 실시예에서, 산화물층(150)은 산화몰리브덴(MoOX) 및 산화텅스텐(WOX) 중 적어도 하나를 포함할 수 있다. 후술할 바와 같이, 산화물층(150)이 수용성을 갖는 산화몰리브덴(MoOX) 및 산화텅스텐(WOX) 중 적어도 하나로 구비됨으로써, 포토레지스트 패턴을 스트립(Strip)하는 공정 중에 산화물층(150)의 적어도 일부가 제거되면서 산화물층(150) 상에 형성된 제2 층간절연층(115)의 잔여물들이 함께 제어되어 펜스(fence) 불량이 발생하는 것을 방지 또는 최소화할 수 있다. 예컨대, 제2 층간절연층(115)의 잔여물들에 의해 컨택홀(CNT) 내에 배치되는 도전층(예컨대, 소스전극 및 드레인전극)에 단선이 발생하는 것을 방지 또는 최소화할 수 있고, 컨택 저항이 상승하는 것을 방지 또는 최소화할 수 있다.
일 실시예에서, 산화물층(150)은 30 옹스트롬(Å) 내지 300 옹스트롬(Å)의 두께(t1)로 구비될 수 있다. 구체적으로, 산화물층(150)은 그 하부에 배치된 제1 층간절연층(113)의 상면으로부터 30 옹스트롬(Å) 내지 300 옹스트롬(Å)의 두께(t1)로 구비될 수 있다. 산화물층(150)의 두께(t1)가 30 옹스트롬(Å) 미만인 경우, 산화물층(150)이 균일한 두께를 갖지 않을 수 있다. 즉, 산화물층(150)의 두께 산포가 증가할 수 있다. 반면에, 산화물층(150)의 두께(t1)가 300 옹스트롬(Å) 초과인 경우, 포토레지스트 패턴을 스트립하는 공정에서 제2 층간절연층(115)의 하부에 배치된 산화물층(150)도 함께 제거되어 제2 층간절연층(115)의 하부에 빈 공간이 형성될 수 있다. 따라서, 산화물층(150)이 30 옹스트롬(Å) 내지 300 옹스트롬(Å)의 두께로 구비됨으로써, 산화물층(150)이 균일한 두께를 가질 수 있고, 포토레지스트 패턴을 스트립하는 공정 시 제2 층간절연층(115)의 잔여물들의 하부에 배치된 산화물층(150)만 제거될 수 있다.
다시 도 3을 참조하면, 제1 소스전극(S1), 제1 드레인전극(D1), 및 데이터선(DL) 상에는 제1 평탄화층(120)이 배치될 수 있다. 제1 평탄화층(120)은 유기 물질로 이루어진 막이 단층 또는 다층으로 형성될 수 있으며, 평탄한 상면을 제공한다. 이러한, 제1 평탄화층(120)은 BCB(Benzocyclobutene), 폴리이미드(polyimide), HMDSO(Hexamethyldisiloxane), Polymethylmethacrylate(PMMA)나, Polystyrene(PS)과 같은 일반 범용고분자, 페놀계 그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계고분자, p-자일렌계 고분자, 비닐알콜계 고분자 및 이들의 블렌드 등을 포함할 수 있다.
제1 평탄화층(120) 상에는 발광소자(OLED)가 배치될 수 있다. 발광소자(OLED)는 화소전극(160), 중간층(170), 및 대향전극(180)을 포함할 수 있다. 이때, 화소전극(160)은 애노드일 수 있고, 대향전극(180)은 캐소드일 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
제1 평탄화층(120) 상에는 화소전극(160)이 배치될 수 있다. 화소전극(160)은 제1 평탄화층(120)에 정의된 비아홀(VIA)을 통해 제1 소스전극(S1) 및/또는 제1 드레인전극(D1)에 전기적으로 연결될 수 있다.
화소전극(160)은 (반)투광성 전극 또는 반사 전극일 수 있다. 일 실시예에서, 화소전극(160)은 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr 및 이들의 화합물 등으로 형성된 반사층과, 반사층 상에 형성된 투명 또는 반투명 전극층을 구비할 수 있다. 투명 또는 반투명 전극층은 인듐틴옥사이드(ITO; indium tin oxide), 인듐징크옥사이드(IZO; indium zinc oxide), 징크옥사이드(ZnO; zinc oxide), 인듐옥사이드(In2O3; indium oxide), 인듐갈륨옥사이드(IGO; indium gallium oxide) 및 알루미늄징크옥사이드(AZO; aluminum zinc oxide)를 포함하는 그룹에서 선택된 적어도 하나 이상을 구비할 수 있다. 예컨대, 화소전극(160)은 ITO/Ag/ITO로 구비될 수 있다.
화소전극(160) 상에는 화소전극(160)의 적어도 일부를 노출시키는 개구(OP)를 갖는 화소정의막(165)이 배치될 수 있다. 화소정의막(165)에 정의된 개구(OP)는 발광소자(OLED)에서 방출되는 광의 발광영역을 정의할 수 있다. 예컨대, 개구(OP)의 크기/폭이 발광영역의 크기/폭에 해당할 수 있다.
화소정의막(165)은 화소전극(160)의 가장자리와 화소전극(160) 상부의 대향전극(180)의 사이의 거리를 증가시킴으로써 화소전극(160)의 가장자리에서 아크 등이 발생하는 것을 방지하는 역할을 할 수 있다. 화소정의막(165)은 폴리이미드, 폴리아마이드(Polyamide), 아크릴 수지, 벤조사이클로부텐 및 페놀 수지로 이루어진 군에서 선택되는 하나 이상의 유기 절연 물질로, 스핀 코팅 등의 방법으로 형성될 수 있다.
화소전극(160) 상에는 중간층(170)이 배치될 수 있다. 중간층(170)은 제1 기능층, 발광층 및 제2 기능층 중 적어도 하나를 포함할 수 있다. 화소정의막(165)의 개구(OP)에는 발광층이 배치될 수 있다. 발광층은 소정의 색상의 빛을 방출하는 고분자 유기물 또는 저분자 유기물을 포함할 수 있다. 또는, 발광층은 무기 발광물질을 포함하거나, 양자점을 포함할 수 있다.
발광층의 아래와 위에는 각각 제1 기능층 및 제2 기능층이 배치될 수 있다. 제1 기능층은 예컨대, 홀 수송층(HTL: Hole Transport Layer)을 포함하거나, 홀 수송층 및 홀 주입층(HIL: Hole Injection Layer)을 포함할 수 있다. 제2 기능층은 전자 수송층(ETL: Electron Transport Layer) 및/또는 전자 주입층(EIL: Electron Injection Layer)을 포함할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다. 제1 기능층 및 제2 기능층은 선택적으로 각각 발광층의 위 및 아래에 배치될 수 있다. 제1 기능층 및/또는 제2 기능층은 후술할 대향전극(180)과 마찬가지로 기판(100)을 전체적으로 커버하도록 형성되는 공통층일 수 있다.
대향전극(180)은 화소전극(160) 상에 배치되며, 화소전극(160)과 중첩될 수 있다. 대향전극(180)은 일함수가 낮은 도전성 물질로 이루어질 수 있다. 예컨대, 대향전극(180)은 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca) 또는 이들의 합금 등을 포함하는 (반)투명층을 포함할 수 있다. 또는, 대향전극(180)은 전술한 물질을 포함하는 (반)투명층 상에 ITO, IZO, ZnO 또는 In2O3과 같은 층을 더 포함할 수 있다 대향전극(180)은 기판(100)을 전체적으로 커버하도록 일체로 형성될 수 있다.
도시되지는 않았으나, 발광소자(OLED) 상에는 봉지부재가 배치될 수 있다. 예컨대, 발광소자(OLED) 상에는 박막봉지층 또는 봉지기판이 배치될 수 있다. 발광소자(OLED) 상에 박막봉지층이 배치되는 경우, 박막봉지층은 적어도 하나의 무기막층 및 적어도 하나의 유기막층을 포함할 수 있다.
도 5는 일 실시예에 따른 표시 장치를 개략적으로 도시한 단면도이다. 도 5는 표시 장치(1)의 단면을 예시적으로 도시한 것으로서 일부 부재가 생략되어 있을 수 있다. 도 5의 실시예는 산화물층(150)이 제1 반도체층(A1)과 제1 층간절연층(113) 사이에 위치한다는 점에서 도 3의 실시예와 차이가 있다. 도 5에 있어서, 도 3과 동일한 참조 부호는 동일한 부재일 수 있다.
도 5를 참조하면, 표시 장치(1)는 기판(100) 및 기판(100) 상에 배치된 제1 박막트랜지스터(TFT1) 및 발광소자(OLED)를 포함할 수 있다.
기판(100) 상에는 버퍼층(110)이 배치될 수 있고, 버퍼층(110) 상에는 제1 반도체층(A1)이 배치될 수 있다. 제1 반도체층(A1)은 산화물 반도체 물질 및 실리콘 반도체 물질 중 적어도 하나를 포함할 수 있다.
제1 반도체층(A1) 상에는 제1 게이트전극(G1)이 배치될 수 있고, 제1 반도체층(A1)과 제1 게이트전극(G1) 사이에는 제1 게이트절연층(111)이 배치될 수 있다. 도 5에서는 제1 게이트절연층(111)이 제1 게이트전극(G1)과 유사한 형상으로 패터닝되어 구비된 것으로 도시되어 있으나, 본 발명이 이에 한정되는 것은 아니다. 제1 게이트절연층(111)은 표시 영역(DA, 도 1)의 전면(全面)에 배치될 수도 있다.
또한, 버퍼층(110) 상에는 순차적으로 제1 게이트절연층(111)과 하부전극(CE1)이 배치될 수 있다. 제1 게이트절연층(111)은 그 상부에 배치된 하부전극(CE1)과 유사한 형상으로 패터닝되어 구비될 수 있다.
일 실시예에서, 제1 게이트전극(G1) 상에는 산화물층(150)이 배치될 수 있다. 산화물층(150)은 제1 반도체층(A1)의 적어도 일부, 제1 게이트전극(G1) 및 하부전극(CE1)을 덮도록 구비될 수 있다. 산화물층(150)은 도 3에서 전술한 바와 같이, 산화몰리브덴(MoOX) 및 산화텅스텐(WOX) 중 적어도 하나를 포함할 수 있다. 또한, 산화물층(150)은 30 옹스트롬(Å) 내지 300 옹스트롬(Å)의 두께로 구비될 수 있다.
일 실시예에서, 산화물층(150) 상에는 순차적으로 제1 층간절연층(113) 및 제2 층간절연층(115)이 배치될 수 있다. 일 실시예에서, 제1 층간절연층(113)은 제1 절연층을 의미할 수 있고, 제2 층간절연층(115)은 제2 절연층을 의미할 수 있다.
제2 층간절연층(115) 상에는 제1 소스전극(S1), 제1 드레인전극(D1), 및 데이터선(DL)이 배치될 수 있다. 일 실시예에서, 제2 층간절연층(115) 상에는 제1 도전층이 배치될 수 있다. 예컨대, 제1 도전층은 제1 소스전극(S1) 또는 제1 드레인전극(D1)을 의미할 수 있다.
일 실시예에서, 산화물층(150), 제1 층간절연층(113), 및 제2 층간절연층(115)에는 컨택홀(CNT)이 정의될 수 있다. 제1 소스전극(S1) 및 제1 드레인전극(D1)은 각각 컨택홀(CNT)을 통해 제1 반도체층(A1)과 전기적으로 연결될 수 있다. 구체적으로, 제1 소스전극(S1)은 컨택홀(CNT)을 통해 제1 반도체층(A1)의 소스영역과 전기적으로 연결될 수 있고, 제1 드레인전극(D1)은 컨택홀(CNT)을 통해 제1 반도체층(A1)의 드레인영역과 전기적으로 연결될 수 있다.
제1 소스전극(S1), 제1 드레인전극(D1), 및 데이터선(DL) 상에는 제1 평탄화층(120)이 배치될 수 있고, 제1 평탄화층(120) 상에는 화소전극(160), 중간층(170), 및 대향전극(180)을 포함하는 발광소자(OLED)가 배치될 수 있다.
도 6은 일 실시예에 따른 표시 장치를 개략적으로 도시한 단면도이다. 도 6은 표시 장치(1)의 단면을 예시적으로 도시한 것으로서 일부 부재가 생략되어 있을 수 있다. 도 6에 있어서, 도 3과 동일한 참조 부호는 동일한 부재일 수 있다.
도 6을 참조하면, 표시 장치(1)는 기판(100), 제1 박막트랜지스터(TFT1), 제2 박막트랜지스터(TFT2), 및 발광소자(OLED)를 포함할 수 있다.
기판(100) 상에는 제1 박막트랜지스터(TFT1) 및 제2 박막트랜지스터(TFT2), 스토리지 커패시터(Cst) 및 발광소자(OLED)가 배치될 수 있다. 제1 박막트랜지스터(TFT1)는 제1 반도체층(A1), 제1 하부 게이트전극(G1a), 제1 상부 게이트전극(G1b), 제1 소스전극(S1), 및 제1 드레인전극(D1)을 포함할 수 있다. 제2 박막트랜지스터(TFT2)는 제2 반도체층(A2), 제2 게이트전극(G2), 제2 소스전극(S2), 및 제2 드레인전극(D2)을 포함할 수 있다. 스토리지 커패시터(Cst)는 하부전극(CE1) 및 상부전극(CE2)을 포함할 수 있다. 발광소자(OLED)는 화소전극(160), 중간층(170), 및 대향전극(180)을 포함할 수 있다.
일 실시예에서, 제1 반도체층(A1)은 산화물 반도체 물질을 포함할 수 있고, 제2 반도체층(A2)은 실리콘 반도체 물질을 포함할 수 있다. 예컨대, 제1 반도체층(A1)은 인듐(In), 갈륨(Ga), 스태늄(Sn), 지르코늄(Zr), 바나듐(V), 하프늄(Hf), 카드뮴(Cd), 게르마늄(Ge), 크롬(Cr), 티타늄(Ti), 알루미늄(Al), 세슘(Cs), 세륨(Ce) 및 아연(Zn)을 포함하는 군에서 선택된 적어도 하나 이상의 물질의 산화물을 포함할 수 있다. 예컨대, 제1 반도체층(A1)은 ZnO에 인듐(In), 갈륨(Ga), 주석(Sn)과 같은 금속이 함유된 IGZO(In-Ga-Zn-O), ITZO(In-Sn-Zn-O), 또는 IGTZO(In-Ga-Sn-Zn-O) 등을 포함할 수 있다. 또한, 제2 반도체층(A2)은 비정질 실리콘을 포함하거나, 폴리 실리콘을 포함할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
일 실시예에서, 제2 반도체층(A2)은 제1 반도체층(A1)보다 기판(100)에 가까운 곳에 위치할 수 있다. 예를 들어, 기판(100)이 배치된 평면에서 수직한 방향으로 기판(100)의 상면으로부터 제2 반도체층(A2)의 하면까지의 거리가 기판(100)의 상면으로부터 제1 반도체층(A1)의 하면까지의 거리보다 짧을 수 있다. 즉, 기판(100)의 상면에서 제2 반도체층(A2)의 하면까지의 수직 거리가 기판(100)의 상면에서 제1 반도체층(A1)의 하면까지의 수직 거리보다 짧을 수 있다.
기판(100) 상에는 버퍼층(110)이 배치될 수 있고, 버퍼층(110) 상에는 제2 반도체층(A2)이 배치될 수 있다. 제2 반도체층(A2)은 채널영역, 채널영역의 양 옆의 소스영역 및 드레인영역을 포함할 수 있다. 소스영역 및 드레인영역은 불순물로 도핑될 수 있으며, 불순물은 N형 불순물 또는 P형 불순물을 포함할 수 있다.
제2 반도체층(A2) 상에는 제2 게이트절연층(131)이 배치될 수 있다. 제2 게이트절연층(131)은 제2 반도체층(A2)을 덮도록 구비될 수 있다. 제2 게이트절연층(131)은 실리콘산화물(SiO2), 실리콘질화물(SiNX), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 및 아연산화물(ZnOX) 등을 적어도 하나 포함할 수 있다. 이때, 아연산화물(ZnOX)은 산화아연(ZnO), 및/또는 과산화아연(ZnO2)일 수 있다.
제2 게이트절연층(131) 상에는 제2 게이트전극(G2)이 배치될 수 있다. 제2 게이트전극(G2)은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 및 구리(Cu) 등을 포함할 수 있으며. 하나 이상의 물질로 단층 또는 다층으로 형성될 수 있다.
일 실시예에서, 도 6에서는 제2 게이트절연층(131)이 표시 영역(DA, 도 1)의 전면(全面)에 배치된 것으로 도시되어 있으나, 본 발명이 이에 한정되는 것은 아니다. 예컨대, 제2 게이트절연층(131)은 제2 게이트전극(G2)의 형상에 대응되도록 패터닝되어 구비될 수도 있다.
제2 게이트전극(G2) 상에는 제3 층간절연층(133)이 배치될 수 있다. 제3 층간절연층(133)은 실리콘산화물(SiO2), 실리콘질화물(SiNX), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 및 아연산화물(ZnOX) 등을 적어도 하나 포함할 수 있다. 이때, 아연산화물(ZnOX)은 산화아연(ZnO), 및/또는 과산화아연(ZnO2)일 수 있다.
제3 층간절연층(133) 상에는 제1 하부 게이트전극(G1a) 및 상부전극(CE2)이 배치될 수 있다. 제1 하부 게이트전극(G1a) 및 상부전극(CE2)은 동일한 층에 동일한 물질로 구비될 수 있다.
상부전극(CE2)은 하부전극(CE1)과 적어도 일부 중첩될 수 있다. 상부전극(CE2) 및 하부전극(CE1)은 스토리지 커패시터(Cst)를 형성할 수 있다. 이 경우, 상부전극(CE2)과 하부전극(CE1) 사이에 개재되는 제3 층간절연층(133)이 스토리지 커패시터(Cst)의 유전체층의 역할을 할 수 있다.
일 실시예에서, 하부전극(CE1)과 제2 게이트전극(G2)은 일체로 구비될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다. 예컨대, 하부전극(CE1)은 제2 게이트전극(G2)과 이격되어 별도의 구성요소로 구비될 수 있다.
상부전극(CE2) 상에는 제2 산화물층(150b)이 배치될 수 있다. 예컨대, 제2 산화물층(150b)은 상부전극(CE2) 상에 직접 배치될 수 있다. 제2 산화물층(150b) 상에는 제4 층간절연층(135)이 배치될 수 있다. 제4 층간절연층(135)은 실리콘산화물(SiO2), 실리콘질화물(SiNX), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 및 아연산화물(ZnOX) 등을 적어도 하나 포함할 수 있다. 이때, 아연산화물(ZnOX)은 산화아연(ZnO), 및/또는 과산화아연(ZnO2)일 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다. 예컨대, 제2 산화물층(150b)은 생략될 수도 있다.
일 실시예에서, 제2 산화물층(150b)은 산화몰리브덴(MoOX) 및 산화텅스텐(WOX) 중 적어도 하나를 포함할 수 있다. 후술할 바와 같이, 제2 산화물층(150b)이 수용성을 갖는 산화몰리브덴(MoOX) 및 산화텅스텐(WOX) 중 적어도 하나로 구비됨으로써, 포토레지스트 패턴을 스트립(Strip)하는 공정 중에 제2 산화물층(150b)의 적어도 일부가 제거되면서 제2 산화물층(150b) 상에 형성된 제4 층간절연층(135)의 잔여물들이 함께 제어되어 펜스(fence) 불량이 발생하는 것을 방지 또는 최소화할 수 있다.
일 실시예에서, 제2 산화물층(150b)은 30 옹스트롬(Å) 내지 300 옹스트롬(Å)의 두께로 구비될 수 있다. 구체적으로, 제2 산화물층(150b)은 그 하부에 배치된 제3 층간절연층(133)의 상면으로부터 30 옹스트롬(Å) 내지 300 옹스트롬(Å)의 두께로 구비될 수 있다. 제2 산화물층(150b)의 두께가 30 옹스트롬(Å) 미만인 경우, 제2 산화물층(150b)이 균일한 두께를 갖지 않을 수 있다. 즉, 제2 산화물층(150b)의 두께 산포가 증가할 수 있다. 반면에, 제2 산화물층(150b)의 두께가 300 옹스트롬(Å) 초과인 경우, 포토레지스트 패턴을 스트립하는 공정에서 제4 층간절연층(135)의 하부에 배치된 제2 산화물층(150b)도 함께 제거되어 제4 층간절연층(135)의 하부에 빈 공간이 형성될 수 있다. 따라서, 제2 산화물층(150b)이 30 옹스트롬(Å) 내지 300 옹스트롬(Å)의 두께로 구비됨으로써, 제2 산화물층(150b)이 균일한 두께를 가질 수 있고, 포토레지스트 패턴을 스트립하는 공정 시 제4 층간절연층(135)의 잔여물들의 하부에 배치된 제2 산화물층(150b)만 제거될 수 있다.
전술한 바와 같이, 제3 층간절연층(133) 상에는 제1 하부 게이트전극(G1a)이 배치될 수 있다. 또한, 제1 하부 게이트전극(G1a) 상에는 제2 산화물층(150b)이 배치될 수 있고, 제2 산화물층(150b) 상에는 제4 층간절연층(135)이 배치될 수 있다. 예컨대, 제1 하부 게이트전극(G1a) 상에 제2 산화물층(150b)이 직접 배치될 수 있다.
제1 반도체층(A1)은 제4 층간절연층(135) 상에 배치될 수 있다. 전술한 바와 같이, 제1 반도체층(A1)은 산화물 반도체 물질을 포함할 수 있다. 제1 반도체층(A1) 상에는 제1 게이트절연층(111)이 배치될 수 있고, 제1 게이트절연층(111) 상에는 제1 상부 게이트전극(G1b)이 배치될 수 있다. 도 6에서는 제1 게이트절연층(111)이 제1 상부 게이트전극(G1b)과 유사한 형상으로 패터닝되어 구비된 것으로 도시되어 있으나, 본 발명이 이에 한정되는 것은 아니다. 제1 게이트절연층(111)은 표시 영역(DA, 도 1)의 전면(全面)에 배치될 수도 있다.
제1 상부 게이트전극(G1b) 상에는 제1 층간절연층(113)이 배치될 수 있다. 제1 층간절연층(113)이 배치될 수 있고, 제1 층간절연층(113) 상에는 제1 산화물층(150a)이 배치될 수 있으며, 제1 산화물층(150a) 상에는 제2 층간절연층(115)이 배치될 수 있다. 제1 산화물층(150a)은 도 3의 산화물층(150)과 동일한 부재일 수 있다. 도 6에서는 제1 산화물층(150a)이 제1 층간절연층(113)과 제2 층간절연층(115) 사이에 배치된 것으로 도시되어 있으나, 본 발명이 이에 한정되는 것은 아니다. 제1 산화물층(150a)은 제1 반도체층(A1)과 제1 층간절연층(113) 사이에 개재될 수도 있다. 또는, 제1 산화물층(150a)은 제1 반도체층(A1)과 제1 층간절연층(113) 사이 및 제1 층간절연층(113)과 제2 층간절연층(115) 사이에 모두 개재될 수도 있다.
제2 층간절연층(115) 상에는 제1 소스전극(S1), 제1 드레인전극(D1), 제2 소스전극(S2), 및 제2 드레인전극(D2)이 배치될 수 있다. 제2 층간절연층(115) 상에는 제1 도전층과 제2 도전층이 배치될 수 있다. 예컨대, 제1 도전층은 제1 소스전극(S1) 또는 제1 드레인전극(D1)을 의미할 수 있고, 제2 도전층은 제2 소스전극(S2) 또는 제2 드레인전극(D2)을 의미할 수 있다.
일 실시예에서, 제1 층간절연층(113), 제1 산화물층(150a), 및 제2 층간절연층(115)에는 제1 컨택홀(CNT1)이 정의될 수 있다. 제1 소스전극(S1) 및 제1 드레인전극(D1)은 각각 제1 컨택홀(CNT1)을 통해 제1 반도체층(A1)과 전기적으로 연결될 수 있다. 구체적으로, 제1 소스전극(S1)은 제1 컨택홀(CNT1)을 통해 제1 반도체층(A1)의 소스영역과 전기적으로 연결될 수 있고, 제1 드레인전극(D1)은 제1 컨택홀(CNT1)을 통해 제1 반도체층(A1)의 드레인영역과 전기적으로 연결될 수 있다.
일 실시예에서, 제2 게이트절연층(131), 제3 층간절연층(133), 제2 산화물층(150b), 제4 층간절연층(135), 제1 층간절연층(113), 제1 산화물층(150a), 및 제2 층간절연층(115)에는 제2 컨택홀(CNT2)이 정의될 수 있다. 제2 소스전극(S2) 및 제2 드레인전극(D2)은 각각 제2 컨택홀(CNT2)을 통해 제2 반도체층(A2)과 전기적으로 연결될 수 있다. 구체적으로, 제2 소스전극(S2)은 제2 컨택홀(CNT2)을 통해 제2 반도체층(A2)의 소스영역과 전기적으로 연결될 수 있고, 제2 드레인전극(D2)은 제2 컨택홀(CNT2)을 통해 제2 반도체층(A2)의 드레인영역과 전기적으로 연결될 수 있다.
제1 도전층과 제2 도전층은 제2 층간절연층(115) 상에 배치되고, 제1 반도체층(A1)은 제4 층간절연층(135) 상에 배치되며, 제2 반도체층(A2)은 버퍼층(110) 상에 배치되므로, 제1 도전층과 제1 반도체층(A1) 사이의 수직거리가 제2 도전층과 제2 반도체층(A2) 사이의 수직거리보다 작을 수 있다.
제1 도전층은 제1 컨택홀(CNT1)을 통해 제1 반도체층(A1)에 전기적으로 연결되고, 제2 도전층은 제2 컨택홀(CNT2)을 통해 제2 반도체층(A2)에 전기적으로 연결되므로, 제1 컨택홀(CNT1)의 수직거리가 제2 컨택홀(CNT2)의 수직거리보다 작을 수 있다.
제1 컨택홀(CNT1)과 제2 컨택홀(CNT2)은 동일한 에칭 공정에서 동시에 형성되는데, 제1 도전층과 제1 반도체층(A1) 사이의 무기막의 두께보다 제2 도전층과 제2 반도체층(A2) 사이의 무기막의 두께가 더 두꺼우므로, 제1 반도체층(A1)의 표면이 에칭 가스에 더 많은 시간 노출되어 제1 반도체층(A1)의 표면이 손상될 수 있다. 이를 방지하고자, SiOX/IGZO 선택비가 높은 고탄소계 가스를 사용하는 경우, 에칭 시 제1 컨택홀(CNT1) 내에 무기막의 일부가 잔존하거나 폴리머들이 쌓여 제거되지 않는 등의 문제가 발생할 수 있다.
후술할 바와 같이, 제1 산화물층(150a)이 수용성을 갖는 산화몰리브덴(MoOX) 및 산화텅스텐(WOX) 중 적어도 하나로 구비됨으로써, 포토레지스트 패턴을 스트립(Strip)하는 공정 중에 제1 산화물층(150a)의 적어도 일부가 제거되면서 제1 산화물층(150a) 상에 형성된 제2 층간절연층(115)의 잔여물들이 함께 제어되어 제1 컨택홀(CNT1) 내에 무기막 및/또는 폴리머들이 잔존하는 것을 방지 또는 최소화할 수 있다.
제1 소스전극(S1), 제1 드레인전극(D1), 제2 소스전극(S2), 및 제2 드레인전극(D2) 상에는 제1 평탄화층(120)이 배치될 수 있고, 제1 평탄화층(120) 상에는 제2 평탄화층(125)이 배치될 수 있다. 일 실시예에서, 제1 평탄화층(120)과 제2 평탄화층(125)은 동일한 물질로 구비될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다. 예컨대, 제1 평탄화층(120)과 제2 평탄화층(125)은 상이한 물질로 구비될 수도 있다.
제1 평탄화층(120)과 제2 평탄화층(125) 사이에는 연결전극(140)이 배치될 수 있고, 제2 평탄화층(125) 상에는 화소전극(160)이 배치될 수 있다. 연결전극(140)은 제1 평탄화층(120)에 정의된 제1 비아홀(VIA1)을 통해 제2 소스전극(S2) 및/또는 제2 드레인전극(D2)과 전기적으로 연결될 수 있다. 또한, 화소전극(160)은 제2 평탄화층(125)에 정의된 제2 비아홀(VIA2)을 통해 연결전극(140)과 전기적으로 연결될 수 있다. 따라서, 화소전극(160)은 제2 박막트랜지스터(TFT2)와 전기적으로 연결될 수 있다.
도 7은 일 실시예에 따른 표시 장치를 개략적으로 도시한 단면도이다. 도 7은 표시 장치(1)의 단면을 예시적으로 도시한 것으로서 일부 부재가 생략되어 있을 수 있다. 도 7에 있어서, 도 3과 동일한 참조 부호는 동일한 부재일 수 있다.
도 7을 참조하면, 표시 장치(1)는 기판(100) 및 기판(100) 상에 배치된 제1 박막트랜지스터(TFT1) 및 발광소자(OLED)를 포함할 수 있다. 제1 박막트랜지스터(TFT1)는 제1 반도체층(A1)과 제1 게이트전극(G1)을 포함할 수 있다. 발광소자(OLED)는 화소전극(160), 중간층(170), 및 대향전극(180)을 포함할 수 있다.
기판(100) 상에는 하부금속층(BML)이 배치될 수 있다. 하부금속층(BML) 상에는 버퍼층(110)이 배치될 수 있고, 버퍼층(110) 상에는 제1 반도체층(A1)이 배치될 수 있다. 하부금속층(BML)은 그 상부에 배치된 제1 박막트랜지스터(TFT1)와 적어도 일부 중첩될 수 있다 구체적으로, 하부금속층(BML)은 그 상부에 배치된 제1 반도체층(A1)과 적어도 일부 중첩될 수 있다.
제1 반도체층(A1)이 산화물 반도체 물질을 포함하는 경우, 제1 반도체층(A1)은 광에 취약한 특성을 가질 수 있다. 제1 반도체층(A1)의 하부에 하부금속층(BML)이 배치됨으로써, 기판(100) 측에서 입사되는 외부 광에 의해 제1 반도체층(A1)에 포토커런트가 유발되어 제1 박막트랜지스터(TFT1)의 소자 특성이 변화하는 것이 방지 또는 최소화될 수 있다.
제1 반도체층(A1) 상에는 제1 게이트절연층(111)이 배치될 수 있고, 제1 게이트절연층(111) 상에는 제1 게이트전극(G1)이 배치될 수 있다. 또한, 제1 게이트전극(G1) 상에는 제1 층간절연층(113)이 배치될 수 있다. 예컨대, 제1 층간절연층(113)은 그 하부에 배치된 구성요소들을 덮도록 구비될 수 있다.
제1 층간절연층(113) 상에는 제1 평탄화층(120)이 배치될 수 있고, 제1 평탄화층(120) 상에는 화소전극(160)이 배치될 수 있다. 제1 평탄화층(120) 상에는 제1 도전층이 배치될 수 있다. 예컨대, 제1 도전층은 화소전극(160)을 의미할 수 있다.
일 실시예에서, 버퍼층(110)과 제1 반도체층(A1) 사이에는 산화물층(150)이 배치될 수 있다. 산화물층(150)은 전술한 바와 같이, 산화몰리브덴(MoOX) 및 산화텅스텐(WOX) 중 적어도 하나를 포함할 수 있다.
일 실시예에서, 화소전극(160)은 제1 층간절연층(113) 및 제1 평탄화층(120)에 정의된 제1 컨택홀(CNT1)을 통해 제1 반도체층(A1)과 전기적으로 연결될 수 있고, 버퍼층(110), 산화물층(150), 제1 층간절연층(113) 및 제1 평탄화층(120)에 정의된 제2 컨택홀(CNT2)을 통해 하부금속층(BML)과 전기적으로 연결될 수 있다.
제1 도전층은 제1 평탄화층(120) 상에 배치되고, 제1 반도체층(A1)은 버퍼층(110) 상에 배치되며, 하부금속층(BML)은 기판(100) 상에 배치되므로, 제1 도전층과 제1 반도체층(A1) 사이의 수직거리가 제1 도전층과 하부금속층(BML) 사이의 수직거리보다 작을 수 있다. 즉, 제1 반도체층(A1)이 하부금속층(BML)에 비해 제1 도전층에 가까운 곳에 위치할 수 있다.
제1 컨택홀(CNT1)과 제2 컨택홀(CNT2)은 동일한 에칭 공정에서 동시에 형성되는데, 제1 도전층과 제1 반도체층(A1) 사이의 층들의 두께보다 제1 도전층과 하부금속층(BML) 사이의 층들의 두께가 더 두꺼우므로, 제1 반도체층(A1)의 표면이 에칭 가스에 더 많은 시간 노출되어 제1 반도체층(A1)의 표면이 손상될 수 있다. 이를 방지하고자, SiOX/IGZO 선택비가 높은 고탄소계 가스를 사용하는 경우, 에칭 시 제1 컨택홀(CNT1) 내에 무기막의 일부가 잔존하거나 폴리머들이 쌓여 제거되지 않는 등의 문제가 발생할 수 있다.
후술할 바와 같이, 산화물층(150)이 수용성을 갖는 산화몰리브덴(MoOX) 및 산화텅스텐(WOX) 중 적어도 하나로 구비됨으로써, 포토레지스트 패턴을 스트립(Strip)하는 공정 중에 산화물층(150)의 적어도 일부가 제거되면서 산화물층(150) 상에 형성된 제1 층간절연층(113)의 잔여물들이 함께 제어되어 제1 컨택홀(CNT1) 및/또는 제2 컨택홀(CNT2) 내에 무기막 및/또는 폴리머들이 잔존하는 것을 방지 또는 최소화할 수 있다.
도 8 내지 도 16은 일 실시예에 따른 표시 장치의 제조 방법을 개략적으로 도시한 단면도들이다. 도 8 내지 도 16은 표시 장치의 단면을 예시적으로 도시한 것으로서 일부 부재가 생략되어 있을 수 있다.
도 8 내지 도 16을 참조하면, 일 실시예에 따른 표시 장치의 제조 방법은 기판(100) 상에 반도체층(A1)을 형성하는 단계, 반도체층(A1) 상에 제1 절연층을 형성하는 단계, 제1 절연층 상에 수용성을 갖는 산화물층(150)을 형성하는 단계, 산화물층(150) 상에 제2 절연층을 형성하는 단계, 제2 절연층 상에 포토레지스트 패턴(155)을 형성하는 단계, 포토레지스트 패턴(155)을 식각 마스크로 제1 절연층, 산화물층(150) 및 제2 절연층을 식각하여 컨택홀(CNT)을 형성하는 단계, 및 포토레지스트 패턴(155)을 스트립(Strip)하는 단계를 포함할 수 있다.
먼저, 도 8을 참조하면, 기판(100) 상에 버퍼층(110)이 형성될 수 있다. 기판(100)은 글라스 또는 고분자 수지로 구비될 수 있다. 이때, 고분자 수지는 폴리에테르술폰, 폴리아릴레이트, 폴리에테르 이미드, 폴리에틸렌 나프탈레이트, 폴리에틸렌 테레프탈레이트, 폴리페닐렌 설파이드, 폴리이미드, 폴리카보네이트, 셀룰로오스 트리 아세테이트, 셀룰로오스 아세테이트 프로피오네이트 등 중 적어도 하나를 포함할 수 있다. 기판(100)은 유기물을 포함하는 층 및 무기물을 포함하는 층이 교번하여 적층된 구조를 가질 수 있다. 예를 들어, 기판(100)은 순차적으로 적층된 제1 베이스층, 제1 배리어층, 제2 베이스층, 및 제2 배리어층을 포함할 수 있다. 버퍼층(110)은 기판(100)의 하부로부터 이물, 습기 또는 외기의 침투를 감소 또는 차단시킬 수 있다. 버퍼층(110)은 실리콘옥사이드, 실리콘옥시나이트라이드, 실리콘나이트라이드와 같은 무기물을 포함할 수 있고, 전술한 물질을 포함하는 단층 또는 다층으로 구비될 수 있다.
도 9를 참조하면, 기판(100) 상에 순차적으로 반도체층(A1), 제1 게이트절연층(111), 및 게이트전극(G1)이 형성될 수 있다. 구체적으로, 버퍼층(110) 상에 반도체층(A1)이 패터닝되고, 패터닝된 반도체층(A1) 상에 제1 게이트절연층(111)과 게이트전극(G1)을 형성하는 물질이 형성된 후 패터닝되어 도 9에 도시된 반도체층(A1), 제1 게이트절연층(111), 및 게이트전극(G1)이 형성될 수 있다.
이후, 반도체층(A1)의 적어도 일부가 불순물로 도핑되어 채널영역, 채널영역의 양 옆의 소스영역 및 드레인영역이 형성될 수 있다. 예컨대, 소스영역 및 드레인영역은 불순물로 도핑된 영역에 해당하고, 채널영역은 제1 게이트절연층(111)과 게이트전극(G1)과 중첩되는 영역에 해당한다. 이때, 불순물은 N형 불순물 또는 P형 불순물을 포함할 수 있다.
일 실시예에서, 반도체층(A1)은 산화물 반도체 물질 및 실리콘 반도체 물질 중 적어도 하나를 포함할 수 있다. 반도체층(A1)이 산화물 반도체 물질을 포함하는 경우, 반도체층(A1)은 인듐(In), 갈륨(Ga), 스태늄(Sn), 지르코늄(Zr), 바나듐(V), 하프늄(Hf), 카드뮴(Cd), 게르마늄(Ge), 크롬(Cr), 티타늄(Ti), 알루미늄(Al), 세슘(Cs), 세륨(Ce) 및 아연(Zn)을 포함하는 군에서 선택된 적어도 하나 이상의 물질의 산화물을 포함할 수 있다. 예컨대, 반도체층(A1)은 ZnO에 인듐(In), 갈륨(Ga), 주석(Sn)과 같은 금속이 함유된 IGZO(In-Ga-Zn-O), ITZO(In-Sn-Zn-O), 또는 IGTZO(In-Ga-Sn-Zn-O) 등을 포함할 수 있다. 제1 반도체층(A1)이 실리콘 반도체 물질을 포함하는 경우, 제1 반도체층(A1)은 비정질 실리콘을 포함하거나, 폴리 실리콘을 포함할 수 있다.
도 9에서는 제1 게이트절연층(111)이 그 상부에 형성된 게이트전극(G1)의 형상에 대응되도록 패터닝되어 구비된 것으로 도시되어 있으나, 본 발명이 이에 한정되는 것은 아니다. 예컨대, 제1 게이트절연층(111)은 기판(100)의 상면에 전체적으로 형성될 수도 있다. 제1 반도체층(A1) 상에 형성된 제1 게이트절연층(111)은 실리콘산화물(SiO2), 실리콘질화물(SiNX), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 및 아연산화물(ZnOX) 등을 적어도 하나 포함할 수 있다. 이때, 아연산화물(ZnOX)은 산화아연(ZnO), 및/또는 과산화아연(ZnO2)일 수 있다.
게이트전극(G1)은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 및 구리(Cu) 등을 포함할 수 있으며. 하나 이상의 물질로 단층 또는 다층으로 형성될 수 있다.
도 10을 참조하면, 반도체층(A1) 상에 제1 절연층이 형성될 수 있다. 구체적으로, 반도체층(A1) 및 게이트전극(G1) 상에 제1 층간절연층(113)이 형성될 수 있다. 이때, 제1 층간절연층(113)은 제1 절연층일 수 있다.
일 실시예에서 제1 층간절연층(113)은 반도체층(A1)의 상면으로부터 약 1000 옹스트롬(Å)의 두께로 형성될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다. 제1 층간절연층(113)은 실리콘산화물(SiO2), 실리콘질화물(SiNX), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 및 아연산화물(ZnOX) 등을 적어도 하나 포함할 수 있다. 이때, 아연산화물(ZnOX)은 산화아연(ZnO), 및/또는 과산화아연(ZnO2)일 수 있다.
도 11을 참조하면, 제1 절연층 상에 산화물층(150)이 형성될 수 있다. 구체적으로, 제1 층간절연층(113) 상에 산화물층(150)이 형성될 수 있다. 이때, 제1 층간절연층(113)이 제1 절연층일 수 있다.
일 실시예에서, 산화물층(150)은 수용성을 갖는 산화몰리브덴(MoOX) 및 산화텅스텐(WOX) 중 적어도 하나를 포함할 수 있다. 일 실시예에서, 산화물층(150)은 30 옹스트롬(Å) 내지 300 옹스트롬(Å)의 두께(t1)로 구비될 수 있다. 이에 대해서는 후술하기로 한다.
도 12를 참조하면, 산화물층(150) 상에 제2 절연층이 형성될 수 있다. 구체적으로, 산화물층(150) 상에 제2 층간절연층(115)이 형성될 수 있다. 이때, 제2 층간절연층(115)은 제2 절연층을 의미할 수 있다.
일 실시예에서, 제2 층간절연층(115)은 산화물층(150)의 상면으로부터 약 5000 옹스트롬(Å)의 두께로 형성될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다. 제2 층간절연층(115)은 실리콘산화물(SiO2), 실리콘질화물(SiNX), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 및 아연산화물(ZnOX) 등을 적어도 하나 포함할 수 있다. 이때, 아연산화물(ZnOX)은 산화아연(ZnO), 및/또는 과산화아연(ZnO2)일 수 있다.
도 13을 참조하면, 제2 절연층 상에 포토레지스트 패턴(155)을 형성할 수 있다. 구체적으로, 제2 층간절연층(115) 상에 포토레지스트 물질을 도포한 후, 노광 및 현상하여 포토레지스트 패턴(155)을 형성할 수 있다.
이후, 도 14를 참조하면, 제2 절연층 상에 형성된 포토레지스트 패턴(155)을 식각 마스크로 제1 절연층, 산화물층(150), 및 제2 절연층을 식각하여 컨택홀(CNT)을 형성할 수 있다. 구체적으로, 제2 층간절연층(115) 상에 형성된 포토레지스트 패턴(155)을 식각 마스크로 제1 층간절연층(113), 산화물층(150), 및 제2 층간절연층(115)을 식각하여 컨택홀(CNT)을 형성할 수 있다. 이때, 제1 층간절연층(113)이 제1 절연층일 수 있고, 제2 층간절연층(115)이 제2 절연층일 수 있다.
포토레지스트 패턴(155)을 식각 마스크로 제1 층간절연층(113), 산화물층(150), 및 제2 층간절연층(115)을 식각하여 컨택홀(CNT)이 형성됨으로서, 반도체층(A1)의 적어도 일부가 컨택홀(CNT)을 통해 노출될 수 있다.
이후, 도 15에 도시된 바와 같이, 제2 절연층 상에 형성된 포토레지스트 패턴(155)이 스트립(Strip)될 수 있다. 구체적으로, 제2 층간절연층(115) 상에 형성된 포토레지스트 패턴(155)이 DI Water 등의 물에 의해 제거될 수 있다.
이때, 제1 층간절연층(113) 상에 형성된 산화물층(150)의 적어도 일부가 제거될 수 있다. 예컨대, 산화물층(150)의 적어도 일부가 물에 용해될 수 있다.
도 16을 참조하면, 제2 절연층 상에 도전층이 형성될 수 있다. 구체적으로, 제2 층간절연층(115) 상에 소스전극(S1) 및 드레인전극(D1)이 형성될 수 있다. 이때, 제2 층간절연층(115)이 제2 절연층일 수 있고, 소스전극(S1) 및 드레인전극(D1)이 도전층일 수 있다.
일 실시예에서, 소스전극(S1)은 컨택홀(CNT)을 통해 반도체층(A1)의 소스영역과 전기적으로 연결될 수 있고, 드레인전극(D1)은 컨택홀(CNT)을 통해 반도체층(A1)의 드레인영역과 전기적으로 연결될 수 있다.
도 17은 도 14의 B 부분을 확대한 도면이고, 도 18은 도 15의 C 부분을 확대한 도면이다.
도 14, 도 15, 도 17, 및 도 18을 참조하면, 포토레지스트 패턴(155)을 식각 마스크로 제1 층간절연층(113), 산화물층(150), 및 제2 층간절연층(115)을 식각하여 컨택홀(CNT)의 형성 시, 제2 층간절연층(115)의 잔여물(116)들이 컨택홀(CNT) 내에 잔존할 수 있고, 컨택홀(CNT) 내에 잔존하는 잔여물(116)들이 펜스(fence) 불량을 발생시킬 수 있다. 예를 들어, 컨택홀(CNT) 내에 잔존하는 잔여물(116)들로 인해 컨택홀(CNT) 내에 배치되는 도전층(S1 또는 D1, 도 18)에 단선이 발생할 수 있고, 도전층과 반도체층(A1) 사이의 컨택 저항이 상승할 수 있다. 이때, 제2 층간절연층(115)은 무기막으로 구비되므로, 제2 층간절연층(115)의 잔여물(116)은 무기막일 수 있다. 또는, 도 6에서 전술한 바와 같이, 반도체층(A1)의 표면이 손상되는 것을 방지하기 위해 고탄소계 가스를 사용하는 경우 컨택홀(CNT) 내에 폴리머들이 존재할 수 있고 이로 인해 불량이 발생할 수 있다.
전술한 바와 같이 제2 절연층(예컨대, 제2 층간절연층(115)) 상에 형성된 포토레지스터 패턴(155)을 스트립하는 공정 중에 제1 절연층(예컨대, 제1 층간절연층(113) 상에 형성된 산화물층(150)의 적어도 일부가 함께 제거될 수 있다.
예컨대, 산화물층(150)이 수용성을 갖는 산화몰리브덴(MoOX) 및 산화텅스텐(WOX) 중 적어도 하나로 구비됨으로써, 포토레지스트 패턴(155)을 스트립하는 공정 중에 산화물층(150)의 적어도 일부가 함께 제거되면서 산화물층(150) 상에 형성된 제2 절연층(예컨대, 제2 층간절연층(115))의 잔여물(116)들이 함께 제어되어 펜스(fence) 불량이 발생하는 것을 방지 또는 최소화할 수 있다. 따라서, 제2 절연층(예컨대, 제2 층간절연층(115))의 잔여물(116)들에 의해 컨택홀(CNT) 내에 배치되는 도전층(예컨대, 소스전극 및 드레인전극)에 단선이 발생하는 것을 방지 또는 최소화할 수 있고, 도전층과 반도체층(A1) 사이의 컨택 저항이 상승하는 것을 방지 또는 최소화할 수 있다. 또한, 공정 상 추가 없이 컨택홀(CNT) 내에 형성된 제2 절연층(예컨대, 제2 층간절연층(115))의 잔여물(116)들이 제거될 수 있다. 예컨대, 산화물층(150)과 제2 절연층(예컨대, 제2 층간절연층(115))의 잔여물(116)들이 만나는 면적이 작아 산화물층(150)이 용이하게 제거될 수 있다.
전술한 바와 같이, 산화물층(150)은 30 옹스트롬(Å) 내지 300 옹스트롬(Å)의 두께(t1)로 구비될 수 있다. 구체적으로, 산화물층(150)은 그 하부에 배치된 제1 절연층(예컨대, 제1 층간절연층(113))의 상면으로부터 30 옹스트롬(Å) 내지 300 옹스트롬(Å)의 두께(t1)로 구비될 수 있다. 산화물층(150)의 두께(t1)가 30 옹스트롬(Å) 미만인 경우, 산화물층(150)이 균일한 두께를 갖지 않을 수 있다. 즉, 산화물층(150)의 두께 산포가 증가할 수 있다. 반면에, 산화물층(150)의 두께(t1)가 300 옹스트롬(Å) 초과인 경우, 포토레지스트 패턴(155)을 스트립하는 공정에서 제2 절연층(예컨대, 제2 층간절연층(115))의 하부에 배치된 산화물층(150)도 함께 제거되어 제2 절연층(예컨대, 제2 층간절연층(115))의 하부에 빈 공간이 형성될 수 있다. 따라서, 산화물층(150)이 30 옹스트롬(Å) 내지 300 옹스트롬(Å)의 두께로 구비됨으로써, 산화물층(150)이 균일한 두께를 가질 수 있고, 포토레지스트 패턴(155)을 스트립하는 공정 시 제2 절연층(예컨대, 제2 층간절연층(115))의 잔여물(116)들의 하부에 배치된 산화물층(150)만 제거될 수 있다.
도 19는 산화몰리브덴(MoOX)의 산소 분압에 따른 수용성을 나타내는 결과를 도시한 그래프이다. 도 19는 기판(100) 상에 산화몰리브덴(MoOX)을 형성한 후, 형성된 산화몰리브덴(MoOX)에 광을 조사한 결과를 도시한 그래프이다. 도 19에서 산화몰리브덴(MoOX)에 포함된 산소 분압이 낮은 경우 산화몰리브덴(MoOX)에 포함된 산소 농도가 낮다는 것을 의미할 수 있다.
도 19를 참조하면, 산화몰리브덴(MoOX)에 포함된 산소 분압이 낮은 경우 광에 대한 반사율이 높은 것을 확인할 수 있다. 즉, 산화몰리브덴(MoOX)에 포함된 산소 분압이 낮은 경우 산화몰리브덴(MoOX)은 금속 상태로 존재하여 물에 용해되지 않은 채 기판(100) 상에 존재할 수 있다.
산화몰리브덴(MoOX)에 포함된 산소의 분압이 증가할수록 광에 대한 반사율이 낮아지는 것을 확인할 수 있다. 즉 산화몰리브덴(MoOX)에 포함된 산소의 분압이 증가할수록 산화몰리브덴(MoOX)의 수용성이 증가하는 것을 확인할 수 있다. 예컨대, 산화몰리브덴(MoOX)에 포함된 산소의 분압이 증가할수록 산화몰리브덴(MoOX)의 수용성이 증가할 수 있다. 즉, 산화몰리브덴(MoOX)에 포함된 산소의 분압이 증가할수록 산화몰리브덴(MoOX)이 물에 더 잘 용해될 수 있다.
일 실시예에서, 산화물층(150)이 산화몰리브덴(MoOX)을 포함할 수 있다. 이때, 산화몰리브덴(MoOX)에 포함된 산소의 분압은 60% 이상으로 구비될 수 있다. 또는, 산화몰리브덴(MoOX)에 포함된 산소의 분압은 80% 이상으로 구비될 수 있다. 산화물층(150)이 산화몰리브덴(MoOX)을 포함하고 산화몰리브덴(MoOX)에 포함된 산소의 분압이 80% 이상으로 구비됨으로써, 포토레지스트 패턴(155)을 제거하는 스트립 공정 시 산화물층(150)이 함께 제거되어 컨택홀(CNT) 내에 존재하는 잔여물(116)들이 용이하게 제거될 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
1: 표시 장치
A1: 제1 반도체층
113: 제1 층간절연층
115: 제2 층간절연층
150: 산화물층

Claims (20)

  1. 기판;
    상기 기판 상에 배치되는 제1 반도체층;
    상기 제1 반도체층 상에 배치되는 제1 절연층;
    상기 제1 절연층 상에 배치되는 제2 절연층;
    상기 기판과 상기 제2 절연층 사이에 개재되고 수용성을 갖는 제1 산화물층;
    상기 제2 절연층 상에 배치되고 상기 제1 절연층, 상기 제2 절연층, 및 상기 제1 산화물층에 정의된 제1 컨택홀을 통해 상기 제1 반도체층과 전기적으로 연결되는 제1 도전층;
    을 구비하는, 표시 장치.
  2. 제1항에 있어서,
    상기 제1 산화물층은 상기 제1 절연층과 상기 제2 절연층 사이에 개재되는, 표시 장치.
  3. 제1항에 있어서,
    상기 제1 산화물층은 상기 제1 반도체층과 상기 제1 절연층 사이에 개재되는, 표시 장치.
  4. 제1항에 있어서,
    상기 제1 산화물층은 산화몰리브덴(MoOX) 및 산화텅스텐(WOX) 중 적어도 하나를 포함하는, 표시 장치.
  5. 제1항에 있어서,
    상기 제1 산화물층은 30 옹스트롬(Å) 내지 300 옹스트롬(Å)의 두께를 갖는, 표시 장치.
  6. 제1항에 있어서,
    상기 제1 반도체층과 절연된 제1 게이트전극; 및
    상기 제1 절연층과 상기 제2 절연층 사이에 배치되는 상부전극;을 더 포함하는, 표시 장치.
  7. 제6항에 있어서,
    상기 제1 산화물층은 상기 상부전극 상에 직접 배치되는, 표시 장치.
  8. 제1항에 있어서,
    상기 제1 반도체층과 상이한 층에 배치되는 제2 반도체층을 더 포함하고,
    상기 제1 반도체층은 산화물 반도체 물질을 포함하고, 상기 제2 반도체층은 실리콘 반도체 물질을 포함하는, 표시 장치.
  9. 제8항에 있어서,
    상기 제2 반도체층은 상기 제1 반도체층보다 상기 기판에 가까운 곳에 위치하는, 표시 장치.
  10. 제8항에 있어서,
    상기 제2 절연층 상에 배치된 제2 도전층을 더 포함하고,
    상기 제2 도전층은 상기 제2 반도체층과 제2 컨택홀을 통해 전기적으로 연결되는, 표시 장치.
  11. 제8항에 있어서,
    상기 제2 반도체층과 절연된 제2 게이트전극; 및
    상기 제2 게이트전극 상에 배치된 제2 산화물층;을 더 포함하는, 표시 장치.
  12. 제1항에 있어서,
    상기 기판 상에 배치되는 하부금속층; 및
    상기 하부금속층과 상기 제1 반도체층 사이에 개재되는 버퍼층;을 더 포함하는, 표시 장치.
  13. 제12항에 있어서,
    상기 제1 산화물층은 상기 하부금속층과 상기 제1 반도체층 사이에 개재되는, 표시 장치.
  14. 제12항에 있어서,
    상기 제1 도전층은 상기 하부금속층과 제3 컨택홀을 통해 전기적으로 연결되는, 표시 장치.
  15. 기판 상에 반도체층을 형성하는 단계;
    상기 반도체층 상에 제1 절연층을 형성하는 단계;
    상기 제1 절연층 상에 수용성을 갖는 산화물층을 형성하는 단계;
    상기 산화물층 상에 제2 절연층을 형성하는 단계;
    상기 제2 절연층 상에 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴을 식각 마스크로 상기 제1 절연층, 상기 산화물층 및 상기 제2 절연층을 식각하여 컨택홀을 형성하는 단계; 및
    상기 포토레지스트 패턴을 스트립(Strip)하는 단계;
    를 포함하는, 표시 장치의 제조 방법.
  16. 제15항에 있어서,
    상기 포토레지스트 패턴을 스트립(Strip)하는 단계에서,
    상기 산화물층의 적어도 일부가 제거되는, 표시 장치의 제조 방법.
  17. 제15항에 있어서,
    상기 산화물층은 산화몰리브덴(MoOX) 및 산화텅스텐(WOX) 중 적어도 하나를 포함하는, 표시 장치의 제조 방법.
  18. 제15항에 있어서,
    상기 산화물층은 30 옹스트롬(Å) 내지 300 옹스트롬(Å)의 두께를 갖는, 표시 장치의 제조 방법.
  19. 제15항에 있어서,
    상기 포토레지스트 패턴을 스트립(Strip)하는 단계 이후에,
    상기 제2 절연층 상에 도전층을 형성하는 단계를 더 포함하는, 표시 장치의 제조 방법.
  20. 제19항에 있어서,
    상기 도전층은 상기 컨택홀을 통해 상기 반도체층과 전기적으로 연결되는, 표시 장치의 제조 방법.
KR1020210107531A 2021-08-13 2021-08-13 표시 장치 및 그 제조 방법 KR20230025618A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020210107531A KR20230025618A (ko) 2021-08-13 2021-08-13 표시 장치 및 그 제조 방법
US17/868,885 US20230052920A1 (en) 2021-08-13 2022-07-20 Display apparatus and method of manufacturing the same
CN202210954573.2A CN115707280A (zh) 2021-08-13 2022-08-10 显示装置以及制造该显示装置的方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020210107531A KR20230025618A (ko) 2021-08-13 2021-08-13 표시 장치 및 그 제조 방법

Publications (1)

Publication Number Publication Date
KR20230025618A true KR20230025618A (ko) 2023-02-22

Family

ID=85177013

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020210107531A KR20230025618A (ko) 2021-08-13 2021-08-13 표시 장치 및 그 제조 방법

Country Status (3)

Country Link
US (1) US20230052920A1 (ko)
KR (1) KR20230025618A (ko)
CN (1) CN115707280A (ko)

Also Published As

Publication number Publication date
US20230052920A1 (en) 2023-02-16
CN115707280A (zh) 2023-02-17

Similar Documents

Publication Publication Date Title
CN107579076B (zh) 有机发光显示装置及其制造方法
US9741778B2 (en) Organic light-emitting diode (OLED) display
US20240155895A1 (en) Display apparatus
KR102131963B1 (ko) 유기 발광 표시 장치
KR102137474B1 (ko) 패드 전극 구조물 및 상기 패드 전극 구조물을 포함하는 유기 발광 표시 장치
KR102126380B1 (ko) 유기발광표시장치
US11411054B2 (en) Pad area with multiple conductive layers and display apparatus including the same
KR102098742B1 (ko) 유기 발광 표시 장치 및 그 제조 방법
KR20210135386A (ko) 디스플레이 장치 및 그 제조 방법
KR102113177B1 (ko) 유기 발광 표시 장치 및 유기 발광 표시 장치의 제조 방법
US12002821B2 (en) Display apparatus and method of manufacturing the same
CN112151579A (zh) 显示设备和制造显示设备的方法
CN112825324A (zh) 显示装置及其制造方法
KR20220001051A (ko) 박막트랜지스터 기판 및 이를 구비한 디스플레이 장치
KR20210097883A (ko) 디스플레이 장치
KR20200145955A (ko) 디스플레이 장치
KR20230025618A (ko) 표시 장치 및 그 제조 방법
KR20220097677A (ko) 표시 장치의 제조방법
KR20210102526A (ko) 디스플레이 장치 및 그 제조방법
US11910648B2 (en) Thin film transistor substrate, display apparatus, and method of manufacturing the thin film transistor substrate
US20240324304A1 (en) Display apparatus and method of manufacturing the same
US12120919B2 (en) Display apparatus and method of manufacturing the same
US20220037456A1 (en) Display apparatus and method of manufacturing the same
KR20240132179A (ko) 표시 장치 및 그의 제조 방법
KR20220079757A (ko) 디스플레이 장치 및 그 제조방법