KR20230024469A - 표시 장치 및 그 제조 방법 - Google Patents

표시 장치 및 그 제조 방법 Download PDF

Info

Publication number
KR20230024469A
KR20230024469A KR1020210105962A KR20210105962A KR20230024469A KR 20230024469 A KR20230024469 A KR 20230024469A KR 1020210105962 A KR1020210105962 A KR 1020210105962A KR 20210105962 A KR20210105962 A KR 20210105962A KR 20230024469 A KR20230024469 A KR 20230024469A
Authority
KR
South Korea
Prior art keywords
light emitting
layer
disposed
light
emitting element
Prior art date
Application number
KR1020210105962A
Other languages
English (en)
Inventor
최진우
김민우
박성국
백성은
윤소연
Original Assignee
삼성디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성디스플레이 주식회사 filed Critical 삼성디스플레이 주식회사
Priority to KR1020210105962A priority Critical patent/KR20230024469A/ko
Priority to US17/718,521 priority patent/US20230046091A1/en
Priority to CN202210866471.5A priority patent/CN115910887A/zh
Publication of KR20230024469A publication Critical patent/KR20230024469A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/075—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00
    • H01L25/0753—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/36—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes
    • H01L33/38—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes with a particular shape
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K50/00—Organic light-emitting devices
    • H10K50/80—Constructional details
    • H10K50/805—Electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H01L25/167—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits comprising optoelectronic devices, e.g. LED, photodiodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005—Processes
    • H01L33/0062—Processes for devices with an active region comprising only III-V compounds
    • H01L33/0066—Processes for devices with an active region comprising only III-V compounds with a substrate not being a III-V compound
    • H01L33/007—Processes for devices with an active region comprising only III-V compounds with a substrate not being a III-V compound comprising nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005—Processes
    • H01L33/0093—Wafer bonding; Removal of the growth substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/50—Wavelength conversion elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/62—Arrangements for conducting electric current to or from the semiconductor body, e.g. lead-frames, wire-bonds or solder balls
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K50/00—Organic light-emitting devices
    • H10K50/10—OLEDs or polymer light-emitting diodes [PLED]
    • H10K50/11—OLEDs or polymer light-emitting diodes [PLED] characterised by the electroluminescent [EL] layers
    • H10K50/125—OLEDs or polymer light-emitting diodes [PLED] characterised by the electroluminescent [EL] layers specially adapted for multicolour light emission, e.g. for emitting white light
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K50/00—Organic light-emitting devices
    • H10K50/80—Constructional details
    • H10K50/86—Arrangements for improving contrast, e.g. preventing reflection of ambient light
    • H10K50/865—Arrangements for improving contrast, e.g. preventing reflection of ambient light comprising light absorbing layers, e.g. light-blocking layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/30—Devices specially adapted for multicolour light emission
    • H10K59/38—Devices specially adapted for multicolour light emission comprising colour filters or colour changing media [CCM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2933/00—Details relating to devices covered by the group H01L33/00 but not provided for in its subgroups
    • H01L2933/0008—Processes
    • H01L2933/0016—Processes relating to electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2933/00—Details relating to devices covered by the group H01L33/00 but not provided for in its subgroups
    • H01L2933/0008—Processes
    • H01L2933/0033—Processes relating to semiconductor body packages
    • H01L2933/0066—Processes relating to semiconductor body packages relating to arrangements for conducting electric current to or from the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005—Processes
    • H01L33/0095—Post-treatment of devices, e.g. annealing, recrystallisation or short-circuit elimination
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/04—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a quantum effect structure or superlattice, e.g. tunnel junction
    • H01L33/06—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a quantum effect structure or superlattice, e.g. tunnel junction within the light emitting region, e.g. quantum confinement structure or tunnel barrier
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/26—Materials of the light emitting region
    • H01L33/30—Materials of the light emitting region containing only elements of Group III and Group V of the Periodic Table
    • H01L33/32—Materials of the light emitting region containing only elements of Group III and Group V of the Periodic Table containing nitrogen
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/36—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes
    • H01L33/40—Materials therefor
    • H01L33/405—Reflective materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/50—Wavelength conversion elements
    • H01L33/505—Wavelength conversion elements characterised by the shape, e.g. plate or foil
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/58—Optical field-shaping elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/58—Optical field-shaping elements
    • H01L33/60—Reflective elements

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Optics & Photonics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Electroluminescent Light Sources (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)

Abstract

일 실시예에 따른 표시 장치는 기판 상에 배치된 화소 전극들, 상기 화소 전극 상에 배치되며, 상기 화소 전극과 수직하게 배열된 발광 소자들, 상기 화소 전극 상에 배치되며, 상기 발광 소자들 사이에 채워진 평탄화층, 및 상기 평탄화층 및 상기 발광 소자들 상에 배치된 공통 전극을 포함하며, 상기 화소 전극들 중 적어도 하나는 인접한 상기 화소 전극들을 향해 돌출된 돌출부를 포함하고, 상기 돌출부는 상기 발광 소자와 중첩할 수 있다.

Description

표시 장치 및 그 제조 방법{Display device and method for manufacturing of the same}
본 발명은 표시 장치 및 그 제조 방법에 관한 것이다.
표시 장치는 멀티미디어의 발달과 함께 그 중요성이 증대되고 있다. 이에 부응하여 유기발광 표시 장치(Organic Light Emitting Display, OLED), 액정 표시 장치(Liquid Crystal Display, LCD) 등과 같은 여러 종류의 표시 장치가 사용되고 있다.
표시 장치의 화상을 표시하는 장치로서 유기 발광 표시 패널이나 액정 표시 패널과 같은 표시 패널을 포함한다. 그 중, 발광 표시 패널로써, 발광 소자를 포함할 수 있는데, 예를 들어 발광 다이오드(Light Emitting Diode, LED)의 경우, 유기물을 발광 물질로 이용하는 유기 발광 다이오드(OLED), 무기물을 발광 물질로 이용하는 무기 발광 다이오드 등이 있다.
본 발명이 해결하고자 하는 과제는 발광 소자의 정렬 불량 및 혼색을 방지할 수 있는 표시 장치 및 그 제조 방법을 제공하고자 하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 기판 상에 배치된 화소 전극들, 상기 화소 전극 상에 배치되며, 상기 화소 전극과 수직하게 배열된 발광 소자들, 상기 화소 전극 상에 배치되며, 상기 발광 소자들 사이에 채워진 평탄화층, 및 상기 평탄화층 및 상기 발광 소자들 상에 배치된 공통 전극을 포함하며, 상기 화소 전극들 중 적어도 하나는 인접한 상기 화소 전극들을 향해 돌출된 돌출부를 포함하고, 상기 돌출부는 상기 발광 소자와 중첩할 수 있다.
상기 돌출부의 측변은 상기 발광 소자의 측변과 상호 정렬되어 일치할 수 있다.
상기 화소 전극에서 상기 돌출부를 지나는 일 방향으로의 제1 폭은 상기 돌출부와 이격된 상기 일 방향으로의 제2 폭보다 클 수 있다.
상기 화소 전극들 사이에서, 상기 돌출부를 지나는 일 방향으로의 제1 거리는 상기 돌출부와 이격된 상기 일 방향으로의 제2 거리보다 작을 수 있다.
상기 공통 전극 상에 배치된 파장 변환부를 더 포함하며, 상기 파장 변환부는 발광 영역들과 비발광 영역을 구획하는 격벽, 상기 격벽 사이에 배치되며 상기 발광 영역들과 중첩하는 파장 변환층, 상기 격벽 상에 배치되는 차광 부재, 및 상기 파장 변환층 상에 배치되는 컬러 필터들을 포함할 수 있다.
상기 돌출부는 비발광 영역과 중첩하며, 상기 격벽 및 상기 차광 부재와 중첩할 수 있다.
상기 공통 전극과 상기 격벽 사이에 배치되는 반사 금속층을 더 포함하며, 상기 반사 금속층은 상기 비발광 영역과 중첩할 수 있다.
상기 화소 전극들은 하부 전극층 및 상기 하부 전극층 상에 배치된 상부 전극층을 포함하며, 상기 하부 전극층과 상기 상부 전극층은 금속을 포함할 수 있다.
상기 화소 전극들은 하부 전극층, 상기 하부 전극층 상에 배치된 반사 전극층, 및 상기 반사 전극층 상에 배치된 상부 전극층을 포함하며, 상기 하부 전극층과 상기 상부 전극층은 금속 산화물을 포함하고, 상기 반사 전극층은 금속을 포함할 수 있다.
또한, 일 실시예에 따른 표시 장치는 발광 영역 및 비발광 영역을 포함하는 기판 상에 배치된 화소 전극들, 상기 화소 전극 상에 배치되며, 상기 화소 전극과 수직하게 배열된 발광 소자들, 상기 화소 전극 상에 배치되며, 상기 발광 소자들 사이에 채워진 평탄화층, 상기 평탄화층 및 상기 발광 소자들 상에 배치된 공통 전극, 및 상기 화소 전극들 사이에 배치되며, 상기 화소 전극들과 이격된 도전 패턴을 포함하며, 상기 도전 패턴은 상기 비발광 영역 및 상기 발광 소자와 중첩할 수 있다.
상기 도전 패턴은 상기 화소 전극들과 동일한 층 상에 배치되며, 상기 화소 전극들과 동일한 물질을 포함할 수 있다.
상기 도전 패턴의 측변은 상기 발광 소자의 측변과 상호 정렬되어 일치할 수 있다.
상기 도전 패턴과 중첩하는 상기 발광 소자는 상기 공통 전극과 컨택할 수 있다.
상기 도전 패턴은 플로팅 패턴이며, 상기 도전 패턴과 중첩하는 상기 발광 소자는 비발광 소자일 수 있다.
상기 도전 패턴의 평면 형상은 상기 발광 소자의 길이 방향에 수직하는 절단면의 형상과 동일할 수 있다.
또한, 일 실시예에 따른 표시 장치의 제조 방법은 베이스 기판 상에 발광 소자들을 형성하는 단계, 화소 전극층을 포함하는 기판을 형성하는 단계, 상기 베이스 기판과 상기 기판을 합착하여, 상기 발광 소자들을 상기 화소 전극층 상에 접착하는 단계, 상기 베이스 기판에 레이저를 조사하여, 상기 발광 소자들로부터 상기 베이스 기판을 분리하는 단계, 포토레지스트 패턴 및 상기 발광 소자를 마스크로 이용하여 상기 화소 전극층을 패터닝하여 화소 전극을 형성하는 단계, 상기 화소 전극 상에 평탄화층을 형성하는 단계, 및 상기 평탄화층 상에 공통 전극을 형성하는 단계를 포함할 수 있다.
상기 발광 소자들을 상기 화소 전극층에 접착하는 단계는, 상기 화소 전극층의 상부 전극 물질층에 레이저를 조사하고, 상기 상부 전극 물질층의 열 전도에 의해 상기 발광 소자와 상기 상부 전극 물질층이 용융 접합될 수 있다.
상기 베이스 기판을 분리하는 단계에서, 상기 레이저는 KrF 엑시머 레이저이고, 상기 레이저의 에너지 밀도는 550 내지 950mJ/㎠일 수 있다.
상기 화소 전극을 형성하는 단계는, 상기 화소 전극층 및 상기 발광 소자의 일부를 덮도록 상기 포토레지스트 패턴을 형성하고, 상기 포토레지스트 패턴과 상기 발광 소자를 마스크로 이용하여 식각액을 분사하여 상기 화소 전극층을 패터닝할 수 있다.
상기 식각액으로부터 상기 화소 전극층을 마스킹한 상기 발광 소자의 하부에 상기 화소 전극의 돌출부가 형성되어, 상기 발광 소자의 측변과 상기 돌출부의 측변은 상호 정렬되어 일치할 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
실시예들에 따른 표시 장치 및 그 제조 방법에 의하면, 각 화소 전극 물질층 상에 발광 소자를 접착한 후, 포토레지스트 패턴 및 발광 소자를 마스크로 이용하여 화소 전극들을 형성함으로써, 화소 전극과 발광 소자의 정렬을 용이하게 할 수 있다. 이에 따라, 발광 소자의 오정렬을 방지하여, 오정렬에 의한 단차 불량 및 하부층의 손상을 방지할 수 있다.
또한, 실시예들에 따른 표시 장치 및 그 제조 방법에 의하면, 비발광 영역의 공통 전극 상에 반사 금속층을 형성하여, 발광 소자의 광이 인접한 발광 영역으로 침범하여 혼색이 발생하는 것을 방지할 수 있다.
또한, 실시예들에 따른 표시 장치 및 그 제조 방법에 의하면, 발광 소자들을 전사 필름을 이용하여 기판 상에 접합함으로써, 발광 소자들의 밀도를 조절하기 용이하여 다양한 크기의 화소에 대응할 수 있는 표시 장치를 제조할 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치의 평면도이다.
도 2는 일 실시예에 따른 표시 장치의 표시 기판의 회로의 개략적인 배치도이다.
도 3은 일 실시예에 따른 표시 장치의 일 화소의 등가 회로도이다.
도 4는 다른 실시예에 따른 표시 장치의 일 화소의 등가 회로도이다.
도 5는 또 다른 실시예에 따른 표시 장치의 일 화소의 등가 회로도이다.
도 6은 일 실시예에 따른 표시 장치를 개략적으로 나타낸 단면도이다.
도 7은 일 실시예에 따른 제1 발광 영역을 개략적으로 나타낸 확대도이다.
도 8은 일 실시예에 따른 화소 전극과 발광 소자를 나타낸 단면도이다.
도 9는 일 실시예에 따른 표시 장치의 발광 영역들을 나타낸 평면도이다.
도 10은 일 실시예에 따른 화소 전극을 개략적으로 나타낸 평면도이다.
도 11은 도 9의 Q1-Q1'선을 따라 자른 단면도이다.
도 12는 복수의 발광 영역들 및 복수의 컬러 필터를 개략적으로 나타낸 평면도이다.
도 13은 일 실시예에 따른 화소 전극과 발광 소자의 배치의 변형예를 나타낸 평면도이다.
도 14a 내지 도 14c는 일 실시예에 따른 표시 장치의 발광 영역들의 변형예를 나타낸 평면도이다.
도 15는 다른 실시예에 따른 표시 장치의 발광 영역들을 나타낸 평면도이다.
도 16은 도 15의 Q2-Q2'선을 따라 자른 단면도이다.
도 17은 다른 실시예에 따른 화소 전극을 개략적으로 나타낸 평면도이다.
도 18은 또 다른 실시예에 따른 표시 장치의 제1 발광 영역을 개략적으로 나타낸 단면도이다.
도 19는 또 다른 실시예에 따른 표시 장치의 화소 전극과 발광 소자들을 개략적으로 나타낸 단면도이다.
도 20은 또 다른 실시예에 따른 표시 장치를 개략적으로 나타낸 단면도이다.
도 21은 또 다른 실시예에 따른 표시 장치를 개략적으로 나타낸 단면도이다.
도 22는 또 다른 실시예에 따른 표시 장치를 개략적으로 나타낸 단면도이다.
도 23은 또 다른 실시예에 따른 표시 장치를 개략적으로 나타낸 단면도이다.
도 24는 복수의 발광 영역들 및 반사 금속층을 개략적으로 나타낸 평면도이다.
도 25는 또 다른 실시예에 따른 표시 장치를 개략적으로 나타낸 단면도이다.
도 26은 일 실시예에 따른 표시 장치의 제조 방법을 보여주는 흐름도이다.
도 27 내지 도 40은 일 실시예에 따른 표시 장치의 제조 방법을 설명하기 위한 도면들이다.
도 41 내지 도 53은 다른 실시예에 따른 표시 장치의 제조 공정을 보여주는 단면도들이다.
도 54는 일 실시예에 따른 표시 장치를 포함하는 가상 현실 장치를 보여주는 예시 도면이다.
도 55는 일 실시예에 따른 표시 장치를 포함하는 스마트 기기를 보여주는 예시 도면이다.
도 56은 일 실시예에 따른 표시 장치를 포함하는 자동차를 보여주는 일 예시 도면이다.
도 57은 일 실시예에 따른 표시 장치를 포함하는 투명 표시 장치를 보여주는 일 예시 도면이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하 첨부된 도면을 참조하여 구체적인 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 표시 장치의 평면도이다.
도 1을 참조하면, 일 실시예에 따른 표시 장치(10)는 스마트폰, 휴대 전화기, 태블릿 PC, PDA(Personal Digital Assistant), PMP(Portable Multimedia Player), 텔레비전, 게임기, 손목 시계형 전자 기기, 헤드 마운트 디스플레이, 퍼스널 컴퓨터의 모니터, 노트북 컴퓨터, 자동차 네비게이션, 자동차 계기판, 디지털 카메라, 캠코더, 외부 광고판, 전광판, 의료 장치, 검사 장치, 냉장고와 세탁기 등과 같은 다양한 가전 제품, 또는 사물 인터넷 장치에 적용될 수 있다. 본 명세서에서는 표시 장치의 예로 텔레비전을 설명하며, TV는 HD, UHD, 4K, 8K 등의 고해상도 내지 초고해상도를 가질 수 있다.
또한, 일 실시예들에 따른 표시 장치(10)는 표시 방식에 따라 다양하게 분류될 수 있다. 예를 들어, 표시 장치의 분류는 유기 발광 표시 장치(OLED), 무기 발광 표시 장치(inorganic EL), 퀀텀닷 발광 표시 장치(QED), 마이크로 LED 표시 장치(micro-LED), 나노 LED 표시 장치(nano-LED), 플라즈마 표시 장치(PDP), 전계 방출 표시 장치(FED), 음극선 표시 장치(CRT), 액정 표시 장치(LCD), 전기 영동 표시 장치(EPD) 등을 포함할 수 있다. 하기에서는 표시 장치로서 유기 발광 표시 장치를 예로 하여 설명하며, 특별한 구분을 요하지 않는 이상 실시예에 적용된 유기 발광 표시 장치를 단순히 표시 장치로 약칭할 것이다. 그러나, 실시예가 유기 발광 표시 장치에 제한되는 것은 아니고, 기술적 사상을 공유하는 범위 내에서 상기 열거된 또는 본 기술분야에 알려진 다른 표시 장치가 적용될 수도 있다.
또한, 하기 도면들에서 제1 방향(DR1)은 표시 장치(10)의 가로 방향을 가리키고, 제2 방향(DR2)은 표시 장치(10)의 세로 방향을 가리키며, 제3 방향(DR3)은 표시 장치(10)의 두께 방향을 가리킨다. 이 경우, "좌", "우", "상", "하"는 표시 장치(10)를 평면에서 바라보았을 때의 방향을 나타낸다. 예를 들어, "우측"은 제1 방향(DR1)의 일측, "좌측"은 제1 방향(DR1)의 타측, "상측"은 제2 방향(DR2)의 일측, "하측"은 제2 방향(DR2)의 타측을 나타낸다. 또한, "상부"는 제3 방향(DR3)의 일측을 가리키고, "하부"는 제3 방향(DR3)의 타측을 가리킨다.
일 실시예에 따른 표시 장치(10)는 평면도상 정방형 형상을 가질 수 있으며 예를 들어, 정사각형 형상을 가질 수 있다. 또한, 표시 장치(10)가 텔레비전인 경우, 장변이 가로 방향에 위치하는 직사각형 형상을 가질 수도 있다. 그러나, 이에 한정되는 것은 아니고, 장변이 세로 방향에 위치할 수 있고, 회전 가능하도록 설치되어 장변이 가로 또는 세로 방향으로 가변적으로 위치할 수도 있다. 또한, 표시 장치(10)는 원형 또는 타원형 형상을 가질 수도 있다.
표시 장치(10)는 표시 영역(DPA)과 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DPA)은 영상의 표시가 이루어지는 활성 영역일 수 있다. 표시 영역(DPA)은 표시 장치(10)의 전반적인 형상과 유사하게 평면도상 정사각형 형상을 가질 수 있으나, 이에 한정되지 않는다.
표시 영역(DPA)은 복수의 화소(PX)를 포함할 수 있다. 복수의 화소(PX)는 행렬 방향으로 배열될 수 있다. 각 화소(PX)의 형상은 평면도상 직사각형 또는 정사각형일 수 있지만, 이에 한정되는 것은 아니고 각 변이 표시 장치(10)의 일변 방향에 대해 기울어진 마름모 형상일 수도 있다. 복수의 화소(PX)는 여러 색 화소(PX)를 포함할 수 있다. 예를 들어 복수의 화소(PX)는, 이에 제한되는 것은 아니지만, 적색의 제1 색 화소(PX), 녹색의 제2 색 화소(PX) 및 청색의 제3 색 화소(PX)를 포함할 수 있다. 각 색 화소(PX)는 스트라이프 타입 또는 펜타일 타입으로 교대 배열될 수 있다.
표시 영역(DPA)의 주변에는 비표시 영역(NDA)이 배치될 수 있다. 비표시 영역(NDA)은 표시 영역(DPA)을 전부 또는 부분적으로 둘러쌀 수 있다. 표시 영역(DPA)은 정사각형 형상이고, 비표시 영역(NDA)은 표시 영역(DPA)의 4변에 인접하도록 배치될 수 있다. 비표시 영역(NDA)은 표시 장치(10)의 베젤을 구성할 수 있다.
비표시 영역(NDA)에는 표시 영역(DPA)을 구동하는 구동 회로나 구동 소자가 배치될 수 있다. 일 실시예에서, 표시 장치(10)의 제1 변(도 1에서 하변)에 인접 배치된 비표시 영역(NDA)에는 표시 장치(10)의 표시 기판 상에 패드부가 마련되고, 상기 패드부의 패드 전극 상에 외부 장치(EXD)가 실장될 수 있다. 상기 외부 장치(EXD)의 예로는 연결 필름, 인쇄회로기판, 구동칩(DIC), 커넥터, 배선 연결 필름 등을 들 수 있다. 표시 장치(10)의 제2 변(도 1에서 좌변)에 인접 배치된 비표시 영역(NDA)에는 표시 장치(10)의 표시 기판 상에 직접 형성된 스캔 구동부(SDR) 등이 배치될 수 있다.
도 2는 일 실시예에 따른 표시 장치의 표시 기판의 회로의 개략적인 배치도이다.
도 2를 참조하면, 제1 기판 상에 복수의 배선들이 배치된다. 복수의 배선은 스캔 라인(SCL), 센싱 신호 라인(SSL), 데이터 라인(DTL), 기준 전압 라인(RVL), 제1 전원 라인(ELVDL) 등을 포함할 수 있다.
스캔 라인(SCL)과 센싱 신호 라인(SSL)은 제1 방향(DR1)으로 연장될 수 있다. 스캔 라인(SCL)과 센싱 신호 라인(SSL)은 스캔 구동부(SDR)에 연결될 수 있다. 스캔 구동부(SDR)는 구동 회로를 포함할 수 있다. 스캔 구동부(SDR)는 표시 기판 상의 비표시 영역(NDA)의 일측에 배치될 수 있지만, 이에 한정되지 않고, 비표시 영역(NDA)의 양측 모두에 배치될 수도 있다. 스캔 구동부(SDR)는 신호 연결 배선(CWL)과 연결되고, 신호 연결 배선(CWL)의 적어도 일 단부는 제1 비표시 영역(NDA) 및/또는 제2 비표시 영역(NDA) 상에서 패드(WPD_CW)를 형성하여 외부 장치(도 1의 'EXD')와 연결될 수 있다.
데이터 라인(DTL)과 기준 전압 라인(RVL)은 제1 방향(DR1)과 교차하는 제2 방향(DR2)으로 연장될 수 있다. 제1 전원 라인(ELVDL)은 제2 방향(DR2)으로 연장되는 부분을 포함할 수 있다. 제1 전원 라인(ELVDL)은 제1 방향(DR1)으로 연장되는 부분을 더 포함할 수 있다. 제1 전원 라인(ELVDL)은 메쉬 구조를 가질 수 있지만, 이에 제한되는 것은 아니다.
데이터 라인(DTL), 기준 전압 라인(RVL)과 제1 전원 라인(ELVDL)의 적어도 일 단부에는 배선 패드(WPD)가 배치될 수 있다. 각 배선 패드(WPD)는 비표시 영역(NDA)의 패드부(PDA)에 배치될 수 있다. 일 실시예에서, 데이터 라인(DTL)의 배선 패드(WPD_DT, 이하, '데이터 패드'라 칭함), 기준 전압 라인(RVL)의 배선 패드(WPD_RV, 이하, '기준 전압 패드')와 제1 전원 라인(ELVDL)의 배선 패드(WPD_ELVD, 이하, '제1 전원 패드'라 칭함)는 비표시 영역(NDA)의 패드부(PDA)에 배치될 수 있다. 다른 예로, 데이터 패드(WPD_DT), 기준 전압 패드(WPD_RV)와 제1 전원 패드(WPD_ELVD)가 다른 비표시 영역(NDA)에 배치될 수도 있다. 배선 패드(WPD) 상에는 상술한 바와 같이 외부 장치(도 1의 'EXD')가 실장될 수 있다. 외부 장치(EXD)는 이방성 도전 필름, 초음파 접합 등을 통해 배선 패드(WPD) 상에 실장될 수 있다.
표시 기판 상의 각 화소(PX)는 화소 구동 회로를 포함한다. 상술한 배선들은 각 화소(PX) 또는 그 주위를 지나면서 각 화소 구동 회로에 구동 신호를 인가할 수 있다. 화소 구동 회로는 트랜지스터와 커패시터를 포함할 수 있다. 각 화소 구동 회로의 트랜지스터와 커패시터의 개수는 다양하게 변형될 수 있다. 이하에서, 화소 구동 회로가 3개의 트랜지스터와 1개의 커패시터를 포함하는 3T1C 구조를 예로 하여, 화소 구동 회로에 대해 설명하지만, 이에 제한되지 않고 2T1C 구조, 7T1C 구조, 6T1C 구조 등 다른 다양한 변형 화소(PX) 구조가 적용될 수도 있다.
도 3은 일 실시예에 따른 표시 장치의 일 화소의 등가 회로도이다.
도 3을 참조하면, 일 실시예에 따른 표시 장치의 각 화소(PX)는 발광 소자(LE) 이외에, 3개의 트랜지스터(DTR, STR1, STR2)와 1개의 스토리지용 커패시터(CST)를 포함한다.
발광 소자(LE)는 구동 트랜지스터(DTR)를 통해 공급되는 전류에 따라 발광한다. 발광 소자(LE)는 무기발광 다이오드(inorganic light emitting diode), 유기발광 다이오드(organic light emitting diode), 마이크로 발광 다이오드, 나노 발광 다이오드 등으로 구현될 수 있다.
발광 소자(LE)의 제1 전극(즉, 애노드 전극)은 구동 트랜지스터(DTR)의 소스 전극에 연결되고, 제2 전극(즉, 캐소드 전극)은 제1 전원 라인(ELVDL)의 고전위 전압(제1 전원 전압)보다 낮은 저전위 전압(제2 전원 전압)이 공급되는 제2 전원 라인(ELVSL)에 연결될 수 있다.
구동 트랜지스터(DTR)는 게이트 전극과 소스 전극의 전압 차에 따라 제1 전원 전압이 공급되는 제1 전원 라인(ELVDL)으로부터 발광 소자(LE)로 흐르는 전류를 조정한다. 구동 트랜지스터(DTR)의 게이트 전극은 제1 트랜지스터(ST1)의 제1 전극에 연결되고, 소스 전극은 발광 소자(LE)의 제1 전극에 연결되며, 드레인 전극은 제1 전원 전압이 인가되는 제1 전원 라인(ELVDL)에 연결될 수 있다.
제1 트랜지스터(STR1)는 스캔 라인(SCL)의 스캔 신호에 의해 턴-온되어 데이터 라인(DTL)을 구동 트랜지스터(DTR)의 게이트 전극에 연결시킨다. 제1 트랜지스터(STR1)의 게이트 전극은 스캔 라인(SL)에 연결되고, 제1 전극은 구동 트랜지스터(DTR)의 게이트 전극에 연결되며, 제2 전극은 데이터 라인(DTL)에 연결될 수 있다.
제2 트랜지스터(STR2)는 센싱 신호 라인(SSL)의 센싱 신호에 의해 턴-온되어 초기화 전압 라인(VIL)을 구동 트랜지스터(DTR)의 소스 전극에 연결시킨다. 제2 트랜지스터(ST2)의 게이트 전극은 센싱 신호 라인(SSL)에 연결되고, 제1 전극은 초기화 전압 라인(VIL)에 연결되며, 제2 전극은 구동 트랜지스터(DTR)의 소스 전극에 연결될 수 있다.
일 실시예에서, 제1 및 제2 트랜지스터들(STR1, STR2) 각각의 제1 전극은 소스 전극이고, 제2 전극은 드레인 전극일 수 있으나, 이에 한정되지 않고, 그 반대의 경우일 수도 있다.
커패시터(CST)는 구동 트랜지스터(DTR)의 게이트 전극과 소스 전극 사이에 형성된다. 스토리지 커패시터(CST)는 구동 트랜지스터(DTR)의 게이트 전압과 소스 전압의 차전압을 저장한다.
구동 트랜지스터(DTR)와 제1 및 제2 트랜지스터들(STR1, STR2)은 박막 트랜지스터(thin film transistor)로 형성될 수 있다. 또한, 도 3에서는 구동 트랜지스터(DTR)와 제1 및 제2 스위칭 트랜지스터들(STR1, STR2)이 N 타입 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)인 것을 중심으로 설명하였으나, 이에 한정되는 것은 아니다. 즉, 구동 트랜지스터(DTR)와 제1 및 제2 스위칭 트랜지스터들(STR1, STR2)이 P 타입 MOSFET이거나, 일부는 N 타입 MOSFET으로, 다른 일부는 P 타입 MOSFET일 수도 있다.
도 4는 다른 실시예에 따른 표시 장치의 일 화소의 등가 회로도이다.
도 4를 참조하면, 발광 소자(LE)의 제1 전극은 제4 트랜지스터(STR4)의 제1 전극과 제6 트랜지스터(STR6)의 제2 전극에 접속되며, 제2 전극은 제2 전원 라인(ELVSL)에 접속될 수 있다. 발광 소자(LE)의 제1 전극과 제2 전극 사이에는 기생 용량(Cel)이 형성될 수 있다.
각 화소(PX)는 구동 트랜지스터(DTR), 스위치 소자들, 및 커패시터(CST)를 포함한다. 스위치 소자들은 제1 내지 제6 트랜지스터들(STR1, STR2, STR3, STR4, STR5, STR6)을 포함한다.
구동 트랜지스터(DTR)는 게이트 전극, 제1 전극, 및 제2 전극을 포함한다. 구동 트랜지스터(DTR)는 게이트 전극에 인가되는 데이터 전압에 따라 제1 전극과 제2 전극 사이에 흐르는 드레인-소스간 전류(Ids, 이하 "구동 전류"라 칭함)를 제어한다.
커패시터(CST)는 구동 트랜지스터(DTR)의 제2 전극과 제2 전원 라인(ELVSL) 사이에 형성된다. 커패시터(CST)의 일 전극은 구동 트랜지스터(DTR)의 제2 전극에 접속되고, 타 전극은 제2 전원 라인(ELVSL)에 접속될 수 있다.
제1 내지 제6 트랜지스터들(STR1, STR2, STR3, STR4, STR5, STR6), 및 구동 트랜지스터(DTR) 각각의 제1 전극이 소스 전극인 경우, 제2 전극은 드레인 전극일 수 있다. 또는, 제1 내지 제6 트랜지스터들(STR1, STR2, STR3, STR4, STR5, STR6), 및 구동 트랜지스터(DTR) 각각의 제1 전극이 드레인 전극인 경우, 제2 전극은 소스 전극일 수 있다.
제1 내지 제6 트랜지스터들(STR1, STR2, STR3, STR4, STR5, STR6), 및 구동 트랜지스터(DTR) 각각의 액티브층은 폴리 실리콘(Poly Silicon), 아몰포스 실리콘, 및 산화물 반도체 중 어느 하나로 형성될 수도 있다. 제1 내지 제6 트랜지스터들(STR1, STR2, STR3, STR4, STR5, STR6), 및 구동 트랜지스터(DTR) 각각의 반도체층이 폴리 실리콘으로 형성되는 경우, 그를 형성하기 위한 공정은 저온 폴리 실리콘(Low Temperature Poly Silicon: LTPS) 공정일 수 있다.
또한, 도 4에서는 제1 내지 제6 트랜지스터들(STR1, STR2, STR3, STR4, STR5, STR6), 및 구동 트랜지스터(DTR)가 P 타입 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)으로 형성된 것을 중심으로 설명하였으나, 이에 한정되지 않으며, N 타입 MOSFET으로 형성될 수도 있다.
나아가, 제1 전원 배선(ELVDL)의 제1 전원 전압, 제2 전원 라인(ELVSL)의 제2 전원 전압, 및 제3 전원 배선(VIL)의 제3 전원 전압은 구동 트랜지스터(DTR)의 특성, 발광 소자(LE)의 특성 등을 고려하여 설정될 수 있다.
도 5는 또 다른 실시예에 따른 표시 장치의 일 화소의 등가 회로도이다.
도 5의 실시예는 구동 트랜지스터(DTR), 제2 트랜지스터(STR2), 제4 트랜지스터(STR4), 제5 트랜지스터(STR5), 및 제6 트랜지스터(STR6)가 P 타입 MOSFET으로 형성되고, 제1 트랜지스터(STR1)와 제3 트랜지스터(STR3)가 N 타입 MOSFET으로 형성되는 것에서 도 4의 실시예와 차이가 있다.
도 5를 참조하면, P 타입 MOSFET으로 형성되는 구동 트랜지스터(DTR), 제2 트랜지스터(STR2), 제4 트랜지스터(STR4), 제5 트랜지스터(STR5), 및 제6 트랜지스터(STR6) 각각의 액티브층은 폴리 실리콘으로 형성되고, N 타입 MOSFET으로 형성되는 제1 트랜지스터(STR1)와 제3 트랜지스터(STR3) 각각의 액티브층은 산화물 반도체로 형성될 수 있다.
도 5에서는 제2 트랜지스터(STR2)의 게이트 전극과 제4 트랜지스터(STR4)의 게이트 전극이 기입 스캔 배선(GWL)에 연결되고, 제1 트랜지스터(ST1)의 게이트 전극이 제어 스캔 배선(GCL)에 연결되는 것에서 도 4의 실시예와 차이점이 있다. 또한, 도 5에서는 제1 트랜지스터(STR1)와 제3 트랜지스터(STR3)가 N 타입 MOSFET으로 형성되므로, 제어 스캔 배선(GCL)과 초기화 스캔 배선(GIL)에는 게이트 하이 전압의 스캔 신호가 인가될 수 있다. 이에 비해, 제2 트랜지스터(STR2), 제4 트랜지스터(STR4), 제5 트랜지스터(STR5), 및 제6 트랜지스터(STR6)가 P 타입 MOSFET으로 형성되므로, 기입 스캔 배선(GWL)과 발광 배선(EL)에는 게이트 로우 전압의 스캔 신호가 인가될 수 있다.
한편, 본 명세서의 실시예에 따른 화소의 등가회로도는 도 3 내지 도 5에 도시된 바에 한정되지 않음에 주의하여야 한다. 본 명세서의 실시예에 따른 화소의 등가회로도는 도 3 내지 도 5에 도시된 실시예 이외에 당업자가 채용 가능한 공지된 다른 회로 구조로 형성될 수 있다.
도 6은 일 실시예에 따른 표시 장치를 개략적으로 나타낸 단면도이다. 도 7은 일 실시예에 따른 제1 발광 영역을 개략적으로 나타낸 확대도이다. 도 8은 일 실시예에 따른 화소 전극과 발광 소자를 나타낸 단면도이다. 도 9는 일 실시예에 따른 표시 장치의 발광 영역들을 나타낸 평면도이다. 도 10은 일 실시예에 따른 화소 전극을 개략적으로 나타낸 평면도이다. 도 11은 도 9의 Q1-Q1'선을 따라 자른 단면도이다. 도 12는 복수의 발광 영역들 및 복수의 컬러 필터를 개략적으로 나타낸 평면도이다. 도 13은 일 실시예에 따른 화소 전극과 발광 소자의 배치의 변형예를 나타낸 평면도이다. 도 14a 내지 도 14c는 일 실시예에 따른 표시 장치의 발광 영역들의 변형예를 나타낸 평면도이다.
도 6 내지 도 12를 참조하면, 표시 장치(10)는 표시 기판(100) 및 표시 기판(100) 상에 배치된 파장 변환부(200)를 포함할 수 있다.
표시 기판(100)은 제1 기판(110) 및 제1 기판(110) 상에 배치된 발광 소자부(LEP)를 포함할 수 있다. 제1 기판(110)은 절연 기판일 수 있다. 제1 기판(110)은 투명한 물질을 포함할 수 있다. 예를 들어, 제1 기판(110)은 유리, 석영 등과 같은 투명한 절연 물질을 포함할 수 있다. 제1 기판(110)은 리지드(rigid) 기판일 수 있다. 그러나, 제1 기판(110)은 이에 한정되지 않으며 폴리이미드 등과 같은 플라스틱을 포함할 수도 있고, 휘어지거나, 벤딩되거나, 폴딩되거나, 롤링될 수 있는 플렉시블한(flexible) 특성을 가질 수도 있다. 제1 기판(110)에는 복수의 발광 영역(EA1, EA2, EA3) 및 비발광 영역(NEA)이 정의될 수 있다.
제1 기판(110) 상에 스위칭 소자들(T1, T2, T3)이 위치할 수 있다. 일 실시예에서, 제1 기판(110)의 제1 발광 영역(EA1)에 제1 스위칭 소자(T1)가 위치하고, 제2 발광 영역(EA2)에 제2 스위칭 소자(T2)가 위치하며, 제3 발광 영역(LA3)에 제3 스위칭 소자(T3)가 위치할 수 있다. 그러나 이에 한정되는 것은 아니며, 다른 실시예에서 제1 스위칭 소자(T1), 제2 스위칭 소자(T2) 및 제3 스위칭 소자(T3) 중 적어도 어느 하나는 비발광 영역(NEA)에 위치할 수도 있다.
일 실시예에서 제1 스위칭 소자(T1), 제2 스위칭 소자(T2) 및 제3 스위칭 소자(T3)는 각각 비정질 실리콘, 폴리 실리콘 또는 산화물 반도체를 포함하는 박막 트랜지스터일 수 있다. 이외 도면에 도시하지 않았으나, 제1 기판(110) 상에는 각 스위칭 소자에 신호를 전달하는 복수의 신호선들(예를 들어, 게이트 라인, 데이터 라인, 전원 라인 등)이 더 위치할 수 있다.
각 스위칭 소자(T1, T2, T3)는 반도체층(65), 게이트 전극(75), 소스 전극(85a) 및 드레인 전극(85b)을 포함할 수 있다. 구체적으로, 제1 기판(110) 상에 버퍼층(60)이 배치될 수 있다. 버퍼층(60)은 제1 기판(110)의 전면을 덮도록 배치될 수 있다. 버퍼층(60)은 실리콘 질화물, 실리콘 산화물, 또는 실리콘 산질화물 등을 포함하고, 이들의 단일층 또는 이중층으로 이루어질 수 있다.
버퍼층(60) 상에 반도체층(65)이 배치될 수 있다. 반도체층(65)은 각 스위칭 소자(T1, T2, T3)의 채널을 이룰 수 있다. 반도체층(60)은 비정질 실리콘, 다결정 실리콘, 또는 산화물 반도체를 포함할 수 있다. 일례로, 산화물 반도체는 예를 들어 인듐, 아연, 갈륨, 주석, 티타늄, 알루미늄, 하프늄(Hf), 지르코늄(Zr), 마그네슘(Mg) 등을 함유하는 이성분계 화합물(ABx), 삼성분계 화합물(ABxCy), 사성분계 화합물(ABxCyDz)을 포함할 수 있다. 일 실시예에서, 반도체층(65)은 IGZO(Indium tin zinc oxide)를 포함할 수 있다.
반도체층(65) 상에 게이트 절연층(70)이 배치될 수 있다. 게이트 절연층(70)은 실리콘 화합물, 금속 산화물 등을 포함할 수 있다. 예를 들어, 게이트 절연층(70)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 알루미늄 산화물, 탄탈륨 산화물, 하프늄 산화물, 지르코늄 산화물, 티타늄 산화물 등을 포함할 수 있다. 일 실시예에서, 게이트 절연층(70)은 실리콘 산화물을 포함하여 이루어질 수 있다.
게이트 절연층(70) 상에 게이트 전극(75)이 배치될 수 있다. 게이트 전극(75)은 반도체층(65)과 중첩하여 배치될 수 있다. 게이트 전극(75)은 도전 물질을 포함할 수 있다. 게이트 전극(75)은 ITO, IZO, ITZO, In2O3과 같은 금속산화물 또는 구리(Cu), 티타늄(Ti), 알루미늄(Al), 몰리브덴(Mo), 탄탈륨(Ta), 칼슘(Ca), 크롬(Cr), 마그네슘(Mg), 니켈(Ni)과 같은 금속을 포함할 수 있다. 예를 들어, 게이트 전극(75)은 티타늄의 하층 상에 구리의 상층이 적층된 Cu/Ti 이중층으로 이루어질 수 있으나, 이에 제한되지 않는다.
게이트 전극(75) 상에 층간 절연층(80)이 배치될 수 있다. 층간 절연층(80)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 하프늄 산화물, 알루미늄 산화물, 티타늄 산화물, 탄탈륨 산화물, 아연 산화물 등의 무기 절연 물질을 포함할 수 있다.
층간 절연층(80) 상에 소스 전극(85a) 및 드레인 전극(85b)이 배치될 수 있다. 소스 전극(85a) 및 드레인 전극(85b)은 층간 절연층(80) 및 게이트 절연층(70)을 관통하는 컨택홀들을 통해 반도체층(65)에 각각 컨택할 수 있다. 소스 전극(85a) 및 드레인 전극(85b)은 ITO, IZO, ITZO, In2O3과 같은 금속산화물 또는 구리(Cu), 티타늄(Ti), 알루미늄(Al), 몰리브덴(Mo), 탄탈륨(Ta), 칼슘(Ca), 크롬(Cr), 마그네슘(Mg), 니켈(Ni)과 같은 금속을 포함할 수 있다. 예를 들어, 소스 전극(85a) 및 드레인 전극(85b)은 티타늄의 하층 상에 구리의 상층이 적층된 Cu/Ti 이중층으로 이루어질 수 있으나, 이에 제한되지 않는다.
제1 스위칭 소자(T1), 제2 스위칭 소자(T2) 및 제3 스위칭 소자(T3) 상에 절연층(130)이 위치할 수 있다. 일 실시예에서 절연층(130)은 평탄화층일 수 있으며, 유기물을 포함할 수 있다. 예를 들어, 절연층(130)은 아크릴계 수지, 에폭시계 수지, 이미드계 수지, 에스테르계 수지 등을 포함할 수 있다. 일 실시예에서 절연층(130)은 포지티브 감광성 재료 또는 네거티브 감광성 재료를 포함할 수 있다.
절연층(130) 상에 발광 소자부(LEP)가 배치될 수 있다. 발광 소자부(LEP)는 복수의 화소 전극(PE1, PE2, PE3), 복수의 발광 소자(LE), 및 공통 전극(CE)을 포함할 수 있다.
복수의 화소 전극(PE1, PE2, PE3)은 제1 화소 전극(PE1), 제2 화소 전극(PE2) 및 제3 화소 전극(PE3)을 포함할 수 있다. 제1 화소 전극(PE1), 제2 화소 전극(PE2) 및 제3 화소 전극(PE3)은 발광 소자(LE)의 제1 전극으로 작용할 수 있으며, 애노드 전극 또는 캐소드 전극일 수 있다. 제1 화소 전극(PE1)은 제1 발광 영역(EA1)에 위치할 수 있고, 제2 화소 전극(PE2)은 제2 발광 영역(EA2)에 위치할 수 있으며, 제3 화소 전극(PE3)은 제3 발광 영역(EA3)에 위치할 수 있다. 예시적인 실시예에서 제1 화소 전극(PE1)은 제1 발광 영역(EA1)과 완전히 중첩할 수 있고, 제2 화소 전극(PE2)은 제2 발광 영역(EA2)과 완전히 중첩할 수 있으며, 제3 화소 전극(PE3)은 제3 발광 영역(EA3)과 완전히 중첩할 수 있다. 제1 화소 전극(PE1)은 절연층(130)을 관통하여 제1 스위칭 소자(T1)와 연결되고 제2 화소 전극(PE2)은 절연층(130)을 관통하여 제2 스위칭 소자(T2)와 연결되고, 제3 화소 전극(PE3)은 절연층(130)을 관통하여 제3 스위칭 소자(T3)와 연결될 수 있다.
제1 화소 전극(PE1), 제2 화소 전극(PE2) 및 제3 화소 전극(PE3)은 금속을 포함할 수 있다. 금속은 예를 들어, 구리(Cu), 티타늄(Ti), 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 납(Pd), 금(Au), 니켈(Ni), 네오듐(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca) 또는 이들의 혼합물을 포함할 수 있다. 또한, 제1 화소 전극(PE1), 제2 화소 전극(PE2) 및 제3 화소 전극(PE3)은 금속층이 2층 이상 적층된 다층 구조를 가질 수 있다. 예를 들어, 제1 화소 전극(PE1), 제2 화소 전극(PE2) 및 제3 화소 전극(PE3)은 티타늄층 상에 구리층이 적층된 2층 구조일 수 있으나, 이에 한정되는 것은 아니다.
도 7을 참조하면, 본 실시예에서 각 화소 전극(PE1, PE2, PE3)은 하부 전극층(P1) 및 상부 전극층(P3)을 포함할 수 있다. 하기에서는 제1 화소 전극(PE1)을 예로 설명한다.
하부 전극층(P1)은 제1 화소 전극(PE1)의 최하부에 배치되어 스위칭 소자로부터 전기적으로 연결될 수 있다. 하부 전극층(P1)은 제1 화소 전극(PE1)에 절연층(130)과의 접착성을 부여하는 역할을 할 수 있다. 하부 전극층(P1)은 금속을 포함할 수 있으며, 예를 들어 티타늄을 포함할 수 있다.
상부 전극층(P3)은 하부 전극층(P1) 상에 배치되어, 발광 소자(LE)에 직접 접촉할 수 있다. 상부 전극층(P3)은 하부 전극층(P1)과 발광 소자(LE) 사이에 배치될 수 있으며, 제1 화소 전극(PE1)에 발광 소자(LE)와의 접착성을 부여하는 역할을 할 수 있다. 상부 전극층(P3)은 금속을 포함할 수 있으며, 예를 들어, 구리를 포함할 수 있다.
제1 화소 전극(PE1), 제2 화소 전극(PE2) 및 제3 화소 전극(PE3) 상에 복수의 발광 소자(LE)가 배치될 수 있다.
도 6 내지 도 8에 도시된 바와 같이, 발광 소자(LE)들은 제1 발광 영역(EA1), 제2 발광 영역(EA2), 및 제3 발광 영역(EA3) 각각에 배치될 수 있다. 발광 소자(LE)는 제3 방향(DR3)으로 길게 연장되는 수직 발광 다이오드 소자일 수 있다. 즉, 발광 소자(LE)의 제3 방향(DR3)의 길이는 수평 방향의 길이보다 길 수 있다. 수평 방향의 길이는 제1 방향(DR1)의 길이 또는 제2 방향(DR2)의 길이를 가리킨다. 예를 들어, 발광 소자(LE)의 제3 방향(DR3)의 길이는 대략 1 내지 5㎛일 수 있다.
발광 소자(LE)는 마이크로 발광 다이오드(micro light emitting diode) 소자일 수 있다. 발광 소자(LE)는 표시 기판(100)의 두께 방향, 즉 제3 방향(DR3)에서 연결 전극(150), 제1 반도체층(SEM1), 전자 저지층(EBL), 활성층(MQW), 초격자층(SLT), 제2 반도체층(SEM2), 및 제3 반도체층(SEM3)을 포함할 수 있다. 연결 전극(150), 제1 반도체층(SEM1), 전자 저지층(EBL), 활성층(MQW), 초격자층(SLT), 제2 반도체층(SEM2), 및 제3 반도체층(SEM3)은 제3 방향(DR3)으로 순차적으로 적층될 수 있다.
발광 소자(LE)는 폭이 높이보다 긴 원통형, 디스크형(disk) 또는 로드형(rod)의 형상을 가질 수 있다. 다만, 이에 한정되지 않고, 발광 소자(LE)는 로드, 와이어, 튜브 등의 형상, 정육면체, 직육면체, 육각기둥형 등 다각기둥의 형상을 갖거나, 일 방향으로 연장되되 외면이 부분적으로 경사진 형상 등 다양한 형태를 가질 수 있다.
연결 전극(150)은 복수의 화소 전극(PE1, PE2, PE3) 각각의 상부에 배치될 수 있다. 하기에서는 제1 화소 전극(PE1) 상에 배치된 발광 소자(LE)를 예로 설명하지만 이에 한정되지 않으며, 제2 화소 전극(PE2) 및 제3 화소 전극(PE3) 상에 배치된 발광 소자(LE)의 구조도 동일하게 구성될 수 있다.
연결 전극(150)은 반사층(151) 및 연결층(153)을 포함할 수 있다. 반사층(151)은 발광 소자(LE)의 활성층(MQW)에서 방출되는 광을 반사하는 역할을 할 수 있다. 반사층(151)은 발광 소자(LE)의 활성층(MQW)에 인접하여 배치될 수 있다. 반사층(151)은 도전성을 가지면서 광의 반사율이 높은 금속 물질을 포함할 수 있다. 반사층(151)은 예를 들어, 알루미늄(Al) 또는 은(Ag)을 포함할 수 있으며, 이들의 합금일 수도 있다.
연결층(153)은 제1 화소 전극(PE1)으로부터 발광 소자(LE)에 발광 신호를 전달하는 역할을 할 수 있다. 연결층(153)은 오믹(Ohmic) 연결 전극일 수 있다. 다만, 이에 한정되지 않고, 쇼트키(Schottky) 연결 전극일 수도 있다. 연결층(153)은 발광 소자(LE)의 최하단에 배치될 수 있으며, 반사층(151)에 비해 활성층(MQW)으로부터 멀리 배치될 수 있다. 연결층(153)은 금(Au), 구리(Cu), 주석(Sn), 은(Ag), 알루미늄(Al), 티타늄(Ti) 중에서 적어도 어느 하나를 포함할 수 있다. 예를 들어, 연결층(153)은 금과 주석의 9:1 합금, 8:2 합금 또는 7:3 합금을 포함하거나, 구리, 은 및 주석의 합금(SAC305)을 포함할 수도 있다.
도 8에서는 발광 소자(LE)가 하나의 반사층(151)과 연결층(153)의 이중막 구조인 연결 전극(150)을 도시하고 있으나, 이에 한정되지 않는다. 경우에 따라서 발광 소자(LE)는 더 많은 수의 층이 적층된 연결 전극(150)을 포함하거나, 일부 층이 생략될 수도 있다.
제1 반도체층(SEM1)은 연결 전극(150) 상에 배치될 수 있다. 제1 반도체층(SEM1)은 p형 반도체일 수 있으며, AlxGayIn1-x-yN(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 예를 들어, p형으로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다. 제1 반도체층(SEM1)은 p형 도펀트가 도핑될 수 있으며, p형 도펀트는 Mg, Zn, Ca, Se, Ba 등일 수 있다. 예를 들어, 제1 반도체층(SEM1)은 p형 Mg로 도핑된 p-GaN일 수 있다. 제1 반도체층(SEM1)의 두께는 30㎚ 내지 200㎚의 범위를 가질 수 있으나, 이에 한정되는 것은 아니다.
전자 저지층(EBL)은 제1 반도체층(SEM1) 상에 배치될 수 있다. 전자 저지층(EBL)은 너무 많은 전자가 활성층(MQW)으로 흐르는 것을 억제 또는 방지하기 위한 층일 수 있다. 예를 들어, 전자 저지층(EBL)은 p형 Mg로 도핑된 p-AlGaN일 수 있다. 전자 저지층(EBL)의 두께는 10㎚ 내지 50㎚의 범위를 가질 수 있으나, 이에 한정되는 것은 아니다. 또한, 전자 저지층(EBL)은 생략될 수 있다.
활성층(MQW)은 전자 저지층(EBL) 상에 배치될 수 있다. 활성층(MQW)은 제1 반도체층(SEM1)과 제2 반도체층(SEM2)을 통해 인가되는 전기 신호에 따라 전자-정공 쌍의 결합에 의해 광을 발광할 수 있다. 활성층(MQW)은 중심 파장대역이 450nm 내지 495nm의 범위를 갖는 제1 광, 즉 청색 파장 대역의 광을 방출할 수 있다.
활성층(MQW)은 단일 또는 다중 양자 우물 구조의 물질을 포함할 수 있다. 활성층(MQW)이 다중 양자 우물 구조의 물질을 포함하는 경우, 복수의 우물층(well layer)과 배리어층(barrier layer)이 서로 교번하여 적층된 구조일 수도 있다. 이때, 우물층은 InGaN으로 형성되고, 배리어층은 GaN 또는 AlGaN으로 형성될 수 있으나, 이에 한정되지 않는다.
또는, 활성층(MQW)은 밴드갭(Band gap) 에너지가 큰 종류의 반도체 물질과 밴드갭 에너지가 작은 반도체 물질들이 서로 교번적으로 적층된 구조일 수도 있고, 발광하는 광의 파장대에 따라 다른 3족 내지 5족 반도체 물질들을 포함할 수도 있다. 활성층(MQW)이 방출하는 광은 제1 광으로 제한되지 않고, 경우에 따라 제2 광(녹색 파장 대역의 광) 또는 제3 광(적색 파장 대역의 광)을 방출할 수도 있다. 예시적인 실시예에서 활성층(MQW)에 포함된 반도체 물질들 중 인듐을 포함하는 경우, 인듐의 함량에 따라 방출하는 광의 색이 달라질 수 있다. 예를 들어, 인듐의 함량이 감소하면 방출하는 광의 파장 대역이 적색 파장 대역으로 이동하고, 인듐의 함량이 증가하면 방출하는 광의 파장 대역이 청색 파장 대역으로 이동할 수 있다.
활성층(MQW) 상에는 초격자층(SLT)이 배치될 수 있다. 초격자층(SLT)은 제2 반도체층(SEM2)과 활성층(MQW) 사이의 응력을 완화하기 위한 층일 수 있다. 예를 들어, 초격자층(SLT)은 InGaN 또는 GaN로 형성될 수 있다. 초격자층(SLT)의 두께는 대략 50 내지 200㎚일 수 있다. 초격자층(SLT)은 생략될 수 있다.
제2 반도체층(SEM2)은 초격자층(SLT) 상에 배치될 수 있다. 제2 반도체층(SEM2)은 n형 반도체일 수 있다. 제2 반도체층(SEM2)은 AlxGayIn1-x-yN(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 예를 들어, n형으로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다. 제2 반도체층(SEM2)은 n형 도펀트가 도핑될 수 있으며, n형 도펀트는 Si, Ge, Sn 등일 수 있다. 예를 들어, 제2 반도체층(SEM2)은 n형 Si로 도핑된 n-GaN일 수 있다. 제2 반도체층(SEM2)의 두께는 2㎛ 내지 4㎛의 범위를 가질 수 있으나, 이에 한정되는 것은 아니다.
제3 반도체층(SEM3)은 제2 반도체층(SEM2) 상에 배치될 수 있다. 제3 반도체층(SEM3)은 제2 반도체층(SEM2)과 공통 전극(CE) 사이에 배치될 수 있다. 제3 반도체층(SEM3)은 언도프드(Undoped) 반도체일 수 있다. 제3 반도체층(SEM3)은 제2 반도체(SEM2)와 동일한 물질을 포함하되, n형 또는 p형 도펀트로 도핑되지 않은 물질일 수 있다. 예시적인 실시예에서, 제3 반도체층(SEM3)은 도핑되지 않은 InAlGaN, GaN, AlGaN, InGaN, AlN 및 InN 중 적어도 어느 하나일 수 있으나, 이에 한정되지 않는다.
복수의 화소 전극(PE1, PE2, PE3)과 절연층(130) 상에 평탄화층(PLL)이 배치될 수 있다. 평탄화층(PLL)은 후술하는 공통 전극(CE)이 형성될 수 있도록 하부의 단차를 평탄화시킬 수 있다. 평탄화층(PLL)은 복수의 발광 소자(LE)의 적어도 일부, 예를 들어 상부가 평탄화층(PLL)의 상부로 돌출될 수 있도록 소정 높이로 형성될 수 있다. 즉, 제1 화소 전극(PE1)의 상면을 기준으로 평탄화층(PLL)의 높이는 발광 소자(LE)의 높이보다 작을 수 있다.
평탄화층(PLL)은 하부 단차를 평탄화시킬 수 있도록 유기물을 포함할 수 있다. 예를 들어, 평탄화층(PLL)은 아크릴계 수지(polyacrylates resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌계 수지(poly phenylenethers resin), 폴리페닐렌설파이드계 수지(polyphenylenesulfides resin) 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등을 포함할 수 있다.
평탄화층(PLL) 및 복수의 발광 소자(LE) 상에 공통 전극(CE)이 배치될 수 있다. 구체적으로, 공통 전극(CE)은 발광 소자(LE)가 형성된 제1 기판(110)의 일면에 배치되며, 표시 영역(DPA) 및 비표시 영역(NDA) 전체적으로 배치될 수 있다. 공통 전극(CE)은 표시 영역(DPA)에서 각 발광 영역(EA1, EA2, EA3)과 중첩하여 배치되며, 광이 출사될 수 있도록 얇은 두께로 이루어질 수 있다.
공통 전극(CE)은 복수의 발광 소자(LE)의 상면 및 측면에 직접 배치될 수 있다. 공통 전극(CE)은 발광 소자(LE)의 측면 중 제2 반도체층(SEM2) 및 제3 반도체층(SEM3)에 직접 접촉할 수 있다. 도 8에 도시된 바와 같이, 공통 전극(CE)은 복수의 발광 소자(LE)를 덮으며, 복수의 발광 소자(LE)를 공통적으로 연결하여 배치되는 공통층일 수 있다. 도전성을 가진 제2 반도체층(SEM2)은 발광 소자(LE)들에서 각각 패턴된 구조이기 때문에, 각 발광 소자(LE)에 공통 전압이 인가될 수 있도록 공통 전극(CE)이 각 발광 소자(LE)의 제2 반도체층(SEM2)의 측면에 직접 접촉할 수 있다.
공통 전극(CE)은 제1 기판(110)에 전체적으로 배치되어 공통 전압이 인가되므로 낮은 저항을 갖는 물질을 포함할 수 있다. 또한, 공통 전극(CE)은 광을 투과시키기 용이하도록 얇은 두께로 형성될 수 있다. 예를 들어, 공통 전극(CE)은 알루미늄(Al), 은(Ag), 구리(Cu) 등과 같은 낮은 저항을 갖는 물질을 포함할 수 있다. 공통 전극(CE)의 두께는 대략 10Å 내지 200Å 일 수 있으나 이에 한정되지 않는다.
상술한 발광 소자(LE)들은 각 화소 전극(PE1, PE2, PE3)으로부터 화소 전압 또는 애노드 전압을 공급받고, 공통 전극(CE)을 통해 공통 전압을 공급받을 수 있다. 발광 소자(LE)들은 화소 전압과 공통 전압 간의 전압 차에 따라 소정의 휘도로 광을 발광할 수 있다.
본 실시예에서는 화소 전극(PE1, PE2, PE3)들 상에 복수의 발광 소자(LE), 즉 무기발광 다이오드를 배치함으로써, 외부의 수분이나 산소에 취약한 유기발광 다이오드의 단점을 배제시키고 수명 및 신뢰성을 향상시킬 수 있다.
한편, 도 9 내지 도 11을 참조하면, 각 화소 전극(PE1, PE2, PE3) 상에 복수의 발광 소자(LE)가 배치될 수 있다. 화소 전극들(PE1, PE2, PE3) 중 적어도 하나는 평면 상 일측으로 돌출된 적어도 하나의 돌출부(PP)를 포함할 수 있다.
돌출부(PP)는 인접한 화소 전극들(PE1, PE2, PE3)을 향해 돌출된 부분일 수 있다. 예를 들어, 제1 화소 전극(PE1)의 경우, 어느 하나의 돌출부(PP)는 인접한 제2 화소 전극(PE2)을 향해 제1 방향(DR1)으로 돌출될 수 있다. 또한, 다른 하나의 돌출부(PP)는 제2 화소 전극(PE2)의 반대 방향으로 돌출될 수도 있다. 다른 예시적인 실시예에서, 돌출부(PP)는 제2 방향(DR2)으로 인접한 다른 제1 화소 전극(PE1)으로 돌출될 수도 있다.
돌출부(PP)는 화소 전극들(PE1, PE2, PE3)에서 제2 방향(DR2)으로 연장된 일 측변으로부터 돌출될 수 있다. 다른 예시적인 실시예에서, 돌출부(PP)는 화소 전극들(PE1, PE2, PE3)에서 제1 방향(DR1)으로 연장된 일 측변으로부터 돌출될 수도 있다. 또 다른 예시적인 실시예에서, 돌출부(PP)는 화소 전극들(PE1, PE2, PE3)의 모서리에서 돌출될 수도 있다.
돌출부(PP)는 비발광 영역(NEA)과 중첩하여 배치될 수 있고, 격벽(PW) 및 차광 부재(BK)와 중첩할 수 있다. 결과적으로, 각 화소 전극(PE1, PE2, PE3)은 대체적으로 각 발광 영역(EA1, EA2, EA3)과 중첩하나 일부는 비발광 영역(NEA)과 중첩하여 배치될 수도 있다. 이에 따라, 돌출부(PP)와 중첩하는 발광 소자(LE)도 비발광 영역(NEA)과 중첩하여 배치될 수 있으며, 격벽(PW) 및 차광 부재(BK)와 중첩할 수 있다.
돌출부(PP)의 평면 형상은 원형 또는 반원형이거나, 원형의 일부일 수 있다. 다만, 이에 제한되지 않으며, 발광 소자(LE)의 길이 방향에 수직하는 절단면의 형상에 따라 달라질 수 있다. 예를 들어, 발광 소자(LE)의 절단면이 사각형인 경우, 돌출부(PP)의 평면 형상은 사각형일 수도 있다.
각 화소 전극(PE1, PE2, PE3)이 돌출부(PP)를 포함함에 따라, 각 화소 전극(PE1, PE2, PE3)에서 측정되는 폭은 달라질 수 있다.
제1 화소 전극(PE1)을 예로 들면, 제1 화소 전극(PE1)에서 돌출부(PP)를 지나는 제1 방향(DR1)의 제1 폭(W1)은 돌출부(PP)와 이격된 제1 방향(DR1)의 제2 폭(W2)보다 클 수 있다. 제1 화소 전극(PE1)은 대체적으로 제2 폭(W2)으로 이루어질 수 있으며, 일부 돌출부(PP)가 배치된 영역에서 제1 폭(W1)을 이룰 수 있다.
또한, 각 화소 전극(PE1, PE2, PE3)이 돌출부(PP)를 포함함에 따라, 각 화소 전극(PE1, PE2, PE3) 사이의 간격은 달라질 수 있다. 예를 들어, 제1 화소 전극(PE1)의 돌출부(PP)로부터 제1 방향(DR1)에 배치된 제2 화소 전극(PE2)까지의 제1 거리(G1)는 돌출부(PP)가 배치되지 않은 제1 화소 전극(PE1)과 제2 화소 전극(PE2) 사이의 제2 거리(G2)보다 작을 수 있다. 제1 화소 전극(PE1)과 제2 화소 전극(PE2) 사이의 거리는 대체적으로 제2 거리(G2)로 이루어질 수 있으며, 일부 돌출부(PP)가 배치된 영역에서 제1 거리(G1)를 이룰 수 있다.
상술한 각 화소 전극(PE1, PE2, PE3)의 돌출부(PP) 상에 발광 소자(LE)가 배치될 수 있다. 발광 소자(LE)는 돌출부(PP)와 완전히 중첩할 수 있다. 후술하는 제조 방법에서 설명되는 바와 같이, 각 화소 전극(PE1, PE2, PE3)들은 발광 소자(LE)의 접착 후, 일부 영역에서 발광 소자(LE)가 마스크로 작용하여 식각됨으로써, 발광 소자(LE)와 돌출부(PP)가 중첩할 수 있다.
일 실시예에서 돌출부(PP)의 측변은 돌출부(PP)와 중첩하는 발광 소자(LE)의 측변과 상호 정렬되어 일치될 수 있다. 예를 들어, 돌출부(PP)에서 제1 화소 전극(PE1)의 하부 전극층(P1) 및 상부 전극층(P3)의 측변들은 발광 소자(LE)의 연결 전극(150), 제1 반도체층(SEM1), 전자 저지층(EBL), 활성층(MQW), 초격자층(SLT), 제2 반도체층(SEM2), 및 제3 반도체층(SEM3) 각각의 측변들과 상호 정렬되어 일치될 수 있다.
상술한 바와 같이, 각 화소 전극(PE1, PE2, PE3)은 발광 소자(LE)의 접착 후, 일부 영역에서 발광 소자(LE)가 마스크로 작용하여 식각됨으로써, 발광 소자(LE)와 돌출부(PP)가 중첩할 수 있다. 이와 달리, 각 화소 전극(PE1, PE2, PE3)이 패터닝된 후 발광 소자(LE)가 접착되는 경우, 발광 소자(LE)가 각 화소 전극(PE1, PE2, PE3)의 상면에 완전히 접착되지 못하고 측변에 일부 걸쳐 접착되는 경우가 발생할 수 있다. 이 경우, 불완전하게 접착된 발광 소자(LE)가 비스듬하게 형성되어 단차가 발생하고, 그 위에 공통 전극(CE)이 형성되면 이 단차에 의해 불량이 발생할 수 있다. 또한, 발광 소자(LE)를 접착하기 위한 레이저 조사 시 레이저가 각 화소 전극(PE1, PE2, PE3)의 사이로 투과되어 하부의 층들이 손상될 수도 있다.
본 실시예에서는 각 화소 전극(PE1, PE2, PE3) 상에 발광 소자(LE)를 접착한 후, 각 화소 전극(PE1, PE2, PE3)을 포토레지스트 패턴 및 발광 소자(LE)를 마스크로 이용하여 형성함으로써, 발광 소자(LE)의 불완전한 접착을 방지하여 불량을 방지할 수 있다.
한편, 발광 소자부(LEP) 상에 파장 변환부(200)가 배치될 수 있다. 파장 변환부(200)는 격벽(PW), 파장 변환층(QDL), 컬러 필터들(CF1, CF2, CF3), 차광 부재(BK) 및 보호층(PTL)을 포함할 수 있다.
격벽(PW)은 표시 영역(DPA)의 공통 전극(CE) 상에 배치되며, 복수의 발광 영역(EA1, EA2, EA2)을 구획할 수 있다. 격벽(PW)은 제1 방향(DR1) 및 제2 방향(DR2)으로 연장되도록 배치되며, 표시 영역(DPA) 전체에서 격자 형태의 패턴으로 이루어질 수 있다. 또한, 격벽(PW)은 복수의 발광 영역(EA1, EA2, EA3)과 비중첩하며, 비발광 영역(NEA)과 중첩할 수 있다.
격벽(PW)은 하부의 공통 전극(CE)을 노출하는 복수의 개구부(OP1, OP2, OP3)들을 포함할 수 있다. 복수의 개구부(OP1, OP2, OP3)들은 제1 발광 영역(EA1)과 중첩하는 제1 개구부(OP1), 제2 발광 영역(EA2)과 중첩하는 제2 개구부(OP2), 및 제3 발광 영역(EA3)과 중첩하는 제3 개구부(OP3)를 포함할 수 있다. 여기서, 복수의 개구부(OP1, OP2, OP3)들은 복수의 발광 영역(EA1, EA2, EA3)에 대응될 수 있다. 즉, 제1 개구부(OP1)가 제1 발광 영역(EA1)에 대응되고, 제2 개구부(OP2)가 제2 발광 영역(EA2)에 대응되며, 제3 개구부(OP3)가 제3 발광 영역(EA3)에 대응될 수 있다.
격벽(PW)은 파장 변환층(QDL)이 형성되기 위한 공간을 제공하는 역할을 할 수 있다. 이를 위해, 격벽(PW)은 소정의 두께로 이루어질 수 있으며, 예를 들어, 격벽(PW)의 두께는 1㎛ 내지 10㎛ 범위로 이루어질 수 있다. 격벽(PW)은 소정의 두께로 이루어질 수 있도록, 유기 절연 물질을 포함할 수 있다. 유기 절연 물질은 예를 들어, 에폭시계 수지, 아크릴계 수지, 카도계 수지 또는 이미드계 수지 등을 포함할 수 있다.
파장 변환층(QDL)은 복수의 개구부(OP1, OP2, OP3) 상에 각각 배치될 수 있다. 파장 변환층(QDL)은 입사광의 피크 파장을 다른 특정 피크 파장의 광으로 변환 또는 시프트시켜 출사할 수 있다. 파장 변환층(QDL)은 발광 소자(LE)로부터 발광된 청색의 제1 광의 일부를 황색의 제4 광으로 변환할 수 있다. 파장 변환층(QDL)에서는 제1 광과 제4 광이 혼합되어 백색의 제5 광을 출사할 수 있다. 제5 광은 제1 컬러 필터(CF1)를 통해 제1 광으로 변환되고, 제2 컬러 필터(CF2)를 통해 제2 광으로 변환되며, 제3 컬러 필터(CF3)를 통해 제3 광으로 변환될 수 있다.
파장 변환층(QDL)은 복수의 개구부(OP1, OP2, OP3) 내에 각각 배치될 수 있으며, 서로 이격하여 배치될 수 있다. 즉, 파장 변환층(QDL)은 서로 이격된 도트 형상의 섬 패턴으로 이루어질 수 있다. 예를 들어, 파장 변환층(QDL)은 제1 개구부(OP1), 제2 개구부(OP2) 및 제3 개구부(OP3)에 각각 배치되며, 이들과 일대일 대응할 수 있다. 또한, 파장 변환층(QDL)은 제1 발광 영역(EA1), 제2 발광 영역(EA2) 및 제3 발광 영역(EA3)에 각각 중첩하여 배치될 수 있다. 예시적인 실시예에서 파장 변환층(QDL) 각각은 제1 발광 영역(EA1), 제2 발광 영역(EA2) 및 제3 발광 영역(EA3)과 완전히 중첩될 수 있다.
파장 변환층(QDL)은 제1 베이스 수지(BRS1) 및 제1 파장 변환 입자(WCP1)를 포함할 수 있다. 제1 베이스 수지(BRS1)는 투광성 유기 물질을 포함할 수 있다. 예를 들어, 제1 베이스 수지(BRS1)는 에폭시계 수지, 아크릴계 수지, 카도계 수지 또는 이미드계 수지 등을 포함할 수 있다.
제1 파장 변환 입자(WCP1)는 발광 소자(LE)로부터 입사된 제1 광을 제4 광으로 변환할 수 있다. 예를 들어, 제1 파장 변환 입자(WCP1)는 청색 파장 대역의 광을 황색(yellow) 파장 대역의 광으로 변환할 수 있다. 제1 파장 변환 입자(WCP1)는 양자점(QD, quantum dot), 양자 막대, 형광 물질 또는 인광 물질일 수 있다. 예를 들어 양자점은 전자가 전도대에서 가전자대로 전이하면서 특정한 색을 방출하는 입자상 물질일 수 있다.
상기 양자점은 반도체 나노 결정 물질일 수 있다. 상기 양자점은 그 조성 및 크기에 따라 특정 밴드갭을 가져 빛을 흡수한 후 고유의 파장을 갖는 광을 방출할 수 있다. 상기 양자점의 반도체 나노 결정의 예로는 IV족계 나노 결정, II-VI족계 화합물 나노 결정, III-V족계 화합물 나노 결정, IV-VI족계 나노 결정 또는 이들의 조합 등을 들 수 있다.
II-VI족 화합물은 CdSe, CdTe, ZnS, ZnSe, ZnTe, ZnO, HgS, HgSe, HgTe, MgSe, MgS 및 이들의 혼합물로 이루어진 군에서 선택되는 이원소 화합물; InZnP, AgInS, CuInS, CdSeS, CdSeTe, CdSTe, ZnSeS, ZnSeTe, ZnSTe, HgSeS, HgSeTe, HgSTe, CdZnS, CdZnSe, CdZnTe, CdHgS, CdHgSe, CdHgTe, HgZnS, HgZnSe, HgZnTe, MgZnSe, MgZnS 및 이들의 혼합물로 이루어진 군에서 선택되는 삼원소 화합물; 및 HgZnTeS, CdZnSeS, CdZnSeTe, CdZnSTe, CdHgSeS, CdHgSeTe, CdHgSTe, HgZnSeS, HgZnSeTe, HgZnSTe 및 이들의 혼합물로 이루어진 군에서 선택되는 사원소 화합물로 이루어진 군에서 선택될 수 있다.
III-V족 화합물은 GaN, GaP, GaAs, GaSb, AlN, AlP, AlAs, AlSb, InN, InP, InAs, InSb 및 이들의 혼합물로 이루어진 군에서 선택되는 이원소 화합물; GaNP, GaNAs, GaNSb, GaPAs, GaPSb, AlNP, AlNAs, AlNSb, AlPAs, AlPSb, InGaP, InNP, InAlP, InNAs, InNSb, InPAs, InPSb, GaAlNP 및 이들의 혼합물로 이루어진 군에서 선택되는 삼원소 화합물; 및 GaAlNAs, GaAlNSb, GaAlPAs, GaAlPSb, GaInNP, GaInNAs, GaInNSb, GaInPAs, GaInPSb, InAlNP, InAlNAs, InAlNSb, InAlPAs, InAlPSb 및 이들의 혼합물로 이루어진 군에서 선택되는 사원소 화합물로 이루어진 군에서 선택될 수 있다.
IV-VI족 화합물은 SnS, SnSe, SnTe, PbS, PbSe, PbTe 및 이들의 혼합물로 이루어진 군에서 선택되는 이원소 화합물; SnSeS, SnSeTe, SnSTe, PbSeS, PbSeTe, PbSTe, SnPbS, SnPbSe, SnPbTe 및 이들의 혼합물로 이루어진 군에서 선택되는 삼원소 화합물; 및 SnPbSSe, SnPbSeTe, SnPbSTe 및 이들의 혼합물로 이루어진 군에서 선택되는 사원소 화합물로 이루어진 군에서 선택될 수 있다. IV족 원소로는 Si, Ge 및 이들의 혼합물로 이루어진 군에서 선택될 수 있다. IV족 화합물로는 SiC, SiGe 및 이들의 혼합물로 이루어진 군에서 선택되는 이원소 화합물일 수 있다.
이때, 이원소 화합물, 삼원소 화합물 또는 사원소 화합물은 균일한 농도로 입자 내에 존재하거나, 농도 분포가 부분적으로 다른 상태로 나누어져 동일 입자 내에 존재하는 것일 수 있다. 또한 하나의 양자점이 다른 양자점을 둘러싸는 코어/쉘 구조를 가질 수도 있다. 코어와 쉘의 계면은 쉘에 존재하는 원소의 농도가 중심으로 갈수록 낮아지는 농도 구배(gradient)를 가질 수 있다.
일 실시예에서, 양자점은 전술한 나노 결정을 포함하는 코어 및 상기 코어를 둘러싸는 쉘을 포함하는 코어-쉘 구조를 가질 수 있다. 상기 양자점의 쉘은 상기 코어의 화학적 변성을 방지하여 반도체 특성을 유지하기 위한 보호층 역할 및/또는 양자점에 전기 영동 특성을 부여하기 위한 차징층(charging layer)의 역할을 수행할 수 있다. 상기 쉘은 단층 또는 다중층일 수 있다. 상기 양자점의 쉘의 예로는 금속 또는 비금속의 산화물, 반도체 화합물 또는 이들의 조합 등을 들 수 있다.
예를 들어, 상기 금속 또는 비금속의 산화물은 SiO2, Al2O3, TiO2, ZnO, MnO, Mn2O3, Mn3O4, CuO, FeO, Fe2O3, Fe3O4, CoO, Co3O4, NiO 등의 이원소 화합물, 또는 MgAl2O4, CoFe2O4, NiFe2O4, CoMn2O4등의 삼원소 화합물을 예시할 수 있으나 본 발명이 이에 제한되는 것은 아니다.
또한, 상기 반도체 화합물은 CdS, CdSe, CdTe, ZnS, ZnSe, ZnTe, ZnSeS, ZnTeS, GaAs, GaP, GaSb, HgS, HgSe, HgTe, InAs, InP, InGaP, InSb, AlAs, AlP, AlSb등을 예시할 수 있으나 이에 제한되는 것은 아니다.
파장 변환층(QDL)은 발광 소자(LE)의 광을 랜덤한 방향으로 산란시키기 위한 산란체를 더 포함할 수 있다. 산란체는 제1 베이스 수지(BRS1)와 상이한 굴절률을 가지고 제1 베이스 수지(BRS1)와 광학 계면을 형성할 수 있다. 예를 들어, 산란체는 광 산란 입자일 수 있다. 산란체는 투과 광의 적어도 일부를 산란시킬 수 있는 재료이면 특별히 제한되지 않으나, 예를 들어 금속 산화물 입자 또는 유기 입자일 수 있다. 상기 금속 산화물로는 산화 티타늄(TiO2), 산화 지르코늄(ZrO2), 산화 알루미늄(Al2O3), 산화 인듐(In2O3), 산화 아연(ZnO) 또는 산화 주석(SnO2) 등을 예시할 수 있고, 상기 유기 입자의 재료로는 아크릴계 수지 또는 우레탄계 수지 등을 예시할 수 있다. 산란체는 광의 파장을 실질적으로 변환시키지 않으면서 입사광의 입사 방향과 무관하게 랜덤한 방향으로 광을 산란시킬 수 있다.
파장 변환층(QDL)은 제3 방향(DR3)으로의 두께가 클수록 파장 변환층(QDL)에 포함된 제1 파장 변환 입자(WCP1)의 함량이 높아지므로, 파장 변환층(QDL)의 광 변환 효율이 증가할 수 있다. 그러므로, 파장 변환층(QDL)의 두께는 파장 변환층(QDL)의 광 변환 효율을 고려하여 설정되는 것이 바람직하다.
상술한 파장 변환부(200)에서는 발광 소자(LE)에서 발광된 제1 광 중 일부가 파장 변환층(QDL)에서 제4 광으로 변환될 수 있다. 파장 변환층(QDL)에서는 제1 광과 제4 광이 혼색되어 백색의 제5 광을 출사할 수 있다. 파장 변환층(QDL)에서 출사되는 제5 광은 후술하는 제1 컬러 필터(CF1)에서 제1 광만을 투과시키고 제2 컬러 필터(CF2)에서 제2 광만을 투과시키며 제3 컬러 필터(CF3)에서 제3 광만을 투과시킬 수 있다. 이에 따라, 파장 변환부(200)에서 출사되는 광은 제1 광, 제2 광 및 제3 광의 청색, 적색 및 녹색 광일 수 있으며, 이를 통해 풀컬러를 구현할 수 있다.
복수의 컬러 필터들(CF1, CF2, CF3)은 격벽(PW) 및 파장 변환층(QDL) 상에 배치될 수 있다. 복수의 컬러 필터들(CF1, CF2, CF3)은 복수의 개구부(OP1, OP2, OP3) 및 파장 변환층(QDL)들과 중첩하여 배치될 수 있다. 복수의 컬러 필터들(CF1, CF2, CF3)은 제1 컬러 필터(CF1), 제2 컬러 필터(CF2), 및 제3 컬러 필터(CF3)를 포함할 수 있다.
제1 컬러 필터(CF1)는 제1 발광 영역(EA1)과 중첩하여 배치될 수 있으며 일부는 비발광 영역(NEA)과 중첩할 수 있다. 또한, 제1 컬러 필터(CF1)는 격벽(PW)의 제1 개구부(OP1) 상에서 제1 개구부(OP1)와 중첩하여 배치될 수 있으며, 일부는 차광 부재(BK)와 중첩할 수 있다. 제1 컬러 필터(CF1)는 발광 소자(LE)에서 발광된 제1 광을 투과시키고, 제2 광과 제3 광을 흡수 또는 차단할 수 있다. 예를 들어, 제1 컬러 필터(CF1)는 청색 파장 대역의 광을 투과시키고, 그 외의 녹색, 적색 등의 파장 대역의 광을 흡수 또는 차단할 수 있다.
제2 컬러 필터(CF2)는 제2 발광 영역(EA2)과 중첩하여 배치될 수 있으며 일부는 비발광 영역(NEA)과 중첩할 수 있다. 또한, 제2 컬러 필터(CF2)는 격벽(PW)의 제2 개구부(OP2) 상에서 제2 개구부(OP2)와 중첩하여 배치될 수 있으며, 일부는 차광 부재(BK)와 중첩할 수 있다. 제2 컬러 필터(CF2)는 제2 광을 투과시키고, 제1 광과 제3 광을 흡수 또는 차단할 수 있다. 예를 들어, 제2 컬러 필터(CF2)는 녹색 파장 대역의 광을 투과시키고, 그 외의 청색, 적색 등의 파장 대역의 광을 흡수 또는 차단할 수 있다.
제3 컬러 필터(CF3)는 제3 발광 영역(EA3)과 중첩하여 배치될 수 있으며, 일부는 비발광 영역(NEA)과 중첩할 수 있다. 또한, 제3 컬러 필터(CF3)는 격벽(PW)의 제3 개구부(OP3) 상에서 제3 개구부(OP3)와 중첩하여 배치될 수 있으며, 일부는 차광 부재(BK)와 중첩할 수 있다. 제3 컬러 필터(CF3)는 제3 광을 투과시키고, 제1 광과 제2 광을 흡수 또는 차단할 수 있다. 예를 들어, 제3 컬러 필터(CF3)는 적색 파장 대역의 광을 투과시키고, 그 외의 청색, 녹색 등의 파장 대역의 광을 흡수 또는 차단할 수 있다.
도 12에 도시된 바와 같이, 복수의 컬러 필터(CF1, CF2, CF3)들 각각의 평면 면적은 복수의 발광 영역(EA1, EA2, EA3) 각각의 평면 면적보다 클 수 있다. 예를 들어, 제1 컬러 필터(CF1)는 제1 발광 영역(EA1)의 평면 면적보다 클 수 있다. 제2 컬러 필터(CF2)는 제2 발광 영역(EA2)의 평면 면적보다 클 수 있다. 제3 컬러 필터(CF3)는 제3 발광 영역(EA3)의 평면 면적보다 클 수 있다. 다만, 이에 한정되지 않으며, 복수의 컬러 필터(CF1, CF2, CF3)들 각각의 평면 면적은 복수의 발광 영역(EA1, EA2, EA3) 각각의 평면 면적과 동일할 수도 있다.
다시 도 6 및 도 7을 참조하면, 격벽(PW) 상에 차광 부재(BK)가 배치될 수 있다. 차광 부재(BK)는 비발광 영역(NEA)에 중첩하여 광의 투과를 차단할 수 있다. 차광 부재(BK)는 격벽(PW)과 유사하게 평면상 대략 격자 형태로 배치될 수 있다. 차광 부재(BK)는 격벽(PW)과 중첩하여 배치될 수 있으며, 발광 영역(EA1, EA2, EA3)들과 비중첩할 수 있다.
일 실시예에서 차광 부재(BK)는 유기 차광 물질을 포함할 수 있으며, 유기 차광 물질의 코팅 및 노광 공정 등을 통해 형성될 수 있다. 차광 부재(BK)는 차광성을 갖는 염료 또는 안료를 포함할 수 있으며, 블랙 매트릭스일 수 있다. 차광 부재(BK)는 적어도 일부가 인접한 컬러 필터들(CF1, CF2, CF3)과 중첩할 수 있으며, 컬러 필터들(CF1, CF2, CF3)은 차광 부재(BK)의 적어도 일부 상에 배치될 수도 있다.
표시 장치(10)의 외부로부터 입사되는 외광은 파장 변환부(200)의 색 재현율을 왜곡시키는 문제를 발생시킬 수 있다. 본 실시예에 따라 파장 변환부(200)에 차광 부재(BK)가 배치되는 경우, 외광의 적어도 일부가 차광 부재(BK)에 흡수된다. 따라서 외광 반사에 의한 색의 왜곡을 저감시킬 수 있다. 또한, 차광 부재(BK)는 인접한 발광 영역 간에 광이 침범하여 혼색이 발생하는 것을 방지할 수 있으며, 이에 따라 색 재현율을 더욱 향상시킬 수 있다.
복수의 컬러 필터(CF1, CF2, CF3) 및 차광 부재(BK) 상에 보호층(PTL)이 배치될 수 있다. 제1 보호층(PTL)은 표시 장치(10)의 최상부에 배치되어 하부의 복수의 컬러 필터(CF1, CF2, CF3) 및 차광 부재(BK)를 보호할 수 있다. 보호층(PTL)의 일면, 예를 들어 하면은 복수의 컬러 필터(CF1, CF2, CF3) 및 차광 부재(BK)의 상면에 각각 접촉할 수 있다.
보호층(PTL)은 복수의 컬러 필터(CF1, CF2, CF3)와 차광 부재(BK)를 보호하기 위해, 무기 절연성 물질을 포함할 수 있다. 예를 들어, 제1 보호층(PTL)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 산화 알루미늄(AlxOy), 질화 알루미늄(AlN) 등을 포함할 수 있으나, 이에 한정되지 않는다. 제1 보호층(PTF1)은 소정 두께로 이루어질 수 있으며, 예를 들어, 0.01 내지 1㎛의 범위로 이루어질 수 있다. 다만, 이에 한정되지 않는다.
상기와 같이, 일 실시예에 따른 표시 장치(10)는 각 화소 전극(PE1, PE2, PE3) 중 어느 하나의 돌출부(PP) 상에 발광 소자(LE)를 배치함으로써, 발광 소자(LE)가 불완전하게 접착되는 것을 방지하여 단차 불량을 방지할 수 있다.
한편, 도 9에서는 각 화소 전극(PE1, PE2, PE3)에 배치된 발광 소자(LE)들의 배열이 랜덤하게 도시되었다.
반면, 도 13을 참조하면, 다른 예시적인 실시예에서 각 발광 소자(LE)들은 일 방향으로 연장된 임의의 선에 정렬되도록 배치될 수 있다. 예를 들어, 기울어진 행렬 방향으로 배열될 수 있으며, 각 행과 열 간의 간격이 동일한 간격으로 배치될 수도 있다. 또한, 각 발광 소자(LE)들은 각 화소 전극(PE1, PE2, PE3) 상에서 동일한 배열을 가질 수도 있다.
또한, 도 9, 도 10, 도 12 및 도 13에서는 제1 색의 광을 방출하는 제1 발광 영역(EA1), 제2 색의 광을 방출하는 제2 발광 영역(EA2) 및 제3 색의 광을 방출하는 제3 발광 영역(EA3)의 3개의 발광 영역들로 화소가 구성된 것을 도시되었다.
반면, 도 14a 내지 도 14c를 참조하면, 다른 예시적인 실시예에서, 제3 색의 광을 방출하는 제3 발광 영역(EA3)이 2개로 구성되어, 총 4개의 발광 영역(EA1, EA2, EA3, EA4)들을 포함할 수도 있다.
예시적인 실시예에서 각 발광 영역(EA1, EA2, EA3)은 펜타일TM 구조로 이루어질 수 있다. 도 14a에 도시된 바와 같이, 복수의 제1 발광 영역(EA1)은 제1 방향(DR1)을 따라 1행으로 배치되고, 복수의 제2 발광 영역(EA2)이 제1 방향을 따라 2행으로 배치되며, 1행과 2행이 제2 방향(DR2)을 따라 교대로 반복 배치될 수 있다. 또한, 도 14b에 도시된 바와 같이, 복수의 제1 발광 영역(EA1)이 제2 방향(DR2)을 따라 1열로 배치되고, 복수의 제2 발광 영역(EA2)이 제2 방향(DR2)을 따라 2열로 배치되며, 1열과 2열이 제1 방향(DR1)을 따라 교대로 반복 배치될 수도 있다. 또한, 도 14c에 도시된 바와 같이, 제1 발광 영역(EA1)과 제2 발광 영역(EA2)이 제1 방향(DR1) 및 제2 방향(DR2)으로 교대로 반복 배치될 수도 있다.
다른 예시적인 실시예에서, 제1 발광 영역(EA1)의 면적, 제2 발광 영역(EA2)의 면적, 및 제3 발광 영역들(EA3)의 면적이 실질적으로 동일할 수 있으나, 이에 제한되지 않는다. 예를 들어, 도 14a 내지 도 14c와 같이 제1 발광 영역(EA1)의 면적과 제2 발광 영역(EA2)의 면적이 서로 동일하고, 제3 발광 영역들(EA3)의 면적은 제1 발광 영역(EA1) 및 제2 발광 영역(EA2)의 면적과 상이할 수도 있다. 또한, 제1 발광 영역(EA1)의 면적이 제2 발광 영역(EA2)의 면적보다 크거나, 제1 발광 영역(EA1)의 면적이 제2 발광 영역(EA2)의 면적보다 작을 수도 있다.
또한, 서로 이웃하는 제1 발광 영역(EA1)과 제2 발광 영역(EA2) 사이의 거리, 서로 이웃하는 제2 발광 영역(EA2)과 제3 발광 영역들(EA3) 사이의 거리, 서로 이웃하는 제1 발광 영역(EA1)과 제3 발광 영역들(EA3) 사이의 거리가 실질적으로 동일할 수 있으나, 이에 제한되지 않는다. 예를 들어, 서로 이웃하는 제1 발광 영역(EA1)과 제2 발광 영역(EA2) 사이의 거리와 서로 이웃하는 제2 발광 영역(EA2)과 제3 발광 영역들(EA3) 사이의 거리는 상이하고, 서로 이웃하는 제1 발광 영역(EA1)과 제3 발광 영역들(EA3) 사이의 거리와 서로 이웃하는 제2 발광 영역(EA2)과 제3 발광 영역들(EA3) 사이의 거리는 상이할 수 있다.
또한, 제1 발광 영역(EA1)이 제1 광을 발광하고, 제2 발광 영역(EA2)이 제2 광을 발광하며, 제3 발광 영역(EA3)이 제3 광을 발광할 수 있으나, 이에 제한되지 않는다. 예를 들어, 제1 발광 영역(EA1)이 제1 광을 발광하고, 제2 발광 영역(EA2)이 제3 광을 발광하며, 제3 발광 영역들(EA)이 제2 광을 발광할 수도 있다. 또는, 제1 발광 영역(EA1)이 제2 광을 발광하고, 제2 발광 영역(EA2)이 제1 광을 발광하며, 제3 발광 영역들(EA3)이 제3 광을 발광할 수도 있다. 또는, 제1 발광 영역(EA1)이 제3 광을 발광하고, 제2 발광 영역(EA2)이 제2 광을 발광하며, 제3 발광 영역들(EA3)이 제3 광을 발광할 수도 있다.
또한, 제1 발광 영역(EA1), 제2 발광 영역(EA2) 및 제3 발광 영역들(EA3)이 사각형의 평면 형태를 가질 수 있으나, 이에 제한되지 않는다. 예를 들어, 제1 발광 영역(EA1), 제2 발광 영역(EA2), 및 제3 발광 영역들(EA3)은 삼각형, 오각형, 육각형, 및 팔각형과 같은 다각형, 원형, 타원형, 또는 비정형의 형태를 가질 수도 있다.
이하, 다른 도면들을 참조하여 다른 실시예에 따른 표시 장치(10)를 설명한다.
도 15는 다른 실시예에 따른 표시 장치의 발광 영역들을 나타낸 평면도이다. 도 16은 도 15의 Q2-Q2'선을 따라 자른 단면도이다. 도 17은 다른 실시예에 따른 화소 전극을 개략적으로 나타낸 평면도이다.
도 15 내지 도 17을 참조하면, 본 실시예에서는 각 화소 전극(PE1, PE2, PE3) 사이에 도전 패턴(PT)이 배치되고, 도전 패턴(PT) 상에 발광 소자(LE)가 배치된다는 점에서 상술한 도 6 내지 도 12의 실시예와 차이가 있다. 이하, 동일한 구성에 대해 설명은 간략히 하거나 생략하고 차이점에 대해 자세히 설명하기로 한다.
화소 전극들(PE1, PE2, PE3) 중 적어도 둘 사이에 도전 패턴(PT)이 배치되고, 도전 패턴(PT) 상에 발광 소자(LE)가 배치될 수 있다.
도전 패턴(PT)은 제1 화소 전극(PE1)과 제2 화소 전극(PE2) 사이 또는 제2 화소 전극(PE2)과 제3 화소 전극(PE3) 사이에 배치될 수 있다. 도전 패턴(PT)은 각 화소 전극(PE1, PE2, PE3)과 이격되어 배치될 수 있으며, 각 화소 전극(PE1, PE2, PE3)의 돌출부(PP)와 이격되어 배치될 수 있다.
도전 패턴(PT)은 절연층(130) 상에 배치된 제1 금속층(PTL1) 및 제1 금속층(PTL1) 상에 배치된 제2 금속층(PTL2)을 포함할 수 있다. 제1 금속층(PTL1)은 각 화소 전극(PE1, PE2, PE3)의 하부 전극층(P1)과 동일한 물질을 포함할 수 있다. 제2 금속층(PTL2)은 각 화소 전극(PE1, PE2, PE3)의 상부 전극층(P3)과 동일한 물질을 포함할 수 있다.
상술한 바와 같이, 각 화소 전극(PE1, PE2, PE3)은 포토레지스트 패턴 및 발광 소자(LE)를 마스크로 이용하여 식각됨으로써, 발광 소자(LE)가 배치된 하부에 화소 전극 물질층이 잔존할 수 있다. 도전 패턴(PT)은 상기 화소 전극 물질층이 잔존하여 형성된 것으로, 각 화소 전극(PE1, PE2, PE3)의 하부 전극층(P1) 및 상부 전극층(P3)과 동일한 물질을 포함할 수 있다.
도전 패턴(PT) 상에 발광 소자(LE)가 배치될 수 있다. 발광 소자(LE)는 도전 패턴(PT)과 중첩할 수 있으며, 예를 들어, 발광 소자(LE)는 도전 패턴(PT)과 완전히 중첩할 수 있다. 예시적인 실시예에서 도전 패턴(PT)의 측변은 발광 소자(LE)의 측변과 상호 정렬되어 일치될 수 있다. 도전 패턴(PT)의 제1 금속층(PTL1) 및 제2 금속층(PTL2) 각각의 측변들은 발광 소자(LE)의 측변과 상호 정렬되어 일치될 수 있다.
도전 패턴(PT)의 평면 형상은 원형일 수 있다. 다만, 이에 제한되지 않으며, 도전 패턴(PT)의 평면 형상은 발광 소자(LE)의 길이 방향에 수직하는 절단면의 형상과 동일할 수 있다. 즉, 도전 패턴(PT)의 평면 형상은 발광 소자(LE)의 길이 방향에 수직하는 절단면의 형상에 따라 달라질 수 있다. 예를 들어, 발광 소자(LE)의 절단면이 사각형인 경우, 도전 패턴(PT)의 평면 형상은 사각형일 수도 있다.
도전 패턴(PT)과 중첩하는 발광 소자(LE) 상에 공통 전극(CE)이 배치될 수 있다. 발광 소자(LE)의 일단은 공통 전극(CE)과 컨택할 수 있다. 도전 패턴(PT)은 각 화소 전극(PE1, PE2, PE3)과 이격되어 스위칭 소자의 구동 신호가 인가되지 않는 플로팅 패턴일 수 있다. 따라서, 도전 패턴(PT)과 중첩하는 발광 소자(LE)는 발광 소자(LE) 상에 공통 전극(CE)이 컨택되어도 실질적으로 발광하지 않는 비발광 소자일 수 있다. 그러므로, 발광 소자(LE)가 각 화소 전극(PE1, PE2, PE3) 상에 접착되지 않아도 표시 장치(10)의 구동에 영향을 미치지 않는다.
도 18은 또 다른 실시예에 따른 표시 장치의 제1 발광 영역을 개략적으로 나타낸 단면도이다. 도 19는 또 다른 실시예에 따른 표시 장치의 화소 전극과 발광 소자들을 개략적으로 나타낸 단면도이다.
도 18 및 도 19를 참조하면, 본 실시예에서는 각 화소 전극(PE1, PE2, PE3)이 하부 전극층(P1)과 상부 전극층(P3) 사이에 반사 전극층(P2)이 배치된다는 점에서 상술한 도 6 내지 도 17의 실시예와 차이가 있다. 이하, 동일한 구성에 대해 설명은 간략히 하거나 생략하고 차이점에 대해 자세히 설명하기로 한다.
제1 화소 전극(PE1), 제2 화소 전극(PE2) 및 제3 화소 전극(PE3)은 반사형 전극일 수 있다. 제1 화소 전극(PE1), 제2 화소 전극(PE2) 및 제3 화소 전극(PE3)은 TiO2(Titanium oxide), ITO(indium tin oxide), IZO(indium zinc oxide), ZnO(zinc oxide), ITZO(indium tin zinc oxide) 또는 MgO(magnesium oxide)의 일함수가 높은 물질층과 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 납(Pd), 금(Au), 니켈(Ni), 네오듐(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca) 또는 이들의 혼합물 등과 같은 반사성 물질층이 적층된 적층막 구조를 가질 수 있다. 일함수가 높은 물질층이 반사성 물질층보다 위층에 배치되어 발광 소자(LE)에 가깝게 배치될 수 있다. 제1 화소 전극(PE1), 제2 화소 전극(PE2) 및 제3 화소 전극(PE3)은 ITO/Mg, ITO/MgF, ITO/Ag, ITO/Ag/ITO의 다층 구조를 가질 수 있으나, 이에 한정되는 것은 아니다.
본 실시예에서, 각 화소 전극(PE1, PE2, PE3)은 하부 전극층(P1), 반사 전극층(P2) 및 상부 전극층(P3)을 포함할 수 있다. 하기에서는 제1 화소 전극(PE1)을 예로 설명한다.
하부 전극층(P1)은 제1 화소 전극(PE1)의 최하부에 배치되어 스위칭 소자로부터 전기적으로 연결될 수 있다. 하부 전극층(P1)은 금속 산화물을 포함하며, 예를 들어, TiO2(Titanium oxide), ITO(indium tin oxide), IZO(indium zinc oxide), ZnO(zinc oxide), ITZO(indium tin zinc oxide) 또는 MgO(magnesium oxide)를 포함할 수 있다.
반사 전극층(P2)은 하부 전극층(P1) 상에 배치되어, 발광 소자(LE)로부터 방출되는 광을 상부로 반사시킬 수 있다. 반사 전극층(P2)은 반사율이 높은 금속을 포함할 수 있으며, 예를 들어, 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 납(Pd), 금(Au), 니켈(Ni), 네오듐(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca) 또는 이들의 혼합물을 포함할 수 있다.
상부 전극층(P3)은 반사 전극층(P2) 상에 배치되어, 발광 소자(LE)에 직접 접촉할 수 있다. 상부 전극층(P3)은 반사 전극층(P2)과 발광 소자(LE)의 연결 전극(150) 사이에 배치될 수 있다. 상부 전극층(P3)은 금속 산화물을 포함할 수 있으며, 예를 들어, TiO2(Titanium oxide), ITO(indium tin oxide), IZO(indium zinc oxide), ZnO(zinc oxide), ITZO(indium tin zinc oxide) 또는 MgO(magnesium oxide)를 포함할 수 있다. 예시적인 실시예에서 제1 화소 전극(PE1)은 ITO/Ag/ITO의 다층 구조로 이루어질 수 있다.
다만 이에 제한되지 않으며, 다른 예시적인 실시예에서 제1 화소 전극(PE1)은 하부 전극층(P1)이 생략될 수 있다. 제1 화소 전극(PE1)은 반사 전극층(P2) 및 반사 전극층(P2) 상에 배치된 상부 전극층(P3)의 2층 구조로 이루어질 수도 있다.
도 19를 참조하면, 각 발광 소자(LE)들의 활성층(MQW)에서 방출된 광 중 일부는 발광 소자(LE)의 반사층(151)에서 상부로 반사될 수 있고, 나머지 일부는 화소 전극(PE1)을 향하는 방향으로 진행될 수 있다. 본 실시예에서 각 화소 전극(PE1, PE2, PE3)은 반사 전극층(P2)을 포함함으로써, 발광 소자(LE)로부터 방출된 광을 상부로 반사시켜 광 추출 효율을 향상시킬 수 있다.
도 20은 또 다른 실시예에 따른 표시 장치를 개략적으로 나타낸 단면도이다. 도 21은 또 다른 실시예에 따른 표시 장치를 개략적으로 나타낸 단면도이다. 도 22는 또 다른 실시예에 따른 표시 장치를 개략적으로 나타낸 단면도이다. 도 23은 또 다른 실시예에 따른 표시 장치를 개략적으로 나타낸 단면도이다. 도 24는 복수의 발광 영역들 및 반사 금속층을 개략적으로 나타낸 평면도이다. 도 25는 또 다른 실시예에 따른 표시 장치를 개략적으로 나타낸 단면도이다.
도 20 내지 도 24를 참조하면, 본 실시예에서는 공통 전극(CE)과 격벽(PW) 사이에 반사 금속층(RFL)이 더 배치된다는 점에서 상술한 도 6 내지 도 19의 실시예와 차이가 있다. 이하, 동일한 구성에 대해 설명은 간략히 하거나 생략하고 차이점에 대해 자세히 설명하기로 한다.
일 실시예에서, 공통 전극(CE)과 격벽(PW) 사이에 반사 금속층(RFL)이 배치될 수 있다. 반사 금속층(RFL)은 발광 영역들(EA1, EA2, EA3)과 비중첩하고 비발광 영역(NEA)과 중첩하여 배치될 수 있다. 반사 금속층(RFL)은 제1 방향(DR1) 및 제2 방향(DR2)으로 연장되도록 배치되며, 표시 영역(DPA) 전체에서 격자 형태의 패턴으로 이루어질 수 있다. 반사 금속층(RFL)은 전체적으로 격벽(PW)과 중첩하고, 또한 차광 부재(BK)와 중첩할 수 있다.
일 실시예에서, 제1 발광 영역(EA1)의 발광 소자(LE)는 청색의 제1 광을 방출할 수 있고, 제2 발광 영역(EA2)의 발광 소자(LE)는 적색의 제2 광을 방출할 수 있으며, 제3 발광 영역(EA3)의 발광 소자(LE)는 녹색의 제3 광을 방출할 수 있다. 차광 부재(BK)는 각 발광 영역(EA1, EA2, EA3) 간의 광이 혼색되는 것을 방지하는 역할을 한다.
반사 금속층(RFL)은 차광 부재(BK)와 중첩하는 비발광 영역(NEA)에 배치되어 각 발광 영역(EA1, EA2, EA3)의 광이 혼색되는 것을 방지할 수 있다.
도 23에 도시된 바와 같이, 일 실시예에서 발광 소자(LE) 중 어느 하나는 제1 화소 전극(PE1)의 가장자리에서 기울어지도록 배치될 수 있다. 발광 소자(LE)는 제1 화소 전극(PE1)의 돌출부(PP)와 중첩하여 배치될 수 있다. 이 경우, 발광 소자(LE)는 비발광 영역(NEA)에 일부 중첩되어, 발광 소자(LE)에서 방출되는 광이 인접한 발광 영역으로 침범할 우려가 있다.
본 실시예에서는 비발광 영역(NEA)의 공통 전극(CE) 상에 반사 금속층(RFL)을 형성함으로써, 발광 소자(LE)에서 방출되는 일부 광을 반사 금속층(RFL)에서 반사하여 인접한 각 발광 영역(EA1, EA2, EA3)에 침범하지 않도록 차단될 수 있다. 또한, 발광 소자(LE)에서 방출되는 일부 광은 반사 금속층(RFL)에서 반사되어 해당 발광 영역(EA1)으로 출사시킬 수 있다.
한편, 도 20에서는 제1 발광 영역(EA1)의 발광 소자(LE)는 청색의 제1 광을 방출할 수 있고, 제2 발광 영역(EA2)의 발광 소자(LE)는 적색의 제2 광을 방출할 수 있으며, 제3 발광 영역(EA3)의 발광 소자(LE)는 녹색의 제3 광을 방출할 수 있다. 이 경우, 파장 변환층(QDL)은 제1 산란체(SCP1)와 제1 베이스 수지(BRS1)를 포함하여, 각 발광 소자(LE)에서 방출되는 광을 산란시키고 각 컬러 필터(CF1, CF2, CF3)를 통해 방출시킬 수 있다.
도 21을 참조하면, 다른 예시적인 실시예에서, 제1 발광 영역(EA1), 제2 발광 영역(EA2) 및 제3 발광 영역(EA3)에 각각 배치된 발광 소자(LE)는 청색의 제1 광을 방출할 수 있다. 이 경우, 파장 변환층(QDL)은 제1 발광 영역(EA1)과 중첩하는 광투과 패턴(230), 제2 발광 영역(EA2)과 중첩하는 제1 파장 변환 패턴(240) 및 제3 발광 영역(EA3)과 중첩하는 제2 파장 변환 패턴(250)을 포함할 수 있다.
광투과 패턴(230)은 제1 개구부(OP1) 내에 배치될 수 있으며, 제1 발광 영역(EA1) 및 제1 컬러 필터(CF1)와 중첩하여 배치될 수 있다. 광투과 패턴(230)은 입사광을 투과시킬 수 있다. 제1 발광 영역(EA1)에 배치된 발광 소자(LE)에서 발광된 제1 광은 청색 광일 수 있다. 청색 광인 제1 광은 광투과 패턴(230)을 투과하여 제1 발광 영역(EA1)으로 출사될 수 있다. 광투과 패턴(230)은 제1 베이스 수지(BRS1) 및 제1 베이스 수지(BRS1)에 분산된 제1 산란체(SCP1)를 포함할 수 있다. 제1 베이스 수지(BRS1)와 산란체는 상술하였으므로, 설명을 생략한다.
제1 파장변환 패턴(240)은 제2 개구부(OP2) 내에 배치될 수 있으며, 제2 발광 영역(EA2) 및 제2 컬러 필터(CF2)와 중첩할 수 있다. 제1 파장변환 패턴(240)은 입사광의 피크 파장을 다른 특정 피크 파장의 광으로 변환 또는 시프트시켜 출사할 수 있다. 일 실시예에서 제1 파장변환 패턴(240)은 제2 발광 영역(EA2)의 발광 소자(LE)에서 발광된 제1 광을 약 610nm 내지 약 650nm 범위에서 단일 피크 파장을 갖는 적색 광인 제2 광으로 변환하여 방출할 수 있다.
제1 파장변환 패턴(240)은 제2 베이스 수지(BRS2) 및 제2 베이스 수지(BRS2) 내에 분산된 제2 파장 변환 입자(WCP2)와 제2 산란체(SCP2)를 포함할 수 있다.
제2 베이스 수지(BRS2)는 광 투과율이 높은 재료로 이루어질 수 있으며 상술한 제1 베이스 수지(BRS1)와 동일한 물질로 이루어질 수 있다.
제2 파장 변환 입자(WCP2)는 입사광의 피크 파장을 다른 특정 피크 파장으로 변환 또는 시프트시킬 수 있다. 일 실시예에서 제2 파장 변환 입자(WCP2)는 발광 소자(LE)에서 제공된 청색 광인 제1 색의 광을 약 610nm 내지 약 650nm 범위에서 단일 피크 파장을 갖는 적색 광인 제3 광으로 변환하여 방출할 수 있다. 제2 파장 변환 입자(WCP2)의 예로는 양자점, 양자 막대 또는 형광체 등을 들 수 있다. 제2 파장 변환 입자(WCP2)에 대한 보다 구체적인 설명은 제1 파장 변환 입자(WCP1)의 설명에서 상술한 바와 실질적으로 동일하거나 유사한 바, 생략하기로 한다.
발광 소자(LE)에서 발광된 청색 광인 제1 광 중 일부는 제2 파장 변환 입자(WCP2)에 의해 적색 광인 제2 광으로 변환되지 않고 제1 파장변환 패턴(240)을 투과할 수 있다. 그러나, 적색 광으로 변환되지 않은 광은 제2 컬러 필터(CF2)에 의해 차단될 수 있다. 반면, 발광 소자(LE)에서 발광된 제1 광 중 제1 파장변환 패턴(240)에 의해 변환된 적색 광은 제2 컬러 필터(CF2)를 투과하여 외부로 출사된다.
제2 파장변환 패턴(250)은 제3 개구부(OP3) 내에 배치될 수 있으며, 제3 발광 영역(EA3) 및 제3 컬러 필터(CF3)와 중첩할 수 있다. 제2 파장변환 패턴(250)은 입사광의 피크 파장을 다른 특정 피크 파장의 광으로 변환 또는 시프트시켜 출사할 수 있다. 일 실시예에서 제2 파장변환 패턴(250)은 제3 발광 영역(EA3)의 발광 소자(LE)에서 발광된 제1 광을 약 510nm 내지 550nm 범위의 피크 파장을 갖는 녹색의 제3 광으로 변환하여 방출할 수 있다.
제2 파장변환 패턴(250)은 제3 베이스 수지(BRS3) 및 제3 베이스 수지(BRS3) 내에 분산된 제3 파장 변환 입자(WCP3)와 제3 산란체(SCP3)를 포함할 수 있다.
제3 베이스 수지(BRS3)는 광 투과율이 높은 재료로 이루어질 수 있으며, 제1 베이스 수지(BRS1), 제2 베이스 수지(BRS2) 및 제3 베이스 수지(BRS3)와 동일한 물질로 이루어지거나, 이들의 구성 물질로 예시된 물질 중 적어도 하나를 포함할 수 있다.
제3 파장 변환 입자(WCP3)는 입사광의 피크 파장을 다른 특정 피크 파장으로 변환 또는 시프트시킬 수 있다. 일 실시예에서 제3 파장 변환 입자(WCP3)는 발광 소자(LE)에서 제공된 청색 광인 제1 광을 약 510nm 내지 550nm 범위의 피크 파장을 갖는 녹색의 제3 광으로 변환하여 방출할 수 있다.
제3 파장 변환 입자(WCP3)의 예로는 양자점, 양자 막대 또는 형광체 등을 들 수 있다. 제3 파장 변환 입자(WCP3)에 대한 보다 구체적인 설명은 제1 파장 변환 입자(WCP1)의 설명에서 상술한 바와 실질적으로 동일하거나 유사한 바, 생략하기로 한다.
발광 소자(LE)에서 발광된 청색 광인 제1 광 중 일부는 제3 파장 변환 입자(WCP3)에 의해 녹색 광인 제3 광으로 변환되지 않을 수 있다. 그러나, 녹색 광으로 변환되지 않은 제1 광은 상부에 배치된 제3 컬러 필터(CF3)에 의해 차단될 수 있다. 반면, 제2 파장변환 패턴(250)에 의해 변환된 녹색 광은 제3 컬러 필터(CF3)를 투과하여 외부로 출사된다.
상술한 일 실시예에 따른 표시 장치(10)는 광투과 패턴(230), 제1 파장 변환 패턴(240) 및 제2 파장 변환 패턴(250)을 포함하는 파장 변환층(QDL)을 형성함으로써, 청색, 녹색 및 적색의 광 출사 효율을 향상시킬 수 있다.
도 22를 참조하면, 또 다른 예시적인 실시예에서, 제1 파장 변환 패턴(240)과 제2 파장 변환 패턴(250)이 각각 제1 파장 변환 입자(WCP1)를 포함한다는 점에서 상술한 도 21의 실시예와 차이가 있다.
제1 파장 변환 패턴(240)과 제2 파장 변환 패턴(250)은 각각 청색의 제1 광을 황색의 제4 광으로 변환하는 제1 파장 변환 입자(WCP1)를 포함할 수 있다. 따라서, 제2 발광 영역(EA2) 및 제3 발광 영역(EA3)에 각각 배치된 발광 소자(LE)로부터 방출되는 청색의 제1 광을 황색의 제4 광으로 변환할 수 있다. 제1 파장 변환 패턴(240)과 제2 파장 변환 패턴(250) 각각에는 청색의 제1 광과 황색의 제4 광이 혼합되어 백색의 제5 광이 출사되고, 제5 광은 제2 컬러 필터(CF2)에서 제2 광으로 변환되고 제3 컬러 필터(CF3)에서 제3 광으로 변환되어 출사될 수 있다.
한편, 상술한 23에서는 제1 화소 전극(PE1)의 가장자리에서 발광 소자(LE)가 기울어지도록 배치된 것을 도시하였다. 그러나, 본 실시예는 이에 제한되지 않으며, 도 25에 도시된 바와 같이, 제1 화소 전극(PE1)의 가장자리에서도 발광 소자(LE)가 완전히 접착될 수 있다. 이 경우, 발광 소자(LE)는 비발광 영역(NEA)에 중첩되어 발광 소자(LE)로부터 방출되는 광이 비발광 영역(NEA)으로 방출되어 혼색이 발생할 수 있다. 본 실시예에서는 상부에 반사 금속층(RFL)이 구비됨으로써, 발광 소자(LE)에서 방출된 광이 인접한 발광 영역으로 방출되어 혼색이 발생하는 것을 방지할 수 있다.
이하, 다른 도면들을 참조하여 일 실시예에 따른 표시 장치(10)의 제조 공정에 대하여 설명하기로 한다.
도 26은 일 실시예에 따른 표시 장치의 제조 방법을 보여주는 흐름도이다. 도 27 내지 도 40은 일 실시예에 따른 표시 장치의 제조 방법을 설명하기 위한 도면들이다.
도 27 내지 도 40에서는 표시 장치(10)의 각 층들의 형성 순서에 따른 구조를 각각 단면도 및 평면도로 도시하고 있다. 도 27 내지 도 40에서는 발광 소자부(LEP)와 파장 변환부(200))의 제조 공정을 중점적으로 도시하고 있으며, 이들은 각각 도 7의 단면도에 대체적으로 대응될 수 있다. 또한, 하기에서는 표시 장치(10)의 제1 발광 영역(EA1) 및 제2 발광 영역(EA2)을 중점적으로 나타낸다. 하기에서는 도 26과 결부하여 도 27 내지 도 40에 도시된 표시 장치의 제조 방법을 설명하기로 한다.
도 27을 참조하면, 베이스 기판(BSUB) 상에 복수의 반도체 물질층(SEM3, SEM2L, SLTL, MQML, EBLL, SEM1L)을 형성하고 복수의 발광 소자(LE)를 형성한다.(도 26의 S100)
먼저, 베이스 기판(BSUB)을 준비한다. 베이스 기판(BSUB)은 사파이어 기판(Al2O3) 또는 실리콘을 포함하는 실리콘 웨이퍼일 수 있다. 다만 이에 한정되는 것은 아니며 일 실시예에서는 베이스 기판(BSUB)이 사파이어 기판인 경우를 예시하여 설명한다.
베이스 기판(BSUB) 상에 복수의 반도체 물질층(SEM3L, SEM2L, SLTL, MQML, EBLL, SEM1L)을 형성한다. 에피택셜법에 의해 성장되는 복수의 반도체 물질층들은 시드 결정을 성장시켜 형성될 수 있다. 여기서, 반도체 물질층을 형성하는 방법은 전자빔 증착법, 물리적 기상 증착법(Physical vapor deposition, PVD), 화학적 기상 증착법(Chemical vapor deposition, CVD), 플라즈마 레이저 증착법(Plasma laser deposition, PLD), 이중형 열증착법(Dual-type thermal evaporation), 스퍼터링(Sputtering), 금속-유기물 화학기상 증착법(Metal organic chemical vapor deposition, MOCVD) 등일 수 있으며, 바람직하게는, 금속-유기물 화학기상 증착법(MOCVD)에 의해 형성될 수 있다. 다만, 이에 한정되지 않는다.
복수의 반도체 물질층을 형성하기 위한 전구체 물질은 대상 물질을 형성하기 위해 통상적으로 선택될 수 있는 범위 내에서 특별히 제한되지 않는다. 일 예로, 전구체 물질은 메틸기 또는 에틸기와 같은 알킬기를 포함하는 금속 전구체일 수 있다. 예를 들어, 트리메틸 갈륨(Ga(CH3)3), 트리메틸 알루미늄(Al(CH3)3), 트리에틸 인산염((C2H5)3PO4)과 같은 화합물일 수 있으나, 이에 한정되지 않는다.
구체적으로, 베이스 기판(BSUB) 상에 제3 반도체 물질층(SEM3L)을 형성한다. 도면에서는 제3 반도체층(SEM3)이 한층 적층된 것을 도시하고 있으나, 이에 제한되지 않으며, 복수의 층을 형성할 수도 있다. 제3 반도체 물질층(SEM3L)은 제2 반도체 물질층(SEM2L)과 베이스 기판(BSUB)의 격자 상수 차이를 줄이기 위해 배치될 수 있다. 일 예로, 제3 반도체 물질층(SEM3L)은 언도프드(Undoped) 반도체를 포함할 수 있으며, n형 또는 p형으로 도핑되지 않은 물질일 수 있다. 예시적인 실시예에서, 제3 반도체 물질층(SEM3L)은 도핑되지 않은 InAlGaN, GaN, AlGaN, InGaN, AlN 및 InN 중 적어도 어느 하나일 수 있으나, 이에 한정되지 않는다.
상술한 방법을 이용하여 제3 반도체 물질층(SEM3L) 상에 제2 반도체 물질층(SEM2L), 초격자 물질층(SLTL), 활성 물질층(MQWL), 전자 저지 물질층(EBLL) 및 제1 반도체 물질층(SEM1L)을 순차적으로 형성한다.
이어, 복수의 반도체 물질층(SEM3L, SEM2L, SLTL, MQML, EBLL, SEM1L)을 식각하여 복수의 발광 소자(LE)를 형성한다.
구체적으로, 제1 반도체 물질층(SEM1L) 상에 복수의 제1 마스크 패턴(MP1)을 형성한다. 제1 마스크 패턴(MP1)은 무기물을 포함하는 하드마스크 또는 유기물을 포함하는 포토레지스트 마스크일 수 있다. 제1 마스크 패턴(MP1)은 하부의 복수의 반도체 물질층(SEM3L, SEM2L, SLTL, MQML, EBLL, SEM1L)들이 식각되지 않도록 한다. 이어, 복수의 제1 마스크 패턴(MP1)을 마스크로 하여 복수의 반도체 물질층의 일부분을 식각(1st etch)하여 복수의 발광 소자(LE)를 형성한다.
도 28에 도시된 바와 같이, 베이스 기판(BSUB) 상에는 제1 마스크 패턴(MP1)과 비중첩하는 복수의 반도체 물질층(SEM3L, SEM2L, SLTL, MQML, EBLL, SEM1L)이 식각되어 제거되고, 제1 마스크 패턴(MP1)과 중첩하여 식각되지 않은 부분은 복수의 발광 소자(LE)로 형성될 수 있다.
반도체 물질층들은 통상적인 방법에 의해 식각될 수 있다. 예를 들어, 반도체 물질층들을 식각하는 공정은 건식식각법, 습식식각법, 반응성 이온 에칭법(Reactive ion etching, RIE), 심도 반응성 이온 에칭법(Deep reactive ion etching, DRIE), 유도 결합 플라즈마 반응성 이온 에칭법(Inductively coupled plasma reactive ion etching, ICP-RIE) 등일 수 있다. 건식 식각법의 경우 이방성 식각이 가능하여 수직 식각에 적합할 수 있다. 상술한 방법의 식각법을 이용할 경우, 식각 에천트(Etchant)는 Cl2 또는 O2 등일 수 있다. 다만, 이에 한정되는 것은 아니다.
제1 마스크 패턴(MP1)과 중첩하는 복수의 반도체 물질층(SEM3L, SEM2L, SLTL, MQML, EBLL, SEM1L)은 식각되지 않고 복수의 발광 소자(LE)로 형성된다. 따라서, 복수의 발광 소자(LE)는 제3 반도체층(SEM3), 제2 반도체층(SEM2), 초격자층(SLT), 활성층(MQW), 전자 저지층(EBL) 및 제1 반도체층(SEM1)을 포함하여 형성된다.
이어, 베이스 기판(BSUB) 상에 연결 전극 물질층들을 적층하고 이를 식각함으로써, 복수의 발광 소자(LE) 상에 연결 전극(150)들을 형성한다. 구체적으로, 베이스 기판(BSUB) 상에 반사층 물질층과 연결층 물질층을 순차 적층하고 이를 일괄 식각하여 반사층(151)과 연결층(153)을 포함하는 연결 전극(150)을 형성할 수 있다. 연결 전극(150)은 발광 소자(LE)의 제1 반도체층(SEM1) 상면에 직접 형성될 수 있다. 예시적인 실시예에서 연결 전극(150)의 반사층(151)이 발광 소자(LE)의 제1 반도체층(SEM1) 상면에 직접 컨택할 수 있다. 발광 소자(LE)는 연결 전극(150)을 포함할 수 있다.
이어, 도 29를 참조하면, 화소 전극층(PEL)을 포함하는 제1 기판(110)을 형성한다.(도 26의 S110)
구체적으로, 제1 기판(110) 상에 제1 스위칭 소자(T1)를 형성하고 제1 스위칭 소자(T1) 상에 절연층(130)을 형성한다. 제1 기판(110)은 투명한 절연 기판일 수 있으며, 유리 또는 석영 기판일 수 있다. 제1 스위칭 소자(T1)는 복수의 박막 트랜지스터 및 커패시터를 포함할 수 있다. 절연층(130)은 제1 스위칭 소자(T1)를 노출하는 컨택홀이 형성될 수 있다.
이어, 절연층(130) 상에 금속 물질을 적층하여 하부 전극 물질층(P1L)을 형성하고, 금속 물질을 적층하여 상부 전극 물질층(P3L)을 형성하여 화소 전극층(PEL)을 형성한다. 화소 전극층(PEL)은 절연층(130)에 형성된 컨택홀을 통해 제1 스위칭 소자(T1)에 연결될 수 있다.
다음, 제1 기판(110) 상에 베이스 기판(BSUB)을 합착한다.(도 26의 S120)
구체적으로, 제1 기판(110) 상에 베이스 기판(BSUB)을 정렬시킨다. 이때, 베이스 기판(BSUB)에 형성된 발광 소자(LE)의 연결 전극(150)이 제1 기판(110)을 향하도록 정렬시킨다.
이어, 제1 기판(110)과 베이스 기판(BSUB)을 합착한다. 구체적으로, 베이스 기판(BSUB)에 형성된 발광 소자(LE)의 연결 전극(150)을 제1 기판(110)의 상부 전극 물질층(P3L)에 접촉시킨다. 이때, 발광 소자(LE)의 연결층(153)이 상부 전극 물질층(P3L)에 접촉된다. 이어, 발광 소자(LE)의 연결층(153)과 상부 전극 물질층(P3L)을 용융 접합함으로써 제1 기판(110)과 베이스 기판(BSUB)을 합착한다. 이때, 복수의 발광 소자(LE)는 상부 전극 물질층(P3L) 상면에 접착된다. 용융 접합은 베이스 기판(BSUB) 상부에서 레이저를 상부 전극 물질층(P3L)에 조사할 수 있다. 레이저가 조사된 상부 전극 물질층(P3L)은 레이저의 고열이 전도되어 발광 소자(LE)의 연결층(153)과의 계면이 접착될 수 있다. 특히, 상부 전극 물질층(P3L)의 열 전도가 우수한 구리(Cu)로 이루어져 발광 소자(LE)의 연결층(153)과의 접착 특성이 우수할 수 있다. 용융 접합에 사용되는 레이저의 소스로는 YAG를 이용할 수 있다.
다음, 베이스 기판(BSUB)을 복수의 발광 소자(LE)로부터 분리한다.(도 26의 S130)
도 30을 참조하면, 발광 소자(LE)의 제3 반도체층(SEM3)으로부터 베이스 기판(BSUB)을 분리한다. 베이스 기판(BSUB)을 분리하는 공정은 레이저 리프트 오프(Laser lift off, LLO) 공정으로 분리할 수 있다. 레이저 리프트 오프 공정은 레이저를 이용한 것으로, 소스로는 KrF 엑시머 레이저(248nm 파장)를 이용할 수 있다. 엑시머 레이저의 에너지 밀도(energy density)는 약 550mJ/㎠ 내지 950 mJ/㎠ 범위로 조사되며, 조사 면적(incident area)는 50 x 50㎛2 내지 1 x 1㎠ 범위일 수 있으나, 이에 한정되지 않는다. 베이스 기판(BSUB)에 레이저가 조사됨으로써, 베이스 기판(BSUB)은 발광 소자(LE)로부터 분리될 수 있다.
따라서, 도 31에 도시된 바와 같이, 화소 전극층(PEL) 상에 복수의 발광 소자(LE)들이 랜덤하게 배치될 수 있다.
다음, 화소 전극층(PEL)을 패터닝하고 화소 전극들(PE1, PE2)을 형성한다.(도 26의 S140)
도 32 및 도 33을 참조하면, 발광 소자(LE)가 형성된 제1 기판(110) 상에 포토레지스트를 도포하고 노광 및 현상하여 제1 포토레지스트 패턴(PR1)을 형성한다. 제1 포토레지스트 패턴(PR1)은 발광 소자(LE)와 화소 전극층(PEL)의 일부를 덮을 수 있다.
이어, 도 34를 참조하면, 그리고, 제1 기판(110) 상에 식각액을 분사하여, 화소 전극층(PEL)을 식각한다. 화소 전극층(PEL)은 제1 포토레지스트 패턴(PR1) 및 발광 소자(LE)에 의해 마스킹된 영역은 식각되지 않고, 나머지 영역이 식각액에 의해 식각될 수 있다. 이에 따라, 화소 전극층(PEL)은 하부 전극층(P1) 및 상부 전극층(P3)을 포함하는 제1 화소 전극(PE1) 및 제2 화소 전극(PE2)으로 형성된다. 각 화소 전극(PE1, PE2)이 형성됨에 따라, 제1 화소 전극(PE1)과 중첩하는 제1 발광 영역(EA1), 및 제2 화소 전극(PE2)과 중첩하는 제2 발광 영역(EA2)이 구획될 수 있다. 도시하지 않았지만, 다른 화소 전극들에 대응되는 복수의 발광 영역이 구획될 수 있다.
이어, 도 35 및 도 36을 참조하면, 제1 포토레지스트 패턴(PR1)을 스트립 또는 애싱(ashing)으로 제거한다. 상기 식각 공정에 의해, 각 화소 전극(PE1, PE2)은 일측으로 돌출된 돌출부(PP)가 형성되고, 돌출부(PP) 상에 발광 소자(LE)가 배치될 수 있다. 돌출부(PP)는 인접한 화소 전극들로 돌출되어 배치되고, 발광 소자(LE)와 중첩할 수 있다. 돌출부(PP)의 측변은 발광 소자(LE)의 측변과 상호 정렬되어 일치될 수 있다.
본 실시예에서는 발광 소자(LE)와 제1 포토레지스트 패턴(PR1)을 마스크로 이용하여 각 화소 전극(PE1, PE2)을 형성함으로써, 발광 소자(LE)들을 각 화소 전극(PE1, PE2) 상에 정렬시킬 수 있다. 따라서, 발광 소자(LE)들을 각 화소 전극(PE1, PE2)에 정렬하는 공정을 생략할 수 있다.
다음, 절연층(130) 및 각 화소 전극(PE1, PE2) 상에 평탄화층(PLL)을 형성하고, 평탄화층(PLL) 상에 공통 전극(CE)을 형성한다.(도 26의 S150)
도 37을 참조하면, 제1 기판(110) 상에 유기 물질을 도포하여 평탄화층(PLL)을 형성한다. 평탄화층(PLL)은 발광 소자(LE)의 제2 반도체층(SEM2)과 제3 반도체층(SEM3)이 노출되도록, 발광 소자(LE)의 높이보다 낮은 두께로 형성한다.
그리고, 평탄화층(PLL) 상에 투명 도전 물질을 증착하여 공통 전극(CE)을 형성한다. 공통 전극(CE)은 발광 소자(LE) 및 평탄화층(PLL)을 덮도록 형성된다. 공통 전극(CE)은 평탄화층(PLL) 위로 노출된 발광 소자(LE)의 제2 반도체층(SEM2)과 제3 반도체층(SEM3)에 접촉한다.
다음, 공통 전극(CE) 상에 복수의 개구부(OP1)를 포함하는 격벽(PW)을 형성한다.(도 26의 S160)
도 38을 참조하면, 공통 전극(CE)을 포함하는 제1 기판(110) 상에 유기 물질을 도포하고 이를 패터닝하여 격벽(PW)을 형성한다. 복수의 개구부, 예를 들어 제1 개구부(OP1)는 제1 발광 영역(EA1)과 대응하도록 형성되고, 제2 개구부(OP2)는 제2 발광 영역(EA2)과 대응하도록 형성된다. 도시하지 않았지만 다른 개구부들 또한 다른 발광 영역들과 대응하도록 형성된다.
이어, 복수의 개구부(OP1) 내에 파장 변환층(QDL)을 형성한다.(도 26의 S170)
도 39를 참조하면, 파장 변환층(QDL)은 복수의 개구부(OP1) 내를 채우도록 형성될 수 있다. 파장 변환층(QDL)은 제1 베이스 수지(BRS1)에 제1 파장 변환 입자(WCP1)가 혼합된 용액을 잉크젯 프린팅, 임프린팅(imprinting) 등과 같은 용액 공정으로 형성될 수 있으나 이에 한정되지 않는다. 파장 변환층(QDL) 각각은 복수의 개구부(OP1) 내에 형성될 수 있으며, 복수의 발광 영역(EA1)과 중첩하여 형성될 수 있다.
다음, 파장 변환층(QDL) 상에 컬러 필터(CF1) 및 차광 부재(BK)를 형성한다.(도 26의 S180)
도 40을 참조하면, 격벽(PW) 상에 차광 부재(BK)를 형성한다. 차광 부재(BK)는 차광 물질을 도포하고 이를 패터닝함으로써 형성된다. 차광 부재(BK)는 비발광 영역(NEA)에 중첩되고 발광 영역들(EA1, EA2)과 비중첩하여 형성된다.
이어, 차광 부재(BK)에 의해 구획된 파장 변환층(QDL) 상에 컬러 필터(CF1)를 형성한다. 컬러 필터(CF1)는 포토 공정으로 형성할 수 있다. 컬러 필터(CF1)의 두께는 1㎛ 이하로 형성될 수 있으나 이에 한정되지 않는다.
구체적으로, 격벽(PW) 및 파장 변환층(QDL) 상에 제1 컬러 필터 물질층을 도포하고 포토 공정을 통해 패터닝하여 제1 개구부(OP1)와 중첩하는 제1 컬러 필터(CF1)를 형성한다. 마찬가지로 다른 컬러 필터들 또한 패터닝 공정을 통해 각 개구부들과 중첩하도록 형성된다.
이어, 차광 부재(BK) 및 컬러 필터(CF1) 상에 보호층(PTL)을 형성함으로써, 일 실시예에 따른 표시 장치(10)를 제조한다.
도 26 내지 도 40을 참조하여 설명한 바와 같이, 일 실시예에 따른 표시 장치(10)는 제1 포토레지스트 패턴(PR1) 및 발광 소자(LE)를 마스크로 이용하여 각 화소 전극(PE1, PE2)을 형성함으로써, 각 화소 전극(PE1, PE2) 상에 발광 소자(LE)를 정렬하는 공정을 생략할 수 있다. 또한, 발광 소자(LE)들이 각 화소 전극(PE1, PE2) 상에 오정렬되는 것을 방지하여 불량을 방지할 수 있다.
도 41 내지 도 53은 다른 실시예에 따른 표시 장치의 제조 공정을 보여주는 단면도들이다.
도 41 내지 도 53을 참조하면, 다른 실시예에서는 베이스 기판(BSUB) 상에 형성된 복수의 발광 소자(LE) 상에 복수의 필름을 부착, 연신 및 탈착하여 발광 소자(LE)를 표시 기판(100) 상에 합착한다는 점에서 상술한 도 26 내지 도 40과 차이점이 있다. 상술한 실시예와 차이가 있는 공정에 대해 설명하고 그 외의 공정은 상술한 도 26 내지 도 40과 동일하므로 생략한다.
도 41을 참조하면, 상술한 도 28에서 제조된 베이스 기판(BSUB)의 복수의 발광 소자(LE) 상에 제1 지지 필름(SPF1)을 부착한다.
구체적으로, 복수의 발광 소자(LE) 상에 제1 지지 필름(SPF1)을 부착한다. 제1 지지 필름(SPF1)은 복수의 발광 소자(LE) 상에 정렬되고, 복수의 발광 소자(LE)의 각 연결 전극(150)에 부착될 수 있다. 복수의 발광 소자(LE)는 많은 개수로 배치되어 있어, 제1 지지 필름(SPF1)과 탈착되지 않고 부착될 수 있다.
제1 지지 필름(SPF1)은 지지층 및 지지층 상에 배치된 접착층으로 구성될 수 있다. 지지층은 광이 투과할 수 있도록 투명하고 기계적 안정성을 가진 물질로 이루어질 수 있다. 예를 들어, 지지층은 폴리에스테르, 폴리아크릴, 폴리에폭시, 폴리에틸렌, 폴리스티렌, 폴리에틸렌 테레프탈레이트 등과 같은 투명 고분자를 포함할 수 있다. 접착층은 발광 소자(LE)를 접착하기 위한 접착 물질을 포함할 수 있다. 예를 들어, 접착 물질은 우레탄 아크릴레이트, 에폭시 아크릴레이트, 폴리에스테르 아크릴레이트 등을 포함할 수 있다. 접착 물질은 자외선(UV) 또는 열이 가해짐에 따라 접착력이 변화하는 물질일 수 있으며, 이에 따라 접착층이 발광 소자(LE)로부터 용이하게 분리될 수 있다.
이어, 도 42를 참조하면, 베이스 기판(BSUB)에 레이저(1st laser)를 조사하여 베이스 기판(BSUB)을 분리한다. 베이스 기판(BSUB)은 복수의 발광 소자(LE)의 각 제3 반도체층(SEM3)으로부터 분리된다. 베이스 기판(BSUB)의 분리 공정은 상술하였으므로, 설명을 생략한다.
다음, 도 43을 참조하면, 베이스 기판(BSUB)이 분리된 복수의 발광 소자(LE)에 제1 전사 필름(LFL1)을 부착한다.
구체적으로, 복수의 발광 소자(LE)의 각 제3 반도체층(SEM3) 상에 제1 전사 필름(LFL1)을 부착한다. 제1 전사 필름(LFL1)은 복수의 발광 소자(LE) 상에 정렬되고, 복수의 발광 소자(LE)의 각 제3 반도체층(SEM3)에 부착될 수 있다.
제1 전사 필름(LFL1)은 연신 가능한 물질을 포함할 수 있다. 연신 가능한 물질은 예를 들어, 폴리올레핀(Polyolefine), 폴리염화비닐(Polyvinyl chloride, PVC), 엘라스토머성 실리콘(Elastomeric silicone), 엘라스토머성 폴리우레탄(Elastomeric polyurethane), 엘라스토머성 폴리이소프렌(Elastomeric polyisoprene) 등을 포함할 수 있다. 제1 전사 필름(LFL1)도 상술한 제1 지지 필름(SPF1)과 같이 지지층과 접착층을 포함하여, 복수의 발광 소자(LE)를 접착 및 지지할 수 있다.
이어, 도 44 및 도 45를 참조하면, 복수의 발광 소자(LE)로부터 제1 지지 필름(SPF1)을 분리한다. 제1 지지 필름(SPF1)에 자외선 또는 열을 가해, 제1 지지 필름(SPF1)의 접착층의 접착력을 저하시킨 후 물리적 또는 자연적으로 제1 지지 필름(SPF1)을 분리시킬 수 있다. 복수의 발광 소자(LE)는 제1 전사 필름(LFL1) 상에 소정의 제1 간격(D1)으로 이격되어 도트 형상으로 배치될 수 있다.
다음, 도 46 및 도 47을 참조하면, 제1 전사 필름(LFL1)을 연신(1st ORI)한다. 제1 전사 필름(LFL1)은 제1 방향(DR1) 및 제2 방향(DR2)을 포함하여 2차원적으로 연신될 수 있다. 제1 전사 필름(LFL1)이 연신됨에 따라, 제1 전사 필름(LFL1) 상에 접착된 복수의 발광 소자(LE)들은 제2 간격(D2)으로 이격되어 배치될 수 있다. 복수의 발광 소자(LE)들은 상술한 제1 간격(D1)보다 큰 제2 간격(D2)으로 균일하게 이격되어 배치될 수 있다.
제1 전사 필름(LFL1)의 연신 강도(또는 인장 강도)는 원하는 발광 소자(LE)들의 제2 간격(D2)에 따라 조절될 수 있으며, 예를 들어, 약 120 gf/inch일 수 있다. 다만 이에 한정되는 것은 아니며 제2 간격(D2)에 따라 조절될 수 있다.
이어, 도 48을 참조하면, 제1 지지 필름(SPF1)이 분리된 복수의 발광 소자(LE) 상에 제2 전사 필름(LFL2)을 부착한다. 제2 전사 필름(LFL2)은 복수의 발광 소자(LE) 상에 정렬되고, 복수의 발광 소자(LE)의 각 연결 전극(150) 상에 부착될 수 있다. 제2 전사 필름(LFL2)은 상술한 제1 전사 필름(LFL1)과 동일하게 지지층과 접착층을 포함하며 구체적인 설명은 상술하였으므로 생략한다.
다음, 도 49를 참조하면, 복수의 발광 소자(LE)로부터 제1 전사 필름(LFL1)을 분리한다. 제1 전사 필름(LFL1)에 자외선 또는 열을 가해, 제1 전사 필름(LFL1)의 접착층의 접착력을 저하시킨 후 물리적 또는 자연적으로 제1 전사 필름(LFL1)을 분리시킬 수 있다.
이어, 도 50 및 도 51을 참조하면, 제2 전사 필름(LFL2)을 연신(2nd ORI)한다. 제2 전사 필름(LFL2)은 제1 방향(DR1) 및 제2 방향(DR2)을 포함하여 2차원적으로 연신될 수 있다. 제2 전사 필름(LFL2)이 연신됨에 따라, 제2 전사 필름(LFL2) 상에 접착된 복수의 발광 소자(LE)들은 제3 간격(D3)으로 이격되어 배치될 수 있다. 복수의 발광 소자(LE)들은 상술한 제2 간격(D2)보다 큰 제3 간격(D3)으로 균일하게 이격되어 배치될 수 있다.
제2 전사 필름(LFL2)의 연신 강도(또는 인장 강도)는 원하는 발광 소자(LE)들의 제3 간격(D3)에 따라 조절될 수 있으며, 예를 들어, 약 270 gf/inch일 수 있다. 다만 이에 한정되는 것은 아니며 제3 간격(D3)에 따라 조절될 수 있다.
다음, 도 52를 참조하면, 제1 전사 필름(LFL1)이 분리된 복수의 발광 소자(LE) 상에 제2 지지 필름(SPF2)을 부착한다. 제2 지지 필름(SPF2)은 복수의 발광 소자(LE) 상에 정렬되고, 복수의 발광 소자(LE)의 각 제3 반도체층(SEM3)에 부착될 수 있다. 제2 지지 필름(SPF2)은 제1 지지 필름(SPF1)과 동일하므로 설명을 생략한다.
이어, 도 53을 참조하면, 제2 전사 필름(LFL2)을 분리한다. 구체적으로, 복수의 발광 소자(LE)의 연결 전극(150)에 부착된 제2 전사 필름(LFL2)을 분리한다. 제2 전사 필름(LFL2)의 분리 공정은 상술한 제1 전사 필름(LFL1)의 분리와 동일하므로, 설명을 생략한다. 제2 전사 필름(LFL2)은 복수의 발광 소자(LE)의 연결 전극(150)으로부터 분리되어 제거될 수 있다.
그리고, 제1 기판(110) 상에 제2 지지 필름(SPF2)을 합착하여 복수의 발광 소자(LE)를 제1 기판(110) 상에 접착시키고, 상술한 도 28 내지 도 41과 같은 공정을 통해 표시 장치(10)를 제조할 수 있다.
본 실시예에서는 전사 필름을 이용하여 표시 장치(10)를 제조함으로써, 화소 크기에 대응되도록 발광 소자(LE)의 밀도를 조절하여 형성할 수 있다. 이에 따라, 다양한 크기의 화소에 대응할 수 있는 발광 소자(LE)들을 배치하여 표시 장치를 쉽게 형성할 수 있다.
도 54는 일 실시예에 따른 표시 장치를 포함하는 가상 현실 장치를 보여주는 예시 도면이다. 도 54에는 일 실시예에 따른 표시 장치(10)가 적용된 가상 현실 장치(1)가 나타나 있다.
도 54를 참조하면, 일 실시예에 따른 가상 현실 장치(1)는 안경 형태의 장치일 수 있다. 일 실시예에 따른 가상 현실 장치(1)는 표시 장치(10), 좌안 렌즈(10a), 우안 렌즈(10b), 지지 프레임(20), 안경테 다리들(30a, 30b), 반사 부재(40), 및 표시 장치 수납부(50)를 구비할 수 있다.
도 54에서는 안경테 다리들(30a, 30b)을 포함하는 가상 현실 장치(1)를 예시하였으나, 일 실시예에 따른 가상 현실 장치(1)는 안경테 다리들(30a, 30b) 대신에 머리에 장착할 수 있는 머리 장착 밴드를 포함하는 헤드 장착형 디스플레이(head mounted display)에 적용될 수도 있다. 즉, 일 실시예에 따른 가상 현실 장치(1)는 도 54에 도시된 것에 한정되지 않으며, 그 밖에 다양한 전자 장치에서 다양한 형태로 적용 가능하다.
표시 장치 수납부(50)는 표시 장치(10)와 반사 부재(40)를 포함할 수 있다. 표시 장치(10)에 표시되는 화상은 반사 부재(40)에서 반사되어 우안 렌즈(10b)를 통해 사용자의 우안에 제공될 수 있다. 이로 인해, 사용자는 우안을 통해 표시 장치(10)에 표시되는 가상 현실 영상을 시청할 수 있다.
도 54에서는 표시 장치 수납부(50)가 지지 프레임(20)의 우측 끝단에 배치된 것을 예시하였으나, 본 명세서의 실시예는 이에 한정되지 않는다. 예를 들어, 표시 장치 수납부(50)는 지지 프레임(20)의 좌측 끝단에 배치될 수 있으며, 이 경우 표시 장치(10)에 표시되는 화상은 반사 부재(40)에서 반사되어 좌안 렌즈(10a)를 통해 사용자의 좌안에 제공될 수 있다. 이로 인해, 사용자는 좌안을 통해 표시 장치(10)에 표시되는 가상 현실 영상을 시청할 수 있다. 또는, 표시 장치 수납부(50)는 지지 프레임(20)의 좌측 끝단과 우측 끝단에 모두 배치될 수 있으며, 이 경우 사용자는 좌안과 우안 모두를 통해 표시 장치(10)에 표시되는 가상 현실 영상을 시청할 수 있다.
도 55는 일 실시예에 따른 표시 장치를 포함하는 스마트 기기를 보여주는 예시 도면이다.
도 55를 참조하면, 일 실시예에 따른 표시 장치(10)는 스마트 기기 중 하나인 스마트 워치(2)에 적용될 수 있다.
도 56은 일 실시예에 따른 표시 장치를 포함하는 자동차를 보여주는 일 예시 도면이다. 도 56에는 일 실시예에 따른 표시 장치(10)가 적용된 자동차가 나타나 있다.
도 56을 참조하면, 일 실시예에 따른 표시 장치(10_a, 10_b, 10_c)는 자동차의 계기판에 적용되거나, 자동차의 센터페시아(center fascia)에 적용되거나, 자동차의 대쉬보드에 배치된 CID(Center Information Display)에 적용될 수 있다. 또는, 된 표시 장치(10C)로 사용될 수 있다. 또한, 일 실시예에 따른 표시 장치(10_d, 10_e)는 자동차의 사이드 미러를 대신하는 룸 미러 디스플레이(room mirror display)에 적용될 수 있다.
도 57은 일 실시예에 따른 표시 장치를 포함하는 투명 표시 장치를 보여주는 일 예시 도면이다.
도 57을 참조하면, 일 실시예에 따른 표시 장치(10)는 투명 표시 장치에 적용될 수 있다. 투명 표시 장치는 영상(IM)을 표시하는 동시에, 광을 투과시킬 수 있다. 그러므로, 투명 표시 장치의 전면(前面)에 위치한 사용자는 표시 장치(10)에 표시된 영상(IM)을 시청할 수 있을 뿐만 아니라, 투명 표시 장치의 배면(背面)에 위치한 사물(RS) 또는 배경을 볼 수 있다. 표시 장치(10)가 투명 표시 장치에 적용되는 경우, 도 6에 도시된 표시 장치(10)의 제1 기판(110)은 광을 투과시킬 수 있는 광 투과부를 포함하거나 광을 투과시킬 수 있는 재료로 형성될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 표시 장치 100: 표시 기판
110: 제1 기판 130: 절연층
PE1, PE2, PE3: 제1 내지 제3 화소 전극
LE: 발광 소자 CE: 공통 전극
PLL: 평탄화층 PP: 돌출부
PT: 도전 패턴 RFL: 반사 금속층

Claims (20)

  1. 기판 상에 배치된 화소 전극들;
    상기 화소 전극 상에 배치되며, 상기 화소 전극과 수직하게 배열된 발광 소자들;
    상기 화소 전극 상에 배치되며, 상기 발광 소자들 사이에 채워진 평탄화층; 및
    상기 평탄화층 및 상기 발광 소자들 상에 배치된 공통 전극을 포함하며,
    상기 화소 전극들 중 적어도 하나는 인접한 상기 화소 전극들을 향해 돌출된 돌출부를 포함하고,
    상기 돌출부는 상기 발광 소자와 중첩하는 표시 장치.
  2. 제1 항에 있어서,
    상기 돌출부의 측변은 상기 발광 소자의 측변과 상호 정렬되어 일치하는 표시 장치.
  3. 제1 항에 있어서,
    상기 화소 전극에서 상기 돌출부를 지나는 일 방향으로의 제1 폭은 상기 돌출부와 이격된 상기 일 방향으로의 제2 폭보다 큰 표시 장치.
  4. 제1 항에 있어서,
    상기 화소 전극들 사이에서, 상기 돌출부를 지나는 일 방향으로의 제1 거리는 상기 돌출부와 이격된 상기 일 방향으로의 제2 거리보다 작은 표시 장치.
  5. 제1 항에 있어서,
    상기 공통 전극 상에 배치된 파장 변환부를 더 포함하며,
    상기 파장 변환부는 발광 영역들과 비발광 영역을 구획하는 격벽;
    상기 격벽 사이에 배치되며 상기 발광 영역들과 중첩하는 파장 변환층;
    상기 격벽 상에 배치되는 차광 부재; 및
    상기 파장 변환층 상에 배치되는 컬러 필터들을 포함하는 표시 장치.
  6. 제5 항에 있어서,
    상기 돌출부는 비발광 영역과 중첩하며, 상기 격벽 및 상기 차광 부재와 중첩하는 표시 장치.
  7. 제5 항에 있어서,
    상기 공통 전극과 상기 격벽 사이에 배치되는 반사 금속층을 더 포함하며,
    상기 반사 금속층은 상기 비발광 영역과 중첩하는 표시 장치.
  8. 제1 항에 있어서,
    상기 화소 전극들은 하부 전극층 및 상기 하부 전극층 상에 배치된 상부 전극층을 포함하며, 상기 하부 전극층과 상기 상부 전극층은 금속을 포함하는 표시 장치.
  9. 제1 항에 있어서,
    상기 화소 전극들은 하부 전극층, 상기 하부 전극층 상에 배치된 반사 전극층, 및 상기 반사 전극층 상에 배치된 상부 전극층을 포함하며,
    상기 하부 전극층과 상기 상부 전극층은 금속 산화물을 포함하고, 상기 반사 전극층은 금속을 포함하는 표시 장치.
  10. 발광 영역 및 비발광 영역을 포함하는 기판 상에 배치된 화소 전극들;
    상기 화소 전극 상에 배치되며, 상기 화소 전극과 수직하게 배열된 발광 소자들;
    상기 화소 전극 상에 배치되며, 상기 발광 소자들 사이에 채워진 평탄화층;
    상기 평탄화층 및 상기 발광 소자들 상에 배치된 공통 전극; 및
    상기 화소 전극들 사이에 배치되며, 상기 화소 전극들과 이격된 도전 패턴을 포함하며,
    상기 도전 패턴은 상기 비발광 영역 및 상기 발광 소자와 중첩하는 표시 장치.
  11. 제10 항에 있어서,
    상기 도전 패턴은 상기 화소 전극들과 동일한 층 상에 배치되며, 상기 화소 전극들과 동일한 물질을 포함하는 표시 장치.
  12. 제10 항에 있어서,
    상기 도전 패턴의 측변은 상기 발광 소자의 측변과 상호 정렬되어 일치하는 표시 장치.
  13. 제10 항에 있어서,
    상기 도전 패턴과 중첩하는 상기 발광 소자는 상기 공통 전극과 컨택하는 표시 장치.
  14. 제10 항에 있어서,
    상기 도전 패턴은 플로팅 패턴이며, 상기 도전 패턴과 중첩하는 상기 발광 소자는 비발광 소자인 표시 장치.
  15. 제10 항에 있어서,
    상기 도전 패턴의 평면 형상은 상기 발광 소자의 길이 방향에 수직하는 절단면의 형상과 동일한 표시 장치.
  16. 베이스 기판 상에 발광 소자들을 형성하는 단계;
    화소 전극층을 포함하는 제1 기판을 형성하는 단계;
    상기 베이스 기판과 상기 제1 기판을 합착하여, 상기 발광 소자들을 상기 화소 전극층 상에 접착하는 단계;
    상기 베이스 기판에 레이저를 조사하여, 상기 발광 소자들로부터 상기 베이스 기판을 분리하는 단계;
    포토레지스트 패턴 및 상기 발광 소자를 마스크로 이용하여 상기 화소 전극층을 패터닝하여 화소 전극을 형성하는 단계;
    상기 화소 전극 상에 평탄화층을 형성하는 단계; 및
    상기 평탄화층 상에 공통 전극을 형성하는 단계를 포함하는 표시 장치의 제조 방법.
  17. 제16 항에 있어서,
    상기 발광 소자들을 상기 화소 전극층에 접착하는 단계는,
    상기 화소 전극층의 상부 전극 물질층에 레이저를 조사하고, 상기 상부 전극 물질층의 열 전도에 의해 상기 발광 소자와 상기 상부 전극 물질층이 용융 접합되는 표시 장치의 제조 방법.
  18. 제16 항에 있어서,
    상기 베이스 기판을 분리하는 단계에서,
    상기 레이저는 KrF 엑시머 레이저이고, 상기 레이저의 에너지 밀도는 550 내지 950mJ/㎠인 표시 장치의 제조 방법.
  19. 제16 항에 있어서,
    상기 화소 전극을 형성하는 단계는,
    상기 화소 전극층 및 상기 발광 소자의 일부를 덮도록 상기 포토레지스트 패턴을 형성하고, 상기 포토레지스트 패턴과 상기 발광 소자를 마스크로 이용하여 식각액을 분사하여 상기 화소 전극층을 패터닝하는 표시 장치의 제조 방법.
  20. 제19 항에 있어서,
    상기 식각액으로부터 상기 화소 전극층을 마스킹한 상기 발광 소자의 하부에 상기 화소 전극의 돌출부가 형성되어, 상기 발광 소자의 측변과 상기 돌출부의 측변은 상호 정렬되어 일치하는 표시 장치의 제조 방법.

KR1020210105962A 2021-08-11 2021-08-11 표시 장치 및 그 제조 방법 KR20230024469A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020210105962A KR20230024469A (ko) 2021-08-11 2021-08-11 표시 장치 및 그 제조 방법
US17/718,521 US20230046091A1 (en) 2021-08-11 2022-04-12 Display device and method for manufacturing the same
CN202210866471.5A CN115910887A (zh) 2021-08-11 2022-07-22 显示装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020210105962A KR20230024469A (ko) 2021-08-11 2021-08-11 표시 장치 및 그 제조 방법

Publications (1)

Publication Number Publication Date
KR20230024469A true KR20230024469A (ko) 2023-02-21

Family

ID=85177116

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020210105962A KR20230024469A (ko) 2021-08-11 2021-08-11 표시 장치 및 그 제조 방법

Country Status (3)

Country Link
US (1) US20230046091A1 (ko)
KR (1) KR20230024469A (ko)
CN (1) CN115910887A (ko)

Also Published As

Publication number Publication date
CN115910887A (zh) 2023-04-04
US20230046091A1 (en) 2023-02-16

Similar Documents

Publication Publication Date Title
KR20210031586A (ko) 표시 장치
US11562669B2 (en) Tiled display device
US11744114B2 (en) Display device
US20230006095A1 (en) Light-emitting diode and display device comprising same
US20210408109A1 (en) Display device and tiled display including the same
US20220320381A1 (en) Light emitting element, manufacturing method of same, and display device
US20220352268A1 (en) Display device and method for manufacturing the same
KR102657663B1 (ko) 백라이트 유닛 및 이를 포함하는 표시 장치
US20220352237A1 (en) Display device
US20220352246A1 (en) Display device
KR20230024469A (ko) 표시 장치 및 그 제조 방법
US20240063343A1 (en) Display device
KR20230025540A (ko) 표시 장치 및 그 제조 방법
US20240162397A1 (en) Display device
US20240079529A1 (en) Light-emitting element and display device including the same
US20230049635A1 (en) Display device
JP7509806B2 (ja) 発光素子、その製造方法および表示装置
KR20220149822A (ko) 표시 장치
KR20240091359A (ko) 표시 장치 및 이의 제조 방법
KR20220077207A (ko) 표시 장치 및 그 제조 방법